KR20070097543A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

절연막을 형성할 때의 결함의 생성을 억제하는 것을 가능하게 한다. 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정을 구비하고 있다.
질화 가스, 분압비, 희석 가스, 질화막, 전체 압력

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE WITH NITRIDE AND OXIDE LAYERS}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
LSI의 고성능화는 트랜지스터의 미세화에 의해 달성되어 왔다. 현재 개발되어 있는 LSI에서는, 게이트 산화막의 두께는 약 1.5㎚에 달하고 있다. ITRS(International Technology Roadmap for Semiconductor)에 따르면, 한층 더한 고성능화를 위해 미세화가 이대로 진행되면, 2010년경에는 게이트 산화막의 두께는 0.7㎚ 정도가 필요로 될 것으로 예상되고 있다. 종래 사용되어 온 실리콘 산화막은, 이와 같은 얇기에서는 전압에 의존하지 않는 직접 터널 전류가 지배적이기 때문에, 전압에 의한 게이트 산화막의 리크 전류의 제어가 매우 어렵게 되어, 절연체로서의 성능을 기대할 수 없게 된다.
그 때문에, 실리콘 산화막보다도 비유전률이 높은 재료(고유전률(high-k) 재료)를 게이트 절연막으로서 사용하여, 물리적인 막 두께를 갖는 것이 필요 불가결하게 된다.
실리콘 산화막을 대체하는 재료로서 예전부터 사용되어 온 것이, 실리콘 산화막에 질소를 첨가하여, 비유전률을 향상시킨 SiON막이다. 실리콘 산화막의 표면 근방을 질화함으로써, 표면측이 SiON막이고, 이 SiON막과 기판 사이가 실리콘 산화막으로 되는 반도체 장치는 알려져 있다(예를 들면, 일본 특개 2003-264190호 공보 참조). 이 반도체 장치에서는, 실리콘 산화막의 계면 특성을 유지하면서, 질소를 첨가하여 비유전률을 올리고 있기 때문에 물리적인 막 두께를 후막화하는 것이 가능하게 되어, 리크 전류의 저감을 도모할 수 있다. 따라서, 계면에서의 실리콘 산화막의 구조를 유지하면서, SiON막 내의 질소 농도를 보다 높게 할 수 있으면, 계면 특성을 유지하면서, 리크 전류가 보다 적은 SiON막을 실현할 수 있게 된다.
그러나, 질소의 고농도화에 의해 야기되는 문제가 있다. 그것은 플랫 밴드 전압의 이상한 시프트이다. 질소 농도의 향상과 함께 플랫 밴드 전압이 시프트하게 되므로, 설계 요구의 면에서 질소의 고농도화가 어렵게 된다고 하는 문제가 현재화되었다.
이와 같이, SiON막의 고유전률화·박막화를 도모하기 위해서는, 질소를 고농도화하는 프로세스의 개발이 필요하지만, SiON막의 특징으로서 질소 농도가 높아지면 플랫 밴드 전압의 시프트가 커지게 된다고 하는 현상이 생긴다.
이 현상에는 2개의 요인이 있는 것을 우리들은 밝혀냈다. 하나의 요인은, 질소 도입에 의해, 격자간 실리콘이나, 댕글링 본드 등의 결함의 생성이다. 이들은 질소수가 증가함과 함께 고정 전하로서 막 내에 남기 때문에, 질소 농도의 고농도화와 함께 플랫 밴드 전압의 시프트를 크게 한다. 또 하나의 요인은, 게이트 전극 내로부터 확산되어 온 붕소가 질소와 결합하여, 실리콘의 댕글링 본드를 발생시키는 것이다. 이들 선천적, 또한 후천적인 요인에 의해, SiON막의 플랫 밴드 전압 은 질소의 고농도화에 의해 시프트하는 것이다.
따라서, SiON막의 질소를 더욱 고농도화하기 위해서는, 질소 도입에 의한 결함 생성과, SiON막 내에 붕소가 침입하여 질소와 결합하는 것을 억제할 필요가 있다. 후자의 억제하는 방법에 대해서는, 본 발명자들은 이미 특허 출원(일본 특허 출원 제2005-30586호)하였지만, 전자의 억제 방법에 대해서는, 지금까지 알려져 있지 않다.
<발명의 개요>
본 발명은 상기 사정을 고려하여 이루어진 것으로서, 절연막을 형성할 때의 결함의 생성을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정과, 래디컬한 제2 질화 가스의 분위기 속에, 표면에 상기 질화막이 형성된 상기 반도체 기판을 두고, 상기 반도체 기판과 상기 질화막 사이에 제1 질화층을 형성함과 함께 상기 질화막 위에 제2 질화층을 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 본 발명의 제3 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정과, 표면에 상기 질화막이 형성된 상기 반도체 기판을, 산화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제2 희석 가스를 포함하는 분위기 속에 두고, 상기 반도체 기판과 상기 질화막 사이에 제1 산질화층을 형성함과 함께 상기 질화막의 표면에 제2 산질화층을 형성하는 공정을 구비한 것을 특징으로 한다.
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 2는, 제1 실시 형태의 제조 방법에 의해 제조된 반도체 장치의 단면도.
도 3은, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막의, N2 가스 희석 비율에 대한 표면 거칠기의 변화를 나타내는 도면.
도 4는, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막의 결합 상태를 도시하는 특성도.
도 5는, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막의, N2 희석 비율에 대한 산화 전과 산화 후의 표면 거칠기의 변화를 도시하는 도면.
도 6은, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막을 게이트 절연막으로 하는 p채널 MOS 트랜지스터의, N2 희석 비율에 대한 플랫 밴드 전압의 시프트량 ΔVfb의 변화를 도시하는 특성도.
도 7은, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막의, N2 희석 비율에 대한 리크 전류의 저감 특성을 도시하는 도면.
도 8은, 질화 가스를 N2 가스로 희석함으로써 작성한 막 두께 0.9㎚의 실리콘 질화막의, N2 희석 비율에 대한 질화 가스의 노출량의 변화를 도시하는 도면.
도 9는, 질화 가스를 N2 가스로 희석함으로써 작성한 실리콘 질화막의, N2 희석 비율에 대한 굴절율의 변화를 도시하는 도면.
도 10은, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 11은, 질화 가스를 희석하는 희석 가스로서 N2에 He을 혼입한 경우와 혼입하지 않은 경우의, N2 희석 비율에 대한 플랫 밴드 전압의 시프트량 ΔVfb의 변화를 도시하는 특성도.
도 12는, 질화 가스를 희석하는 희석 가스로서 N2에 He을 혼입한 경우와 혼입하지 않은 경우의, N2 희석 비율에 대한 계면 준위 밀도의 변화를 도시하는 특성도.
도 13은, 질화 가스를 희석하는 희석 가스로서 N2에 He을 혼입한 경우와 혼입하지 않은 경우의, N2 희석 비율에 대한 리크 전류의 저감 특성을 도시하는 도면.
도 14는, 질화 가스를 희석하는 희석 가스로서 N2에 He을 혼입한 경우와 혼입하지 않은 경우의, N2 희석 비율에 대한 질화막 두께의 증가 비율을 도시하는 도면.
도 15는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 16A 내지 도 16C는, 제3 실시 형태의 제조 방법에 의해 제조된 반도체 장치의 단면도.
도 17은, 산화 가스를 N2 가스로 희석한 경우와 희석하지 않은 경우에 작성되는 실리콘 산질화막 각각의 막 내의 산소 분포를 도시하는 도면.
도 18은, 산화 가스를 N2 가스로 희석한 경우와 희석하지 않은 경우에 작성되는 실리콘 산질화막을 게이트 절연막으로 하는 p채널 MOS 트랜지스터의 시프트 밴드 전압의 시프트량 ΔVfb를 도시하는 도면.
도 19는, 본 발명의 각 실시 형태의 제조 방법에 이용되는 성막 장치의 일례를 도시하는 도면.
도 20은, 희석 비율과 전체 압력을 변화시킨 경우의 질화 실리콘막의 굴절률을 도시하는 도면.
도 21의 (a), 도 21의 (b)는, 실리콘 질화막의 내산화성이 높은 경우에는 굴절률이 높은 것을 설명하는 도면.
도 22는, 챔버 내의 전체 압력과 희석 비율을 변화시킨 경우의 실리콘 질화막의 굴절률의 변화를 등고선으로 도시하는 도면.
도 23은, 계면 산화층을 형성하면 계면 특성이 양호해지는 것을 설명하는 도면.
도 24는, 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 25A 내지 도 25C는, 제4 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 도시하는 단면도.
도 26은, 제4 실시 형태의 효과를 설명하는 도면.
도 27은, 제4 실시 형태의 효과를 설명하는 도면.
도 28의 (a1) 내지 도 28의 (c2)는, 제4 실시 형태에 따른 제조 방법의 실리콘 질화막의 형성 메커니즘을 도시하는 도면.
도 29는, 제4 실시 형태의 효과를 설명하는 도면.
도 30은, 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 31A 내지 도 31D는, 제5 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 도시하는 단면도.
도 32는, 제5 실시 형태의 효과를 설명하는 도면.
도 33의 (a) 내지 도 33의 (d)는, 제5 실시 형태의 효과를 설명하는 도면.
도 34의 (a), 도 34의 (b)는, 본 발명의 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 35의 (a), 도 35의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 36의 (a), 도 36의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 37의 (a), 도 37의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 38의 (a), 도 38의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 39의 (a), 도 39의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 40의 (a), 도 40의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 41의 (a), 도 41의 (b)는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 42는, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 효과를 설명하는 도면.
도 43은, 제6 실시 형태에 따른 FG형 불휘발성 메모리의 효과를 설명하는 도면.
도 44의 (a), 도 44의 (b)는, 본 발명의 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 45의 (a), 도 45의 (b)는, 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 46의 (a), 도 46의 (b)는, 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 47의 (a), 도 47의 (b)는, 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 48의 (a), 도 48의 (b)는, 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 제조 공정을 도시하는 단면도.
도 49는, 제7 실시 형태에 따른 MONOS형 불휘발성 메모리의 효과를 설명하는 도면.
도 50A 내지 도 50E는, 본 발명의 제8 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도.
도 51A 내지 도 51C는, 제8 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도.
도 52A 내지 도 52B는, 제8 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도.
도 53은, 제8 실시 형태에 따른 MISFET의 효과를 설명하는 도면.
도 54는, 본 발명의 제9 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 55A 내지 도 55B는, 제9 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 56은, 제9 실시 형태의 효과를 설명하는 도면.
도 57은, 제9 실시 형태의 효과를 설명하는 도면.
도 58은, 본 발명의 제10 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정의 일부를 도시하는 도면.
도 59는, 제10 실시 형태의 효과를 설명하는 도면.
도 60은, 본 발명의 제11 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정의 일부를 도시하는 도면.
도 61은, 제11 실시 형태의 효과를 설명하는 도면.
도 62는, 제11 실시 형태의 효과를 설명하는 도면.
도 63은, 본 발명의 제12 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트.
도 64A 내지 도 64C는, 제12 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 65는, 제12 실시 형태의 효과를 설명하는 도면.
>발명의 실시 형태>
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하면서 구체적으로 설명한다.
본 발명의 각 실시 형태에 따른 반도체 장치의 제조 방법은, 질소 도입에 의한 결함 생성을 억제하는 것이다.
본 발명자들은, SiON막 내의 격자간 실리콘이나 댕글링 본드 등의 결함의 생성을 극력 억제하기 위해서는, SiON막을 형성할 때에, 실리콘(Si)과 질소(N)의 결합 상태가 안정적으로 되는 3배위 결합이 형성된 실리콘 질화막을 먼저 만들면 되는 것을 발견했다.
따라서, 실리콘과 질소의 결합 상태가 안정적으로 되는 3배위 결합이 형성된 실리콘 질화막을 형성하는 방법을 제1 실시 형태로서 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을, 도 1 및 도 2를 참조하여 설명한다. 도 1은, 본 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트이며, 도 2는 본 실시 형태의 제조 방법에 의해 제조된 반도체 장치의 단면도이다.
본 실시 형태에 따른 반도체 장치의 제조 방법은, 실리콘 기판(2) 위에 실리콘 질화막을 형성할 때에, 질화 가스 NH3에 희석 가스로서 N2 가스를 섞음으로써 종래보다도 막 내의 고정 전하가 적은 실리콘 질화막(4)을 형성하는 것이다. 본 발명의 각 실시 형태의 반도체 장치의 제조는, 도 19에 도시하는 성막 장치를 이용하여 행해진다.
이 성막 장치는, 도 19에 도시하는 바와 같이, 복수의 반도체 기판(2)을 지지하는 이동 가능한 서셉터(22)가 수용되는, 가열로(23)를 갖는 챔버(24)를 구비하고 있다. 이 챔버(24)에는, 분위기 가스원으로서, NH3 가스원(25), 질소 가스(N2)원(26), 헬륨 가스(He)원(27), 산소 가스(O2)원(28)이 접속되고, 이들 가스원으로부터의, NH3 가스, 질소 가스, 헬륨 가스, 산소 가스를 도입하는 가스 도입구(29)와, 가스를 배출하는 가스 배출구(30)가 설치되어 있다. NH3 가스원(25), 질소 가스원(26), 헬륨 가스원(27), 산소 가스원(28)에는 각각 밸브(31, 32, 33, 34)가 부착되어 있어, 가스 분압의 제어가 가능하도록 구성되어 있다. 챔버(24)의 주위에는, 히터(35)가 설치되고, 도시하지 않은 온도 제어 장치에 의해, 제어되도록 구성되어 있다.
본 실시 형태의 제조 방법은, 우선, 실리콘 기판(2)을 희HF 처리함으로써, 실리콘 기판의 표면을 수소에 의해 종단화한다(도 1, 스텝 S1). 그 후, 이 실리콘 기판(2)을 도 19에 도시하는 성막 장치의 챔버(24)에 놓는다(도 1, 스텝 S2).
계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)만으로 한 후, 실리콘 기판(2)의 온도를 750℃까지 올려, 실리콘 기판(2)으로부터 수소를 완전히 이탈시킨다(도 1, 스텝 S3).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 270Torr의 N2 가스, 분압 30Torr의 NH3 가스로 하고, 실리콘 기판(2)의 표면을 750℃로 설정하여 200초간 유지함으로써, 실리콘 기판(2) 위에 실리콘 질화막(4)을 형성한다(도 1의 스텝 S4 및 도 2).
다음으로, 질화 가스(NH3)에 질소 가스(N2)를 혼입하는 것, 즉 NH3 가스를 N2 가스로 희석하는 것의 효과에 대해서 설명한다.
도 3에, N2 가스로 희석함에 따른 실리콘 질화막의 표면 거칠기의 변화를 도시한다. 도 3의 횡축은, N2 가스의 희석 비율(=[N2+NH3]/NH3), 즉 N2 가스의 분압과 NH3 가스의 분압과의 합과, NH3 가스의 분압과의 비(N2 분자의 수와 NH3 분자의 수와의 합과, NH3 분자의 수와의 비)를 나타내고, 종축은 실리콘 기판(2) 위에 형성된 실리콘 질화막(4)의 표면의 제곱 평균 평방근 거칠기(RMS)를 나타내고 있다. 도 3으로부터 알 수 있는 바와 같이, N2 희석 비율을 많게 함으로써(비(=[N2+NH3]/NH3)) 를 크게 함) 표면 거칠기가 작아져, 매끄러운 표면이 형성되어 있는 것을 알 수 있다.
또한, 도 4에, N2 가스로 희석함에 따른 실리콘 질화막(4) 내의 질소(N)의 결합 상태의 변화를 광 전자 분광법(XPS(X-ray Photoelectron Spectroscopy))으로 측정한 결과를 도시한다. 도 4의 횡축은 실리콘 질화막(4) 내의 질소(N)가 1s 상태인 경우의 결합 에너지를 나타내고, 종축은 그 결합 에너지를 갖는 질소의 단위 체적당의 개수를 나타내고 있다. 또한, 도 4에서는, 질소 원자의 개수가 최대로 되는 결합 에너지 397.75eV에서의, 질소 원자의 개수는 N2 희석 비율에 상관없이 동일 값으로 되도록 정규화되어 있다.
질소 원자의 개수가 최대로 되는 결합 에너지 397.75eV보다 낮은 결합 에너지를 갖는 질소의 개수는, N2 희석 비율을 1, 5, 10으로 변화시켜도 거의 변화되지 않는다. 그러나, N2 희석 비율을 1, 5, 10으로 크게 함에 따라서, 398eV 내지 399eV의 범위의 결합 에너지를 갖는 질소의 개수는 적어져 있는 것을 알 수 있다. 즉, N2 희석 비율을 1, 5, 10으로 크게 함에 따라서, 질화 실리콘막 내의 질소의 1s 상태의 에너지는, 397.75eV에 수렴하고 있는 것으로 된다. 398eV 내지 399eV의 범위의 결합 에너지를 갖는 질소는 결합이 2배위 결합 상태 혹은 준안정된 의사 3배위 상태에 있고, 397.75eV의 결합 에너지를 갖는 질소는 결합이 보다 안정된 3배위 결합 상태에 있다.
따라서, 도 4에 도시하는 실험 결과로부터, N2 희석 비율을 크게 함에 따라서, 결합이 보다 안정된 3배위 결합 상태로 되는 질소가 많아져, 결합 상태가 더욱 안정된 실리콘 질화막이 형성되는 것을 알 수 있다.
결합 상태가 보다 안정적으로 되어 있는 것은, 산화에 의한 표면 거칠기의 변화에도 나타나 있다.
도 5에, N2 희석 비율을 변화시켜 형성한 실리콘 질화막을 산화한 경우의 표면 거칠기의 변화를 도시한다. 희석 가스(N2)로 희석하여 형성한 실리콘 질화막은, N2 희석 비율이 커짐에 따라서, 산화 전과 산화 후의 표면 거칠기의 차가 축소되어, 산화 후라도 산화 전과 거의 동일한 정도의 거칠기로 된다. 즉, 희석 가스(N2)로 희석하여 실리콘 질화막을 형성함으로써, 산화에 의한 표면 거칠기의 열화가 억제되어 있다. 즉, 산화는, 실리콘 질화막의 표면이 아니라, 실리콘 기판과 실리콘 질화막의 계면에서의 반응이 지배적이라고 하는 것을 이 결과는 나타내고 있다. 실리콘 질화막의 표면에서 산화가 일어나기 어렵다고 하는 것은, 실리콘 질화막에 도달한 산소가 해리되기 어려운, 즉, 산소를 해리하는 원인인 불안정한 격자간 실리콘(Si)이나 댕글링 본드가 실리콘 질화막 내, 및 표면에 적은 것, 그리고 Si-O 결합과 거의 동등한 강도를 갖는 실리콘 질화막이 형성된 것을 의미하고 있다.
검증 결과, N2 가스를 포함하는 희석 가스를 질화 가스에 혼입하여 실리콘 질화막을 형성하는 메커니즘이 다음과 같은 것을 본 발명자들은 발견했다.
(1) 실리콘 기판 표면에 도달한 희석 가스는, 실리콘 표면을 영동하고 있는 실리콘 원자와 충돌하여, 실리콘 원자의 운동 에너지를 빼앗는다.
(2) 이에 의해, 실리콘 기판 표면의 원자의 움직임이 준정적으로 된다.
(3) 질소 원자는 기판 표면의 실리콘의 제2 원자층이 가장 안정된 흡착 사이트이기 때문에(예를 들면, K. Kato, Y. Nakasaki, D. Matsushita, and K. Muraoka, Proc. 27th ICPS, 2004, 참조), 제2 원자층에 집중적으로 흡착하면서, 스트레스에 의해 실리콘 원자가 토출된다. 토출된 실리콘 원자는 표면을 영동하지만, N2에 의해 움직이지 못하게 되기 때문에 실리콘 기판 표면 및 실리콘 기판 내까지 확산되는 경우는 적고, 내려온 질화 가스 NH3와 반응하여, 격자간 실리콘의 발생이 억제된다.
한편, 표면 실리콘의 움직임이 격심한 경우, 제2 원자층의 깊이는 장소에 따라 제각각으로 된다. 질소는 응집하면 안정된 결합을 형성하는 성질을 갖기 때문에, 제2 원자층의 깊이의 변동은 3차원적인 섬 형상의 성장을 발생시킨다. 이들 섬끼리가 융합함으로써 연속막이 형성되기 때문에, 섬의 경계에서는 실리콘 과다의 영역이 형성된다. 또한 실리콘의 토출, 확산도 격심하기 때문에, 실리콘 질화막 내 및 섬의 경계에는 다수의 격자간 실리콘이 형성된다. 이들은 실리콘 질화막의 형상의 열화, 격자간 실리콘의 증가에 수반되는 플랫 밴드 전압의 시프트, 전기적 특성의 열화를 야기한다.
다음으로, 질화 가스를 N2 가스로 희석함으로써 형성한 실리콘 질화막을 게 이트 절연막으로 하는 p채널 MOS 트랜지스터를 작성하고, N2 희석 비율을 변화시켰을 때의 p채널 MOS 트랜지스터의 플랫 밴드 전압의 시프트량 ΔVfb의 변화를 측정하고, 그 결과를 도 6에 도시한다. N2 희석을 행함으로써, 플랫 밴드 전압의 시프트량 ΔVfb의 절대값이 작아져, 플랫 밴드 전압의 시프트가 개선되어 있는 것을 알 수 있다. 이는, N2 희석을 행함으로써 격자간 실리콘의 발생이 억제되어, 실리콘 질화막 내의 고정 전하수가 저감되었기 때문이다.
다음으로, N2 희석함으로써 형성된 물리적 막 두께 2㎚의 실리콘 질화막의 절연성의 변화를, 도 7을 참조하여 설명한다. 도 7은, 횡축이 N2 희석 비율을 나타내고, 종축이 동일한 SiO2 환산 막 두께(이하, EOT(Equivalent Oxide Thickness)라고도 함)의 실리콘 산화막에 대하여, 리크 전류 Jg가 저감된 자릿수를 나타내고, 동일한 EOT의 실리콘 산화막에 대하여, 어느 정도 리크 전류 Jg를 저감할 수 있는지를 나타내는 도면이다.
희석 가스 N2로 희석하지 않고 질화 가스 NH3만으로 형성한 물리적 막 두께 2㎚의 실리콘 질화막의 리크 전류는, 동일한 EOT의 실리콘 산화막의 리크 전류보다도 약 2자릿수 저감되어 있지만, N2 희석 비율이 커짐에 따라서, 리크 전류의 저감되는 자릿수가 더욱 증가하여, 절연성이 더욱 향상되어 있는 것을 알 수 있다. 이 는, N2 희석을 행함으로써 격자간 실리콘의 발생이 억제되어, 실리콘 질화막 내의 고정 전하수가 저감되었기 때문에, 결함을 통한 리크 전류가 저감된 것, 또한 실리콘 질화막의 유전률이 향상되었기 때문이다.
다음으로, N2 희석 비율을 변화시켰을 때의, 물리적 막 두께 0.9㎚의 실리콘 질화막을 형성하는 데에 필요한 NH3 노출량의 변화 특성을 도 8에 도시한다. 도 8은, NH3 노출량의 변화 특성을, 챔버 내의 전체 압력이 30Torr, 100Torr, 300Torr인 각각에 대하여 도시하고 있다. 여기서, NH3 노출량이란, NH3 가스의 분압과, NH3 가스를 노출한 시간의 곱이며, 물리적 막 두께 0.9㎚의 실리콘 질화막을 형성하는데에 필요로 한 NH3 분자의 수를 반영하고 있다. 도 8로부터, 챔버 내의 전체 압력을 내리면, 실리콘 질화막을 형성하는 데에 필요한 NH3의 양이 감소하고, N2 희석 비율을 올림임으로써 필요한 NH3의 양이 더욱 감소하는 것을 알 수 있다. 이는, 전체 압력을 내리고, 희석 비율을 크게 할수록 질화가 효율적으로 행해지는 것을 나타내고 있다.
다음으로, N2 가스의 희석 비율을 1, 2, 5, 10, 100, 1000, 10000으로 변화시키고 또한 전체 압력을 3Torr, 10Torr, 30Torr, 60Torr, 100Torr, 300Torr, 740Torr로 변화시켜 성막했을 때의 물리적 막 두께 0.9㎚의 실리콘 질화막의 굴절률을 도 20에 도시한다. 도 20에 도시하는 데이터로부터 뽑아내어, 전체 압력이 30Torr, 100Torr, 300Torr인 경우의, N2 가스의 희석 비율에 대한 실리콘 질화막의 굴절률의 변화를 그래프로 한 것을 도 9에 도시한다. 굴절률은 대기 중에서 측정하고 있으므로, 실리콘 질화막의 굴절률이 높을수록, 실리콘 질화막이 대기 중에서 산화되기 어려운 성질, 즉 산화 내성이 높은 것을 의미한다. 이는, 도 21의 (a), 도 21의 (b)에 도시하는 바와 같이, 결함이 적은 질화막은, 결함이 많은 질화막에 비해, 굴절률을 측정하기 위해서 대기에 폭로했을 때의 표면 산화량이 적고, 이 때문에 굴절률이 1.4인 SiO2로 이루어지는 산화막에 의한 굴절률의 저하가 적기 때문이다. 이 특성을 이용함으로써, 도 9에 도시하는 바와 같이, 챔버 내의 전체 압력을 내리고, N2 가스의 희석 비율을 크게 함으로써 산화 내성이 향상되어 있는 것을 알 수 있다. 특히, 챔버 내의 전압을 30Torr 이하, N2 가스의 희석 비율(=[N2+NH3]/NH3)을 5 이상으로 하면, 산화 내성의 향상은 현저해진다.
다음으로, 챔버 내의 전체 압력과 N2 가스의 희석 비율의 관계에 대해서 설명한다. 도 21에 챔버 내의 전체 압력과 N2 가스의 희석 비율[=(N2+NH3)/NH3]을 변화시켜 형성한 질화막의 굴절률을 측정한 결과에 대해서 도시한다. 희석비가 5 이상, 또한 전체 압력이 40Torr 이하로 되는 영역(도 22에서 파선으로 둘러싸는 영역)에서 굴절률이 급격히 상승하고 있는 것을 알 수 있다. 이 결과는, 희석 비율이 높고, 전체 압력이 낮을수록 질화막이 산화되기 어려워지는, 즉 3배위 밀도가 높고, 산화 내성이 높은 고품질의 질화막이 형성되는 것을 나타내고 있다. 따라 서, 희석 비율이 5 이상, 또한 전체 압력이 40Torr 이하인 영역에서 질화를 행함으로써, 고품질의 질화막을 형성하는 것이 가능하게 된다. 특히, 전체 압력 30Torr 이하, 희석 비율을 5 이상으로 함으로써, 보다 고품질의 질화막을 형성할 수 있다.
또한, 질화 가스에 NH3 등을 이용하는 열 질화의 경우, 전체 압력의 하한은 3Torr 이상인 것이 바람직하고, 보다 바람직하게는 5Torr 이상이다. 전체 압력의 하한은, 본 실시 형태에서 이용되는 열 공정의 분위기 온도에서의 장치의 압력 한계이다. 질화 가스에 N*, N2 * 등을 이용하는 플라즈마 질화의 경우, 전체 압력의 하한은 20mTorr 이상인 것이 바람직하고, 보다 바람직하게는 90mTorr 이상이다. 전체 압력의 하한이 이들 값인 것에 따라, 질화 가스의 래디컬 상태를 적절하게 하여, 양호한 질화막을 형성할 수 있다.
희석 비율의 상한은 현상의 생산 장치의 매스 플로우 컨트롤러로 제어할 수 있는 최대 유량과 최소 유량의 비의 한계로 되는 10000배이다. 생산성의 관점에서, 바람직한 희석 비율의 상한은 100배 이하인 것이 바람직하고, 보다 바람직하게는 10배 이하이다.
희석 비율이 5 이상, 또한 전체 압력이 40Torr 이하인 영역에서 질화막이 고품질화되는 이유는, 이하와 같다. 전술한 바와 같이, 질소 원자는 기판 표면의 실리콘의 제2 원자층이 가장 안정된 흡착 사이트로, 제2 원자층에 집중적으로 흡착하면서, 스트레스에 의해 실리콘 원자가 토출된다. 토출된 실리콘 원자는 표면을 영 동하지만, N2에 의해 움직이지 못하게 되므로 실리콘 기판 표면 및 실리콘 기판 내까지 확산되는 경우는 적고, 내려온 질화 가스 NH3와 반응하여, 격자간 실리콘의 발생이 억제되는 것이다. 그러나, 더욱 전체 압력이 낮은 경우에는, 표면에 도달하여 Si에 충돌하는 원자·분자가 감소하기 때문에, 토출된 실리콘 원자는 밀어 넣어지는 기회가 적어져, 더욱 기판 내까지 확산되기 어려워진다. 즉, 희석비를 5 이상으로 함으로써, 토출된 Si가 움직이지 못하게 되는(격자간 실리콘으로 될 가능성이 낮아지는) 효과가 현저히 나타나고, 더욱 전압을 40Torr 이하로 낮춤으로써, 토출된 Si를 밀어 넣는 기회를 낮추는(격자간 실리콘으로 될 가능성이 낮아지는) 효과가 현저히 나타나는 것이다. 따라서, 희석비를 5 이상으로 하는 것이 바람직하고, 더욱 전압을 40Torr 이하로 함으로써 한층 더한 효과를 기대할 수 있는 것이다. 즉, 압력은 Si의 밀어 넣음을 적게 하기 위해서 중요하며, 희석비는 Si를 움직이지 못하게 하기 위해서 중요한 것이다.
이상 설명한 것으로부터, 본 실시 형태에서, 챔버 내의 전체 압력을 내릴 뿐만 아니라, N2 희석 비율을 크게 함으로써, 고품질의 실리콘 질화막을 형성할 수 있고, 챔버 내의 전체 압력을 40Torr 이하, N2 희석 비율(=[N2+NH3]/NH3)을 5 이상으로 함으로써 고품질의 실리콘 질화막을 형성할 수 있다. 또한, 챔버 내의 전체 압력을 30Torr 이하, N2 희석 비율(=[N2+NH3]/NH3)을 5 이상으로 함으로써, 보다 고품질의 실리콘 질화막을 형성할 수 있다.
또한, 챔버 내의 전체 압력을 40Torr 이하 또는 30Torr 이하, N2 희석 비율(=[N2+NH3]/NH3)을 5 이상으로 하는 것은 후술하는 다른 실시 형태에서도 적용할 수 있으며, 마찬가지의 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화 가스와 동시에 희석 가스를 흘림으로써, 결함이 적은 실리콘 질화막을 형성할 수 있다. 또한, 본 실시 형태에 따르면, 보다 EOT가 작고, 또한 전기 특성이 우수한 실리콘 질화막을 형성할 수 있다.
또한, 본 실시 형태에서는, 희석 가스의 일례로서 N2 가스를 이용했지만, 제조 프로세스 중에 실질적으로 실리콘과 반응 혹은 에칭하지 않는 가스, 예를 들면 실리콘과 질량이 비슷하고, 또한 안정된 가스, 예를 들면 Ar을 이용하여도 된다.
또한, 본 실시 형태에서는, 질화 가스로서 NH3를 이용했지만, 실리콘의 질화가 가능한 가스, 예를 들면, 질소(N)의 래디컬 N*, 또는 N2 *을 이용하여도 된다.
또한, 본 실시 형태에서는, 질화 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다. 또한, 희석 가스의 분압은 270Torr로 했지만, 희석 가스의 분압과 질화 가스의 분압의 합과, 질화 가스의 분압과의 비가 5 이상인 것이 바람직하다.
또한, 본 실시 형태에서는, 3배위 결합 상태의 실리콘 질화막을 형성할 때의 분위기의 온도는, 750℃있었지만, 500℃ 이상 850℃ 이하이어도 된다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을, 도 10을 참조하여 설명한다. 도 10은, 본 실시 형태의 제조 방법의 제조 공정을 설명하는 플로우차트이다. 본 실시 형태의 반도체 장치의 제조 방법은, 제1 실시 형태의 제조 방법에서, 희석 가스로서 N2 가스 외에 He 가스를 이용한 제조 방법이다.
우선, 실리콘 기판을 희HF 처리하고, 실리콘 기판의 표면을 수소에 의해 종단화한다(도 10, 스텝 S1l). 그 후, 이 실리콘 기판을 도 19에 도시하는 성막 장치의 챔버에 놓는다(도 10, 스텝 S12).
계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판의 온도를 750℃까지 올려, 실리콘 기판으로부터 수소를 완전히 이탈시킨다(도 10, 스텝 S13).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 130Torr의 N2, 분압 130Torr의 He, 분압 30Torr의 NH3로 하고, 실리콘 기판의 표면을 750℃로 설정하여 200초간 유지한다(도 10, 스텝 S14). 이에 의해, 제1 실시 형태의 경우와 마찬가지로 도 2에 도시하는 바와 같이, 실리콘 기판(2) 위에 실리콘 질화막(4)이 형성된다.
다음으로, 실리콘 질화막을 성막할 때에, 질화 가스 NH3를 N2 가스와 헬륨(He) 가스로 희석한 경우의, 플랫 밴드 전압의 시프트량 ΔVfb의 변화를 도 11에 도시한다.
또한, 도 11은, 횡축이 N2 가스의 희석 비율(=[N2+NH3]/NH3), 즉 N2 가스의 분압과 NH3 가스의 분압의 합과, NH3 가스의 분압과의 비를 나타내고, 종축이 플랫 밴드 전압의 시프트량 ΔVfb를 나타내며, He 가스의 분압을 130Torr, NH3 가스의 분압을 30Torr로 유지한 채로 N2 가스의 분압을 변화시킨 경우와, 헬륨(He) 가스를 혼입하지 않고 N2 가스의 분압을 변화시킨 경우의, 플랫 밴드 전압의 시프트량 ΔVfb의 변화를 각각 도시하고 있다. 도 11로부터, N2 가스와 He 가스로 희석을 행함으로써, N2 가스만으로 희석을 행하는 경우에 비하여, 플랫 밴드 전압의 시프트량 ΔVfb가 보다 개선되어 있는 것을 알 수 있다. 이는, 헬륨(He)이 이 켄치 효과에 의해, 실리콘 기판과 실리콘 질화막의 계면의 원자 진동 에너지를 빼앗기 때문에 실리콘 질화막과 실리콘 기판의 계면 근방의 Si-N 결합, Si-Si 결합의 열에 의한 절단을 방지하여, 댕글링 본드의 발생을 억제하고 있기 때문이다.
다음으로, 실리콘 질화막을 성막할 때에, 질화 가스를 N2 가스와 He 가스로 희석한 경우의 계면 준위 밀도의 변화를 도 12에 도시한다. 이 도 12는, 횡축이 N2 가스의 희석 비율(=[N2+NH3]/NH3), 즉 N2 가스의 분압과 NH3 가스의 분압의 합과, NH3 가스의 분압과의 비를 나타내고, 종축이 실리콘 기판과 실리콘 질화막의 계면 준위 밀도를 나타내며, He 가스의 분압을 130Torr, NH3 가스의 분압을 30Torr로 유지한 채로 N2 가스의 분압을 변화시킨 경우와, 헬륨(He) 가스를 혼입하지 않고 N2 가스의 분압을 변화시킨 경우의, 계면 준위 밀도의 변화를 도시한다. 도 12로부터, N2 가스와 He 가스로 희석을 행함으로써, N2 가스만으로 희석을 행하는 경우에 비하여 계면 준위 밀도가 저감되어 있는 것을 알 수 있다. 이는, 전술한 바와 같이 He가 실리콘 질화막과 실리콘 기판의 계면 근방의 Si-N 결합, Si-Si 결합의 열 에너지를 빼앗음으로써, 열에 의한 결합의 절단을 방지하여, 댕글링 본드의 발생을 억제하기 때문이다.
다음으로, 실리콘 질화막을 성막할 때에, N2 가스와 He 가스로 희석한 경우의, 절연성의 변화를 도 13에 도시한다. 도 13은, 횡축이 N2 가스의 희석 비율(=[N2+NH3]/NH3), 즉 N2 가스의 분압과 NH3 가스의 분압의 합과, NH3 가스의 분압과의 비를 나타내고, 종축이 동일한 EOT의 실리콘 산화막에 대하여, 리크 전류 Jg가 저감된 자릿수를 나타내며, He 가스의 분압을 130Torr, NH3 가스의 분압을 30Torr로 유지한 채로 N2 가스의 분압을 변화시킨 경우와, 헬륨(He) 가스를 혼입하지 않고 N2 가스의 분압을 변화시킨 경우에, 동일한 EOT의 실리콘 산화막에 대하여, 어느 정도 리크 전류 Jg를 저감할 수 있는지를 도시한다. 도 13으로부터, N2 가스만으로 희석한 물리적 막 두께 2㎚의 실리콘 질화막에 비하여, N2 가스와 He 가스로 희석함으로써, 리크 전류가 저감되는 자릿수가 커지게 되어, 절연성이 향상되어 있는 것을 알 수 있다. 이는, N2 가스와 He 가스로 희석을 행함으로써 격자간 Si, 및 계면의 댕글링 본드의 발생이 억제되어, 결함을 통한 리크 전류가 저감되었기 때문이다.
다음으로, 실리콘 질화막의 성막 시에, N2 가스와 He 가스로 희석한 경우의 질화 시간과 질화막 두께의 관계를 도 14에 도시한다. 도 14는, 횡축이 N2 가스의 희석 비율(=[N2+NH3]/NH3), 즉 N2 가스의 분압과 NH3 가스의 분압의 합과, NH3 가스의 분압과의 비를 나타내고, 종축이 질화막 두께의 증가 비율을 나타내고 있다. 도 14로부터, N2 가스 및 He 가스로 희석함으로써, 단위 시간당의 질화량이 증가하고 있는 것을 알 수 있다. 이는, 희석 가스인 N2 및 He가 질화 가스인 NH3의 질화막 내의 확산을 돕고 있기 때문이다. 이에 의해, 질화 시간의 단축을 도모할 수 있으므로, 실리콘 질화막의 고품질화와 생산성의 향상을 동시에 실현시키는 것이 가능하다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화 가스와 함께 희석 가스로서 N2 가스와 He 가스를 흘림으로써, 결함이 적은 실리콘 질화막을 형성할 수 있다. 또한, 본 실시 형태에 따르면, EOT가 보다 작고, 또한 전기 특성이 우수한 실리콘 질화막을 형성할 수 있다.
또한, 본 실시 형태에서는, 희석 가스의 일례로서 N2 가스 및 He 가스를 이용했지만, He 가스와, 실리콘과 질량이 비슷하고 또한 안정된 가스, 예를 들면 아르곤(Ar) 가스와의 혼합 가스를 이용하여도 된다. 또한, 희석 가스로서는, 제조 프로세스 중에 실리콘과 반응, 혹시 에칭하지 않는 가스를 이용할 수 있다. 또한, 실리콘과 실리콘 질화막의 계면의 원자 진동 에너지에 가까운 고유 진동 에너지를 갖는 가스를 이용하면, 성막 중에 실리콘과 실리콘 질화막의 계면의 원자 진동 에너지를 빼앗는 것이 가능해져, 보다 고품질의 실리콘 질화막을 얻을 수 있다. 또한, 이 효과는, 질화 가스에 NH3 등을 이용하는 열 질화의 경우에 특히 현저해진다.
또한, 본 실시 형태에서는, 질화 가스로서 NH3 가스를 이용했지만, 실리콘의 질화가 가능한 가스, 예를 들면, 질소의 래디컬 N*, 또는 N2 *를 이용하여도 된다.
또한, 본 실시 형태에서는, 질화 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다. 또한, 희석 가스의 분압은 260Torr로 했지만, 제1 실시 형태와 마찬가지로, 희석 가스의 분압과 질화 가스의 분압의 합과, 질화 가스의 분압과의 비가 5 이상인 것이 바람직하다.
또한, 본 실시 형태에서는, 3배위 결합 상태의 실리콘 질화막을 형성할 때의 분위기의 온도는, 750℃이었지만, 500℃ 이상 850℃ 이하이어도 된다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을, 도 15 내지 도 16C를 참조하여 설명한다. 도 15는 본 실시 형태에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하는 플로우차트, 도 16A 내지 도 16C는 본 실시 형태의 제조 방법의 제조 공정을 도시하는 단면도이다. 본 실시 형태에 따른 반도체 장치의 제조 방법은, 질화 가스에 희석 가스를 섞음으로써, 실리콘 기판 위에 질화막을 형성한 후, 산화 처리를 행하여, 적어도, 실리콘 질화막과 실리콘 기판의 계면에 산소가 포함된 실리콘 산질화층을 형성하는 것이다.
우선, 실리콘 기판(2)을 희HF 처리하고, 실리콘 기판(2)의 표면을 수소에 의해 종단화한다(도 15의 스텝 S21). 그 후, 이 실리콘 기판(2)을 도 19에 도시하는 성막 장치의 챔버에 놓는다(도 15의 스텝 S22).
계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판의 온도를 700℃까지 올려, 실리콘 기판으로부터 수소를 완전히 이탈시킨다(도 15의 스텝 S23, 도 16A).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 270Torr의 N2, 분압 30Torr의 NH3로 하고, 실리콘 기판의 표면을 700℃로 하여 100초간 유지한다(도 15의 스텝 S24). 이에 의해, 도 16B에 도시하는 바와 같이, 실리콘 기판(2) 위에 실리콘 질화막(4)이 형성된다.
다음으로, 실리콘 기판의 온도를 850℃까지 상승시켜 그대로 유지한다(도 15의 스텝 S25).
계속해서, 실리콘 기판의 온도를 850℃로 유지한 채로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 300초간 유지한다(도 15의 스텝 S26). 이에 의해, 도 16C에 도시하는 바와 같이, 실리콘 기판(2)과 실리콘 질화막(4) 사이에 산소가 포함된 실리콘 산질화층(6)이, 실리콘 질화막(4)의 표면 에 산소가 포함된 실리콘 산질화층(8)이 형성된다.
다음으로, 질화 가스를 N2로 희석하는 것의 효과에 대해서 설명한다. 도 17에, N2로 희석한 경우(분압 270Torr의 N2와, 분압 30Torr의 NH3의 경우)와 희석하지 않은 경우(전체 압력 300Torr의 NH3의 경우)의, 실리콘 기판(2) 위에 형성된, 실리콘 산질화층(6)과, 실리콘 질화막(4)과, 실리콘 산질화층(8)으로 이루어지는 실리콘 산질화막 내의 산소 분포를 도시한다. 도 17의 횡축은 실리콘 기판(2)과 실리콘 산질화막과의 계면으로부터 상기 실리콘 산질화막의 표면까지의 막 두께 방향의 높이를 나타내고, 종축은 산소 농도를 나타낸다. 도 17로부터 알 수 있는 바와 같이, N2 희석을 행함으로써, 기판 계면측에서, 산소가 분포되어 있는 영역이 증가함과 함께 산소 농도가 증가하고 있다. 한편, 실리콘 산질화막의 표면측에서는 산소가 분포되어 있는 영역이 감소하고, 산소 농도도 감소하고 있다. 즉, 희석을 행하지 않은 경우에 비해, 실리콘 산질화막 내의 산소 분포가 실리콘 산질화막의 표면측으로부터, 실리콘 산질화막과 실리콘 기판과의 계면측으로 시프트하고 있는 것을 알 수 있다. 이는 희석 가스인 N2가 실리콘 질화막 표면의 원자의 열을 빼앗기 때문에, 표면에서 산소가 해리 흡착되기 어렵게 되었기 때문이다. 한편으로, 실리콘 질화막 내는 가열되어 있으므로, 산소를 해리하여 반응이 진행된다. 이에 의해, 산소가 계면측에 분포하고, 질소가 표면측에 분포하는, 이상적인 분포를 가진 실리콘 산질화막을 형성하는 것이 가능하게 된다.
계면 산화층을 형성하면 계면 특성이 양호해지는 이유는, ESR(Electron Spin Resonance)법을 이용하여 측정한 기판 계면측의 결함의 평가로부터 이하와 같이 생각된다.
질화막의 계면을 산화한 경우의, 계면의 산소 농도에 대한 계면의 Pb0 센터(Si의 한 개만 결합이 끊어진 댕글링 본드)의 밀도(계면 준위에 상당함)의 변화를 도 23에 도시한다. 계면의 Pb0 센터는, ESR법을 이용하여 측정된다. 도 23으로부터 알 수 있는 바와 같이, 계면 산화량이 증가하는 것에 수반하여, Si의 댕글링 본드인 Pb0 센터 밀도가 감소하고 있다. 이는 계면을 산화함으로써, 질화막과 Si의 계면에 존재하는 결함이 산화되어 보상되어 있는 것을 나타내고 있다. 이것이, 질화막과 Si의 계면을 산화함으로써 계면 특성이 향상되는 이유이다. 여기서 말하는 계면 특성이란, 소스로부터 드레인에 캐리어인 전자나 정공을 수송하는 힘, 즉 구동력을 나타내고 있다. 계면에 결함이 있으면, 그 자체가 전하를 가져, 전자나 정공에 있어서는 산란원으로 된다. 이는 효율적인 캐리어의 수송을 방해하기 때문에 구동력이 저하되게 된다. 즉, 구동력을 올리기 위해서는 계면 특성을 향상시키는 것이 필수이다. 또한, 질화막과 Si 사이의 계면 산화층은 질소를 포함하지 않는 것이 바람직하다.
다음으로, (1) N2 희석을 행하지 않고, 산화 가스 O2만으로 형성한 물리적 막 두께 2㎚의 실리콘 산질화막과, (2) 본 실시 형태와 같이 , 산화 가스 O2를 희석 가스 N2로 희석을 행하여 형성한 물리적 막 두께 2㎚의 실리콘 산질화막을 각각 게 이트 절연막으로 하는 p채널 MOS 트랜지스터를 작성하고, 이들 p채널 MOS 트랜지스터의 플랫 밴드 전압의 시프트량 ΔVfb를 비교한 결과를 도 18에 도시한다. (1) 과 (2)의 경우를 비교하면, N2 희석을 행함으로써, 플랫 밴드 전압의 시프트량 ΔVfb의 절대값이 작아지게 되어, 플랫 밴드 전압의 시프트가 개선되어 있는 것을 알 수 있다. 이는, 우선, 실리콘 산질화막을 형성하기 전에, 결함(격자간 실리콘이나 댕글링 본드 등)이 적은 실리콘 질화막을 형성한 것과, 또한 (2)의 경우에서는 산화 가스 O2를 희석 가스 N2로 희석을 행함으로써, 표면의 산화가 억제되어, 질소가 표면 근처의, 즉 전하 분포가 표면 근처의 이상적인 질소 분포를 형성할 수 있었던 것에 기인한다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 산화 가스 O2와 동시에 희석 가스 N2를 흘림으로써, 계면이 우선적으로 산화된 실리콘 산질화막을 형성하는 것이 가능해지고, EOT가 보다 작고, 또한 전기적 특성이 우수한 실리콘 산질화막을 형성할 수 있다.
또한, 본 실시 형태에서는, 희석 가스의 일례로서 N2 가스를 이용했지만, 제조 프로세스 중에 실질적으로 실리콘과 반응 혹은 에칭하지 않은 가스, 예를 들면 실리콘과 질량이 비슷하고, 또한 안정된 가스, 예를 들면 Ar을 이용하여도 된다.
또한, 본 실시 형태에서는, 질화 가스로서 NH3를 이용했지만, 실리콘의 질화 가 가능한 가스, 예를 들면, 질소(N)의 래디컬 N*을, N2 *를 이용하여도 된다.
또한, 본 실시 형태에서는, 질화 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다. 또한, 희석 가스의 분압은 270Torr로 했지만, 제1 실시 형태와 마찬가지로, 희석 가스의 분압과 질화 가스의 분압의 합과, 질화 가스의 분압과의 비가 5 이상인 것이 바람직하다.
또한, 본 실시 형태에서는, 실리콘 질화막을 형성할 때의 분위기의 온도는, 700℃있어지만, 500℃ 이상 850℃ 이하이어도 된다.
또한, 본 실시 형태에서는, 산화 가스로서 O2를 이용했지만, 다른 Si의 산화가 가능한 가스, 예를 들면 NOx, N2O, 또는 산소 래디컬 O*을 이용하여도 된다.
또한, 본 실시 형태에서는, 산화시의 희석 가스는 N2이었지만, 제조 중에 실리콘과 실질적으로 반응 또는 에칭하지 않는 가스를 이용하여도 된다. 또한, 희석 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 된다.
또한, 본 실시 형태에서는, 실리콘 산질화막을 형성할 때의 분위기의 온도는, 850℃이었지만, 800℃ 이상 950℃ 이하이어도 된다.
이상 상술한 바와 같이 본 발명의 각 실시 형태에 따르면, 절연막을 형성할 때의 결함의 생성을 억제할 수 있어, EOT가 보다 작고, 전기적 특성이 우수한 절연막을 얻을 수 있다.
또한, 제1 내지 제3 실시 형태의 제조 방법에 의해 제조된 절연막은, 질소 농도가 높으며, 유전률이 높고, EOT가 보다 작고, 또한 플랫 밴드 전압 Vfb의 시프트가 작기 때문에, 고유전률 절연막의 버퍼막으로서 뿐만 아니라, 게이트 절연막으로서도 이용할 수 있다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을, 도 24 내지 도 25C를 참조하여 설명한다.
우선, 실리콘 기판(12)을 희HF 처리하고, 실리콘 기판(12)의 표면을 수소에 의해 종단화한다(도 24의 스텝 S31, 도 25A). 그 후, 이 실리콘 기판(12)을 성막용 챔버에 도입한다(도 24의 스텝 S32). 계속해서, 챔버 내의 분위기를, 예를 들면 분압 270Torr의 N2 및 분압 30Torr의 NH3로 하고, 실리콘 기판(12)의 표면을 750℃로 설정하여 10초간 유지한다(도 24의 스텝 S33). 이에 의해, 실리콘 기판(12)의 표면으로부터 Si층으로서의 제2 원자층째에, 질화층(14a)이 형성된다(도 24의 스텝 S34, 도 25B).
다음으로, 챔버 내의 분위기를, 질소 래디컬로 채우고(예를 들면, Ar/N2(160sccm/40sccm), 압력을 0.03Torr, 파워를 300w로 하고), 실리콘 기판(12)의 표면을 실온으로 설정하여 10초간 유지한다. 이에 의해, 질화층(14a)의 상하에 질화층(14b, 14c)이 형성되고, 질화층(14a, 14b, 14c)으로 이루어지는 실리콘 질화막(14)이 실리콘 기판(12)에 형성된다(도 24의 스텝 S35, 도 25C).
다음으로, 질화층(14a)을 형성하는 효과에 대해서 설명한다. 도 26에, 질소 래디컬만으로 10초 실온 질화하여 실리콘 질화막을 형성한 경우(질화층(14a)을 형성하지 않은 경우)와, 질화층(14a)을 형성하고 나서 질소 래디컬로 10초 실온 질화하여 실리콘 질화막을 형성한 경우의, 실리콘 질화막 내의 질소의 결합 상태의 변화를 XPS로 측정한 결과를 도시한다. 도 26의 횡축은 실리콘 질화막 내의 질소가 1s 상태인 경우의 결합 에너지를 나타내고, 종축은 그 결합 에너지를 갖는 질소의 단위 체적당의 개수를 나타내고 있다. 또한, 형성된 실리콘 질화막의 막 두께는 어느 쪽이나 동일하다. 질화 실리콘막 내의 질소의 1s 상태의 에너지는, 질화층(14a)을 형성한 경우의 쪽이, 질소 래디컬에 의해서만 형성되는 경우보다도, 안정된 3배위 결합 상태에 있는 질소의 결합 에너지(397.75eV)에 수렴하고 있어, 결합 상태가 안정된 실리콘 질화막이 형성되어 있는 것을 도 26으로부터 알 수 있다.
또한, 결합 상태가 안정적으로 되어 있는 것은, 산화에 의한 표면 거칠기의 변화에도 나타나 있다. 도 27에, 실리콘 질화막을 산화한 경우의 표면 거칠기(제곱 평균 평방근 거칠기(RMS))의 변화를 도시한다. 도 27의 횡축은 실리콘 질화막의 물리적인 막 두께 Tphys를 나타내고, 종축은 표면 거칠기 RMS를 나타내고 있다. 질화층(14a)을 형성하고 나서 질소 래디컬에 의해 형성한 실리콘 질화막은, 산화에 의한 표면 러프니스의 열화가 억제되어 있다. 즉, 이 실리콘 질화막의 산화 반응에서는, 표면이 아니라, 계면에서의 반응이 지배적이다라고 하는 것을 이 결과는 나타내고 있다. 산화가 일어나지 않는다는 것은, 실리콘 질화막에 도달한 산소가 해리되지 않는, 즉, 산소를 해리하는 원인인 불안정한 격자간 Si 댕글링 본드가 실리콘 질화막 내, 및 표면에 적은 것, 그리고 Si-O 결합과 동등한 강도를 갖는 실리 콘 질화막이 형성된 것을 의미하고 있다.
검증의 결과, 본 실시 형태에 따른 실리콘 질화막의 형성 메커니즘이 도 28의 (a1) 내지 도 28의 (c2)에 도시하는 바와 같은 것을 우리들은 발견했다. 도 28의 (a1), 도 28의 (b1), 도 28의 (c1)은 상기 형성 메커니즘의 과정을 도시하는 분자 모형도, 도 28의 (a2), 도 28의 (b2), 도 28의 (c2)는 상기 형성 메커니즘의 과정을 도시하는 단면도이다. 전술한 바와 같이, 질소 원자는 표면 Si의 제2 원자층째가 가장 안정된 흡착 사이트이기 때문에, 2원자층째에 우선적으로 흡착하고(도 28의 (a1), 도 28의 (a2)), 그 후의 질화는 제2층째를 중심으로 진행한다(도 28의 (b1), 도 28의 (b2)). 즉, 그 이후의 질화는 제2층째의 상측과 하측에서 발생하는 것이다(도 28의 (c1), 도 28의 (c2)). 질화가 더욱 진행되면, 상측의 질화는 자연히 멈추고, 하측의 질화가 진행된다.
또한, 그 후의 질화는 최초로 형성된 제2층째의 정보를 이어받으면서 진행하는 것을 우리들은 발견했다. 즉, 최초로 고품질의 질화층을 제2층째에 형성해 두면, 그 후, 래디컬 질화와 같이 질화 속도는 빠르지만 조악한 질화막이 생기는 조건에서 질화하여도, 형성되는 막은 고품질의 질화막으로 되는 것이다. 일반적으로, 고품질의 질화막을 만들기 위해서는, 질소와 Si를 천천히 반응시키는 것이 필요하다. 즉, 고품질의 질화막을 만들기 위해서는, 질화막을 만드는 시간이 매우 길어진다고 하는 결점이 있다. 그러나, 최초로 형성한 얼마 안 되는 1층의 질화층의 정보를, 그 후의 질화가 이어받으면, 최초부터 최후까지 천천히 질화할 필요는 없다. 최초의 약간의 시간만 고품질의 질화층을 만드는 조건에서 질화하고, 그 후 는 조악한 조건에서 질화하면 되는 것이다. 이에 의해, 고품질의 질화막을 빠르고, 두껍게 형성하는 것이 가능하게 된다.
일관하여 고품질의 질화막을 만드는 조건에서 질화하여 질화막을 형성하는 경우와, 최초의 10초만 고품질의 질화막을 만드는 조건에서 질화한 후, 조악한 조건에서 질화하여 질화막을 형성하는 경우의, 막 두께 1.5㎚의 질화막을 만들기 위해 요하는 시간과 생긴 질화막의 플랫 밴드 전압의 시프트량 ΔVfb(막 내의 결함량에 비례함)를 도 29에 도시한다. 도 29로부터 알 수 있는 바와 같이, 질화막을 형성하기 위해서 필요한 시간은 10분의 1 이하로 억제되어 있음에도 불구하고, ΔVfb는 거의 동일한 것이 얻어져 있다. 이는 질화막 내의 결함량이 대부분 동일한, 즉 단시간의 질화로 동질의 질화막이 얻어진 것을 나타내고 있다. 그리고 최초로 형성한 얼마 안 되는 1층의 질화층의 정보를, 그 후에 형성되는 질화막이 이어받으면서 성장하는 것을 나타내고 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 제2층째에 고품질의 질화층을 형성하고, 그 후, 조악한 조건에서 질화하였다고 하여도, 결함이 적은 SiN막을 빠르게 형성하는 것이 가능하다.
또한, 최초의 질화 시간을 10초로 했지만, 이보다 길어도 된다. 또한, 희석 가스의 일례로서 N2를 이용했지만, Si와 질량이 비슷하고, 또한 안정된 가스, 예를 들면 Ar을 이용하여도 된다. 또한, 질화 가스로서 NH3를 이용했지만, 다른 Si의 질화가 가능한 가스, 예를 들면 N*을 이용하여도 된다. 또한, 질화 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다. 또한, 희석 가스의 분압은 270Torr로 했지만, 270Torr 이외의 압력이어도 된다.
또한, 처음에 형성되는 고품질의 질화막의 막 두께는, 4Å 이상 1㎚ 이하인 것이 바람직하다. 4Å 이상이면, 막으로서의 성질이 안정되어 구현화하기 쉽고, 1㎚ 이하임으로써, 고품질의 질화막을 보다 고속으로 형성할 수 있다. 변동 방지의 관점에서, 처음에 형성되는 고품질의 질화막의 막 두께는, 7Å 이상인 것이 보다 바람직하다.
제4 실시 형태의 반도체 장치의 제조 방법은, 저소비 전력판 CMISFET의 게이트 절연막, 플로팅 게이트형 불휘발성 메모리의 터널 절연막, MONOS형 불휘발성 메모리의 터널 절연막 등, 비교적 후막인 질화막이 요구되는 경우에 특히 적합하다. 그 중에서도, 저소비 전력판 CMISFET의 게이트 절연막이 가장 바람직하다.
(제5 실시 형태)
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을, 도 30 내지 도 31D를 참조하여 설명한다. 이 제5 실시 형태에 따른 제조 방법은, 질화막을 산화할 때에, 플랫 밴드 전압의 시프트량 ΔVfb를 최대한 개선한 SiON막을 형성하는 것을 목적으로 한 반도체 장치의 제조 방법으로서, 제조 공정을 도 30 내지 도 31D에 도시한다.
실리콘 기판(22)을 희HF 처리하고, 실리콘 기판(1)의 표면을 수소에 의해 종단화한다(도 30의 스텝 S41, 도 31A). 그 후, 이 실리콘 기판(22)을 성막용 챔버 에 도입한다(도 30의 스텝 S42). 계속해서, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 0.03Torr의 NH3로 하고, 실리콘 기판(22)의 표면을 700℃로 설정하여 100초간 유지한다(도 30의 스텝 S43, S44). 이에 의해, 실리콘 기판(22) 위에 질화막(24)이 형성된다(도 31B).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(22)의 표면을 950℃로 설정하여 300초간 유지한다(도 30의 스텝 S45). 이에 의해, 질화막(24) 내의 댕글링 본드가 질소 원자와 결합하여, 질화막(24) 내에서 안정된 Si-N 결합이 구성된다(도 30의 스텝 S46). 계속해서, 챔버 내의 분위기를, 예를 들면 분압 3Torr∼300Torr의 N2, 분압 3Torr∼30Torr의 O2로 하고, 실리콘 기판(22)의 표면을 800℃∼950℃로 설정하여 10초∼300초간 유지하였다(도 30의 스텝 S47, S48). 이에 의해, 실리콘 기판(22)과 질화막(24) 사이에 산소가 포함된 산질화층(25)이, 질화막(24)의 표면에 산소가 포함된 산질화층(26)이 형성된다(도 31C).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(22)의 표면을 950℃로 설정하여 300초간 유지한다(도 30의 스텝 S49, 도 31D). 이에 의해, 산질화층(25), 질화막(24), 산질화층(26) 내의 댕글링 본드가 서로 재결합하여, 산질화층(25), 질화막(24), 산질화층(26)의 3층 구조로 이루어지는 절연막 내의 결함이 감소한다.
산화 시간, 산화 온도, 산화 압력을 변화시켜 산화량(물리 막 두께 1㎚의 Si3N4막을 산화한 것에 의한 EOT의 증가량(ΔEOT))을 변화시킨 경우의, ΔVfb의 개선 비율의 변화를 도 32에 도시한다. 도 32에 도시하는 결과로부터, ΔEOT와 ΔVfb의 관계에는 3개의 영역이 있는 것을 알 수 있다. 이들 3개의 영역은, (I) 급격히 ΔVfb가 개선되는 영역, (Ⅱ) 가장 ΔVfb가 개선되어, 일정한 영역, (Ⅲ) ΔVfb가 열화되는 영역이다. ΔVfb의 개선량을 최대로 하기 위해서는, (II)의 영역에서 산화가 멈추어지도록 산화 시간, 산화 온도, 산화 압력을 결정하면 된다. 이 경우, 1Å<ΔEOT<3Å가 최적의 범위로 된다.
검증 결과, 우리들은 Si3N4막의 산화 메커니즘이 도 33의 (a) 내지 도 33의 (d)에 도시하는 바와 같은 것을 발견했다. (I) 질화막 내의 결함(2배위의 질소: 2-fold N, Si의 결함: Si-DB)이 산화되어, 보수된다(도 33의 (a), 도 33의 (b)). 이에 의해 급격히 ΔVfb는 개선된다. (Ⅱ) 산화의 진행에 의해 결함의 보수는 진행되지만, 동시에 질화막 자체의 산화도 진행된다(도 33의 (c)). 표면의 산화가 주로 일어나지만, 산소의 일부는 질화막을 투과하여, 기판측에까지 도달한다. 결함의 보수의 효과와 표면 산화에 의한 유전률 저하의 효과가 상쇄하고, ΔVfb는 일정한 값을 나타낸다. (Ⅲ) 산화가 진행되어 표면측이 두꺼워짐에 따라서, 산소는 막 내까지 확산되기 어려워진다(도 33의 (d)). 산화가 표면에서만 일어나게 됨과 함께 보수의 진행은 지연된다. 이에 의해 ΔVfb가 열화된다. 따라서 (III)의 표면 산화가 지배적으로 되기 전, (II)의 단계에서 산화를 멈춤으로써 ΔVfb는 최대한 개선되게 된다.
이상 설명한 것으로부터, 본 실시 형태에 따르면, 플랫 밴드 전압의 시프트량 ΔVfb를 최대한 개선한 SiON막을 형성할 수 있다.
(제6 실시 형태)
다음으로, 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법에 의해 제조되는 반도체 장치는, FG(플로팅 게이트)형의 불휘발성 메모리로서, 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리의 제조 방법에 대해서 도 34의 (a) 내지 도 38의 (b)를 참조하여 설명한다. 도 34의 (a) 내지 도 38의 (b)에서는, 각 도면의 (a)와, 도면의 (b)는 서로 직행하는 단면을 도시하고 있다.
우선, 도 34의 (a), 도 34의 (b)에 도시하는 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(32)을 희HF 처리하고, 실리콘 기판(32)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(32)을 성막 장치의 챔버에 놓는다. 계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판의 온도를 700℃까지 올려, 실리콘 기판으로부터 수소를 완전히 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판의 표면을 700℃로 하여 100초간 유지한다. 이에 의해, 도 35의 (a), 도 35의 (b)에 도시하는 바와 같이, 실리콘 기판(32) 위에 실리콘 질화막(34a)이 형성된다. 다음으로, 실리콘 기판(32)의 온도를 850℃까지 상승시켜 그대로 유지한다. 계속해서, 실리콘 기판(32)의 온도를 850℃로 유지한 채로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 300 초간 유지한다. 이에 의해, 도 36의 (a), 도 36의 (b)에 도시하는 바와 같이, 실리콘 기판(32)과 실리콘 질화막(34a) 사이에 산소가 포함된 실리콘 산질화층(34b)이, 실리콘 질화막(34a)의 표면에 산소가 포함된 실리콘 산질화층(34c)이 형성되어, 실리콘 산질화층(34b), 실리콘 질화막(34a), 실리콘 산질화층(34c)으로 이루어지는 터널 절연막(34)이 형성된다. 이와 같이 하여 형성된 터널 절연막은, 제1 내지 제3 실시 형태에서 설명한 바와 같이, 결함이 적은 질화막으로 된다.
그 후, 부유 게이트 전극으로 되는 두께 60㎚의 인 도프의 다결정 실리콘 층(36), 소자 분리 가공을 위한 마스크재(37)를 순차적으로, CVD(Chemical Vapor Deposition)법으로 퇴적했다. 그 후, 레지스트 마스크(도시 생략)를 이용한RIE(Reactive Ion Etching)법에 의해, 마스크재(37), 다결정 실리콘층(36), 터널 절연막(34)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭 하여, 깊이 100㎚의 소자 분리홈(38)을 형성한다(도 37의 (a), 도 37의 (b)).
다음으로, 전체면에 소자 분리용의 실리콘 산화막(39)을 퇴적하여, 소자 분리홈(38)을 완전히 매립하고, 그 후, 표면 부분의 실리콘 산화막(39)을 CMP(Chemical Mechanical Polishing)법으로 제거하여, 표면을 평탄화했다. 이 때, 마스크재(37)가 노출된다(도 38의 (a), 도 38의 (b)).
다음으로, 노출된 마스크재(37)를 선택적으로 에칭 제거한 후, 실리콘 산화막(39)의 노출 표면을 희불산 용액으로 에칭 제거하여, 다결정 실리콘층(36)의 측면(40)의 일부를 노출시켰다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나막을 ALD(Atomic Layer Deposition)법으로 퇴적했다. 이 때, ALD법에 의한 성막 시의 산화제에 의해, 알루미나막과 다결정 실리콘층(36)의 계면에는, 극박의 실리콘 산화층이 형성되어, 알루미나막/실리콘 산화층으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(41)이 형성된다(도 39의 (a), 도 39의 (b)).
다음으로, 컨트롤 게이트 전극으로 되는 텅스텐 실리사이드층/다결정 실리콘층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(42)을 CVD법으로 순차적으로 퇴적하고, 또한, RIE의 마스크재(43)를 CVD법으로 퇴적했다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(43), 도전층(42), 전극간 절연막(41), 다결정 실리콘층(36), 터널 절연막(34)를 순차적으로 에칭 가공하여, 워드선 방향의 슬릿부(44)를 형성했다. 이에 의해, 플로팅 게이트 전극으로 되는 다결정 실리콘층(36) 및 컨트롤 게이트 전극으로 되는 도전층(42)의 형상이 확정된다(도 40의 (a), 도 40의 (b)).
마지막으로, 노출면에 전극 측벽 산화막으로 불리는 실리콘 산화막(45)을 열 산화법으로 형성한 후, 이온 주입법을 이용하여 소스/드레인 확산층(47)을 형성하고, 또한, 전체면을 덮도록 층간 절연막(49)을 CVD법으로 형성했다. 그 후는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 메모리 셀이 완성된다(도 41의 (a), 도 41의 (b)).
도 42에, 질화막의 형성 조건에 의한 SILC(Stress Induced Leakage Current)특성의 차이에 대해서 도시한다. 횡축은 게이트 전압 VG와 플랫 밴드 전압 VFB의 차를 트랜지스터의 전기적 실효 막 두께 Teff로 나눈 값을 나타내고, 종축은 리크 전류 Jg를 나타낸다. 횡축 (VG-VFB)/Teff는 절연막에 인가된 전계를 나타내고 있다. 이와 같이 한 것은, 절연막 내의 고정 전하의 영향을 배제하고, 순수하게 절연막에 걸려 있는 전계 강도로 절연성을 비교하기 위해서이다. 왜냐하면 VFB는 막 내 고정 전하량에 따라서 시프트하기 때문에, VG만으로 비교한 경우, 절연막에 인가되어 있는 전계를 잘못 어림하게 되기 때문이다. 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 막보다도, 본 실시 형태에서 설명한 바와 같이, 실리콘 기판을 700℃, 30Torr에서 결함이 적은 질화막을 형성함으로써, 저전압 영역에서의 리크 전류가 급격히 감소하고 있는 것을 알 수 있다. 또한, 상기 트랜지스터의 전기적 실효 막 두께 Teff란 게이트 절연막의 전기적 실효 막 두께뿐만 아니라, 폴리실리콘 전극 내의 공핍층 두께, 반도체 기판측의 반전층 두께도 포함하고 있다. 이는, MOS 구조에 전압을 인가했을 때, 그 전압은 게이트 절연막뿐만 아니라, 게이트 전극, 반도체 기판에도 인가된다. 이 전압에 의해 반도체 기판측에는 반전층이 형성 되고, 게이트 전극측에는 공핍층이 형성된다. 이들 층은 용량으로서 게이트 절연막의 용량에 직렬로 결합한다. 그리고, 이들 직렬 결합한 용량이, 트랜지스터가 ON하고 있을 때의 실효적인 전기적 막 두께로서 작용한다.
다음으로, SILC 특성의 변화에 의한, 메모리 셀의 전하 유지 특성을 도 43에 도시한다. 횡축은 시간 T를 나타내고, 종축은 리크 전류 Jg의 변화 ΔJg를 나타낸다. 고품질의 질화막을 형성함으로써 저전압 스트레스 하에서의 리크 전류가 감소하고, 전하 유지 특성이 대폭 향상되어 있는 것을 알 수 있다. 이들 결과는, Si와 N의 네트워크를 확실히 형성함으로써, 기입/소거 시의 결함의 발생이 억제되어, 벌크 내의 리크 패스의 발생 빈도가 감소하기 때문이다. 즉, 본 실시 형태의 FG형의 불휘발성 메모리는, FG용의 신뢰성이 높고, 질소가 고농도인 SiON으로 이루어지는 터널 절연막을 구비하고 있어, 저전압 스트레스 하에서의 리크 전류가 감소함과 함께 전하 유지 특성이 대폭 향상되게 된다.
또한, 전극간 절연막(41)으로서는, 보다 고유전률인 La 및 Al을 포함하는 산화물(예를 들면 LaAlO3) 등을 이용하여도 된다.
(제7 실시 형태)
다음으로, 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법에 의해 제조되는 반도체 장치는, MONOS(Metal(금속)-Oxide(SiO2)-Nitride(Si3N4)-Oxide(SiO2)-Si의 적층 구조)형의 불휘발성 메모리로서, 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리의 제조 방법에 대해서 도 44의 (a) 내지 도 48의 (b)를 참조하여 설명한다. 도 44의 (a) 내지 도 48의 (b)에서는, 각 도면의 (a)과, 도면의 (b)는 서로 직행하는 단면을 도시하고 있다.
우선, 제6 실시 형태와 마찬가지의 프로세스를 이용하여, 실리콘 기판(32) 위에 실리콘 산질화층, 실리콘 질화막, 실리콘 산질화층으로 이루어지는 터널 절연막(34)이 형성된다. 이 터널 절연막도, 제6 실시 형태의 경우와 마찬가지로, 결함이 적은 질화막으로 된다.
그 후, 전하 축적층으로 되는 두께 6㎚의 질화막(52)을 CVD법으로 퇴적하고, 소자 분리 가공을 위한 마스크재(53)를 순차적으로, CVD법으로 퇴적했다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(53), 질화막(52), 터널 절연막(5)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(32)의 노출 영역을 에칭하여, 도 44의 (b)에 도시하는 바와 같이, 깊이 100㎚의 소자 분리홈(38)을 형성했다.
다음으로, 전체면에 소자 분리용의 실리콘 산화막(39)을 퇴적하여, 소자 분리홈(38)을 완전히 매립하고, 그 후, 표면 부분의 실리콘 산화막(39)을 CMP법으로 제거하여, 표면을 평탄화했다. 이 때, 마스크재(53)가 노출된다(도 45의 (a), 도 45의 (b)).
다음으로, 노출된 마스크재(53)를 선택적으로 에칭 제거한 후, 실리콘 산화막(39)의 노출 표면을 희불산 용액으로 에칭 제거했다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나막을 ALD법으로 퇴적했다. 이 때, ALD법에 의한 성막 시의 산화제에 의해, 알루미나막과 질화막(52)의 계면에는, 극박의 실리콘 산화층이 형성되어, 알루미나막/실리콘 산화층으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(54)이 형성된다(도 46의 (a), 도 46의 (b)).
다음으로, 컨트롤 게이트 전극으로 되는 텅스텐 실리사이드층/다결정 실리콘층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(56)을 CVD법으로 순차적으로 퇴적하고, 또한, RIE의 마스크재(57)를 CVD법으로 퇴적했다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(57), 도전층(56), 전극간 절연막(54), 전하 축적용 질화막(52), 터널 절연막(34)을 순차적으로 에칭 가공하여, 워드선 방향의 슬릿부(44)를 형성한다(도 47의 (a), 도 47의 (b)). 이에 의해, 전하 축적층(52) 및 컨트롤 게이트 전극(56)의 형상이 확정된다.
마지막으로, 노출면에 전극 측벽 산화막으로 불리는 실리콘 산화막(58)을 열 산화법으로 형성한 후, 이온 주입법을 이용하여 소스/드레인 확산층(59)을 형성하고, 또한, 전체면을 덮도록 층간 절연막(60)을 CVD법으로 형성했다(도 48의 (a), 도 48의 (b)). 그 후는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 메모리 셀이 완성된다.
도 49에, 본 실시 형태의 불휘발성 메모리의 일정 전압화에서의, 스트레스 시간과 유지 전하량의 변화에 의한 임계값 Vth의 변화량(ΔVth)의 관계, 즉 메모리 셀의 전하 유지 특성에 대해서 도시하고 있다. 결함이 적은 고품질의 질화막을 형성함으로써, 축적 전하량의 감소에 의한 임계값 전압의 시프트가 억제되어 있는 것을 알 수 있다. 이는 전하 유지 특성이 대폭 향상된 것을 의미한다. 이들 결과는, Si와 N의 네트워크를 확실히 형성함으로써 벌크 내의 리크 패스가 감소하여, 리크 전류가 감소하기 때문이다. 즉, 본 실시 형태에 따른 MONOS형 불휘발성 메모리는, 신뢰성이 높은 터널 질소 고농도 SiON막을 구비하고 있어, 전하 유지 특성을 대폭 향상할 수 있음과 함께 리크 전류를 감소시킬 수 있다.
또한, 전극간 절연막(54)으로서는, 보다 고유전률인 La 및 Al을 포함하는 산화물(예를 들면 LaAlO3) 등을 이용하여도 된다.
(제8 실시 형태)
다음으로, 본 발명의 제8 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법은, MISFET의 제조 방법으로서, 그 제조 공정을 도 50A 내지 도 52B에 도시한다.
우선, 도 50A에 도시하는 바와 같이, (100)면 방위를 갖는 실리콘 기판(61)에 소자 분리 영역(62)을 형성하고, 그 후, 예를 들면, 도 50B에 도시하는 바와 같이 두께 50㎚의 SiO2막(63)을 전체면에 피막한다. 계속해서, SiO2막(63)을 통하여, 붕소와 인듐 양쪽의 원소의 이온 주입을 행함으로써, 채널로서 이용하는 영역(64)에 급준한 불순물 프로파일을 형성한다(도 50C 참조).
다음으로, 도 50D에 도시하는 바와 같이, SiO2막(63)을 불화 암모니아 용액으로 에칭 제거한 후, 실리콘 기판(61)의 표면에 희불산 처리를 행하고, 기판(61)의 표면을 수소로 종단화한다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr 의 NH3로 하고, 실리콘 기판의 표면을 700℃로 하여 100초간 유지한다. 이에 의해, 도 50E에 도시하는 바와 같이, 실리콘 기판(61) 위에 실리콘 질화막(65a)이 형성된다.
다음으로, 실리콘 기판의 온도를 850℃까지 상승시켜 그대로 유지한다. 계속해서, 실리콘 기판의 온도를 850℃로 유지한 채로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하여, 300초간 유지한다. 이에 의해, 도 51A에 도시하는 바와 같이, 실리콘 기판(61)과 실리콘 질화막(65a) 사이에 산소가 포함된 실리콘 산질화층(65b)이, 실리콘 질화막(65a)의 표면에 산소가 포함된 실리콘 산질화층(65c)이 형성되어, 실리콘 산질화층(65b), 실리콘 질화막(65a), 실리콘 산질화층(65c)으로 이루어지는 게이트 절연막(65)이 형성된다. 이 게이트 절연막은, 제1 내지 제3 실시 형태에서 설명한 바와 같이, 결함이 적은 고품질의 질화막으로 되어 있다.
그 후, 도 51B에 도시하는 바와 같이, CVD법을 이용하여 게이트 전극으로 되는 폴리실리콘막(67)을 전체면에 퇴적한다. 계속해서, 도 51C에 도시하는 바와 같이, 폴리실리콘막(67) 및 절연막(65)을, 예를 들면 RIE법 등의 이방성 에칭법을 이용하여 패터닝하여, 채널 영역(64) 위에 게이트 절연막(65A, 65B)과 게이트 전극(67a, 67b)을 형성한다. 계속해서, 게이트 전극(67a, 67b)을 마스크로 하여 이온 주입과 열 공정을 행함으로써, 불순물을 도입한 소스 영역(68a, 68b)과, 드레인 영역(69a, 69b)을 형성한다.
다음으로, 도 52A에 도시하는 바와 같이, CVD법에 의해 SiO2막(70)을 전체면에 퇴적한다. 계속해서, 도 52B에 도시하는 바와 같이, 소스·드레인 영역(68a, 68b, 69a, 69b) 위에 컨택트홀을 개공하고, Al 등의 금속을 증착하여 금속막을 전체면에 형성함으로써 소스 전극(71a, 71b), 드레인 전극(72a, 72b) 및 게이트 전극(73a, 73b)이 형성되어, CMISFET가 완성된다.
분압 30Torr의 N2 또한 분압 0.03Torr의 NH3의 분위기(질화 가스 NH3를 N2 가스로 희석한 분위기), 질화 온도 700℃에서 질화막을 형성하고, 그 후, 850℃에서 산화하여 형성한 SiON막과, 분압 300Torr의 NH3의 가스 분위기(희석하지 않은 분위기), 질화 온도 700℃에서 질화막을 형성하고, 그 후 850℃에서 산화한 SiON막과의, 스트레스 전압 인가 시간과 그 때의 임계값 전압의 변화(NBTI(Negative Bias Temperature Instability) 특성)의 관찰 결과를 도 53에 도시한다. 희석한 분위기에서 질화막을 형성한 경우의 SiON막의 특성을 그래프 g1로, 희석하지 않은 분위기에서 질화막을 형성한 경우의 SiON막의 특성을 그래프 g2로 나타낸다. 인가 전압은 10MV/㎝, 설정 온도는 105℃이다.
도 53으로부터 알 수 있는 바와 같이, 희석한 분위기에서 결함이 적은 질화막을 형성함으로써, 예를 들면, 임계값 전압 Vth가 0.1V 열화하기 위해 요하는 시간이 길게 되어 있다. 질화 가스를 희석하지 않고 질화막을 형성한 경우에는 0.7초 정도에서 열화되게 되지만, 질화 가스를 희석하여 질화막을 형성한 경우에는 7000 초 정도 경과하지 않으면 0.1V 열화되지 않는다. 즉, 질화 가스를 희석하여 고품질의 질화막을 형성함으로써, NBTI 특성이 1만배 이상 개선되어 있다. NBTI 특성이란, pMOSFET에서, ON 상태로 방치하면, 임계값 전압의 마이너스 방향 시프트, 포화 전류의 저하, 계면 준위 밀도의 증가, 최대 상호 컨덕턴스(gm)의 열화가 일어난다고 하는 현상이다. 이 NBTI 특성은 온도 의존성이 있다. 이 NBTI 특성이 나쁜 것은 전압 인가 시에 계면 특성이 쉽게 열화된다는 것을 나타낸다.
NBTI 특성이 개선된다고 하는 결과는, Si와 N의 네트워크를 확실히 형성함으로써 SiON막 내의 결함이 감소하고, 스트레스 인가 시의 새로운 결함의 발생이 억제되기 때문이다. 즉, 본 발명의 각 실시 형태에서 설명한 기술, 즉 희석된 질화 가스를 이용하여 질화막을 형성하는 기술을 이용함으로써, 결함이 적어 신뢰성이 높고, 또한 질소가 고농도인 SiON막을 형성하는 것이 가능하다.
(제9 실시 형태)
다음으로, 본 발명의 제9 실시 형태에 따른 반도체 장치의 제조 방법을, 도 54 내지 도 55B를 참조하여 설명한다.
우선, 실리콘 기판(82)을 희HF 처리하고, 실리콘 기판(82)의 표면을 수소에 의해 종단화한다(도 54의 스텝 S51). 계속해서, 이 실리콘 기판(82)을 성막용 챔버에 도입한다(스텝52). 계속해서, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 0.03Torr의 NH3로 하고, 실리콘 기판(82)의 표면을 700℃로 설정하여 100초간 유지한다. 이에 의해, 실리콘 기판(82) 위에 질화막(84a)이 형성된다(스 텝 S54, 도 55A).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(82)의 표면을 950℃로 설정하여 300초간 유지한다(스텝 S55). 이에 의해, 질화막 내의 댕글링 본드가 질소 원자와 결합하여, 질화막(84a) 내에서 안정된 Si-N 결합이 구성된다(스텝 S56).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면을 850℃로 설정하여 300초간 유지한다(스텝 S57). 이에 의해, 실리콘 기판(82)과 질화막(84a) 사이에 산소가 포함된 산질화층(84b)이, 질화막(84a)의 표면에 산소가 포함된 산질화층(84c)이 형성되어, 산질화층(84b), 질화막(84a), 산질화층(84c)으로 이루어지는 실리콘 산질화막(84)이 얻어진다(도 55B).
열 처리하는 것의 효과에 대해서 설명한다. 질화막을 형성한 후에 열 처리하고, 그 후에 산화하여 실리콘 산질화막을 형성한 경우와, 질화막을 형성한 후에 열 처리하지 않고 산화하여 실리콘 산질화막을 형성한 경우에서의 실리콘 산질화막 내의 산소 분포의 차이를 도 56에 도시한다. 열 처리를 행함으로써 실리콘 산질화막과 Si 기판의 계면의 산소량이 증가함과 함께, 계면측의 산질화층(84b)의 막 두께는 얇게 되어 있는 것을 알 수 있다. 이는 열 처리에 의해 질화막 내의 결함이 감소하기 때문에, 결함에 의해 산소가 해리되는 기회가 감소하여, 질화막 내에서 산소가 흡착되기 어려워졌기 때문이다. 한편, 실리콘 질화막과 Si 기판의 계면은 구조적 스트레스에 의해 결합이 약하게 되어 있기 때문에, 확산되어 온 산소를 해리하여 산화가 진행되는 것이다. 이에 의해, 산소가 계면측에 분포되고, 질소가 표면측에 분포된다고 하는 이상적인 분포를 가진 실리콘 산질화막을 형성하는 것이 가능하다. 따라서, 이 실리콘 산질화막은, 열 처리를 하지 않는 경우에 비하여 EOT는 작아진다.
(1) 질화막 형성 후, 열 처리를 행하지 않고 산화한 물리 막 두께 1.5㎚의 실리콘 산질화막과, (2) 질화막 형성 후, 열 처리를 행하고 나서 산화한 물리 막 두께 1.5㎚의 실리콘 산질화막의, p채널 MOS 트랜지스터의 플랫 밴드 전압의 시프트량 ΔVfb를 도 57에 도시한다. (1)과 (2)를 비교하면, 열 처리를 행함으로써, ΔVfb가 개선되어 있는 것을 알 수 있다. 이는, (2)의 경우에서는 열 처리를 행함으로써 막 내의 결함이 감소한 것 외에, 표면 및 막 내의 산화가 억제되어, 질소가 표면 근처의, 즉 전하 분포가 표면 근처의 질소 분포를 형성할 수 있었던 것에 기인한다.
이상의 점으로부터, 질화 후에 열 처리를 행함으로써, 계면이 우선적으로 산화된 SiON막을 형성하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화막(84a)을 형성한 후에 열 처리함으로써, EOT가 작고, 또한 신뢰성이 우수한 SiON막(실리콘 산질화막)을 형성할 수 있다.
또한, 본 실시 형태에서는, 질화 후의 열 처리의 온도는 950℃이었지만, 900 ℃ 이상 1000℃ 이하이어도 된다.
또한, 희석 가스의 일례로서 N2 가스를 이용했지만, Si와 질량이 비슷하고, 또한 안정된 가스, 예를 들면 Ar을 이용하여도 된다.
또한, 질화 가스로서 NH3를 이용했지만, 다른 Si의 질화가 가능한 가스, 예를 들면 N*을 이용하여도 된다.
또한, 질화 가스의 분압은 0.03Torr로 했지만, 0.03Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다.
또한, 희석 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 된다.
또한, 산화 가스로서 O2를 이용했지만, 다른 Si의 산화가 가능한 가스, 예를 들면 NOx를 이용하여도 된다.
또한, 산화 시의 희석 가스의 분압은 30Torr로 했지만, 30Torr 이외의 압력이어도 된다.
(제10 실시 형태)
다음으로, 본 발명의 제10 실시 형태에 따른 반도체 장치의 제조 방법을, 도 58을 참조하여 설명한다. 이 제10 실시 형태에 따른 반도체 장치의 제조 방법은, 도 54에 도시하는 제9 실시 형태의 제조 방법에서, 스텝 S58 후, 즉, 질화막(84a)을 산화하여 질화막(84a)을 사이에 두도록 산질화층(84b, 84c)을 형성한 후, 열 처 리를 행하는 공정(도 58의 스텝 S59)을 부가한 것으로 되어 있다. 이 열 처리의 조건은, 본 실시 형태에서는, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(82)의 표면을 950℃로 설정하여 300초간 유지한다(도 58). 이에 의해, 실리콘 산질화막(84) 내의 댕글링 본드가 서로 재결합하여, 안정된 Si-O-N 결합이 형성됨으로써, 실리콘 산질화막 내의 결함이 감소된다.
열 처리하는 것의 효과에 대해서 설명한다. (1) 산화 처리 후, 열 처리를 행하지 않고 형성한 물리 막 두께 1.5㎚의 실리콘 산질화막과, (2) 산화 처리 후, 열 처리를 행하여 형성한 물리 막 두께 1.5㎚의 실리콘 산질화막의, 플랫 밴드 전압의 시프트량 ΔVfb를 도 59에 도시한다. (1)과 (2)를 비교하면, 열 처리를 행함으로써, ΔVfb가 개선되어 있는 것을 알 수 있다. 이는, (2)에서는 열 처리를 행함으로써 막 내의 결함이 감소한 것에 기인한다.
또한, 제9 실시 형태에서 설명한 바와 같이, 질화 후에 열 처리를 행함으로써, 계면이 우선적으로 산화된 SiON막을 형성할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 의해 제조된 실리콘 산질화막(SiON막)은, 열 처리를 하지 않는 경우에 비하여 EOT가 작아진다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 산화 처리 후에 열 처리를 행함으로써, EOT가 작고, 또한 신뢰성이 우수한 SiON막을 형성할 수 있다.
또한, 상기 열 처리 온도는, 본 실시 형태에서는 950℃에서 행하였지만, 900℃ 이상 1000℃ 이하의 온도에서 행하여도 된다.
(제11 실시 형태)
다음으로, 본 발명의 제11 실시 형태에 따른 반도체 장치의 제조 방법을, 도 60을 참조하여 설명한다. 이 제11 실시 형태에 따른 반도체 장치의 제조 방법은, 도 58에 도시하는 제10 실시 형태의 제조 방법에서, 산화 처리 후의 열 처리의 스텝 S59에 이용하는 가스를 분압 50Torr의 N2 가스로부터 분압 50Torr의 He 가스로 바꾼 공정(도 60의 스텝 S59A)으로 되어 있다. 본 실시 형태의 제조 방법도, 상기 산화 처리 후의 열 처리에 의해, 실리콘 산질화막 내의 댕글링 본드가 서로 재결합하여, 안정된 Si-O-N 결합을 형성하는 것이 가능해져, 실리콘 산질화막 내의 결함이 감소한다.
도 61 및 도 62를 참조하여, 본 실시 형태의 효과를 설명한다. 게이트 전압Vg에 대한 리크 전류 Jg의 의존성을, 헬륨 가스 분위기 속에서 열 처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g1) 및 헬륨 가스 대신에 질소 가스 분위기 속에서 열 처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g2)를, 열 처리하지 않은 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g3)와 비교한 결과를 도 61에 도시한다. 도 61로부터 알 수 있는 바와 같이, 리크 전류 Jg에 관해서는, He와 N2 사이에서 차가 없는 것을 알 수 있다.
또한, 실효 이동도 μeff의 실효 전계 Eeff에 대한 의존성을, 헬륨 가스 분위기 속에서 열 처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그 래프 gl)와, 헬륨 가스 대신에 질소 가스 분위기 속에서 열 처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g2)를, 열 처리하지 않은 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g3)를 기준으로 하여 비교한 결과를 도 62에 도시한다. 실효 이동도는, 게이트 절연막 바로 아래의 실리콘 기판을 흐르는 전자 또는 홀의 실효 이동도이다. 실효 이동도가 높은 것은, 반도체 장치의 신호 처리 속도가 빠른 것을 의미한다. 도 62로부터 알 수 있는 바와 같이, 헬륨 가스 분위기 속에서 열 처리한 게이트 절연막은, 질소 가스 분위기 속에서 열 처리한 게이트 절연막보다도 고전계측의 실효 이동도의 저하가 억제되어 있는 것을 알 수 있다.
본 실시 형태에서, 실효 이동도의 저하가 억제된 이유는 다음과 같다. 헬륨이 켄치 효과에 의해, 게이트 절연막과 실리콘 기판의 계면의 원자 진동 에너지를 빼앗기 때문에, 게이트 절연막의 SiO2와 실리콘 기판의 Si의 반응이 억제된다. 따라서, 실리콘 기판측의 산질화층과 실리콘 기판의 계면의 표면 거칠기가 열 처리 전과 동일 정도로 작게 억제될 수 있다. 그 결과, 본 실시 형태에서는, 실효 이동도의 저하가 억제되었다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 제9 실시 형태에서 설명한 바와 같이, 질화 처리 후에 열 처리를 행함으로써, 계면이 우선적으로 산화된 SiON막을 형성하는 것이 가능해져, 보다 EOT가 작은 SiON막을 얻을 수 있다. 또한, 산화 처리 후에 He 가스를 이용하여 열 처리를 행함으로써, 고속으로 신뢰성이 우수 한 SiON막을 형성할 수 있다. 또한, 본 실시 형태도 제9 및 제10 실시 형태와 마찬가지로, 플랫 밴드 전압의 시프트량 ΔVfb를 개선할 수 있는 것은 물론이다.
또한, 상기 열 처리 온도는, 본 실시 형태에서는 950℃에서 행하였지만, 900 ℃ 이상 1000℃ 이하의 온도에서 행하여도 된다.
(제12 실시 형태)
다음으로, 본 발명의 제12 실시 형태에 따른 반도체 장치의 제조 방법을, 도 63 내지 도 64C를 참조하여 설명한다.
우선, 본 실시 형태의 제조 방법은, 도 54에 도시하는 제9 실시 형태의 제조 방법과 마찬가지로 하여, 실리콘 기판 위에 질화막(84a)을 형성한다(도 54의 스텝 S54).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 He 가스로 하고, 실리콘 기판(82)의 표면을 950℃로 설정하여 300초간 유지한다(도 63의 스텝 S55, S56A). 이에 의해, 질화막(84a) 내의 댕글링 본드가 질소 원자와 결합하여, 질화막(84a) 내에서 안정된 Si-N 결합이 형성된다(도 64A).
계속해서, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면을 850℃로 설정하여 300초간 유지한다(도 63의 스텝 S57, S58). 이에 의해, 실리콘 기판(82)과 질화막(84a) 사이에 산소가 포함된 산질화층(84b)이, 질화막(84a)의 표면에 산소가 포함된 산질화층(84c)이 형성되어, 산질화층(84b), 질화막(84a), 산질화층(84c)으로 이루어지는 실리콘 산질화 막(84)이 형성된다(도 64B).
계속해서, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 He 가스로 하고, 실리콘 기판(82)의 표면을 950℃로 설정하여 300초간 유지한다(도 63의 스텝 S59A). 이에 의해, SiON막(84) 내의 댕글링 본드가 서로 재결합하여, SiON막(84) 내의 결함이 감소한다.
다음으로, 예를 들면, 분압 80mTorr의 N2 가스 및 분압 30mTorr의 He 가스의 플라즈마 하에서 실리콘 기판(82)을 약 10초간 노출시킨다(도 63의 스텝 S60). 이에 의해, 도 64C에 도시하는 바와 같이, 산질화층(84c)에 질소가 도입되어, 실리콘 질화막(84a)의 표면 위에 실리콘 산질화층(84d)이 형성되어, 산질화층(84b), 질화막(84a), 실리콘 산질화층(84d)으로 이루어지는 실리콘 산질화막(84)이 형성된다.
계속해서, 실리콘 기판(82)을, 예를 들면, He 가스의 분위기 속에서, 약 50Torr의 기압 하에서, 950℃의 온도에서 약 300초간 열 처리한다(도 63의 스텝 S61). 이에 의해, 실리콘 산질화막(84) 내의 댕글링 본드가 질소 원자와 결합하여, 실리콘 산질화막(84) 내에서 안정된 Si-N, Si-O, Si-O-N 결합이 구성된다.
도 65는, 표면의 질화 전후의 절연성의 변화를, 리크 전류 Jg의 EOT 의존성이라고 하는 형태로 표기한 결과이다. 또한, 리크 전류 Jg는 전계의 크기가 4.5MV/㎝일 때의 값이다. 표면의 질화를 행함으로써, EOT가 작게 되어 있음에도 불구하고, 리크 전류 Jg는 거의 동일한 값을 나타내고 있는 것을 알 수 있다. 이는 절연성이 향상된 것을 의미한다.
이와 같이, 절연성이 향상된 원인은, 실리콘 산질화막(84)의 표면의 실리콘 산질화층(84d)의 유전률이 향상된 것에 있다. 산화 처리 후에 질화를 행하지 않는 프로세스에서는, 실리콘 질화막(84)의 표면에 유전률이 낮은 실리콘 산질화층(84c)이 존재함으로써, 게이트 절연막 전체의 유전률이 저하되고, 또한 EOT가 높아진다. 이에 의해 절연성이 저하되게 된다. 그에 대하여, 본 실시 형태에 설명하는 바와 같이 산화 후에 질화를 행하는 경우, 표면에 형성된 실리콘 산질화층 내에 질소가 도입되어, 유전률이 올라가기 때문에 EOT의 증가가 억제되어, 높은 절연성을 실현할 수 있는 것이다.
이상과 같이, 산화 후에 표면의 질화를 행함으로써, 더욱 유전률이 높고 절연성이 우수한 SiON막을 형성하는 것이 가능하다.
본 실시 형태에 따르면, 보다 EOT가 작고, 또한 절연성이 높고, 고속으로 신뢰성이 우수한 SiON막을 형성할 수 있다.

Claims (23)

  1. 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 질화 가스는, NH3, N*, N2 * 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 분위기의 전체 압력이 30Torr 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 희석 가스는, N2 가스를 포함하는 것을 특징으로 하는 반도체 장치 의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 희석 가스는, 상기 반도체 기판과 상기 질화막의 계면의 원자 진동 에너지에 가까운 고유 진동 에너지를 갖는 성분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판의 표면에 상기 질화막을 형성한 후, 상기 반도체 기판을, 상기 반도체 기판과 실질적으로 반응하지 않는 가스의 분위기 속에 두고, 열 처리하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 기판과 실질적으로 반응하지 않는 가스는 N2 가스 또는 He 가스 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 질화막을 형성하는 분위기는, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 10000 이하이고 또 한 전체 압력이 3Torr 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 질화막은 500℃ 이상 850℃ 이하의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정과,
    래디컬한 제2 질화 가스의 분위기 속에, 표면에 상기 질화막이 형성된 상기 반도체 기판을 두고, 상기 반도체 기판과 상기 질화막 사이에 제1 질화층을 형성함과 함께 상기 질화막 위에 제2 질화층을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 질화막의 막 두께는, 4Å 이상 1㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 질화 가스는, N* 또는 N2 * 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이고 또한 전체 압력이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화막을 형성하는 공정과,
    표면에 상기 질화막이 형성된 상기 반도체 기판을, 산화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제2 희석 가스를 포함하는 분위기 속에 두고, 상기 반도체 기판과 상기 질화막 사이에 제1 산질화층을 형성함과 함께 상기 질화막의 표면에 제2 산질화층을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 산화 가스는, O2, N2O, NO, O* 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 희석 가스는 N2 가스인 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 질화막을 형성하는 공정과 상기 제1 산질화층을 형성하는 공정 사이에, 표면에 상기 질화막이 형성된 상기 반도체 기판을, 상기 반도체 기판과 실질적으로 반응하지 않는 가스의 분위기 속에 두고, 제1 열 처리하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 제1 및 제2 산질화층을 형성하는 공정은, 800℃ 이상 950℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 제1 및 제2 산질화층을 형성한 후, 상기 반도체 기판을, 상기 반도체 기판과 실질적으로 반응하지 않는 가스의 분위기 속에 두고, 제2 열 처리하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반도체 기판과 실질적으로 반응하지 않는 가스는 N2 가스 또는 He 가스 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 및 제2 산질화층을 형성한 후, 상기 제2 열 처리를 하기 전에, 상기 제2 산질화층에 질소를 도입하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 질화막은, 플로팅 게이트형 불휘발성 메모리의 터널 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제1항에 있어서,
    상기 질화막은, MONOS형 불휘발성 메모리의 터널 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제1항에 있어서,
    상기 질화막은, MISFET의 게이트 절연막인 것을 특징으로 하는 반도체 장치 의 제조 방법.
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