KR20070065765A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070065765A
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마사미츠 이쿠모
히로유키 요다
에이지 와타나베
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 반도체 소자의 유기 절연막과 언더필의 충분한 밀착성을 얻으면서, 범프 근방의 개소의 절연성 유기 보호막에 응력이 집중하는 것을 회피하여, 반도체 소자의 프린트 기판으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판(31)의 소정의 위치에 설치된 복수의 전극층(33)과, 상기 전극층(33)의 소정 영역을 선택적으로 노출하여 상기 반도체 기판(31) 상에 형성된 유기 절연막(34)과, 상기 전극층(33)의 소정 영역에 형성된 복수의 외부 접속용 돌기 전극(39)을 구비하고, 상기 외부 접속용 돌기 전극(39)의 주위 근방의 유기 절연막(34)의 두께가 상기 외부 접속용 돌기 전극(39) 사이의 유기 절연막(34)의 두께보다도 큰 두께를 갖는 것을 특징으로 하는 반도체 장치에 의해 상기 과제는 해결된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1은 종래의 반도체 장치의 제조 방법에 의한 도금 범프 공정을 설명하기 위한 도면.
도 2는 종래의 반도체 장치의 제조 방법으로서, 인쇄법을 이용한 범프의 형성 공정을 설명하기 위한 도면.
도 3은 범프가 형성된 반도체 소자의 프린트 기판에의 실장 방법의 일례를 도시한 도면.
도 4는 전극층(전극 패드) 및 유기 절연성 보호막 상에 있어서의 급전층의 형성을 설명하기 위한 도면.
도 5는 도 4에 도시하는 각 공정에서의 유기 절연성 보호막의 표면 상태를 설명하기 위한 도면.
도 6은 웨트 에칭 처리에 의한 급전층을 제거하는 공정에서의 유기 보호막의 표면 상태를 설명하기 위한 도면.
도 7은 종래의 제조 방법으로 제조된 반도체 장치의 반도체 소자에 형성된 범프의 구조를 도시한 도면.
도 8은 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 도금법에 의한 땜납 범프 형성 공정 1을 도시한 도면.
도 9는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 도금법에 의한 땜납 범프 형성 공정 2를 도시한 도면.
도 10은 본 발명의 제1 실시 형태에 관한 제조 방법으로 제조된 반도체 장치의 반도체 소자에 형성된 범프의 구조를 도시한 도면.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 도금법에 의한 땜납 범프 형성 공정 1을 도시한 도면.
도 12는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 도금법에 의한 땜납 범프 형성 공정 2를 도시한 도면.
도 13은 도 12에 있어서 점선으로 둘러싼 부분의 확대도.
도 14는 본 발명의 제2 실시 형태에 관한 제조 방법으로 제조된 반도체 장치의 반도체 소자에 형성된 범프의 구조를 도시한 도면.
도 15는 본 발명의 제2 실시 형태에 범프 구조를 주사형 전자 현미경 SEM을 이용하여 촬영한 사진을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 31, 41 : 반도체 기판
2, 32, 42 : 무기 절연막
3, 33, 43 : 전극층
4, 34, 44 : 유기 절연막
5, 35, 45 : 급전층
7, 37, 47 : 배리어 메탈
9, 39 : 범프
34-1, 44-1 : 범프 근방 절연성 유기 절연막
34-2 : 피에칭 유기 절연막
44-2 : 제1 피에칭 절연성 유기 절연막
44-3 : 제2 피에칭 절연성 유기 절연막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 외부 접속용 돌기 전극(범프) 전극과 유기 절연막을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 소자와 패키지의 고밀도 실장을 가능하게 하기 위해, 범프(bump)라고 칭하는 외부 접속용 돌기 전극을 이용한 플립 칩(flip chip) 접속 구조가 널리 채용되고 있다.
이러한 범프의 재료로서 땜납을 선택한 경우, 상기 범프를 도금법 또는 인쇄법 등에 의해 형성할 수 있다.
상기 땜납 범프를 적용하는 경우에는 반도체 소자 상의 전극층에 땜납이 확산되는 것을 방지하기 위해, 상기 전극층 상에 전해 도금법을 이용하여 배리어 메탈층을 형성하고, 그 위에 땜납 범프를 도금법 등으로써 형성하는 방법이 채용되어 있다(특허 문헌 1, 특허 문헌 2 참조).
이 때, 반도체 소자의 표면은 디바이스 보호를 위해 폴리이미드 등의 유기 절연막에 의해 피복되고, 상기 전극층의 표면도 선택적으로 상기 유기 절연막에 의해 피복된다.
상기 반도체 장치의 제조 공정에 있어서, 종래의 도금법에 의한 범프 제조 공정을 도 1에 나타낸다.
종래의 도금법에 의한 범프 형성 공정에 있어서는 우선, 도 1의 (a)에 도시하는 바와 같이 실리콘(Si)으로 이루어지는 반도체 기판(1)의 상면(회로 소자 형성면)에 산화실리콘 등의 절연막(층)을 사이에 두고 알루미늄(Al) 등으로 이루어지는 배선층 및 전극층(전극 패드)(3)을 배치하고, 상기 배선층, 전극층(3) 등을 포함하는 반도체 기판 상을 질화실리콘(SiN) 등으로 이루어지는 무기 절연막(패시베이션막)(2)에 의해 피복한다.
또한, 무기 절연막(2) 상에 폴리이미드 수지(Polyimide resin)층 등의 유기 절연막(4)을 피복한다. 유기 절연막(4)은 반도체 소자의 표면 보호의 목적과, 상기 반도체 소자가 배선 기판(11)(도 3 참조)에 실장된 경우에 범프(9)의 근원에 집중하는 응력을 완화하기 위해 형성된다.
무기 절연막(2) 및 유기 절연막(4)에는 패드를 노출하기 위해 각각 상기 전극층(3) 상의 땜납 범프(9)의 형성 예정 위치에 대응하여 개구가 형성되어 있다.
또한, 도 1에 도시하는 제조 공정에 있어서는 반도체 기판(1)에 형성되어 있는 트랜지스터 등의 능동 소자, 저항 소자·용량 소자 등의 수동 소자 및 이들의 소자 사이를 절연 분리하는 절연(isolation) 영역, 층간 절연층, 소자간 상호 배선층 등에 대해서는 도시하는 것을 생략하고 있다.
다음에, 상세한 내용은 후술하지만, 도 1의 (b)에 도시하는 바와 같이 이러한 반도체 기판(1) 상의 전극층(전극 패드)(3) 및 유기 절연막(4) 상에 도금 전극이 되는 급전층(5)을 스퍼터링에 의해 전면에 형성한다.
계속해서, 상기 급전층(5) 상에 스핀 코트에 의해 포토레지스트층(6)을 도포 형성하고, 노광/현상/경화 처리를 행하여, 도 1의 (c)에 도시하는 바와 같이 상기 포토레지스트층(6)에 대하여 상기 전극층(3) 상의 땜납 범프(9)의 형성 예정 위치에 대응하는 개구를 형성한다.
계속해서, 전해 도금 처리를 행하고, 도 1의 (d)에 도시하는 바와 같이 상기 포토레지스트층(6)의 개구부 내에 후술하는 땜납층(9)의 전극층 내부로의 확산을 방지하는 배리어 메탈층(7)을 형성한다.
계속해서, 상기 포토레지스트층(6)을 마스크로서 이용하면서 전해 도금 처리를 행하고, 도 1의 (e)에 도시하는 바와 같이 상기 배리어 메탈층(7) 상에 주석-은(SnAg) 땜납층(9)을 형성한다. 이 때, 상기 땜납층(9)은 상기 포토레지스트층(6) 상에 연장되어 형성된다.
계속해서, 도 1의 (f)에 도시하는 바와 같이 박리액을 이용하여 포토레지스트층(6)을 박리 제거한다.
또한, 상기 땜납층(9)을 에칭 마스크로서 이용하여, 소위 웨트 에칭법에 의해 상기 급전층(5)의 불필요한 부분을 제거한다.
그런 후, 리플로우 가열로써 상기 땜납 도금층(9)을 용융하고, 도 1의 (g)에 도시하는 바와 같이 땜납층(9)을 대략 구형으로 정형 처리한다. 즉, 반도체 기판(1)의 상기 전극층(3) 상에 구형 땜납 범프(9)(땜납볼)가 형성된다.
또한, 인쇄법을 이용하여 상기 범프를 제조하는 경우에는 도 1의 (d)에 도시하는 포토레지스트(6)의 개구부 내에 선택적으로 배리어 메탈층(7)을 형성한 후에, 도 2의 (a)에 도시하는 바와 같이 박리액을 이용하여 포토레지스트(6)를 박리 제거하고, 또한, 급전층(5)에 대하여 에칭액에 의해 웨트 에칭 처리를 행한다.
그런 후, 도 2의 (b)에 도시하는 바와 같이 도시를 생략하는 인쇄용 패턴을 붙여 상기 배리어 메탈층(7) 상에 주석-은(Sn-Ag) 땜납층(9)을 형성하고, 리플로우 가열로써 상기 땜납 도금층(9)을 용융하며, 도 1의 (g)에 도시하는 바와 같이 반도체 기판(1)의 상기 전극층(3) 상에 구형 땜납 범프(9)(땜납볼)를 형성한다.
이와 같이 하여 반도체 기판(1)에 주석-은 땜납으로 이루어지는 범프(9)가 형성된 반도체 소자(10)의 프린트 기판(11)으로의 실장 방법의 일례를 도 3에 도시한다.
도 3의 (a)에 도시하는 바와 같이 반도체 기판(1)에 범프(9)가 형성된 반도체 소자(10)를 플립칩 본딩법에 의해 프린트 기판(11)에 실장한다.
즉, 표면에 펌프(9)가 형성된 반도체 소자(10)를 하향으로 하고, 하면에 외부 입출력용 볼범프(12)가 형성된 프린트 기판(11)의 배선면(상면)에 상기 반도체 소자(10)를 실장한다.
계속해서, 도 3의 (b)에 도시하는 바와 같이 접속의 신뢰성을 향상시키기 위 해, 반도체 소자(10)와 프린트 기판(11) 사이에 언더필(13)을 충전하여 경화하고, 반도체 소자(10)와 프린트 기판(11)의 접합을 보강한다.
마지막으로, 도 3의 (c)에 도시하는 바와 같이 프린트 기판(11) 상으로서, 반도체 소자(10)의 주위에는 콘덴서 등의 수동 소자(14)를, 또한, 반도체 소자(10)의 상측에는 반도체 소자(10)가 발생하는 열을 방열하는 방열판(15)을 탑재하여 반도체 장치로 한다.
그런데, 앞서, 도 1의 (b)를 참조하여 전극층(전극 패드)(3) 및 유기 절연막(4) 상에 있어서의 급전층(5)의 형성을 설명하고, 도 1의 (f) 및 도 2의 (a)를 참조하여 급전층(5)에 대한 웨트 에칭 처리를 설명하였지만, 이것에 대해서 도 4 내지 도 6을 참조하여 상세히 설명한다.
여기서, 도 4는 전극층(전극 패드)(3) 및 유기 절연막(4) 상에 있어서의 급전층(5)의 형성을 설명하기 위한 도면이며, 도 5는 도 4에 도시하는 각 공정에서의 유기 절연막(4)의 표면 상태를 설명하기 위한 도면이다. 도 6은 웨트 에칭 처리에 의한 급전층(5)을 제거하는 공정에 있어서의 유기 절연막(4)의 표면 상태를 설명하기 위한 도면이다.
전극층(전극 패드)(3) 및 유기 절연막(4) 상에 급전층(5)을 형성하기 위해, 우선 도 4의 (a)에 도시하는 바와 같이 전극층(전극 패드)(3) 및 유기 절연막(4)의 전면에 아르곤(Ar)가스를 이용하여 드라이 에칭(RF 에칭)을 행하고, 전극층(전극 패드)(3)의 표면의 자연 산화막을 제거한다. 이러한 드라이 에칭에 의해 도 5의 (a)에 도시하는 바와 같이 유기 절연막(4)의 표층에 변질층(20)이 발생한다. 이 때 의 유기 절연막(4)의 표면 에칭량은 작고, 유기 절연막(4)의 표면 거칠기는 최대 약 4 nm 정도이며, 이 처리에 의해 유기 절연막(4)의 표면 거칠기는 크게 변화하지 않는다.
다음에, 급전층(5)이 되는 금속을 유기 절연막(4)[변질층(20)을 포함함]의 표면에 스퍼터링한다.
구체적으로는 우선, 도 4의 (b)에 도시하는 바와 같이 티타늄막(Ti)(5-1)을 유기 절연막(4)[변질층(20)을 포함함]의 표면에 스퍼터링에 의해 형성한다. 이러한 스퍼터링에 의해 도 5의 (b)에 도시한 바와 같이 티탄(5-1)은 변질층(20)의 표면에도 주입된다.
다음에, 도 4의 (c)에 도시하는 바와 같이 구리막(Cu)(5-2)을 티타늄막(Ti)(5-1)의 표면에 스퍼터링에 의해 형성한다. 이 때, 도 5의 (c)에 도시하는 바와 같이 구리막(5-2)은 티타늄막(5-1) 상에 성막되기 때문에, 구리막(5-2)은 유기 절연막(4)과 직접 접하지 않고, 유기 절연막(4)의 표면에는 영향을 미치지 않는다.
이러한 공정을 거쳐 유기 절연막(4) 상에 형성된 급전층(5)[티타늄막(5-1) 및 구리막(5-2)]은 도금법의 경우에는 도 1의 (f)에 도시하는 공정에 있어서, 또한, 인쇄법의 경우에는 도 2의 (a)에 도시하는 공정에 있어서, 웨트 에칭 처리에 의해 제거된다. 도 6을 참조하여, 이러한 웨트 에칭 처리에 의한 급전층(5)을 제거하는 공정에 있어서의 유기 절연막(4)의 표면 상태를 설명한다.
도 6의 (a)에 도시하는 구리막(5-2)이 티타늄막(5-1) 상에 성막되어 있는 상태에서 도 6의 (b)에 도시한 바와 같이 우선 구리막(5-2)을 웨트 에칭에 의해 제거 한다. 구리막(5-2)은 티타늄막(5-1) 상에 성막되어 있기 때문에, 용이하게 제거할 수 있다.
계속해서, 도 6의 (c)에 도시하는 바와 같이 변질층(20) 상에 성막되어 있는 티타늄막(5-1)을 웨트 에칭에 의해 제거한다. 변질층(20)의 표면에 설치되어 있는 티타늄막(5-1)을 용이하게 제거할 수 있지만, 변질층(20)의 표면에 주입된 티타늄막(5-1)은 변질층(20)의 표면 상에 설치되어 있는 티타늄막(5-1)을 제거한 후에도 잔존하고 있다.
전술한 공정을 포함하는 종래의 제조 방법에 의해 제조된 반도체 장치의 반도체 소자(10)에 형성된 땜납 범프(9)의 구조를 도 7에 도시한다. 또한, 도 7의 (b)는 도 7의 (a)에 있어서 점선으로 둘러싼 부분의 확대도이다.
도 7을 참조해 보건대, 전술한 공정을 거쳐 제조된 반도체 소자(10)에 있어서는 유기 절연막(4) 상에 티타늄막(5-1), 구리막(5-2) 및 배리어 메탈층(7)이 적층되고, 그 위에 범프(9)가 형성되어 있다.
유기 절연막(4)의 표면에 스퍼터링에 의해 주입되고 금속 잔사로서 잔존하고 있는 티타늄막(5-1)은 통상 금속 현미경 또는 전자 현미경 등에 있어서는 관찰되지 않지만, X선 광전자 분광(XPS : X-ray Photoelectron Spectroscopy) 등을 이용한 분석을 행하면, 최대 약 10 atm% 검출되고, 또한, 상기 표면의 표면 거칠기는 도 1의 (a)에서 도시하는 무기 절연막(2) 상에 유기 절연막(4)을 피복하였을 때의 상태의 유기 절연막(4)의 표면 거칠기와 대략 같은 최대 약 4 nm로 되어 있다.
[특허 문헌 1] 일본 특허 공개 제2004-200420호 공보
[특허 문헌 2] 일본 특허 공개 평성 제9-191012호 공보
이와 같이 종래의 방법에 의해 제조된 반도체 장치에서는, 반도체 소자(10)의 유기 절연막(4)의 표면에는 급전층(5)을 구성하는 티타늄막(5-1)이 금속 잔사로서 잔존하고 있다.
그러나 이러한 금속 잔사는 반도체 소자(10)와 프린트 기판(11)의 접합을 보강하기 위해 반도체 소자(10)와 프린트 기판(11) 사이에 충전되는 언더필(13)(도 3 참조)과 유기 절연막(4)의 밀착을 저해하고, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 손상시킬 우려가 있다.
한편, 전술한 바와 같이 유기 절연막(4) 표면의 표면 거칠기는 무기 절연막(2) 상에 유기 절연막(4)을 피복하였을 때의 상태의 유기 절연막(4)의 표면 거칠기와 대략 같은 최대 4 nm이고, 언더필(13)과 충분한 밀착성을 얻기 위해서는 작으며, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 손상시킬 우려가 있다.
이와 같이 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 확보하기 위해서는 유기 절연막(4)의 표면에 잔존하고 있는 금속 잔사를 제거하면서, 또한, 언더필(13)과 충분한 밀착성을 얻을 수 있도록 유기 절연막(4)의 표면 거칠기를 크게 할 필요가 있다.
여기서, 이러한 목적을 위해 범프(9) 근방의 개소의 유기 절연막(4)을 제거하면, 반도체 소자(10)를 프린트 기판(11)에 탑재할 때에, 범프(9) 근방의 개소의 유기 절연막(4)에 응력이 집중하고, 상기 개소에 크랙이 발생하여 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 손상시킬 우려가 있다.
그래서, 본 발명은 상기한 점을 감안하여 이루어진 것으로서, 반도체 소자의 유기 절연막과 언더필과의 충분한 밀착성을 얻으면서, 범프 근방의 개소의 유기 절연막에 응력이 집중되는 것을 회피하여, 반도체 소자의 프린트 기판으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 본 발명의 목적으로 한다.
본 발명의 일관점에 의하면, 반도체 기판의 소정의 위치에 설치된 복수의 전극층과, 상기 전극층의 소정 영역을 선택적으로 노출하여 상기 반도체 기판 상에 형성된 유기 절연막과, 상기 전극층의 소정 영역에 형성된 복수의 외부 접속용 돌기 전극을 구비하고, 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 두께가 상기 외부 접속용 돌기 전극 사이의 유기 절연막의 두께보다도 큰 두께를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
상기 외부 접속용 돌기 전극 사이의 유기 절연막의 표면 거칠기는 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 표면 거칠기의 약 5배 이상이 되더라도 좋다.
상기 외부 접속용 돌기 전극은 금속층을 사이에 두고 상기 전극층에 접속되어 있으며, 상기 금속층을 구성하는 금속으로서 상기 유기 절연막에도 포함되어 있는 금속의 양은 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막보다도 상 기 외부 접속용 돌기 전극 사이의 유기 절연막의 쪽이 적어도 좋다.
본 발명의 다른 관점에 의하면, 반도체 기판의 소정의 위치에 설치된 전극층과, 상기 전극층의 대략 중앙이 노출하도록 인접하는 상기 전극층 사이를 연속적으로 덮는 유기 보호막과, 상기 전극층에 접속된 외부 접속용 돌기 전극을 구비한 반도체 장치의 제조 방법으로서, 상기 전극층에 상기 외부 접속용 돌기 전극을 형성한 후에, 드라이 에칭 처리에 의해 상기 유기 보호막의 표면을 에칭하는 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
상기 전극층에 상기 외부 접속용 돌기 전극을 형성하기 전에, 상기 유기 보호막의 표면을 개질하는 것으로 하여도 좋다.
이하, 본 발명의 실시 형태에 대해서 설명한다.
[본 발명의 제1 실시 형태]
본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 도금법에 의한 땜납 범프 형성 공정을 도 8 및 도 9에 도시한다.
본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 도금법에 의한 땜납 범프 형성 공정에 있어서는 우선, 도 8의 (a)에 도시하는 바와 같이 실리콘(Si)으로 이루어지는 반도체 기판(31)의 상면에 알루미늄(Al) 등으로 이루어지는 전극층(전극 패드)(33)을 배치하고, 전극층(33) 주위에 질화실리콘(SiN) 등으로 이루어지는 무기 절연막(패시베이션막)(32)을 형성한다.
또한, 무기 절연막(32) 상에 폴리이미드 수지(Polyimide resin) 등의 유기 절연막(34)을 피복한다. 유기 절연막(34)은 반도체 소자의 표면 보호의 목적과, 상 기 반도체 소자가 프린트 기판(11)(상기 도면 3 참조)에 실장된 경우에 범프(39)의 근원에 집중하는 응력을 완화하기 위해 형성되어 있다.
무기 절연막(32) 및 유기 절연막(34)에는 패드를 노출하기 위해 각각 상기 전극층(33) 상의 땜납 범프(39)의 형성 예정 위치에 대응하여 개구가 형성되어 있다.
또한, 도 8 및 도 9에 도시하는 제조 공정에 있어서는 반도체 기판(31)에 형성되어 있는 트랜지스터 등의 능동 소자, 저항 소자·용량 소자 등의 수동 소자 및 이들의 소자 사이를 절연 분리하는 절연(isolation) 영역, 층간 절연층, 소자간 상호 배선층 등에 대해서는 도시하는 것을 생략하고 있다.
다음에, 도 8의 (b)에 도시하는 바와 같이 이러한 반도체 기판(31) 상의 전극층(전극 패드)(33) 및 유기 절연막(34) 상에 도금 전극이 되는 급전층(35)을 스퍼터링에 의해 전면에 형성한다.
상기 전극층(전극 패드)(33) 및 유기 절연막(34) 상에 급전층(35)을 형성하기 위해, 전극층(전극 패드)(33) 및 유기 절연막(34)의 전면에 대하여 아르곤(Ar) 가스를 이용하여 드라이 에칭(RF 에칭)을 행하고, 전극층(전극 패드)(33) 표면의 자연 산화막을 제거한다.
전술한 바와 같이 이러한 드라이 에칭에 의해 유기 절연막(34)의 표층에는 변질층(도시하지 않음)이 발생한다.
이런 후, 티타늄막(Ti)(35-1)(도 10 참조)을 유기 절연막(34)의 표면에 스퍼터링법에 의해 형성한다. 이 때, 상기 유기 절연막층의 표면에서의 변질층에는 티 탄이 주입되게 된다.
계속해서, 구리막(Cu)(35-2)(도 10 참조)을 티타늄막(Ti)(35-1)의 표면에 스퍼터링에 의해 형성한다. 이 때, 구리막(35-2)은 티타늄막(35-1) 상에 성막되기 때문에, 구리막(35-2)은 유기 절연막(34)과 직접 접하지 않고, 유기 절연막(34)의 표면에는 영향을 미치지 않는다.
계속해서, 상기 급전층(35) 상에 스핀 코트법에 의해 포토레지스트를 도포하고, 노광/현상/경화 처리를 행하여 도 8의 (c)에 도시하는 바와 같이 상기 전극층(33) 상의 땜납 범프(39)의 형성 예정 위치에 대응하는 개구 패턴을 갖는 포토레지스트층(36)을 형성한다.
계속해서, 전해 도금 처리를 행하고, 도 8의 (d)에 도시하는 바와 같이 상기 포토레지스트층(36)의 개구부 내에, 후술하는 땜납층(39) 중의 땜납의 확산을 방지하기 위한 배리어 메탈층(37)을 형성한다.
계속해서, 상기 포토레지스트(36)층을 마스크로서 이용하여 전해 도금 처리를 행하고, 도 8의 (e)에 도시하는 바와 같이 상기 배리어 메탈층(37) 상에 주석-은(SnAg) 땜납층(39)을 형성한다. 이 때, 상기 땜납층(39)은 상기 포토레지스트층(36) 상에 까지 연장되어 형성된다.
계속해서, 도 8의 (f)에 도시하는 바와 같이 박리액을 이용하여 포토레지스트층(36)을 박리 제거한다.
계속해서, 도 9의 (g)에 도시하는 바와 같이 상기 땜납층(39)을 에칭 마스크로서 이용하여, 소위 웨트 에칭법에 의해 상기 급전층(35)의 불필요한 부분을 제거 한다.
이런 후, 리플로우 가열로써 상기 땜납 도금층(39)을 용융하고, 도 9의 (h)에 도시하는 바와 같이 땜납층(39)을 대략 구형으로 정형 처리한다. 이것에 의해, 반도체 기판(31)의 상기 전극층(33) 상에 외부 접속용 돌기 전극이 되는 구형 땜납 범프(39)(땜납볼)가 형성된다.
본 실시예에 있어서는 상기 땜납 범프(39)(땜납볼)의 형성 종료 후, 도 9의 (i)에 도시하는 바와 같이 드라이 에칭 처리를 실시하여 유기 절연막(37)의 표면을 에칭한다. 또한, 본 실시예에 있어서는 이러한 드라이 에칭 처리를 고주파(RF) 플라즈마 에칭 등에 의해 유기 절연막(34)의 표면을 에칭한다.
또한, 유기 절연막의 표면을 에칭하기 위해 일반적으로 이용되는 다운 플로우 타입의 장치를 이용한 처리에서는 땜납 범프가 성형된 상태에 있어서의 유기 절연막의 표면을 에칭하는 것은 곤란하다.
이러한 드라이 에칭 처리에 이용하는 가스로서는 산소(O2)와 4불화탄소(CF4)의 혼합 가스를 이용할 수 있다. 이 경우, 예컨대 산소의 유량을 약 400 sccm으로 하고, 4불화탄소의 유량을 약 100 sccm으로 하여, 약 150 W의 고주파 플라즈마 분위기에 노출시킨다. 이러한 조건 하에서 드라이 에칭 처리를, 예컨대 약 45초 행한다.
단, 상기 혼합 가스의 유량은 이 예로 한정되지 않고, 양쪽의 가스의 혼합비를 동일하게 하여 상기 유량을 바꾸어도 좋다. 또한, 가스는 상기 재료에 한정되지 않고, 예컨대 트리플루오로메탄(CHF3) 가스를 이용하더라도 좋다.
이러한 공정을 거쳐 형성된 범프 부분의 구조를 도 10에 도시한다. 또한, 도 10의 (b)는 도 10의 (a)에 있어서 점선으로 둘러싼 부분의 확대도이다.
도 10을 참조하면, 알루미늄 전극층(전극 패드)(33) 상으로부터 유기 절연막(34) 상으로 연장하여 티타늄막(35-1), 구리막(35-2) 및 배리어 메탈층(37)이 적층되고, 그 위에 외부 접속용 돌기 전극인 범프(39)가 형성되어 있다. 유기 절연막(34)은 인접하는 전극층(33) 사이에 있는 반도체 소자 표면을 연속적으로 피복하고 있다.
여기서, 상면에 급전층(35)이 존재하지 않는 영역에 있어서 유기 절연막(34)으로서, 반도체 기판(31)의 주요면과 평행한 방향에 있어서 범프(35)의 외주의 점보다도 내측 영역(도 10에 있어서의 영역 A), 즉 범프(35)의 근방에 설치되어 있는 유기 절연막을 범프 근방 유기 절연막(34-1)이라고 부르고, 그것 이외의 영역(도 10에 있어서의 영역 B)에 설치되어 있는 유기 절연막을 피에칭 유기 절연막(34-2)이라고 부른다.
범프 근방 유기 절연막(34-1)의 두께, 즉 범프 근방 유기 절연막(34-1)의 표면과, 상기 범프 근방 유기 절연막(34-1)과 무기 절연막(32)이 접하고 있는 면 사이의 길이는 도 8의 (a)에서 도시하는 무기 절연막(32) 상에 유기 절연막(34)을 피복 하였을 때의 상태의 유기 절연막(34)과, 상기 유기 절연막(34-1)과 무기 절연막(32)이 접하고 있는 면 사이의 길이와 대략 같다.
한편, 피에칭 유기 절연막(34-2)은 상기 도 9의 (i)를 이용하여 설명한 에칭 처리에 의해 대략 50 내지 400 nm 드라이 에칭되고, 범프 근방 유기 절연막(34-1)보다도 얇은 것으로 되어 있다.
이와 같이 도 9의 (i)에 도시하는 드라이 에칭 처리에 의해, 범프 근방 유기 절연막(34-1)보다도 두께가 얇은 피에칭 유기 절연막(34-2)이 형성되더라도 범프(39)의 주위에는 상기 피에칭 유기 절연막(34-2)보다도 두께가 큰 범프 근방 유기 절연막(34-1)이 존재함으로써, 반도체 소자를 프린트 기판(11)(도 3 참조)에 탑재할 때에 범프 근방 유기 절연막(34-1)에 응력이 집중하더라도 상기 개소에 크랙이 발생하는 것을 방지할 수 있다.
또한, 범프 근방 유기 절연막(34-1)의 표면 거칠기는 도 8의 (a)에서 도시하는 무기 절연막(32) 상에 유기 절연막(34)을 피복하였을 때의 상기 유기 절연막(34)의 표면 거칠기와 대략 동일하며, 최대 약 4 nm이다. 한편, 피에칭 유기 절연막(34-2)은 도 9의 (g)에 도시하는 처리에 의해, 범프 근방 유기 절연막(34-1)의 표면 거칠기의 약 5배 이상의 약 20 nm 이상이다.
따라서, 언더필제(13)와 유기 절연막(34)의 충분한 밀착성을 얻을 수 있고, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 확보할 수 있다.
또한, 상기 도 8의 (b)에 도시하는 공정에 있어서, 아르곤을 이용한 에칭 처리에 이어 행해지는 유기 절연막(34)의 표면에의 티타늄막(Ti)(35)의 스퍼터링법에 의한 형성시 유기 절연막(34)의 표면의 변질층 내에 티탄(Ti)이 주입되며, 금속 잔 사로서 잔존하고 있다.
X선 광전자 분광(XPS : X-ray Photoelectron Spectroscopy) 등을 이용한 분석에 의해, 이러한 금속 잔사는 범프 근방 유기 절연막(34-1)에서는 최대 10 atm% 잔존하고 있는 데 대하여, 피에칭 유기 절연막(34-2)에서는 도 9의 (g)에 도시하는 처리에 의해 유기 절연막(34)과 동시에 제거되고, 겨우 약 0.1 atm% 이하 잔존하고 있는 것에 지나지 않는다.
이와 같이 피에칭 유기 절연막(34-2)에서는 금속 잔사가 끝없이 제거되고 있음으로써, 언더필제(13)와 유기 절연막(34)의 밀착성을 얻을 수 있고, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 한층 높게 확보할 수 있다.
이러한 본 발명의 제1 실시 형태에 의하면, 도 9의 (i)에 도시하는 드라이 에칭 처리를 실시하여 표면 거칠기가 범프 근방 유기 절연막(34-1)보다도 큰 피에칭 유기 절연막(34-2)을 형성하고, 또한 도 8의 (b)에 도시하는 공정에서 유기 절연막(34-2)의 표면에 주입되어 잔존하고 있는 금속 잔사를 제거하고 있다.
한편, 범프 근방 유기 절연막(34-1)의 두께는 도 8의 (a)에서 도시하는 무기 절연막(32) 상에 유기 절연막(34)을 피복하였을 때의 상태의 유기 절연막(34)의 두께와 다르지 않기 때문에, 범프(39) 근방의 강도를 저하시키지 않는다.
이것에 의해, 유기 절연막(34)과 언더필제(13)와의 충분한 밀착성을 얻으면서, 범프(39) 근방의 개소의 유기 절연막(34-1)에 응력이 집중하는 것을 회피하여, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있다.
전술한 본 발명의 제1 실시 형태에 있어서는 도금법에 의해 범프를 형성한 경우를 이용하여 설명하였지만, 전사 범프법을 이용하여 범프를 형성한 경우, 페이스트 범프법을 이용하여 범프를 형성한 경우 및 스크린 인쇄법을 이용하여 범프를 형성한 경우에도, 도 9의 (i)에 도시하는 드라이 에칭 처리를 실시하여 유기 절연막(37)의 표면을 에칭함으로써, 도 10에 도시하는 구조를 구비한 범프를 형성할 수 있다.
또한, 범프 재료의 일례로서 주석-은(SnAg)을 들어 설명하였지만, 범프 재료로서는 이것에 한정되지 않고, 주석-은-구리(SnAgCu), 주석-비스무트(SnBi) 또는 주석-납(SnPb) 등을 이용할 수 있다.
[본 발명의 제2 실시 형태]
본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 도금법에 의한 땜납 범프 형성 공정을 도 11 내지 도 13에 도시한다.
본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 도금법에 의한 땜납 범프 형성 공정에 있어서는 우선, 도 11의 (a)에 도시하는 바와 같이 실리콘(Si)으로 이루어지는 반도체 기판(41)의 상면에 알루미늄(Al) 등으로 이루어지는 전극층(전극 패드)(43)을 배치하고, 전극층(43) 주위에 질화실리콘(SiN) 등으로 이루어지는 무기 절연막(패시베이션막)(42)을 형성한다.
또한, 무기 절연막(42) 상에 폴리이미드 수지(Polyimide resin)층 등의 유기 절연막(44)을 피복한다. 유기 절연막(44)은 반도체 소자의 표면 보호의 목적과, 상 기 반도체 소자가 프린트 기판(11)(도 3 참조)에 실장된 경우에 범프(49)의 근원에 집중하는 응력을 완화하기 위해 형성되어 있다.
무기 절연막(42) 및 유기 절연막(44)에는 패드를 노출하기 위해 각각 상기 전극층(43) 상의 땜납 범프(49)의 형성 예정 위치에 대응하여 개구가 형성되어 있다.
또한, 도 11 내지 도 13에 도시하는 제조 공정에 있어서는 반도체 기판(41)에 형성되어 있는 트랜지스터 등의 능동 소자, 저항 소자·용량 소자 등의 수동 소자 및 이들의 소자 사이를 절연 분리하는 절연(isolation) 영역, 층간 절연층, 소자간 상호 배선층 등에 대해서는 도시하는 것을 생략하고 있다.
다음에, 도 11의 (b)에 도시하는 바와 같이 이러한 반도체 기판(31) 상의 전극층(전극 패드)(43) 및 유기 절연막(44) 상에 도금 전극이 되는 급전층(45)을 스퍼터링법에 의해 전면에 형성한다.
상기 전극층(전극 패드)(43) 및 유기 절연막(44) 상에 급전층(45)을 형성하기 위해, 전극층(전극 패드)(43) 및 유기 절연막(44)의 전면에 대하여 아르곤(Ar) 가스를 이용하여 드라이 에칭(RF 에칭)을 행하고, 전극층(전극 패드)(43) 표면의 자연 산화막을 제거한다.
전술한 바와 같이 이러한 드라이 에칭에 의해 유기 절연막(44)의 표층에는 변질층(도시하지 않음)이 발생한다.
그런 후, 유기 절연막(44)의 표면에 티타늄막(Ti)(45-1)(도 14 참조)을 스퍼터링법에 의해 형성한다. 이때, 상기 유기 절연막층 표면에서의 변질층에는 티탄이 주입되게 된다.
계속해서, 티타늄막(Ti)(45-1)의 표면에, 구리막(Cu)(45-2)(도 14참조)을 스퍼터링법에 의해 형성한다. 이 때, 구리막(45-2)은 티타늄막(45-1) 상에 성막되기 때문에 구리막(45-2)은 유기 절연막(44)과 직접 접하지 않으며, 유기 절연막(44)의 표면에는 영향을 미치지 않는다.
계속해서, 상기 급전층(45) 상에 스핀 코트법에 의해 포토레지스트(46)를 도포하고, 노광/현상/경화 처리를 행하여, 도 11의 (c)에 도시하는 바와 같이 상기 전극층(43) 상의 땜납 범프(49)의 형성 예정 위치에 대응하는 개구 패턴을 갖는 포토레지스트층(46)을 형성한다.
계속해서, 전해 도금 처리를 행하고, 도 11의 (d)에 도시하는 바와 같이 상기 포토레지스트층(46)의 개구부 내에 후술하는 땜납층(49) 중의 땜납의 확산을 방지하기 위한 배리어 메탈층(47)을 형성한다.
계속해서, 상기 포토레지스트층(46)을 마스크로서 이용하여 전해 도금 처리를 행하고, 도 11의 (e)에 도시하는 바와 같이 상기 배리어 메탈층(47) 상에 주석-은(SnAg) 땜납층(49)을 형성한다. 이 때, 상기 땜납층(49)은 상기 포토레지스트(46) 상에 까지 연장하여 형성된다.
계속해서, 도 11의 (f)에 도시하는 바와 같이 박리액을 이용하여 포토레지스트(46)를 박리 제거한다.
또한, 도 12의 (g)에 도시하는 바와 같이 상기 땜납층(49)을 에칭 마스크로서 이용하여, 소위 웨트 에칭법에 의해 상기 급전층(45)의 불필요한 부분을 제거한 다.
본 실시예에 있어서는 상기 웨트 에칭에 의한 급전층(45)의 제거 후, 도 12의 (h)에 도시하는 바와 같이 드라이 에칭 처리를 실시하여, 유기 절연막(44)의 표면을 개질시킨다.
구체적으로는 가스로서 질소(N2)를 이용하여 고주파(RF) 플라즈마에 의해 유기 절연막(44)의 표면을 처리한다. 처리 조건으로서, 예컨대 질소 가스의 유량을 500 sccm으로 하고, 고주파 플라즈마의 전력을 400 W로 한다.
또한, 사용하는 가스는 상기 질소 가스에 한정되지 않고, 예컨대 아르곤(Ar) 가스라도 좋다.
이러한 플라즈마 처리에 의해, 유기 절연막(44)의 표면으로서, 땜납층(49)에 의해 덮여 있지 않은 영역은 표면의 결합이 강해지며(딱딱해지며), 후술하는 도 12의 (j)에 도시하는 산소(O2)와 4불화탄소(CF4)의 혼합 가스를 이용한 드라이 에칭 처리에 의한 에칭이 되기 어려운 표면 상태로 개질된다. 이러한 개질된 부분이 도 12의 (h)에 있어서 부호(50)로 표시되어 있다.
한편, 유기 절연막(44)의 표면으로서, 땜납층(49)의 형태가 되며 플라즈마에 접하지 않는 부분은 상기 드라이 에칭 처리의 영향을 받지 않고 특별히 개질되지 않는다.
또한, 도 12의 (h)를 이용하여 도시하는 플라즈마 처리에서는 유기 절연막(44)의 표면은 거의 에칭되지 않고, 에칭되었다고 하더라도 수 nm 이하이다. 또한, 유기 절연막(44)의 표면 거칠기에도 변화가 거의 없으며, 도 11의 (a)에서 도시하는 무기 절연막(42) 상에 유기 절연막(44)을 피복하였을 때의 상태의 유기 절연막(44)의 표면 거칠기와 대략 같은 최대 약 4 nm이다.
또한, 유기 절연막(44)의 표면에서, 땜납층(49)의 형태가 되지 않고 노출되어 있는 영역과, 땜납층(49)에 의해 형태가 되는 영역의 경계 근방은 상기 질소 가스의 영향을 받아 땜납층(49)에 의해 덮여 있지 않으며 노출되어 있는 부분에 비해 그 두께는 얇지만 표면은 개질된다.
전술한 플라즈마 처리에 의해 유기 절연막(47)의 표면을 개질시킨 후에, 도 12의 (i)에 도시하는 바와 같이 땜납층(49)을 리플로우 가열에 의해 대략 구형으로 정형 처리한다.
즉, 리플로우 가열에 의해, 반도체 기판(41)의 상기 전극층(43) 상에 외부 접속용 돌기 전극인 구형 땜납 범프(49)(땜납볼)가 형성된다.
여기서, 리플로우 가열에 의해 대략 구형으로 정형 처리된 구형 땜납 범프(49)(땜납볼)의 직경은 도 11의 (e)에 도시하는 전해 도금 처리에 의해 형성된 땜납층(49)의 직경보다도 작다. 따라서, 유기 절연막(44) 중 도 12의 (h)에 도시하는 플라즈마 처리에 의해 개질된 부분의 일부가 노출된다.
계속해서, 도 12의 (j)에 도시하는 바와 같이 드라이 에칭 처리를 실시하여 유기 절연막(44)의 표면을 에칭한다.
이러한 에칭 처리는 상기 제1 실시 형태와 마찬가지로, 산소(O2)와 4불화탄 소(CF4)의 혼합 가스에 의한 고주파(RF) 플라즈마 에칭이다. 이 경우, 혼합 가스의 유량은 상기 제1 실시 형태와 대략 동일하여 좋지만(산소의 유량을 약 400 sccm으로 하고, 4불화탄소의 유량을 약 100 sccm으로 함), 고주파(RF) 플라즈마의 전력을 제1 실시 형태보다도 크게, 최대 약 400 W로 한다. 이러한 조건 하에서 드라이 에칭 처리를 예컨대 약 30초 행한다.
또한, 상기 혼합 가스의 유량은 이 예에 한정되지 않고, 양 가스의 혼합비를 동일하게 하여 상기 유량을 변화시키더라도 좋다. 또한, 드라이 에칭으로 인해 흐르는 가스는 상기 재료에 한정되지 않으며, 예컨대 트리플루오로메탄(CHF3) 가스를 이용하여도 좋다.
여기서, 도 13은 도 12에 있어서 점선으로 둘러싼 부분을 확대하여 도시한다.
도 13의 (a)에 있어서, 점선 A로 도시하는 부분은 도 12의 (h)에 도시하는 공정에서 질소(N2) 가스를 이용한 플라즈마 처리에 의해 개질되어 표면의 결합이 강화된(딱딱해져 있음) 유기 절연막(44)의 표면 영역이다.
한편, 도 13의 (a)에 있어서 점선 B로 도시하는 부분은 도 12의 (h)에 도시하는 공정에서의 플라즈마 처리시, 땜납층(49)의 형태가 되며 플라즈마의 영향을 받지 않은 부분으로서, 개질되지 않으며 부드러운 유기 절연막(44)의 표면 영역이다.
또한, 도 13의 (a)에 있어서 점선 C로 도시하는 부분은 유기 절연막(44)의 표면으로서, 땜납층(49)에 의해 덮혀져 있으며 노출되어 있지 않은 부분과 노출되어 있는 부분의 경계 근방으로서, 상기 플라즈마 처리시 질소 가스의 영향을 받아서, 땜납층(49)에 의해 덮여 있지 않고 노출되어 있는 부분에 비하여, 그 두께는 얇지만 표면은 개질되어 딱딱해져 있는 영역이다.
이 때문에, 도 12의 (j)에 도시하는 산소(O2)와 4불화탄소(CF4)의 혼합 가스에 의한 고주파(RF) 플라즈마 에칭의 에칭 레이트는 점선 B로 도시하는 부분, 점선 C로 도시하는 부분, 점선 A로 도시하는 부분의 순서로 빠르다.
따라서, 도 13의 (b)에 도시하는 바와 같이 상기 플라즈마 처리의 영향을 받지 않고, 개질되지 않으며 부드러운 상태의 영역(점선 B로 도시하는 부분)은 플라즈마 처리의 영향을 받아 개질되어 딱딱해진 영역(점선 A로 도시하는 부분)에 비해 큰 피에칭 레이트를 가지며 깊게 에칭된다.
이러한 공정을 거쳐 형성된 범프의 구조를 도 14에 도시한다. 또한, 도 14의 (b)는 도 14의 (a)에 있어서 점선으로 둘러싼 부분의 확대도이다.
도 14를 참조하면, 알루미늄 전극층(전극 패드)(43) 상으로부터 유기 절연막(44) 상으로 연장하여 티타늄막(45-1), 구리막(45-2) 및 배리어 메탈층(47)이 적층되고, 그 위에 외부 접속용 돌기 전극인 땜납 범프(49)가 형성되어 있다. 또한, 유기 절연막(44)은 인접하는 전극층(43) 사이에 있는 반도체 소자 표면을 연속적으로 덮고 있다.
또한, 이하에서는 상면에 급전층(45)이 설치되어 있지 않은 개소에 설치되어 있는 유기 절연막(44) 중 반도체 기판(41)의 주요면과 평행한 방향에 있어서 범프(45)의 외주의 점보다도 내측 영역(도 14에 있어서의 영역 X)에 설치되어 있는 유기 절연막을, 범프 근방 유기 절연막(44-1)이라고 부른다. 그것 이외의 영역에 설치되어 있는 유기 절연막 중 도 12의 (j)에 도시하는 드라이 에칭의 결과, 도 13의 (b)에 도시하는 바와 같이 깊게 에칭된 개소가 형성되어 있는 영역(도 14에 있어서의 영역 Y 이며, 특허청구범위의 기재에 있어서의 「제1 영역」)에 설치되어 있는 유기 절연막을 제1 피에칭 유기 절연막(44-2)이라고 부르고, 영역 Y보다도 외측 영역(도 14에 있어서의 영역 Z이며, 특허청구범위의 기재에 있어서의 「제2 영역」)에 설치되어 있는 유기 절연막을 제2 피에칭 유기 절연막(44-3)이라고 부른다.
범프 근방 유기 절연막(44-1)의 두께, 즉 범프 근방 유기 절연막(44-1)의 표면과, 상기 범프 근방 유기 절연막(44-1)과 무기 절연막(42)이 접하고 있는 면 사이의 길이는 도 11의 (a)에서 도시하는 무기 절연막(42) 상에 유기 절연막(44)을 피복하였을 때의 상태의 유기 절연막(44)과, 상기 유기 절연막(44-1)과 무기 절연막(42)이 접하고 있는 면 사이의 길이와 대략 동일하다.
한편, 제1 피에칭 유기 절연막(44-2)은 도 12의 (j)에 도시하는 처리에 의해, 대략 600 nm 드라이 에칭되고, 제2 피에칭 유기 절연막(44-3)은 도 12의 (j)에 도시하는 처리에 의해 대략 50 내지 200 nm 드라이 에칭되며, 제1 피에칭 유기 절연막(44-2)은 제2 피에칭 유기 절연막(44-3)보다도 얇게 형성되어 있다.
따라서, 도 12의 (j)에 도시하는 드라이 에칭 처리에 의해 범프 근방 유기 절연막(44-1)보다도 두께가 얇은 개소가 형성되어 있어도 두께가 두꺼운 범프 근방 유기 절연막(44-1)에 의해 반도체 소자를 프린트 기판(11)(도 3참조)에 탑재할 때에, 범프 근방 유기 절연막(44-1)에 응력이 집중되는 것을 회피할 수 있으며, 상기 개소에 크랙의 발생을 방지할 수 있다.
또한, 제2 피에칭 유기 절연막(44-3) 표면의 표면 거칠기는 도 12의 (j)에 도시한 드라이 에칭 처리에 의해, 최대 약 100 nm로 형성되고, 범프 근방 유기 절연막(44-1)의 표면 거칠기의 약 5배 이상으로 되어 있다.
따라서, 언더필제(13)와 유기 절연막(44)의 충분한 밀착성을 얻을 수 있고, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 확보할 수 있다.
또한, 도 11의 (b)에 도시하는 공정에 있어서, 티타늄막(Ti)(45-1)(도 14 참조)을 유기 절연막(44)의 표면에 스퍼터링에 의해 형성하고, 상기 표면 중에 티탄(Ti)이 주입되며 금속 잔사로서 잔존하고 있다. 이러한 금속 잔사는 범프 근방 유기 절연막(44-1)에서는 최대 10 atm% 잔존하고 있는 데 대하여, 피에칭 유기 절연막(44-2)에서는 도 12의 (j)에 도시하는 처리에 의해 제거되고, 이러한 금속 잔사는 겨우 약 0.1 atm% 이하에 지나지 않는다.
따라서, 피에칭 유기 절연막(44-2)에서는 금속 잔사가 끝없이 제거되고 있으며, 언더필(13)과 유기 절연막(44)과의 충분한 밀착성을 얻을 수 있고, 반도체 소자(10)의 프린트 기판(11)으로의 실장 후의 접속의 신뢰성을 보다 높게 확보할 수 있다.
본 발명의 발명자는 본 발명의 제2 실시 형태에 범프 구조를 주사형 전자 현 미경 SEM을 이용하여 촬영하였다. 그 사진을 도 15에 도시한다.
도 15의 (a)는 본 발명의 제2 실시 형태의 범프 구조로부터 범프를 제거한 상태의 형상이며, 도 15의 (b)는 도 15의 (a)의 단면 구조이다. 도 15의 (a)를 참조하면, 땜납 범프(49)가 설치되어 있었던 개소의 주위에 순서대로 범프 근방 유기 절연막(44-1), 제1 피에칭 유기 절연막(44-2), 제2 피에칭 유기 절연막(44-3)이 형성되어 있는 것이 관찰된다.
본 발명의 발명자는 이 때의 범프 근방 유기 절연막(44-1)의 표면 거칠기가 1.5 내지 3.7 nm이며, 제1 피에칭 유기 절연막(44-2)의 표면 거칠기가 9.8 내지 16.2 nm이며, 제2 피에칭 유기 절연막(44-3)의 표면 거칠기가 31.5 내지 48.3 nm인 것을 검출하고, 제2 피에칭 유기 절연막(44-3)의 표면 거칠기가 범프 근방 유기 절연막(44-1)의 표면 거칠기에 비하여 충분히 커지고 있는 점을 파악할 수 있었다.
또한, 도 15의 (b)를 참조해 보면, 본 발명의 발명자는 범프 근방 유기 절연막(44-1)의 표면은 에칭에 의한 영향은 거의 없는 한편, 제1 피에칭 유기 절연막(44-2)에서는 약 500 내지 600 nm 에칭되고, 제2 피에칭 유기 절연막(44-3)에서는 약 50 내지 200 nm 에칭되어 있는 것을 검출하며, 제1 피에칭 유기 절연막(44-2)은 범프 근방 유기 절연막(44-1)보다도 얇게 형성되어 있는 제2 피에칭 유기 절연막(44-3)보다도 더욱 얇게 형성되어 있는 점을 파악할 수 있었다.
이와 같이 본 발명의 제2 실시 형태에 의하면, 도 12의 (j)에 도시하는 드라이 에칭 처리에 의해 표면 거칠기가 범프 근방 유기 절연막(44-1)보다도 큰 피에칭 유기 절연막(44-2, 44-3)을 형성하고, 또한, 도 11의 (b)에 도시하는 공정에서 이 러한 피에칭 유기 절연막(44-2, 44-3)의 표면에 주입되어 잔존하고 있는 금속 잔사를 제거하고 있다.
또한, 도 12의 (h)에 도시하는 드라이 에칭 처리를 실시하여 유기 절연막(44)의 표면을 개질시킨 후에, 도 12의 (j)에 도시하는 드라이 에칭 처리를 실시하고 있으며, 유기 절연막(44) 상에 깊게 파도록 에칭한 구조[제1 피에칭 유기 보호막(44-2)]이 설치되어 있다. 한편, 범프 근방 유기 절연막(44-1)의 두께는 도 11의 (a)에서 도시하는 무기 보호막(42) 상에 유기 절연막(44)을 피복하였을 때의 상태의 유기 절연막(44)의 두께와 다르지 않기 때문에 범프(49) 근방의 강도를 떨어뜨리는 일이 없다.
따라서, 유기 절연막(44)과 언더필(13)보다 충분한 밀착성을 얻으면서, 범프(49) 근방의 개소의 유기 절연막(44-1)에 응력이 집중하는 것을 회피하고, 반도체 소자의 프린트 기판으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있다.
상기 도 7에 도시하는 종래의 구조를 구비한 반도체 장치에 대하여 온도 121℃ 및 습도 85%의 조건 하에서 포화 증기 가압 시험 PCT(Pressure Cooker Test) 시험을 행한 결과, 168 시간으로 유기 절연막과 언더필이 박리되는 것에 대하여 본 발명에 의한 반도체 장치에 있어서는 상기 포화 증기 가압 시험을 행한 결과, 168 시간 경과하더라도 유기 절연막과 언더필의 밀착을 유지할 수 있었다.
또한, 유기 절연막의 표면에서의 금속 잔사를 상기 실시예와 같이 약 0.1 atm% 이하까지 감소시키도록 드라이 에칭 처리를 실시하여 상기 포화 증기 가압 시험을 행한 결과, 264 시간 경과하더라도 유기 절연막과 언더필의 밀착을 유지할 수 있었다.
또한, 이들을 조합시킨 경우, 즉 유기 절연막의 표면 거칠기가 본 발명의 각 실시 형태와 같아지도록, 또한 유기 절연막 표면에서의 금속 잔사를 본 발명의 각 실시 형태와 같이 약 0.1 atm% 이하까지 감소시켜 드라이 에칭 처리를 실시하여 상기 포화 증기 가압 시험을 행한 결과, 504 시간 경과하더라도 유기 절연막과 언더필의 밀착을 유지할 수 있었다.
따라서, 본 발명에 의하면, 종래의 예의 경우에 비하여, 약 3배 이상의 신뢰성이 향상되며, 반도체 소자의 프린트 배선 기판에의 실장 후의 밀착성이 우수한 반도체 장치를 제조하여 제공하는 것이 가능해진다.
이와 같이 본 발명에 의하면, 범프 근방의 유기 절연막의 두께를 변화시키지 않고, 드라이 에칭 처리에 의해 상기 범프 근방의 유기 절연막의 외측에 설치되어 있는 유기 절연막의 표면 거칠기를 범프 근방의 유기 절연막보다도 크게 하는 동시에, 표면에 주입되어 잔존하고 있는 금속 잔사를 제거하고 있다.
따라서, 유기 절연막과 언더필과 충분한 밀착성을 얻으면서, 범프 근방의 개소의 유기 절연막에 응력이 집중하는 것을 회피하여 강도를 유지하고, 반도체 소자의 프린트 기판으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있다.
이상, 본 발명의 실시 형태에 대해서 상세히 설명하였지만, 본 발명은 특정 실시 형태에 한정되는 것이 아니고, 특허청구 범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지의 변형 및 변경이 가능하다.
이상의 설명에 관하여, 또한 이하의 항을 개시한다.
(부기 1)
반도체 기판의 소정의 위치에 설치된 복수의 전극층과,
상기 전극층의 소정 영역을 선택적으로 노출하여 상기 반도체 기판 상에 형성된 유기 절연막과,
상기 전극층의 소정 영역에 형성된 복수의 외부 접속용 돌기 전극을 구비하고,
상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 두께가 상기 외부 접속용 돌기 전극 사이의 유기 절연막의 두께보다도 큰 두께를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
부기 1에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극 사이의 유기 절연막은 제1 영역과, 상기 제1 영역보다도 외측에 설치된 제2 영역으로 구성되고,
상기 제1 영역의 두께는 상기 제2 영역의 두께보다도 작은 것을 특징으로 하는 반도체 장치.
(부기 3)
부기 1 또는 부기 2에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극 사이의 유기 절연막의 두께는 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 두께보다도 약 50 내지 100 nm 작은 것을 특징으로 하는 반도체 장치.
(부기 4)
부기 1 내지 부기 3 중 어느 하나에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극 사이의 유기 절연막의 표면 거칠기는 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 표면 거칠기의 약 5배 이상인 것을 특징으로 하는 반도체 장치.
(부기 5)
부기 4에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극 사이의 유기 절연막의 표면 거칠기는 약 20 nm 이상인 것을 특징으로 하는 반도체 장치.
(부기 6)
부기 1 내지 부기 5 중 어느 하나에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극은 금속층을 사이에 두고 상기 전극층에 접속되어 있으며,
상기 금속층을 구성하는 금속으로서 상기 유기 절연막에도 포함되어 있는 금속의 양은 상기 외부 접속용 돌기 전극 주위 근방의 유기 절연막보다도 상기 외부 접속용 돌기 전극 사이의 유기 절연막의 쪽이 적은 것을 특징으로 하는 반도체 장치.
(부기 7)
부기 6에 기재한 반도체 장치로서,
상기 외부 접속용 돌기 전극 사이의 유기 절연막에 있어서의 상기 금속은 0.1 atm% 이하인 것을 특징으로 하는 반도체 장치.
(부기 8)
반도체 기판의 소정의 위치에 설치된 전극층과, 상기 전극층의 대략 중앙이 노출되도록 인접하는 상기 전극층 사이를 연속적으로 덮는 유기 절연성 보호막과, 상기 전극층에 접속된 외부 접속용 돌기 전극를 구비한 반도체 장치의 제조 방법으로서,
상기 전극층에 상기 외부 접속용 돌기 전극을 형성한 후에, 드라이 에칭 처리에 의해 상기 유기 보호막의 표면을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
부기 8에 기재한 반도체 장치의 제조 방법으로서,
상기 드라이 에칭 처리는 고주파(RF) 플라즈마 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
부기 8 또는 부기 9에 기재한 반도체 장치의 제조 방법으로서,
상기 드라이 에칭 처리에 이용하는 가스는 산소 가스, 4불화탄소(CF4) 가스 또는 트리플루오로메탄(CHF3) 가스의 혼합 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
부기 8 내지 부기 10 중 어느 하나에 기재한 반도체 장치의 제조 방법으로서,
상기 전극층에 상기 외부 접속용 돌기 전극을 형성하기 전에, 상기 유기 절연성 보호막의 표면을 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 11에 기재한 반도체 장치의 제조 방법으로서,
상기 유기 절연성 보호막의 표면을 표면 개질 드라이 에칭 처리에 의해 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13)
부기 12에 기재한 반도체 장치의 제조 방법으로서,
상기 표면 개질 드라이 에칭 처리는 고주파(RF) 플라즈마 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
부기 12 또는 부기 13 중 어느 하나에 기재한 반도체 장치의 제조 방법으로서,
상기 표면 개질 드라이 에칭 처리에 이용하는 가스는 질소 가스 또는 아르곤 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
부기 12 내지 부기 14 중 어느 하나에 기재한 반도체 장치의 제조 방법으로서,
상기 표면 개질 드라이 에칭 처리 전에, 상기 외부 접속용 돌기 전극을 구성하는 재료로 이루어지는 층을 상기 전극층에 설치하고,
상기 표면 개질 드라이 에칭 처리를, 상기 유기 절연성 보호막의 표면 중 상기 외부 접속용 돌기 전극을 구성하는 재료로 이루어지는 상기층에 덮여 있지 않고 노출되어 있는 부분에 실시하여 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
본 발명에 의하면, 반도체 소자의 유기 절연막과 언더필의 충분한 밀착성을 얻으면서, 범프 근방의 개소의 유기 절연막에 응력이 집중하는 것을 회피하여, 반도체 소자의 프린트 기판으로의 실장 후의 접속의 신뢰성 향상을 도모할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (10)

  1. 반도체 기판의 소정의 위치에 설치된 복수의 전극층과;
    상기 전극층의 소정 영역을 선택적으로 노출하여 상기 반도체 기판 상에 형성된 유기 절연막과;
    상기 전극층의 소정 영역에 형성된 복수의 외부 접속용 돌기 전극
    을 구비하고,
    상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 두께가 상기 외부 접속용 돌기 전극 사이의 유기 절연막의 두께보다도 큰 두께를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 외부 접속용 돌기 전극 사이의 유기 절연막은, 제1 영역과, 상기 제1 영역보다도 외측에 설치된 제2 영역으로 구성되고,
    상기 제1 영역의 두께는 상기 제2 영역의 두께보다도 작은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 외부 접속용 돌기 전극 사이의 유기 절연막의 표면 거칠기는 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막의 표면 거칠기의 약 5배 이상인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 외부 접속용 돌기 전극은 금속층을 사이에 두고 상기 전극층에 접속되어 있으며,
    상기 금속층을 구성하는 금속으로서 상기 유기 절연막에도 포함되어 있는 금속의 양은 상기 외부 접속용 돌기 전극의 주위 근방의 유기 절연막보다도 상기 외부 접속용 돌기 전극 사이의 유기 절연막의 쪽이 적은 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판의 소정의 위치에 설치된 전극층과, 상기 전극층의 대략 중앙이 노출되도록 인접하는 상기 전극층 사이를 연속적으로 덮는 유기 보호막과, 상기 전극층에 접속된 외부 접속용 돌기 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 전극층에 상기 외부 접속용 돌기 전극을 형성한 후에, 드라이 에칭 처리에 의해 상기 유기 보호막의 표면을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 드라이 에칭 처리에 이용하는 가스는 산소 가스, 4불화탄소(CF4) 가스 또는 트리플루오로메탄(CHF3) 가스의 혼합 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 전극층에 상기 외부 접속용 돌기 전극을 형성하기 전에, 상기 유기 보호막의 표면을 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 유기 보호막의 표면을 표면 개질 드라이 에칭 처리에 의해 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 표면 개질 드라이 에칭 처리에 이용하는 가스는 질소 가스 또는 아르곤 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 표면 개질 드라이 에칭 처리 전에, 상기 외부 접속용 돌기 전극을 구성하는 재료로 이루어지는 층을 상기 전극층에 설치하고,
    상기 표면 개질 드라이 에칭 처리를, 상기 유기 보호막의 표면 중 상기 외부 접속용 돌기 전극을 구성하는 재료로 이루어지는 상기층에 덮여 있지 않고 노출되어 있는 부분에 실시하여 개질하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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