CN1988143B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，该半导体器件包括：多个电极层，其设置在半导体衬底的指定位置上；有机绝缘膜，其通过选择性地暴露所述电极层的指定区域而形成在所述半导体衬底上；以及多个突起电极，其用于与外部连接，所述突起电极形成在所述电极层的指定区域上。位于所述突起电极外围附近的有机绝缘膜的厚度大于位于所述突起电极之间的有机绝缘膜的厚度。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体器件及其制造方法，特别是涉及一种具有用于与外部连接的突起电极(凸点)和有机绝缘膜的半导体器件及其制造方法。
背景技术
近年来，使用用于与外部连接的突起电极(即所谓凸点)的倒装芯片连接结构广泛应用于封装和半导体元件的高密度安装。
在选择焊料作为这种凸点材料的情况下，通过电镀法或者印刷法能够形成这种凸点。
通过使用电解电镀方法在电极层上形成阻挡金属层以防止焊料扩散在半导体元件上，并且通过电镀法在阻挡金属层上形成焊接凸点。例如参考日本特开2004-200420号公报和特开平9-191012号公报。
在这种情况下，半导体元件的表面上覆盖有诸如聚酰亚胺的有机绝缘膜用以保护器件。电极层的表面上也选择性地覆盖有有机绝缘膜。
图1中示出在半导体器件的制造工艺中使用现有电镀法来制造凸点的工艺。
在使用现有电镀法形成凸点的工艺中，首先，如图1-(a)所示，在由硅(Si)构成的半导体衬底1的上表面上(即电路元件形成表面上)，例如经由氧化硅构成的绝缘膜(绝缘层)设置由硅(Si)构成的布线层和电极层(电极焊盘)3。
包括布线层和电极层3的半导体衬底1的上部分覆盖有由氮化硅(SiN)或类似材料构成的无机绝缘膜(钝化膜)2。
此外，在无机绝缘膜2上设置诸如聚酰亚胺树脂层等的有机绝缘膜4。形成有机绝缘膜4是用于保护半导体元件的表面，并且用于在布线板11(参考图3)上安装半导体元件时缓和凸点9的基底上集中的应力。
在无机绝缘膜2和有机绝缘膜4中形成开口，该开口对应于在电极层3 上期望形成焊接凸点9的位置，从而露出焊盘。
在图1中，省略了在半导体衬底1上形成的诸如晶体管的有源元件、诸如电阻元件或者电容元件的无源元件以及用于在这些元件之间绝缘隔离的隔离区、层间绝缘层、元件间相互布线层等。
接着，如图1-(b)所示，通过溅射法在半导体衬底1上的电极层(电极焊盘)3和有机绝缘膜4的整个表面上形成作为电镀电极的电源层5。
接着，如图1-(c)所示，通过旋涂法在电源层5上涂覆光致抗蚀剂层6，并且执行曝光、显影和固化工艺，从而在光致抗蚀剂层6上形成开口，该开口对应于在电极层3上期望形成焊接凸点9的位置。
接着，如图1-(d)所示，执行电解电镀工艺，以在光致抗蚀剂层6的开口中形成阻挡金属层7，从而防止焊接层9中的焊料扩散到电极层中。
接着，如图1-(e)所示，通过使用光致抗蚀剂层6作为掩模来执行电解电镀工艺，从而在阻挡金属层7上形成锡-银(Sn-Ag)焊接层9。此时，形成在光致抗蚀剂层6上延伸的焊接层9。
接着，如图1-(f)所示，通过使用释放液(release liquid)去除光致抗蚀剂层6。此外，通过湿蚀刻去除电源层5中多余的部分，其中使用焊接层9作为蚀刻掩模。
此后，如图1-(g)所示，通过回流加热熔化焊接层9，从而形成基本呈球形的焊接层9。换句话说，在半导体衬底1的电极层3上形成球形焊接凸点(焊接球)9。
在使用印刷方法制造凸点的情况下，如图2-(a)所示，在如图1-(d)所示光致抗蚀剂6的开口中选择性地形成阻挡金属层7之后，通过使用释放液去除光致抗蚀剂层6，并且对电源层5应用使用蚀刻液的湿蚀刻工艺。
此后，如图2-(b)所示，形成用于印刷的图案(未示出)，从而在阻挡金属层7上形成锡-银(Sn-Ag)焊接层9，并且通过回流加热熔化焊接电镀层9。由此，如图1-(g)所示，在半导体衬底1的电极层3上形成球形焊接凸点(焊接球)9。
图3中示出在印刷板11上安装半导体元件10的方法实例，其中在半导体衬底1上形成由锡-银(Sn-Ag)焊接形成的凸点9。
如图3-(a)所示，通过倒装芯片接合法在印刷板11上安装半导体元件10， 其中在半导体衬底1上形成凸点9。换句话说，在印刷板11的上表面、即布线表面上安装半导体元件10，而该半导体10的表面具有朝下凸出的凸点9。这里，在印刷板11的下表面上形成用于外部输入/输出的球形凸点12。
接着，如图3-(b)所示，为了提高连接的可靠性，在半导体元件10与印刷板11之间施加底层填料13并且进行固化，从而加强半导体元件10与印刷板11之间的连接。
最后，如图3-(c)所示，在印刷板11上的半导体元件10的外围设置诸如电容器等的无源元件14，并且在半导体元件10的上部分处设置散热片15，用于散发由半导体元件10所产生的热量，从而形成半导体器件。
现在参考图4至图6说明上述参考图1-(b)说明的在电极层(电极焊盘)3和有机绝缘膜4上形成电源层5的细节以及上述参考图1-(f)和图2-(a)说明的对电源层5进行湿蚀刻工艺的细节。
这里，图4是用于说明电极层(电极焊盘)和有机绝缘保护膜上的电源层的视图。图5是用于说明图4中所示的工艺中有机绝缘保护膜的表面状态的视图。图6是用于说明在通过湿蚀刻工艺去除电源层的工艺中有机绝缘保护膜的表面状态的视图。
首先，如图4-(a)所示，为了在电极层(电极焊盘)3和有机绝缘膜4上形成电源层5，通过使用氩(Ar)气对电极层(电极焊盘)3和有机绝缘膜4的整个表面应用干蚀刻(RF蚀刻)工艺，从而去除电极层(电极焊盘)3表面上的自然氧化膜。
如图5-(a)所示，通过这种干蚀刻工艺，在有机绝缘膜4的表面层上生成改性(modified)层20。此时有机绝缘膜4表面的蚀刻量很小，并且有机绝缘膜4的最大表面粗糙度为约4nm。因此，通过该工艺不会显著改变有机绝缘膜4的表面粗糙度。
接着，通过溅射在包括改性层20的有机绝缘膜4的表面上沉积构成电源层5的金属。
更具体地，如图4-(b)所示，通过溅射在包括改性层20的有机绝缘膜4的表面上形成钛(Ti)层5-1。如图5-(b)所示，通过这种溅射，将钛嵌入在改性层20的表面中。
接着，如图4-(c)所示，通过溅射在钛(Ti)膜的表面上形成铜(Cu)膜 5-2。此时，如图5-(c)所示，由于在钛膜5-1上沉积铜膜5-2，所以铜膜5-2不直接接触有机绝缘膜4，因此不会影响有机绝缘膜4的表面。
在使用电镀法的图1-(f)所示的工艺中以及在使用印刷方法的图2-(a)的工艺中，通过湿蚀刻工艺去除有机绝缘膜4上形成的电源层5(钛膜5-1和铜膜5-2)。
接着，参考图6说明在通过湿蚀刻工艺去除电源层5的工艺中有机绝缘膜4的表面状态。
首先，如图6-(a)所示，在钛膜5-1上沉积铜膜5-2，然后如图6-(b)所示，通过湿蚀刻去除铜膜5-2。由于在钛膜5-1上沉积铜膜5-2，所以能够容易地去除铜膜5-2。
接着，如图6-(c)所示，通过湿蚀刻去除改性层20上沉积的钛膜5-1。虽然容易地去除改性层20的表面上设置的钛膜5-1，但是即使在去除改性层20的表面上设置的钛膜5-1之后，在改性层20的表面中仍残留有嵌入其中的钛。
图7是通过包括上述工艺的现有制造方法制造的半导体器件的半导体元件10上形成的焊接凸点9的视图。图7-(b)是图7-(a)中用虚线包围的部分的放大图。
参考图7，在通过上述工艺制造的半导体元件10中，在有机绝缘膜4上依次形成钛膜5-1、铜膜5-2和阻挡金属层7。在阻挡金属层7上形成凸点9。
通过金属显微镜、电子显微镜等通常观察不到嵌入有机绝缘膜4的表面中作为金属残留物的钛5-1。但是，通过使用X-射线光电子光谱法(XPS)分析能够检测到原子百分比最大约为10％的这种钛5-1。有机绝缘膜4的表面粗糙度最大约为4nm，其基本上等于图1-(a)中所示的无机绝缘膜2上形成的有机绝缘膜4的表面粗糙度。
因此，在通过现有方法制造的半导体器件中，形成电源层5的钛5-1作为金属残留物仍然嵌入在半导体元件10的有机绝缘膜4的表面中。
但是，这种金属残留物阻碍有机绝缘膜4与底层填料13(参见图3)之间的附着，该底层填料13填充在半导体元件10与印刷板11之间，用于加强半导体元件10与印刷板11之间的连接。因此，在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间连接的可靠性降低。
另一方面，如上所述，有机绝缘膜4的表面粗糙度最大约为4nm，其基本上等于无机绝缘膜2上形成的有机绝缘膜4的表面粗糙度。因此，由于有机绝缘膜4的表面粗糙度太小，以至于无法实现与底层填料13的充分附着。
因此，在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间连接的可靠性降低。
因而，为了确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接，必需去除有机绝缘膜4的表面中嵌入的金属残留物，并且使有机绝缘膜4的表面粗糙度变大，从而能够实现与底层填料13的充分附着。
如果为了上述目的在半导体元件10安装在印刷板11上时去除凸点9附近的有机绝缘膜4，则应力便集中在凸点9附近的有机绝缘膜4上。结果，在这部分中产生裂纹，因此在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间连接的可靠性降低。
发明内容
因此，为解决上述一个或者更多问题，本发明提出一种新颖且实用的半导体器件及其制造方法。
本发明的另一更具体的目的是提供一种半导体器件及该半导体器件的制造方法，由此能够实现半导体元件的有机绝缘膜与底层填料之间的充分附着，并且能够避免应力集中在凸点附近的有机绝缘膜上，从而能够提高在安装半导体元件后半导体元件与印刷电路板之间连接的可靠性。
本发明的上述目的通过一种半导体器件实现，该半导体器件包括：多个电极层，其设置在半导体衬底的指定位置上；有机绝缘膜，其通过选择性地暴露所述电极层的指定区域而形成在该半导体衬底上；以及多个突起电极，其用于与外部连接，所述突起电极形成在所述电极层的指定区域上。其中位于所述多个突起电极外围附近的有机绝缘膜的厚度大于位于所述多个突起电极之间的有机绝缘膜的厚度；并且位于所述多个突起电极之间的有机绝缘膜的表面粗糙度大于位于所述多个突起电极外围附近的有机绝缘膜的表面粗糙度。
本发明的上述目的还通过一种半导体器件的制造方法来实现，包括：在半导体的指定位置形成多个电极焊盘；形成有机绝缘保护膜以连续覆盖相邻 的电极焊盘之间的间隙，从而基本上暴露所述电极焊盘的中心；在所述电极焊盘上形成焊接层；在所述焊接层上实施回流工艺，从而形成突起电极；以及通过干蚀刻工艺蚀刻所述有机绝缘保护膜除了所述突起电极外围之外的表面。
本发明还提供一种半导体器件的制造方法，包括：在半导体的指定位置形成多个电极焊盘；形成有机绝缘保护膜以连续覆盖相邻的电极焊盘之间的间隙，从而基本上暴露所述电极焊盘的中心；在所述电极焊盘上形成焊接层；实施干蚀刻工艺以使所述有机绝缘保护膜不包括所述焊接层外围的表面改性；以及在所述焊接层上实施回流工艺，从而形成突起电极。根据本发明的实施例，提供上述半导体器件和该半导体器件的制造方法，由此能够实现半导体元件的有机绝缘膜与底层填料之间的充分附着，并且能够防止应力集中在凸点附近的有机绝缘膜上，从而能够提高在安装半导体元件后半导体元件与印刷电路板之间连接的可靠性。
从以下结合附图的详细说明中，本发明的其它目的、特征和优点将变得更加清楚。
附图说明
图1是用于说明通过使用半导体器件的现有制造方法的电镀凸点工艺的视图；
图2是用于说明通过使用半导体器件的现有制造方法中印刷方法的凸点形成工艺的视图；
图3是示出用于将具有凸点的半导体元件安装在印刷电路板的方法实例的视图；
图4是用于说明电极层(电极焊盘)和有机绝缘保护膜上的电源层的视图；
图5是用于说明图4中所示的工艺中有机绝缘保护膜的表面状态的视图；
图6是用于说明在通过湿蚀刻工艺去除电源层的工艺中有机绝缘保护膜的表面状态的视图；
图7是通过现有制造方法制造的半导体器件的半导体元件上形成的凸点的视图；
图8是示出通过本发明第一实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分1)；
图9是示出通过本发明第一实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分2)；
图10是通过本发明第一实施例的制造方法制造的半导体器件的半导体元件上形成的凸点的视图；
图11是示出通过本发明第二实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分1)；
图12是示出通过本发明第二实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分2)；
图13是图12中用虚线包围的部分的放大图；
图14是通过本发明第二实施例的制造方法制造的半导体器件的半导体元件上形成的凸点的视图；以及
图15是示出通过本发明第二实施例的制造方法制造的半导体器件的半导体元件上形成的凸点的图像视图，该图像由扫描电子显微镜(SEM)所拍摄。
具体实施方式
下面参考图8至图15说明本发明的实施例。
第一实施例
参考图8和图9论述通过使用本发明第一实施例的半导体器件制造方法的电镀方法来形成焊接凸点的工艺。
这里，图8是示出通过本发明第一实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分1)。图9是示出通过本发明第一实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分2)。
如图8-(a)所示，在通过使用本发明第一实施例的半导体器件制造方法的电镀方法来形成焊接凸点的工艺中，在由硅(Si)构成的半导体衬底31的上表面上设置由铝(Al)或类似材料构成的电极层(电极焊盘)33。此外，在电极层33的外围形成由氮化硅(SiN)或类似材料构成的无机绝缘膜(钝化膜)32。
此外，在无机绝缘膜32上设置诸如聚酰亚胺树脂层或类似的有机绝缘膜34。形成该有机绝缘膜34是用于保护半导体元件的表面，并且用于在布线板11(参考图3)上安装半导体元件时缓和凸点39的基底上集中的应力。
在无机绝缘膜32和有机绝缘膜34中形成开口，该开口对应于在电极层33上期望形成焊接凸点39的位置，从而露出焊盘。
在图8和图9的视图中，省略了在半导体衬底31上形成的诸如晶体管元件的有源元件、诸如电阻元件或者电容元件的无源元件以及用于在这些元件之间绝缘隔离的隔离区、层间绝缘层、元件间相互布线层等。
接着，如图8-(b)所示，在半导体衬底31上设置的电极层(电极焊盘)33和有机绝缘膜34的整个表面上形成作为电镀电极的电源层35。
为了在电极层(电极焊盘)33和有机绝缘膜34上形成电源层35，使用氩(Ar)气进行干蚀刻(RF蚀刻)工艺，从而去除电极层(电极焊盘)33表面上的自然氧化膜。
如上所述，通过这种干蚀刻工艺，在有机绝缘膜34的表面上生成改性层(未示出)。
此后，通过溅射在有机绝缘膜34的表面上形成钛(Ti)层35-1(参见图10)。通过这种溅射，将钛嵌入在有机绝缘膜34表面上的改性层的表面中。
接着，通过溅射在钛(Ti)膜35-1的表面上形成铜(Cu)膜35-2。此时，由于在钛膜35-1上沉积铜膜35-2，所以铜膜35-2不直接接触有机绝缘膜34，因此不会影响有机绝缘膜34的表面。
接着，如图8-(c)所示，通过旋涂法在电源层35上涂覆光致抗蚀剂，并且执行曝光、显影和固化工艺，从而形成具有开口图案的光致抗蚀剂层36，该开口图案对应于在电极层33上期望形成焊接凸点39的位置。
接着，如图8-(d)所示，执行电解电镀工艺，以在光致抗蚀剂层36的开口中形成阻挡金属层37，从而防止焊接层中的焊料扩散。
接着，如图8-(e)所示，通过使用光致抗蚀剂层36作为掩模来执行电解电镀工艺，从而在阻挡金属层37上形成锡-银(Sn-Ag)焊接层39。此时，形成在光致抗蚀剂层36上延伸的焊接层39。
接着，如图8-(f)所示，通过使用释放液去除光致抗蚀剂层36。此外，如 图9-(g)所示，通过湿蚀刻去除电源层35中多余的部分，其中使用焊接层39作为蚀刻掩模。
此后，如图9-(h)所示，通过回流加热熔化焊接层39，从而形成基本呈球形的焊接层39。换句话说，在半导体衬底31的电极层33上形成球形焊接凸点(焊接球)39，该焊接凸点39作为用于与外部连接的突起电极。
在本实施例中，在完全形成焊接凸点(焊接球)39之后，如图9-(i)所示，通过干蚀刻工艺蚀刻有机绝缘膜34的表面。此外，在本实施例中，使用射频(RF)等离子体蚀刻等的干蚀刻工艺蚀刻有机绝缘膜34的表面。
在使用通常用于蚀刻有机绝缘膜表面的下流型装置的工艺中，很难蚀刻有机绝缘膜的表面中形成焊接凸点的位置。对于这种干蚀刻工艺，可以使用氧气(O2)和四氟化碳(CF4)的混合气体。在这种情况下，例如，可以在氧气(O2)的流量约为400sccm并且四氟化碳(CF4)的流量约为100sccm的条件下，在约150W的射频等离子体氛围下，执行干蚀刻约45秒钟。
但是，混合气体的流量并不限于上述实例。例如，这两种气体的混合比例可以相同，而改变这两种气体的流量。此外，气体的材料也不限于上述实例。例如可以使用三氟甲烷(CHF3)气体。
图10是通过上述工艺形成的凸点的视图。图10-(b)是图10-(a)中用虚线包围的部分的放大图。
参考图10，在铝电极层(电极焊盘)33和有机绝缘膜34上依次形成钛膜35-1、铜膜35-2和阻挡金属层37。作为用于与外部连接的突起电极，凸点39形成在阻挡金属层37上。有机绝缘膜34连续覆盖位于相邻电极层33之间的半导体元件的表面。
这里，其上未设置电源层35、位于凸点39外围点内侧的区域“A”中且方向平行于半导体衬底31的主表面的有机绝缘膜，即凸点39附近的有机绝缘膜称为凸点附近有机绝缘膜34-1。在区域“B”(即除了区域A之外的区域)中的有机绝缘膜称为蚀刻有机绝缘膜34-2。
凸点附近有机绝缘膜34-1的厚度，即凸点附近有机绝缘膜34-1的上表面与无机绝缘膜32的接触凸点附近有机绝缘膜34-1的表面之间的距离，基本等于有机绝缘膜34的上表面(当有机绝缘膜34覆盖无机绝缘膜32时，如图8-(a)所示)与无机绝缘膜32的接触凸点附近有机绝缘膜34-1的表面之 间的距离。
另一方面，通过参考图9-(i)说明的蚀刻工艺将蚀刻有机绝缘膜34-2干蚀刻掉约50-400nm，所以蚀刻有机绝缘膜34-2比凸点附近有机绝缘膜34-1更薄。
由此，在通过图9-(i)所示的干蚀刻工艺形成比凸点附近有机绝缘膜34-1更薄的蚀刻有机绝缘膜34-2时，在凸点39的外围设置比蚀刻有机绝缘膜34-2更厚的凸点附近有机绝缘膜34-1。因此，即使在半导体元件安装在布线板11上时(参见图3)应力集中在凸点附近有机绝缘膜34-1上，也能够防止在这个部分中产生裂纹。
此外，在如图8-(a)中所示在无机绝缘膜32上形成有机绝缘膜34时，凸点附近有机绝缘膜34-1的表面粗糙度最大约为4nm，其基本上等于有机绝缘膜34的表面粗糙度。
另一方面，通过图9-(g)所示的工艺，蚀刻有机绝缘膜34-2的表面粗糙度等于或者大于凸点附近有机绝缘膜34-1的表面粗糙度的5倍，也就是等于或者大于约20nm。
因此，能够实现底层填料13(参见图3)与有机绝缘膜34之间的充分附着，从而能够确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接。
此外，在图8-(b)所示的工艺中，当在使用氩(Ar)进行蚀刻工艺之后通过溅射在有机绝缘膜34上形成钛(Ti)膜35时，钛(Ti)嵌入在位于有机绝缘膜34的表面上的改性层中，并且作为金属残留物残留。
根据使用X-射线光电子光谱法(XPS)的分析发现，保留在凸点附近有机绝缘膜34-1中的金属残留物原子百分比最大为10％，而残留在蚀刻有机绝缘膜34-2中的金属残留物原子百分比仅约0.1％或者更少，这是由于通过图9-(g)所示的工艺在去除有机绝缘膜34的同时也去除金属残留物。
因而，由于从蚀刻有机绝缘膜34-2中几乎去除了所有的金属残留物，所以能够实现底层填料13与有机绝缘膜34之间的充分附着，从而能够确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接。
根据本发明的第一实施例，通过图9-(i)所示的干蚀刻工艺形成蚀刻有机 绝缘膜34-2，其表面粗糙度大于凸点附近有机绝缘膜34-1的表面粗糙度，并且通过图9-(i)所示的工艺去除有机绝缘膜34-2的表面中嵌入的金属残留物。
另一方面，与在如图8-(a)所示的无机绝缘膜32上形成有机绝缘膜34时有机绝缘膜34的厚度相比，凸点附近有机绝缘膜34-1的厚度并未改变。因此，不会减小凸点附近的强度。
因而，根据本发明的第一实施例，能够实现底层填料13与有机绝缘膜34之间的充分附着，并且防止应力集中在凸点39附近的凸点附近有机绝缘膜34-1上，从而能够确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接。
在本发明的第一实施例中，讨论的是通过电镀法形成凸点的情况。但是，本发明并不限于此。例如，在通过使用转印(transferring)凸点法、粘贴(paste)凸点法或丝网印刷法来形成凸点的情况下，可以通过干蚀刻如图9-(i)中所示的有机绝缘膜37的表面来形成图10中所示的凸点。
此外，在本发明的第一实施例中使用锡-银(Sn-Ag)作为凸点材料的实例。但是凸点材料不限于此。例如，可以使用锡-银-铜(Sn-Ag-Cu)、锡-铋(Sn-Bi)、锡-铅(Sn-Pb)等作为凸点材料。
第二实施例
参考图11至图13论述通过使用本发明第二实施例的半导体器件制造方法的电镀方法来形成焊接凸点的工艺。
图11是示出通过本发明第二实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分1)。图12是示出通过本发明第二实施例的半导体器件制造方法中的电镀方法形成焊料凸点的工艺的视图(部分2)。图13是图12中用虚线包围的部分的放大图。
如图11-(a)所示，在通过使用本发明第二实施例的半导体器件制造方法的电镀方法来形成焊接凸点的工艺中，在由硅(Si)构成的半导体衬底41的上表面上设置由铝(Al)或类似材料构成的电极层(电极焊盘)43。此外，在电极层43的外围形成由氮化硅(SiN)或类似材料构成的无机绝缘膜(钝化膜)42。
此外，在无机绝缘膜42上设置诸如聚酰亚胺树脂层或类似的有机绝缘 膜44。形成该有机绝缘膜44是用于保护半导体元件的表面，并且用于在布线板41(参考图3)上安装半导体元件时缓和凸点49的基底上集中的应力。
在无机绝缘膜42和有机绝缘膜44中形成开口，该开口对应于在电极层43上期望形成焊接凸点49的位置，从而露出焊盘。
在图11至图13的视图中，省略了在半导体衬底41上形成的诸如晶体管的有源元件、诸如电阻元件或者电容元件的无源元件以及用于在这些元件之间绝缘隔离的隔离区、层间绝缘层、元件间相互布线层等。
接着，如图11-(b)所示，在半导体衬底41上设置的电极层(电极焊盘)43和有机绝缘膜44的整个表面上形成作为电镀电极的电源层45。
为了在电极层(电极焊盘)43和有机绝缘膜44上形成电源层45，使用氩(Ar)气进行干蚀刻(RF蚀刻)工艺，从而去除电极层(电极焊盘)43表面上的自然氧化膜。
如上所述，通过这种干蚀刻工艺，在有机绝缘膜44的表面上生成改性层(未示出)。
此后，通过溅射在有机绝缘膜44的表面上形成钛(Ti)层45-1(参见图14)。通过这种溅射，将钛嵌入在有机绝缘膜44表面上的改性层的表面中。
接着，通过溅射在钛(Ti)膜45-1的表面上形成铜(Cu)膜45-2(参见图14)。此时，由于在钛膜45-1上沉积铜膜45-2，所以铜膜45-2不直接接触有机绝缘膜44，因此不会影响有机绝缘膜44的表面。
接着，如图11-(c)所示，通过旋涂法在电源层45上涂覆光致抗蚀剂，并且执行曝光、显影和固化工艺，从而形成具有开口图案的光致抗蚀剂层46，该开口图案对应于在电极层43上期望形成焊接凸点49的位置。
接着，如图11-(d)所示，执行电解电镀工艺，以在光致抗蚀剂层46的开口中形成阻挡金属层47，从而防止焊接层中的焊料扩散。
接着，如图11-(e)所示，通过使用光致抗蚀剂层46作为掩模来执行电解电镀工艺，从而在阻挡金属层47上形成锡-银(Sn-Ag)焊接层49。此时，形成在光致抗蚀剂层46上延伸的焊接层49。
接着，如图11-(f)所示，通过使用释放液去除光致抗蚀剂层46。
此外，如图12-(g)所示，通过湿蚀刻去除电源层45中多余的部分，其中 使用焊接层49作为蚀刻掩模。
在本实施例中，如图12-(h)所示，在通过湿蚀刻工艺去除电源层45之后，应用干蚀刻工艺，从而使有机绝缘层44的表面改性。
更具体地，通过使用氮气(N2)进行射频(RF)等离子体来干蚀刻有机绝缘膜44的表面。工艺条件例如是：氮气的流量为约500sccm，并且射频(RF)等离子体的功率为约400W。
在该工艺中使用的气体不限于氮气(N2)。例如可以使用氩气(Ar)。
通过这种等离子体工艺，有机绝缘膜44的表面中未覆盖有焊接层49的区域中的表面接合变强(硬)。由此，使该表面改性，从而难以使用氧气(O2)和四氟化碳(CF4)的混合气体进行干蚀刻工艺。在图12-(h)中用附图标记“50”表示该改性部分。
另一方面，干蚀刻工艺不影响有机绝缘膜44的表面上未接触等离子体且由焊接层49遮挡的部分，从而不使该部分改性。
在图12-(h)所示的等离子体工艺中，有机绝缘膜44的表面大部分未被蚀刻。即便有机绝缘膜44的表面被蚀刻，蚀刻量也仅为等于或者小于几纳米。此外，有机绝缘膜44的表面粗糙度也几乎未改变。有机绝缘膜44的表面粗糙度最大约为4nm，基本上等于在图11-(a)中所示的无机绝缘膜42上形成有机绝缘膜44的状态下的有机绝缘膜44的表面粗糙度。
氮气影响有机绝缘膜44的表面上焊接层49未遮挡的暴露区域与焊接层49遮挡区域的边界附近区域。因此，与焊接层49未遮挡的暴露区域相比，边界附近的表面被改性，而改性部分的厚度很薄。
如图12-(i)所示，在通过上述等离子体工艺使有机绝缘膜47的表面改性之后，通过回流加热形成基本成球形的焊接层49。
换句话说，通过回流加热，在半导体衬底41的电极层43上形成球形焊接凸点(焊接球)49。
通过回流加热形成的基本成球形的球形焊接凸点(焊接球)49的直径小于通过图11-(e)所示的电解电镀工艺形成的焊接层49的直径。因此，暴露图12-(h)所示的未被等离子体工艺改性的部分有机绝缘膜44。
接着，如图12-(j)所示，通过干蚀刻工艺蚀刻有机绝缘膜44的表面。
与本发明的第一实施例相同，使用氧气(O2)和四氟化碳(CF4)的混 合气体进行射频(RF)等离子体蚀刻作为干蚀刻工艺。在这种情况下，气体的流量可基本上等于本发明第一实施例中使用的气体的流量(即，氧气(O2)的流量约为400sccm并且四氟化碳(CF4)的流量约为100sccm)，同时射频(RF)等离子体的功率约为400W，大于本发明第一实施例中使用的等离子体功率。在上述条件下，例如执行干蚀刻工艺约30秒钟。
混合气体的流量并不限于上述实例。例如，两种气体的混合比例可以相同，而改变这两种气体的流量。此外，气体的材料也不限于上述实例。例如可以使用三氟甲烷(CHF3)气体。
图13是图12中用虚线包围的部分的放大图。
在图13-(a)中，由虚线A所表示的部分是被图12-(h)所示工艺中使用氮气(N2)进行等离子体工艺而改性的有机绝缘膜44的表面区域，该区域的表面接合变强(硬)。
在图13-(a)中，由虚线B所表示的部分是未改性的有机绝缘膜44的表面区域，该表面区域由于被焊接层49遮挡而不受等离子体的影响所以未改性，从而表面保持很软。
在图13-(a)中，由虚线C所表示的部分是位于焊接层49未遮挡的暴露区域与焊接层49遮挡区域的边界附近的有机绝缘膜44的表面区域。与焊接层49未遮挡的暴露区域相比，由于在进行等离子体工艺时受到氮气的影响，因此该边界附近的表面改性并且变强(硬)，同时改性部分的厚度变薄。
因此，按照从虚线B、虚线C到虚线A所表示部分的顺序，使用氧气(O2)和四氟化碳(CF4)的混合气体进行的射频(RF)等离子体蚀刻的蚀刻速度从快变慢。
因此，如图13-(b)所示，由虚线B所表示的部分(即，未受到等离子体影响从而未改性并且保持很软的区域)的蚀刻速度大于由虚线A所表示的部分(即，受到等离子体影响从而改性并且变硬的区域)的蚀刻速度。因此，由虚线B所表示的部分被深度蚀刻。
图14是通过上述工艺形成的凸点的视图。图14-(b)是图14(a)中由虚线包围的部分的放大图。
参考图14，在铝电极层(电极焊盘)43和有机绝缘膜44上依次堆叠钛膜45-1、铜膜45-2和阻挡金属层47。作为用于与外部连接的突起电极，凸 点49形成在阻挡金属层47上。有机绝缘膜44连续覆盖位于相邻电极层43之间的半导体元件的表面。
在随后的说明中，其上未设置电源层45且在平行于半导体衬底41主表面的方向上位于外围点内侧的区域“X”中的有机绝缘膜，称为凸点附近有机绝缘膜44-1。
如图14-(b)所示，在被图12-(j)所示的干蚀刻深度蚀刻的区域Y(权利要求中的“第一区域”)中形成的有机绝缘膜称为第一蚀刻有机绝缘膜44-2。
在区域Y之外的区域Z(权利要求中的“第二区域”)中形成的有机绝缘膜称为第二蚀刻有机绝缘膜44-3。
凸点附近有机绝缘膜44-1的厚度，即凸点附近有机绝缘膜44-1的表面与无机绝缘膜42的接触凸点附近有机绝缘膜44-1的表面之间的距离，基本等于有机绝缘膜44的表面(当有机绝缘膜44覆盖无机绝缘膜42时，如图11-(a)所示)与无机绝缘膜42的接触凸点附近有机绝缘膜44-1的表面之间的距离。
另一方面，通过参考图12-(j)说明的蚀刻工艺将第一蚀刻有机绝缘膜44-2干蚀刻掉约600nm，并且通过参考图12-(j)说明的蚀刻工艺将第二蚀刻有机绝缘膜44-3干蚀刻掉约50-200nm，所以第一蚀刻有机绝缘膜44-2比第二蚀刻有机绝缘膜44-3更薄。
因此，在通过图12-(j)所示的干蚀刻工艺形成比凸点附近有机绝缘膜44-1更薄的部分时，在凸点49的外围设置比该部分更厚的凸点附近有机绝缘膜44-1。因此，即使在半导体元件安装在布线板11上时(参见图3)应力集中在凸点附近有机绝缘膜44-1上，也能够防止在这个部分中产生裂纹。
此外，通过图12-(j)所示的干蚀刻工艺，第二蚀刻有机绝缘膜44-3的表面粗糙度最大约为100nm，其等于或者约为凸点附近有机绝缘膜44-1的表面粗糙度的5倍。
因此，能够实现底层填料13与有机绝缘膜44之间的充分附着，从而能够确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接。
在图11-(b)所示的工艺中，通过溅射在有机绝缘保护膜44的表面上形成钛(Ti)膜45-1(参见图14)时，钛(Ti)作为金属残留物嵌入并残留在该 表面中。残留在凸点附近有机绝缘膜44-1中的金属残留物原子百分比最大约为10％，而通过图12-(j)所示的工艺几乎去除蚀刻有机绝缘膜44-2中的所有金属残留物，因此，残留在蚀刻有机绝缘膜44-2中的金属残留物原子百分比仅为约0.1％或者更小。
因而，从蚀刻有机绝缘膜44-2中几乎去除了所有的金属残留物。所以能够实现底层填料13与有机绝缘膜44之间的充分附着，从而能够确保在半导体元件10安装在印刷板11上之后半导体元件10与印刷板11之间的可靠连接。
本发明的发明人使用扫描电子显微镜(SEM)拍摄了一张本发明第二实施例的凸点结构的图像。该图像在图15中示出。
图15-(a)是从本发明第二实施例的凸点结构中去除凸点的图像。图15-(b)是图15(a)的横截面结构。参考图15-(a)，可以发现：在设有焊接凸点49的部分的外围依次形成凸点附近有机绝缘膜44-1、第一蚀刻有机绝缘膜44-2和第二蚀刻有机绝缘膜44-3。
本发明的发明人还发现：凸点附近有机绝缘膜44-1的表面粗糙度等于或者大于1.5nm并且等于或者小于3.7nm，第一蚀刻有机绝缘膜44-2的表面粗糙度等于或者大于9.8nm并且等于或者小于16.2nm，第二蚀刻有机绝缘膜44-3的表面粗糙度等于或者大于31.5nm并且等于或者小于48.3nm。由此可以发现：第二蚀刻有机绝缘膜44-3的表面粗糙度比凸点附近有机绝缘膜44-1的表面粗糙度大很多。
此外，参考图15-(b)，本发明的发明人发现：凸点附近有机绝缘膜44-1的表面未受蚀刻的影响，而第一蚀刻有机绝缘膜44-2被蚀刻掉约500-600nm，第二蚀刻有机绝缘膜44-3被蚀刻掉约50-200nm。由此可以发现：第一蚀刻有机绝缘膜44-2比第二蚀刻有机绝缘膜44-3薄，而第二蚀刻有机绝缘膜44-3比凸点附近有机绝缘膜44-1薄。
根据本发明的第二实施例，通过图12-(j)所示的干蚀刻工艺形成表面粗糙度均大于凸点附近有机绝缘膜44-1表面粗糙度的蚀刻有机绝缘膜44-2和44-3，并且通过图11-(b)所示的工艺去除蚀刻有机绝缘膜44-2和44-3的表面中嵌入的金属残留物。
此外，通过应用图12-(h)所示的干蚀刻工艺使有机绝缘膜44的表面改性， 然后应用图12-(j)所示的干蚀刻工艺。因此，一部分有机绝缘膜44被深度蚀刻，从而形成第一蚀刻有机保护膜44-2。
另一方面，与在如图11-(a)所示的无机绝缘膜42上形成有机绝缘膜44时有机绝缘膜44的厚度相比，凸点附近有机绝缘膜44-1的厚度并未改变。因此，不会减小凸点49附近区域的强度。
因而，能够实现底层填料13与有机绝缘膜44之间的充分附着，并且防止应力集中在凸点49附近的有机绝缘膜44-1上，从而能够提高在安装半导体元件后半导体元件与印刷电路板之间的连接的可靠性。
根据温度为121℃并且湿度为85％的条件下的压力锅试验(PCT)的结果，具有图7所示的现有结构的半导体器件经过168小时之后有机绝缘膜与底层填料分离，而本发明的半导体器件经过168小时之后仍能保持有机绝缘膜与底层填料之间的附着。此外，由于在应用干蚀刻工艺之后有机绝缘膜表面中的金属残留物原子百分比等于或者小于约0.1％，根据压力锅试验(PCT)的结果，本发明的发明人发现：本发明的半导体器件即使经过264小时之后仍能保持有机绝缘膜与底层填料之间的附着。
此外，在这些情况相结合的情况下，即，使有机绝缘膜的表面粗糙度等于上述每个实施例中的有机绝缘膜的表面粗糙度，并且应用干蚀刻工艺从而使有机绝缘膜表面中的金属残留物原子百分比等于或者小于约0.1％，在这种情况下进行压力锅试验，发现本发明的半导体器件即使经过504小时之后仍能保持有机绝缘膜与底层填料之间的附着。
因此，根据本发明，能够获得比现有技术高约三倍或者更高的可靠性。因此，能够提供在半导体元件安装在印刷板上之后具有良好附着性的半导体器件。
因此，根据本发明的实施例，在不改变凸点附近的有机绝缘膜厚度的条件下，通过干蚀刻工艺，能够使位于凸点附近有机绝缘膜外侧的有机绝缘膜的表面粗糙度大于凸点附近有机绝缘膜的表面粗糙度，并且能够去除表面中嵌入的金属残留物。
另外，根据本发明的实施例，能够实现半导体元件的有机绝缘膜与底层填料之间的充分附着，并且防止应力集中在凸点附近的有机绝缘膜上，因此能够保持强度，从而能够提高在安装半导体元件后半导体元件与印刷电路板 之间连接的可靠性。
此外本发明并不限于这些实施例，在不脱离本发明范围的情况下可以作出变化和修改。
本申请基于在2005年12月20日申请的日本在先专利申请No.2005-367210，在此通过参考的方式援引其全部内容。 

Claims (13)

1.一种半导体器件，包括：
多个电极层，其设置在半导体衬底的指定位置上；
有机绝缘膜，其通过选择性地暴露所述电极层的指定区域而形成在该半导体衬底上；以及
多个突起电极，其用于与外部连接，所述突起电极形成在所述电极层的指定区域上；
其中位于所述多个突起电极外围附近的有机绝缘膜的厚度大于位于所述多个突起电极之间的有机绝缘膜的厚度，并且
位于所述多个突起电极之间的有机绝缘膜的表面粗糙度大于位于所述多个突起电极外围附近的有机绝缘膜的表面粗糙度。
2.如权利要求1所述的半导体器件，其中
位于所述多个突起电极之间的有机绝缘膜由第一区域和位于该第一区域外侧的第二区域形成；以及
该第一区域的厚度小于该第二区域的厚度。
3.如权利要求1所述的半导体器件，其中
位于所述多个突起电极之间的有机绝缘膜的厚度比位于所述多个突起电极外围附近的有机绝缘膜的厚度小50至600nm。
4.如权利要求1所述的半导体器件，其中
位于所述多个突起电极之间的有机绝缘膜的表面粗糙度等于或者大于位于所述多个突起电极外围附近的有机绝缘膜的表面粗糙度的5倍。
5.如权利要求1所述的半导体器件，其中
位于所述多个突起电极之间的有机绝缘膜的表面粗糙度等于或者大于20nm。
6.如权利要求1所述的半导体器件，其中
所述突起电极经由金属层与所述电极层连接；以及
构成在位于所述多个突起电极之间的有机绝缘膜中包含的金属层的金属量小于构成在位于所述多个突起电极外围附近的有机绝缘膜中包含的金属层的金属量。
7.如权利要求6所述的半导体器件，其中
构成在位于所述多个突起电极之间的有机绝缘膜中包含的金属层的金属量等于或者小于0.1原子百分比。
8.一种半导体器件的制造方法，包括：
在半导体的指定位置形成多个电极焊盘；
形成有机绝缘保护膜以连续覆盖相邻的电极焊盘之间的间隙，从而暴露所述电极焊盘的中心；
在所述电极焊盘上形成焊接层；
在所述焊接层上实施回流工艺，从而形成突起电极；以及
通过干蚀刻工艺蚀刻所述有机绝缘保护膜除了所述突起电极外围之外的表面。
9.如权利要求8所述的半导体器件的制造方法，其中
该干蚀刻工艺是射频干蚀刻。
10.如权利要求8所述的半导体器件的制造方法，其中
该干蚀刻工艺所使用的气体是氧气与四氟化碳或三氟甲烷的混合气体。
11.一种半导体器件的制造方法，包括：
在半导体的指定位置形成多个电极焊盘；
形成有机绝缘保护膜以连续覆盖相邻的电极焊盘之间的间隙，从而暴露所述电极焊盘的中心；
在所述电极焊盘上形成焊接层；
实施干蚀刻工艺以使所述有机绝缘保护膜不包括所述焊接层外围的表面改性；以及
在所述焊接层上实施回流工艺，从而形成突起电极。
12.如权利要求11所述的半导体器件的制造方法，其中
该干蚀刻工艺是射频干蚀刻。
13.如权利要求11所述的半导体器件的制造方法，其中
该干蚀刻工艺使用氮气或者氩气。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772920B1 (ko) * 2006-02-20 2007-11-02 주식회사 네패스 솔더 범프가 형성된 반도체 칩 및 제조 방법
JP2008078382A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体装置とその製造方法
US8446008B2 (en) * 2006-12-25 2013-05-21 Rohm Co., Ltd. Semiconductor device bonding with stress relief connection pads
WO2008153128A1 (ja) * 2007-06-15 2008-12-18 Rohm Co., Ltd. 半導体装置
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US7897433B2 (en) * 2009-02-18 2011-03-01 Advanced Micro Devices, Inc. Semiconductor chip with reinforcement layer and method of making the same
JP5296590B2 (ja) * 2009-03-30 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
US8759949B2 (en) 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8058108B2 (en) * 2010-03-10 2011-11-15 Ati Technologies Ulc Methods of forming semiconductor chip underfill anchors
WO2013101241A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Organic thin film passivation of metal interconnections
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
JP5880683B2 (ja) 2012-02-14 2016-03-09 株式会社村田製作所 電子部品素子およびそれを備えた複合モジュール
KR101952119B1 (ko) * 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
US9607862B2 (en) * 2012-09-11 2017-03-28 Globalfoundries Inc. Extrusion-resistant solder interconnect structures and methods of forming
TWI493637B (zh) * 2012-11-19 2015-07-21 力成科技股份有限公司 增進底膠附著力之凸塊製程
US8846548B2 (en) * 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
JP6373716B2 (ja) 2014-04-21 2018-08-15 新光電気工業株式会社 配線基板及びその製造方法
CN105097564B (zh) * 2014-05-12 2018-03-30 中芯国际集成电路制造(上海)有限公司 芯片封装结构的处理方法
CN104091793B (zh) * 2014-07-18 2016-09-21 华进半导体封装先导技术研发中心有限公司 提高可靠性的微凸点结构及制作方法
JP6543559B2 (ja) * 2015-11-18 2019-07-10 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
TWI683407B (zh) * 2017-05-23 2020-01-21 矽品精密工業股份有限公司 基板結構及其製法
US20210175138A1 (en) * 2019-12-05 2021-06-10 Cree, Inc. Semiconductors Having Die Pads with Environmental Protection and Process of Making Semiconductors Having Die Pads with Environmental Protection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914536A (en) * 1995-07-07 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor device and soldering portion inspecting method therefor
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法，和半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0654774B2 (ja) * 1987-11-30 1994-07-20 株式会社東芝 半導体装置及びその製造方法
JPH09191012A (ja) 1996-01-10 1997-07-22 Toshiba Microelectron Corp はんだバンプの形成方法
JP4513973B2 (ja) * 1996-12-04 2010-07-28 セイコーエプソン株式会社 半導体装置の製造方法
JPH11274374A (ja) * 1998-03-20 1999-10-08 Citizen Watch Co Ltd 半導体パッケージ及びその製造方法
US6586323B1 (en) * 2000-09-18 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for dual-layer polyimide processing on bumping technology
US6426281B1 (en) * 2001-01-16 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to form bump in bumping technology
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
US6869831B2 (en) * 2001-09-14 2005-03-22 Texas Instruments Incorporated Adhesion by plasma conditioning of semiconductor chip surfaces
US6734532B2 (en) * 2001-12-06 2004-05-11 Texas Instruments Incorporated Back side coating of semiconductor wafers
JP2004063729A (ja) * 2002-07-29 2004-02-26 Fujitsu Ltd 電極構造及びその形成方法
JP4119740B2 (ja) 2002-12-18 2008-07-16 富士通株式会社 半導体装置の製造方法
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
JP2004319892A (ja) * 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置の製造方法
JP2005322735A (ja) 2004-05-07 2005-11-17 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914536A (en) * 1995-07-07 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor device and soldering portion inspecting method therefor
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法，和半导体器件及其制造方法

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