JPH11274374A - 半導体パッケージ及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 表面実装型半導体パッケージの耐湿性が低
い。 【解決手段】 ＩＣチップ表面の有機樹脂を反応性イオ
ンエッチング処理により、凹凸を付けることで、封止樹
脂との密着力を向上させ、表面実装型半導体パッケージ
の耐湿性を向上させる。予め、ＩＣチップ表面の有機樹
脂を反応性イオンエッチング処理する工程からなる半導
体パッケージの製造方法である。また、ＩＣチップ表面
の有機樹脂に凹凸を付けた半導体パッケージの構造であ
る。耐湿性が向上する製造方法と構造で信頼性及び生産
性が優れている。
い。 【解決手段】 ＩＣチップ表面の有機樹脂を反応性イオ
ンエッチング処理により、凹凸を付けることで、封止樹
脂との密着力を向上させ、表面実装型半導体パッケージ
の耐湿性を向上させる。予め、ＩＣチップ表面の有機樹
脂を反応性イオンエッチング処理する工程からなる半導
体パッケージの製造方法である。また、ＩＣチップ表面
の有機樹脂に凹凸を付けた半導体パッケージの構造であ
る。耐湿性が向上する製造方法と構造で信頼性及び生産
性が優れている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ及
びその製造方法に係わり、更に詳しくはＩＣチップの表
面が有機樹脂でカバーされている表面実装型の半導体パ
ッケージ及びその製造方法に関するものである。
びその製造方法に係わり、更に詳しくはＩＣチップの表
面が有機樹脂でカバーされている表面実装型の半導体パ
ッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体パッケージの小型化、高密
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。ま
た、高密度実装を実現するため、パッケージは薄型・表
面実装型になっており、実装時の耐湿性向上が要求され
ている。
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。ま
た、高密度実装を実現するため、パッケージは薄型・表
面実装型になっており、実装時の耐湿性向上が要求され
ている。
【０００３】図４にはフリップチップ型ＣＳＰ（チップ
スケールパッケージ）に使われるＩＣチップ上に突起電
極を形成する従来の製造方法を示し、図５には突起電極
付ＩＣをパッケージ化する方法を示し、それぞれについ
て以下説明する。
スケールパッケージ）に使われるＩＣチップ上に突起電
極を形成する従来の製造方法を示し、図５には突起電極
付ＩＣをパッケージ化する方法を示し、それぞれについ
て以下説明する。
【０００４】図４（ａ）に示す半導体完成工程では、Ｉ
Ｃ製造プロセスによってウエファー上に能動素子等を形
成し（図示せず）、各ＩＣチップ内にはボンディングパ
ッド２の周辺と能動素子を保護するパッシベーション膜
３を形成する。
Ｃ製造プロセスによってウエファー上に能動素子等を形
成し（図示せず）、各ＩＣチップ内にはボンディングパ
ッド２の周辺と能動素子を保護するパッシベーション膜
３を形成する。
【０００５】次に図４（ｂ）に示すポリイミド形成工程
では、応力緩和とパッシベーション膜３の保護のため、
パッシベーション膜３上にポリイミドをコーティング
し、フォトリソ法を使い、ボンディングパット３の部分
を開口したポリイミド膜４を形成する。
では、応力緩和とパッシベーション膜３の保護のため、
パッシベーション膜３上にポリイミドをコーティング
し、フォトリソ法を使い、ボンディングパット３の部分
を開口したポリイミド膜４を形成する。
【０００６】次に図４（ｃ）に示すＵＢＭ（Ｕｎｄｅｒ
ＢｕｍｐＭｅｔａｌ）析出工程は、電気メッキ法により
突起電極を形成するための共通電極として、ポリイミド
膜４、ボンディングパッド２上にＵＢＭ５を、例えばそ
れぞれの厚さが、アルミニウム８０００Å，クロム１０
０Å，銅８０００Åの３層を、スパッター法又は蒸着法
等により析出する。
ＢｕｍｐＭｅｔａｌ）析出工程は、電気メッキ法により
突起電極を形成するための共通電極として、ポリイミド
膜４、ボンディングパッド２上にＵＢＭ５を、例えばそ
れぞれの厚さが、アルミニウム８０００Å，クロム１０
０Å，銅８０００Åの３層を、スパッター法又は蒸着法
等により析出する。
【０００７】次に図４（ｄ）に示すメッキレジスト工程
では、電気メッキのためのメッキレジスト６をＵＢＭ５
上にフォトリソ法を使って形成する。
では、電気メッキのためのメッキレジスト６をＵＢＭ５
上にフォトリソ法を使って形成する。
【０００８】次に図４（ｅ）に示すメッキ工程では、Ｕ
ＢＭ５上に銅と半田を電気メッキし、メッキバンプ７を
析出する。
ＢＭ５上に銅と半田を電気メッキし、メッキバンプ７を
析出する。
【０００９】次に図４（ｆ）に示すレジスト工程では、
不要になったメッキレジスト６を剥離液により剥離す
る。
不要になったメッキレジスト６を剥離液により剥離す
る。
【００１０】次に図４（ｇ）に示すＵＢＭエッチング工
程では、メッキバンプ７の下にあるＵＢＭ５以外の不要
になった部分を、銅は銅エッチング液で、アルミニウム
はアルミニウムエッチング液で、クロムはアルミニウム
のリフトオフで、それぞれエッチング・剥離する。
程では、メッキバンプ７の下にあるＵＢＭ５以外の不要
になった部分を、銅は銅エッチング液で、アルミニウム
はアルミニウムエッチング液で、クロムはアルミニウム
のリフトオフで、それぞれエッチング・剥離する。
【００１１】次に図４（ｈ）に示す丸め工程では、メッ
キバンプ７にフラックスを塗布し、リフローすることで
メッキにより析出した半田を溶かし、球状の半田バンプ
８を形成する。その後、フラックスを洗浄することで、
突起電極付ウエファーが完成する。
キバンプ７にフラックスを塗布し、リフローすることで
メッキにより析出した半田を溶かし、球状の半田バンプ
８を形成する。その後、フラックスを洗浄することで、
突起電極付ウエファーが完成する。
【００１２】次に図５（ａ）に示すダイシング工程で
は、突起電極付ウエファー１５を切断線１４に沿ってダ
イシングし、個々のＩＣチップ９に切断する。
は、突起電極付ウエファー１５を切断線１４に沿ってダ
イシングし、個々のＩＣチップ９に切断する。
【００１３】次に図５（ｂ）に示すボンディング工程で
は、回路基板１０上のボンディングパット（図示せず）
とＩＣチップ９の半田バンプ８を位置合わせし、フラッ
クスを使いリフローし、ＩＣチップ９を回路基板１０の
ボンディングパットへ接続する。
は、回路基板１０上のボンディングパット（図示せず）
とＩＣチップ９の半田バンプ８を位置合わせし、フラッ
クスを使いリフローし、ＩＣチップ９を回路基板１０の
ボンディングパットへ接続する。
【００１４】次に図５（ｃ）に示す封止工程では、半導
体パッケージの信頼性向上のため、ＩＣチップ８の素子
面及び側面を液状の封止樹脂１２により封止する。
体パッケージの信頼性向上のため、ＩＣチップ８の素子
面及び側面を液状の封止樹脂１２により封止する。
【００１５】次に図５（ｄ）に示すボール付け工程で
は、半田バンプ８と電気的につながった外部電極面（図
示せず）に外部端子としての半田ボール１１を接続す
る。以上の工程で、半導体パッケージが完成する。
は、半田バンプ８と電気的につながった外部電極面（図
示せず）に外部端子としての半田ボール１１を接続す
る。以上の工程で、半導体パッケージが完成する。
【００１６】こうして完成した半導体パッケージは、後
工程に送られマザーボードに半田付けされる。表面実装
型半導体パッケージは、耐湿性評価のためポップコーン
テストを行っている。図６は、ポップコーンテストプロ
セスを示している。先ず、評価用半導体パッケージは、
１２５℃で２４時間乾燥する。その後、−５５℃３０分
から＋１５０℃３０分の温度サイクルテスト（ＴＣ）を
２０サイクル行う。その後、３０℃７０％ＲＨ（Relati
ve Humidity）の吸湿条件で、一定の時間吸湿する。そ
の後、ＩＲ（Infrared Radiation）リフローを３回行
う。こうしてできたテストサンプルは、超音波探傷装置
でパッケージ内の界面剥離を検査する。
工程に送られマザーボードに半田付けされる。表面実装
型半導体パッケージは、耐湿性評価のためポップコーン
テストを行っている。図６は、ポップコーンテストプロ
セスを示している。先ず、評価用半導体パッケージは、
１２５℃で２４時間乾燥する。その後、−５５℃３０分
から＋１５０℃３０分の温度サイクルテスト（ＴＣ）を
２０サイクル行う。その後、３０℃７０％ＲＨ（Relati
ve Humidity）の吸湿条件で、一定の時間吸湿する。そ
の後、ＩＲ（Infrared Radiation）リフローを３回行
う。こうしてできたテストサンプルは、超音波探傷装置
でパッケージ内の界面剥離を検査する。
【００１７】
【発明が解決しようとする課題】しかしながら、前述し
た半導体パッケージの製造方法には次のような問題点が
ある。半導体パッケージを、マザーボードに半田付けし
たとき、ＩＣ表面のポリイミドと封止樹脂が吸湿してそ
の界面での密着力が低下し、剥離する問題があった。そ
のため、除湿し防湿袋に梱包され出荷された半導体パッ
ケージをマザーボードに実装するため防湿袋から取りだ
した後、マザーボードに実装するまでの時間が短くなる
ため、この時間を厳密に管理しなければならな。従って
生産性が低く、コストアップ等の問題があった。
た半導体パッケージの製造方法には次のような問題点が
ある。半導体パッケージを、マザーボードに半田付けし
たとき、ＩＣ表面のポリイミドと封止樹脂が吸湿してそ
の界面での密着力が低下し、剥離する問題があった。そ
のため、除湿し防湿袋に梱包され出荷された半導体パッ
ケージをマザーボードに実装するため防湿袋から取りだ
した後、マザーボードに実装するまでの時間が短くなる
ため、この時間を厳密に管理しなければならな。従って
生産性が低く、コストアップ等の問題があった。
【００１８】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、小型携帯機器等に搭載する信
頼性及び生産性に優れた、安価な半導体パッケージの製
造方法及びその構造を提供するものである。
ものであり、その目的は、小型携帯機器等に搭載する信
頼性及び生産性に優れた、安価な半導体パッケージの製
造方法及びその構造を提供するものである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体パッケージの製造方法は、表
面が有機樹脂により被服されて保護コートされているＩ
Ｃチップを封止樹脂により封止する半導体パッケージに
於いて、前記有機樹脂はその表面に凹凸を有することを
特徴とするものである。
に、本発明における半導体パッケージの製造方法は、表
面が有機樹脂により被服されて保護コートされているＩ
Ｃチップを封止樹脂により封止する半導体パッケージに
於いて、前記有機樹脂はその表面に凹凸を有することを
特徴とするものである。
【００２０】また、凹凸は、反応性イオンエッチングに
より形成されていることを特徴とするものである。
より形成されていることを特徴とするものである。
【００２１】また、凹凸は、１０ナノメーター以上有る
ことを特徴とするものである。
ことを特徴とするものである。
【００２２】また、有機樹脂は、ポリイミド系樹脂であ
ることを特徴とするものである。
ることを特徴とするものである。
【００２３】また、封止樹脂は、液状樹脂であることを
特徴とするものである。
特徴とするものである。
【００２４】また、表面が有機樹脂により被覆されて保
護コートされているＩＣチップを樹脂封止する半導体パ
ッケージの製造方法に於いて、前記ＩＣチップの有機樹
脂の表面を粗らす粗面化工程と、該ＩＣチップを回路基
板に接続するボンディング工程と、ＩＣチップ表面を封
止樹脂により封止する封止工程とからなることを特徴と
するものである。
護コートされているＩＣチップを樹脂封止する半導体パ
ッケージの製造方法に於いて、前記ＩＣチップの有機樹
脂の表面を粗らす粗面化工程と、該ＩＣチップを回路基
板に接続するボンディング工程と、ＩＣチップ表面を封
止樹脂により封止する封止工程とからなることを特徴と
するものである。
【００２５】また、粗面化工程は、ウエファー状態で行
なうことを特徴とするものである。
なうことを特徴とするものである。
【００２６】また、粗面化工程は、反応性イオンエッチ
ング処理であることを特徴とするものである。
ング処理であることを特徴とするものである。
【００２７】また、ボンディング工程は、フリップチッ
プボンディングであることを特徴とするものである。
プボンディングであることを特徴とするものである。
【００２８】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージの製造方法と構造について説明す
る。図１は本発明の実施の形態で、突起電極付きの半導
体パッケージの製造工程を示す説明図である。図２及び
図３は本発明の実施形態で、半導体パッケージの構造を
示す説明図である。従来技術と同一部材は同一符号で示
す。
る半導体パッケージの製造方法と構造について説明す
る。図１は本発明の実施の形態で、突起電極付きの半導
体パッケージの製造工程を示す説明図である。図２及び
図３は本発明の実施形態で、半導体パッケージの構造を
示す説明図である。従来技術と同一部材は同一符号で示
す。
【００２９】図１（ａ）に示す半導体完成工程、図
（ｂ）に示すポリイミド工程、図１（ｃ）に示すＵＢＭ
析出工程、図１（ｄ）に示すメッキレジスト形成工程、
図１（ｅ）に示すメッキ工程、図１（ｆ）に示すレジス
ト剥離工程、図１（ｇ）に示すＵＢＭエッチング工程
は、従来技術と同じなので説明は省略する。
（ｂ）に示すポリイミド工程、図１（ｃ）に示すＵＢＭ
析出工程、図１（ｄ）に示すメッキレジスト形成工程、
図１（ｅ）に示すメッキ工程、図１（ｆ）に示すレジス
ト剥離工程、図１（ｇ）に示すＵＢＭエッチング工程
は、従来技術と同じなので説明は省略する。
【００３０】図１（ｈ）に示す反応性イオンエッチング
工程は粗面化工程であり、真空容器内の平行平板の一方
の電極に高周波電源でプラズマを発生させ、直流バイア
スで加速されたイオンが電極上に設置したウエファーに
衝突してポリイミド表面をエッチングし、凹凸ができ
る。例えば、アネルバ（株）のＤＥＡ−５０６装置を使
った場合、処理ガスは酸素（Ｏ２ ）を使い、５パスカ
ルの圧力で、パワーは４００Ｗ、１．５分エッチングす
ることで、ポリイミド膜は約１０００Åエッチングさ
れ、１０から３９ナノメーターの凹凸ができる。また、
処理ガスとしては、ＣＦ４＋Ｏ２等であっても問題はな
い。
工程は粗面化工程であり、真空容器内の平行平板の一方
の電極に高周波電源でプラズマを発生させ、直流バイア
スで加速されたイオンが電極上に設置したウエファーに
衝突してポリイミド表面をエッチングし、凹凸ができ
る。例えば、アネルバ（株）のＤＥＡ−５０６装置を使
った場合、処理ガスは酸素（Ｏ２ ）を使い、５パスカ
ルの圧力で、パワーは４００Ｗ、１．５分エッチングす
ることで、ポリイミド膜は約１０００Åエッチングさ
れ、１０から３９ナノメーターの凹凸ができる。また、
処理ガスとしては、ＣＦ４＋Ｏ２等であっても問題はな
い。
【００３１】図１（ｉ）に示す丸め工程は、従来技術と
同じなので説明は省略する。こうしてできた突起電極付
ウエファーは、従来技術と同様にパッケージ工程に送ら
れパッケージ化される。
同じなので説明は省略する。こうしてできた突起電極付
ウエファーは、従来技術と同様にパッケージ工程に送ら
れパッケージ化される。
【００３２】本発明の半導体パッケージと従来技術の半
導体パッケージを、図６に示したポップコーンテストプ
ロセスに従ったテスト結果を図７に示す。従来品は７２
時間吸湿で全てパッケージ内に剥離が発生したが、本発
明品は１９２時間吸湿させても剥離は、発生しなかっ
た。不良解析したところ、従来品は、ＩＣチップのポリ
イミド面と封止樹脂の界面で剥離が発生していた。本発
明で示したようにＩＣチップのポリイミド面を粗らすこ
とが、非常に効果があることが判る。また、点接触原子
間力顕微鏡にて表面粗さを測定したところ、本発明のＩ
Ｃパッケージのポリイミド表面の場合、１０から３９ナ
ノメーターであった。従ってポリイミドの凹凸面が封止
樹脂に食込み、密着力が向上した。通常、ＩＣチップの
ポリイミドは２〜４ミクロンの厚さがあるので、表面粗
さの上限としては、ポリイミドの膜が残る程度まで可能
である。
導体パッケージを、図６に示したポップコーンテストプ
ロセスに従ったテスト結果を図７に示す。従来品は７２
時間吸湿で全てパッケージ内に剥離が発生したが、本発
明品は１９２時間吸湿させても剥離は、発生しなかっ
た。不良解析したところ、従来品は、ＩＣチップのポリ
イミド面と封止樹脂の界面で剥離が発生していた。本発
明で示したようにＩＣチップのポリイミド面を粗らすこ
とが、非常に効果があることが判る。また、点接触原子
間力顕微鏡にて表面粗さを測定したところ、本発明のＩ
Ｃパッケージのポリイミド表面の場合、１０から３９ナ
ノメーターであった。従ってポリイミドの凹凸面が封止
樹脂に食込み、密着力が向上した。通常、ＩＣチップの
ポリイミドは２〜４ミクロンの厚さがあるので、表面粗
さの上限としては、ポリイミドの膜が残る程度まで可能
である。
【００３３】本発明の半導体パッケージはポリイミドの
凹凸面と封止樹脂の密着力が向上し、それによって吸湿
耐性が強くなることで、その後のマザーボード実装工程
で、半導体パッケージを梱包していた防湿袋からの開封
から半田付け工程までの余裕時間が延びることで、管理
が非常に楽になっている。
凹凸面と封止樹脂の密着力が向上し、それによって吸湿
耐性が強くなることで、その後のマザーボード実装工程
で、半導体パッケージを梱包していた防湿袋からの開封
から半田付け工程までの余裕時間が延びることで、管理
が非常に楽になっている。
【００３４】図２に本発明の半導体パッケージの断面構
造を示す。フリップチップ接続されたＩＣチップの表面
をコートしたポリイミド膜表面を粗らすことで、封止樹
脂との密着力を強くすることができる。
造を示す。フリップチップ接続されたＩＣチップの表面
をコートしたポリイミド膜表面を粗らすことで、封止樹
脂との密着力を強くすることができる。
【００３５】図３は本発明の半導体パッケージの断面構
造の他の例である。ワイヤーボンディング接続されたＩ
Ｃチップの表面をコートしたポリイミド膜表面を粗らす
ことで、封止樹脂との密着力を強くすることができる。
造の他の例である。ワイヤーボンディング接続されたＩ
Ｃチップの表面をコートしたポリイミド膜表面を粗らす
ことで、封止樹脂との密着力を強くすることができる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージの製造方法によれば、ＩＣチップ表面の有機樹
脂を粗らし、ＩＣチップを回路基板に接続し、ＩＣチッ
プ表面を樹脂により封止して半導体パッケージを製造す
ることにより、小型携帯機器等に搭載する信頼性及び生
産性の優れた半導体パッケージの製造方法を提供するこ
とが可能である。また、本発明の半導体パッケージの構
造によれば、ＩＣチップの有機樹脂に凹凸があること
で、前記有機樹脂と封止樹脂間の密着力が強くなり、耐
湿性が向上し、小型携帯機器等に搭載する信頼性及び生
産性の優れた半導体パッケージの構造を提供することが
可能である。
ッケージの製造方法によれば、ＩＣチップ表面の有機樹
脂を粗らし、ＩＣチップを回路基板に接続し、ＩＣチッ
プ表面を樹脂により封止して半導体パッケージを製造す
ることにより、小型携帯機器等に搭載する信頼性及び生
産性の優れた半導体パッケージの製造方法を提供するこ
とが可能である。また、本発明の半導体パッケージの構
造によれば、ＩＣチップの有機樹脂に凹凸があること
で、前記有機樹脂と封止樹脂間の密着力が強くなり、耐
湿性が向上し、小型携帯機器等に搭載する信頼性及び生
産性の優れた半導体パッケージの構造を提供することが
可能である。
【００３７】また、粗面化工程をウエファー状態で行う
ことで、ＩＣチップの表面の一括処理が可能となる。
ことで、ＩＣチップの表面の一括処理が可能となる。
【００３８】また、粗面化方法に、反応性イオンエッチ
ング処理することで、簡単に凹凸のある粗らしが可能と
なる。
ング処理することで、簡単に凹凸のある粗らしが可能と
なる。
【００３９】また、ボンディング方法がフリップチップ
ボンディングであるため、容易にＣＳＰパッケージに適
用が可能となる。
ボンディングであるため、容易にＣＳＰパッケージに適
用が可能となる。
【００４０】また、凹凸が、１０ナノメーター以上ある
ことで、封止樹脂との密着力を向上させることが可能と
なる。
ことで、封止樹脂との密着力を向上させることが可能と
なる。
【００４１】また、有機樹脂が、ポリイミド系樹脂であ
ることで、容易に凹凸を付けることが可能となる。
ることで、容易に凹凸を付けることが可能となる。
【００４２】また、封止樹脂が、液状樹脂であること
で、安価なパッケージを提供することが可能となる。
で、安価なパッケージを提供することが可能となる。
【図１】本発明の実施の形態に係わる半導体パッケージ
の製造工程の前工程で、半導体製造工程、ポリイミド形
成工程、ＵＢＭ析出工程、メッキレジスト形成工程、メ
ッキ工程、レジスト剥離工程、ＵＢＭエッチング工程、
反応性イオンエッチング工程、丸め工程を示す説明図で
ある。
の製造工程の前工程で、半導体製造工程、ポリイミド形
成工程、ＵＢＭ析出工程、メッキレジスト形成工程、メ
ッキ工程、レジスト剥離工程、ＵＢＭエッチング工程、
反応性イオンエッチング工程、丸め工程を示す説明図で
ある。
【図２】本発明の実施の形態に係わる半導体パッケージ
の構造で、フリップチップ接続の構造を示す説明図であ
る。
の構造で、フリップチップ接続の構造を示す説明図であ
る。
【図３】本発明の実施の形態に係わる他の半導体パッケ
ージの構造で、ワイヤーボンディング接続の構造を示す
説明図である。
ージの構造で、ワイヤーボンディング接続の構造を示す
説明図である。
【図４】従来の半導体パッケージの製造工程の前工程
で、半導体製造工程、ポリイミド形成工程、ＵＢＭ析出
工程、メッキレジスト形成工程、メッキ工程、レジスト
剥離工程、ＵＢＭエッチング工程、丸め工程を示す説明
図である。
で、半導体製造工程、ポリイミド形成工程、ＵＢＭ析出
工程、メッキレジスト形成工程、メッキ工程、レジスト
剥離工程、ＵＢＭエッチング工程、丸め工程を示す説明
図である。
【図５】半導体パッケージの製造工程の後工程で、ダイ
シング工程、ボンディング工程、封止工程、ボール付け
工程を示す説明図である。
シング工程、ボンディング工程、封止工程、ボール付け
工程を示す説明図である。
【図６】半導体パッケージのポップコーンテストプロセ
スを示す説明図である。
スを示す説明図である。
【図７】半導体パッケージの評価結果を示す説明図であ
る。
る。
１ ウエファー ２ ボンディングパット ３ パッシベーション膜 ４ ポリイミド膜 ５ ＵＢＭ ６ メッキレジスト ７ メッキバンプ ８ 半田バンプ ９ ＩＣチップ １０ 回路基板 １１ 半田ボール １２ 封止樹脂 １３ 金ワイヤー １４ 切削線 １５ 突起電極付ウエファー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小村 敦 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内 (72)発明者 石綿 修一 東京都田無市本町６丁目１番12号 シチズ ン時計株式会社田無製造所内
Claims (9)
- 【請求項１】 表面が有機樹脂により被服されて保護コ
ートされているＩＣチップを封止樹脂により封止する半
導体パッケージに於いて、前記有機樹脂はその表面に凹
凸を有することを特徴とする半導体パッケージ。 - 【請求項２】 凹凸は、反応性イオンエッチングにより
形成されていることを特徴とする請求項１記載の半導体
パッケージ。 - 【請求項３】 凹凸は、１０ナノメーター以上有ること
を特徴とする請求項１または２記載の半導体パッケー
ジ。 - 【請求項４】 有機樹脂は、ポリイミド系樹脂であるこ
とを特徴とする請求項１から３記載の半導体パッケー
ジ。 - 【請求項５】 封止樹脂は、液状樹脂であることを特徴
とする請求項１から４記載の半導体パッケージ。 - 【請求項６】 表面が有機樹脂により被覆されて保護コ
ートされているＩＣチップを樹脂封止する半導体パッケ
ージの製造方法に於いて、前記ＩＣチップの有機樹脂の
表面を粗らす粗面化工程と、該ＩＣチップを回路基板に
接続するボンディング工程と、ＩＣチップ表面を封止樹
脂により封止する封止工程とからなることを特徴とする
半導体パッケージの製造方法。 - 【請求項７】 粗面化工程は、ウエファー状態で行なう
ことを特徴とする請求項６記載の半導体パッケージの製
造方法。 - 【請求項８】 粗面化工程は、反応性イオンエッチング
処理であることを特徴とする請求項６または７記載の半
導体パッケージの製造方法。 - 【請求項９】 ボンディング工程は、フリップチップボ
ンディングであることを特徴とする請求項６から８記載
の半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071586A JPH11274374A (ja) | 1998-03-20 | 1998-03-20 | 半導体パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071586A JPH11274374A (ja) | 1998-03-20 | 1998-03-20 | 半導体パッケージ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274374A true JPH11274374A (ja) | 1999-10-08 |
Family
ID=13464944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10071586A Pending JPH11274374A (ja) | 1998-03-20 | 1998-03-20 | 半導体パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274374A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173415A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2011029374A (ja) * | 2009-07-24 | 2011-02-10 | Murata Mfg Co Ltd | 半導体パッケージおよび半導体パッケージモジュール |
| JP2011187969A (ja) * | 2005-02-25 | 2011-09-22 | Casio Computer Co Ltd | 半導体装置の製造方法 |
| JP2013026234A (ja) * | 2011-07-14 | 2013-02-04 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166976A (ja) * | 1991-12-12 | 1993-07-02 | Matsushita Electron Corp | 半導体素子の実装方法 |
| JPH08153833A (ja) * | 1994-11-29 | 1996-06-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1998
- 1998-03-20 JP JP10071586A patent/JPH11274374A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166976A (ja) * | 1991-12-12 | 1993-07-02 | Matsushita Electron Corp | 半導体素子の実装方法 |
| JPH08153833A (ja) * | 1994-11-29 | 1996-06-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187969A (ja) * | 2005-02-25 | 2011-09-22 | Casio Computer Co Ltd | 半導体装置の製造方法 |
| JP2007173415A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8420522B2 (en) | 2005-12-20 | 2013-04-16 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
| JP2011029374A (ja) * | 2009-07-24 | 2011-02-10 | Murata Mfg Co Ltd | 半導体パッケージおよび半導体パッケージモジュール |
| US8378501B2 (en) | 2009-07-24 | 2013-02-19 | Murata Manufacturing Co., Ltd. | Semiconductor package and semiconductor package module |
| JP2013026234A (ja) * | 2011-07-14 | 2013-02-04 | Mitsubishi Electric Corp | 半導体装置 |
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