KR20070033887A - 에피택셜 코팅된 실리콘 웨이퍼 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은, 에피택셜 코팅된 실리콘 웨이퍼를 제조하는 방법으로서, 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공하고, 제공된 상기 실리콘 웨이퍼 각각을 에피택시 반응기 내의 서셉터 상에 위치시키고, 제1 단계에서는 수소 분위기 하에서, 제2 단계에서는 상기 수소 분위기로 에칭 매체를 첨가하여 전처리하고, 이어서 폴리싱된 상기 전면을 에피택셜 코팅하고, 상기 에피택시 반응기로부터 상기 코팅된 실리콘 웨이퍼를 꺼내는 일련의 공정에 의해, 연속적으로 각각의 실리콘 웨이퍼를 코팅하고, 다음으로 상기 서셉터를 수소 분위기 하에서 1,000℃ 이상의 온도로 가열하고, 소정 회수의 상기 에피택셜 코팅 후에 상기 서셉터의 에칭 처리 및 실리콘에 의한 상기 서셉터의 일시적 코팅을 실시하는 것을 특징으로 하는 방법에 관한 것이다.
본 발명은 또한, 전면 및 이면을 포함하고, 적어도 상기 전면은 폴리싱되어 있고, 상기 전면 상에 에피택셜층이 형성되어 있는 실리콘 웨이퍼로서, 회귀법에 의해 결정된 기준선에 대한 두께 측정에 의해 판정된 평균 단면의 편차(실리콘 웨이퍼의 에지로부터 1 mm의 거리에서 판정된 값)에 대응하여 파라미터 R30-1 mm가 -10 nm 내지 +10 nm인 것을 특징으로 하는 실리콘 웨이퍼에 관한 것이다.
실리콘 웨이퍼, 에피택셜 코팅, 서셉터, 라인 스캔, 롤-오프, 롤-업

Description

에피택셜 코팅된 실리콘 웨이퍼 및 그의 제조 방법{EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS}
도 1은 라인 스캔(line scan)에 대한 폴리싱된 실리콘 웨이퍼의 두께를 나타내는 그래프이다.
도 2는 라인 스캔에 대한 폴리싱된 상기 실리콘 웨이퍼의 에지 영역에서의 두께를 나타내는 그래프이다.
도 3은 라인 스캔에 대한 상기 실리콘 웨이퍼 상에 증착된 에피택셜층의 두께를 나타내는 그래프이다.
도 4는 에지 영역에서의 에피택셜층의 두께를 나타내는 그래프이다.
도 5는 라인 스캔에 대한 에피택셜 코팅된 실리콘 웨이퍼의 두께를 나타내는 그래프이다.
도 6은 에지 영역에서의 상기 에피택셜 코팅된 실리콘 웨이퍼의 두께를 나타내는 그래프이다.
도 7은 H2 베이크를 배제하고 HCl에 의한 다양한 처리 지속시간 동안, 라인 스캔에 대한 실리콘 웨이퍼 상의 에피택셜 방식으로 증착된 층의 두께를 나타내는 그래프이다.
도 8은 HCl에 의한 다양한 처리 지속시간 및 각각의 경우에 20초의 H2 베이크 처리 동안, 라인 스캔에 대한 실리콘 웨이퍼 상의 에피택셜 방식으로 증착된 층의 두께를 나타내는 그래프이다.
도 9는 HCl에 의한 다양한 처리 지속시간 및 60∼120초의 H2 베이크 처리 동안, 라인 스캔에 대한 실리콘 웨이퍼 상의 에피택셜 방식으로 증착된 층의 두께를 나타내는 그래프이다.
본 발명은 에피택셜 코팅된 실리콘 웨이퍼 및 에피택셜 코팅된 실리콘 웨이퍼의 제조 방법에 관한 것이다.
에피택셜 코팅된 실리콘 웨이퍼는 반도체 산업용, 특히 마이크로프로세서나 메모리 칩과 같은 대규모 집적된 전자 부품의 제조용으로 적합하다. 전반적 및 국소적 평탄도(flatness), 에지 형태, 두께 분포, 단면 기준 국소적 평탄도(나노토폴로지(nanotopology)) 및 무결함으로 이루어진 엄격한 요건을 구비한 출발 재료(기판)가 현대의 마이크로 전자 산업에 대해 요구된다.
종래 기술에 따르면, 실리콘 웨이퍼는, 실리콘 단결정을 웨이퍼로 분리하는 단계, 기계적으로 민감한 에지를 둥글게 모따기하는(rounding) 단계, 그라인딩 또는 래핑과 같은 연마 공정을 수행하는 단계, 이어서 폴리싱하는 단계로 이루어지는 공정 순서에 의해 제조될 수 있다. 특허 문헌 EP 547894 A1에는 래핑 방법이 기재되어 있고, 특허 문헌 EP 272531 A1 및 EP 580162 A1에는 그라인딩 방법이 청구되어 있다.
최종적 평탄도는 일반적으로 마무리 폴리싱에 의해 얻어지고, 마무리 폴리싱은, 필요할 경우, 방해받은 결정층 및 불순물을 제거하기 위한 에칭 단계 후에 실시될 수 있다. 적합한 에칭 방법은 특허 문헌 DE 19833257 C1을 통해 알려져 있다. 종래의 단면 폴리싱법은 일반적으로 불량한 평면-평행성을 제공하지만, 양면에 작용하는 폴리싱법("더블-사이드 폴리싱")에 의해 평탄도가 향상된 실리콘 웨이퍼를 제조할 수 있다.
따라서, 폴리싱된 실리콘 웨이퍼의 경우에, 그라인딩, 래핑 및 폴리싱과 같은 적합한 처리 단계에 의해, 요구되는 평탄도를 얻으려는 시도가 이루어진다.
반면에, DE 19938340 C1에는, 단결정 방식으로 성장되고, 동일한 결정 배향을 가진 실리콘으로 만들어진 층, 이른바 에피택셜 코팅을 구비한 단결정 실리콘 웨이퍼로서, 추후 전자 부품이 적용되는 실리콘 웨이퍼를 제공하는 방법이 기재되어 있다. 이러한 에피택셜 코팅된 실리콘 웨이퍼는 균질한 재료로 만들어진 실리콘 웨이퍼에 비해 특정한 이점을 가지는데, 그 예로는, 양극성 CMOS 회로에서의 전하 반전(charge reversal)과 그에 뒤따르는 부품의 단락("래치-업(latch-up)" 문제)의 방지, 보다 낮은 결함 밀도(예를 들면 감소된 수의 COP(결정 유래 입자: "crystal-originated particles")) 및 감지할만한 산소 함량의 부재(성분 관련 영역에서 산소 침전물로 인한 단락 위험성의 배제) 등이다.
종래 기술에 따르면, 에피택셜 코팅된 실리콘 웨이퍼는 제거 폴리싱 - 최종 폴리싱 - 세정 -에피택시로 이루어진 공정 순서에 의해 적합한 예비 생성물로부터 제조된다.
특허 문헌 DE 10025871 A1은, 예를 들어, 전면(前面)에 증착된 에피택셜층을 구비한 실리콘 웨이퍼의 제조 방법으로서, 하기 공정 단계를 포함하는 방법을 개시한다:
(a) 유일한 폴리싱 단계로서 제거 폴리싱하는 단계;
(b) 실리콘 웨이퍼를 (친수성) 세정 및 건조하는 단계;
(c) 상기 실리콘 웨이퍼의 전면을 에피택시 반응기 내에서 950∼1,250℃의 온도로 전처리하는 단계; 및
(d) 전처리된 상기 실리콘 웨이퍼의 전면 상에 에피택셜층을 증착하는 단계.
실리콘 웨이퍼를 로딩(loading)으로부터 보호하기 위해서는, 상기 공정 순서의 단계(b)에 따라, 실리콘 웨이퍼를 폴리싱한 후 친수성 세정 처리하는 것이 통상적이다. 상기 친수성 세정에 의해 매우 얇은 생 산화물(native oxide)이 제조된다(세정 및 측정 형태에 따라 약 0.5∼2 nm).
생 산화물은 단계(c)에 따라 에피택시 반응기에서 보통 수소 분위기 하에 전처리 과정에서 제거된다. 이러한 전처리 단계는 당업자에게 "H2 베이크(bake)"라고도 알려져 있다.
에피택셜층이 실제로 증착되기 전에 전처리 단계로서 마찬가지로 제공되는 제2 단계에서, 실리콘 웨이퍼의 전방측 표면 조도가 감소되고, 에피택셜 코팅될 실리콘 웨이퍼의 표면으로부터 폴리싱 결함이 제거된다. 이를 위해서, 예를 들면, 수소 분위기에 HCl을 첨가함으로써 기상 염화수소(HCl)에 의한 에칭 처리가 수행된다.
경우에 따라 HCl 이외에, 예를 들면 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(TCS, SiHCl3) 또는 테트라클로로실란(SiCl4)과 같은 실란 공급원, 바람직하게는 트리클로로실란을, 실리콘 증착과 실리콘 에칭 제거가 평형이 되는 양으로 수소 분위기에 첨가하기도 한다. 그러나, 두 반응은 모두 충분히 높은 반응 속도로 진행되므로, 표면 상의 실리콘은 이동형이고, 표면은 매끄러워지며, 결함은 표면 상에서 제거된다.
이와 같이 전처리가 행해진 실리콘 웨이퍼는 이어서 에피택셜층을 획득한다.
실리콘 웨이퍼 상에 에피택셜층을 증착시키기 위해 특히 반도체 산업에서 사용되는 에피택시 반응기는 종래 기술에 기재되어 있다.
모든 코팅 또는 증착 단계 동안, 하나 이상의 실리콘 웨이퍼는 가열원에 의해, 바람직하게는 상하 가열원, 예를 들면 램프 또는 램프 뱅크(lamp bank)에 의해 가열되고, 이어서 소스 가스(실란), 캐리어 가스(예컨대, 수소) 및 필요할 경우 도핑 가스(예컨대, 디보란)를 포함하는 가스 혼합물에 노출된다.
예를 들어 흑연, SiC 또는 석영으로 만들어진 서셉터(susceptor)는 에피택시 반응기의 증착 챔버에서 실리콘 웨이퍼에 대한 지지체로서 사용된다. 에피택셜층 을 증착하는 동안, 실리콘 웨이퍼의 균일한 가열을 보장하고, 일반적으로 층이 증착되지 않는 실리콘 웨이퍼의 이면을 소스 가스로부터 보호하기 위해, 실리콘 웨이퍼는 상기 서셉터 상에, 또는 서셉터의 밀드-아웃 부분(milled-out portion)에 배치된다.
종래 기술에 따르면, 에피택시 반응기의 프로세스 챔버는 하나 이상의 실리콘 웨이퍼를 처리할 수 있도록 설계된다.
비교적 큰 직경(150mm 이상)을 가진 실리콘 웨이퍼의 경우에는, 단일 웨이퍼용 반응기를 보통 사용하는데, 에피택셜층의 두께 균일성이 양호하다고 알려져 있기 때문이다. 층 두께의 균일성은 여러 가지 방법으로 최적화시킬 수 있는데, 그 예로는, 가스 흐름(H2, SiHCl3)의 변경, 가스 유입 장치(인젝터)의 결합 및 조절, 증착 온도의 변화 또는 서셉터에 대한 개조를 들 수 있다.
에피택시에서, 실리콘 웨이퍼 상의 에피택셜 증착을 1회 이상 실시한 후, 기판을 제외한 서셉터의 에칭 처리를 수행하는 것이 통상적이며, 상기 처리를 행하는 동안 서셉터 및 프로세스 챔버의 다른 부분에서 실리콘 증착물이 제거된다. 예를 들면 염화수소(HCl)를 사용하는 이러한 에칭은, 단일 웨이퍼 반응기의 경우에 소량의 실리콘 웨이퍼(1∼5개)가 처리된 후 이미 실시되어 있고, 얇은 에피택셜층을 증착하는 경우에는 더 많은 실리콘 웨이퍼(10∼20개)가 처리될 때까지는 부분적으로 실시되지 않는다.
종래 기술에서, 에피택셜 코팅된 실리콘 웨이퍼 중 일부는 에지 영역에서 현 저히 불량한 국소적 평탄도를 가진 것으로 나타났다. 따라서, 예를 들어 서셉터의 에칭 처리가 각각의 경우 4회의 에피택셜 증착 후에 수행된다면, 각각의 경우 2회의 서셉터 처리 사이에 에피택셜 코팅되는 실리콘 웨이퍼 중 하나는 에지 영역에서 현저히 불량한 국소적 평탄도를 나타내며, 그것은 이 경우에 에피택셜 코팅된 실리콘 웨이퍼의 25%가 국소적 평탄도에 대한 요건에 합당하지 못한 결과를 가진다.
또한, 종래 기술에 따라 에피택셜 코팅된 실리콘 웨이퍼는 에지 영역에서 바람직하지 않은 두께 증가를 나타내며, 이것은 이미 폴리싱된 실리콘 웨이퍼에서 일어나 있으며, 에지 롤-오프(roll-off)를 적어도 외측 에지 영역으로 제한하기 위해서 실리콘 웨이퍼는 요면 방식으로(concavely) 폴리싱되는 것이 보통이다. 요면 방식으로 폴리싱된 실리콘 웨이퍼는 중앙부가 더 얇고, 에지 쪽으로 갈수록 두께가 증가되며, 단지 에지에서만 두께가 감소된다.
에지의 기하학적 형상은, 보통 실리콘 웨이퍼의 총두께 또는 그 전방 및/또는 후방의 에지 형상에 관계되고, 통상적으로 관찰되는 실리콘 웨이퍼의 에지 영역에서의 두께 감소 또는 마찬가지로 에지 영역에서의 실리콘 웨이퍼의 전방 및/또는 후방의 평탄도를 특징짓는 데 이용할 수 있는, 하나 이상의 에지 롤-오프 파라미터를 규정함으로써 계량화된다. 실리콘 웨이퍼의 에지 롤-오프를 측정하는 한 가지 방법이 Jpn. J. Appl. Phys. vol. 38(1999), pp. 38-39에 기재되어 있다.
실리콘 웨이퍼의 두께에 관한 에지 롤-오프 파라미터는 KLA Tencor사제인 토포그래피 측정 시스템 NanoPro NP1을 이용하여, 예를 들면, 먼저 실리콘 웨이퍼의 전체 맵(토포그래피, "웨이퍼 맵")에 대해 웨이퍼의 중심에서 시작하여 1°간격으 로 360개의 방사상 단면(radial cross section)을 졔산하여 판정할 수 있다. 상기 단면은 보통 S2 내지 S5의 4 섹터(각 부분당 90°)로 분할되고, 각 섹터당 총 90개의 방사상 단면을 평균한다. 매칭된 3차 기준선("최량 적합(best fit)")은 웨이퍼의 에지로부터 R-5 mm 내지 R-35 mm 범위의 거리에 대해 계산된다. 마지막으로, 에지 롤-오프의 4중 대칭(fourfold symmetry)의 평균을 구하고(모든 방사상 두께 단면을 평균함으로써), 예를 들어, 웨이퍼의 에지로부터 R-1 mm인 거리에 대한 회귀법(regression)에 의해 결정된 기준선과 평균 방사상 단면 사이의 편차를 결정함으로써 R30-1 mm 파라미터가 생성된다. 보통, 실리콘 웨이퍼의 에지로부터 3 mm 거리에 대한 R30-3 mm 파라미터 및 2 mm 거리에 대한 R30-2 mm 파라미터 및 가능하게는 중간 값도 결정된다. 실리콘 웨이퍼가 에지 롤-오프를 가진 경우, 대응하는 R30 파라미터는 네거티브 부호를 가진다.
대안으로서, 섹터(단일 트레이스)당 평균 방사상 단면과 기준선 사이의 편차를 고려하여 각 섹터당 롤-오프 값을 얻을 수도 있다. 그러나, 본 발명의 관점에서는 항상 평균 에지 롤-오프 값이 고려된다.
종래 기술에 따라 폴리싱된 다음 에피택셜 코팅된 실리콘 웨이퍼의 경우에, 실리콘 웨이퍼의 두께에 관한 R30-1 mm 에지 롤-오프 파라미터는 100 nm 이상의 크기를 갖는다. 예를 들면, 종래 기술에 따라 에피택셜 코팅된 실리콘 웨이퍼에 대해 하기 값이 결정되었다: -42 nm의 R30-3 mm, -105 nm의 R30-2 mm 및 -304 nm의 R30-1 mm.
따라서, 본 발명의 목적은, 실리콘 웨이퍼를 에피택셜 코팅하는 방법으로서, 한편으로는 높은 수율을 얻을 수 있고, 다른 한편으로는 낮은 에지 롤-오프를 가진 에피택셜 코팅된 실리콘 웨이퍼를 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 목적은, 에피택셜 코팅된 실리콘 웨이퍼를 제조하는 방법으로서, 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공하고, 제공된 상기 실리콘 웨이퍼 각각을 에피택시 반응기 내의 서셉터 상에 위치시키고, 제1 단계에서는 수소 분위기 하에서, 제2 단계에서는 상기 수소 분위기로 에칭 매체를 첨가하여 전처리하고, 이어서 폴리싱된 상기 전면을 에피택셜 코팅하고, 상기 에피택시 반응기로부터 상기 코팅된 실리콘 웨이퍼를 꺼내는 일련의 공정에 의해, 연속적으로 각각의 실리콘 웨이퍼를 코팅하고, 다음으로 상기 서셉터를 수소 분위기 하에서 1,000℃ 이상의 온도로 가열하고, 소정 회수의 상기 에피택셜 코팅 후에 상기 서셉터의 에칭 처리 및 실리콘에 의한 상기 서셉터의 일시적 코팅을 실시하는 것을 특징으로 하는 방법에 의해 달성된다.
본 발명에 따른 방법에서, 우선적으로 적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공한다.
이를 위해서, 종래 기술에 따라, 바람직하게는 초크랄스키법에 따른 도가니 인상 공정(crucible pulling)에 의해 제조된 실리콘 단결정을, 공지된 분리 방법을 이용하여, 바람직하게는 프리(free) 상태("슬러리") 또는 그레인 결합 상태(다이아몬드 와이어)로 와이어 소잉(sawing)에 의해 복수의 실리콘 웨이퍼로부터 분리한 다.
또한, 순차적 단면 그라인딩 방법(SSG), 양면 동시 그라인딩 방법("double-disk grinding"; DDG) 또는 래핑과 같은 기계적 처리 단계를 실시한다. 선택적으로, 배향 노치(orientation notch) 또는 실리콘 웨이퍼 에지의 본질적으로 직선형 평탄부(flattening)와 같은 기계적 마킹을 포함하는 실리콘 웨이퍼의 에지도 처리하는 것이 일반적이다(에지 라운딩 "에지-노치-그라인딩").
세정 및 에칭 단계를 포함하는 화학적 처리 단계가 추가로 제공된다.
그라인딩, 세정 및 에칭 단계 후, 실리콘 웨이퍼의 표면은 제거 폴리싱에 의해 평활화된다. 단면 폴리싱(SSP)의 경우에, 실리콘 웨이퍼는 처리되는 동안 이면이 시멘트, 진공 또는 접착에 의해 캐리어 플레이트 상에 유지된다. 양면 폴리싱(DSP)의 경우에, 실리콘 웨이퍼는 톱니가 있는 얇은 디스크 내에 헐겁게 삽입되고, 폴리싱 천으로 덮여 있는 상하 폴리싱 플레이트 사이에 "자유롭게 떠있는(floating freely)" 방식으로 양면이 동시에 폴리싱된다.
다음으로, 실리콘 웨이퍼의 전면은 바람직하게, 예를 들면 알칼리성 폴리싱 졸을 보조제로 사용하고 부드러운 폴리싱 천을 이용하여, 헤이즈(haze) 없는 방식으로 폴리싱되고; 제조되는 실리콘 웨이퍼의 평탄도를 이 단계까지 얻기 위해서, 이 경우에 물질 제거는 비교적 작고, 바람직하게는 0.05∼1.5㎛이다. 이 단계를 문헌에서는 흔히 CMP 폴리싱(화학적-기계적 폴리싱)이라 지칭한다.
폴리싱 후에, 실리콘 웨이퍼는 종래 기술에 따라 친수성 세정 및 건조 처리된다. 세정은 복수의 실리콘 웨이퍼를 세정조 내에서 동시에 세정하는 배치 방법 또는 분무법에 의해, 또는 단일 웨이퍼 공정으로 실시될 수 있다.
제공되는 실리콘 웨이퍼는 단결정 실리콘, SOI("silicon-on-insulator") 웨이퍼, 변형 실리콘층을 가진 웨이퍼("strained silicon") 또는 sSOI("strained silicon-on-insulator") 웨이퍼로 만들어진 것이 바람직하다. 예컨대 SmartCut 및 변형 실리콘층을 가진 웨이퍼 제조 방법과 같은, SOI 및 sSOI 웨이퍼를 제조하는 적합한 방법이 종래 기술에 개시되어 있다.
실리콘 웨이퍼의 실제적인 에피택셜 코팅에 앞서서 각각의 경우에, 수소 분위기 하에서의 실리콘 웨이퍼의 처리 및 에칭 매체에 의한 실리콘 웨이퍼의 처리가 실시된다.
상기 수소 분위기 하에서의 전처리는, 바람직하게는 0∼100 slm(분당 표준 리터)의 수소 유량, 특히 바람직하게는 30∼60 slm의 수소 유량으로, 바람직하게는 0∼120초 동안 진행된다(H2 베이크).
에피택셜 코팅할 실리콘 웨이퍼의 전이면 상의 생 산화물을 제거하는 공정은 수소 분위기에서의 상기 전처리의 지속시간에 의해 제어될 수 있다.
수소 분위기 하의 전처리에 이어서 에칭 매체에 의한 처리가 수행된다. 에칭 처리 동안 제거 속도가 0.01∼0.2 ㎛/분이 되도록, 수소 분위기에 염화수소를 바람직하게는 5∼20 체적%의 양으로 첨가함으로써, 에칭 매체로서 염화수소가 사용되는 것이 바람직하다(HCl 에칭).
이 경우, 수소의 유량은 바람직하게는 0∼100 slm, 특히 바람직하게는 30∼ 60 slm이다.
염화수소의 첨가에 의한 전처리는 0∼120초 동안 진행되는 것이 바람직하다.
추후에 성장시킬 에피택셜층의 높이는 에칭 매체에 의한 이러한 전처리의 지속시간에 의해 설정될 수 있다.
에칭 처리는, 실리콘 웨이퍼의 이면(裏面) 상의 한 지점에서 실리콘이 식각되어 제거되고, 또 다른 지점에서는 실리콘이 증착되는 결과로서, 에피택셜 코팅할 실리콘 웨이퍼의 이면 상에서 질량의 변위(displacement)를 추가로 일으킨다.
실리콘 웨이퍼의 초기 형태가 에지 롤-오프를 가진 경우에는, 에칭 매체에 의한 처리 지속시간을 적합하게 선택함으로써, 상기 에지 롤-오프를 적어도 부분적으로 보상하는 실리콘 웨이퍼의 이면 상에서의 높이 상승부(elevation)를, 수소를 사용한 전처리에 의해 생 산화물이 제거된 실리콘 웨이퍼의 이면 상의 상기 지점에서 정밀하게 이루어지도록 적용할 수 있다. 이것은 실리콘 웨이퍼 상에 에피택셜층이 실제로 증착되기 전에 이루어진다. 그러므로, 예를 들어 에지로부터 2 mm의 거리에 120 nm의 에지 롤-오프를 가진 실리콘 웨이퍼의 경우, 60 slm의 유량으로 120초 동안 실시되는 H2 베이크 전처리 및 50 slm의 H2 유량으로 120초 동안 실시되는 HCl 에칭 처리에 의해, 실리콘 웨이퍼의 이면 상의 에지로부터 2 mm의 거리에 120 nm의 높이 상승부를 적용할 수 있으며, 이것은 에지 롤-오프 R30-2 mm를 실제로 완벽하게 보상하는 것이다.
따라서, 에피택셜 코팅할 실리콘 웨이퍼의 경우, 전처리의 결과로서, 에지 영역에서의 국소적 평탄도 향상 및 에지 롤-오프의 축소를 달성할 수 있다.
에피택셜 코팅할 실리콘 웨이퍼의 에지로부터 1 mm, 2 mm 및 3 mm인 거리에 대한 R30 값은 바람직하게 알려져 있으며, 따라서 H2 베이크 및 HCl 전처리 동안 지속시간과 유량은, 폴리싱 후에 실리콘 웨이퍼가 갖는 롤-오프가 실리콘 웨이퍼의 에지로부터 1 mm인 거리에서 적어도 부분적으로 보상되도록, 선택할 수 있다. 이것은 실리콘 웨이퍼의 에지로부터 2 mm 및 3 mm의 거리에, 본래의 R20 및 R30 값 때문에 필요한 것보다 더 높은 실리콘층이 이면 상에 형성되어 있다는 효과,즉, R30-2 mm 및 R30-3 mm 파라미터의 부호가 바뀌는 효과, 다시 말하면, 이들 위치에서 롤-오프가 아니라 롤-업(roll-up)이 일어나는 효과를 가질 수 있다.
또한, 에피택시 반응기에서 전처리하는 동안 R-1 mm에서 에지 롤-오프를 초과보상(overcompensate)함으로써, R-1 mm에서도 롤-업이 일어나고 R30-1 mm가 포지티브가 되도록 하는 것이 가능할 뿐 아니라 바람직하다.
에피택시 반응기에서 실리콘 웨이퍼를 전처리하는 동안, 유량 및 처리 지속시간은, R-1 mm에서의 롤-오프가 최대 10 nm(크기 측면에서)이고 롤-업이 마찬가지로 최대 10 nm가 되도록 선택하는 것이 바람직하다. 따라서, R30-1 mm는 -10 nm(롤-오프) 이상, +10 nm(롤-업) 이하인 것이 바람직하다.
상기 전처리는, 에피택셜 코팅된 실리콘 웨이퍼의 R30-1 mm가 -5 nm와 +5 nm 사이에 위치하도록 수행되는 것이 특히 바람직하다.
전처리 단계 후에, 에피택셜층은 실리콘 웨이퍼의 폴리싱된 전면 상에 증착 된다. 이를 위해서, 소스 가스로서 실란 소스가 캐리어 가스인 수소에 첨가된다. 에피택셜층은 사용되는 실란 소스에 따라 900∼1,200℃의 온도에서 증착된다.
실란 소스로서는 트리클로로실란(TCS)을 1,050∼1,150℃의 증착 온도에서 사용하는 것이 바람직하다.
증착된 에피택셜층의 두께는 0.5∼5㎛가 바람직하다.
서셉터로부터 에피택셜 코팅된 실리콘 웨이퍼를 제거한 후, 서셉터는 1,000℃ 이상의 온도, 바람직하게는 1,100℃ 이상의 온도로 가열된다.
본 발명에 따르면, 서셉터는 실리콘 웨이퍼의 에피택셜 코팅에 이어서 프로세스 챔버로부터 에피택셜 코팅된 실리콘 웨이퍼가 제거된 후에 가열된다.
서셉터의 가열은 수소 분위기 하에서, 즉 H2 베이크 단계로서 이루어진다.
서셉터는 1,000℃ 이상의 온도로 가열된 후, 5∼15초 동안 동 온도로 유지되는 것이 바람직하다.
수소 분위기 하에서의 상기 베이크 단계 대신에, 서셉터를 필적하는 온도에서 실리콘으로 코팅할 수 있다. 그러나, 이것은 본 발명의 관점에서 별로 바람직하지 않다.
에피택시 반응기에서 실리콘 웨이퍼를 특정 회수, 바람직하게는 3 내지 6회 에피택셜 코팅한 후, 에칭 매제로 서셉터를 처리하는데, 이 처리를 행하는 동안 서셉터 상에 기판은 설치되지 않는다.
에칭 매제로서는 HCl이 바람직하게 사용된다.
서셉터 에칭에 이어서 실리콘에 의한 서셉터의 일시적 코팅이 수행된다. 상기 코팅은 10∼60초 동안 진행되는 것이 바람직하다. 상기 공정에서 서셉터 상에 0.5∼2㎛의 두께가 증착되는 것이 바람직하다.
모든 실리콘 웨이퍼를 에피택셜 코팅되도록 상기 전처리 후에 동일한 조건을 설정하기 위해 서셉터를 1,000℃보다 높은 온도로 일시적으로 가열하는 것이 필요하다.
종래 기술에서, 각각의 경우 서셉터의 에칭 처리 후에 에피택셜 코팅되는 제1 실리콘 웨이퍼는 에지 영역에서 불량한 국소적 평탄도를 갖는 것으로 나타났다. 이것은 서셉터의 에칭 처리 후에 서셉터 표면이 수소로 포화된다는 사실과 관련이 있다. 그래서 에피택셜 코팅할 실리콘 웨이퍼를 수소로 포화된 서셉터 표면 상에 설치하면, 수소 분위기 하에서 전처리하는 동안, 실리콘 웨이퍼의 중심 방향으로 내부로 깊숙이 수소를 통과시켜 서셉터와 실리콘 웨이퍼 사이에서 확산시키고 거기에서 생 산화물을 벗겨낼 수 있다. 후속하여 상기 실리콘 웨이퍼를 에피택셜 코팅하는 동안, 실리콘은 이면 상의 식각되어 제거된 위치, 특히 실리콘 웨이퍼의 에지 영역에서 성장할 수 있고, 그렇지 않으면 실리콘 웨이퍼의 이면 상에서 질량 변위가 일어날 수 있다.
그러나, 전처리를 수행하는 동안, 산소의 일부는 생 산화물층으로부터 서셉터 표면으로 이동된다. 이것은 서셉터가 에칭 처리된 다음 제1 실리콘 웨이퍼가 에피택셜 코팅된 후에, 서셉터 표면 상에 산소가 지배적이라는 것, 즉, 서셉터 표면이 친수성이라는 것을 의미한다. 이것은 수소 분위기 하에서 처리할 다음번 실 리콘 웨이퍼의 전처리 동안, 서셉터 표면에 있는 과량의 산소가 확산되는 수소와 반응하기 때문에, 서셉터와 실리콘 웨이퍼 사이에서 수소가 깊숙이 투과하지 못하게 되는 효과를 가진다. 이것은 또한 실리콘 웨이퍼의 이면 상에서 생 산화물이 에칭에 의해 더 적게 제거되거나 전혀 제거되지 않는다는 것을 의미한다. 따라서, 에피택셜 코팅할 실리콘 웨이퍼의 이면에서 실리콘도 성장할 수 없다.
이것은 서셉터의 에칭 처리 후 제1 및 제2 에피택셜 코팅된 실리콘 웨이퍼 사이의 에지 영역에서 국소적 평탄도가 변하는 것을 설명한다. 따라서, 각각의 경우 4회의 에피택시 코팅 후에 수행되는 서셉터의 에칭 처리에 있어서, 4회의 에피택셜 코팅된 실리콘 웨이퍼 중 하나가 그의 에지 영역에서 현저하게 상이한 국소적 평탄도를 갖는 이유도 명백하다.
그러나, 본 발명에 따른 방법에서, 전처리 시의 조건은 에피택셜 코팅할 모든 실리콘 웨이퍼에 대해 동일하다.
이러한 동일한 조건은 각각의 에피택셜 코팅 후 서셉터를 가열함으로써 달성된다. 이것은 각각의 에피택셜 코팅 후 서셉터를 가열하는 것이, 마치 실리콘 웨이퍼의 각각의 에피택셜 코팅 이전에 서셉터가 HCl로 처리된 것과 같은 효과를 갖기 때문이다. 이것은 수소 분위기에서 전처리하는 동안, 수소가 서셉터와 실리콘 웨이퍼 사이로 용이하게 침투하여, 실리콘 웨이퍼의 이면 상의 생 산화물을 식각하여 제거한다는 것을 의미한다.
수소 분위기에서 실리콘 웨이퍼를 전처리하는 동안, 이면 상의 산화물은 전체 면적에 걸쳐 비교적 신속하고 균일하게 용해되고, 이를 위해 예를 들면 1,150℃ 의 온도에서 20초 동안 처리하면 충분하지만, 실리콘 웨이퍼의 이면에 있는 산화물은 균일하게 벗겨지지 않는다. 그것은 생 산화물층의 스트리핑에 주된 역할을 하는 수소가 우선적으로 사전에 실리콘 웨이퍼와 서셉터 사이에 확산되어야 하기 때문이다. 다시 말하면, 산화물은 실리콘 웨이퍼의 전면 상에서 완전히 제거되고, 그 제거는 비교적 신속하게 이루어지지만, 필요로 하는 실리콘 웨이퍼의 이면 상의 생 산화물의 제거는 수소 유량과 처리 지속시간을 적절히 선택함으로써 설정된다.
에칭 매체, 바람직하게는 염화수소에 의한 실리콘 웨이퍼의 후속되는 전처리 동안, 실리콘 웨이퍼의 이면에서 질량 변위가 일어난다. 실리콘은 실리콘 웨이퍼의 이면(또는 전면) 상 특정 위치에서, 그리고 실리콘으로 코팅된 서셉터로부터 식각되어 제거되며, 실리콘 웨이퍼의 이면 상 에지 영역에 있는 생 산화물이 없는 위치에 증착된다. 실리콘은 실리콘 웨이퍼의 이면에서도 생 산화물이 잔존하는 영역에는 증착될 수 없다.
따라서, 본 발명에 따른 방법에 의하면, 수소 분위기에서 전처리하는 동안 및 수소 분위기에 에칭 매체의 첨가에 의해, 실제 에피택셜 증착 이전에, 에피택셜 코팅할 실리콘 웨이퍼에 의해 나타나는 에지 롤-오프를 적어도 부분적으로 보상하는 실리콘 재료의 형태로 실리콘 웨이퍼의 이면에 높이 상승부를 적용할 수 있다. 실리콘 웨이퍼의 이면 상에 적용되는 높이와 그 정도는, 가스 유량 및 처리 지속시간을 적절히 선택함으로써 목표 지향 방식으로 설정될 수 있다.
본 발명에 따른 방법의 특별한 이점은, 서셉터의 일시적 가열의 결과로서 전처리 시의 조건이 모든 실리콘 웨이퍼에 대해 동일하다는 점이다. 따라서, 본 발 명에 따른 방법은, 에피택셜 코팅된 실리콘 웨이퍼의 에지 영역에서의 향상된 국소적 형상 및 최적화된 전처리 단계에 의한 에지 롤-오프의 보상뿐 아니라 수율의 증가를 가져온다. 에피택셜 증착이 이루어진 후에 매번 수행되어야 하고 본질적으로 동일한 효과를 가지게 되는, 에칭에 의한 서셉터의 처리와 비교할 때, 이것은 핸들링 단계 동안(예컨대, 에피택셜 코팅할 다음번 실리콘 웨이퍼를 준비하는 동안)에 수행되기 때문에 시간에 관해 중립적이며, 따라서 또한 보다 비용 효율적이다.
또한, 본 발명에 의하면, 전면 및 이면을 포함하고, 적어도 상기 전면은 폴리싱되어 있고 에피택셜층이 상기 전면에 형성되어 있는 실리콘 웨이퍼로서, 회귀법에 의해 결정된 기준선에 대한 두께 측정에 의해 판정된 평균 단면의 편차(실리콘 웨이퍼의 에지로부터 1 mm의 거리에서 판정된 값)에 대응하여 파라미터 R30-1 mm가 -10 nm 내지 +10 nm인 것을 특징으로 하는 실리콘 웨이퍼를 제조할 수 있다.
이것은 본 발명에 따른 방법에서 최적화 전처리 단계, 즉 실리콘 웨이퍼의 이면에 실리콘 물질을 증착하고, 에피택셜층을 실제로 증착하기도 전에 실리콘 웨이퍼에 향상된 에지 형상을 제공하기 위한, 처리 지속시간 및 가스 유량을 차례로 목표 지향 방식으로 설정함으로써 달성된다.
에피택셜 코팅된 실리콘 웨이퍼는 -5 nm 내지 +5 nm의 파라미터 R30-1 mm를 갖는 것이 바람직하다.
이와 같이 매우 낮은 R30-1 mm 에지 롤-오프 파라미터는 종래의 에피택셜 코팅된 실리콘 웨이퍼퍼에 대한 유의적 개선을 의미한다.
이제까지 에피택시용 기판의 에지 롤-오프를 최소화하기 위해 여러 가지 연 구가 이루어져 왔으며, 일반적으로 요면 폴리싱(concave polishing)이 에지 롤-오프를 적어도 외부 에지 영역에 한정시킬 수 있는 유일한 가능성이었다. 이어지는 에피택셜 코팅에 의해서는 이제까지 더 이상의 개선을 달성할 수 없었는데, 특히 에피택셜층의 층 두께 규정에 대한 규격의 엄격함으로 인해 에지 롤-오프를 보상할 수 있는 방식으로 에피택셜층을 증착할 수 없었기 때문이었다. 따라서, 본 발명의 시점에 공지되어 있는 모든 에피택셜 코팅된 실리콘 웨이퍼는 만족스럽지 못한 에지 롤-오프 값을 가졌다. 이제 본 발명에 의해서 최초로, 에지 롤-오프에 관해 향후 기술 세대의 전자 부품용 출발 재료에 대한 요건에 합당한 에피택셜 코팅된 실리콘 웨이퍼를 제공할 수 있다.
본 발명에 따른 실리콘 웨이퍼는 단결정 실리콘, SOI 웨이퍼, 변형된 실리콘층을 가진 웨이퍼 또는 적어도 전면에 에피택셜층이 제공된 sSOI 웨이퍼로 만들어지는 것이 바람직하다.
[실시예]
전처리/에피택시에 앞서서 요면 방식으로 폴리싱된 실리콘 웨이퍼의 초기 형태를 측정한 결과, R30 값은 다음과 같았다: -120 nm의 R30-1 mm, -50 nm의 R30-2 mm, 및 -30 nm의 R30-3 mm.
상기 요면 방식으로 폴리싱된 실리콘 웨이퍼를 본 발명에 따라 에피택셜 코팅하였고, 공정 파라미터는 다음과 같이 선택했다: 기판 없이 서셉터를 1,100℃로 가열함; H2 유량 60 slm 및 처리 지속시간 20초의 조건으로 H2 베이크 전처리함; H2 유량 50 slm 및 처리 지속시간 60초의 조건으로 HCl 에칭 처리함; 증착 온도 1,120℃, TCS 유량 17 slm 및 증착 지속시간 63초의 조건으로 TCS에 의한 에피택셜 증착함.
본 발명에 따라 에피택셜 코팅된 실리콘 웨이퍼에 있어서, R30-1 mm 에지 롤-오프 파라미터에 대해 유의적으로 양호한 -7 mm의 값이 얻어진다. 에지로부터 2 mm 및 3 mm 거리에서, 모든 방사상 단면에 대해 평균하여 얻어진 곡선은 기준선 상부에 위치한다. R30-3 mm는 +21 nm이고, R30-2 mm는 +30 nm이다. 이것은 롤-업을 포함한다.
전처리 단계의 결과로서, 실리콘 웨이퍼의 이면 상에 R-1 mm에서 약 110 nm, R-2 mm에서 약 80 nm, 및 R-3 mm에서 약 50 nm의 양으로 실리콘을 증착했다.
HCl 에칭 처리 지속시간을 100초로 연장함으로써, 실리콘 웨이퍼의 이면 상의 증착을 더욱 증가시킬 수 있다. 그 결과, R-1 mm에서 -120 nm인 원래의 에지 롤-오프를 초과보상할 수 있고, 예를 들면 R-1 mm에서 +10 nm의 롤-업을 설정할 수 있다.
HCl 처리 지속시간을 약 90초로 하고 그 밖의 모든 공정 파라미터를 유지함으로써, 1 mm에서의 롤-오프를 완전히 보상할 수 있다. 이 경우, R30-1 mm는 제로와 같다.
H2 베이크 및 HCl 전처리 단계를 최적화함으로써, 에피택셜 코팅된 실리콘 웨이퍼의 R30-1 mm 파라미터를 -10 nm 내지 +10 nm 범위에서 임의의 값으로 설정할 수 있는 것으로 나타났다. 또한, 본 발명에 따른 방법을 이용함으로써, 에지 롤-오프의 완벽한 보상 및 작은 롤-업의 설정도 가능한 것으로 나타났다.
이하에서, 도 1 내지 도 9를 참조하여 본 발명을 설명한다.
도 1은, 직경이 300 mm인 폴리싱된 실리콘 웨이퍼의 두께를 라인 스캔(line scan)으로서 웨이퍼의 반경에 대해 플롯한 것이다. 에지 영역에서 현저한 두께 감소가 나타나 있다. 여기서는 2 mm의 에지 제외부(edge exclusion)를 기본으로 채택한다.
도 2는, 약 30 mm의 에지 영역으로 한정된 라인 스캔에 대해 상기 폴리싱된 실리콘 웨이퍼의 두께를 플롯한 것이다. 실리콘 웨이퍼의 에지로부터 -3 mm(측정 지점: 147) 내지 -2 mm(측정 지점: 148)인 거리에서 롤-오프는 약 0.02 ㎛로 나타나 있다.
다음으로, 도 3은 상기 폴리싱된 실리콘 웨이퍼에 형성된 층의 두께를, 에지 제외부를 뺀 실리콘 웨이퍼의 전체 직경을 포괄하는 라인 스캔에 대해 나타낸 것이다. 여기서는 전처리 시 이면에 형성된 층도 고려되어 있다. 이를 위해서, 측정된 값은 에피택셜 코팅된 웨이퍼와 폴리싱된 웨이퍼 사이의 두께 차에 의해 결정되었다. 웨이퍼의 중앙부 쪽보다는 에지 영역에서 더 두꺼운 층이 증착되었음을 알 수 있다.
이것은 에지 영역에서의 에피택셜층의 두께를 나타내는 도 4에서 더욱 명확하다. 측정 지점 147(에지로부터 -3 mm)과 148(에지로부터 -2 mm) 사이에서, 두께차는 약 0.02 ㎛로서, 에피택셜 증착 이전에 폴리싱된 실리콘 웨이퍼가 나타내는 에지 롤-오프에 대응한다. 따라서, 초기 형태에서의 두께 감소는 R-2 mm의 에지 영역으로의 에피택셜층에 의해 보상된다.
다음과 같은 공정 파라미터를 사용했다: 기판 없이 서셉터를 1,100℃로 가열함; H2 유량 60 slm 및 처리 지속시간 20초의 조건으로 H2 베이크 전처리함; H2 유량 50 slm 및 처리 지속시간 40초의 조건으로 HCl 에칭 처리함; 증착 온도 1,120℃, TCS 유량 17 slm 및 증착 지속시간 63초의 조건으로 TCS에 의한 에피택셜 증착함.
도 5는 최종적으로 라인 스캔에 대한 에피택셜 코팅된 실리콘 웨이퍼의 두께를 나타낸 것이다. 2 mm가 주어졌을 때, 에지 롤-오프는 나타나지 않고, 에피택셜층에 의해 완전히 보상되었다.
도 6은 약 30 mm의 에지 영역에 대한 에피택셜 코팅된 실리콘 웨이퍼의 두께를 나타낸 것이다. 에피택셜 코팅된 실리콘 웨이퍼의 에지 형태는 현저히 개선되었다. 2 mm의 에지 제외부가 주어졌을 때, 에지 롤-오프는 식별할 수 없다.
도 7은, 4 가지 상이한 HCl 전처리 지속시간에 대해, 각각의 경우 실리콘 웨이퍼의 이면 상의 에지 영역에 형성된 에피택셜층의 두께를 라인 스캔에 대해 나타낸 것이다. 어느 경우에도 수소 분위기 하에서 전처리(베이크)는 수행되지 않았다. 에칭 처리 지속시간을 변경함으로써, 목표 지향 방식으로, 실리콘 웨이퍼의 에지로부터 2 mm의 거리에서 10∼80 nm의 층 두께를 형성할 수 있는 것으로 나타난다. 에칭 처리 지속시간을 길게 하면, 에피택셜층이 더욱 내측으로 증착되는 것으 로 나타나는데, 이것은 에칭을 더 오래 함으로써 이면 상의 산화물이 더욱 내측으로 식각되어 제거되는 사실과 관련된다. 각각의 경우 에피택셜 증착은, 1,120℃의 증착 온도 및 17 slm의 TCS 유량으로 63초 동안 TCS에 의해 이루어졌다. 각각의 경우에 H2 유량은 50 slm이었다. 서셉터는 기판 없이 1,100℃로 미리 가열되었다.
도 8은, 7 가지 상이한 HCl 전처리 지속시간에 대해, 각각의 경우 실리콘 웨이퍼의 이면 상의 에지 영역에 형성된 에피택셜층의 두께를 라인 스캔에 대해 나타낸 것이다. 각각의 경우에 수소 분위기 하에서 20초의 전처리(베이크)를 수행했다. 에칭 처리 지속시간을 0초에서 120초로 변경함으로써, 목표 지향 방식으로, 실리콘 웨이퍼의 에지로부터 2 mm의 거리에서 10∼110 nm의 층 두께를 형성할 수 있는 것으로 나타난다. 에칭 처리 지속시간을 길게 하면, 에피택셜층이 더욱 내측으로 증착되는 것으로 나타나는데, 이것은 에칭을 더 오래 함으로써 이면 상의 산화물이 더욱 내측으로 식각되어 제거되는 사실과 관련된다. 각각의 경우 에피택셜 증착은, 1,120℃의 증착 온도 및 17 slm의 TCS 유량으로 63초 동안 TCS에 의해 이루어졌다. 각각의 경우에 H2 유량은 H2 전처리 동안에는 60 slm, HCl 처리 동안에는 50 slm이었다. 서셉터는 기판 없이 1,100℃로 미리 가열되었다.
도 9는, 5 가지 상이한 HCl 전처리 지속시간에 대해, 각각의 경우 실리콘 웨이퍼의 이면 상의 에지 영역에 형성된 에피택셜층의 두께를 라인 스캔에 대해 나타낸 것이다. 각각의 경우에 수소 분위기 하에서 60초 또는 120초의 전처리(베이크)를 수행했다. 에칭 처리 지속시간을 변경함으로써, 목표 지향 방식으로, 실리콘 웨이퍼의 이면 상 에지 영역에 30∼120 nm의 층 두께를 형성할 수 있는 것으로 나타난다. 에칭 처리 지속시간을 길게 하면, 에피택셜층이 더욱 내측으로 증착되는 것으로 나타나는데, 이것은 에칭을 더 오래 함으로써 이면 상의 생 산화물이 더욱 내측으로 식각되어 제거되는 사실과 관련된다. 따라서, 각각의 경우 H2 베이크 및 120초의 HCl 처리 지속시간에 의해, 증착은 에지로부터 13 mm의 거리(측정 지점 137 mm)의 영역으로 바로 이루어진다. 각각의 경우 에피택셜 증착은, 1,120℃의 증착 온도 및 17 slm의 TCS 유량으로 63초 동안 TCS에 의해 이루어졌다. 각각의 경우에 H2 유량은 H2 전처리 동안에는 60 slm, HCl 처리 동안에는 50 slm이었다. 서셉터는 기판 없이 1,100℃로 미리 가열되었다.
본 발명에 따른 실리콘 웨이퍼의 에피택셜 코팅 방법에 의하면, 높은 수율을 얻을 수 있을 뿐 아니라, 낮은 에지 롤-오프를 가진 에피택셜 코팅된 실리콘 웨이퍼를 제조할 수 있다.

Claims (14)

  1. 에피택셜 코팅된(epitaxially coated) 실리콘 웨이퍼를 제조하는 방법으로서,
    적어도 전면이 폴리싱되어 있는 복수의 실리콘 웨이퍼를 제공하고, 제공된 상기 실리콘 웨이퍼 각각을 에피택시 반응기(epitaxy reactor) 내의 서셉터(susceptor) 상에 위치시키고, 제1 단계에서는 수소 분위기 하에서, 제2 단계에서는 상기 수소 분위기 내로 에칭 매체(etching medium)를 첨가하여 전처리하고, 이어서 폴리싱된 상기 전면을 에피택셜 코팅하고, 상기 에피택시 반응기로부터 상기 코팅된 실리콘 웨이퍼를 꺼내는 일련의 공정에 의해, 연속적으로 각각의 실리콘 웨이퍼를 코팅하고,
    다음으로, 상기 서셉터를 수소 분위기 하에서 1,000℃ 이상의 온도로 가열하고, 소정 회수의 상기 에피택셜 코팅 후에 상기 서셉터의 에칭 처리 및 실리콘에 의한 상기 서셉터의 일시적 코팅(momentary coating)을 실시하는 것을 특징으로 하는
    실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    수소 분위기에서의 상기 전처리가, 0∼100 slm의 수소 유량으로 0∼120초 동안 실시되는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  3. 제2항에 있어서,
    수소 분위기에서의 상기 전처리가, 30∼60 slm의 수소 유량으로 실시되는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    수소 분위기 내로의 에칭 매체의 첨가에 의한 상기 전처리가, 0∼100 slm의 수소 유량으로 0∼120초 동안 실시되는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  5. 제4항에 있어서,
    수소 분위기 내로의 에칭 매체의 첨가에 의한 상기 전처리가, 30∼60 slm의 수소 유량으로 실시되는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 서셉터를 1,100℃ 이상의 온도로 가열하는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 서셉터는, 소정 온도로 가열된 후 그 온도에서 5∼15초 동안 유지되는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 에피택셜 코팅 시 소스 가스로서 트리클로로실란을 사용하고, 증착 온도는 1,050∼1,150℃인 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 서셉터의 처리 및 상기 실리콘 웨이퍼의 전처리 시에 상기 에칭 매체로서 염화수소를 사용하는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    제공되는 상기 실리콘 웨이퍼가, 단결정 실리콘, SOI 웨이퍼, 변형된 실리콘층을 가진 웨이퍼 또는 sSOI 웨이퍼로 만들어진 것임을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  11. 전면 및 이면을 포함하고, 적어도 상기 전면은 폴리싱되어 있고, 상기 전면 상에 에피택셜층이 형성되어 있는 실리콘 웨이퍼로서,
    회귀법(regression)에 의해 결정된 기준선에 대한 두께 측정에 의해 판정된 평균 단면의 편차(실리콘 웨이퍼의 에지로부터 1 mm의 거리에서 판정된 값)에 대응하여 파라미터 R30-1 mm가 -10 nm 내지 +10 nm인 것을 특징으로 하는
    실리콘 웨이퍼.
  12. 제11항에 있어서,
    파라미터 R30-1 mm가 -5 mm 내지 +5 mm인 것을 특징으로 하는 실리콘 웨이퍼.
  13. 제11항 또는 제12항에 있어서,
    형성된 상기 에피택셜층의 두께가 0.5∼5 ㎛인 것을 특징으로 하는 실리콘 웨이퍼.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼가, 단결정 실리콘, SOI 웨이퍼, 변형된 실리콘층을 가진 웨이퍼 또는 에피택셜 코팅이 제공된 sSOI 웨이퍼로 만들어진 것임을 특징으로 하는 실리콘 웨이퍼.
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