KR20060122751A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060122751A
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코나미 이즈미
마유미 야마구치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

마이크로머신에 포함된 미소 구조체 및 반도체 소자는 일반적으로 상이한 공정으로 제조된다. 본 발명의 목적은 동일한 절연 기판 상에 미소 구조체와 반도체 소자가 형성된 마이크로머신의 제조 방법을 제공하는 것이다. 본 발명의 특징은 금속을 이용하여 열결정화 또는 레이저 결정화된 다결정 실리콘을 포함하는 가동층을 가지고, 이 층의 하방 또는 상방에 공간을 갖는 마이크로머신에 있다. 이러한 다결정 실리콘은 고강도이며, 절연 표면 상에 형성됨으로써, 미소 구조체로서도 사용되며, 반도체 소자의 형성에 사용된다. 따라서, 동일 절연 기판 상에 미소 구조체와 반도체 소자가 형성된 반도체 장치를 형성할 수 있다.
반도체 소자, 미소 구조체, 반도체 장치, 다결정 실리콘.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 반도체 장치를 설명하기 위한 도면이고;
도 2a-2f는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 3a-3d는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 4a-4e는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 5a 및 5b는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 6a-6f는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 7a-7d는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 8a-8e는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 9a-9e는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 10a 및 10b는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 11a-11c는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 도면이고;
도 12a 및 12b는 본 발명의 반도체 장치의 일례를 설명하기 위한 도면이고;
도 13은 메모리 셀의 구조를 설명하기 위한 도면이고;
도 14a 및 14b는 메모리 셀의 구조를 설명하기 위한 도면이고;
도 15는 본 발명에 따른 반도체 장치의 일례를 설명하기 위한 도면이고;
도 16a 및 16b는 본 발명에 따른 반도체 장치의 일례를 설명하기 위한 도면이다.
일본 특허 공개 공보 제2004-1201호
본 발명은 동일 기판 위에 미소 구조체 및 반도체 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, MEMS로 불리는 미소 기계 시스템에 대한 연구가 활발하게 수행되고 있다. MEMS는 MicroElectroMechanical System의 약칭으로서, 간단하게 마이크로머신으로 불리기도 한다. 마이크로머신은 이동 가능한 3차원 구조의 미소 구조체와 반도체 소자를 갖는 전자 회로가 반도체 미세 가공 기술로 집적화된 미세 디바이스로 일반적으로 지칭된다. 상기 미소 구조체는 입체 구조와 가동부를 갖는다는 점에서 반도체 소자와는 상이하다. 또한, 스위치, 가변 용량, 액츄에이터 등의 기능을 가 질 수 있다.
마이크로머신은 컴퓨터를 이용한 중앙 처리에 의해 제어되는 종래의 장치와는 달리, 전자 회로를 이용하여 자체 내에서 미소 구조체를 제어할 수 있기 때문에, 자율 분산형 시스템으로서 구성될 수 있다. 자율 분산형 시스템은 센서로 얻어진 정보를 전자 회로에 의해 처리하고 액츄에이터를 통해 행동을 일으키는 일련의 동작을 수행할 수 있다.
이러한 마이크로머신에 대한 많은 연구가 행해지고 있다(참조 문헌 1: 일본 특허 공개 공보 제2004-1201호). 참조 문헌 1에서는 결정화된 박막상의 기계적 장치가 개시되어 있다.
마이크로머신에 포함된 미소 구조체 및 반도체 소자는 일반적으로 상이한 공정으로 제조되는데, 이는 마이크로 구조체의 제조에 희생층의 에칭 공정 등이 필요하여 미소 구조체의 제조 공정이 반도체 소자의 제조 공정과는 다르기 때문이다. 또한, 미소 구조체의 밀봉 방식이 주요한 문제가 된다. 실제 사용되는 마이크로머신에서의 반도체 소자와 미소 구조체의 제조 공정은 전술한 바와 같이 상이하기 때문에, 이들은 일반적으로 상이한 공정으로 형성된다.
그러나, 제조 원가의 절감 및 장치의 소형화를 달성하기 위해서는 미소 구조체 및 반도체 소자를 동일 공정으로 제조하는 방법이 바람직하다. 따라서, 본 발명의 목적은 동일한 절연 기판 상에 미소 구조체와 반도체 소자가 형성된 마이크로 머신의 제조 방법을 제공하는 것이다. 본 발명의 다른 목적은 전술한 방법으로 제조된 마이크로머신을 제공하는 것이다.
이들 목적을 달성하기 위해, 본 발명은 금속을 이용하여 열결정화 또는 레이저 결정화된 다결정 실리콘을 함유하는 층(본 명세서에서 구조층으로도 지칭됨)을 가지고, 이 층의 하방 또는 상방에 공간(중공으로도 지칭됨)을 갖는 마이크로머신 및 이 마이크로머신을 갖는 반도체 장치를 제공한다. 이러한 다결정 실리콘은 고강도이며, 유리 기판으로 대표되는 절연 표면 상에 형성됨으로써, 미소 구조체로서도 사용될 수 있으며, 자연적으로, 반도체 소자를 형성할 수도 있다. 따라서, 동일 절연 기판 상에 미소 구조체와 반도체 소자가 형성된 반도체 장치를 형성할 수 있다.
상기 공간은 단일층 구조 또는 적층 구조를 가질 수 있다. 이러한 공간은 콘택 홀을 통해 도입된 에칭제를 이용하여 희생층을 제거하는 것에 의해 형성된다. 따라서, 반도체 장치를 종단면으로 관찰시, 적층 구조의 공간은 콘택 홀 등을 이용하여 접속되는 것이 바람직하다. 또한, 공간은 상기 희생층의 제거 공정수를 줄이기 위해 콘택 홀 등을 이용하여 접속되는 것이 바람직하다. 다시 말해, 공간은 구조층(다결정 실리콘을 포함하는 층)의 상방 및 하방에 제공될 수 있으며, 구조층은 공간이 사이에 개재되도록 적층된다. 이 방식으로 구조층의 상방 및 하방에 제공된 공간은 구조층의 상방 및 하방에 제공된 희생층을 제거하는 것에 의해 형성된 다. 그러므로, 반도체 장치가 소정 방향으로 종단면도로 도시될 때, 제1 공간이 기판상에 있는 경우, 제1 구조층은 제1 공간 상에, 제2 공간은 제1 구조층 상에, 제2 구조층은 제2 공간 상에 있으며, 제1 및 제2 공간은 제1 및 제2 공간이 아닌 부분에 접속된다.
이러한 공간에 의해, 다결정 실리콘을 포함하는 층은 가동 상태로 된다. "가동 상태"는 예컨대, 상하 이동 또는 측면간 이동 가능 하다는 점에서 이동 가능한 상태를 의미하며, 또한 소정 축을 중심으로 회전 가능하다는 것도 포함한다. 따라서, 그 상방 및 하방의 공간 사이에 배치된 구조층(다결정 실리콘을 포함하는 층)은 공간의 존재로 인하여 상하 이동, 측면 간 이동, 또는 축 회전이 가능하다.
본 발명의 특정 구조에 대해 하기에 설명한다.
본 발명의 일 실시예에 따른 반도체 장치는 절연 표면 상에 전기 회로와 미소 구조체를 포함한다. 상기 전기 회로는 반도체 소자를 포함하고, 상기 미소 구조체는 금속을 이용한 열결정화 또는 레이저 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 갖는다.
본 발명의 다른 실시예에 따르면, 배선을 형성하는 전도층이 추가로 제공되어, 이 전도층을 통해 전기 회로 및 미소 구조체가 전기적으로 접속될 수 있다.
본 발명의 다른 실시예에 따르면, 절연 표면에 대향하는 대향 기판이 제공되며, 미소 구조체가 없는 영역에 대향하는 대향 기판의 영역에 보호층으로서 기능하는 절연층이 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 배선을 형성하는 전도층과 절연 표면에 대 향하는 대향 기판이 제공되어, 전도층을 통해 전기 회로와 미소 구조체가 전기적으로 접속될 수 있으며, 미소 구조체가 없는 영역에 대향하는 대향 기판의 영역에 보호층으로서 기능하는 절연층이 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 절연 표면 상에 형성된 제1 배선을 형성하는 제1 전도층과 상기 절연 표면에 대향하는 대향 기판이 추가로 제공된다. 미소 구조체가 없는 영역에 대향하는 대향 기판의 영역에 보호층으로서 기능하는 절연층이 제공될 수 있으며, 상기 보호층 상에 제2 배선을 형성하는 제2 전도층이 제공되며, 상기 제1 및 제2 전도층을 통해 전기 회로와 미소 구조체가 전기적으로 접속될 수 있다.
상기 대향 기판은 미소 구조체와 전기 회로를 보호할 수 있다. 미소 구조체와 전기 회로를 보호하는 보호 기능을 갖고 있는 한, 미소 구조체와 전기 회로의 보호에 보호막과 같은 소정의 절연 물질을 기판에 한정하지 않고 사용할 수 있다.
본 발명에서, 배선(전도층) 간 접속과 전기 회로와 미소 구조체 간 접속은 이방성 전도층을 통해 달성된다.
본 발명에서, 다결정 실리콘을 포함하는 가동층과 절연 표면 사이에 공간이 제공된다.
본 발명에서, 다결정 실리콘을 포함하는 가동층과 절연 표면 사이에 제1 공간이 제공되며, 다결정 실리콘을 포함하는 가동층과 다결정 실리콘을 포함하는 가동층 위에 제공된 층 사이에 제2 공간이 제공된다.
본 발명에서, 미소 구조체는 절연 표면 상에 제공된 금속 원소 또는 금속 화 합물을 포함하는 전도층과 그 전도층 상에 제공된 다결정 실리콘을 포함하는 가동층을 포함하며, 그 전도층과 다결정 실리콘을 포함하는 가동층 사이에 공간이 제공된다.
본 발명에서, 미소 구조체는 절연 표면 상에 제공된 금속 원소 또는 금속 화합물을 포함하는 전도층과, 이 전도층 상에 제공된 다결정 실리콘을 포함하는 가동층과, 상기 전도층과 다결정 실리콘을 포함하는 가동층 사이에 제공된 제1 공간과, 다결정 실리콘을 포함하는 가동층과 다결정 실리콘을 포함하는 가동층 상의 소정 층 사이에 제공된 제2 공간을 포함한다.
본 발명에서, 미소 구조체는 절연 표면 상에 제공된 다결정 실리콘을 포함하는 가동층과, 다결정 실리콘을 포함하는 가동층 상에 제공된 금속 원소 또는 금속 화합물을 포함하는 전도층과, 다결정 실리콘을 포함하는 가동층과 전도층 사이의 공간을 포함한다.
본 발명에서, 미소 구조체는 절연 표면 상에 제공된 다결정 실리콘을 포함하는 가동층과, 다결정 실리콘을 포함하는 가동층 상에 제공된 금속 원소 또는 금속 화합물을 포함하는 전도층과, 상기 전도층 상에 제공된 유기 재료 또는 무기 재료를 갖는 절연층을 포함하며; 다결정 실리콘을 포함하는 가동층과 전도층 사이에 제1 공간이 제공되며, 상기 전도층과 상기 절연층 사이에 제2 공간이 제공된다.
본 발명에서, 미소 구조체는 절연 기판 상에 제공된 다결정 실리콘을 포함하는 가동층과, 다결정 실리콘을 포함하는 가동층 상에 제공된 금속 원소 또는 금속 화합물을 갖는 전도층과, 이 전도층 상에 제공된 유기 재료 또는 무기 재료를 갖는 절연층을 포함하고; 다결정 실리콘을 포함하는 가동층과 전도층 사이에 공간이 제공된다.
본 발명의 실시 형태에 따른 반도체 장치 제조 방법은 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 절연 표면 상에 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 에칭으로 상기 희생층을 제거하는 단계를 포함한다.
본 발명의 다른 실시 형태의 반도체 장치 제조 방법은 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 절연 표면 상에 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 희생층 상에 무기 재료 또는 유기 재료를 갖는 제2 절연층을 형성하는 단계와, 상기 제2 절연층에 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내로 에칭제를 도입하는 것에 의해 상기 희생층을 제거하는 단계를 포함한다.
또한, 본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 제1 희생층 상에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와, 상기 제2 희생층 상에 제1 절연층을 형성하는 단계와, 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭에 의해 제거하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와, 상기 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 희생층 상에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와, 상기 제2 희생층 상에 제1 절연층을 형성하는 단계와, 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭에 의해 제거하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 절연 표면 상의 제1 및 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 제1 영역에 형성된 희생층을 에칭으로 제거하여 미소 구조체를 형성하는 단계와, 상기 제2 영역에 상기 다결정 실리콘을 포함하는 층, 전도층, 및 상기 절연층을 갖는 반도체 소자를 형성하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 절연 표면 상의 제1 및 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와, 상기 제1 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 희생층 상에 금속 원소 또는 금속 화합물을 포함하는 배선을 형성하는 제2 전도층을 형성하는 단계와, 상기 제1 영역에 형성된 희생층을 에칭으로 제거하여 미소 구조체를 형성하는 단계와, 상기 제2 영역에 상기 다결정 실리콘을 포함하는 층, 제1 전도층, 및 상기 절연층을 갖는 반도체 소자를 형성하는 단계와, 상기 미소 구조체와 상기 반도체 소자를 상기 배선을 통해 전기적으로 접속하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 제1 절연 표면 상의 제1 및 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포 함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 제1 영역에 형성된 희생층을 에칭으로 제거하여 미소 구조체를 형성하는 단계와, 상기 제2 영역에 상기 다결정 실리콘을 포함하는 층, 전도층, 및 상기 절연층을 갖는 반도체 소자를 형성하는 단계와, 제2 절연 표면 상에 상기 미소 구조체와 대향되지 않은 영역에 실리콘 산화물, 실리콘 질화물, 유기 재료 및 무기 재료로 이루어진 군에서 선택된 하나를 이용한 보호층이 되도록 절연층을 형성하는 단계와, 상기 제1 절연 표면과 제2 절연 표면을 부착하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 제1 절연 표면 상의 제1 및 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 희생층 상에 금속 원소 또는 금속 화합물을 포함하는 제1 배선을 형성하는 단계와, 상기 제1 영역에 형성된 희생층을 에칭으로 제거하여 미소 구조체를 형성하는 단계와, 상기 제2 영역에 상기 다결정 실리콘을 포함하는 층, 전도층, 및 상기 절연층을 갖는 반도체 소자를 형성하는 단계와, 상기 미소 구조체와 상기 반도체 소자를 상기 제1 배선을 통해 전기적으로 접속하는 단계와, 제2 절연 표면 상에 상기 미소 구조체와 대향되지 않은 영역에 실리콘 산화물, 실리콘 질화물, 유기 재료 및 무기 재료로 이루어진 군에서 선택된 하나를 이용한 보호층이 되도록 절연층을 형성하는 단계와, 상기 제1 절연 표면과 제2 절연 표면을 부착하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 절연 표면 상의 제1 및 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 금속 원소 또는 금속 화합물을 포함하는 전도층을 형성하는 단계와, 상기 전도층 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층을 형성하는 단계와, 상기 절연층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 희생층을 형성하는 단계와, 상기 희생층 상에 금속 원소 또는 금속 화합물을 포함하는 제1 배선을 형성하는 단계와, 상기 제1 영역에 형성된 희생층을 에칭으로 제거하여 미소 구조체를 형성하는 단계와, 상기 제2 영역에 상기 다결정 실리콘을 포함하는 층, 전도층, 및 상기 절연층을 갖는 반도체 소자를 형성하는 단계와, 상기 미소 구조체와 상기 반도체 소자를 상기 제1 배선을 통해 전기적으로 접속하는 단계와, 제2 절연 표면 상에 상기 미소 구조체와 대향되지 않은 부분에 실리콘 산화물, 실리콘 질화물, 유기 재료 및 무기 재료로 이루어진 군에서 선택된 하나를 이용한 보호층을 형성하는 단계와, 상기 보호층 상에 금속 원소 또 는 금속 화합물을 포함하는 제2 배선을 형성하는 단계와, 상기 제1 절연 표면과 제2 절연 표면을 부착하여, 제1 배선과 제2 배선을 전기적으로 접속하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상의 제1 영역에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 제1 영역에 형성된 제1 희생층 위와 상기 기판 상의 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 상기 제1 영역과 제2 영역에 형성된 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제1 전도층을 형성하는 단계와, 상기 제2 희생층과 제1 전도층 상에 제1 절연층을 형성하는 단계와, 상기 제1 영역에 있는 제1 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하여, 미소 구조체를 형성하는 단계와, 상기 제2 영역에 다결정 실리콘을 포함하는 상기 층과 제1 전도층을 포함하는 반도체 소자를 제조하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상의 제1 영역에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와, 상기 제1 영역에 형성된 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 제1 영역에 형성된 제1 희생층 위와 기판 상의 제2 영역에 금속을 이 용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 상기 제1 영역과 제2 영역에 형성된 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제2 전도층을 형성하는 단계와, 상기 제2 희생층과 제2 전도층 상에 제1 절연층을 형성하는 단계와, 상기 제1 영역에 있는 제1 희생층과 제2 희생층의 일부 또는 전부를 에칭으로 제거하여, 제1 영역에 미소 구조체를 형성하는 단계와, 상기 제2 영역에 다결정 실리콘을 갖는 상기 층과 제2 전도층을 구비하는 반도체 소자를 제조하는 단계를 포함한다.
본 발명의 다른 실시예에서, 제1 절연층에 콘택 홀이 제공되며, 상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층이 형성되며, 상기 제1 영역에 있는 제1 희생층과 제2 희생층의 일부 또는 전부가 에칭으로 제거된다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 제1 희생층 상에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와, 상기 제2 희생층 상에 제1 절연층을 형성하는 단계와, 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와, 상기 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 희생층 상에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와, 상기 제2 희생층 상에 제1 절연층을 형성하는 단계와, 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 제1 영역에 형성된 상기 제1 희생층 위와 기판 상의 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 상기 제1 영역과 제2 영역에 형성된 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제1 전 도층을 형성하는 단계와, 상기 제2 희생층과 제1 전도층 상에 제1 절연층을 형성하는 단계와, 상기 제1 영역에 있는 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 제거하여, 상기 제1 영역에 미소 구조체를 형성하는 단계와, 상기 제2 영역에 다결정 실리콘을 갖는 상기 층과 상기 제1 전도층을 구비하는 반도체 소자를 제조하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 포함한다.
본 발명의 다른 실시 형태에 따른 반도체 장치 제조 방법은 기판 상의 제1 영역에 금속 원소 또는 금속 화합물을 포함하는 제 1 전도층을 형성하는 단계와, 상기 제1 영역에 형성된 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와, 상기 제1 영역에 형성된 상기 제1 희생층 위와 기판상의 제2 영역에 금속을 이용하는 것에 의해 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와, 상기 제1 영역과 제2 영역에 형성된 다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제2 전도층을 형성하는 단계와, 상기 제2 희생층과 제2 전도층 상에 제1 절연층을 형성하는 단계와, 상기 제1 영역에 있는 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 제거하여, 상기 제1 영역에 미소 구조체를 형성하는 단계와, 상기 제2 영역에 다결정 실리콘을 갖는 상기 층과 상기 제2 전도층을 구비하는 반도체 소자를 제조하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 기판과 대향 기판을 서로 대향되도록 부착하는 단 계를 포함한다.
또한, 본 발명의 다른 실시예는 제1 절연층에 콘택 홀을 제공하는 단계와, 상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와, 제1 영역에 있는 제1 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계와, 기판과 상기 대향 기판을 이들이 서로 대향되도록 하고 상기 제3 및 제4 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료로 부착하는 단계를 포함한다.
본 발명의 다른 실시예는 제1 절연층에 제1 콘택 홀을 제공하는 단계와, 상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와, 상기 제3 전도층 상에 제3 절연층을 형성하는 단계와, 상기 제3 절연층에 제2 콘택 홀을 제공하는 단계와, 상기 제3 절연층 위와 상기 제2 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제5 전도층을 형성하는 단계와, 제1 영역에 있는 제1 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와, 대향 기판 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계와, 기판과 상기 대향 기판을 이들이 서로 대향되도록 하고 상기 제5 및 제4 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료로 부착하는 단계를 포함한다.
본 발명의 다른 실시예에서, 상기 제2 절연층은 상기 제1 및 제2 희생층의 일부 또는 전부가 에칭으로 제거된 부분에 대향되지 않은 부분에 형성된다.
본 발명의 다른 실시예에서, 상기 기판은 절연 표면을 갖는 기판이다.
본 발명의 다른 실시예에서, 소정의 선택 영역에 부가된 금속을 이용하여 열결정화 또는 레이저 결정화에 의해 결정화된 다결정 실리콘은 다결정 실리콘을 포함하는 층의 용도로 사용된다.
본 발명의 다른 실시예에서, 소정의 선택 영역에 부가된 금속을 이용하여 열결정화 또는 레이저 결정화에 의해 결정화된 다결정 실리콘과 비정질 실리콘의 층으로 된 적층물은 다결정 실리콘을 포함하는 층의 용도로 사용된다.
본 발명의 다른 실시예에서, Ni, Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu 및 Au 중 일 종 이상이 다결정 실리콘의 결정화를 위한 금속으로 사용된다.
제1 공간 내지 제5 공간은 편의를 위해 명명된 것임에 주의하여야 한다. 예컨대, 부분 연속 공간은 별도로 제1 공간 및 제2 공간으로서 지칭될 수 있다.
본 발명은 니켈(Ni)과 같은 금속을 이용하여 결정화된 다결정 실리콘을 미소 구조체의 구조층 및 반도체 소자의 활성층으로 사용하는 것에 의해, 외력이나 응력에 강한 미소 구조체와 소자 특성이 우수한 반도체 소자를 동일 기판 상에 형성하고 있는 반도체 장치를 제공한다. 또한, 본 발명에 따르면, 동일 기판 상에 미소 구조체와 반도체가 형성되며; 따라서, 조립이나 패키징을 요하지 않는 저가의 반도체 장치를 얻을 수 있다.
이하, 본 발명의 실시 형태 및 실시예들을 도면을 참조로 하여 상세히 설명한다. 그러나, 본 발명은 본 발명의 취지와 범위를 벗어나지 않고 실시 형태와 그 상세가 다양하게 변형될 수 있음을 당업자들은 용이하게 이해할 수 있으므로, 하기의 설명에 한정되지 않는다. 그러므로, 본 발명은 하기의 설명에 한정되는 것으로 해석되어서는 안된다. 덧붙여, 도면을 참조로 한 발명의 구조의 설명을 위한 상세한 설명 부분에서 동일 기능을 갖는 부분 또는 동일 부분을 지시하는 동일 참조 번호는 다른 도면에도 공통적으로 사용된다.
(실시 형태 1)
본 실시 형태에서는 반도체 장치 및 그 제조 방법의 구성 예를 도면을 참조로 설명한다.
본 발명의 반도체 장치는 마이크로머신의 분야이며, 그 크기는 마이크로미터 내지 밀리미터의 단위이다. 또한, 기계적 장치에 내장된 성분으로서의 반도체 장치를 제조하는 경우, 반도체 장치는 조립시 다루기 용이하도록 미터 단위일 수 있다.
도 1은 본 발명의 반도체 장치의 개략도이다.
본 발명의 반도체 장치(11)는 반도체 소자를 포함하는 전기 회로부(12)와 미소 구조체로부터 형성된 구조부(13)를 포함한다. 상기 전기 회로부(12)는 미소 구조체를 제어하기 위한 제어 회로(14), 외부 제어 기기(10)와 통신하는 인터페이스(15) 등을 포함한다. 또한, 상기 구조부(13)는 센서(16), 액츄에이터(17), 스위치 등을 포함하며, 이들은 미소 구조체로부터 형성된다.
또한, 전기 회로부(12)는 구조부(13)에 의해 얻어진 정보를 처리하는 중앙 처리 장치(CPU)와, 처리된 정보를 저장하는 메모리 등을 포함할 수 있다.
외부 제어 기기(10)는 반도체 장치(11)의 제어를 위한 신호를 송신하고, 반도체 장치(11)에 의해 얻어진 정보를 수신하고, 반도체 장치(11)로 구동 전력을 공급하는 등의 동작을 위한 장치이다.
본 발명은 상기 구성예에 한정되지 않는다. 본 발명은 미소 구조체의 제어를 위한 반도체 소자를 갖는 전기 회로와 그 전기 회로에 의해 제어되는 미소 구조체를 포함하는 반도체 장치이므로, 다른 부분의 구조는 도 1에 한정되지 않는다.
일반적으로, 밀리미터 이하 단위의 미소 대상물의 취급시, 미소 대상물의 구조를 연장시키고, 사람 또는 컴퓨터가 그 정보를 취득하여 그 공정 및 동작을 결정하고, 그 동작을 집약시켜 미소 대상물로 전달하는 처리가 필요하다.
도 1에 도시된 본 발명에 따른 반도체 장치는 단지 사람이나 컴퓨터가 광범위한 지시를 행하는 것으로 미소 대상물을 취급할 수 있다. 구체적으로, 사람이나 컴퓨터가 목적을 정하여 명령을 내리면, 반도체 장치는 센서 등을 이용하여 대상물에 대한 정보를 취득하고, 정보를 처리하여 동작을 행할 수 있다.
전술한 예에서, 대상물은 미소한 것으로 가정된다. 이러한 대상물은 예컨대, 미터 단위의 자체 크기를 갖는 대상물에 의해 주어진 미소 신호(예, 광 또는 압력의 미소 변화) 등을 포함한다.
다음에, 도 2a-5b를 참조하여 전술한 본 발명의 반도체 장치의 제조를 위해 동일 기판 상에 미소 구조체와 반도체 소자를 제조하는 방법을 설명한다. 각 도면은 상면도 또는 대응하는 상면도의 O-P 라인 또는 Q-R 라인을 따라 취한 종단면도 이다.
본 발명의 미소 구조체 및 반도체 소자는 절연 표면을 갖는 기판(이하, 절연 기판으로 칭함) 상에 집적될 수 있다. 여기서, 절연 기판은 유리 기판, 석영 기판, 플라스틱 기판 등이다. 또한, 상부에 절연층이 형성되는 금속 등으로 되어 있는 전도성 기판과 실리콘 등으로 되어 있는 반도체 기판과 같은 기판이 사용될 수 있다. 미소 구조체 및 반도체 소자가 플라스틱 기판 상에 집적되는 경우, 높은 유연성의 박형 반도체 장치가 형성될 수 있다. 또한, 박형 반도체 장치는 연마 등의 방법으로 유리 기판을 얇게 하는 것에 의해 형성될 수 있다.
우선, 절연 표면을 갖는 기판 상에 하지막(102)을 형성한다(도 2a 및 도 2b). 하지막(102)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막과 같은 단일층의 절연막 또는 이들의 적층막으로 형성될 수 있다. 여기서, 하지막(102)으로서 2-층 구조를 이용하는 경우가 설명되지만, 하지막(102)은 단일층 구조의 절연막 또는 2이상의 절연층이 적층된 구조를 가질 수 있다.
하지막(102)의 제1 층으로서, 반응 가스로 SiH4, NH3, N2O 및 H2를 이용한 플라즈마 CVD 방법으로 10nm~200nm(바람직하게는 50nm~100nm)의 두께로 실리콘 산질화막을 형성할 수 있다. 이 실시 형태에서는 막 두께가 50nm인 실리콘 산질화막을 형성한다. 그런 다음, 하지막(102)의 제2 층으로서, 반응 가스로 SiH4 및 N2O를 이용한 플라즈마 CVD 방법으로 상기 제1 층 위에 50nm~200nm(바람직하게는 100nm~150nm)의 두께로 실리콘 산질화막을 형성할 수 있다. 이 실시 형태에서는 막 두께가 100nm인 실리콘 산질화막을 형성한다.
다음, 상기 하지막(102) 상에 제1 희생층(103)을 형성하고 패터닝으로써 임의의 형태로 형성한다(도 2a 및 도 2b). 제1 희생층(103)은 스퍼터링, CVD 등의 방법으로 텅스텐, 실리콘 질화물 등의 금속 또는 실리콘의 일 성분 또는 화합물의 재료로 형성될 수 있다. 패터닝시, 포토리소그래피 공정으로 레지스트 마스크가 형성되고, 이방성 건식 에칭이 행해진다. 희생층은 나중 공정에서 제거될 층으로 지칭되며, 그 희생층의 제거를 통해 공간이 형성된다. 이러한 희생층은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물, 또는 실리콘 질화물을 포함하는 재료로 형성될 수 있다. 또한, 희생층은 전도체 또는 절연체일 수 있다.
제1 희생층(103)의 막 두께는 제1 희생층(103)의 재료, 미소 구조체의 구조 및 동작 방법, 희생층의 제거를 위한 에칭 방법 등의 여러 가지 요인을 고려하여 결정된다. 예를 들면, 제1 희생층(103)이 과도하게 얇으면, 에칭제가 확산되지 않아서 에칭이 이루어지지 않는다. 또한, 에칭 후에, 구조층에 버클링(좌굴) 등이 일어날 수 있다. 또한, 예를 들면, 희생층 하부에 전도층이 형성되고 미소 구조체가 정전기력으로 동작되는 경우, 구체적으로, 전도층과 구조층 사이의 정전기력으로 미소 구조체를 동작시키는 경우, 제1 희생층이 과도하게 두꺼우면, 미소 구조체가 구동되지 않을 수 있는 위험이 있다. 제1 희생층(103)은 예컨대, 0.5㎛ 이상 3㎛ 이하, 바람직하게는 1~2.5㎛의 두께를 갖는다.
또한, 높은 내부 응력을 갖는 재료를 희생층으로서 사용한 경우, 두꺼운 희생층은 한 번에 형성될 수 없다. 이 경우, 제1 희생층은 성막 및 패터닝을 반복하 는 것으로 두껍게 형성할 수 있다.
다음, 반도체 소자를 형성하는 반도체층(104) 및 미소 구조체를 형성하는 구조층(105)이 되는 반도체층을 형성한 후 이를 패터닝으로 임의의 형태로 형성한다(도 2c 및 도 2d). 반도체층(반도체층(104)과 구조층(105)을 집합적으로 반도체층으로 지칭함)은 실리콘을 포함하는 재료로 형성될 수 있다. 실리콘 포함 재료는 실리콘으로 된 재료, 대략 0.01 atomic%~4.5 atomic%의 게르마늄을 함유한 실리콘-게르마늄 재료 등일 수 있다.
구조층(105)의 재료와 막 두께는 제1 희생층(103)의 재료, 구조층(105)의 재료, 미소 구조체의 구조, 희생층의 제거를 위한 에칭 방법 등의 여러 가지 요인을 고려하여 결정된다. 예를 들면, 구조층(105)이 너무 두껍게 형성되면, 내부 응력이 분배되어 뒤틀림 또는 버클링의 요인이 될 수 있다. 역으로, 내부 응력이 매우 불균등 분배된 재료를 이용하여 형성된 구조층(105)을 사용하여 미소 구조체를 형성할 수 있다. 또한, 구조층(105)이 얇으면, 희생층의 에칭이 사용되는 용액의 표면 장력에 따라 미소 구조체에 버클링이 야기될 위험이 있다. 그러므로, 구조층의 두께는 버클링 등을 야기하지 않도록 설정된다. 예컨대, 본 실시 형태에서 반도체층을 사용하여 구조층(105)을 제조하는 경우, 막 두께는 바람직하게는 0.5~10㎛이다.
또한, 반도체층은 결정질 구조 또는 비정질 구조인 재료로 형성될 수 있다. 이 실시 형태에서, 비정질 반도체층은 형성 후에 열처리를 통해 결정화하여 결정질 반도체층을 형성한다. 이 열처리용으로 레이저 빔 대신에 가열로, 레이저 조사, 또는 램프 광 조사(이하, 램프 어닐닝으로 지칭됨) 또는 이들의 조합이 이용될 수 있다.
레이저 방사를 이용하는 경우, 연속 발진형 레이저 빔(CW 레이저 빔) 또는 펄스 발진형 레이저 빔이 사용될 수 있다. 레이저 빔으로서, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 동증기 레이저(copper vapor laser), 금증기 레이저(gold vapor laser) 중 일종 또는 복수 종으로부터 발진되는 빔을 사용할 수 있다. 이러한 레이저 빔의 기본파, 해당 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사하는 것에 의해 대입경(large grain) 결정이 얻어질 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)를 사용할 수 있다. 이때, 레이저 빔은 대략 0.01MW/cm2~100MW/cm2(바람직하게는 0.1MW/cm2~10MW/cm2)의 에너지 밀도를 갖는 것이 필요하다. 또한, 조사는 대략 10cm/sec~2000cm/sec의 주사 속도로 수행된다.
상기 조사를 위해 연속 발진의 기본파 레이저 빔과 연속 발진의 고조파 레이저 빔을 사용할 수 있다. 다른 방안으로, 연속 발진의 기본파 레이저 빔과 펄스 발진의 고조파 레이저 빔을 상기 조사에 사용할 수 있다. 복수의 레이저 빔의 조사로써 에너지가 보충될 수 있다.
또한, 펄스 발진 레이저 빔에 의해 반도체층이 용융된 이후에 반도체층이 고 화되기 이전에 다음의 펄스 발진 레이저 빔으로 조사될 수 있도록 소정의 반복률로 레이저 발진되는 펄스 발진 레이저 빔을 사용할 수 있다. 레이저 빔의 특정 반복률은 10MHz 이상이고, 이 수치는 수십 Hz 내지 수백 Hz의 통상의 주파수 대역에 비해 훨씬 높은 주파수 대역이다.
다른 열처리로서, 비정질 반도체층은 가열로를 이용하는 경우, 400~550℃에서 20 시간 동안 가열된다. 이 경우, 온도는 400~550℃ 범위에서 점진적으로 증가하도록 다단계로 설정되는 것이 바람직하다. 약 400℃의 저온에서 초기 가열 공정에 의해 수소 등이 비정질 반도체층에서 분리되기 때문에, 결정화에 기인한 막 조도(roughness)가 저하될 수 있다. 또한, 바람직하게는 결정화를 촉진시킬 수 있는 니켈과 같은 금속 원소이 비정질 반도체층 상에 형성되어 열처리 온도를 떨어뜨리게 된다. 금속 원소으로서, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 또는 Au 등의 금속이 사용될 수 있다.
전술한 레이저 조사는 결정질 반도체층을 형성하도록 열처리에 부가될 수 있다.
따라서, 전술한 바와 같이 형성된 구조층(105)의 결정 구조는 거의 단결정 구조를 가질 수 있다. 그러므로, 구조층(105)의 인성을 증가시킬 수 있다. 형성된 반도체층(본 실시 형태에서는 실리콘으로 형성됨)은 금속을 이용한 열결정화 또는 레이저 결정화에 의해 결정화된다. 따라서, 구조층의 재료로서 통상의 다결정 실리콘을 이용한 경우에 비해 고인성의 구조층(105)을 얻을 수 있다. 통상의 다결정 실리콘은 금속을 사용하지 않는 열결정화 만으로 형성된 다결정 실리콘으로 지 칭된다. 따라서, 구조층(105)의 인성은 연속 입계를 갖는 반도체층이 결정화 공정으로 얻어지기 때문에 증가될 수 있다. 구조층(105)은 비정질 실리콘이나 종래의 열결정화로 얻어지는 다결정 실리콘과는 달리, 입계에서 공유 결합이 깨지지 않는 결정질 구조를 갖는다. 따라서, 입계에 기인한 결함으로 야기되는 응력 집중이 생기지 않는다. 결국, 통상의 다결정 실리콘에 비해 파괴 응력이 높다.
또한, 금속을 사용하여 형성된 결정질 실리콘은 연속 입계를 갖는다. 따라서, 전자 이동도가 높을 때 정전기력에 의해 미소 구조체가 제어되는 경우 구조층의 재료로서 적합하다.
또한, 결정화 촉진 금속을 사용하여 결정질 실리콘이 형성될 때, 상기 결정질 실리콘은 금속을 포함할 수 있다. 그러므로, 미소 구조체는 전도성일 수 있으며, 이는 정전기력으로 미소 구조체가 제어되는 반도체 장치에 적합하다.
결정화 촉진 금속은 반도체 장치의 오염원이기 때문에, 결정화 이후에 제거되거나 감소될 수 있다. 이 경우, 열처리 또는 레이저 조사에 의한 결정화 이후에, 게터링 싱크(gettering sink)가 되는 층이 반도체층 상에 형성되어 열처리됨으로써 금속을 상기 게터링 싱크로 이동시키게 되고, 따라서 금속은 제거되거나 감소될 수 있다. 상기 게터링 싱크로서 다결정반도체층 또는 불순물 첨가 반도체층이 사용될 수 있다. 예를 들면, 아르곤 등의 불활성 원소가 첨가된 다결정 반도체층이 반도체층 상에 형성되어, 게터링 싱크로서 사용될 수 있다. 불활성 원소의 첨가시, 다결정 반도체층에 왜곡이 생길 수 있으며, 그 왜곡을 이용하여 금속을 효율적으로 포획할 수 있다. 다른 방식으로, 인과 같은 원소를 첨가하여 반도체층을 형성함으로써 금속을 포획할 수 있다.
이러한 공정을 통해 제조된 다결정 실리콘은 구조층(105)에서와 마찬가지로 사용될 수 있다. 또한, 구조층(105)에 전도성이 요구될 때, 전도성을 띠도록 인, 비소 또는 붕소 등의 불순물 원소를 구조층(105)에 첨가할 수 있다. 전도성 미소 구조체는 정전기력으로 제어되는 반도체 장치에 적합하다.
또한, 이러한 다결정 실리콘은 반도체층(104)에도 적합하다. 전술한 바와 같이, 본 발명의 다결정 실리콘은 연속 입계를 갖도록 제조된다. 따라서, 전자의 이동도가 증가될 수 있어서, 반도체 소자의 성능이 향상될 수 있다.
다음, 구조층(105)의 상부면을 덮는 제1 절연층(106)을 반도체층(104)과 구조층(105) 상에 형성한다(도 2c 및 도 2d). 반도체층(104) 상에 형성된 제1 절연층(106)은 게이트 절연층으로서 기능한다. 제1 절연층(106)은 실리콘 산화물 또는 실리콘 질화물과 같은 실리콘 함유 재료를 이용한 플라즈마 CVD 또는 스퍼터링에 의해 하지막(102)과 유사하게 형성될 수 있다. 본 실시 형태에서 실리콘 산질화막은 플라즈마 CVD에 의해 제1 절연층(106)으로서 115nm 두께로 형성된다(조성비: Si=32%, O=59%, N=7%, 및 H=2%). 물론, 제1 절연층(106)은 실리콘 산질화막으로 한정되지 않으며, 실리콘을 포함하는 다른 절연층이 단일층 또는 적층 구조로 사용될 수 있다.
도한, 제1 절연층(106)의 재료로서, 예컨대, 하프늄(Hf) 산화물과 같은 고유전율의 금속 산화물을 사용할 수 있다. 이러한 고유전율의 재료를 게이트 절연층에 적용시, 반도체 소자는 저전압으로 구동될 수 있으며, 따라서 저전력 반도체 장 치를 얻을 수 있다.
또한, 제1 절연층(106)은 고밀도 플라즈마 처리에 의해 형성될 수 있다. 고밀도 플라즈마 처리는 플라즈마 밀도가 1×1011cm-3 이상, 바람직하게는 1×1011cm-3 내지 9×1011cm-3이고, 마이크로파와 같은 고주파(예, 2.45 GHz)를 사용하는 플라즈마 처리이다. 이러한 조건하에서 플라즈마 생성시, 낮은 전자 온도는 0.2eV~2eV이다. 따라서, 낮은 전자 온도가 특징인 고밀도 플라즈마에 의해, 막은 활성 종의 운동 에너지가 낮기 때문에 플라즈마 손상이 낮고 결함이 적게 형성될 수 있다.
반도체층(104)과 구조층(105)이 형성되는 기판은 이러한 플라즈마 처리가 가능한 성막 챔버 내에 설치되며, 플라즈마 생성을 위한 안테나인 전극과 타겟 사이의 간격을 20mm~ 80mm, 바람직하게는 20mm~60mm 떨어뜨려서 성막 공정이 수행된다. 이러한 고밀도 플라즈마 처리는 저온 공정(기판 온도: 400℃ 이하)을 가능케 할 수 있다. 따라서, 내열성이 낮은 유리 또는 플라스틱을 기판(101)으로서 사용할 수 있다.
이러한 절연층의 성막 분위기는 질소 또는 산소 분위기일 수 있다. 질소 분위기는 전형적으로 질소와 희유 기체가 혼합된 분위기, 또는 질소, 수소 및 희유 기체가 혼합된 분위기이다. 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 일종을 희유 기체로서 사용할 수 있다. 또한, 산소 분위기는 전형적으로 산소 및 희유 기체가 혼합된 분위기; 산소, 수소 및 희유 기체가 혼합된 분위기; 또는 일산화이질소와 희유 기체가 혼합된 분위기이다. 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 일종을 희유 기체로서 사용할 수 있다.
전술한 바와 같이 형성된 절연층은 치밀하여 제1 절연층(106)의 형성시 다른 막에 미소한 손상을 야기한다. 또한, 고밀도 플라즈마 처리에 의해 형성된 절연층은 그 절연층과 이에 접촉되는 층 사이의 계면 상태를 향상시킨다. 예를 들면, 고밀도 플라즈마 처리에 의해 제1 절연층(106)이 형성될 때, 반도체층과의 계면의 상태가 향상될 수 있다. 따라서, 반도체 소자의 전기적 성질이 향상될 수 있다. 또한, 구조층 상에 절연층을 형성시, 미소 구조체에 대한 손상을 저감시킬 수 있고, 구조층(105)의 강도를 유지할 수 있다.
여기서, 제1 절연층(106)의 형성을 위해 고밀도 플라즈마 처리를 이용하는 것으로 설명되고 있지만, 반도체층도 역시 고밀도 플라즈마 처리될 수 있다. 반도체층의 표면은 고밀도 플라즈마 처리에 의해 재형성되므로 계면의 상태가 개선되며, 반도체 소자의 전기적 성질이 개선될 수 있다.
또한, 고밀도 플라즈마 처리는 상기 제1 절연막(106) 이외의 다른 절연막과 하지막(102) 형성을 위해 이용될 수 있다.
다음, 상기 제1 절연막(106) 상에, 반도체 소자를 형성하는 게이트 전극(107) 및 미소 구조체를 형성하는 제2 희생층(108)이 되는 제1 전도층을 형성한 후 패터닝으로 임의의 형태로 형성한다(도 2e 및 도 2f). 제1 전도층(게이트 전극(107) 및 제2 희생층(108)을 제1 전도층으로 총칭함)은 스퍼터링, CVD 등으로 텅스텐과 같은 전도성 금속 또는 화합물의 재료로 형성될 수 있다.
제1 전도층은 제2 희생층(108)이 된다. 제2 희생층(108) 및 제1 희생 층(103)의 동시 에칭시, 제2 희생층(108)은 텅스텡 등과 같이 제1 희생층(103)과 동일한 재료로 형성되는 것이 바람직하다. 그러나, 본 발명은 이들 재료에 한정되지 않으며, 제1 희생층(103) 및 제2 희생층(108)은 다른 재료로 형성될 수 있다.
제1 전도층은 반도체 소자의 게이트 전극(107)이 된다. 제1 전도층은 다른 전도도의 재료를 포함하는 적층 구조를 갖도록 형성되어, 테이퍼 형태로 에칭될 수 있어서, 게이트 전극(107)을 형성한다. 도 2e 및 도 2f는 단일층 구조를 사용한 게이트 전극의 제조예를 도시한다.
패터닝을 위해, 포토리소그래피 공정으로 레지스트 마스크를 형성하고 건식 에칭으로 이방성 에칭시킨다. 에칭의 예로서, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭을 이용할 수 있다. 여기에서, 에칭 조건(코일 전극에 인가되는 전력량, 기판(101) 측의 전극에 인가되는 전력량, 기판(101) 층의 전극의 온도 등)이 결정된다. 에칭 가스로서, Cl2, BCl3, SiCl4, CCl4 등으로 대표되는 염소계 가스; CF4, SF6, NF3 등으로 대표되는 불소계 가스; 또는 O2를 적절히 사용할 수 있다.
다음, 반도체 소자를 구성하는 반도체층(104)에 불순물 원소를 첨가하여 n-형 불순물 영역(112)과 p-형 불순물 영역(111)을 형성한다(도 3a 및 도 3b). 이러한 불순물 영역은 포토리소그래피 공정으로 레지스트 마스크를 형성하고 불순물 원소를 첨가하는 것으로 선택적으로 형성될 수 있다. 불순물 원소는 이온 도핑 또는 이온 주입으로 첨가된다. n-형 전도성을 부여하는 불순물 원소로서 인(P), 비 소(As)가 대표적으로 사용되며, p-형 전도성을 부여하는 불순물 원소로서 붕소(B)가 사용될 수 있다. n-형 불순물 영역(112)과 p-형 불순물 영역(111)에는 n-형 전도성을 부여하는 불순물 원소를 1×1020/cm3 내지 1×1021/cm3의 농도 범위로 첨가하는 것이 바람직하다.
후속하여, 실리콘 질화물 등의 질소 화합물과 실리콘 산화물 등의 산화물의 절연층을 플라즈마 CVD로 형성하고, 절연층을 수직 방향으로 이방성 에칭하여, 게이트 전극(107) 및 제2 희생층(108)의 측면과 접촉하는 절연층을 형성한다[이하, 측벽(109)로 칭함](도 3a 및 도 3b). 상기 측벽(109)의 사용으로, 게이트 길이 감소로 야기되는 단 채널 효과를 방지할 수 있다.
다음, n-형 불순물 영역(112)을 갖는 반도체층(104)에 소정의 불순물 원소를 첨가하여, 상기 측벽(109) 저면에 제공되는 n-형불순물 영역(112) 보다 고농도인 고농도 n-형 불순물 영역(110)을 형성한다.
또한, 게이트 전극(107)을 다른 전도성의 적층 구조를 갖는 테이퍼 형태로 제조하는 경우, 측벽(109)의 형성은 필수 사항이 아니다. 이것은 테이퍼 형태를 갖도록 제조된 게이트 전극을 사용하는 경우, 불순물 원소 첨가시 n-형 불순물 영역(112)과 고농도 n-형 불순물 영역(110)이 한 번에 형성될 수 있기 때문이다.
불순물 영역의 형성 후에, 불순물 원소를 활성화시키기 위해 열처리, 적외선 광 조사, 또는 레이저 조사를 수행한다. 또한, 활성화와 동시에, 제1 절연층(106) 또는 제1 절연층(106)과 반도체층(104) 사이의 계면에 대한 플라즈마 손상을 치유 할 수 있다. 상온에서 300℃의 분위기에서 표면 또는 후면으로부터의 엑시머 레이저를 이용하여 불순물 원소를 활성화시킬 때 특히 효과적인 활성화를 수행할 수 있다. 또한, 상기 활성화를 위해 YAG 레이저의 제2 고조파를 사용할 수 있다. YAG 레이저를 사용한 조사가 바람직한데, 이는 YAG 레이저가 유지 보수를 덜 요하기 때문이다.
또한, 실리콘 산질화막 또는 실리콘 산화막 등의 절연층의 부동태 막을, 게이트 전극(107)이 되는 전도층 및 반도체층(104)을 피복하도록 형성할 수 있다. 그런 다음, 수소화를 위해 열처리, 적외선 광 조사, 또는 레이저 조사를 수행할 수 있다. 예를 들면, 실리콘 산질화막을 플라즈마 CVD로 100nm의 두께로 형성한 후, 청정 오븐에서 300~550℃의 온도로 1~12 시간 동안 가열하여, 반도체층(104)을 수소화한다. 예를 들면, 가열은 청정 오븐을 사용하여 질소 분위기에서 410℃의 온도로 1시간 동안 행해진다. 이 공정을 통해, 불순물 원소 첨가시 생기는 반도체층(104)에서의 댕클링 본드(dangling bond)가 부동태 막에 함유된 수소에 의해 종단될 수 있다. 또한, 불순물 영역의 활성화 처리는 동시에 수행될 수 있다.
전술한 과정을 통해, n-형 반도체 소자(113) 및 p-형 반도체 소자(114)가 형성된다(도 3a 및 도 3b).
후속하여, 제2 절연층(115)이 전체를 피복하도록 형성된다(도 3c 및 도 3d). 제 절연층(115)은 절연 특성을 갖는 무기 재료 또는 유기 재료로 형성될 수 있다.
무기 재료로는 실리콘 산화물 또는 실리콘 질화물을 사용할 수 있다. 유기 재료로는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사 이클로부텐, 실록산 또는 폴리실라잔을 사용할 수 있다. 실록산 수지는 Si-O-Si 결합을 갖는 수지에 상당한다. 실록산의 골격 구조는 실리콘(Si)과 산소(O)의 결합으로부터 형성된다. 치환기로서는 적어도 수소를 포함하는 유기기(예, 알킬기 또는 방향족 탄화수소)가 사용된다. 치환기로서 플루오로기가 또한 사용될 수 있다. 이와 다른 방안으로서, 적어도 수소를 포함하는 유기기 및 플루오로기를 치환기로서 사용할 수 있다. 폴리실라잔은 출발 원료로서 실리콘과 산소의 결합을 갖는 폴리머 재료를 사용하여 형성된다.
다음, 제2 절연층(115)과 제1 절연층(106)을 순차로 에칭하여 제1 콘택 홀(116)을 형성한다(도 3c 및 도 3d). 이 에칭 공정의 수행을 위해 건식 에칭 또는 습식 에칭을 사용할 수 있다. 본 실시 형태에서는 건식 에칭으로 제1 콘택 홀(116)을 형성한다.
다음, 제2 절연층(15) 위와 제1 콘택 홀(116)에 제2 전도층(117)을 형성한 후, 패터닝으로 임의의 형태로 형성함으로써, 소스 전극, 드레인 전극 및 전기 회로를 구성하는 배선을 형성한다(도 3c 및 도 3d). 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 및 실리콘(Si)과 같은 원소로 이루어진 막, 또는 상기 열거 원소 중 임의의 원소를 포함하는 합금 막을 상기 제2 전도층(117)으로서 사용할 수 있다.
또한, 제2 전도층(117)을 사각형으로 형성하여, 레이아웃의 한계에 기인하여 코너를 가질 때, 이 코너는 라운드화를 위해 패터닝되는 것이 바람직하다. 이들을 라운드 형태로 패터닝하는 것에 의해, 먼지 발생이 억제되고 수율이 향상된다. 이 는 게이트 전극과 같은 전도층의 패터닝의 경우에도 적용된다. 또한, 반도체층의 패터닝시, 상기 코너를 라운드화하는 것이 바람직하다.
다음, 제2 절연층(115) 및 제1 절연층(106)을 순차 에칭하여 제2 콘택 홀(118)을 형성함으로써, 제1 희생층(103) 및 제2 희생층(108)을 노출시킨다(도 4a 및 도 4b). 도 4a 및 도 4b는 각각 미소 구조체 만을 도시하고 있다. 에칭 공정의 수행을 위해 건식 에칭 또는 습식 에칭이 사용될 수 있다. 본 실시 형태에서는 제2 콘택 홀(118)은 건식 에칭으로 형성된다. 제2 콘택 홀(118)의 형성으로, 제1 희생층(103) 및 제2 희생층(108)이 에칭 제거된다. 그러므로, 에칭제가 유입될 수 있도록 하는 직경으로 세팅하는 것이 필요하다. 예를 들면, 제2 콘택 홀(118)의 직경은 2㎛ 이상인 것이 바람직하다.
또한, 제2 콘택 홀(118)은 제1 희생층(103) 및 제2 희생층(108)이 용이하게 에칭될 수 있도록 하는 직경을 갖도록 형성될 수 있다. 따라서, 콘택 홀은 전술한 바와 같이 작은 홀로서 형성될 필요는 없으며, 제2 콘택 홀(118)은 반도체 소자 상의 제2 절연층(115)의 필요한 부분을 남겨둔 채로 희생층 전체를 노출하도록 형성될 수 있다. 결국, 희생층 제거에 소요되는 시간을 줄일 수 있다.
다음, 제1 희생층(103) 및 제2 희생층(108)을 제2 콘택 홀(118)을 통해 에칭 제거한다(도 4c 및 도 4d). 에칭 공정을 통해, 제1 희생층에 대응하는 부분에 제1 공간(124)이, 제2 희생층에 대응하는 부분에 제2 공간(126)이 생성된다. 희생층의 재료에 따라 습식 에칭 또는 건식 에칭을 적절히 수행할 수 있다.
예를 들면, 희생층이 텅스텐으로 형성된 경우, 희생층은 28%의 암모니아와 31%의 과산화수소수를 1:2의 비율로 혼합한 용액에 약 20분간 침지시키는 것에 의해 제거될 수 있다. 희생층이 실리콘 이산화물로 형성된 경우, 49% 불화 수소산 수용액과 암모늄 불화물을 1:7의 비율로 혼합한 버퍼드(buffered) 불화 수소산을 사용하여 희생층을 제거할 수 있다. 희생층이 실리콘으로 형성된 경우, 인산; KOH, NaOH 또는 CsOH NH4OH 등의 알칼리 금속의 수산화물; 히드라진; EPD(에틸렌디아민, 피로카테콜 및 물의 혼합물), TMAH, IPA, 또는 NMD3의 용액 등을 사용할 수 있다.
습식 에칭 후의 건조시, 낮은 점성의 용매(예, 시클로헥산)를 사용하여 세정을 행하거나; 저온 저압의 조건하에서 건조를 행하거나; 또는 전술한 세정 및 건조를 조합할 수 있으며; 그에 따라 미소 구조체가 모세관 작용에 기인하여 버클링되는 것을 방지할 수 있다.
제1 희생층(103)과 제2 희생층(108)이 서로 상이한 재료로 형성되고, 동일한 에칭제로 에칭될 수 없다면, 희생층들은 다른 공정으로 별도로 에칭된다. 이 경우, 에칭제와 접촉하는 구조층(105), 제2 절연층(115) 등과의 선택도를 고려하여 에칭 조건을 결정하는 것이 필요하다.
또한, 상기 희생층들은 대기압과 같은 고압하에서 F2 또는 XeF2를 사용한 건식 에칭으로 제거될 수 있다.
또한, 희생층의 제거로 형성된 공간 내에 야기되는 모세관 작용에 기인하여 미소 구조체에 버클링이 생기는 것을 방지하기 위해, 미소 구조체의 표면을 발수성 을 띠도록 플라즈마 처리할 수 있다.
제1 희생층(103) 및 제2 희생층(108)이 이러한 과정을 통해 에칭 제거되면, 공간이 형성되고, 미소 구조체(119)가 제조될 수 있다.
또한, 미소 구조체(119)가 정전기력으로 이동되는 경우, 공통 전극, 제어 전극 등으로 사용될 수 있는 제3 전도층(120)을 하지막(102) 아래에 형성하는 것이 바람직하다(도 4e). 또한, 하지막(102)이 적층 구조인 경우, 하지막(102)의 층 사이에 제3 전도층(120)을 형성할 수 있다. 제3 전도층(120)은 텅스텐과 같은 금속 재료 또는 전도성 재료를 이용하여 CVD 등으로 형성된다. 또한, 필요한 경우 패터닝으로 소망의 형태로 형성될 수 있다.
전술한 공정에서, 반도체층(104) 및 구조층(105)이 되는 반도체층은 제1 희생층(103) 상에 형성되지만, 제1 희생층(103) 상에 절연층이 형성되어 반도체층을 형성할 수 있다. 이러한 공정을 이용하는 것에 의해, 구조층(105)은 제1 희생층(103)의 제거시 절연층으로 보호될 수 있으므로, 구조층(105)에 대한 손상을 줄일 수 있다.
전술한 미소 구조체(119)의 제조 방법에서, 구조층(105), 제1 희생층(103) 및 제2 희생층(108) 각각의 재료, 상기 희생층들의 제거를 위한 에칭제를 선택하는 것이 필요하다. 예를 들면, 소정의 에칭제를 사용시, 구조층(105)의 재료 보다 높은 에칭률을 갖는 재료를 사용하여 제1 희생층(103) 및 제2 희생층(108)을 형성할 수 있다.
또한, 구조층(105)을 구성하는 반도체층은 전술한 공정으로 결정화된 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층을 2 이상의 층으로 적층하는 것에 의해 형성될 수 있다. 반도체층의 적층에 의해, 연성과 강성을 모두 갖는 구조층(105)을 얻을 수 있다. 또한, 연성과 강성은 적층될 층의 두께 비율에 따라 조화될 수 있다.
또한, 니켈 실리사이드와 같은 실리콘 합금은 고강도를 갖는 것으로 알려져 있다. 반도체층의 결정화에 사용되는 금속이 반도체층에 전체적으로 또는 선택적으로 남겨지고, 적절한 열처리가 수행되는 경우, 보다 높은 전도도를 갖는 보다 강성의 미소 구조체를 제작할 수 있다.
또한, 전술한 공정 후에 남겨지는 금속으로 형성된 층과 다결정 실리콘을 포함하는 층을 적층시, 높은 전도도를 갖는 연성 구조층을 얻을 수 있다. 또한, 비정질 실리콘을 포함하는 층과 실리사이드를 포함하는 층을 적층시, 우수한 전도도를 갖는 강성 구조체를 얻을 수 있다.
전체 표면에 금속을 첨가하고 레이저 조사 또는 열처리를 수행한 경우, 실리콘은 기판에 수직한 방향으로 성장한다. 금속을 선택적으로 첨가하고 레이저 조사 또는 열처리를 수행하거나, 금속을 사용하지 않고 결정화를 수행한 경우, 결정은 기판에 나란한 방향으로 성장한다. 결정 방향이 다른 2개 이상의 층의 적층시, 매우 높은 인성을 갖는 재료를 얻을 수 있다. 결정 방향이 다른 막이 적층되기 때문에, 일층이 파괴되는 경우에도, 다른 결정 방향을 갖는 층으로 균열이 쉽게 전파되지 않는다. 결국, 쉽게 파괴되지 않는 고강도의 구조층(105)을 제작 가능하다.
성막 공정의 반복으로 형성된 적층 구조에, 전술한 바와 같이 비정질 실리콘 을 포함하는 층, 다결정 실리콘을 포함하는 층, 또는 니켈 실리사이드를 포함하는 층을 사용하여, 필요한 두께를 얻을 수 있다. 예를 들면, 비정질 실리콘을 포함하는 층의 성막을 반복하고 열처리하는 것에 의해, 다결정 실리콘을 포함하는 층을 적층할 수 있다. 또한, 막 내의 응력을 경감시키기 위해, 각 성막 공정 후에, 반복되는 성막에 패터닝을 부가할 수 있다.
예를 들면, 도 5a에 도시된 바와 같이, 다른 특성의 실리콘 및 실리콘 화합물을 적층하여 미소 구조체를 형성할 수 있다. 도 5a는 기판(101) 상에 비정질 실리콘을 포함하는 층(150), 다결정 실리콘을 포함하는 층(151) 및 니켈 실리사이드를 포함하는 층(152)을 적층한 경우를 도시한다. 본 발명에 따르면, 미소 구조체를 구성하는 층을 임의로 선택하여 적층할 수 있다. 도한, 전술한 적층 공정을 용이하게 수행할 수 있다. 따라서, 소망의 특성을 갖는 구조층(105)을 쉽게 형성할 수 있다.
또한, 전술한 공정에서와 같이 금속을 사용한 결정화시, 결정화는 선택적 금속 코팅으로 부분적으로 수행할 수 있다. 예를 들면, 제1 희생층(103)으로 중첩되는 구조층(105)의 일부만을 금속으로 코팅하는 경우, 결정화를 부분적으로 수행할 수 있다.
전술한 결정화의 경우로서, 선택적 레이저 조사로써 부분적 결정화를 행할 수 있다. 예를 들면, 제1 희생층(103)으로 중첩되는 구조층(105)의 일부만을 레이저 빔으로 조사하는 경우, 또는 사용될 레이저 조사의 조건을 변화시키는 경우, 빔 구조를 갖는 구조층의 칼럼부(155)(도면에서 점선으로 둘러싸인 부분)에 비정질 실 리콘이 남겨지고, 도 5b에 도시된 바와 같이 구조층의 빔 부분(154)과 기판에 접촉되는 구조층의 부분만이 결정화될 수 있다.
전술한 바와 같은 부분 결정화에 의해, 상이한 조합의 재료를 얻을 수 있다. 예를 들면, 구동될 구조층의 부분만을 결정화하여 인성을 향상시킬 수 있다.
구조층과 희생층의 성막 공정과 결정화의 조합은 전술한 소정의 예에 따라 자유로이 선택 가능하다. 따라서, 연성 및 강성의 구조층(105)을 형성할 수 있다.
전술한 공정에서와 같이, 레이저 결정화 또는 금속을 사용한 레이저 결정화에 의한 결정화를 단지 열을 이용한 결정화에 비해 보다 저온으로 행할 수 있으므로, 공정시 보다 광범위한 재료를 사용할 수 있다. 예를 들면, 반도체층을 단지 열로써 결정화하는 경우, 약 1000℃의 온도에서 약 1시간 동안 가열하는 것이 필요하기 때문에, 열에 민감한 유리 기판이나 융점이 1000℃ 이하인 금속을 기판으로서 사용할 수 없다. 그러나, 금속 원소를 사용한 전술한 공정에서는 593℃의 변형점을 갖는 유리 기판 등을 사용할 수 있다.
또한, 단지 열 결정화에 의해 형성된 반도체층에 비해, 전술한 공정을 통해 형성된 반도체층은 연속 입계를 가지며, 내부의 공유 결합이 깨지지 않는다. 그러므로, 입계 사이의 댕글링 본드의 결함에 기인한 응력 집중이 발생하지 않으며, 따라서, 통상의 다결정 실리콘에 비해 파괴 응력이 증가된다.
비정질 실리콘은 인성은 낮지만 쉽게 소성 변형되지 않는다. 다시 말해, 유리처럼 강하지만 취약하다. 본 발명에서는 레이저 결정화에 기인하여, 비정질 실리콘과 다결정 실리콘을 기판(101)의 다른 부분에 형성할 수 있다. 따라서, 인성 이 우수하고 연속 입계를 갖는 다결정 실리콘과 쉽게 소성 변형되지 않는 비정질 실리콘이 결합된 미소 구조체를 제작할 수 있다.
또한, 일반적으로, 비정질 실리콘에는 그것이 성막된 후에 내부 잔류 응력이 존재한다. 그러므로, 비정질 실리콘을 후막으로 형성하거나 적층 구조로 형성하면, 종종 박리가 야기된다. 그러나, 전술한 공정을 이용하여 제작된 다결정 실리콘의 경우, 내부 응력이 저감되어, 저온 공정을 통해 쉽게 성막될 수 있다. 따라서, 다결정 실리콘은 성막과 결정화를 반복하는 것으로 적층 구조로 형성될 수 있기 때문에, 임의의 두께를 갖는 반도체층을 얻을 수 있다. 또한, 반도체층 상에 패터닝에 의해 다른 재료의 층이 형성될 수 있으며, 그 층 위에 다른 반도체층이 형성될 수 있다.
니켈 실리사이드와 같은 실리콘 합금은 고강도를 갖는 것으로 알려져 있다. 반도체층에 촉매로 사용된 니켈을 선택적으로 남기고, 적절한 열처리를 수행하면, 높은 전도도의 보다 강한 미소 구조체(119)를 제작할 수 있다. 따라서, 구조층(105)의 두께를 줄일 수 있어서, 높은 동작 속도 및 높은 반응성의 미소 구조체(119)를 제공할 수 있다.
또한, 본 발명은 동일 기판 상에 미소 구조체 및 반도체 소자를 제작함으로써 조립 또는 패키징을 요하지 않는 반도체 장치를 저가로 제공할 수 있다.
(실시 형태 2)
다음, 도 6a-11c를 참조로 하여, 전술한 반도체 장치의 제조를 위해, 실시 형태 1과는 다른, 동일 기판 상에 미소 구조체 및 반도체 소자를 제작하는 방법에 대해 설명한다. 각 도면은 상면도와 대응하는 상면도의 O-P 라인 또는 Q-R 라인을 따라 취한 종단면도이다.
본 벌명의 미소구조체 및 반도체 소자는 절연 기판 상에 형성될 수 있다.
먼저, 절연 표면(201)을 갖는 기판 상에 하지막(202)을 형성한다(도 6a 및 도 6b). 하지막(202)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 단일층의 절연층, 또는 그것의 적층물로 형성될 수 있다. 여기서, 실시 형태 1에서와 같이 하지막(202)을 2-층 구조를 이용하는 경우를 설명하지만, 하지막(202)은 단일층의 절연막, 또는 2층 이상의 절연막을 포함하는 적층 구조를 가질 수 있다.
다음, 반도체 소자를 구성하는 반도체층(204) 및 미소 구조체를 형성하는 반도체층(203)을 형성한 후, 패터닝으로 소망의 형태로 형성할 수 있다(도 6a 및 도 6b). 상기 반도체층들(203, 204)은 실시 형태 1과 유사한 재료로 형성될 수 있으며, 실시 형태 1과 유사한 구조를 가질 수 있다. 도한, 실시 형태 1에서와 같이, 금속을 이용한 열처리로써 결정질 반도체층을 제작할 수 있다.
결정화용으로 사용된 금속을 포함하는 반도체층은 우수한 전도도를 가지기 때문에, 미소 구조체를 형성하는 반도체층(203)에 금속이 남겨질 수 있고, 그 그속은 반도체 소자를 형성하는 반도체층(204)으로부터만 선택적으로 제거될 수 있다. 또한, 미소 구조체를 구성하는 반도체층(203)에 포함된 금속을 제거하는 경우, 미소 구조체를 구성하는 반도체층(203)의 부분은 불순물 원소로 도핑되지 않고 사용 될 수 있다. 미소 구조체의 구동시, 반도체층(203)이 전도성인 것이 요구되는 경우, p-형 또는 n-형 전도성을 부여하는 불순물로 도핑될 수 있다. 불순물 도핑은 반도체 소자의 불순물 영역을 형성하기 위한 불순물 도핑과 동시에 행해질 수 있다. 상기 공정에 의해 전도성이 부여된 반도체층(203)은 정전기력으로 제어되는 미소 구조체의 구조에 적합하다.
다음, 상기 반도체층(203, 204) 상에 제1 절연층(205)을 형성한다(도 6a 및 도 6b). 제 절연층(205)은 실시 형태 1과 유사한 재료로 형성될 수 있으며, 실시 형태 1과 유사한 방법으로 형성될 수 있다. 반도체 소자의 영역에 형성된 제1 절연층(205)은 게이트 절연층으로서 기능한다.
도한, 제1 절연층(205)은 고밀도 플라즈마 처리로 형성될 수 있으며, 그 조건 등은 실시 형태 1과 유사하다.
고밀도 플라즈마 처리로 제1 절연층(205)을 형성하는 경우가 설명되지만, 반도체층(203, 204)이 고밀도 플라즈마 처리될 수 있다. 반도체층의 표면은 고밀도 플라즈마 처리에 의해 개질된다. 결국, 계면 상태가 향상될 수 있으며, 반도체 소자 및 미소 구조체의 전기적 특성이 향상될 수 있다. 또한, 고밀도 플라즈마 처리는 제1 절연층(205)의 형성 뿐만 아니라, 하지막(202) 또는 다른 절연막의 형성에도 이용될 수 있다.
후속하여, 미소 구조체를 형성하는 반도체층(203) 상에 제1 희생층(206)을 형성한 후, 패터닝으로 소망의 형태로 형성한다(도 6c 및 도 6d). 제1 희생층(206)은 스퍼터링, CVD 등에 의해 텅스텐, 실리콘 질화물 등과 같은 금속 또는 실리콘의 원소 도는 화합물로 형성된다. 패터닝으로서, 포토리소그래피 공정으로 레지스트를 사용하여 마스크를 형성한 후 건식 에칭으로 이방성 에칭을 행한다.
제1 희생층(206)의 막 두께는 제1 희생층(206)의 재료, 미소 구조체의 구조 및 동작 방법, 희생층의 제거를 위한 에칭의 방법과 같은 여러 가지 요인을 고려하여 결정한다. 예를 들면, 제1 희생층(206)의 두께가 과도하게 얇으면, 에칭제가 확산되지 않아서 제1 희생층(206)을 에칭할 수 없고, 그렇지 않으면, 에칭 후에 구조층에 버클링이 야기된다. 또한, 희생층 아래에 구조층 및 전도층 사이의 정전기력에 의해 미소 구조체가 동작하는 경우, 제1 희생층이 과도하게 두꺼우면, 미소 구조체가 구동될 수 없는 위험이 있다. 제1 희생층은 0.5~3㎛의 두께, 바람직하게는 1~2.5㎛의 두께를 갖는다.
다음, 반도체 소자의 게이트 전극(209), 미소 구조체의 구조층(207) 및 제2 희생층(208)이 되는 전도층을 제1 희생층(206)과 제1 절연층(205) 상에 형성한 후, 스퍼터링으로 소망의 형태로 형성한다(도 6e 및 도 6f). 상기 전도층은 스퍼터링, CVD 등의 순으로 텅스텐과 같은 전도성 금속 또는 화합물로 형성될 수 있다. 본 실시 형태에서는 전도층이 적층된 구조가 사용된다. 적층 구조의 전도층은 동일 재료 또는 상이한 재료로 형성될 수 있다.
미소 구조체의 구조층(207)과 반도체 소자의 게이트 전극(209)을 구성하는 제1 전도층(210)을 형성한다. 전도층은 Ta, W, Ti, Mo, Al, 또는 Cu에서 선택된 원소, 또는 상기 원소를 주성분으로 하고 약 50nm~2㎛의 두께를 갖는 합금 재료나 화합물 재료로 형성될 수 있다. 그 위에, 미소 구조체의 제2 희생층(208) 및 반도 체 소자의 게이트 전극(209)이 되는 제2 전도층(211)을 형성한다. 전도층은 Ta, W, Ti, Mo, Al, 또는 Cu에서 선택된 원소, 또는 상기 원소를 주성분으로 하고 약 100nm~2㎛의 두께를 갖는 합금 재료나 화합물 재료로 형성될 수 있다. 또한, 인과 같은 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체층, 또는 AgPdCu 합금을 제1 전도층 및 제2 전도층으로 사용할 수 있다.
상기 전도층들은 2-층 구조에 한정되지 않으며, 3-층 구조일 수 있다. 예를 들면, 제1 층으로서 텅스텐, 텅스텐 질화물 등, 제2 층으로서 알루미늄-실리콘(Al-Si) 합금, 알루미늄-티타늄(Al-Ti) 합금, 제3 층으로서 티타늄 질화막, 티타늄 막 등을 이 순서대로 사용한 3-층 구조를 이용할 수 있다. 이 경우, 제1 층 및 제2 층은 미소 구조체의 구조층으로서 사용되고, 제3 층은 제2 희생층으로서 사용될 수 있다. 다른 방식으로서, 제1 층은 구조층으로서, 제2 층 및 제3 층은 제2 희생층으로서 사용될 수 있다. 물론, 전도층은 단일층 구조를 가질 수 있다.
그런 다음, 다음의 스텝을 통해 패터닝을 수행하여 구조층(207), 제2 희생층(208) 및 게이트 전극(209)을 형성한다. 우선, 에칭을 위해 레지스트 마스크를 소정 형태로 형성한다. 다음, 제2 희생층(208) 및 제2 게이트 전극층(211)을 ICP 에칭으로 에칭한다. 여기에서, 이들 층은 패터닝되어 이방성 에칭에 의해 수직 단면을 가지거나, 테이퍼 형태로 에칭될 수 있다. 후속하여, 구조층(207)과 제1 전도층(210)을 소망의 테이퍼 형태로 에칭하기 위해, 코일 전극으로 인가되는 전력량, 기판측 전극에 인가되는 전력량, 기판측 전극의 온도와 같은 에칭 조건을 결정 한다. 에칭 가스로서, Cl2, BCl3, SiCl4, CCl4 등으로 대표되는 염소계 가스, CF4, SF6, NF3 등으로 대표되는 불소계 가스, 또는 O2를 적절히 사용할 수 있다.
미소 구조체의 제작을 위해 희생층을 에칭하는 경우, 제2 희생층(208) 및 제1 희생층(206)을 동시에 에칭하는 것이 바람직하며, 따라서 공정수가 줄어든다. 따라서, 제2 희생층(208)은 제1 희생층(206)과 동일한 재료로 형성되는 것이 바람직하다. 그러나, 본 발명은 그 재료에 한정되지 않으며, 제1 희생층(206) 및 제2 희생층(208)은 동일 재료 또는 다른 재료로 형성될 수 있다.
다음, 반도체 소자를 구성하는 반도체층(204)에 불순물 원소를 도핑하여 n-형 불순물 영역 및 p-형 불순물 영역을 형성한다. 이러한 불순물 영역은 포토리소그래피 공정으로 레지스트 마스크를 형성하고 도핑을 행하여 불순물 원소를 첨가하는 것에 의해 선택적으로 형성할 수 있다. 불순물 원소의 도핑은 이온 도핑 또는 이온 주입법으로 수행될 수 있다. n-형 전도성을 부여하는 불순물 원소로서 인(P), 비소(As)가 대표적으로 사용되며, p-형 전도성을 부여하는 불순물 원소로서 붕소(B)가 사용될 수 있다. n-형 불순물 영역(112)과 p-형 불순물 영역(111)에는 n-형 전도성을 부여하는 불순물 원소를 1×1020/cm3 내지 1×1021/cm3의 농도 범위로 첨가하는 것이 바람직하다. 반도체층의 불순물 농도는 게이트 전극(209)의 에칭과 도핑을 필요한 만큼 교대로 반복하여 조절하여 고농도 불순물 영역 및 저농도 불순물 영역을 형성할 수 있다.
또한, 게이트 전극(209)을 단일층의 전도층으로 형성하는 경우, 또는 게이트 전극(209)을 적층 구조의 전도층으로 형성하고 테이퍼 형태로 에칭하지 않은 경우, 게이트 전극(209) 상에 절연층을 형성한 후 그 절연층을 이방성 에칭하여, 게이트 전극(209)의 측면과 접촉된 절연층(측벽)을 형성할 수 있다. 측벽 제작 방법은 실시 형태 1과 동일하다.
불순물 영역의 형성 후에, 바람직하게는 열처리, 적외선 광 조사, 또는 레이저 조사를 행하여 불순물 원소를 활성화시킨다. 활성화 방법은 실시 형태 1과 동일하다.
또한, 실리콘 산질화막 또는 실리콘 산화막과 같은 절연층으로부터 형성된 부동태 막을 전도층 및 반도체층을 피복하도록 형성한 후, 열처리, 적외선 광 조사, 또는 레이저 조사를 행하여 수소화를 수행할 수 있다. 수소화 조건은 실시 형태 1과 동일하다.
전술한 스텝을 통해, n-형 반도체 소자(212) 및 p-형 반도체 소자(213)을 형성한다(도 7a 및 도 7b). 여기에서, 불순물 영역은 미소 구조체를 구성하는 반도체층(203)에서 제1 희생층(206), 구조층(207), 및 제2 희생층(208)으로 피복되지 않은 영역에 형성된다.
후속하여, 제2 절연층(214)을 전체를 피복하도록 형성한다(도 7a 및 도 7b). 제 절연층은 절연 특성을 갖는 무기 재료 또는 유기 재료 등으로 형성될 수 있다. 제2 절연층(214)은 실시 형태 1의 제2 절연층(115)과 유사한 방법으로 제작될 수 있다.
다음, 배선을 반도체층(203, 204)과 구조층(207)에 접속하기 위한 제1 콘택 홀(215)을 형성하기 위해, 제2 절연층(214)과 제1 절연층(205)을 에칭한다(도 7a 및 도 7b). 에칭은 건식 에칭 또는 습식 에칭으로 행할 수 있다. 본 실시 형태에서는 건식 에칭으로 제1 콘택 홀(215)을 형성한다.
다음, 제1 콘택 홀(215)을 채우고 제2 절연층(214)을 피복하도록 제3 전도층(216)을 형성한 후, 패터닝으로 소망의 형태로 형성함으로써, 소스 전극, 드레인 전극 및 전기 회로를 형성하는 배선 등을 형성한다(도 7a 및 도 7b). 알루미늄, 티타늄, 몰리브덴, 텅스텐, 또는 실리콘의 원소로 구성된 막, 또는 이들 원소의 합금막을 제3 전도층(216)으로 사용할 수 있다.
제3 전도층(216)이 코너를 갖는 패턴으로 형성된 경우, 코너 부분은 실시 형태 1의 제2 전도층(117)과 같은 라운드 패턴을 갖도록 형성되는 것이 바람직하다.
다음, 제2 절연층(214)을 에칭하여 제2 콘택 홀(217, 218)을 형성한다. 제2 콘택 홀(217)은 제1 희생층(206)을 노출하도록 형성되며, 다른 제2 콘택 홀(218)은 제2 희생층(208)을 노출하도록 형성된다(도 7c 및 도 7d). 에칭은 건식 에칭 또는 습식 에칭으로 행해질 수 있다.
본 실시 형태에서, 제2 콘택 홀(217, 218)은 건식 에칭으로 형성된다. 제2 콘택 홀(217, 218)은 제1 희생층(206) 및 제2 희생층(208)을 에칭 제거하도록 형성된다. 따라서, 제2 콘택 홀(217, 218)의 직경은 에칭제가 콘택 홀 내로 유입되도록 필요한 정도로 결정된다. 예를 들면, 제2 콘택 홀(217, 218)의 직경은 2㎛ 이상인 것이 바람직하다.
또한, 제2 콘택 홀(217, 218)은 제1 희생층(206) 및 제2 희생층(208)이 용이 하게 에칭되도록 하는 직경을 갖도록 형성될 수 있다. 따라서, 제2 콘택 홀(217, 218)은 반도체층(203, 204) 상의 제2 절연층(214)의 필요한 부분을 남겨둔 채로 희생층 전체를 노출하도록 형성될 수 있으며, 이들 콘택 홀은 전술한 바와 같이 작은 홀로써 형성될 필요는 없다. 결국, 희생층 제거에 소요되는 시간을 줄일 수 있다.
다음, 제1 희생층(206) 및 제2 희생층(208)을 에칭 제거한다(도 8a, 8b, 및 8c). 여기서, 도 8a-8c는 각각 미소 구조체 만을 도시한다. 희생층은 제2 콘택 홀(217, 218)을 통해 희생층의 재료에 적합한 습식 에칭 또는 건식 에칭으로 제거될 수 있다.
예를 들면, 제1 희생층 또는 제2 희생층이 텅스텐으로 만들어진 경우, 에칭은 28%의 암모니아와 31%의 과산화수소수를 1:2의 비율로 혼합한 용액에 상기 층을 약 20분간 침지시키는 것에 의해 행해진다. 제1 희생층 또는 제2 희생층이 실리콘 이산화물로 형성된 경우, 49% 불화 수소산 수용액과 암모늄 불화물을 1:7의 비율로 혼합한 버퍼드(buffered) 불화 수소산을 사용한다. 제1 희생층 또는 제2 희생층이 실리콘으로 형성된 경우, 인산; KOH, NaOH 또는 CsOH; NH4OH 등의 알칼리 금속의 수산화물; 히드라진; EPD(에틸렌디아민, 피로카테콜 및 물의 혼합물), TMAH, IPA, 또는 NMD3의 용액 등을 사용할 수 있다.
습식 에칭 후의 건조시, 낮은 점성의 용매(예, 시클로헥산)를 사용하여 세정을 행하거나; 저온 저압의 조건하에서 건조를 행하거나; 또는 전술한 세정 및 건조를 조합할 수 있으며; 그에 따라 미소 구조체가 모세관 작용에 기인하여 버클링되 는 것을 방지할 수 있다.
또한, 상기 제1 희생층 또는 제2 희생층은 대기압과 같은 고압하에서 F2 또는 XeF2를 사용한 건식 에칭으로 제거될 수 있다.
또한, 제1 희생층 또는 제2 희생층의 제거로 형성된 공간 내에 야기되는 모세관 작용에 기인하여 미소 구조체에 버클링이 생기는 것을 방지하기 위해, 미소 구조체의 표면을 발수성을 띠도록 플라즈마 처리할 수 있다.
제1 희생층(206) 및 제2 희생층(208)이 이러한 과정을 통해 에칭 제거되면, 공간(240)이 형성되고, 미소 구조체(219)가 제조될 수 있다.
전술한 미소 구조체(219) 제작 방법에서, 구조층(207)의 재료, 제1 희생층(206) 및 제2 희생층(208)의 재료, 희생층 제거를 위한 에칭제의 적절한 조합을 선택하는 것이 필요하다. 예를 들면, 소정 에칭제를 사용시, 제1 희생층(206) 및 제2 희생층(208)은 구조층(207)의 재료 보다 높은 에칭률을 갖는 재료로 형성될 수 있다.
또한, 제1 희생층(206)과 제2 희생층(208)이 서로 상이한 재료로 형성되고, 동일한 에칭제로 에칭될 수 없다면, 희생층들은 다른 공정으로 에칭되는 것이 필요하다. 이 경우, 에칭제와 접촉하는 희생층과 제거되지 않은 층(예, 구조층(207), 제2 절연층(214) 등) 사이의 선택도가 적절히 고려되어 결정되는 것이 필요하다.
또한, 본 실시 형태에서와 같이, 미소 구조체의 구조층이 게이트 전극을 구성하는 전도층으로 형성된 경우, 고강도의 연성의 가동부를 갖는 미소 구조체를 제 작할 수 있다.
전술한 스텝을 통해 구조층(207)과 제2 희생층(208)을 형성하고, 희생층들을 에칭 제거한 경우, 제2 절연층(214)이 남겨져서 구조층(207)의 테이퍼 부분에 부착된다(도 8c의 참조 번호 220). 제2 절연층(214)은 희생층의 에칭 제거에 의해 미소 구조체(219)를 형성함에 있어서 구조층(207)의 버클링을 방지하기 위한 임시 지지부로서 사용될 수 있다.
습식 에칭으로 희생층을 제거하는 경우, 에칭액이 구조층(207)과 제1 절연층(205) 사이로 유입되고, 구조층(207)과 제1 절연층(205)은 모세관 작용에 의해 서로 부착된다(즉, 버클). 이를 방지하기 위해, 상기 지지부는 제2 절연층(214)으로 형성될 수 있다.
구조층(207)의 테이퍼 부분과 제2 절연층(214)이 부착되는 면적은 대략 100nm2~1㎛2이며, 제2 절연층(214)의 지지부에 의해 부착이 방지될 수 있다. 그러나, 이동하는 상태의 구조층(207)을 사용하는 경우, 지지부는 필요치 않다. 여기서, 다른 전도도의 전하들은 미소 구조체(219)의 구조층(207)과 반도체층(203) 사이에 개별적으로 부여된다. 따라서, 전압 인가시, 구조층(207)은 정전기력에 의해 반도체층(203) 측으로 부착되어 하방으로 절곡됨으로써 지지부와 구조층(207)은 분리될 수 있다. 이것은 지지부와 구조층(207)이 대략 100nm2~1㎛2의 미소 면적으로 부착되기 때문이다.
전술한 바와 같이 지지부를 사용하여 미소 구조체(219)를 제작하는 것에 의 해, 구조층(207)의 버클링을 방지할 수 있다.
또한, 다양한 구조를 갖는 반도체 소자와 미소 구조체는 전술한 스텝 중 일부를 변경하거나, 전술한 스텝에 다른 스텝을 부가함으로써 제작될 수 있다.
예를 들면, 전술한 스텝에서는 제2 희생층(208)을 에칭 제거하고, 제2 게이트 전극층(211)을 구성하는 전도층만을 구조층(207)으로서 사용하지만, 미소 구조체는 제2 희생층(208)을 에칭 제거하지 않고 제작될 수 있다(도 8d 및 도 8e). 이경우, 제1 희생층(206) 만을 에칭 제거하는 것이 필요하며, 제2 희생층(208)을 에칭 제거하기 위한 제2 콘택 홀(218)을 형성할 필요가 없다. 제1 희생층(206)의 에칭 제거로 공간(242)이 형성된다.
또한, 제1 희생층(206) 상에는 제1 희생층(206)과 동일한 재료로 제2 희생층(221)을 형성하며, 그 후 제4 전도층(222)을 적층할 수 있다(도 9a, 9b, 및 9c). 또한, 제1 희생층(206) 및 제2 희생층(221)을 에칭 제거시, 공간(244)이 형성되며, 제4 전도층(222)과 제2 절연층(214)이 구조층을 형성하는 미소 구조체를 제작할 수 있다. 전술한 방식으로, 커패시터, 캔터레버, 스위치 등의 기능을 가지며 하부에 공간을 형성하고 있는 미소 구조체(224)를 제작할 수 있다(도 9d 및 도 9e).
여기서, 희생층 에칭을 위한 콘택 홀(223)을 제1 콘택 홀(215)의 형성과 동시에 형성할 수 있다. 다른 방식으로서, 배선을 구성하는 제3 전도층(216)을 형성한 후에 콘택 홀(23)을 형성할 수 있다. 미소구조체를 형성하는 구조층의 형태는 콘택 홀(223)의 형태에 따라 결정될 수 있다.
또한, 전술한 예에서는 제1 희생층(206) 및 제2 희생층(221)을 적층하고 있 지만, 제1 희생층(206)을 형성하지 않고 하나의 층의 희생층을 형성할 수 있다. 또한, 전술한 예에서는 제1 희생층(206) 및 제2 희생층(221)을 동일 재료로 형성하고, 동시에 에칭 제거하고 있지만, 본 발명은 이 예에 한정되지 않는다. 예를 들면, 제1 희생층(206) 및 제2 희생층(221)을 다른 재료로 형성할 수 있으며, 이들을 복수의 스텝으로 분리하여 에칭 제거할 수 있다.
또한, 미소 구조체(219, 224)의 보호를 위해, 기판(201) 상에 제작된 반도체 장치에 대향 기판(225)을 부착할 수 있다(도 10a 및 도 10b). 대향 기판(225)의 부착시, 배선을 구성하는 제3 전도층(216)의 형성 후에, 기판(201)의 표면 상에 제2 절연층(226)을 형성하고 소망의 형태로 에칭 처리한다. (여기서, 제2 절연층(214)은 제1 절연층으로서 사용된다.) 여기서, 미소 구조체가 되는 구조층과 희생층이 노출되도록 제2 절연층(226)을 패터닝한다. 이후, 희생층의 에칭 제거에 의해 공간(246)을 갖는 미소 구조체를 제작할 수 있다. 도 10a 및 고 10b에 도시된 공간(246)은 일단부가 개방된 영역을 갖는다.
다음, 부착될 대향 기판(225)에 대해 설명한다. 대향 기판(225)의 부착으로 미소 구조체가 파괴되지 않도록, 기판(201) 상에 형성된 제2 절연층(226)에 대향된 부분에 제3 절연층(227)을 형성한다(도 10a). 기판(201) 상에 형성된 미소 구조체에 대향된 부분에는 절연층이 형성되지 않고 기판 사이에 갭이 형성되기 때문에, 기판(201)과 대향 기판(225)이 부착시 미소 구조체는 파괴되지 않게 되며, 이는 바람직한 것이다.
또한, 제5 전도층(228), 안테나 등을 대향 기판(225)에 제공할 수 있다. 제 5 전도층(228)은 패터닝에 의해 소망의 형태로 형성되며, 반도체 장치의 회로 일부를 구성하는 배선에 대응한다(도 10b). 이 경우, 기판(201) 상에 형성된 제2 절연층(226) 상에, 제1 배선[여기서는 제3 전도층(216)]으로의 접속을 위한 배선을 구성하는 제6 전도층(229)을 형성한다. 또한, 제6 전도층(229)과 제5 전도층(228)이 서로 전기적으로 접속되도록 기판(201)과 대향 기판(225)을 서로 부착할 수 있다.
반도체 장치의 회로를 구성하는 전도층을 대향 기판 상에 형성한 경우, 바람직하게는 이방성 전도 재료를 사용하여, 기판 상에 형성된 전도층과 대향 기판 상에 형성된 전도층을 전기적으로 접속함으로써, 기판과 대향 기판을 부착한다. 여기서, 열경화된 이방성 전도 페이스트(ACP) 또는 열경화된 이방성 전도막(ACF)을 이방성 전도 재료로서 사용할 수 있다. 소정 방향 만을 따른 전도성을 갖는다(여기서는 기판에 수직한 방향). 이방성 전도 페이스트는 접착제를 주성분으로 포함하는 층 내에 전도성 표면을 갖는 입자(이하, 전도성 입자로 칭함)가 분산되어 있는 구조를 갖는 바인더 층에 상당한다. 이방성 전도막은 열경화성 또는 열가소성 수지막에 전도성 표면을 갖는 입자(이하, 전도성 입자로 칭함)가 분산되어 있는 구조를 갖는다. 전도성 표면을 갖는 입자로는 니켈, 금 등이 도금된 구상 수지를 사용한다. 불필요한 부분에서 전도성 입자들 간의 전기적 단락 회로를 방지하기 위해, 실리카 등의 절연 입자를 내부에 혼합할 수 있다. 또한, 대향 기판 상에 절연층 만을 형성하는 경우, 전도성 없는 접착제를 사용하여 기판과 대향 기판을 부착할 수 있다.
여기서, 전술한 공정에서와 같이 기판(201) 상에 형성된 미소 구조체(219, 224)의 보호를 위해, 바람직하게는 미소 구조체의 전방에 대향되지 않는 부분과, 제2 전도층 및 제3 전도층의 접속부 상에 제3 절연층(227)을 형성함으로써, 대향 기판(225)은 미소 구조체(219, 224)와 접촉하지 않는다. 또한, 제5 전도층(228)은 제3 절연층(227) 상에만 형성되거나, 제3 전도층(227) 상하에 형성될 수 있어서, 전도층들은 전기적으로 접속된다(도 10b).
또한, 전술한 스텝으로 제조한 반도체 장치를 기판(201)에서 분리하여 다른 기판이나 부품에 부착할 수 있다. 예를 들면, 반도체 장치를 유기 기판 상에 제작한 후, 유리 보다 얇고 유연한 플라스틱 등의 연성 기판으로 전치할 수 있다.
반도체 장치를 기판(201)에서 분리하는 경우, 하지막(202) 제작시 릴리스 층(230)을 형성한다(도 11a). 상기 릴리스 층(230)은 하지막 하부에 또는 하지막의 적층 사이에 형성될 수 있다. 또한, 전술한 스텝에서 제3 전도층(216)을 형성한 후에, 희생층의 에칭을 위한 제2 콘택 홀(217, 218)을 형성하기 이전에 반도체 장치를 기판에서 분리한다.
분리 방법에는 여러 가지가 있지만, 일례를 여기에 나타낸다. 우선, 릴리스 층(230)을 노출시키는 구멍(231)을 형성하고, 그 구멍(231)으로 에칭제를 유입시킴으로써, 릴리스 층(230)을 부분 제거한다(도 11b). 다음, 기판(201)의 상부면 측의 위에 분리용 기판(232)을 부착하고, 릴리스 층(230)의 경계에서 반도체 소자와 미소 구조체를 기판(201)으로부터 분리하고, 이들을 기판(232)으로 이동되도록 한다. 다음, 반도체 소자와 미소 구조체가 부착된 기판(201)의 측면으로 유연 기판(233)을 부착한다(도 11c). 그런 다음, 상면측 위로 부착된 기판(232)을 박리시 켜 기판을 전치한다.
또한, 희생층이 노출되도록 콘택 홀을 형성하고, 희생층을 에칭 제거함으로써, 미소 구조체를 제작한다. 또한, 박리시에 제3 전도층(216) 등을 보호하도록 배선 상에 보호막을 형성할 수 있다.
또한, 미소 구조체의 보호가 필요한 경우, 전술한 대향 기판(25)을 부착할 수 있다.
본 실시 형태는 구멍(231)을 통해 릴리스 층(230)을 에칭한 후 반도체 소자와 미소 구조체를 다른 기판(233)으로 전치하는 방법을 설명하고 있지만, 본 발명은 이 예에 한정되지 않는다. 예를 들면, 릴리스 층(230)을 에칭 만으로 제거한 후, 반도체 소자와 미소 구조체를 다른 기판(233)으로 전치하는 방법, 또는 릴리스 층(230)을 제공하지 않고, 기판(201)의 상부면 측 위로 분리용 기판(232)을 부착하고, 반도체 소자와 미소 구조체를 기판(201)에서 분리하는 방법이 있다. 또한, 기판(201)의 후면을 연마하여 반도체 소자와 미소 구조체를 얻는 방법도 있다. 이러한 방법들은 적절히 조합하여 수행할 수 있다. 기판(201)의 후면을 연마하는 방법을 제외하고, 만일 기판(201)으로부터 다른 기판(233)으로의 전치를 행하는 스텝을 채용한 방법을 이용하는 경우, 기판(201)을 유익하게 재사용할 수 있다.
전술한 바와 같이, 기판(201) 상에 형성된 반도체 소자와 미소 구조체를 분리한 후 유연 기판(233)에 부착하는 경우, 얇고, 연하고, 콤팩트한 반도체 장치를 제작할 수 있다.
전술한 공정에서와 같이, 열만을 이용한 결정화 보다도 저온에서 레이저 결 정화 또는 금속을 이용한 레이저 결정화가 행해지기 때문에, 광범위한 재료를 공정에 사용할 수 있다. 예를 들면, 열만으로 반도체층을 결정화하는 경우, 약 1000℃ 온도에서 약 1시간 동안의 가열이 필요하기 때문에, 열에 민감한 유리 기판이나 융점이 1000℃ 이하인 금속은 사용할 수 없다. 그러나, 전술한 금속을 이용한 공정에서는 593℃의 변형점을 갖는 유리 기판 등을 사용할 수 있다.
또한, 열결정화 만으로 형성된 반도체층에 비해, 전술한 공정을 통해 형성된 반도체층은 연속 입계를 가지며, 내부의 공유 결합은 깨지지 않는다. 그러므로, 입계 사이의 댕글링 본드의 결함에 기인한 응력 집중은 생기지 않으며, 그에 따라 파괴 응력은 통상의 다결정 실리콘에 비해 높아진다.
또한, 비정질 실리콘에는 그것이 성막된 이후에 내부 잔류 응력이 통상 존재한다. 그러므로, 비정질 실리콘은 후막화하는 것이 어렵다. 다른 한편, 전술한 공정을 이용하여 제작한 다결정 실리콘에서, 내부 응력은 완화되어 다결정 실리콘을 저온 공정을 통해 용이하게 성막할 수 있다. 따라서, 성막과 결정화를 반복함으로써 임의의 두께의 반도체층을 얻을 수 있다. 또한, 반도체층 상에 다른 재료를 패터닝할 수 있으며, 그 반도체층 상에서는 다른 반도체층을 형성할 수 있다.
니켈 실리사이드와 같은 실리콘 합금은 고강도를 갖는 것으로 알려져 있다. 반도체층에 결정화를 위해 사용된 금속이 남겨진 경우, 적절한 열처리를 행하면, 높은 전도도의 보다 강한 미소 구조체를 제작할 수 있다. 결국, 실리콘 합금은 전술한 바와 같이 미소 구조체 아래에 반도체층을 전극으로서 사용하는 경우에 우수하다.
또한, 본 발명은 동일 기판 상에 미소 구조체 및 반도체 소자를 제작하는 것에 의해 조립 또는 패키징 없이 제조될 수 있는 반도체 장치를 제공할 수 있다.
본 실시 형태는 전술한 실시 형태와 자유로이 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는 전술한 실시 형태에서 설명된 반도체 장치의 예를 보여준다. 본 발명의 반도체 장치에서, 미소 구조체로 형성된 검출 소자를 사용하여 센서 장치(301)를 제작할 수 있다.
도 12a는 본 발명의 반도체 장치의 일 실시 형태인 센서 장치(301)의 구조를 도시한다. 본 실시 형태의 센서 장치(301)는 반도체 소자를 갖는 전기 회로부(302)와 미소 구조체를 포함하는 구조부(303)를 구비한다.
구조부(303)는 미소 구조체로 형성된 검출 소자(304)를 가지며, 외부 압력, 물질 농도, 가스 또는 유체의 유량 등을 검출한다.
전기 회로부(302)는 AD 변환 회로(305), 제어 회로(306), 인터페이스(307), 메모리(308) 등을 포함한다.
AD 변환 회로(305)는 검출 소자에서 보내온 정보를 디지털 신호로 변환한다. 제어 회로는 AD 변환 회로를 제어하여, 예컨대, 디지털 신호를 메모리에 저장한다. 인터페이스(307)는 구동 전력을 공급받거나 외부 제어 기기(310)로부터 제어 신호를 수신하거나, 또는 예컨대, 센서 장치(301)가 취득한 정보를 외부 제어 기기(310)로 전송한다. 메모리는 취득한 정보, 센서 장치 고유의 정보 등을 저장한 다.
또한, 전기 회로부(302)는 구조부(303)로부터 수신된 신호를 증폭하는 증폭 회로, 상기 구조부(303)가 취득한 정보를 처리하는 중앙 처리 회로 등을 구비할 수 있다.
외부 제어 기기(310)는 예컨대, 센서 장치(301)에 대한 제어 신호를 송신하거나, 센서 장치(301)가 취득한 정보를 수신하거나, 또는 구동 전력을 센서 장치로 공급하는 동작을 행한다.
전술한 구조의 센서 장치(301)는 외부 압력, 물질 농도, 가스 또는 유체의 유량 등을 검출할 수 있다. 또한, 센서 장치는 중앙 처리 회로를 구비하고 있으므로, 센서 장치에서 검출 정보를 처리하고, 다른 장치의 제어를 위한 제어 신호를 생성 출력하는 센서 장치를 구현할 수 있다.
도 12b는 검출 소자(304)의 구조의 예를 도시한 종단면도이다. 도 12b에 도시된 검출 소자(304)는 하지막 아래에 제2 전도층(321)을 구비하며, 제1 전도층(320)이 구조층이 되며, 커패시터를 구성한다. 검출 소자(304)는 또는 제1 전도층(320) 아래에 공간(322)을 구비한다. 또한, 제1 전도층(320)은 정전기력, 압력 등으로 이동되므로, 검출 소자(304)는 제1 전도층과 제2 전도층 사이의 거리가 변화되는 가변 커패시터이다.
이 구조를 활용하면, 검출 소자(304)는 제1 전도층(320)이 압력으로 이동되는 압력 검출 소자로서 사용될 수 있다.
또한, 도 12b에 도시된 검출 소자(304)에서 제1 전도층(320)은 상이한 열팽 팡 계수를 갖는 2종의 재료를 적층하는 것으로 제작될 수 있다. 이 경우, 제1 전도층(320)은 열변화로 이동되므로, 검출 소자(304)는 온도 검출 소자로서 사용될 수 있다.
본 발명은 전술한 구성예에 한정되지 않는다. 따라서, 본 실시 형태의 센서 장치는 반도체 소자를 포함하는 전기 회로를 구비하여 미소 구조체를 제어하며, 전기 회로에 의해 제어되는 미소 구조체를 사용하여 제작한 검출 소자는 어던 물리적 양을 검출한다. 또한, 전술한 센서 장치는 전술한 실시 형태 중 어느 하나에 설명된 제작 방법으로 제작된다.
본 실시 형태는 전술한 실시 형태 중 어느 하나와 자유로이 조합할 수 있다.
(실시 형태 4)
본 실시 형태는 전술한 실시 형태에 설명한 반도체 장치의 특정 예를 설명한다. 본 발명의 반도체 장치는 미소 구조체로 형성한 메모리 소자를 갖는 메모리 장치를 사용하여 제작할 수 있다. 본 실시 형태에서, 디코더 등의 주변 회로를 반도체 소자 등으로 형성하고 있고, 메모리 셀 내부를 미소 구조체로 형성하고 있는 메모리 장치의 예를 설명한다.
도 13은 본 발명의 반도체 장치의 일례인 메모리 장치(401)의 구조를 도시한다.
메모리 장치(401)는 메모리 셀 어레이(402), 디코더(403, 404), 실렉터(405) 및 읽기/쓰기 회로(406)를 포함한다. 디코더(403, 404) 및 실렉터(405)의 구조는 공지된 기술을 사용할 수 있다.
메모리 셀(409)은 예컨대, 메모리 소자(408)와 이 메모리 소자(408)를 제어하기 위한 스위치 소자(407)를 포함할 수 있다. 본 실시 형태에 설명된 메모리 장치(401)에서, 상기 스위치 소자(407) 및/또는 메모리 소자(408)는 미소 구조체로 형성된다.
도 14a 및 도 14b는 메모리 셀(409)의 구성예를 도시한다. 도 14a는 메모리 셀(409)의 회로도이며, 도 14b는 그 구조의 종단면도이다.
도 14a에 도시된 바와 같이, 메모리 셀(409)은 트랜지스터(410)로 형성된 스위치 소자(407)와 미소 구조체로 형성된 메모리 소자(408)를 포함한다.
도 14b에 도시된 바와 같이, 메모리 소자(408)는 실시 형태 1 또는 2에 설명한 제조 방법을 이용하여 제작한 미소 구조체로 형성된다. 메모리 소자(408)는 하지막 하부의 제1 전도층과 구조층으로서의 제2 전도층을 포함하는 커패시터를 갖는다. 또한, 제2 전도층은 스위치 소자(407)의 2개의 고농도 불순물 영역 중 하나에 접속된다.
또한, 제1 전도층은 메모리 장치(401)에서 각 메모리 셀(409)의 메모리 소자(408)에 공통 접속된다. 제1 전도층은 메모리 장치(401)의 읽기 및 쓰기시에 각 메모리 소자에 동일한 전위를 인가하는 공통 전극(411)이다.
도 15는 미소 구조체로 형성된 메모리 소자(408) 및 스위치 소자(407)를 갖는 메모리 셀(409)의 예를 도시한다. 도 15는 메모리 셀(409)의 구조의 사시도이다.
스위치 소자(407) 및 메모리 소자(408)는 실시 형태 1 또는 2에 설명한 제조 방법으로 제작된다. 스위치 소자(407)는 조합된 캔터레버의 구조를 갖는 스위치로서 기능하는 미소 구조체이며, 메모리 소자(408)는 빔 구조를 갖는 커패시터로서 기능하는 미소 구조체이다.
여기서, 스위치 소자(407)의 구조에 대해 설명한다. 스위치 소자(407)에서, 기판 상에 희생층(420) 및 구조층(421)이 적층되어 있으며, 가동 캔터레버(422) 아래의 부분이 에칭되어 있다. 또한, 구조층(421)은 제어 전극(423) 및 전도체(424)를 포함한다.
미소 구조체를 사용하여 제작한 스위치는 스위치를 통한 신호 전송 경로가 OFF 시에 완전히 절연되는 장점이 있다. 또한, 스위치의 ON/OFF 제어를 위한 제어 시스템과 신호 전달 경로가 절연될 수 있다는 다른 장점이 있다.
전술한 구성의 메모리 장치는 DRAM(Dynamic Random Access Memory)로 대표되는 휘발성 메모리로 사용될 수 있다. 주변 회로의 구성 및 구동 방법 등에는 공지된 기술이 사용될 수 있다.
메모리 셀을 구성하는 미소 구조체에 대해서는 미소 구조체를 미소한 크기(예, ㎛ 단위)로 제작하는 경우 스케일링 규칙(scaling law)이 적용되어, 유익하게도 스위치의 응답 속도가 빨라지고, 높은 구동 전력을 필요치 않는다. 또한, 미소 구조체로 스위치 소자(407)를 제작하는 것에 의해, 선택된 메모리 소자(408)는 완전히 절연될 수 있으며, 메모리 장치(401)에 저전력 소비가 실현될 수 있다.
본 실시 형태는 전술한 실시 형태 중 어느 하나와 자유로이 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는 전술한 실시 형태에 설명한 반도체 장치의 예를 설명한다.
본 발명의 반도체 장치는 예컨대, 혼합물로부터 특정물을 분별하기 위한 분별 장치로서 제작될 수 있다. 이하, 분별 장치에 대해 설명한다.
도 16a는 본 실시 형태의 분별 장치의 기본적 구성 예로서, 2종 이상의 물질의 가스 혼합물로부터 특정 물질의 가스를 분별하는 분별 장치를 도시한다.
분별 장치(501)는 대략 전기 회로부(502)와 구조부(503)의 2 부분으로 나눠진다. 구조부(503)는 검출 수단(504) 및 복수의 스위치 수단(505)을 포함한다. 전기 회로부(502)는 신호 처리 수단(506), 스위치 제어 수단(507), 정보 저장 수단(508), 및 통신 수단(509)을 포함한다.
여기서, 검출 수단(504)과 스위치 수단(505)은 분별될 가스 분자에 대응하는 크기를 갖는 미소 구조체로 형성된다. 하나의 검출 수단(504)이 하나의 스위치 수단(505)에 인접 제공되어, 스위치 수단(505) 근처에 어떤 종류의 물질이 존재하는지를 검출한다. 스위치 수단(505)은 스위치 제어 수단(507)으로부터 제어 신호가 전송되고 특정 물질이 스위치 수단(505) 근처에 존재할 때만 개방되는 통로를 구비하여, 그 특정 물질은 통로를 통과한다.
신호 처리 수단(506)은 검출 수단(504)으로부터 전송된 신호를 증폭하여 AD 변화 등으로 처리하고, 신호는 스위치 제어 수단(507)으로 전송된다. 스위치 제어 수단(507)은 검출 수단(504)으로부터 전송된 신호에 기초하여 스위치 수단(505)을 제어한다. 정보 저장 수단(508)은 분별 장치(501)를 구동시키는 프로그램 파일, 분별 장치(501) 고유의 정보 등을 저장한다. 통신 수단(509)은 외부 제어 기기(510)와 통신을 행한다.
외부 제어 기기(510)는 통신 수단(511), 정보 처리 수단(512), 디스플레이 수단(513), 및 입력 수단(514) 등을 포함한다.
통신 수단(511)은 분별 장치(501)를 제어하기 위한 신호를 전송하고, 분별 장치(501)가 취득한 정보를 수신하고, 분별 장치(501)로 전력을 공급하는 등의 동작을 행하는 수단이다. 정보 처리 수단(512)은 분별 장치(50)가 수신한 정보를 처리하고, 정보를 분별 장치(501)로 전송하기 위해 입력 수단이 입력한 정보를 처리하는 등의 동작을 행하는 수단이다. 디스플레이 수단(513)은 분별 장치(501)가 취득한 정보, 분별 장치(501)의 동작 상태 등을 표시한다. 입력 수단(514)은 사용자가 정보를 입력할 수 있는 수단이다.
도 16b는 분별 장치(501)를 사용하는 일 실시예를 도시한다. 전술한 구성의 분별 장치(501)는 혼합 물질층(520)과 특정 물질층(521) 사이에 배치된다. 분별 장치(501)가 외부 제어 기기(510)로부터 분별될 물질의 정보를 수신한 후에, 검출 수단(504)은 스위치 수단(505) 근처에 어떤 종류의 물질이 존재하는지를 검출한다. 다음, 검출 신호가 신호 처리 수단(506)에서 처리되어 스위치 제어 수단(507)으로 전송된다. 스위치 제어 수단(507)은 스위치 수단(505)을 제어하여, 분별될 물질이 스위치 수단(505)에 가까이 존재할 때만 통로를 개방시킨다. 또한, 스위치 수 단(505)은 스위치 제어 수단(507)의 제어에 따라 통로를 통해 분별될 물질만을 통과시킨다.
전술한 동작을 통해, 분별 장치(501)는 2종 이상의 가스의 혼합 가스로부터 특정 물질의 가스를 분별할 수 있다. 또한, 분별 장치(501)는 가스의 분별에 한정되지 않는다. 예를 들면, 전술한 구성을 사용하여, 특정 셀을 분별하기 위한 장치로서 분별 장치를 구성할 수 있다. 예를 들면, 분별 장치(501)는 UV 광 조사시 형광을 발하는 셀 만을 분별하도록 제어될 수 있다. 다른 방식으로서, 미소 입계를 갖는 입자를, 예컨대, 방사성 물질을 함유하는 입자만을 분별하거나, 자철광 입자를 분별하는 등의 기능을 갖는 분별 장치를 획득할 수 있다.
본 발명은 분별 장치(501), 혼합 물질층(520), 특정 물질층(521) 및 외부 제어 기기(510)를 포함하여, 혼합 물질로부터 특정 물질을 분별할 수 있는 분별 시스템을 제공할 수 있다.
본 실시 형태는 전술한 실시 형태 중 어느 하나와 자유로이 조합할 수 있다.
(실시예 1)
본 발명의 반도체 장치의 구조층은 전술한 스텝으로 결정화된 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층을 적층하는 것으로 형성될 수 있다. 전술한 바와 같이 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층과 같은 다른 결정 상태의 실리콘층은 기계적 특성이 다르다. 그러므로, 선택된 영역에 적층하거나 층을 형성하는 것으로 구조층을 형성하는 것에 의해, 다양한 응 용에 적합한 미소 구조체를 형성할 수 있다. 본 실시 형태에서는 이들 층의 기계적 특성의 측정 결과를 보여준다.
다른 결정 상태의 실리콘 층의 기계적 특성 간의 차이를 측정하기 위해, CVD로 형성된 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층의 복합 탄성 및 함입 경도를 측정하였다. 여기서, 다결정 실리콘을 포함하는 층은 금속 촉매를 사용하여 레이저 조사에 의해 비정질 실리콘을 포함하는 층을 결정화함으로써 형성하였다.
샘플로 사용된 비정질 실리콘을 포함하는 층은 CVD에 의해 석영 기판 상에 하지막으로서 50nm 두께의 실리콘 질화물층과 100nm 두께의 실리콘 산화물층을 형성하고, CVD에 의해 하지막 상에 비정질 실리콘을 포함하는 층을 형성하는 것에 의해 형성된다.
샘플로 사용된 다결정 실리콘을 포함하는 층은 연속파 레이저를 이용하는 것에 의해 전술한 방식과 유사하게 형성된 비정질 실리콘을 포함하는 층을 결정화하는 것으로 형성하였다. 여기서, 결정화에 사용된 레이저 빔의 에너지 밀도는 9Wcm2~9.5W/cm2이였고, 주사 속도는 35cm/sec였다.
샘플로 사용된 비정질 실리콘을 포함하는 층은 66nm의 두께로 형성하는 한편, 레이저 조사로 결정화된 다결정 실리콘을 포함하는 층은 약 60nm 두께였다.
측정은 삼각 피라미드형의 인덴터(indenter)로 샘플을 누르는 나노 함입 측정으로 수행되었다. 측정은 다이아몬드재의 Berkovich 인덴터인 단일 인덴터를 누 르는 조건하에서 수행되었다. 그러므로, 인덴터의 탄성은 약 1000GPa이고 푸아송비(Poisson's ratio)는 약 0.1이다.
측정된 복합 탄성은 다음 수학식 1로 표현되는 샘플과 인덴터의 탄성을 조합하는 것으로 얻어진 탄성이다. 수학식 1에서, Er은 복합 탄성을, E는 영률(Young's modulus)을, ν는 푸아송비를 나타낸다. 수학식 1의 제1 부재(샘플로 표현됨)는 샘플의 탄성이 기여하는 부재이고, 제2 부재(인덴터로 표현됨)는 인덴터의 탄성에 기여하는 부재이다.
수학식 1에 보여지는 바와 같이, 복합 탄성은 샘플의 탄성이 기여하는 제1 부재와 인덴터의 탄성이 기여하는 제2 부재의 합에 의해 얻어진다. 그러나, 인덴터의 탄성은 샘플의 탄성 보다 훨씬 높으므로, 제2 부재는 무시할 수 있다. 결국, 복합 탄성은 대략 샘플의 탄성과 같다.
함입 경도는 최대 압력 인가시 투사 면적(projection area)으로 인덴터의 최대 누름 하중을 나누는 것에 의해 얻어지는, 함입법으로 측정된 경도이다. 여기서, 누름시의 투사 면적은 인덴터의 기하학적 형태와 샘플 내로 인덴터를 누를 때의 접촉 깊이에 의해 얻어진다. 함입 경도의 76배는 경도 지수로서 통상 사용되는 Vicker's 경도로 상응하게 취급될 수 있다.
Figure 112006037029102-PAT00001
표 1은 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층의 복합 탄성 및 함입 경도의 측정 결과를 나타낸다. 결과는 3번의 측정 횟수의 평균값을 나타낸다.
표 1에 보여지는 바와 같이, 다결정 실리콘을 포함하는 층은 비정질 실리콘을 포함하는 층에 비해 탄성이 높다. 따라서, 구조에 대한 절곡력이 가해지면, 다결정 실리콘을 포함하는 층이 비정질 실리콘을 포함하는 층에 비해 절곡에 의해 야기되는 피괴에 대한 저항성이 좋다.
또한, 표 1의 결과에 보여지는 바와 같이, 다결정 실리콘을 포함하는 층은 비정질 실리콘을 포함하는 층에 비해 경도가 크다.
샘플 복합 탄성(GPa) 함입 경도(GPa)
다결정 실리콘 함유층 141 15.5
비정실 질리콘 함유층 153 20.3
이와 같이, 다른 탄성과 경도의 반도체층을 적층하는 것에 의해, 절곡 응력에 저항성이 있는 강성 및 연성을 갖는 미소 구조체를 형성할 수 있다. 예를 들면, 전술한 층을 적층하는 것에 의해, 다결정 실리콘을 포함하는 층에 있는 결정 결함에 기인하여 파괴가 발생하는 경우에도, 피괴가 비정질 실리콘을 포함하는 층으로 쉽게 전파되지 않는다. 그러므로, 파괴가 내부에서 정지된다. 이와 같이, 적층 두께비에 따라 연성 및 강성은 조화를 이룰 수 있다.
전술한 바와 같이, 다른 특징을 갖는 실리콘 또는 실리콘 화합물의 층을 적층하거나 부분적으로 형성한다. 따라서, 연성, 경도 또는 전도성과 같은 소망의 특성을 갖는 구조층을 포함하는 미소 구조체를 제작할 수 있다.
본 출원은 명세서에 그 내용이 참조로 포함되는, 2005년 5월 27일자로 일본 특허청에 출원된 일본 특허 출원 제2005-156472호에 기초한 출원이다.
전술한 바에 따르면, 동일한 절연 기판 상에 미소 구조체와 반도체 소자가 형성된 마이크로머신의 제조 방법 및 그 방법으로 제조된 마이크로머신을 제공함으로써, 제조 원가의 절감 및 장치의 소형화를 달성할 수 있다.

Claims (103)

  1. 반도체 장치로서,
    기판 상에 반도체 소자를 포함하는 전기 회로와;
    상기 기판 상에 미소 구조체를 포함하며;
    상기 미소 구조체는 금속을 사용한 레이저 결정화 또는 열 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치로서,
    기판 상에 반도체 소자를 포함하는 전기 회로와;
    상기 기판 상에 전도층과;
    상기 기판 상에 미소 구조체를 포함하며;
    상기 전기 회로와 미소 구조체는 상기 전도층을 통해 전기적으로 접속되며;
    상기 미소 구조체는 금속을 사용한 레이저 결정화 또는 열 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치로서,
    기판 상에 반도체 소자를 포함하는 전기 회로와;
    상기 기판 상에 미소 구조체와;
    상기 기판에 대향되도록 제공된 대향 기판을 포함하며;
    상기 미소 구조체는 금속을 사용한 레이저 결정화 또는 열 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 구비하며;
    상기 미소 구조체에 대향되지 않은 대향 기판의 부분에는 절연층이 제공된 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치로서,
    기판 상에 반도체 소자를 포함하는 전기 회로와;
    상기 기판 상에 전도층과;
    상기 기판 상에 미소 구조체와;
    상기 기판에 대향되도록 제공된 대향 기판을 포함하며;
    상기 전기 회로와 미소 구조체는 상기 전도층을 통해 전기적으로 접속되며;
    상기 미소 구조체는 금속을 사용한 레이저 결정화 또는 열 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 구비하며;
    상기 미소 구조체에 대향되지 않은 대향 기판의 부분에는 절연층이 제공된 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치로서,
    기판 상에 반도체 소자를 포함하는 전기 회로와;
    상기 기판 상에 제1 전도층과;
    상기 기판 상에 미소 구조체와;
    상기 기판에 대향되도록 제공된 대향 기판을 포함하며;
    상기 미소 구조체는 금속을 사용한 레이저 결정화 또는 열 결정화로 결정화된 다결정 실리콘을 포함하는 가동층을 구비하며;
    상기 미소 구조체에 대향되지 않은 대향 기판의 부분에는 절연층이 제공되며;
    상기 절연층 상에 제2 전도층이 제공되며;
    상기 전기 회로와 미소 구조체는 상기 제1 전도층 또는 제2 전도층을 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 전도층과 제2 전도층은 이방성 전도 재료를 통해 전기적으로 접속된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판과 다결정 실리콘을 포함하는 가동층 사이에는 제1 공간이 제공된 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공된 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 전도층을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 미소 구조체는 상기 다결정 실리콘을 포함하는 가동층 상에 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 상기 전도층 사이에는 제1 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 미소 구조체는 상기 전도층 상에 유기 재료 또는 무기 재료를 포함하는 절연층을 추가로 포함하며;
    상기 전도층과 상기 절연층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서,
    상기 제1 공간은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물 및 실리콘 질화물로 이루어진 군에서 선택된 하나를 포함하는 재료로 형성된 희생층을 에칭으로 제거하는 것에 의해 형성된 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 가동층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치의 제조 방법으로서,
    기판 상에 실리콘 산화물, 실리콘 질화물, 금속 원소, 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와;
    상기 제1 희생층 상에 금속을 사용하여 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와;
    다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와;
    상기 제2 희생층 상에 제1 절연층을 형성하는 단계와;
    상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 반도체 장치의 제조 방법으로서,
    기판 상에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와;
    상기 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소, 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와;
    상기 제1 희생층 상에 금속을 사용하여 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와;
    다결정 실리콘을 포함하는 상기 층 상에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제2 희생층을 형성하는 단계와;
    상기 제2 희생층 상에 제1 절연층을 형성하는 단계와;
    상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 반도체 장치의 제조 방법으로서,
    기판 상의 제1 영역에 실리콘 산화물, 실리콘 질화물, 금속 원소, 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와;
    상기 제1 영역에 형성된 제1 희생층 위와 기판 상의 제2 영역에 금속을 사용하여 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와;
    상기 제1 영역에 형성된 다결정 실리콘을 포함하는 상기 층 위와 상기 제2 영역에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제1 전도층을 형성하는 단계와;
    상기 제2 희생층과 제1 전도층 상에 제1 절연층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하여, 상기 제1 영역에 미소 구조체를 형성하는 단계와;
    상기 제2 영역에 다결정 실리콘을 포함하는 상기 층 및 상기 제1 전도층을 포함하는 반도체 소자를 제작하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 반도체 장치의 제조 방법으로서,
    기판 상의 제1 영역에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와;
    상기 제1 영역에 형성된 상기 제1 전도층 상에 실리콘 산화물, 실리콘 질화물, 금속 원소, 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 제1 희생층을 형성하는 단계와;
    상기 제1 영역에 형성된 제1 희생층 위와 기판 상의 제2 영역에 금속을 사용하여 결정화된 다결정 실리콘을 포함하는 층을 형성하는 단계와;
    상기 제1 영역에 형성된 다결정 실리콘을 포함하는 상기 층 위와 상기 제2 영역에 실리콘, 실리콘 화합물, 금속 원소 및 금속 화합물로 이루어진 군에서 선택된 하나를 포함하는 층을 형성하여, 제2 희생층과 제2 전도층을 형성하는 단계와;
    상기 제2 희생층과 제2 전도층 상에 제1 절연층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하여, 상기 제1 영역에 미소 구조체를 형성하는 단계와;
    상기 제2 영역에 다결정 실리콘을 포함하는 상기 층 및 상기 제2 전도층을 포함하는 반도체 소자를 제작하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제20항에 있어서,
    상기 제1 절연층에 콘택 홀을 형성하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계를 추가로 포함하며;
    상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 제거하는 단계는 상기 제3 전도층을 형성한 이후에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제18항에 있어서,
    대향 기판 상에 제2 절연층을 형성하는 단계와;
    상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제19항에 있어서,
    대향 기판 상에 제2 절연층을 형성하는 단계와;
    상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제20항에 있어서,
    대향 기판 상에 제2 절연층을 형성하는 단계와;
    상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 제21항에 있어서,
    대향 기판 상에 제2 절연층을 형성하는 단계와;
    상기 기판과 대향 기판을 서로 대향되도록 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제23항에 있어서,
    상기 제1 절연층에 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제1 전도층 및 제2 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  28. 제23항에 있어서,
    상기 제1 절연층에 제1 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 제1 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제1 전도층을 형성하는 단계와;
    상기 제1 전도층 상에 제3 절연층을 형성하는 단계와;
    상기 제3 절연층에 제2 콘택 홀을 제공하는 단계와;
    상기 제3 절연층 위와 상기 제2 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제2 전도층 및 제3 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 제23항에 있어서,
    상기 제2 절연층은 상기 제1 희생층 및 제2 희생층의 일부 또는 전부가 에칭으로 제거되는 영역에 대향되지 않은 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  30. 제18항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  31. 제18항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  32. 제18항에 있어서,
    상기 다결정 실리콘을 포함하는 층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  33. 제18항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
  34. 제2항에 있어서,
    상기 기판과 다결정 실리콘을 포함하는 가동층 사이에는 제1 공간이 제공된 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동 층 상에 제공된 층 사이에는 제2 공간이 제공된 것을 특징으로 하는 반도체 장치.
  36. 제34항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제2 전도층을 구비하는 것을 특징으로 하는 반도체 장치.
  37. 제34항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제2 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  38. 제2항에 있어서,
    상기 미소 구조체는 상기 다결정 실리콘을 포함하는 가동층 상에 제2 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 상기 제2 전도층 사이에는 제1 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  39. 제38항에 있어서,
    상기 미소 구조체는 상기 제2 전도층 상에 유기 재료 또는 무기 재료를 포함하는 절연층을 추가로 포함하며;
    상기 제2 전도층과 상기 절연층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  40. 제34항에 있어서,
    상기 제1 공간은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물 및 실리콘 질화물로 이루어진 군에서 선택된 하나를 포함하는 재료로 형성된 희생층을 에칭으로 제거하는 것에 의해 형성된 것을 특징으로 하는 반도체 장치.
  41. 제2항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  42. 제2항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 가동층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치.
  43. 제2항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치.
  44. 제2항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치.
  45. 제3항에 있어서,
    상기 기판과 다결정 실리콘을 포함하는 가동층 사이에는 제1 공간이 제공된 것을 특징으로 하는 반도체 장치.
  46. 제45항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공된 것을 특징으로 하는 반도체 장치.
  47. 제45항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 전도층을 구비하는 것을 특징으로 하는 반도체 장치.
  48. 제45항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  49. 제3항에 있어서,
    상기 미소 구조체는 상기 다결정 실리콘을 포함하는 가동층 상에 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 상기 전도층 사이에는 제1 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  50. 제49항에 있어서,
    상기 미소 구조체는 상기 전도층 상에 유기 재료 또는 무기 재료를 포함하는 절연층을 추가로 포함하며;
    상기 전도층과 상기 절연층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  51. 제45항에 있어서,
    상기 제1 공간은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물 및 실리콘 질화물로 이루어진 군에서 선택된 하나를 포함하는 재료로 형성된 희생층을 에칭으로 제거하는 것에 의해 형성된 것을 특징으로 하는 반도체 장치.
  52. 제3항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  53. 제3항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 가동층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치.
  54. 제3항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치.
  55. 제3항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치.
  56. 제4항에 있어서,
    상기 기판과 다결정 실리콘을 포함하는 가동층 사이에는 제1 공간이 제공된 것을 특징으로 하는 반도체 장치.
  57. 제56항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공된 것을 특징으로 하는 반도체 장치.
  58. 제56항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제2 전도층을 구비하는 것을 특징으로 하는 반도체 장치.
  59. 제56항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제2 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  60. 제4항에 있어서,
    상기 미소 구조체는 상기 다결정 실리콘을 포함하는 가동층 상에 제2 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 상기 제2 전도층 사이에는 제1 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  61. 제60항에 있어서,
    상기 미소 구조체는 상기 제2 전도층 상에 유기 재료 또는 무기 재료를 포함하는 절연층을 추가로 포함하며;
    상기 제2 전도층과 상기 절연층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  62. 제56항에 있어서,
    상기 제1 공간은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물 및 실리콘 질화물로 이루어진 군에서 선택된 하나를 포함하는 재료로 형성된 희생층을 에칭으로 제거하는 것에 의해 형성된 것을 특징으로 하는 반도체 장치.
  63. 제4항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  64. 제4항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 가동층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치.
  65. 제4항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치.
  66. 제4항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치.
  67. 제5항에 있어서,
    상기 기판과 다결정 실리콘을 포함하는 가동층 사이에는 제1 공간이 제공된 것을 특징으로 하는 반도체 장치.
  68. 제67항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공된 것을 특징으로 하는 반도체 장치.
  69. 제67항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제3 전도층을 구비하는 것을 특징으로 하는 반도체 장치.
  70. 제67항에 있어서,
    상기 미소 구조체는 상기 기판과 제1 공간 사이에 제3 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 그 다결정 실리콘을 포함하는 가동층 상에 제공된 층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  71. 제5항에 있어서,
    상기 미소 구조체는 상기 다결정 실리콘을 포함하는 가동층 상에 제3 전도층을 구비하며;
    상기 다결정 실리콘을 포함하는 가동층과 상기 제3 전도층 사이에는 제1 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  72. 제71항에 있어서,
    상기 미소 구조체는 상기 제3 전도층 상에 유기 재료 또는 무기 재료를 포함하는 절연층을 추가로 포함하며;
    상기 제3 전도층과 상기 절연층 사이에는 제2 공간이 제공되는 것을 특징으로 하는 반도체 장치.
  73. 제67항에 있어서,
    상기 제1 공간은 금속 원소, 금속 화합물, 실리콘, 실리콘 산화물 및 실리콘 질화물로 이루어진 군에서 선택된 하나를 포함하는 재료로 형성된 희생층을 에칭으로 제거하는 것에 의해 형성된 것을 특징으로 하는 반도체 장치.
  74. 제5항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  75. 제5항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 가동층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치.
  76. 제5항에 있어서,
    상기 다결정 실리콘을 포함하는 가동층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치.
  77. 제5항에 있어서,
    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치.
  78. 제21항에 있어서,
    상기 제1 절연층에 콘택 홀을 형성하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계를 추가로 포함하며;
    상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 제거하는 단계는 상기 제3 전도층을 형성한 이후에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  79. 제24항에 있어서,
    상기 제1 절연층에 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제2 전도층 및 제3 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  80. 제25항에 있어서,
    상기 제1 절연층에 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제2 전도층 및 제3 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  81. 제26항에 있어서,
    상기 제1 절연층에 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭 으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제3 전도층 및 제4 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  82. 제24항에 있어서,
    상기 제1 절연층에 제1 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 제1 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계와;
    상기 제2 전도층 상에 제3 절연층을 형성하는 단계와;
    상기 제3 절연층에 제2 콘택 홀을 제공하는 단계와;
    상기 제3 절연층 위와 상기 제2 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제3 전도층 및 제4 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  83. 제25항에 있어서,
    상기 제1 절연층에 제1 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 제1 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제2 전도층을 형성하는 단계와;
    상기 제2 전도층 상에 제3 절연층을 형성하는 단계와;
    상기 제3 절연층에 제2 콘택 홀을 제공하는 단계와;
    상기 제3 절연층 위와 상기 제2 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제3 전도층 및 제4 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  84. 제26항에 있어서,
    상기 제1 절연층에 제1 콘택 홀을 제공하는 단계와;
    상기 제1 절연층 위와 상기 제1 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제3 전도층을 형성하는 단계와;
    상기 제3 전도층 상에 제3 절연층을 형성하는 단계와;
    상기 제3 절연층에 제2 콘택 홀을 제공하는 단계와;
    상기 제3 절연층 위와 상기 제2 콘택 홀에 금속 원소 또는 금속 화합물을 포함하는 제4 전도층을 형성하는 단계와;
    상기 제1 영역에서 상기 제1 희생층 및 제2 희생층의 일부 또는 전부를 에칭으로 제거하는 단계와;
    상기 제2 절연층 상에 금속 원소 또는 금속 화합물을 포함하는 제5 전도층을 형성하는 단계를 추가로 포함하며;
    상기 기판과 대향 기판은 상기 제4 전도층 및 제5 전도층이 서로 전기적으로 접속되도록 이방성 전도 재료를 사용하여 부착되는 것을 특징으로 하는 반도체 장치 제조 방법.
  85. 제24항에 있어서,
    상기 제2 절연층은 상기 제1 희생층 및 제2 희생층의 일부 또는 전부가 에칭으로 제거되는 영역에 대향되지 않은 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  86. 제25항에 있어서,
    상기 제2 절연층은 상기 제1 희생층 및 제2 희생층의 일부 또는 전부가 에칭으로 제거되는 영역에 대향되지 않은 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  87. 제26항에 있어서,
    상기 제2 절연층은 상기 제1 희생층 및 제2 희생층의 일부 또는 전부가 에칭으로 제거되는 영역에 대향되지 않은 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  88. 제19항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  89. 제20항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  90. 제21항에 있어서,
    상기 기판은 절연 표면을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  91. 제19항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  92. 제20항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  93. 제21항에 있어서,
    상기 금속은 다결정 실리콘을 포함하는 층이 되는 층에 선택적으로 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  94. 제19항에 있어서,
    상기 다결정 실리콘을 포함하는 층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  95. 제20항에 있어서,
    상기 다결정 실리콘을 포함하는 층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
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    상기 다결정 실리콘을 포함하는 층은 금속을 사용한 레이저 결정화 또는 열결정화로 결정화된 다결정 실리콘 및 비정질 실리콘의 적층 구조를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
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    다결정 실리콘의 결정화를 위해 사용되는 금속은 Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au 중 일종 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
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