KR20060052390A - Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널디스플레이 - Google Patents

Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널디스플레이 Download PDF

Info

Publication number
KR20060052390A
KR20060052390A KR1020050103848A KR20050103848A KR20060052390A KR 20060052390 A KR20060052390 A KR 20060052390A KR 1020050103848 A KR1020050103848 A KR 1020050103848A KR 20050103848 A KR20050103848 A KR 20050103848A KR 20060052390 A KR20060052390 A KR 20060052390A
Authority
KR
South Korea
Prior art keywords
content
alloy thin
thin film
atomic
equation
Prior art date
Application number
KR1020050103848A
Other languages
English (en)
Other versions
KR100716322B1 (ko
Inventor
도시히로 구기미야
가츠후미 도미히사
가츠토시 다카기
주니치 나카이
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20060052390A publication Critical patent/KR20060052390A/ko
Application granted granted Critical
Publication of KR100716322B1 publication Critical patent/KR100716322B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
    • H01J29/02—Electrodes; Screens; Mounting, supporting, spacing or insulating thereof
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2211/00—Plasma display panels with alternate current induction of the discharge, e.g. AC-PDPs
    • H01J2211/20—Constructional details
    • H01J2211/22—Electrodes
    • H01J2211/225—Material of electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Landscapes

  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 Fe 및 P를 함유하고 잔부가 실질적으로 Cu이며, Fe 및 P 함량이 하기 수학식 1 내지 3을 모두 만족하고, Fe2P가 200℃ 내지 500℃에서 1 내지 120분 동안 열처리 후 입자 경계에 침전되어 있는 Cu 합금 박막을 개시한다.
Figure 112005062848883-PAT00001
Figure 112005062848883-PAT00002
Figure 112005062848883-PAT00003
상기 식에서, NFe는 Fe 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다.

Description

Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널 디스플레이{COPPER ALLOY THIN FILMS, COPPER ALLOY SPUTTERING TARGETS AND FLAT PANEL DISPLAYS}
도 1은 Cu-P 합금 박막에서 열처리 후 보이드 밀도와 P 함량의 관계를 도시한 그래프이다.
도 2는 300℃에서 진공 열처리 후 Cu-P(0.1원자%) 합금 박막의 주사전자현미경(SEM) 이미지이다.
도 3은 Cu-P 합금 박막에서 전기 저항률과 P 함량의 관계를 도시한 그래프이다.
도 4는 Cu-Fe 합금 박막에서 열처리 후 보이드 밀도와 Fe 함량의 관계를 도시한 그래프이다.
도 5는 300℃에서 진공 열처리 후 Cu-Fe(0.28원자%) 합금 박막의 주사전자현미경(SEM) 이미지이다.
도 6은 Cu-Fe 합금 박막에서 전기 저항률과 Fe 함량의 관계를 도시한 그래프이다.
도 7은 Cu-P 합금 박막 및 Cu-Fe-P 합금 박막에서 전기 저항률과 열처리 온도의 관계를 도시한 그래프이다.
도 8은 Cu-Fe-P 합금 박막에서 Fe 및 P 함량과 열처리 후 보이드 밀도의 관계를 도시한 그래프이다.
도 9는 Cu-Co-P 합금 박막에서 Cu 및 P 함량과 열처리 후 보이드 밀도의 관계를 도시한 그래프이다.
도 10은 Cu-Mg-P 합금 박막에서 Mg 및 P 함량과 열처리 후 보이드 밀도의 관계를 도시한 그래프이다.
도 11은 300℃에서 진공 열처리 후 Cu-Fe(0.28원자%)-P(0.05원자%) 합금 박막의 주사전자현미경(SEM) 이미지이다.
본 발명은 Cu 합금 박막, Cu 합금 스퍼터링 타겟 및 플랫 패널 디스플레이(flat panel display)에 관한 것이다. 특히, 열처리 후에도 낮은 전기 저항률을 유지하면서 보이드(void)가 감소된 Cu 합금 박막; Cu 합금 박막의 증착을 위한 스퍼터링 타겟; 및 Cu 합금 박막을 배선막(interconnection film) 및/또는 전극막(electrode film)으로서 사용하는 플랫 패널 디스플레이에 관한 것이다.
액정 디스플레이, 플라즈마 디스플레이 패널, 전계 방출 디스플레이 및 전기발광 디스플레이로 대표되는 플랫 패널 디스플레이는 대형화되고 있다. 디스플레이의 대형화에 따른 신호선의 신호 지연을 줄이기 위해, 더 낮은 전기 저항률을 갖 는 재료가 플랫 패널 디스플레이의 배선에 사용되어야 한다. 디스플레이 중, 액정 디스플레이는 박막 트랜지스터(TFTs)의 게이트 선 및 소스-드레인 선과 같은 화소 구동용 배선에서 전기 저항률을 더 낮출 필요가 있다. Al-Nd와 같은 내열성을 갖는 Al 합금이 현재 배선용 재료로서 사용되고 있다.
순수 Al (3.3 μΩ-㎝미만의 저항률: 박막에서의 실험값) 보다 더 낮은 전기 저항률을 갖는 Ag와 Cu가 액정 디스플레이를 위한 배선용 재료로서 주목받고 있는데, 이는 액정 TV용 디스플레이로 대표되는 액정 디스플레이가 대각선으로 40인치 이상으로 대형화되고 있고, 대형화에 따른 신호 지연이 억제되어야 하기 때문이다. 그러나, 액정 디스플레이에 적용시 Ag는 유리기판 및/또는 SiN 절연막과의 접착이 좋지 않고, 습식 에칭에 의해 배선을 충분하게 가공하지 못하며, Ag 원소의 응집성 때문에 절연 불량이 야기된다. 대조적으로, Cu는 LSIs에서 사용되고, Ag보다 액정 디스플레이에 더 실용적으로 적용할 수 있다. 실제로, Cu를 배선용 재료로서 사용하는 디스플레이 패널 및 액정 장치가 개시되었다(예를 들어, 일본 특허공개 No. 2002-202519; 일본 특허공개 No. 1998-253976).
그러나, 이러한 배선용 Cu 재료는 일부 점에서 개선되어야 한다. 그 중 하나는 "보이드"로 지칭되는 입계 균열의 억제이다. 액정 디스플레이에서 TFTs(이하, "액정 TFT"라고 함)용 배선을 제조하기 위한 공정은 열처리 공정을 포함하는데, 이 공정에서 게이트 절연막 또는 층간 유전막의 제조에서 스퍼터링에 의한 박막의 증착 후 약 300℃로 가열한다. 열처리 공정에서 온도가 저하되는 동안, 제조된 금속 배선(Cu 배선)은 유리기판과 금속 배선간의 열팽창율의 차이에 의해 인장 응력을 받는다. 인장 응력은 금속 배선의 입자 경계에서 보이드로 지칭되는 미세한 균열을 야기하며, 이것은 응력 이동에 의해 야기되는 단선에 대한 저항성(SM resistance) 또는 전기이동에 의해 야기되는 단선에 대한 저항성(EM resistance)과 같은 배선의 신뢰도를 감소시킨다.
Al과 대조적으로, Cu는 결정 배향에 따라 상당히 다양한 영계수(Young's modulus)와 강성율(modulus of rigidity)을 갖는다. 따라서, 다결정성 Cu 배선은 열처리 후 온도 저하시 상이한 결정 배향간에 매우 큰 변형을 받는데, 이것은 종종 입자 경계 박리(보이드 또는 크랙)를 야기한다.
또한, Cu는 산화되기 쉬워, 배선용 재료로서 사용되는 경우 이에 수반되는 내부 산화 및 입자 경계 박리(보이드 또는 크랙)가 억제되어야 한다. 입자 경계는 "틈"이라 불리는 원자 틈의 결정 결함을 다량 포함하는데, 이것은 산화의 가속을 야기한다. 입자 경계가 산화되어 CuOx를 형성하는 경우, CuOx는 제조시 세정 공정에서 부식되고, 보이드 또는 크랙이 입자 경계을 따라 형성되어 Cu 배선의 전기 저항률을 증가시킨다. 전기 저항률의 증가에 더하여, 입자 경계 박리와 함께 내부 산화는 배선의 단선 등을 유발하여 배선의 신뢰도에 상당히 불리하게 영향을 미친다.
이러한 상황 하에, 본 발명의 목적은 순수 Al보다 더 낮은 전기 저항률을 유지할 수 있고 전형적으로 플랫 패널 디스플레이의 제조 공정시 고온에 노출 후에도 보이드 형성을 억제할 수 있는 Cu 합금 박막을 제공하는 것이다. 본 발명의 또 다른 목적은 Cu 합금 박막을 증착하기 위한 스퍼터링 타겟, 및 배선막 및/또는 전극막으로서 Cu 합금 박막을 사용한 플랫 패널 디스플레이를 제공하는 것이다.
구체적으로, 본 발명은 다음과 같은 Cu 합금 박막을 제공한다.
(a) Fe 및 P를 함유하고 잔부가 실질적으로 Cu이며, Fe 및 P의 함량이 하기 수학식 1 내지 3을 모두 만족하는 Cu 합금 박막:
수학식 1
Figure 112005062848883-PAT00004
수학식 2
Figure 112005062848883-PAT00005
수학식 3
Figure 112005062848883-PAT00006
상기 식에서, NFe는 Fe 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다;
(b) Co 및 P를 함유하고 잔부가 실질적으로 Cu이며, Co 및 P의 함량이 하기 수학식 4 내지 6을 모두 만족하는 Cu 합금 박막: 및
Figure 112005062848883-PAT00007
Figure 112005062848883-PAT00008
Figure 112005062848883-PAT00009
상기 식에서, NCo는 Co의 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다;
(C) Mg 및 P를 함유하고 잔부가 실질적으로 Cu이며, Mg 및 P 함량이 하기 수학식 7 내지 9를 모두 만족하는 Cu 합금 박막.
Figure 112005062848883-PAT00010
Figure 112005062848883-PAT00011
Figure 112005062848883-PAT00012
상기 식에서, NMg는 Mg 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다.
상기 Cu 합금 박막은 플랫 패널 디스플레이용 배선막 및/또는 전극막으로서 가장 적합하다. 200℃ 내지 500℃에서 1 내지 120분 동안 열처리를 한 후에도, Fe2P, Co2P 및 Mg3P2는 상기 Cu 합금 박막 (a), (b) 및 (c) 각각의 입자 경계에 침전되고, 낮은 전기 저항률을 유지하며 보이드의 형성을 억제한다.
본 발명은 또한 상기 Cu 합금 박막의 증착용 스퍼터링 타겟을 포함한다. 구체적으로, 상기 Cu 합금 박막 (a)는, Fe 및 P를 함유하고 잔부가 실질적으로 Cu이며, Fe 및 P의 함량이 하기 수학식 10 내지 12를 모두 만족하는 스퍼터링 타겟을 사용하여 증착될 수 있다.
Figure 112005062848883-PAT00013
Figure 112005062848883-PAT00014
Figure 112005062848883-PAT00015
상기 식에서, NFe는 Fe 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
상기 Cu 합금 박막 (b)는, Co 및 P를 함유하고 잔부가 실질적으로 Cu이며, Co 및 P의 함량이 하기 수학식 13 내지 15를 모두 만족하는 스퍼터링 타겟을 사용하여 증착될 수 있다.
Figure 112005062848883-PAT00016
Figure 112005062848883-PAT00017
Figure 112005062848883-PAT00018
상기 식에서, NCo는 Co의 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
상기 Cu 합금 박막 (c)는, Mg 및 P를 함유하고 잔부가 실질적으로 Cu이며, Mg 및 P의 함량이 하기 수학식 16 내지 18을 모두 만족하는 스퍼터링 타겟을 사용하여 증착될 수 있다.
Figure 112005062848883-PAT00019
Figure 112005062848883-PAT00020
Figure 112005062848883-PAT00021
상기 식에서, NMg는 Mg 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
본 발명은 또한 배선막 및 전극막 중 하나 이상으로서 상기 Cu 합금 박막 중 어느 것을 함유하는 플랫 패널 디스플레이를 포함한다.
본 발명에 따른 Cu 합금 박막은 순수 Al 박막보다 더 낮은 전기 저항률을 유지하고, 게이트 절연막 및/또는 층간 유전막의 증착에서 200℃ 이상에서 열처리를 수행한 후에도 다수의 보이드를 야기하지 않고 만족스러운 신뢰도를 갖는 Cu 합금 배선막을 제공할 수 있다. 제조된 배선막 및/또는 전극막은 대형화된 플랫 패널 디스플레이, 예를 들어 액정 디스플레이, 플라즈마 디스플레이, 전계 방출 디스플레이 및 전기발광 디스플레이에 사용된다.
본 발명의 추가적인 목적, 특징 및 이점은 첨부된 도면을 참조하면서 후술하 는 바람직한 실시양태로부터 명백해질 것이다.
본 발명자들은 순수 Al 박막보다 더 낮은 전기 저항률을 유지할 수 있고, 액정 TFTs의 제조 공정에서 200℃ 이상의 증가된 온도에 노출시켜도 "보이드"를 현저히 줄일 수 있는 Cu 합금 박막에 대해 집중적인 연구를 하였다. 상기 보이드는 순수 Cu 박막을 사용하여 배선막을 제조할 경우 발생한다. 본 발명자들은 또한 Cu 합금 박막의 증착을 위한 스퍼터링 타겟의 조성에 관해 집중적인 연구를 하였다.
그 결과, 본 발명자들은 Fe, Co 및 Mg로부터 선택된 1종 이상과 P를 함유한 Cu계 박막이 낮은 전기 저항률을 유지할 수 있고 순수 Cu 박막에서보다 보이드를 현저히 억제할 수 있다는 것을 밝혀냈다. 추가적 조사 후, 본 발명자들은 Cu 합금에서 P 대 Fe, Co 또는 Mg의 비를 조절하는 것이 상기 효과 및 이점을 확실하게 나타내는데 효과적임을 밝혀냈다. 본 발명은 이러한 발견들에 기초하여 완성되었다. 본 발명에 대한 자세한 내용은 후술될 것이다.
먼저, 본 발명자들은 P가 Cu 박막에서 불순물로서 함유된 산소를 트랩(trap)함으로써 내부 산화를 억제하는데 유용하다는 것을 고려하고, P를 함유한 Cu-계 박막, 즉 Cu-P 합금 박막에서 P 함량과 열처리 후 발생된 보이드의 양과의 관계에 대해 조사하였다.
구체적으로, 일련의 0 내지 0.5원자%의 P를 함유하고 300㎚의 막두께를 갖는 Cu-P 합금 박막 또는 순수 Cu 박막을 스퍼터링 장치를 사용하여 유리 기판(코닝사 로부터 입수가능한 1737번 유리) 상에 증착시켰다. 그 위에, 10㎛의 라인폭을 갖는 배선 패턴을 사진 석판 및 혼합된 산 에칭제(etchant)(황산, 질산 및 아세트산을 함유한 혼합 산)에 의한 습식 에칭에 의해 제조하고, 이어서 300℃에서 30분 동안 진공 열처리하였다. 배선 패턴의 표면에서 관찰된 보이드를 계산하여 보이드 밀도를 측정하였다. 상기 열처리는 액정 TFTs 제조에서 이력 현상에서의 열처리 온도가 일반적으로 게이트 절연막의 제조 공정에서 최대 350℃ 및 소스-드레인 배선막의 제조 공정에서 300℃에 도달한다는 것을 고려하여 수행되었다.
실험 결과는 Cu-P 합금 박막에서 열처리 후 보이드 밀도와 P 함량의 관계로서 도 1에 나타낸다. 도 1은 P 함량의 증가에 따라 보이드 밀도가 감소하고, P가 보이드 밀도를 실용상 허용가능한 수준인 1.0×1010m-2 이하로 조절하기 위해 0.2원자% 이상으로 첨가되어야 한다는 것을 보여준다.
참고적으로, 도 2는 300℃에서 진공 열처리 후 Cu-P(0.1원자%) 합금 박막의 주사전자현미경(SEM) 이미지를 나타낸다. 여기에서, Cu 합금 박막이 증착되고, 사진 석판 및 혼합산 에칭제에 의한 습식 에칭이 수행되어 10㎛의 라인폭을 갖는 배선 패턴을 형성하고, 이어서 300℃에서 30분 동안 진공 열처리하였다. 도 2는 배선 패턴의 표면이 열처리 후 입자 경계를 쉽게 확인하기 위해 혼합산 에칭제로 에칭되어 있는 사진을 보여준다. 도 1에서 화살표로 지시된 검은 부분은 보이드이다.
본 발명자들은 또한 Cu-P 합금 박막에서 P 함량의 전기 저항률에 대한 영향 에 대해 조사하였다. 구체적으로, 0.03원자% 또는 0.09원자%의 P 함량 및 300㎚의 막두께를 갖는 일련의 Cu-P 합금 박막이 스퍼터링 장치를 사용하여 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착되고, 300℃에서 30분 동안 진공 열처리되었다. 열처리 후 Cu-P 합금 박막의 전기 저항률이 측정되었다. 상기 열처리는 또한 액정 TFTs 제조에서 열처리 온도의 이력 현상을 고려하여 수행되었다. 별도로, P를 첨가하지 않은 순수 Cu 박막이 증착되고, 열처리가 수행된 후 전기 저항률이 측정되었다.
상기 실험 결과는 전기 저항률과 P 함량의 관계로서 도 3에 나타낸다. 도 3은 순수 Cu 박막과 비교하여 0.1원자% P의 첨가가 전기 저항률 0.8μΩ·㎝을 증가시킨다는 것을 보여준다.
순수 Al 박막은 상기와 유사한 실험을 한 결과, 열처리 후 3.3μΩ·㎝의 전기 저항률을 갖는 것으로 밝혀졌다. 도 3은 순수 Al 박막과 비교하여 더 낮은 전기 저항률을 갖는 Cu-P 합금 박막을 수득하기 위해 P 함량이 0.16원자% 이하(0원자% 제외)가 되어야 한다는 것을 보여준다.
Cu-P 합금 박막에 대한 상기 실험 결과는, P 함량이 열 처리에 의해 야기되는 보이드를 억제하기 위해 0.2원자% 이상이 되어야 하는 한편, 순수 Al 박막과 비교하여 더 낮은 전기 저항률을 얻기 위해서는 0.16원자%(0원자% 제외) 이하가 되어야 하며, Cu-P 합금 박막에서 P 함량의 조절이 전기 저항률의 감소 및 보이드 억제에 동시에는 기여하지 않는다는 것을 나타낸다.
다음으로, 본 발명자들은 Fe를 함유한 Cu계 합금 박막, 즉, Cu-Fe 합금 박막 을 제조하여 Fe 함량과 보이드 형성의 관계를 확인하였다. Fe는 입자 경계에서 침전되기 때문에 입자 경계를 강화하는데 유용한 것으로 생각된다.
구체적으로, 0 내지 1.0원자%의 Fe 함량을 갖고 300㎚의 막두께를 갖는 일련의 Cu-Fe 합금 박막이 스퍼터링 장치를 사용하여 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착되었다. 박막에 대해 사진 석판 및 혼합산 에칭제에 의한 습식 에칭을 수행하여 10㎛의 라인폭을 갖는 배선 패턴을 제조하고, 300℃에서 30분 동안 진공 열처리하였다. 배선 패턴의 표면에서 관찰되는 보이드를 계산하여 보이드 밀도를 측정하였다. 상기 열처리는 액정 TFTs 제조에서 이력 현상에서의 열처리 온도가 일반적으로 게이트 절연막의 제조 공정에서 최대 350℃ 및 소스-드레인 배선막의 제조 공정에서 300℃에 도달한다는 것을 고려하여 수행되었다.
실험 결과는 Cu-Fe 합금 박막에서 열처리 후 보이드 밀도와 Fe 함량의 관계로서 도 4에 나타낸다. 도 4는 Fe 함량의 증가에 따라 보이드 밀도가 감소하고, Fe 함량은 1.0×1010m-2 이하의 실용상 허용가능한 보이드 밀도를 얻기 위해 바람직하게는 1.0원자% 이상이 되어야 한다는 것을 보여준다.
참고적으로, 도 5는 300℃에서 진공 열처리 후 Cu-Fe(0.28원자%) 합금 박막의 주사전자현미경(SEM) 이미지를 나타낸다. 여기에서, 도 2에서와 같이 Cu 합금 박막이 증착되고, 사진 석판 및 혼합산 에칭제에 의한 습식 에칭이 수행되어 10㎛의 라인폭을 갖는 배선 패턴이 제조되고, 300℃에서 30분 동안 진공 열처리가 수행되었다. 도 5는 열처리 후 입자 경계를 쉽게 확인하기 위해 배선 패턴의 표면이 혼합산 에칭제로 에칭된 사진을 나타낸다. 도 5에서 화살표로 지시된 검은 부분이 보이드이다. 도 5는 Fe가 0.28원자%의 소량으로 첨가될 경우 많은 양의 보이드가 발생함을 보여준다.
본 발명자들은 또한 Cu-Fe 합금 박막에서 Fe 함량과 전기 저항률의 관계에 대해 조사를 진행하였다. 구체적으로, 0.3원자% 또는 0.9원자%의 Fe 함량을 갖고 300㎚의 막두께를 갖는 일련의 Cu-Fe 합금 박막이 스퍼터링 장치를 사용하여 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착되었고, 300℃에서 30분 동안 진공 열처리가 수행되었다. 열처리 후 Cu-Fe 합금 박막의 전기 저항률이 측정되었다. 열처리는 또한 액정 TFTs 제조에서 열처리의 이력 현상을 고려하여 수행되었다. 별도로, Fe를 첨가하지 않은 순수 Cu 박막이 증착되고, 열처리를 수행하고, 전기 저항률이 측정되었다.
상기 실험 결과는 Cu-Fe 합금 박막에서 전기 저항률과 Fe 함량의 관계로서 도 6에 나타낸다. 도 6은 순수 Cu 박막과 비교하여 Fe 0.1원자%의 첨가가 전기 저항률 0.14μΩ·㎝을 증가시킨다는 것을 보여준다. 도 6은 또한 순수 Al 박막과 비교하여 더 낮은 전기 저항률을 갖는 Cu-Fe 합금 박막을 수득하기 위해 Fe 함량이 0.93원자% 이하(0원자% 제외)로 조절되어야 함을 보여준다.
Cu-Fe 합금 박막에 대한 상기 실험 결과는 Fe 함량이 열 처리에 의해 야기되는 보이드를 억제하기 위해 1.0원자% 이상이 되어야 하는 한편, 순수 Al 박막과 비교하여 더 낮은 전기 저항률을 얻기 위해 0.93원자%(0원자% 제외) 이하가 되어야 하며, Cu-Fe 합금 박막에서 Fe 함량의 조절이 전기 저항률의 감소 및 보이드의 억 제에 동시에는 기여하지 않음을 나타낸다.
다음으로, 본 발명자들은 순수 Cu와 조합하여 Fe 및 P의 첨가 효과에 대해 조사를 진행하였다. 먼저, 일정한 함량의 P 및 변화하는 함량의 Fe를 함유하는 일련의 Cu-P-Fe 합금 박막이 증착되고, 변화하는 온도에서 진공 열처리가 수행되어, 열처리 후 Cu-P-Fe 합금 박막의 전기 저항률에 대한 열처리 온도 및 Fe 함량의 영향에 대해 조사를 진행하였다.
구체적으로, 일정한 함량의 P(0.1원자%) 및 변화하는 함량의 Fe(0 내지 0.5원자%)를 갖고 300㎚의 막두께를 갖는 일련의 Cu-Fe-P 합금 박막이 스퍼터링 장치를 사용하여 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착되었다. 그 후 박막은 각각 200℃ 내지 500℃의 다양한 온도에서 30분 동안 유지하면서 진공 열처리하였다. 열처리 후 Cu-Fe-P 합금 박막의 전기 저항률이 측정되었다.
그 결과는 열처리 온도 및 Fe 함량과 전기 저항률의 관계로서 도 7에 나타낸다. 도 7은 Fe 함량과 관계없이 200℃ 이상 온도에서의 열처리가 실질적으로 일정하게 낮은 전기 저항률을 얻는다는 것을 보여준다.
순수 Cu에 Fe 및 P를 첨가함에 의해 야기되는 전기 저항률의 증가는 1.3μΩ·㎝ 미만이어야 하는데, 이는 순수 Al 박막과 순수 Cu 박막 사이의 전기 저항률 차이가 1.3μΩ·㎝이기 때문이다. 계수로서 전기 저항률의 증가비율을 도 3 및 6의 결과로부터 계산하여 하기 수학식 1을 얻는데, 여기에서, NFe는 Cu 합금 박막에서 Fe 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다. 하기 수학식 1을 만족하도록 Cu 합금 박막에서 Fe 및 P 함량을 조절하여 순수 Al 박막보다 더 낮은 전기 저항률을 얻는다.
수학식 1
Figure 112005062848883-PAT00022
다음으로, Cu-Fe-P 합금 박막에서 Fe 및 P 함량과 열처리 후 발생되는 보이드 밀도의 관계를 조사하였다. 이 실험에서, Cu-Fe-P 합금 박막이 증착되고, 사진 석판 및 혼합산 에칭제에 의한 습식 에칭이 수행되어 10㎛의 라인폭을 갖는 배선 패턴이 제조되고, 300℃에서 30분 동안 진공 열처리가 수행되었다. 10㎛의 라인폭을 갖는 배선 패턴에서 형성된 보이드를 계산하여 보이드 밀도를 측정하였다. 실용상 허용가능한 수준(1.0×1010m-2 이하)의 보이드 밀도를 갖는 시료 박막은 "합격"(도면에서는 "O"로 나타냄)으로 평가하고, 1.0×1010m-2를 초과하는 보이드 밀도를 갖는 것은 "불합격"(도면에서는 "X"로 나타냄)으로 평가하였다.
그 결과는 Cu-Fe-P 합금 박막에서 Fe 및 P 함량과 열처리 후 보이드 밀도의 관계로서 도 8에 나타낸다. 도 8은 보이드 형성이 하기 수학식 2 및 3을 만족하도록 Cu-Fe-P 합금 박막에서 Fe 및 P 함량을 조절하여 억제될 수 있음을 보여준다.
수학식 2
Figure 112005062848883-PAT00023
수학식 3
Figure 112005062848883-PAT00024
또한, 그 결과는 낮은 전기 저항률을 보강하는데 필요한 수학식 1과 함께 하기 수학식 2 및 3을 모두 만족하도록 Cu-Fe-P 합금 박막에서 Fe 및 P 함량을 조절하는 것이 도 8에 도시된 바와 같이 낮은 전기 저항률 및 보이드의 억제를 모두 달성한다는 것을 보여준다.
수학식 1
Figure 112005062848883-PAT00025
수학식 2
Figure 112005062848883-PAT00026
수학식 3
Figure 112005062848883-PAT00027
Cu에 Fe 또는 P를 단독으로 첨가하는 것은 이러한 이점, 즉 "순수 Al 박막보다 더 낮은 전기 저항률" 및 "보이드의 억제"를 동시에는 얻지 못한다. "순수 Al 박막보다 더 낮은 전기 저항률" 및 "보이드의 억제"가 Cu에 적절한 함량의 Fe 및 P를 조합하여 첨가하는 것에 의해 동시에 달성될 수 있는 이유는 아직 충분히 명백하지 않다. 아마도, 그 이유는 200℃ 이상에서의 Cu-Fe-P 합금 박막의 열처리 결과로서 미세한 금속간 화합물 Fe2P가 Cu의 입자 경계에 침전되고 입자 경계를 강화하여 열 응력(인장 응력)으로 인한 보이드 형성을 억제하기 때문일 것이다. 낮은 전기 저항률은 아마도 금속간 화합물이 Cu 입자 중에서가 아니라 그것의 입자 경계에서 침전되기 때문에 유지되는 것이다.
본 발명자들은 P 화합물을 형성하는 Fe이외의 다른 원소에 대해 추가로 조사하여 Co 및 Mg가 유사한 효과를 나타낸다는 것을 발견하였고, Fe, Co 및 Mg로 이루어진 군으로부터 선택된 2종 이상의 원소를 조합하여 추가하는 것이 유사한 효과를 나타낸다는 것을 발견하였다. Co 또는 Mg와 함께 P를 함유하는 Cu 합금 박막은 하기에 자세히 기술될 것이다.
먼저, 변화하는 함량의 Co 및 P를 함유하는 일련의 Cu-Co-P 합금 박막을 증착시키고, 제조된 박막의 전기 저항률을 측정하여, Cu-Co-P 합금 박막에서 Co 및 P 함량과 전기 저항률의 관계를 도 8에서와 같은 방식으로 측정하였다. 그 결과는 순수 Al 박막보다 더 낮은 전기 저항률이 하기 수학식 4를 만족하도록 Cu-Co-P 합금 박막에서 Co 및 P 함량을 조절함으로써 보강될 수 있음을 보여준다.
수학식 4
Figure 112005062848883-PAT00028
또한, Cu-Co-P 합금 박막에서 Co 및 P 함량과 열처리 후 발생되는 보이드의 밀도의 관계가 조사되었다. 이 실험에서, Cu-Co-P 합금 박막이 증착되고, 사진 석판 및 혼합산 에칭제에 의한 습식 에칭이 수행되어 10㎛의 라인폭을 갖는 배선 패턴이 제조되고, 이어서 300℃에서 30분 동안 진공 열처리가 수행되었다. 10㎛의 라인폭을 갖는 배선 패턴에서 형성된 보이드를 계산하여 보이드 밀도를 측정하였다. 실용상 허용가능한 수준(1.0×1010m-2 이하)의 보이드 밀도를 갖는 시료 박막은 "합격"(도면에서는 "O"로 나타냄)으로 평가하고, 1.0×1010m-2를 초과하는 보이드 밀 도를 갖는 것은 "불합격"(도면에서는 "X"로 나타냄)으로 평가하였다.
그 결과는 Cu-Co-P 합금 박막에서 Co 및 P 함량과 열처리 후 보이드 밀도의 관계로서 도 9에 나타낸다. 도 9는 보이드 형성이 하기 수학식 5 및 6을 만족하도록 Cu-Co-P 합금 박막에서 Co 및 P 함량을 조절함으로써 억제될 수 있음을 보여준다.
수학식 5
Figure 112005062848883-PAT00029
수학식 6
Figure 112005062848883-PAT00030
또한, 그 결과는 낮은 전기 저항률을 보강하는데 필요한 수학식 4와 함께 하기 수학식 5 및 6을 만족하도록 Cu-Co-P 합금 박막에서 Co 및 P 함량을 조절하는 것은 도 9에 도시된 바와 같이 낮은 전기 저항률 및 보이드 억제를 모두 달성한다는 것을 보여준다. 또한, 이 경우, 입자 경계에서의 Co2P의 침전은 아마도 낮은 전기 저항률 및 보이드의 억제를 동시에 달성한다.
수학식 4
Figure 112005062848883-PAT00031
수학식 5
Figure 112005062848883-PAT00032
수학식 6
Figure 112005062848883-PAT00033
다음으로, 본 발명자들은 Fe 또는 Co 대신 Mg를 함유하는 Cu-Mg-P 합금 박막에 대해 조사하였다. 먼저, 변화하는 Mg 및 P 함량을 함유하는 일련의 Cu-Mg-P 합금 박막이 증착되고, 박막의 전기 저항률이 측정되어, 도 8 및 9와 같이 Cu-Mg-P 합금 박막에서 Mg 및 P 함량과 전기 저항률의 관계를 측정하였다. 그 결과는 순수 Al 박막보다 더 낮은 전기 저항률이 하기 수학식 7을 만족하도록 Cu-Mg-P 합금 박막에서 Mg 및 P 함량을 조절함으로써 보강될 수 있음을 나타낸다.
수학식 7
Figure 112005062848883-PAT00034
또한, Mg 및 P 함량과 열처리 후 발생되는 보이드의 밀도의 관계를 조사하였다. 이 실험에서, Cu-Mg-P 합금 박막이 증착되고, 사진 석판 및 혼합산 에칭제에 의한 습식 에칭이 수행되어 10㎛의 라인폭을 갖는 배선 패턴이 제조되고, 이어서 300℃에서 30분 동안 진공 열처리가 수행되었다. 10㎛의 라인폭을 갖는 배선 패턴에서 형성된 보이드를 계산하여 보이드 밀도를 측정하였다. 실용상 허용가능한 수준(1.0×1010m-2 이하)의 보이드 밀도를 갖는 시료 박막은 "합격"(도면에서는 "O"로 나타냄)으로 평가하고, 1.0×1010m-2를 초과하는 보이드 밀도를 갖는 것은 "불합격"(도면에서는 "X"로 나타냄)으로 평가하였다.
그 결과는 Cu-Mg-P 합금 박막에서 Mg 및 P 함량과 열처리 후 보이드 밀도의 관계로서 도 10에 나타낸다. 도 10은 보이드 형성이 하기 수학식 8 및 9를 만족하도록 Cu-Mg-P 합금 박막에서 Mg 및 P 함량을 조절함으로써 억제될 수 있음을 보여준다.
수학식 8
Figure 112005062848883-PAT00035
수학식 9
Figure 112005062848883-PAT00036
또한, 그 결과는 낮은 전기 저항률을 보강하는데 필요한 수학식 7과 함께 하기 수학식 8 및 9를 만족하도록 Cu-Mg-P 합금 박막에서 Mg 및 P 함량을 조절하는 것이 도 10에 도시된 바와 같이 낮은 전기 저항률 및 보이드 억제를 모두 달성한다는 것을 보여준다. 또한, 이 경우, 입자 경계에서의 Mg3P2의 침전은 아마도 낮은 전기 저항률 및 보이드의 억제에 동시에 기여한다.
수학식 7
Figure 112005062848883-PAT00037
수학식 8
Figure 112005062848883-PAT00038
수학식 9
Figure 112005062848883-PAT00039
본 발명에 따른 Cu 합금 박막의 막 두께는 특별히 제한되지 않지만, 후술될 플랫 패널 디스플레이의 배선막을 위해서는 예를 들어 일반적으로 약 100 내지 약 400㎚이다.
본 발명에 따른 Cu 합금 박막은 특별히 제한되지 않는 분야, 예컨대 플랫 패널 디스플레이의 배선막 및/또는 전극막 등에 적용될 수 있다. 이점을 충분히 나타내는데 특히 적합한 박막의 적용 분야는 액정 디스플레이에서 게이트 절연막 및 소스-드레인 배선막이다.
용어 "잔부가 실질적으로 Cu임"은 P, Fe, Co 및 Mg 이외의 잔부가 Cu 및 불가피한 불순물을 포함한다는 것을 의미한다. 불가피한 불순물로서, 박막은 Si, Al, C, O 및/또는 N을 각각 100 ppm 이하의 함량으로 포함할 수 있다.
본 발명은 또한 Cu 합금 박막의 증착을 위한 스퍼터링 타겟을 포함한다. P를 함유하는 Cu 합금 박막이 증착되는 경우, 제조된 Cu 합금 박막에서 P 함량은 스퍼터링 타겟에서의 함량의 약 20% P이다. 그 결과, 본 발명에서 사용하기 위한 스퍼터링 타겟은 목표하는 Cu 합금 박막에서의 P 함량의 약 5배를 가져야 한다. 본 발명에 따른 스퍼터링 타겟의 조성은 하기에 자세히 설명될 것이다.
구체적으로, Fe 및 P를 함유하고 잔부가 실질적으로 Cu인 Cu 합금 박막은, Fe 및 P를 함유하고 잔부가 실질적으로 Cu이며, Fe 및 P 함량이 하기 수학식 10 내지 12를 모두 만족하고 P 함량이 증착할 Cu 합금 박막에서의 함량의 약 5배인 Cu 합금 스퍼터링 타겟을 사용하여 증착될 수 있다.
수학식 10
Figure 112005062848883-PAT00040
수학식 11
Figure 112005062848883-PAT00041
수학식 12
Figure 112005062848883-PAT00042
상기 수학식에서, NFe는 Fe 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
Co 및 P를 함유하고 잔부가 실질적으로 Cu인 Cu 합금 박막은, Co 및 P를 함유하고 잔부가 실질적으로 Cu이며, Co 및 P 함량이 하기 수학식 13 내지 15를 모두 만족하고 P 함량이 증착할 Cu 합금 박막에서의 함량의 약 5배인 Cu 합금 스퍼터링 타겟을 사용하여 증착될 수 있다.
수학식 13
Figure 112005062848883-PAT00043
수학식 14
Figure 112005062848883-PAT00044
수학식 15
Figure 112005062848883-PAT00045
상기 수학식에서, NCo는 Co의 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
Mg 및 P를 함유하고 잔부가 실질적으로 Cu인 Cu 합금 박막은, Mg 및 P를 함 유하고 잔부가 실질적으로 Cu이며, Mg 및 P 함량이 하기 수학식 16 내지 18을 모두 만족하고 P 함량이 증착할 Cu 합금 박막에서의 함량의 약 5배인 Cu 합금 스퍼터링 타겟을 사용하여 증착될 수 있다.
수학식 16
Figure 112005062848883-PAT00046
수학식 17
Figure 112005062848883-PAT00047
수학식 18
Figure 112005062848883-PAT00048
상기 수학식에서, NMg는 Mg 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
본 발명은 하기에서 다수의 실시예를 참조하면서 더욱 자세히 설명될 것이지만, 이들 실시예는 본 발명의 범위를 전혀 제한하지 않는다. 본 발명의 범위를 벗어남이 없이 이들 실시예를 변형하는 것은 본 발명의 기술적 범위에 속한다.
실시예 1
Fe 0.28원자% 및 P 0.25원자%를 함유하고 잔부가 Cu 및 불가피한 분순물로 이루어진 Cu 합금을 포함하는 스퍼터링 타겟을 진공 용융 공정에 의해 제조하였다. 이 스퍼터링 타겟을 사용하여, 300㎚의 두께를 갖는 Cu-Fe-P 합금 박막을 DC 마그 네트론 스퍼터링에 의해 50.8㎜의 직경 및 0.7㎜의 두께를 갖는 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착하였다. Cu-Fe-P 합금 박막의 조성은 유도결합플라즈마(ICP) 원자방출분광기에 의해 분석하여 Fe 함량이 0.28원자%이고 P 함량이 0.05원자%임을 확인하였다. 막 증착시 아마도 높은 증기압으로 인해 약 80%의 P는 수득되지 않았다.
다음으로, 양각형(positive-type) 포토레지스트(1㎛의 두께)를 Cu-Fe(0.28원자%)-P(0.05원자%) 합금 박막 상에 패터닝하고, 혼합산 에칭제로 에칭하고, 포토레지스트를 포토레지스트 제거제로 제거하였다. 10㎛의 최소 라인폭을 갖는 배선 패턴을 관찰하여 입자 경계 박리 및/또는 힐록(hillock)(비정상적 돌출부)의 유무를 확인하였다. 그 결과, 입자 경계 박리나 힐록은 관찰되지 않았다. 또한, 시료의 전기 저항률은 배선 패턴의 전류-전압 특성에 기초하여 계산함으로써 결정하였다.
시료의 전기 저항률은 시료를 진공 열처리로(furnace)에서 300℃로 30분 동안 가열한 후 다시 측정하여 2.73μΩ-㎝임을 확인하였다. 시료의 표면은 SEM에 의해 자세히 관찰하였고, 그 결과는 도 11에 나타낸다. 시료 박막은 열처리 후에도 입자 경계 박리나 힐록을 나타내지 않고, 4.5×109 m-2의 보이드 밀도를 갖는다(실용상 허용가능한 수준은 1.0×1010 m-2 이하임).
실시예 2
Co 0.35원자% 및 P 0.25원자%를 함유하고 잔부가 Cu 및 불가피한 분순물로 이루어진 Cu 합금을 포함하는 스퍼터링 타겟을 진공 용융 공정에 의해 제조하였다. 스퍼터링 타겟을 사용하여, 300㎚의 두께를 갖는 Cu-Co-P 합금 박막을 DC 마그네트론 스퍼터링에 의해 50.8㎜의 직경 및 0.7㎜의 두께를 갖는 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착하였다. Cu-Co-P 합금 박막의 조성은 유도
결합플라즈마(ICP) 원자방출분광기에 의해 분석하여 Co 함량이 0.35원자%이고 P 함량이 0.05원자%임을 확인하였다. 막 증착시, 실시예 1에서와 같이 아마도 높은 증기압으로 인해 약 80%의 P는 수득되지 않았다.
다음으로, 양각형 포토레지스트(1㎛의 두께)는 Cu-Co(0.35원자%)-P(0.05원자%) 합금 박막에 패터닝하고, 혼합산 에칭제로 에칭하고, 포토레지스트를 포토레지스트 제거제로 제거하였다. 10㎛의 최소 라인폭을 갖는 배선 패턴을 관찰하여 입자 경계 박리 및/또는 힐록(비정상적 돌출부)의 유무를 확인하였다. 그 결과, 입자 경계 박리나 힐록은 관찰되지 않았다. 또한, 시료의 전기 저항률은 배선 패턴의 전류-전압 특성에 기초하여 계산함으로써 결정하였다.
시료의 전기 저항률은 시료를 진공 열처리로에서 300℃로 30분 동안 가열한 후 다시 측정하여 2.57μΩ-㎝임을 확인하였다. 시료의 표면은 SEM에 의해 자세히 관찰하였다. 시료 박막은 열처리 후에도 입자 경계 박리나 힐록을 나타내지 않고, 5.5×109 m-2의 보이드 밀도를 갖는다(실용상 허용가능한 수준은 1.0×1010 m-2 이하임).
실시예 3
Mg 0.5원자% 및 P 0.25원자%를 함유하고 잔부가 Cu 및 불가피한 분순물로 이 루어진 Cu 합금을 포함하는 스퍼터링 타겟을 진공 용융 공정에 의해 제조하였다. 스퍼터링 타겟을 사용하여, 300㎚의 두께를 갖는 Cu-Mg-P 합금 박막을 DC 마그네트론 스퍼터링에 의해 50.8㎜의 직경 및 0.7㎜의 두께를 갖는 유리 기판(코닝사로부터 입수가능한 1737번 유리) 상에 증착하였다. Cu-Mg-P 합금 박막의 조성은 유도
결합플라즈마(ICP) 원자방출분광기에 의해 분석하여 Mg 함량이 0.5원자%이고 P 함량이 0.05원자%임을 확인하였다. 막 증착에서, 실시예 1 및 2에서와 같이 아마도 높은 증기압으로 인해 약 80%의 P는 수득되지 않았다.
다음으로, 양각형 포토레지스트(1㎛의 두께)를 Cu-Mg(0.5원자%)-P(0.05원자%) 합금 박막에 패터닝하고, 혼합산 에칭제로 에칭하고, 포토레지스트를 포토레지스트 제거제로 제거하였다. 10㎛의 최소 라인폭을 갖는 배선 패턴을 관찰하여 입자 경계 박리 및/또는 힐록(비정상적 돌출부)의 유무를 확인하였다. 그 결과, 입자 경계 박리나 힐록은 관찰되지 않았다. 또한, 시료의 전기 저항률은 배선 패턴의 전류-전압 특성에 기초하여 계산함으로써 결정하였다.
시료의 전기 저항률은 시료를 진공 열처리로에서 300℃로 30분 동안 가열한 후 다시 측정하여 2.77μΩ-㎝임을 확인하였다. 시료의 표면은 SEM에 의해 자세히 관찰하였다. 시료 박막은 열처리 후에도 입자 경계 박리나 힐록을 나타내지 않고, 5.0×109 m-2의 보이드 밀도를 갖는다(실용상 허용가능한 수준은 1.0×1010 m-2 이하임).
본 발명은 현재 바람직한 실시양태로 생각되는 것을 참조하면서 설명되었지 만, 본 발명은 개시된 실시양태로 제한되지 않는 것으로 이해되어야 한다. 이와는 달리, 본 발명은 첨부된 청구 범위의 정신 및 범위 내에 포함되는 다양한 변형 및 균등 배열을 포함하는 것으로 이해되어야 한다. 첨부된 청구범위의 범위는 그러한 모든 변형 및 균등 구조와 기능을 포함하도록 최광의로 해석되어야 한다.
본 발명에 따른 Cu 합금 박막은 낮은 전기 저항률을 유지하고, 게이트 절연막 및/또는 층간 유전막의 증착을 위해 열처리가 수행된 후에도 많은 양의 보이드를 야기하지 않고 충분한 신뢰도를 갖는 Cu 합금 박막을 수득할 수 있으며, 제조된 배선막 및/또는 전극막은 대형화된 플랫 패널 디스플레이, 예를 들어 액정 디스플레이, 플라즈마 디스플레이, 전계 방출 디스플레이 및 전기발광 디스플레이를 위해 사용될 수 있다.

Claims (12)

  1. Fe 및 P를 포함하고 잔부가 실질적으로 Cu이며, Fe 및 P의 함량이 하기 수학식 1 내지 3을 모두 만족하는 Cu 합금 박막.
    수학식 1
    Figure 112005062848883-PAT00049
    수학식 2
    Figure 112005062848883-PAT00050
    수학식 3
    Figure 112005062848883-PAT00051
    상기 식에서, NFe는 Fe 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다.
  2. Co 및 P를 포함하고 잔부가 실질적으로 Cu이며, Co 및 P의 함량이 하기 수학식 4 내지 6을 모두 만족하는 Cu 합금 박막.
    수학식 4
    Figure 112005062848883-PAT00052
    수학식 5
    Figure 112005062848883-PAT00053
    수학식 6
    Figure 112005062848883-PAT00054
    상기 식에서, NCo는 Co의 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다.
  3. Mg 및 P를 포함하고 잔부가 실질적으로 Cu이며, Mg 및 P의 함량이 하기 수학식 7 내지 9를 모두 만족하는 Cu 합금 박막.
    수학식 7
    Figure 112005062848883-PAT00055
    수학식 8
    Figure 112005062848883-PAT00056
    수학식 9
    Figure 112005062848883-PAT00057
    상기 식에서, NMg는 Mg 함량(원자%)을 나타내고, NP는 P 함량(원자%)을 나타낸다.
  4. 제 1항에 있어서,
    Fe2P가 Cu의 입자 경계에 침전되어 있는 Cu 합금 박막.
  5. 제 2항에 있어서,
    Co2P가 Cu의 입자 경계에 침전되어 있는 Cu 합금 박막.
  6. 제 3항에 있어서,
    Mg3P2가 Cu의 입자 경계에 침전되어 있는 Cu 합금 박막.
  7. Fe 및 P를 포함하고 잔부가 실질적으로 Cu이며, Fe 및 P의 함량이 하기 수학식 10 내지 12를 모두 만족하는 Cu 합금 박막 증착용 스퍼터링 타겟.
    수학식 10
    Figure 112005062848883-PAT00058
    수학식 11
    Figure 112005062848883-PAT00059
    수학식 12
    Figure 112005062848883-PAT00060
    상기 식에서, NFe는 Fe 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
  8. Co 및 P를 포함하고 잔부가 실질적으로 Cu이며, Co 및 P의 함량이 하기 수학식 13 내지 15를 모두 만족하는 Cu 합금 박막 증착용 스퍼터링 타겟.
    수학식 13
    Figure 112005062848883-PAT00061
    수학식 14
    Figure 112005062848883-PAT00062
    수학식 15
    Figure 112005062848883-PAT00063
    상기 식에서, NCo는 Co의 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
  9. Mg 및 P를 포함하고 잔부가 실질적으로 Cu이며, Mg 및 P의 함량이 하기 수학식 16 내지 18을 모두 만족하는 Cu 합금 박막 증착용 스퍼터링 타겟.
    수학식 16
    Figure 112005062848883-PAT00064
    수학식 17
    Figure 112005062848883-PAT00065
    수학식 18
    Figure 112005062848883-PAT00066
    상기 식에서, NMg는 Mg 함량(원자%)을 나타내고, N'P는 P 함량(원자%)을 나타낸다.
  10. 제 1항의 Cu 합금 박막을 각각 포함하는 배선막 및 전극막 중 하나 이상을 갖는 플랫 패널 디스플레이.
  11. 제 2항의 Cu 합금 박막을 각각 포함하는 배선막 및 전극막 중 하나 이상을 갖는 플랫 패널 디스플레이.
  12. 제 3항의 Cu 합금 박막을 각각 포함하는 배선막 및 전극막 중 하나 이상을 갖는 플랫 패널 디스플레이.
KR1020050103848A 2004-11-02 2005-11-01 Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널디스플레이 KR100716322B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004319644A JP4330517B2 (ja) 2004-11-02 2004-11-02 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JPJP-P-2004-00319644 2004-11-02

Publications (2)

Publication Number Publication Date
KR20060052390A true KR20060052390A (ko) 2006-05-19
KR100716322B1 KR100716322B1 (ko) 2007-05-11

Family

ID=36261023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050103848A KR100716322B1 (ko) 2004-11-02 2005-11-01 Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널디스플레이

Country Status (5)

Country Link
US (2) US20060091792A1 (ko)
JP (1) JP4330517B2 (ko)
KR (1) KR100716322B1 (ko)
CN (1) CN100392505C (ko)
TW (1) TWI297042B (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4330517B2 (ja) * 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP5125112B2 (ja) * 2006-07-31 2013-01-23 三菱マテリアル株式会社 熱欠陥発生のない液晶表示装置用配線および電極並びにそれらを形成するためのスパッタリングターゲット
JP2008098611A (ja) * 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
JP4280277B2 (ja) * 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
KR101043508B1 (ko) 2006-10-13 2011-06-23 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 기판 및 표시 디바이스
JP2008127623A (ja) * 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP4377906B2 (ja) * 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP4170367B2 (ja) 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP4355743B2 (ja) * 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
JP4705062B2 (ja) * 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
JP2009008770A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 積層構造およびその製造方法
US20090001373A1 (en) * 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP2009010052A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
JP5143649B2 (ja) * 2007-07-24 2013-02-13 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｓｉ系Ａｌ合金スパッタリングターゲットおよびその製造方法
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP4469913B2 (ja) 2008-01-16 2010-06-02 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
JP5231282B2 (ja) * 2008-02-22 2013-07-10 株式会社神戸製鋼所 タッチパネルセンサー
JP5432550B2 (ja) * 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP5139134B2 (ja) 2008-03-31 2013-02-06 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｃｕ系Ａｌ基合金スパッタリングターゲットおよびその製造方法
WO2009123217A1 (ja) * 2008-03-31 2009-10-08 株式会社神戸製鋼所 表示装置、その製造方法およびスパッタリングターゲット
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
KR20100127290A (ko) * 2008-04-23 2010-12-03 가부시키가이샤 고베 세이코쇼 표시 장치용 Ａｌ 합금막, 표시 장치 및 스퍼터링 타깃
CN102077323A (zh) * 2008-07-03 2011-05-25 株式会社神户制钢所 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
JP2010065317A (ja) * 2008-08-14 2010-03-25 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
DE102009002894A1 (de) * 2009-05-07 2010-11-18 Federal-Mogul Wiesbaden Gmbh Gleitlagermaterial
CN102473732B (zh) 2009-07-27 2015-09-16 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
JP2011222567A (ja) 2010-04-02 2011-11-04 Kobe Steel Ltd 配線構造、表示装置、および半導体装置
JP2012027159A (ja) 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP2012180540A (ja) 2011-02-28 2012-09-20 Kobe Steel Ltd 表示装置および半導体装置用Ａｌ合金膜
JP5171990B2 (ja) 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
JP5524905B2 (ja) 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
CN102409147B (zh) * 2011-11-14 2013-12-11 余姚康富特电子材料有限公司 靶材热处理方法
JP5912046B2 (ja) * 2012-01-26 2016-04-27 株式会社Ｓｈカッパープロダクツ 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
WO2014132857A1 (ja) * 2013-03-01 2014-09-04 Jx日鉱日石金属株式会社 高純度銅コバルト合金スパッタリングターゲット
DE102013208497A1 (de) 2013-05-08 2014-11-13 Federal-Mogul Wiesbaden Gmbh Kupferlegierung, Verwendung einer Kupferlegierung, Lager mit einer Kupferlegierung und Verfahren zur Herstellung eines Lagers aus einer Kupferlegierung
CN104118852B (zh) * 2014-08-06 2016-02-03 济南大学 一种过渡金属磷化物Co2P的制备方法
CN112289532B (zh) * 2020-09-23 2023-09-01 贵州凯里经济开发区中昊电子有限公司 以铜合金为材料制备纳米晶薄膜电极的方法及应用

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59140339A (ja) * 1983-01-29 1984-08-11 Furukawa Electric Co Ltd:The リ−ドフレ−ム用銅合金
JPH0635633B2 (ja) * 1986-10-29 1994-05-11 株式会社神戸製鋼所 電気および電子部品用銅合金及びその製造方法
JPS63203737A (ja) * 1987-02-17 1988-08-23 Kobe Steel Ltd 耐摩耗性に優れた鋼連続鋳造用管型モ−ルド材料
US4908275A (en) * 1987-03-04 1990-03-13 Nippon Mining Co., Ltd. Film carrier and method of manufacturing same
JPH0673474A (ja) * 1992-08-27 1994-03-15 Kobe Steel Ltd 強度、導電率及び耐マイグレーション性が優れた銅合金
JP2733006B2 (ja) * 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
DE69637333T2 (de) * 1995-06-27 2008-10-02 International Business Machines Corp. Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
JP3365954B2 (ja) * 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JP4663829B2 (ja) * 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP4458563B2 (ja) * 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP3886303B2 (ja) * 1999-08-25 2007-02-28 株式会社神戸製鋼所 電気・電子部品用銅合金
US20040072009A1 (en) * 1999-12-16 2004-04-15 Segal Vladimir M. Copper sputtering targets and methods of forming copper sputtering targets
KR100396696B1 (ko) * 2000-11-13 2003-09-02 엘지.필립스 엘시디 주식회사 저저항 배선을 갖는 액정 디스플레이 패널
JP4159757B2 (ja) * 2001-03-27 2008-10-01 株式会社神戸製鋼所 強度安定性および耐熱性に優れた銅合金
JP2003064432A (ja) * 2001-08-27 2003-03-05 Kobe Steel Ltd 接続部品の接点構造
JP4783525B2 (ja) * 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP2003105463A (ja) * 2001-10-02 2003-04-09 Kobe Steel Ltd 電気接続部品
JP2003221632A (ja) * 2002-01-28 2003-08-08 Kobe Steel Ltd 耐アーク性に優れた電気接続部品用銅合金板・条及びその製造方法
US7514037B2 (en) * 2002-08-08 2009-04-07 Kobe Steel, Ltd. AG base alloy thin film and sputtering target for forming AG base alloy thin film
JP3940385B2 (ja) * 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
JP4223511B2 (ja) * 2003-03-17 2009-02-12 日鉱金属株式会社 銅合金スパッタリングターゲット及びその製造方法並びに半導体素子配線
JP2005303003A (ja) * 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) * 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) * 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4579709B2 (ja) * 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) * 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US7683370B2 (en) * 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7781767B2 (en) * 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP4280277B2 (ja) * 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
JP4377906B2 (ja) * 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP2008127623A (ja) * 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
US20090001373A1 (en) * 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP2009010052A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法

Also Published As

Publication number Publication date
KR100716322B1 (ko) 2007-05-11
US20090133784A1 (en) 2009-05-28
US20060091792A1 (en) 2006-05-04
CN1769985A (zh) 2006-05-10
CN100392505C (zh) 2008-06-04
JP4330517B2 (ja) 2009-09-16
TW200619401A (en) 2006-06-16
TWI297042B (en) 2008-05-21
JP2006131925A (ja) 2006-05-25

Similar Documents

Publication Publication Date Title
KR100716322B1 (ko) Ｃｕ 합금 박막, Ｃｕ 합금 스퍼터링 타겟 및 플랫 패널디스플레이
JP3365954B2 (ja) 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JP4567091B1 (ja) 表示装置用Ｃｕ合金膜および表示装置
US7553754B2 (en) Electronic device, method of manufacture of the same, and sputtering target
WO2010053135A1 (ja) 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP4730662B2 (ja) 薄膜配線層
KR101428349B1 (ko) 표시 장치용 ａｌ 합금막
KR102549527B1 (ko) 알루미늄 합금 막, 그 제조방법, 및 박막 트랜지스터
JP5491947B2 (ja) 表示装置用Ａｌ合金膜
US6387536B1 (en) A1 alloy thin film for semiconductor device electrode and sputtering target to deposit A1 film by sputtering process for semiconductor device electrode
CN112204165B (zh) 铝合金靶材及其制造方法
JP5416470B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
JP4009165B2 (ja) フラットパネルディスプレイ用Ａｌ合金薄膜およびＡｌ合金薄膜形成用スパッタリングターゲット
KR101182013B1 (ko) 박막 트랜지스터 기판 및 박막 트랜지스터 기판을 구비한 표시 디바이스
JP7133727B2 (ja) 金属配線構造体及び金属配線構造体の製造方法
KR0169379B1 (ko) 터미날 고상용액을 형성하는 알루미늄-하프늄 합금을 이용한 게이트 전극의 제조방법
JP2007186779A (ja) Ａｌ−Ｎｉ−Ｂ合金配線材料及びそれを用いた素子構造

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120329

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee