KR20050074621A

KR20050074621A - 레이트-호환가능한 저밀도 패리티-체크 (ｌｄｐｃ) 코드

Info

Publication number: KR20050074621A
Application number: KR1020057008634A
Authority: KR
Inventors: 비요른 비에르케; 존 더블유 케첨; 나가브후샤나 신드후샤야나; 제이 로드 왈턴
Original assignee: 퀄컴 인코포레이티드
Priority date: 2002-11-18
Filing date: 2003-11-12
Publication date: 2005-07-18
Also published as: KR101104653B1; EP1576733A1; JP2010063111A; JP5301402B2; DE60324190D1; AU2003290821A1; TW200417156A; EP1576733B1; JP2006506905A; MXPA05005308A; US7702986B2; US20040098659A1; CN1714512B; CN1714512A; CA2505057A1; WO2004047307A1; JP4422619B2; BR0316313A; ATE411647T1

Abstract

가변 길이 입력 워드들을 갖는 단일 저밀도 패리티-체크 (LDPC) 코드로부터 가변 길이 및 리던던시를 갖는 코드워드들을 발생시키는 방법 및 장치. 데이터 워드들을 인코딩하는 모 코드는 패리티 체크 매트릭스에 기초하여 발생되며, 모 코드는 인코딩될 데이터 워드의 크기를 반영하도록 조절된다. 발생기 매트릭스는 모 코드를 데이터 워드들에 적용하여, 송신을 위한 코드워드들을 생성한다. 일 실시형태에서, 감소 기준이 결정되고, 발생기 매트릭스의 크기가 이에 응답하여 감소된다. 대응하는 패리티 체크 매트릭스는 수신된 코드워드를 디코딩하는 수신기에서 적용된다.

Description

레이트-호환가능한 저밀도 패리티-체크 (ＬＤＰＣ) 코드{RATE-COMPATIBLE LOW-DENSITY PARITY-CHECK (LDPC) CODES}

배경기술

기술분야

본 발명은 일반적으로 통신에 관한 것이며, 더 자세하게는, 저밀도 패리티-체크 (Low Density Parity-Check (LDPC)) 코드를 이용하는, 레이트-호환가능한 에러-정정 코딩에 관한 것이다.

배경기술

예를 들어, 송신 데이터 레이트가 시스템의 조건 및 요구에 따라 조절되는 레이트 적응을 채용하는 통신 시스템에서, 데이터 레이트가 현재 채널 조건에 유연하고 효율적으로 적응되도록 데이터를 송신할 필요성이 있다. 통상적 에러 정정 설계는, 예를 들어, 특정 레이트 및 정정 능력을 갖는, 고정된 코드를 선택한다. 불충분하게 알려진 파라미터들을 보상하는 것 뿐만 아니라, 상이한 에러 보호 요건들을 갖는 상이한 양의 데이터를 처리하는 것, 시변 (time-varying) 하는 채널 조건들을 조절하는 것에 유연성 (flexibility) 을 부가하기 위해서, 유연한 채널 인코딩이 적용될 수도 있다.

유연한 채널 인코딩의 경우에, 데이터 비트들은 다양한 크기의 블록들로 그룹지워질 수도 있으며, 이들 블록들은 상이한 정도의 리던던시를 가지고 인코딩되어, 상이한 길이들의 코드워드들을 발생시킬 수도 있다. 상이한 비트들 그룹을 인코딩하기 위해 몇몇의 개별 에러 정정 코드들을 이용하는 대신에, 몇몇의 레이트들을 적응시킬 수도 있는 단일 모 코드 (mother code) 를 이용하는 것이 바람직하다. 이는 레이트-호환가능한 코딩으로 지칭된다. 각각의 바람직한 레이트에 대한 개별 코드들 대신에 단일 코드를 이용하는 것은 송신기에서의 인코딩 및 수신기에서의 디코딩 양자 모두의 복잡성을 상당히 감소시킬 수도 있으나, 감소된 복잡성은 일부 성능 하락의 희생으로 이뤄진다. 이러한 레이트-호환가능한 코딩 방법은 레이트 호환가능한 펑츄어드 컨볼루션 (Rate-Compatible Punctured Convolution (RCPC)) 코드를 포함한다. 이 방법 및 현재 다른 방법들은 제한된 성능을 제공하거나, 또는 디코더에서 바람직하지 않은 계산의 복잡성을 초래한다.

따라서, 인코더 및 디코더의 복잡성을 최소화하는 동안 레이트 적응을 지원하는 고성능 레이트-호환가능한 코딩 방식을 제공할 필요성이 있다.

도면의 간단한 설명

도 1 은 통신 시스템에서 코딩된 송신 방식의 도이다.

도 2 는 패리티 체크 매트릭스 H 의 태너 (Tanner) 그래프 표현이다.

도 3 은 코드워드 c 를 형성하는 발생기 매트릭스 G 에 의한, 데이터 워드 u 의 인코딩을 도시한다.

도 4 는 패리티 체크 매트릭스 H 를 적용함으로써 수신된 코드워드 y 의 패리티 체크를 도시한다.

도 5 는 레이트-호환가능한 패리티-체크 매트릭스 H 를 도시한다.

도 6 은 규칙적인 형태의, 레이트-호환가능한 패리티-체크 매트릭스 H 를 도시한다.

도 7 은 레이트-호환가능한 코딩을 적용하는 무선 통신 시스템을 도시한다.

도 8a 및 8b 는 송신기에서의 레이트-호환가능한 인코딩을 도시하는 흐름도이다.

도 9a 및 9b 는 수신기에서의 적응성 디코딩을 도시하는 흐름도이다.

도 10 은 발생기 매트릭스 감소를 통합시켜, 데이터 워드의 인코딩을 도시하는 흐름도이다.

도 11 은 패리티-체크 매트릭스 감소를 통합시켜, 코드 워드의 디코딩을 도시하는 흐름도이다.

도 12 는 발생기 매트릭스 감소를 통합시켜, 레이트-호환가능한 코딩의 인코딩 프로세스를 도시하는 흐름도이다.

도 13 은 패리티-체크 매트릭스 감소를 통합시켜, 레이트-호환가능한 코딩의 디코딩 프로세스를 도시하는 흐름도이다.

상세한 설명

에러 정정 코딩 시스템은 통상적으로 데이터 송신 메시지 (transmissions) 들의 보호 요건을 만족시키도록 설계된다. 소정의 코드 레이트를 갖는 고정된 코드가 선택된다. 정정 능력은 보호 요건에 맞도록 매칭되고, 예상되는 평균적인 경우 또는 최악의 경우 채널 조건들에 적응하도록 구성된다. 레이트 적응에 대해서, 코딩 시스템은, 송신용 데이터가 다양한, 상이한 에러 보호 요구들을 가질 수 있는 것과 같이, 유연해야 한다. 또한, 적응은 시간-변화하는 채널 조건들에 대응할 것이 요구된다.

도 1 은 송신기 (106) 및 수신기 (110) 를 갖는 무선 통신 시스템 (100) 을 도시한다. 각각의 송신기 (106) 및 수신기 (110) 는 데이터 통신 메시지를 송신 및 수신할 수 있는 트랜시버일 수도 있다. 간단하게, 단지 하기 상세한 설명에 이용되는 기능적 모듈들만이 도 1 의 시스템 (100) 에 도시된다. 송신기 (106) 는 송신 소스 (102) 및 가변-레이트 인코더 (104) 를 포함한다. 송신기 (106) 및 수신기 (110) 는 채널 (108) 을 통해서 통신한다. 수신기는 가변-레이트 디코더 (112) 및 정보 싱크 (114) 를 포함한다. 소스 (102) 로부터 송신될 정보는, 데이터 스트림에 대응하는 신호송신 정보 및 제어 정보와 같은 데이터 보호 요건들을 표시하는 소스 특정 정보 (Source Specific Information (SSI)) 를 포함할 수도 있다. 소스 (102) 는 (존재한다면) SSI 를 인코더 (104) 에 제공한다. 인코더 (104) 는 SSI 를 레이트 적응에 적용하여, 이에 대한 응답으로 송신 레이트가 조절된다. 인코더 (104) 는 또한, 채널 (108) 의 특성 및 품질을 변화시키는 것에 관한 정보를 제공하는 채널 상태 정보 (Channel State Information (CSI)) 를 수신한다. 송신기 (106) 는 송신에 이용되는 코딩을 결정하기 위해 CSI 를 이용할 수도 있다. 인코더 (104) 는 소스 (102) 및 채널 (108) 에 적응된 가변 코드들을 적용한다.

레이트 적응을 위해 변형될 수도 있는 하나의 인코더 구조를 통합시켜, 각각의 레이트 조합에 대한 상이한 인코더들 사이의 스위칭을 방지하는 것이 바람직하다. 단일 인코더 구조를 제공하는 일 방법은, 소정의 코드 비트들이 송신되지 않는, 컨볼루션 코드를 펑츄어 (puncture) 하는 것이다. 그러한 코드들은 레이트-호환가능한 펑츄어드 컨볼루션 (RCPC) 코드로 지칭된다. 컨볼루션 코드들은 단지 레이트-호환가능한 코드들의 일례이며, 다른 실시형태들은 펑츄어드 블록 코드, 펑츄어드 터보 코드 등과 같은 다른 레이트-호환가능한 코드들을 포함할 수도 있다.

펑츄어드 컨볼루션 코드들은 레이트-호환가능성 제약을 만족시키며, 여기에서 높은 레이트 코드들이 더 낮은 레이트 코드들로 구현된다. RCPC 코딩이 단일 인코더 구조의 이용을 촉진시키는 동안, 성능의 악화가 존재한다.

일 실시형태에 따르면, 인코더 (104) 는 가변 길이 입력 워드들을 갖는 단일의 저밀도 패리티-체크 (LDPC) 코드로부터 가변 길이 및 리던던시를 갖는 코드워드들을 발생시키는 방법을 적용한다. LDPC 코드는 패리티-체크 매트릭스에 의해 특정된 블록 코드이며, 이는 대체로 0 들 및 단지 몇몇의 1 을 포함한다.

고려되는 통신 시스템 (100) 은 짧은 길이에서부터 적당한 길이의 블록 길이를 가질 수도 있다. LDPC 코드들은, 컨볼루션 코드보다는 상당히 우수하며, 터보 코드와 비교할만한, 입증된 인상적인 성능을 가진다. 터보 코드 및 LDPC 코드 양자 모두는 상당한 디코딩 복잡성을 초래하지만, LDPC 코드는 훨씬 효율적으로 디코딩될 잠재성을 가지며, 따라서, 터보 코드보다 빠르다. 100 Mbits/s 이상의 데이터 레이트를 갖는 미래의 무선 지역 영역 네트워크 (Wireless Local Area Networks (WLANs)) 또는 무선 개인 영역 네트워크 (Wireless Personal Area Networks (WPANs)) 와 같은 매우 높은 데이터 레이트를 갖는 시스템에서는, 터보 디코더가 수신기 (110) 에서의 프로세싱에 심각한 병목현상을 일으킨다. LDPC 코드들은 비트 에러 레이트 및 디코딩 속도의 관점에서 엄격한 요건들을 만족시키는 대안을 제공한다.

규칙적인 것 및 비규칙적인 것의 2 가지 타입의 LDPC 코드가 존재한다. 비규칙적인 LDPC 코드 및 규칙적인 LDPC 코드에 대한 정의는 이하 제공된다. 비규칙적인 LDPC 코드는 상당히 긴 블록 길이에 대한 규칙적인 LDPC 코드 및 터보 코드 양자 모두의 성능을 능가한다는 것이 알려져 있다. 그러나, 짧은 길이에서부터 적당한 길이의 블록 길이에 대하여, 후자의 2 코드들에 대한 성능 향상은 한계에 있다. 반면, 규칙적인 코드는 상당히 다수의 최소 거리 d_min 을 가지도록 설계될 수도 있으며 (이하 논의됨), 이는 비규칙적인 코드의 경우에는 그렇지 않을 수도 있다. 상당히 다수의 최소 거리 d_min 을 가지도록 설계되는 규칙적인 코드는 우수한 에러 정정 능력을 가진다. 또한, 규칙적인 코드의 구조는 효율적인, 병렬 디코더 구현을 지원하고, 따라서 매우 높은 디코딩 속도가 달성될 수 있다. 다음의 논의는 특히, 규칙적인 LDPC 코드를 고려하지만, 다른 실시형태들은 비규칙적인 LDPC 코드를 적용할 수도 있다.

LDPC 코드는 선형 에러-정정 블록 코드이다. LDPC 코드는, k 가 입력 블록의 크기이고, n 이 출력 블록 (코드워드) 의 크기인, (n-k)×n 행렬 크기의 희박한 "패리티-체크" 매트릭스 H 에 의해 특정된다. 패리티-체크 매트릭스 H 는 적은 수의 0 이 아닌 구성요소를 의미하는, 매트릭스의 저밀도의 특성을 가진다. 코드 레이트는 R = 이다. 규칙적인 LDPC 코드는 하나의 열마다 t 개의 1 을 가지며, 하나의 행마다 s 개의 1 을 가지며, s 는 다음과 같이 주어진다.

s = t·(n/n-k) (1)

여기에서, t << (n-k) 이고, 따라서, s>t 이다. H 의 (n-k) 행들은 패리티 체크로 지칭되고, LDPC 코드워드의 구성요소는 비트로 지칭된다. 매트릭스 H 는 비트들 모두를 나타내는 노드들의 하나의 서브세트 및 패리티 체크들 모두를 나타내는 노드들의 나머지 하나의 서브세트를 갖는, 확률 의존 그래프 또는 태너 그래프로 알려진 2 분 그래프로서 나타낼 수 있다. 간단하지만, 예시적인 설명으로서, 다음과 같이 주어지는 4×8 패리티-체크 매트릭스를 고려한다.

(1a)

H 의 태너 그래프 표현은 도 2 에 도시되는 바와 같이, n=8 비트 노드들 및 n-k=4 체크 노드들로 구성된다. 비트 노드들은 X₁, X₂, ..., X₈ 로 지칭되는 원형 노드들로 식별되고, 이 코드를 가지고 발생되는 코드워드의 8 개의 코딩된 비트들에 대응된다. 체트 노드들은 f₁, f₂, f₃, f₄ 로 지칭되는 정방형 노드들로 식별되고, H 에 의해 수행되는 4 개의 패리티 체크에 대응된다.

LDPC 코드들의 디코딩은 공통적으로 "메시지-통과" 알고리즘이라고 지칭되는 방법을 이용하여 수행된다. 이 알고리즘은 패리티-체크 매트릭스의 태너 그래프 표현상에서 동작하고, 패리티 체크에 대한 소프트 정보뿐만 아니라 코딩된 비트들에 대한 표지 (sign) 및 신뢰성 정보를 포함하는 "소프트" 비트 결정들을 계산한다. 그 후, 소프트 비트 결정들을 포함하는 메시지들 및 소프트 패리티-체크 정보를 포함하는 메시지들은 미리 결정된 정지 기준에 도달할 때까지, 비트 노드들과 체크 노드들 사이에서 반복적인 방식으로 교환된다. 그 후, 최종 "하드" 비트 결정들이 이뤄진다.

규칙적인 LDPC 코드와 반대로, 비규칙적인 LDPC 코드는 행 및 열에서 1 의 균등하지 않은 분배를 가진다. 어느 경우라도, 패리티-체크 매트릭스는 1 의 저밀도를 가진다. 패리티-체크 매트릭스는, 결과적인 행 가중치가 s 가 되도록 랜덤하게 발생되는 가중치-t 열 벡터들을 부가함으로써 구성될 수도 있다. 저-가중치 코드워드들의 확률을 감소시키기 위해서, t≥3 으로 제약하고, H 내의 임의의 2 개의 열들을 0 이 아닌 비트들의 오버랩핑을 단지 한 번의 발생으로 제한한다. 즉, 매트릭스 H 내의 2 개의 열을 임의적으로 선택할 때, 2 개의 열내의 1 은 동일한 위치에서 한번을 초과하여 발생되어서는 안된다. 그 밖에, 디코딩 성능을 악화시킬 수도 있는, 태너 그래프에 대응되는 순환주기들이 발생될 것이다. "우수한" 코드, 즉 다수의 d_min 을 갖는 코드를 발견할 확률은 큰 n 에 대하여, 1 에 상당히 근접한다. 코드의 최소 거리 d_min 은, 디코더가 잘못된 결정을 할 때 발생될 수 있는 비트 에러들의 최소 횟수를 지칭한다. 정정 코드워드로부터의 최소 거리를 갖는 코드워드는 디코더가 할 가장 잘못됨직한 결정이며, 이는 그 결정이 올바른 것에 가장 근접한 것이기 때문이다. 다른 잘못된 결정들이 때때로 발생될 수도 있지만, 이는 일반적으로 성능을 지배하는 최소 거리를 갖는 결정이다. 최소 거리는 개별적인 코드의 구조에 의해 결정된다. 상기 언급된 방법에 부가하여, 바람직한 특징들을 갖는 패리티-체크 매트릭스들을 발생시키는 다양한 다른 방법이 존재한다.

일 실시형태에 따르면, 패리티-체크 매트릭스가 한번 분석되면, 매트릭스 H 는 가우스-조르단 제거 및, 가능하다면, 열 교환을 통해 다음과 같은 형태로 만들어진다.

H = [PM_n _-k] (2)

매트릭스 I_n-k 는 (n-k)×(n-k) 크기의 매트릭스를 식별한다. 매트릭스 P 는 (n-k)×k 의 크기를 갖는다. 대응되는 코드 발생기 매트릭스 G 는 다음과 같이 주어지며,

G = [I _k MP^T] (3)

다음의 특징을 만족시킨다.

G·H^T = 0 (4)

이러한 형태의 발생기 매트릭스를 가지는 것은 시스템 코드를 유도하며, 이는 일 실시형태에서 이점이 있다. 데이터 워드 u 의 코드워드 c 로의 맵핑 (인코딩) 은 다음의 식에 따라 수행된다.

c = u·G (5)

여기에서, u 및 c 양자 모두는 행 벡터이고, 발생기 매트릭스 G 는 송신기에서 이용된다. 패리티-체크 매트릭스는 (n-k) 개에 이르는 수신된 코드워드 y 상의 개별 패리티 체크를 수행하기 위해 수신기에서 이용된다. 수신된 코드워드는 다음과 같이 주어진다.

y = c+e (6)

여기에서, e 는 에러 워드를 표시한다. 체크는 에러 워드가 e=[0 0...0] 라는, 즉, 수신되고 디코딩된 코드워드가 에러를 포함하지 않는다는 것을 의미하는, 다음 식을 증명하기 위해서 수신기에서 수행된다.

y·H^T = 0 (7)

식 (7) 을 만족하지 않으면, 디코딩된 코드워드는 에러를 포함한다.

전치 (transpose) 된 패리티-체크 매트릭스 H^T 가 다음과 같이 주어진다.

(8)

발생기 매트릭스 G 를 이용하는 인코딩 프로세스 및 디코딩 프로세스와 그 후, 패리티 체크 매트릭스 H 를 이용하는 수신된 코드워드 또는 샘플들의 증명이 도 7 에 도시된다. 시스템 (250) 은 데이터를 인코더 (204) 에 제공하는 정보 소스 (252) 를 포함한다. 실제 코드 (즉, 매트릭스 H 및 G) 는 오프-라인에서 발생될 수도 있으며, 반드시 동작하는 동안에 시스템에 의해 수행되는 인코딩/디코딩의 일부분일 필요는 없다. 인코더 (204) 는 데이터를 인코딩하고, 인코딩된 데이터를 송신 링크 (208) 를 통해 수신기에 송신한다. 디코딩 및 패리티 체킹은 유닛 (262) 에서 수행되고, 결과는 수신기에서의 이용을 위해 싱크 (264) 에 제공된다.

(n, k) 모 코드를 이용하여, 발생기 매트릭스 G 는 바람직한 데이터 레이트의 범위를 적응시키기 위해, k 보다 짧은 데이터 워드들을 변화하는 코드 레이트를 갖는 코드워드로 인코딩하는데 이용될 수도 있다. 먼저, k_eff<k 인 길이 k_eff 의 짧은 데이터 워드를 인코딩하는 것을 고려한다. 도 3 은 입력 데이터 워드 u 로부터의 코드워드 c 의 발생을 도시한다. 이러한 예에서, u 는 k 구성요소들 : 1) u ₀ , u ₁ , K, u _keff-1 로 표현되는 k_eff 개의 데이터 구성요소; 2) (k-k_eff) 개의 0 들을 포함한다. 그 후, 발생기 G 는 입력 데이터 워드 u 에 적용된다. 결과 코드워드는 (k-k_eff) 개의 0 들, k_eff 개의 시스템 비트들 (이는 간단히 본래 데이터 비트들임), 및 (n-k) 개의 패리티 비트들로 구성된다. 0 들은 요구된다면, 송신하기 전에 버려질 수도 있으며, 이는 다음과 같이 주어지는 길이 n_eff 개의 코드워드를 유도하며,

n_eff = n-k+k_eff (9)

이 때, 새로운 코드 레이트는 다음과 같이 주어진다.

R'=k_eff/n_eff (10)

0 로 채워넣는 것은 G (또는 P^T) 의 상위 (k-k_eff) 행들을 제거하는 것과 동등하다. 실제적으로, 길이 k_eff 개의 데이터 워드의 인코딩은 0 으로 채워넣는 것을 포함하지 않을 수도 있다. 오히려, 단순하게 k_eff 개의 데이터 비트들을 매트릭스 P^T 와 곱하는 것 (마이너스 상위 (k-k_eff) 행들) 을 포함할 수도 있으며, 최종 코드워드는 단지 k_eff 의 시스템 비트들에 부가되는 결과 (n-k) 개의 패리티 비트들로 구성된다. 수신기에서, 패리티-체크 매트릭스 H^T (대응되는 (k-k_eff) 개의 최상위 행들이 제거된 상태) 는 도 4 에서 도시되는 것과 같이, (n-k) 개의 개별 패리티 체크를 수행한다. 수신된 짧아진 코드워드가 최대-길이 코드워드의 서브세트라는 것을 도시하도록, 0 들이 도 4 에서 복원된다. 특히, 도 4 는 k_eff 의 시스템 비트들뿐만 아니라 복원된 (k-k_eff) 개의 0 들을 갖는 수신된 코드워드, 그리고 (n-k) 개의 패리티 비트들을 도시하지만, 실제적으로는, 수신기에서 수행되는 패리티 체크들은 H^T 뿐만 아니라 단지 (n-k+k_eff) 개의 시스템 비트 및 패리티 비트들 (마이너스 (k-k_eff) 개의 최상위 행들) 을 포함할 수도 있다. 수신기는 y·H^T 의 결과가 상기 주어진 식 (7) 을 만족시킬 때, 수신된 코드워드 y 를 증명한다.

도 8a 는 송신을 위한 데이터 워드를 준비하는 프로세스 (300) 가 단계 302 에서 메모리로부터 먼저 적절한 발생기 매트릭스를 회수하는, 송신기에서의 동작을 도시한다. 단계 304 에서 데이터 워드가 수신될 때, 프로세스는 데이터 워드의 크기를 결정한다. 데이터 워드가 k 보다 작은 크기 k_eff 를 갖는다면 (단계 306), 0 들은 데이터 워드를 채워넣도록 부가되어, 단계 308 에서 u 를 발생시킨다. 그 후, 채워넣어진 데이터 워드 u 는 발생기 매트릭스 G 에 적용된다.

도 8b 는 발생기 매트릭스 G 가 단계 352 에서 메모리로부터 회수되는, 송신기에서의 또 다른 프로세싱 350 을 도시한다. 단계 354 에서 데이터 워드가 수신될 때, 프로세스는 데이터 워드의 크기를 결정한다. 데이터 워드가 k 보다 작은 크기 k_eff 를 갖는다면 (단계 356), 프로세싱은 단계 360 으로 계속하여 데이터 워드를, 발생기 매트릭스 G 의 하위 일부분과 같은, 일부분에 적용한다. 이 경우에, 데이터 워드는 0 들로 채워넣어지지 않는다. 그 밖에, 프로세싱은 단계 358 로 계속하여 데이터 워드를 전체 매트릭스 G 에 적용한다.

수신기에서, 도 9a 에 도시되는 바와 같이, 프로세스 400 은 단계 402 에서 메모리로부터 패리티-체크 매트릭스 H 를 회수함으로써 시작한다. 패리티-체크 매트릭스 H 는 도 8a 의 발생기 매트릭스 G 에 대응한다. 단계 404 에서, 코드워드 y 가 수신되고, 코드워드의 크기가 결정된다. 수신된 코드워드 y 의 길이가 n 보다 작다면 (단계 406), 패리티 체크 매트릭스 H 의 (k-k_eff) 개의 행들은 단계 408 에서 무시된다. 그 후, 단계 410 에서, 코드워드 y 는 패리티-체크 매트릭스 H (마이너스 (k-k_eff) 개의 행들) 에 적용된다.

도 9b 는 패리티-체크 매트릭스 H 가 단계 452 에서 메모리로부터 회수되는, 수신기에서의 또 다른 프로세싱 450 을 도시한다. 단계 454 에서, 코드워드 y 가 수신되고, 코드워드의 크기가 결정된다. 수신된 코드워드 y 의 길이가 n 보다 작다면 (단계 456), 코드워드는 단계 458 에서, (k-k_eff) 개의 0 들로 채워넣어져서, 길이 n 을 초래한다. 그 밖에, 프로세싱은 단계 460 으로 계속하여, 전체 패리티-체크 매트릭스 H 를 적용한다.

또한, 전체-길이, 즉 길이 k 의 데이터 워드를 (n-k) 개의 패리티 비트들보다 적은 수의 코드워드로 인코딩하는 것을 고려한다. 패리티 비트들의 수를 n_p 만큼 감소시키기 위해서, 최종 n_p 패리티 비트는 인코딩 후에 펑츄어될 수도 있으며, 또는, G (또는 P^T) 의 n_p 가장 오른쪽 열들을 제거하는 것과 동등한, 최종 패리티 비트의 계산 전체를 생략하는 것이 가능하다. 제거될 열들은 도 3 에서 엷은 음영의 직사각형 (204) 로 표현된다. 이 경우에, 결과 코드 레이트는 다음과 같이 주어진다.

R'=k/(n-n_p) (11)

수신기에서, 대응되는 패리티-체크 매트릭스는, 도 4 에 도시되는 바와 같이, 단지 본래 H^T 매트릭스의 가장 왼쪽 (n-k-n_p) 개의 열들로 구성되며, 여기에서 보유된 열들은 짙은 회색 음영의 직사각형 (202) 에 의해 표현된다. 다른 방법으로는, 디코더는 "놓친 (missing)" 패리티 비트들을 삭제로서 처리하고, 모든 (n-k) 개의 패리티 체크들을 수행하기에 앞서 그 자리에 0 들을 삽입할 수도 있다.

상기 설명된 바와 같이, H^T 의 열들의 서브세트로 구성된 패리티-체크 매트릭스를 이용하여, 더 높은 레이트 코드워드들을 획득할 때, 전체-크기의 패리티-체크 매트릭스의 특징들을 더 작은 매트릭스에 운반하는 것이 바람직하다. 특히, 최소 크기의 패리티-체크 매트릭스는 t≥3 의 제약을 만족시켜야만 한다.

예시적으로, 4 개의 상이한 레이트를 갖는 코드워드를 발생시킬 수 있는 모 코드를 고려한다. 모 코드의 패리티-체크 매트릭스가 도 5 에 도시된다. 최소 크기의 패리티-체크 매트릭스는 H₁ 으로 지칭되고, 열 가중치 t, 즉 일 열당 t 개의 1 들을 갖는다. 부가적인 매트릭스들이 바닥의 오른쪽 코너에서 확장에 의해 그 매트릭스로부터 형성될 수도 있다. H₂ 로 지칭되는, 제 2 최소 매트릭스는 바닥의 오른쪽 코너의 열들이 모두 가중치 t 를 갖는 정방형 매트릭스, 오른 쪽 측면에 모두 0 들을 갖는 매트릭스, 및 매우 희박한 매트릭스에 의해 바닥으로 확장된 H₁ 으로 구성된다. 희박한 서브-매트릭스에서, 각각의 행은 코딩된 더 작은 비트와 확장된 매트릭스 사이의 충분한 독립성을 보장하도록 적어도 하나의 1 을 갖지만, 그렇지 않은 경우에는, 코드 구성 및 코드 디코딩 양자 모두를 간략하게 하도록 매우 희박하게 남겨진다. 결과 패리티-체크 매트릭스, H₂ 는 적어도 t 의 열 가중치를 갖는다. 따라서, 그 매트릭스는, 거의 규칙적인 매트릭스이기는 하지만, 더이상 규칙적인 패리티-체크 매트릭스는 아니다. H₃ 및 H₄ 로 지칭되는 더 큰 매트릭스들은 각각 동일한 방식으로 구성된다. 전체-크기 매트릭스가 구성된 후에, 이는 가우스-조르단 제거를 이용하여, 앞에서 설명된 바와 같이, 시스템 형태로 주입된다. 결과 매트릭스 H 는 도 6 에 도시된다.

도 10 은 (n-k) 개의 패리티 비트들보다 더 적은 수를 이용하여 데이터 워드를 인코딩하는 방법을 도시한다. 단계 502 에서, 프로세스 500 는 발생기 매트릭스 G 를 회수함으로써 시작된다. 단계 504 에서, 데이터 워드는 수신된다. 이 경우에, 단계 506 에서, 상기 끝에서 측정된 채널 조건과 같이 기준이 결정된다. 우수한 채널 조건에 대해서는, 패리티 비트들의 전체량보다 적은 양을 송신할 필요성이 있다. 채널 조건이 우수한 때, 단계 508 에서, 발생기 매트릭스 G 의 크기는 패리티 열들의 일부분을 삭제함으로써 감소된다. 그 후, 데이터 워드 u 는 발생기 매트릭스 G 에 적용된다.

도 11 은 패리티-체크 매트릭스 크기의 감소를 지원하는 수신된 송신 메시지를 디코딩하는, 대응되는 프로세스 600 을 도시하며, 여기에서, 단계 602 에서, 패리티-체크 매트릭스 H 가 메모리로부터 회수된다. 단계 604 에서, 코드워드가 수신된다. 결정 단계 606 에서 감소 기준이 충족되면, 프로세스는 단계 608 로 계속하여, 매트릭스 열 n_p 를 무시함으로써 패리티 체크 매트릭스의 크기를 감소시킨다. 그 밖에, 프로세싱은 단계 610 으로 계속하여, 수신된 메시지 y 를 전체-크기의 패리티-체크 매트릭스 H 에 적용한다. 단계 608 에서의 패리티-체크 매트릭스 H 의 감소 후에, 프로세싱은 또한 단계 610 으로 진행한다.

상기 논의된 2 가지 경우의 조합, 즉 입력 데이터 워드가 길이 k_eff<k 이고, 단지 (n-k-n_p) 개의 패리티 비트들이 발생되는 것이 가능하다. 이 경우에, 도 6 의 도트된 수직선에 의해 표시되는 바와 같이 H₁, H₂, 또는 H₃ 중의 하나에 대응되는 단지 (n-k-n_p) 행들만이 사용되며, H 의 가장 왼쪽 (k-k_eff) 개의 열들 (또는, 동등하게 H^T 최상의 (k-k_eff) 열들) 은 삭제된다. 이러한 열들을 삭제하는 것은 전체적인 패리티-체크 매트릭스의 특징들을 상당히 변경시키지는 않는다.

도 12 는 도 8a 에서의 프로세스와 도 10 에서의 프로세스를 조합한 실시형태의 인코딩을 도시한다. 도시되는 바와 같이, 데이터 워드의 길이가 입력 블록 길이보다 작다면 (단계 706), 단계 708 에서 데이터 워드는 0 들로 채워넣어진다. 그 후, 프로세스는 단계 710 에서 감소 기준을 평가한다. 감소 기준은 C/I 임계값(들) 등과 같이 채널 품질 기준일 수도 있다. 다른 실시형태들은 주어진 시스템의 동작 및/또는 성능에 영향을 미치는 다른 기준을 이용할 수도 있다. 그 후, 감소 기준을 만족시키면, 발생기 매트릭스의 크기는 감소된다 (단계 712).

도 13 은 도 9a 에서의 프로세스와 도 11 에서의 프로세스를 조합한 실시형태의 디코딩을 도시한다. 도시되는 바와 같이, 데이터 워드의 길이가 입력 블록의 길이보다 작다면 (단계 806), 단계 808 에서 패리티 체크 매트릭스의 행들은 무시되고, 그 후, 프로세스는 단계 812 에서 감소 기준을 평가한다. 감소 기준은 C/I 임계값(들) 등과 같이 채널 품질 기준일 수도 있다. 다른 실시형태들은 주어진 시스템의 동작 및/또는 성능에 영향을 미치는 다른 기준을 이용할 수도 있다. 그 후, 감소 기준을 만족시키면, 패리티-체크 매트릭스의 크기는 감소된다 (단계 814).

상기 언급된 바와 같이, LDPC 코드는, 일반적으로, 메시지-통과 알고리즘으로 지칭되는 방법을 이용하여 디코딩될 수도 있으며, 이는 식 (7) 을 만족시키고, 태너 그래프로 알려진 패리티-체크 매트릭스의 그래픽 표현 상에서 동작하도록, 가장 가능성있는 코드워드를 찾으려는 것이 목적이다. 그래프는 n 비트 노드들로 구성되며, 이는 코딩된 비트, 및 패리티-체크 매트릭스에 의해 특정되는 (n-k) 개의 패리티 체크들을 표현하는 (n-k) 개의 체크 노드들을 표현한다. 알고리즘은 모든 (n-k) 패리티 체크들을 만족시킬 때까지 반복적인 방식으로, 비트 노드들과 체크 노드들 사이에서 앞뒤로 코딩된 비트에 대한 확률 메시지들을 통과하고, 이에 따라 각각의 코딩된 비트에 대해 표지 및 신뢰성 정보로 구성되는 소프트 결정들에 기초를 형성한다. 소프트 결정들은 편리하게, 터보 코딩으로부터 알려진 것과 같이, 동일한 방식의 로그 가능성 비율 (Log Likelihood Ratios (LLRs)) 의 형태로 표현될 수도 있다. 메시지-통과 알고리즘의 최적화된 버전은 합-곱 (sum-product) 알고리즘으로 알려져 있으며, 이것과 최소-합 (min-sum) 알고리즘으로 알려진 저-복잡성 근사 양자 모두는, 메시지-통과에 기초하는 임의의 다른 알고리즘과 마찬가지로, 일반적으로, 여기 설명된 실시형태들과 같이 레이트-호환가능한 LDPC 코드들을 디코딩하는데 이용될 수도 있다.

송신기는 디코딩 프로세스에 앞서 패리티-체크 매트릭스의 적절한 이용에 관련된 정보를 수신기에 제공한다. 송신기 및 수신기는 각각 인코딩 및 디코딩을 위한 송신기 및 수신기에서 이용되는 매트릭스의 구조를 수립하는 것을 수행할 수도 있다. 예를 들어, 매트릭스 G 및 H 의 행 및 열이 무시되는 등의 적절한 이용이 수행될 수도 있다. 또한, 단일의 모 코드를 가지고 모든 가능한 동작 조건들을 커버하는데에는 어려움이 존재할 수도 있으며, 따라서, 시스템은 선택하는 모 코드 세트를 가질 수도 있으며, 모 코드 각각은 코드 레이트의 고유한 세트를 수용할 수 있다. 이는 이용가능한 코드 레이트 및 데이터 레이트의 정제된 그라뉼라리티 (granularity) 를 허용한다. 다른 방법으로는, 매트릭스 포맷들은 링크 품질, 또는 다른 매트릭과 같이, 동작 조건 또는 가정에 기초하여 미리 결정될 수도 있다.

당업자들은 정보와 신호가 임의의 복수의 다른 기술 및 기법을 이용하여 표현될 수 있다는 것을 안다. 예를 들어, 전술한 설명을 통해 참조되는 데이터들, 명령어들, 명령들, 정보들, 신호들, 비트, 심볼들, 및 칩은 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학 또는 광자, 또는 상기의 어떤 조합으로 표현될 수 있다.

당업자들은 더 나아가 여기 개시되는 실시형태와 연관하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다는 것을 이해한다. 이 하드웨어와 소프트웨어의 상호변경 가능성을 명확하게 설명하기 위해서 다양한 예시적인 컴포넌트, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능의 관점에서 개괄적으로 설명되었다. 그러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지는 특정 어플리케이션 및 전반적인 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 각각의 특정 어플리케이션에 따라 변화하는 방식으로 설명된 기능을 구현할 수 있으나, 그러한 구현의 결정은 본 발명 범위로부터의 일탈을 유도하는 것으로 해석되어서는 안된다.

여기에 개시되어 있는 실시형태와 연관하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 기타 프로그래머블 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기서 설명된 기능을 수행하도록 설계되는 이들의 조합으로 구현 또는 실행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로, 그 프로세서는 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 또한, 프로세서는 계산 장치들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 기타의 구성물로 구현될 수 있다.

여기 개시되어 있는 실시형태와 연관하여 설명된 방법 또는 알고리즘의 단계들은 프로세서에 의해 실행되는 하드웨어 및 소프트웨어 모듈, 또는 이 둘의 조합으로 실시될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크 (removable disk), CD-ROM, 또는 당업계에 공지된 또 다른 저장 매체의 형태로 존재할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고, 정보를 쓸 수 있도록 프로세서와 커플링된다. 다른 방법으로는, 저장 매체는 프로세서에 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC 내에 존재 할 수 있다. ASIC 은 사용자 단말기 또는 통신 시스템 인프라스트럭처 구성요소에 존재할 수도 있으며, 이들은 중앙 스위칭 오피스, 유선/무선 액세스 포인트, 기지국 등을 포함할 수도 있으나, 이들에 한정되지는 않는다. 다른 방법으로는, 프로세서 및 저장 매체는 이산 컴포넌트들로서 사용자 단말기, 또는 통신 시스템 인프라스트럭처 구성요소에 존재할 수 있으며, 이들은 중앙 스위칭 오피스, 유선/무선 액세스 포인트, 기지국 등을 포함할 수도 있으나, 이들에 한정되지는 않는다.

개시되어 있는 실시형태들의 상기 설명은 당업자로 하여금 본 발명을 실시 또는 이용할 수 있도록 제공될 수 있다. 이 실시형태들의 다양한 변형들은 당업자에게 명백할 것이며, 여기 정의된 포괄적인 원리들은 본 발명의 사상 또는 범위를 일탈함이 없이 다른 실시형태에 적용될 수 있다. 따라서, 본 발명은 여기에서 나타나는 실시형태들에 한하는 것이 아니라, 여기에 개시되어 있는 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 조화시키려는 것이다.

Claims

제 1 비트 길이를 갖는 제 1 코드를 결정하는 단계;

상기 제 1 비트 길이보다 짧은 제 2 비트 길이를 가지는 데이터 워드를 수신하는 단계;

상기 데이터 워드를 상기 제 1 비트 길이로 확장하기 위해, 상기 데이터 워드를 0 들로 채워넣는 단계; 및

상기 제 1 코드를 이용하여, 상기 채워넣어진 데이터 워드를 인코딩하는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 1 항에 있어서,

상기 제 1 코드를 결정하는 단계는,

패리티-체크 매트릭스를 결정하는 단계; 및

상기 패리티-체크 매트릭스에 기초하여 발생기 매트릭스를 결정하는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 2 항에 있어서,

상기 패리티-체크 매트릭스는 저밀도 패리티-체크 (LDPC) 코드를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 1 항에 있어서,

상기 제 1 코드워드로부터 0 들을 버려서, 짧아진 제 1 코드워드를 형성하는 단계; 및

상기 짧아진 제 1 코드워드를 송신하는 단계

를 더 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
데이터 소스;

상기 데이터 소스에 커플링되는 코드 발생기를 포함하며,

상기 코드 발생기는,

제 1 비트 길이보다 짧은 제 2 비트 길이를 가지는 데이터 워드를 수신하고,

상기 데이터 워드를 상기 제 1 비트 길이로 확장하기 위해, 상기 데이터 워드를 0 들로 채워넣고,

제 1 코드를 이용하여, 상기 채워넣어진 데이터 워드를 인코딩하도록 구성되는 장치.
제 5 항에 있어서,

상기 제 1 코드는 저밀도 패리티-체크 (LDPC) 코드인 장치.
제 6 항에 있어서,

상기 코드 발생기는 추가적으로,

패리티-체크 매트릭스를 결정하고,

상기 패리티-체크 매트릭스에 기초하여 발생기 매트릭스를 결정하도록 구성되는 장치.
송신 메시지들을 디코딩하기 위한 제 1 코드를 수신하는 단계;

제 1 비트 길이를 갖는 상기 제 1 코드에 기초하여, 패리티-체크 매트릭스를 결정하는 단계;

제 1 코드워드를 수신하는 단계; 및

상기 패리티-체크 매트릭스를 이용하여, 상기 제 1 코드워드를 디코딩하는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 디코딩하는 방법.
제 8 항에 있어서,

상기 제 1 코드는 저밀도 패리티-체크 (LDPC) 코드인, 통신 시스템에서 송신 메시지들을 디코딩하는 방법.
제 9 항에 있어서,

매트릭스 감소 기준이 충족되는지 여부를 결정하는 단계; 및

상기 매트릭스 감소 기준이 충족된다면, 상기 패리티-체크 매트릭스의 크기를 감소시키는 단계

를 더 포함하는, 통신 시스템에서 송신 메시지들을 디코딩하는 방법.
디코더; 및

상기 디코더에 커플링되는 패리티-체크 유닛을 포함하며,

상기 패리티-체크 유닛은,

송신 메시지들을 디코딩하는 제 1 코드를 수신하고,

제 1 비트 길이를 갖는 상기 제 1 코드에 기초하여, 패리티-체크 매트릭스를 결정하고,

제 1 코드워드를 수신하고,

상기 패리티-체크 매트릭스를 이용하여, 상기 제 1 코드워드를 디코딩하도록 구성되는 장치.
제 11 항에 있어서,

상기 제 1 코드는 저밀도 패리티-체크 (LDPC) 코드인 장치.
데이터 워드를 코드워드로 변환하기 위한 발생기 매트릭스를 결정하는 단계;

송신 채널 조건이 언제 임계치를 초과하는지 결정하는 단계; 및

상기 송신 채널 조건에 응답하여, 상기 발생기 매트릭스의 크기를 감소시키는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 13 항에 있어서,

패리티-체크 매트릭스를 결정하는 단계를 더 포함하고,

상기 발생기 매트릭스를 결정하는 단계는 상기 패리티-체크 매트릭스에 기초하여 상기 발생기 매트릭스를 결정하는 단계를 더 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 14 항에 있어서,

상기 패리티-체크 매트릭스는 저밀도 패리트-체크 (LDPC) 코드를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
패리티-체크 매트릭스를 결정하는 단계;

대응하는 제 1 비트 길이를 갖는 제 1 코드워드를 수신하는 단계; 및

상기 제 1 코드워드에 응답하여 상기 패리티-체크 매트릭스의 크기를 감소시키는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 디코딩하는 방법.
복수의 서브-코드를 포함하는 모 코드 (mother code) 를 발생시키는 단계;

제 1 비트 길이를 갖는 데이터 워드를 수신하는 단계;

상기 제 1 비트 길이에 기초하여 복수의 서브-코드들 중 하나를 선택하는 단계; 및

상기 선택된 서브-코드를 이용하여 상기 데이터 워드를 인코딩하는 단계

를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 17 항에 있어서,

상기 모 코드를 발생시키는 단계는 발생기 매트릭스를 생성하는 단계를 포함하고,

각각의 서브-코드는 상기 발생기 매트릭스의 일부분과 관련되는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 18 항에 있어서,

상기 선택하는 단계는 각각의 서브-코드에 대하여 상기 발생기 매트릭스의 일부분을 식별하는 단계를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 방법.
제 18 항에 있어서,

상기 발생기 매트릭스를 패리티-체크 매트릭스의 함수로서 발생시키는 단계를 더 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 단계.
제 20 항에 있어서,

상기 패리티-체크 매트릭스를 발생시키는 단계는 상기 서브-코드들에 대응하는 복수의 서브-매트릭스를 발생시키는 단계를 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 단계.
제 20 항에 있어서,

상기 서브-코드들에 대응하는 복수의 발생기 서브-매트릭스들을 상기 패리티-체크 매트릭스의 함수로서 발생시키는 단계; 및

상기 발생기 서브-매트릭스들을 이용하여 상기 발생기 매트릭스를 업데이트하는 단계

를 더 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 단계.
입력 블록 길이를 갖는 발생기 매트릭스를 발생시키는 단계;

제 1 길이의 데이터 워드를 수신하는 단계;

상기 제 1 길이가 상기 입력 블록 길이보다 짧을 때, 상기 데이터 워드를 0 들로 채워넣는 단계;

발생기 매트릭스 감소 기준이 만족된다면, 상기 발생기 매트릭스의 크기를 감소시키는 단계; 및

상기 데이터 워드를 상기 감소된-크기의 발생기 매트릭스에 적용하는 단계

를 포함하는, 데이터 인코딩 방법.
제 23 항에 있어서,

상기 감소 기준은 채널 품질 기준인, 데이터 인코딩 방법.
제 23 항에 있어서,

상기 발생기 매트릭스는 패리티 열들을 포함하고,

상기 발생기 매트릭스를 감소시키는 단계는 상기 패리티 열들의 적어도 일부분을 삭제하는 단계를 포함하는, 데이터 인코딩 방법.
입력 블록 길이를 갖는 패리티-체크 매트릭스를 발생시키는 단계;

제 1 길이의 코드워드를 수신하는 단계;

상기 제 1 길이가 상기 입력 블록 길이 이상일 때, 상기 패리티-체크 매트릭스의 행들의 적어도 일부분을 무시하는 단계;

패리티-체크 매트릭스 감소 기준이 만족된다면, 상기 패리티-체크 매트릭스의 크기를 감소시키는 단계; 및

상기 코드 워드를 상기 패리티-체크 매트릭스에 적용하는 단계

를 포함하는, 데이터 디코딩 방법.
제 26 항에 있어서,

상기 매트릭스 감소 기준은 채널 품질 기준인, 데이터 디코딩 방법.
제 1 비트 길이를 갖는 제 1 코드를 결정하는 수단;

상기 제 1 비트 길이보다 짧은 제 2 비트 길이를 갖는 데이터 워드를 수신하는 수단;

상기 데이터 워드를 상기 제 1 비트 길이로 확장하기 위해, 상기 데이터 워드를 0 들로 채워넣는 수단; 및

상기 제 1 코드를 이용하여, 상기 채워넣어진 데이터 워드를 인코딩하는 수단

을 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 장치.
송신 메시지들을 디코딩하기 위한 제 1 코드를 수신하는 수단;

제 1 비트 길이를 갖는 상기 제 1 코드에 기초하여 패리티-체크 매트릭스를 결정하는 수단;

제 1 코드워드를 수신하는 수단; 및

상기 패리티-체크 매트릭스를 이용하여 상기 제 1 코드워드를 디코딩하는 수단

을 포함하는, 통신 시스템에서 송신 메시지들을 디코딩하는 장치.
데이터 워드를 코드워드로 변환하기 위한 발생기 매트릭스를 결정하는 수단;

송신 채널 조건이 언제 임계치를 초과하는지 결정하는 수단; 및

상기 송신 채널 조건에 응답하여 상기 발생기 매트릭스의 크기를 감소시키는 수단

을 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 장치.
패리티-체크 매트릭스를 결정하는 수단;

대응하는 제 1 비트 길이를 갖는 제 1 코드워드를 수신하는 수단; 및

상기 제 1 코드워드에 응답하여 상기 패리티-체크 매트릭스의 크기를 감소시키는 수단

을 포함하는, 통신 시스템에서 송신 메시지들을 디코딩하는 장치.
복수의 서브-코드를 포함하는 모 코드를 발생시키는 수단;

제 1 비트 길이를 갖는 데이터 워드를 수신하는 수단;

상기 제 1 비트 길이에 기초하여 복수의 서브-코드들 중 하나를 선택하는 수단; 및

상기 선택된 서브-코드를 이용하여 상기 데이터 워드를 인코딩하는 수단

을 포함하는, 통신 시스템에서 송신 메시지들을 인코딩하는 장치.