CN112136276A - 发送机、接收机、通信系统以及编码率的变更方法 - Google Patents
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Abstract
本发明所涉及的发送机(10)的特征在于,具备:编码部(11),通过使用校验矩阵进行低密度奇偶校验码的编码来生成码字,能够在包括多个循环置换矩阵的第1编码率的第1校验矩阵和比第1编码率小的第2编码率的第2校验矩阵之间切换在码字的生成中使用的校验矩阵,通过对第1校验矩阵的确定的位置的循环置换矩阵进行掩码操作并且追加列权重为阈值以下的行,生成第2校验矩阵;以及发送部(12),发送码字。
Description
技术领域
本发明涉及使用LDPC(Low-Density Parity-Check:低密度奇偶校验)码进行纠错的发送机、接收机、通信系统以及编码率的变更方法。
背景技术
在近年来的光通信系统以及无线通信系统中,为了传送容量的扩大以及传送距离的扩大,在数据中应用纠错码。纠错码被用于在有线通信系统、无线通信系统以及存储装置中使用的数据的纠错。通过进行纠错编码处理而对在发送侧发送的数据附加冗余位,从而即使在接收到的数据中产生错误也能够纠错。根据纠错码的编码率以及解码方式,可纠正的错误位数不同。
作为纠错码,例如可以举出汉明码、BCH(Bose-Chaudhuri-Hocquenghem,博斯-乔赫里-霍克文黑姆)码或者RS(Reed-Solomon,里德-所罗门)码等。在纠错码中,将发送数据(包括构成帧的开销等)称为信息位,将附加到信息位的冗余位称为奇偶位。另外,将把信息位和奇偶位合起来的位串称为码字。在被称为块码的纠错码中,以预先设定的位数的单位,根据信息位计算奇偶位。即,1个码字内的信息位数以及奇偶位数是确定的,分别将信息位数称为信息位长,将奇偶位数称为奇偶位长。另外,码字的位数被称为码长。
在光通信系统以及无线通信系统中,传送容量的扩大以及传送距离的扩大的需求显著,每天都在应用以及提出强大纠错码。近年来,作为纠错码,广泛使用LDPC码。LDPC码是用非零要素少的、稀疏奇偶校验矩阵(以下称为“校验矩阵”)定义的块码。以下说明的校验矩阵的各矩阵要素设为是0或者1。另外,将包含于校验矩阵的列的1的数量称为列权重,将包含于校验矩阵的行的1的数量称为行权重。另外,校验矩阵的各列与构成码字的各位对应。即,校验矩阵的列数为码长。另外,在校验矩阵满秩的情况下,校验矩阵的行数与奇偶位长相等。
在专利文献1中,作为实现LDPC码的纠错性能提高的手法,提出空间耦合FEC(Spatially-Coupled Forward Error Correction,空间耦合的前向纠错)结构。另外,在专利文献1中,示出如下的方法:设为将由校验矩阵的一部分列构成的部分矩阵的行重新排列的矩阵构造,实现高的纠错性能,并且削减发送接收的奇偶位而能够变更编码率。即,在专利文献1中记载有能够在维持空间耦合LDPC码的性能的同时变更编码率,高效地提高纠错性能的方法。
现有技术文献
专利文献
专利文献1:日本专利第5875713号公报
发明内容
然而,在专利文献1记载的纠正性能提高的方法中,在从低编码率的码字变为高编码率时,使用被称为打孔的稀疏奇偶的手法,所以无法避免地发生一些性能劣化。另外,需要以稀疏奇偶之前的码字的处理所需的吞吐量进行编码以及解码,所以存在如下课题:产生动作频率增加或者迭代解码次数降低等,最终导致功耗增加以及纠错性能劣化。
本发明是鉴于上述情况完成的,其目的在于得到能够抑制功耗的增加以及纠错性能的劣化的发送机。
为了解决上述课题并达成目的,本发明所涉及的发送机,其特征在于,具备:编码部,通过使用校验矩阵进行低密度奇偶校验码的编码来生成码字,能够在包括多个循环置换矩阵的第1编码率的第1校验矩阵和比第1编码率小的第2编码率的第2校验矩阵之间切换在码字的生成中使用的校验矩阵,通过对第1校验矩阵的确定的位置的循环置换矩阵进行掩码操作并且追加列权重为阈值以下的行,生成第2校验矩阵;以及发送部,发送码字。
本发明所涉及的发送机起到抑制功耗的增加以及纠错性能的劣化的效果。
附图说明
图1是示出实施方式所涉及的通信系统的功能块的图。
图2是示出实施方式所涉及的解码部的功能块的图。
图3是示出控制电路的图。
图4是示出循环置换矩阵的图。
图5是示出实施方式所涉及的编码率R1的LDPC码的校验矩阵的例子的图。
图6是示出实施方式所涉及的编码率R2的LDPC码的校验矩阵的例子的图。
图7是示出实施方式所涉及的编码率R2的LDPC码的校验矩阵的另一例子的图。
图8是示出实施方式所涉及的每个校验矩阵的LDPC码的纠错性能的特性的图。
图9是示出本实施方式所涉及的基于变量节点以及校验节点的Tanner图的图。
(符号说明)
1:通信系统;10:发送机;11:编码部;12:发送部;20:接收机;21:解调部;22:解码部;30:通信路;221:变量节点运算部;222:校验节点运算部;223:第1切换部;224:第2切换部;300:控制电路;300a:处理器;300b:存储器;R1、R2:编码率。
具体实施方式
以下,根据附图,详细说明本发明的实施方式的发送机、接收机、通信系统以及编码率的变更方法。此外,本发明不限于该实施方式。
实施方式.
图1是示出实施方式的通信系统的功能块的图。通信系统1具备发送机10和接收机20。发送机10以及接收机20经由通信路30相互连接。发送机10具备编码部11和发送部12。编码部11针对输入的信息位串,进行基于编码率控制信号的指示的编码率的LDPC编码,将码字输出给发送部12。作为发送的数据的信息位串既可以由发送机10外的未图示的生成部生成,也可以在发送机10内生成。未图示的编码率决定部生成编码率控制信号。编码率决定部考虑数据传送的保护要件以及数据传送的信道状态决定编码率,将表示该编码率的编码率控制信号发送给编码部11。发送部12将码字变换为电波、光、或者电信号等发送信号,经由通信路30将发送信号发送给接收机20。
接收机20具备解调部21和解码部22。解调部21使用从发送机10接收到的信号来计算对数似然比(LLR:Log-Likelihood Ratio)位串,将计算的LLR位串输出给解码部22。LLR是针对各位计算得到的值,表示各位是0或者各位是1,并且还表示各位的似然性。例如,如果某个位的LLR是正的值、并且绝对值大,则表示该位是0的可能性高,如果某个位的LLR是负的值、并且绝对值大,则表示该位是1的可能性高。另外,在LLR是0的情况下,表示该位可能是0或者是1或者根本无信息。此外,相反地,还有时定义为如果某个位的LLR是负的值、并且绝对值大,则表示该位是0的可能性高,如果某个位的LLR是正的值、并且绝对值大,则表示该位是1的可能性高。解码部22使用LLR位串,进行基于编码率控制信号的指示的编码率的LDPC码的解码,输出解码结果位串。
图2是示出实施方式的解码部22的功能块的图。解码部22具备变量节点运算部221、校验节点运算部222、第1切换部223以及第2切换部224。
向变量节点运算部221输入LLR位串。变量节点运算部221为了解码而进行利用使用校验矩阵和LLR位串的置信度传播算法的列方向的运算,将运算结果输出给第1切换部223。校验节点运算部222利用使用校验矩阵和LLR位串的置信度传播算法进行行方向的运算,将运算结果输出给第2切换部224。变量节点运算部221在一定次数的迭代解码处理完成后,将解码结果位串输出到外部。第1切换部223依照在编码率控制信号中示出的编码率,切换变量节点运算部221运算的列和校验节点运算部222运算的行的连接关系。从第1切换部223输出的变量节点运算部221的运算结果被输入到校验节点运算部222。第2切换部224依照编码率控制信号指示的编码率,切换校验节点运算部222运算的行和变量节点运算部221运算的列的连接关系。从第2切换部224输出的校验节点运算部222的运算结果被输入到变量节点运算部221。第1切换部223以及第2切换部224进行的连接关系的切换动作的详细情况后述。
实施方式所涉及的编码部11、发送部12、解调部21以及解码部22通过作为进行各处理的电子电路的处理电路实现。
本处理电路既可以是专用的硬件,也可以是具备存储器以及执行储存于存储器的程序的CPU(Central Processing Unit,中央运算装置)的控制电路。在此存储器是指,例如RAM(Random Access Memory,随机存取存储器)、ROM(Read Only Memory,只读存储器)、闪速存储器等非易失性或者易失性的半导体存储器、磁盘、光盘等。在本处理电路是具备CPU的控制电路的情况下,该控制电路例如为图3所示的结构的控制电路300。
如图3所示,控制电路300具备作为CPU的处理器300a和存储器300b。在通过图3所示的控制电路300实现的情况下,通过处理器300a读出并执行存储于存储器300b的与各处理对应的程序来实现。另外,存储器300b还被用作处理器300a实施的各处理中的临时存储器。
说明编码部11以及解码部22中的编码率的变更方法。通信系统1在构成为为了应对多个编码率而使用多个校验矩阵来进行编码以及解码时,电路规模会增大。因此,为了通信系统1的减小电路规模,需要能够高效地变更编码率。首先,说明在编码部11以及解码部22中使用的纠错码的校验矩阵的数据构造。
图4是示出循环置换矩阵的图。循环置换矩阵是使单位矩阵循环移位而成的矩阵。循环移位是指,在通常的向右移位的情况下,将移位后在矩阵的右侧移出的列插入到矩阵的最左侧的列的操作。在此,移位的列数被称为移位量。在用将循环置换矩阵作为子校验矩阵的分块矩阵表示LDPC码的校验矩阵的情况下,该LDPC码被称为准循环(QC:Quasi-Cyclic)LDPC码。QC-LDPC码由于校验矩阵的结构以及电路安装比较容易,在实用上被广泛使用。
图5是示出实施方式的编码率R1的LDPC码的校验矩阵的例子的图。在本实施方式中,将图5所示的校验矩阵称为第1校验矩阵。第1校验矩阵是子校验矩阵由循环置换矩阵的分块矩阵构成的校验矩阵。编码率R1还被称为第1编码率。编码率通过列数的比、即(区域H1的列数)÷(区域H1的列数+区域H2的列数)的式子求出。另外,编码率R1的行数与编码率R1的奇偶列数相等。循环置换矩阵用在图5中倾斜地连接的小四边形表示。在循环置换矩阵中,各移位量不同。但是,也可以有移位量相同的循环置换矩阵。第1校验矩阵具有区域H1以及区域H2。区域H1是包含信息位的区域。区域H2是包含编码率R1的奇偶位的区域。第1校验矩阵是如下例子:使区域H1的列权重为阈值以下而实现瀑布特性优良的高纠错性能,并且减小区域H2的列权重,从而实现减小电路规模。列权重为阈值以下是指,列权重为4、3或者既有4又有3。列权重小是指,列权重大致为2。瀑布特性表示以某个输入位错误率为界解码后的位错误率急剧降低的特性。
图6是示出实施方式所涉及的编码率R2的LDPC码的校验矩阵的例子的图。在本实施方式中,将图6所示的校验矩阵称为第2校验矩阵。第2校验矩阵除了区域H1以及区域H2以外还包括区域H3以及区域H4。区域H3是包括信息位的区域。区域H4是为了满足编码率R2而追加的奇偶位的区域,将区域H2以及区域H4合起来的区域为编码率R2的奇偶位。编码率R2还被称为第2编码率。第2编码率相比于第1编码率,编码率的值更小。在根据编码率控制信号,减小编码率R1来提高纠错性能的情况下,在如第2校验矩阵那样以保持编码率R1的校验矩阵不变且设置列权重小的区域H3以及列权重小的区域H4的方式构成编码率R2的校验矩阵时,能够共用编码率R1和编码率R2的校验矩阵。因此,能够实现减小电路规模。
图7是示出实施方式的编码率R2的LDPC码的校验矩阵的另一例子的图。在本实施方式中,将图7所示的校验矩阵称为第2校验矩阵的另一例子。第2校验矩阵的另一例子是除了区域H1以外与第2校验矩阵同样的结构。在第2校验矩阵的另一例子中,在区域H1中,将确定的一部分准循环矩阵进行掩码操作。在此,掩码操作是指,使包含于矩阵的1反转为0。在图7中,用涂灰表示掩码操作后的准循环矩阵。第2校验矩阵的另一例子构成为包括区域H3和掩码操作后的区域H1的信息位的列的列权重维持阈值以下。此外,在校验矩阵设为针对由校验矩阵的一部分列构成的部分矩阵将行重排得到的矩阵构造时,准循环矩阵的配置具有规则性。因此,在第2校验矩阵的另一例子的区域H1中,以使掩码操作的一部分准循环矩阵也带有规则性的方式来确定即可,并且在区域H3中也配置诸如带有规则性且列权重维持阈值以下的准循环矩阵即可。因此,由于第1校验矩阵以及第2校验矩阵分别具有对应的列的权重相等的部分,所以能够切换第1校验矩阵和第2校验矩阵,能够高性能地实现能够高效且简易地变更编码率。
另外,在第2校验矩阵的区域H3的列权重过小时,误码平台特性劣化。另一方面,在使区域H3的列权重为一定的行权重以上时,区域H1加上区域H3的列权重变大,所以瀑布特性劣化。误码平台特性是表示相对于SNR(Signal-to-Noise Ratio,信噪比)的改善,解码后的位错误率降低减弱的特性,误码平台特性劣化是指,即便是SNR高的状态,位错误率也高。瀑布特性劣化是指,解码后的位错误率急剧降低时的、输入位错误率的值变低。在第2校验矩阵的另一例子中,通过将确定的一部分准循环矩阵进行掩码操作,抑制区域H3的列权重变小,并且,抑制区域H1加上区域H3的列权重变大,所以能够抑制误码平台特性以及瀑布特性劣化。
图8是示出实施方式所涉及的每个校验矩阵的LDPC码的纠错性能的特性的图。图8是将横轴表示为输入位错误率、将纵轴表示为解码后的位错误率的图。在图8中,将第1校验矩阵的错误性能的特性表示为码A,将第2校验矩阵的错误性能的特性表示为码B,将第2校验矩阵的另一例子的错误性能的特性表示为码C。如图8所示,码C相比于码B,具有瀑布特性更优良的纠错性能。另外,码C的编码率优于码A的编码率,所以码C具有比码A优良的纠错性能。
图9是示出本实施方式的基于变量节点以及校验节点的Tanner图的图。校验节点C1~Cm与校验矩阵的各行对应,变量节点V1~Vn与校验矩阵的各列对应。此外,根据使用的校验矩阵,变量节点与校验节点之间分别连接,详细的连接关系省略。第1切换部223依照编码率控制信号的指示,以成为编码率R1的校验矩阵或者编码率R2的校验矩阵中的任意校验矩阵的连接关系的方式,切换变量节点运算部221运算的列和校验节点运算部222运算的行的连接关系。另外,第2切换部224依照编码率控制信号的指示,以成为编码率R1的校验矩阵或者编码率R2的校验矩阵中的任意校验矩阵的连接关系的方式,切换校验节点运算部222运算的行和变量节点运算部221运算的列的连接关系。换言之,第1切换部223依照编码率控制信号,以成为与校验矩阵对应的Tanner图的方式切换校验节点和变量节点的连接关系。第2切换部224依照编码率控制信号,以成为与校验矩阵对应的Tanner图的方式切换变量节点和校验节点的连接关系。
如以上说明,在本实施方式中,发送机10保持作为编码率大的校验矩阵的第1校验矩阵,并且保持以对一部分准循环矩阵进行掩码操作、使编码率小的校验矩阵的列权重为阈值以下的方式构成的第2校验矩阵的另一例子,能够根据编码率控制信号,切换第1校验矩阵和第2校验矩阵,所以能够实现瀑布特性优良的能够变更编码率的LDPC码。另外,构成为在第1校验矩阵和第2校验矩阵的另一例子中共用校验矩阵,构成为切换变量节点与校验节点之间的连接关系,所以能够减小电路规模,能够抑制功耗的增加。另外,由于具有第1校验矩阵的区域H1的各列的列权重、与第2校验矩阵的另一例子的区域H1的列权重加上区域H3的列权重后的各列的列权重相等的部分,所以能够将掩码操作部分的校验节点输出切换为追加的校验节点输出,能够在解码电路中共用高效的变量节点运算。
在本实施方式中,说明了使区域H1以及将区域H1和区域H3加起来的各列的列权重全部为阈值以下的例子,但也可以构成为:关于一部分,区域H1以及将区域H1和区域H3加起来的各列的列权重大于阈值。在关于一部分将列权重构成得大于阈值的情况下,有时能够得到瀑布特性提高的效果。在增大列权重时,也可以对区域H3的一部分追加列权重。另外,在本实施方式中,说明了使区域H2或者区域H4的各列的列权重全部都比较小的例子,但也可以将区域H2或者区域H4的列的列权重构成得较大,在该情况下,有时也能够得到误码平台特性改善的效果。在将区域H2或者区域H4的列的列权重构成得较大时,如果与区域H1相同的矩阵的区域H4的列权重的追加是掩码操作量以下,则能够将掩码操作部分的变量节点输出切换为追加的变量节点输出,能够在解码电路中实现高效的校验节点运算的共用。此外,在本实施方式中,说明了将循环置换矩阵作为子校验矩阵的准循环LDPC码的编码率的变更方法,但在不使用循环置换矩阵的LDPC码中也起到同样的效果。
以上的实施方式所示的结构表示本发明的内容的一个例子,既能够与其他公知的技术组合,也能够在不脱离本发明的要旨的范围内将结构的一部分省略、变更。
Claims (7)
1.一种发送机,其特征在于,具备:
编码部,通过使用校验矩阵进行低密度奇偶校验码的编码来生成码字,能够在包括多个循环置换矩阵的第1编码率的第1校验矩阵和比所述第1编码率小的第2编码率的第2校验矩阵之间切换在所述码字的生成中使用的所述校验矩阵,通过对所述第1校验矩阵的确定的位置的所述循环置换矩阵进行掩码操作并且追加列权重为阈值以下的行,生成所述第2校验矩阵;以及
发送部,发送所述码字。
2.根据权利要求1所述的发送机,其特征在于,
所述第1校验矩阵以及所述第2校验矩阵分别具有对应的列的权重相等的部分。
3.一种接收机,其特征在于,具备:
解调部,接收权利要求1或者2所述的发送机发送的信号,对接收到的所述信号进行解调;以及
解码部,使用解调后的所述信号,进行低密度奇偶校验码的解码。
4.根据权利要求3所述的接收机,其特征在于,
所述解码部具备:
变量节点运算部,进行所述校验矩阵的列方向的运算;
校验节点运算部,进行所述校验矩阵的行方向的运算;
第1切换部,以成为与所述第1编码率及所述第2编码率对应的所述校验矩阵的连接关系的方式切换所述变量节点运算部运算的列和所述校验节点运算部运算的行的连接关系;以及
第2切换部,以成为与所述第1编码率及所述第2编码率对应的所述校验矩阵的连接关系的方式切换所述校验节点运算部运算的行和所述变量节点运算部运算的列的连接关系。
5.一种通信系统,其特征在于,具备:
权利要求1或者2所述的发送机;以及
权利要求3或者4所述的接收机。
6.一种编码率的变更方法,在发送用低密度奇偶校验码编码的信号的发送机以及接收所述信号的接收机中使用,其特征在于,包括:
第1步骤,所述发送机通过使用校验矩阵进行低密度奇偶校验码的编码来生成码字,能够在包括多个循环置换矩阵的第1编码率的第1校验矩阵和比所述第1编码率小的第2编码率的第2校验矩阵之间切换在所述码字的生成中使用的所述校验矩阵,通过对所述第1校验矩阵的确定的位置的所述循环置换矩阵进行掩码操作并且追加列权重为阈值以下的行,生成所述第2校验矩阵;
第2步骤,所述发送机发送所述码字;
第3步骤,所述接收机接收所述信号,对接收到的所述信号进行解调;以及
第4步骤,所述发送机使用解调后的所述信号,进行低密度奇偶校验码的解码。
7.根据权利要求6所述的编码率的变更方法,其特征在于,
所述第1校验矩阵以及所述第2校验矩阵分别具有对应的列的权重相等的部分。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/020540 WO2019229846A1 (ja) | 2018-05-29 | 2018-05-29 | 送信機、受信機、通信システム、および符号化率の変更方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112136276A true CN112136276A (zh) | 2020-12-25 |
CN112136276B CN112136276B (zh) | 2023-08-22 |
Family
ID=68697455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880093553.2A Active CN112136276B (zh) | 2018-05-29 | 2018-05-29 | 发送机、接收机、通信系统、编码率的变更方法、控制电路及存储介质 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11349497B2 (zh) |
EP (1) | EP3771105B1 (zh) |
JP (1) | JP6789446B2 (zh) |
CN (1) | CN112136276B (zh) |
WO (1) | WO2019229846A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2024004047A1 (ja) * | 2022-06-28 | 2024-01-04 | 三菱電機株式会社 | 復号装置、制御回路、記憶媒体および検査行列生成方法 |
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-
2018
- 2018-05-29 WO PCT/JP2018/020540 patent/WO2019229846A1/ja unknown
- 2018-05-29 JP JP2020522429A patent/JP6789446B2/ja active Active
- 2018-05-29 EP EP18921057.8A patent/EP3771105B1/en active Active
- 2018-05-29 CN CN201880093553.2A patent/CN112136276B/zh active Active
-
2020
- 2020-11-16 US US17/098,648 patent/US11349497B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
CN112136276B (zh) | 2023-08-22 |
WO2019229846A1 (ja) | 2019-12-05 |
US20210067174A1 (en) | 2021-03-04 |
EP3771105A1 (en) | 2021-01-27 |
EP3771105B1 (en) | 2022-10-05 |
JP6789446B2 (ja) | 2020-11-25 |
JPWO2019229846A1 (ja) | 2020-12-10 |
EP3771105A4 (en) | 2021-04-28 |
US11349497B2 (en) | 2022-05-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |