WO2024004047A1 - 復号装置、制御回路、記憶媒体および検査行列生成方法 - Google Patents

復号装置、制御回路、記憶媒体および検査行列生成方法 Download PDF

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WO2024004047A1
WO2024004047A1 PCT/JP2022/025822 JP2022025822W WO2024004047A1 WO 2024004047 A1 WO2024004047 A1 WO 2024004047A1 JP 2022025822 W JP2022025822 W JP 2022025822W WO 2024004047 A1 WO2024004047 A1 WO 2024004047A1
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matrix
check matrix
row
unit
parity check
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PCT/JP2022/025822
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English (en)
French (fr)
Inventor
隆彦 中村
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes

Definitions

  • the present disclosure relates to a decoding device, a control circuit, a storage medium, and a parity check matrix generation method used in a communication device.
  • LDPC Low Density Parity Check
  • Patent Document 1 some or all rows of a parity check matrix constituting an LDPC code are divided into two or more rows, and the position where "1" of the row of the original parity check matrix was Then, a new parity check matrix is generated by allocating "1" to one of two or more rows after the division, under the condition that the row vectors of the parity check matrix after the row division are linearly independent.
  • the present disclosure has been made in view of the above, and aims to provide a decoding device that can suppress deterioration of code performance when the number of rows of a parity check matrix is increased.
  • a decoding device of the present disclosure sets P as a positive integer, can be divided into blocks of P ⁇ P small matrices, and is a low-density decoding device used in communication.
  • a storage unit that stores a first check matrix with the maximum coding rate assumed as a check matrix of a parity check code, and a unit row containing small matrices in the column direction included in the first check matrix. , generates the first row in which some blocks are replaced with 0 matrices, and further replaces the specified blocks with 0 matrices while replacing the positions of 1 in the sub-matrices of other blocks with specified fixed values.
  • the present invention is characterized by comprising a generation unit that generates one or more shifted second rows to generate a second parity check matrix having a lower coding rate than the first parity check matrix.
  • the decoding device has the effect of suppressing deterioration of code performance when the number of rows of a parity check matrix is increased.
  • Flowchart showing the operation of the parity check matrix generation device according to the first embodiment A diagram illustrating an example of the configuration of a processing circuit when the processing circuit that implements the communication device according to Embodiment 1 is configured of a processor and a memory.
  • a diagram showing an example of a processing circuit when the processing circuit realizing the communication device according to Embodiment 1 is configured with dedicated hardware.
  • Flowchart showing the operation of row calculation by the row calculation unit of the decoding unit according to Embodiment 2 A diagram illustrating a configuration example of a column operation unit included in a decoding unit according to Embodiment 3.
  • FIG. 1 is a diagram showing a configuration example of a communication system 400 including communication devices 100 and 300 according to the first embodiment.
  • the communication device 100 transmits a signal encoded using an LDPC code to the communication device 300 via the communication path 200, and the communication device 300 performs decoding processing on the received signal.
  • It is a system.
  • Communication device 100 includes an encoding device 110 and a transmitter 140.
  • Encoding device 110 includes check matrix generation device 120 and encoding section 130.
  • Check matrix generation device 120 includes a storage section 121 and a generation section 122.
  • the communication device 300 includes a receiving section 310 and a decoding device 320.
  • the decoding device 320 includes a parity check matrix generation device 330 and a decoding section 340.
  • Check matrix generation device 330 includes a storage section 331 and a generation section 332.
  • the encoding device 110 performs encoding processing on communication bits obtained from a higher-level device (not shown) or the like.
  • check matrix generation device 120 generates a parity check matrix used in encoding processing for communication bits.
  • the encoding unit 130 acquires the parity check matrix from the check matrix generation device 120 and performs encoding processing on the communication bits.
  • the transmitter 140 performs modulation processing on the communication bits encoded by the encoder 130 of the encoder 110 and transmits the modulated signal to the communication device 300 via the communication path 200. do.
  • the parity check matrix may be simply referred to as a check matrix.
  • the receiving unit 310 performs demodulation processing and the like on the received signal received from the communication device 100 via the communication path 200.
  • the decoding device 320 performs decoding processing on the demodulated signal, generates a decoding result, and outputs it to a higher-level device (not shown) or the like.
  • the parity check matrix generation device 330 generates a parity check matrix used in the decoding process for the signal after the demodulation process.
  • the decoding unit 340 acquires a parity check matrix from the parity check matrix generation device 330, and performs a decoding process on the demodulated signal.
  • the check matrix generation device 120 included in the communication device 100 and the check matrix generation device 330 included in the communication device 300 add rows to the original parity check matrix to generate the original parity check matrix.
  • a method of generating a parity check matrix having a different coding rate from that of a matrix will be explained.
  • the parity check matrix generation device 120 and the parity check matrix generation device 330 have the same configuration.
  • the storage unit 121 and generation unit 122 included in the parity check matrix generation device 120 and the storage unit 331 and generation unit 332 included in the parity check matrix generation device 330 have similar configurations. Since the parity check matrix generation device 120 and the parity check matrix generation device 330 perform similar operations, the parity check matrix generation device 330 will be described below as an example.
  • the LDPC code to be handled is a systematic code.
  • the parity check matrix is an m ⁇ n matrix
  • m columns from the rightmost column of the parity check matrix correspond to parity bits.
  • m and n are positive integers.
  • the decoding device 320 including the parity check matrix generation device 330 performs decoding processing of an LDPC code using an encoding parity check matrix that is a coding matrix obtained by lower triangulating a parity check matrix.
  • the check matrix generation device 330 can vary the coding rate of the LDPC code by adding the number of rows of the parity check matrix to the parity check matrix of the base LDPC code with the highest coding rate. .
  • FIG. 2 is a diagram illustrating an example of an addition method by which check matrix generation device 330 according to Embodiment 1 adds rows to a parity check matrix.
  • the parity check matrix with a coding rate of 4/5 in the upper row is stored in advance in the storage unit 331, and is the parity check matrix of the LDPC code with the highest coding rate as the base.
  • the parity check matrix with a coding rate of 3/5 in the middle row is obtained by adding two rows by the generation unit 332 using a parity check matrix with a coding rate of 4/5.
  • the parity check matrix with a coding rate of 1/2 in the lower row has three rows added by the generation unit 332 using a parity check matrix with a coding rate of 4/5.
  • parity check matrix generation device 330 the generation unit 332 performs the process of adding rows to the parity check matrix.
  • Check matrix generation device 330 stores in storage unit 331 in advance a parity check matrix of the highest coding rate expected in communication system 400 shown in FIG. 1, which is a coding rate of 4/5 in the first embodiment.
  • a parity check matrix with the highest coding rate is composed of a small matrix of P ⁇ P matrices, where P is a common divisor of the number of rows m and the number of columns n of the parity check matrix. Note that P is also a positive integer. For example, a parity check matrix with a coding rate of 4/5 shown in FIG.
  • the parity check matrix with the highest coding rate stored in the storage unit 331 may be referred to as a first check matrix. That is, the storage unit 331 stores a first check matrix that can be divided into blocks of P ⁇ P small matrices and has the maximum coding rate assumed as a check matrix of a low-density parity check code used in communication.
  • a first check matrix that can be divided into blocks of P ⁇ P small matrices and has the maximum coding rate assumed as a check matrix of a low-density parity check code used in communication.
  • parity check matrix to which the number of rows is added which is generated by the generation unit 332
  • a second check matrix the parity check matrix to which the number of rows is added
  • a small matrix consisting of a P ⁇ P matrix it is obtained by cyclically right-shifting the 1 position of the 0 matrix, or the identity matrix, or the identity matrix by i positions, where all the component values are 0.
  • the parts indicated by 0 are 0 matrices, and the parts indicated by S(A1), S(B2), T(A1), etc. are cyclic permutation matrices.
  • the generation unit 332 As a procedure for adding rows to the parity check matrix, the generation unit 332 adds some of the row components to the row of the first block of the parity check matrix for the code with a coding rate of 4/5 stored in the storage unit 331.
  • a row of the first block of the parity check matrix is generated by leaving a part as a 0 matrix and leaving the other part as a parity check matrix with a coding rate of 4/5.
  • the generation unit 332 sets some of the row components to a 0 matrix for the row of the first block of the parity check matrix of the code with a coding rate of 4/5. At this time, the generation unit 332 prevents the part that is a 0 matrix in the first block from becoming a 0 matrix. In addition, the generation unit 332 generates a part that is not a 0 matrix by circularly shifting the position of 1 in a parity check matrix with a coding rate of 4/5 by a fixed value, and generates a 2nd block of the parity check matrix. Generates a row of .
  • the generation unit 332 sets a part of the row components to a 0 matrix, and sets the other part to a 0 matrix with the coding rate 4/5.
  • the row of the third block of the parity check matrix is generated with the parity check matrix of .
  • the generation unit 332 sets some of the row components to a 0 matrix for the row of the second block of the parity check matrix of the code with a coding rate of 4/5. At this time, the generation unit 332 prevents the portion that is a 0 matrix in the third block from becoming a 0 matrix. In addition, the generation unit 332 generates a fixed-value cyclic shift of the position of 1 in the parity check matrix with a coding rate of 4/5 for the part that is not a 0 matrix, and generates a 4th block of the parity check matrix. Generates a row of .
  • the generation unit 332 expands the rows as described above, and generates a coding rate composed of a small matrix of a P ⁇ P matrix for 4 blocks as a row component and a small matrix of a P ⁇ P matrix for 10 blocks as a column component.
  • a 3/5 parity check matrix can be generated.
  • the generation unit 332 generates a parity check matrix with a coding rate of 1/2 shown in the lower part of FIG. 2
  • the generation unit 332 adds some of the row components to the row of the first block of the parity check matrix for the code with a coding rate of 4/5 stored in the storage unit 331.
  • a row of the first block of the parity check matrix is generated by leaving a part as a 0 matrix and leaving the other part as a parity check matrix with a coding rate of 4/5.
  • the generation unit 332 sets some of the row components to a 0 matrix for the row of the first block of the parity check matrix of the code with a coding rate of 4/5.
  • the generation unit 332 generates a part that is not a 0 matrix by circularly shifting the position of 1 in a parity check matrix with a coding rate of 4/5 by a fixed value, and generates a 2nd block of the parity check matrix. Generates a row of .
  • the generation unit 332 sets some of the row components to a 0 matrix for the row of the first block of the parity check matrix of the code with a coding rate of 4/5. At this time, the generation unit 332 prevents the part that is a 0 matrix in the second block from becoming a 0 matrix. In addition, for the part that is not set as a 0 matrix, the generation unit 332 sets a fixed value to a position where 1 is set in the parity check matrix with a coding rate of 4/5 with a fixed value different from that when generating the second block. A circularly shifted result is generated to generate the row of the third block of the parity check matrix.
  • the generation unit 332 sets a part of the row components to a 0 matrix, and sets the other part to a 0 matrix with the coding rate 4/5.
  • the row of the fourth block of the parity check matrix is generated with the parity check matrix of .
  • the generation unit 332 sets some of the row components to a 0 matrix for the row of the second block of the parity check matrix of the code with a coding rate of 4/5. At this time, the generation unit 332 makes sure that the portion of the fourth block that is a 0 matrix does not become a 0 matrix. In addition, the generation unit 332 generates a fixed-value cyclic shift of the position of 1 in the parity check matrix with a coding rate of 4/5 for the part that is not a 0 matrix, and generates the 5th block of the parity check matrix. Generates a row of .
  • the generation unit 332 expands the rows as described above, and generates a coding rate composed of a small matrix of a P ⁇ P matrix for 5 blocks as a row component and a small matrix of a P ⁇ P matrix for 10 blocks as a column component.
  • a 1/2 parity check matrix can be generated.
  • the generation unit 332 can also generate parity check matrices for codes with other coding rates in a similar manner. Using the method described above, the generation unit 332 can make the code length constant and the coding rate variable for the parity check matrix used by the decoding unit 340. In the above example, the generation unit 332 generates the parity check matrix by cyclically shifting a fixed value for each row, but the amount of shift may be changed for each column component.
  • the generation unit 332 increases the coding rate by making some blocks of the row blocks of the original parity check matrix a 0 matrix, and shifting other blocks by a certain amount and expanding them into multiple rows. You can make it smaller. Thereby, the generation unit 332 can suppress deterioration in code performance since the row weight and column weight may not become smaller than the row weight and column weight of the original LDPC code.
  • the generation unit 332 may store the generated parity check matrix with a coding rate of 3/5, parity check matrix with a coding rate of 1/2, etc. in the storage unit 331. As a result, even when the communication device 100 changes the coding rate of the coding process according to the situation of the communication path 200, the generation unit 332 can perform the coding process by storing the parity check matrix generated in the past. Compared to the case where a parity check matrix is generated each time the rate is changed, the calculation processing can be reduced.
  • the communication device 300 when the communication device 300 decodes the signal transmitted from the communication device 100, it is known what kind of coding rate the parity check matrix was used by the communication device 100 to encode the signal. If so, the decoding process can be performed efficiently.
  • the communication device 100 and the communication device 300 use the method shown in the middle of FIG. 2 for adding two rows of a parity check matrix, and the method shown in FIG. 2 for adding three rows of a parity check matrix, for example. It is assumed that it operates according to common rules, such as the method shown in the lower part of .
  • the communication device 100 may notify the communication device 300 of information on the coding rate of the parity check matrix used, or a higher-level device (not shown) may notify the communication device 300 of the coding rate of the parity check matrix used. may be notified of the coding rate of the parity check matrix to be used.
  • FIG. 3 is a flowchart showing the operation of check matrix generation device 330 according to the first embodiment.
  • the generation unit 332 reads from the storage unit 331 a parity check matrix that can be divided into P ⁇ P small matrix blocks and has the highest coding rate expected in the communication system 400 (step S101 ).
  • the generation unit 332 selects one row from the read parity check matrix (step S102). Using the selected row, the generation unit 332 generates a first row in which some blocks of row components are made into a 0 matrix and other blocks are made into original row components (step S103).
  • the first row is the first and third rows of the parity check matrix with a coding rate of 3/5 shown in the middle row of FIG. 2, and the first row of the parity check matrix with a coding rate of 1/2 shown in the bottom row of FIG. This corresponds to the second line and fourth line.
  • the generation unit 332 When generating one second row using the selected row (step S104: Yes), the generation unit 332 generates a block that is part of the row components and is at a different position from the block that is made into a zero matrix in the first row.
  • a second row is generated by making the block 0 matrix and cyclically shifting the position of 1 in other blocks by a prescribed fixed value (step S105).
  • the second row generated in step S105 is the second and fourth rows of the parity check matrix with a coding rate of 3/5 shown in the middle row of FIG. 2, and the second row with a coding rate of 1/2 shown in the bottom row of FIG. This corresponds to the fifth row of the parity check matrix.
  • the generation unit 332 determines the position of a block that is part of the row components and differs between the second rows. is set as a 0 matrix, and two or more second rows are generated by circularly shifting the position of 1 in another block by a different fixed value defined for each second row (step S106).
  • the second row generated in step S106 corresponds to the second and third rows of the parity check matrix with a coding rate of 1/2 shown in the lower part of FIG.
  • step S107: No If the number of rows of the parity check matrix to be generated has not reached the desired number (step S107: No), the generation unit 332 returns to step S102 and deletes one unselected row from the read parity check matrix. select. When the number of rows of the parity check matrix to be generated reaches the desired number of rows (step S107: Yes), the generation unit 332 ends the operation.
  • the generation unit 332 generates a first row in which some blocks are replaced with 0 matrices using unit rows that include small matrices in the column direction, which are included in the first parity check matrix, Furthermore, one or more second rows are generated by replacing the specified block with a 0 matrix and shifting the position of 1 included in the sub-matrix of other blocks by a specified fixed value, and creating the first parity check matrix. A second parity check matrix with a lower coding rate is generated. When generating one second row, the generation unit 332 replaces blocks that have not been replaced with a 0 matrix in the first row as defined blocks with a 0 matrix.
  • the generation unit 332 when generating two or more second rows, replaces a block that differs by the two or more second rows with a 0 matrix as a specified block, and Change a fixed value to a different value.
  • the generation unit 332 generates a first row and one or more second rows for each row using a plurality of rows included in the first parity check matrix, which are units including small matrices in the column direction.
  • receiving section 310 is a communication device.
  • the decoding device 320 is realized by a processing circuit.
  • the processing circuit may be a processor and memory that executes a program stored in memory, or may be dedicated hardware.
  • the processing circuit is also called a control circuit.
  • FIG. 4 is a diagram showing a configuration example of the processing circuit 90 in the case where the processing circuit realizing the communication device 300 according to the first embodiment is configured by the processor 91 and the memory 92.
  • a processing circuit 90 shown in FIG. 4 is a control circuit and includes a processor 91 and a memory 92.
  • each function of the processing circuit 90 is realized by software, firmware, or a combination of software and firmware.
  • Software or firmware is written as a program and stored in memory 92.
  • each function is realized by a processor 91 reading and executing a program stored in a memory 92.
  • the processing circuit 90 includes a memory 92 for storing a program by which the processing of the communication device 300 is eventually executed.
  • This program can also be said to be a program for causing the communication device 300 to execute each function realized by the processing circuit 90.
  • This program may be provided by a storage medium in which the program is stored, or may be provided by other means such as a communication medium.
  • the decoding device 320 can divide into blocks of P ⁇ P small matrices, and the first code with the maximum coding rate assumed as a check matrix of a low-density parity check code used in communication.
  • the generation unit 332 replaces some blocks with 0 matrices using unit rows including small matrices in the column direction, which are included in the first check matrix.
  • the generation unit 332 further converts the specified block to 0 using the unit row including the small matrix in the column direction, which is included in the first parity check matrix.
  • a second row with a coding rate lower than that of the first check matrix is generated by generating one or more second rows in which the position of 1 included in the submatrix of another block is shifted by a specified fixed value while replacing the check matrix with a matrix. It can also be said that the second step of generating the check matrix No. 2 is a program executed by the communication device 300.
  • the processor 91 is, for example, a CPU (Central Processing Unit), a processing device, an arithmetic device, a microprocessor, a microcomputer, or a DSP (Digital Signal Processor).
  • the memory 92 may be a nonvolatile or volatile memory such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), or EEPROM (registered trademark) (Electrically EPROM). This includes semiconductor memory, magnetic disks, flexible disks, optical disks, compact disks, mini disks, and DVDs (Digital Versatile Discs).
  • FIG. 5 is a diagram illustrating an example of the processing circuit 93 when the processing circuit realizing the communication device 300 according to the first embodiment is configured with dedicated hardware.
  • the processing circuit 93 shown in FIG. 5 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination of these. applicable.
  • a part may be realized by dedicated hardware, and a part may be realized by software or firmware. In this way, the processing circuit can implement each of the above-mentioned functions using dedicated hardware, software, firmware, or a combination thereof.
  • the hardware configuration of the communication device 300 has been described, the hardware configuration of the communication device 100 is also similar.
  • the transmitter 140 is a communication device.
  • Encoding device 110 is realized by a processing circuit.
  • the processing circuit may be a processor and memory that executes a program stored in memory, or may be dedicated hardware.
  • the generation unit 122 of the parity check matrix generation device 120 and the generation unit 332 of the parity check matrix generation device 330 can be divided into blocks of P ⁇ P small matrices. , some blocks are set to 0 using unit rows that include small matrices in the column direction, which are included in the first check matrix of the maximum coding rate assumed as the check matrix of the LDPC code used in communication. Generate the first row replaced by a matrix.
  • the generation unit 122 of the check matrix generation device 120 and the generation unit 332 of the check matrix generation device 330 further generate the specified A second row of 1 or more is generated by replacing the block with a 0 matrix and shifting the position of 1 included in the submatrix of another block by a specified fixed value, and the coding rate is higher than that of the first check matrix.
  • the encoding device 110 including the parity check matrix generation device 120 and the decoding device 320 including the parity check matrix generation device 330 can suppress deterioration of code performance when the number of rows of the parity check matrix is increased.
  • Embodiment 2 In the communication system 400 shown in FIG. 1, the communication device 300 performs the encoding process in the communication device 100 and the decoding process in the decoding device 320 on a signal received from the communication device 100 via the communication path 200. .
  • the decoding unit 340 obtains the parity check matrix from the parity check matrix generation device 330, and generates a decoding result by repeatedly performing row arithmetic processing and column arithmetic processing.
  • row arithmetic processing performed by the decoding unit 340 of the decoding device 320 will be described.
  • FIG. 6 is a diagram illustrating a configuration example of a communication system 400 including communication devices 100 and 300 according to the second embodiment.
  • a communication system 400 according to the second embodiment shown in FIG. 6 has a detailed configuration of the decoding unit 340 of the communication device 300, compared to the communication system 400 according to the first embodiment shown in FIG.
  • the decoding unit 340 performs a decoding process that repeatedly performs row arithmetic processing and column arithmetic processing using the first parity check matrix or the second parity check matrix.
  • the decoding unit 340 includes a row calculation unit 341, a column calculation unit 342, and a storage unit 343.
  • the row calculation unit 341 performs row calculation processing that is repeatedly performed by the decoding unit 340.
  • the detailed configuration and operation of the row calculation unit 341 will be described later.
  • the column calculation unit 342 performs column calculation processing that the decoding unit 340 repeatedly performs.
  • the detailed configuration and operation of the column calculation unit 342 will be explained in the third embodiment.
  • the storage unit 343 stores intermediate calculation results in the row calculation process repeatedly performed by the row calculation unit 341 and the column calculation process repeatedly performed by the column calculation unit 342. Note that in the decoding device 320, the storage unit 343 is configured by one storage unit in the example of FIG. 6, but may be configured by a plurality of storage units.
  • the storage unit 343 may be configured by one storage unit together with the storage unit 331 included in the parity check matrix generation device 330.
  • FIG. 7 is a diagram illustrating a configuration example of the row operation unit 341 included in the decoding unit 340 according to the second embodiment.
  • the row calculation unit 341 includes a masking unit 2 including masking units 2-1 to 2-K, a shift unit 3 including shift units 3-1 to 3-K, and row calculation processing units 4-1 to 4-P.
  • a row calculation processing section 4 including a row calculation processing section 4, a shift section 5 including shift sections 5-1 to 5-K, a memory switching section 6, and a row block number counter 8 are provided.
  • FIG. 7 shows a part of the storage unit 343 included in the decoding unit 340.
  • the storage unit 343 includes a row operation input memory 1 consisting of row operation input memories 1-1 to 1-K, and a column operation input memory 7 consisting of column operation input memories 7-1 to 7-L.
  • K is the number of P ⁇ P sub-matrices included in one row block in the parity check matrix.
  • K, N, and P are positive integers.
  • the receiving unit 310 performs demodulation processing and the like on a signal received from the communication device 100 via the communication path 200 , and outputs received soft decision data to the decoding device 320 .
  • the K row operation input memories 1-1 to 1-K arranged in parallel store received soft decision data as initial values. Specifically, the received soft decision data is separated into P words each, and P words of received soft decision data are written to one address in the row operation input memories 1-1 to 1-K.
  • the masking units 2-1 to 2-K simultaneously read data written to the row calculation input memories 1-1 to 1-K in block units. That is, the masking unit 2 simultaneously reads K pieces of data written in the row operation input memory 1.
  • the masking unit 2 performs masking processing on the block corresponding to the 0 matrix in the parity check matrix.
  • the masking unit 2 outputs the block corresponding to the matrix obtained by shifting the unit matrix, not the block corresponding to the 0 matrix in the parity check matrix, without doing anything in particular.
  • the shift unit 3 performs a unit shift not on a block corresponding to a 0 matrix in the parity check matrix, but on a block corresponding to a matrix to which the unit matrix has been shifted, that is, a block on which no processing has been performed by the masking unit 2. Shift processing is performed to shift the matrix back by an amount corresponding to the shifted amount. In this way, the received soft decision data written to the row calculation input memories 1-1 to 1-K is subjected to masking processing by the masking section 2 or shift processing by the shift section 3, and then input to the row calculation processing section 4. be done.
  • row block number counter 8 controls the operations of the masking section 2, the shift section 3, the shift section 5, and the memory switching section 6 based on the counted value, that is, the row block number. It is assumed that row block number counter 8 acquires information on the coding rate of the parity check matrix used in communication device 100 and communication device 300 by the method described in Embodiment 1 or the like.
  • the row arithmetic processing unit 4 divides each of the data output from the shift unit 3 that was not masked by the masking unit 2 into P pieces.
  • the data divided into P pieces is input to one of the corresponding row operation processing units 4-1 to 4-P.
  • the row arithmetic processing units 4-1 to 4-P perform row calculations on S data inputted from among the K data output from the shift unit 3, excluding those masked by the masking unit 2. Perform arithmetic processing to generate and output S pieces of data.
  • S is a positive integer equal to or less than K.
  • the row operation processing units 4-1 to 4-P of the line operation processing unit 4 perform processing on (S-1) pieces of data excluding one item.
  • the row operation processing section 4 converts the S pieces of data from the row operation processing sections 4-1 to 4-P operating in parallel into the data stored in the row operation input memories 1-1 to 1-K, that is, They are combined in block units and output K pieces of data after row operation processing.
  • the shift unit 5 performs a reverse shift process on the data output from the row arithmetic processing unit 4 in the opposite direction to the shift process in the shift unit 3. Note that the shift unit 5 does not perform reverse shift processing on the portions that have not been shifted by the shift unit 3.
  • the memory switching unit 6 stores the data that has been reverse-shifted or not reverse-shifted by the shift unit 5 at the corresponding address of the column operation input memory 7.
  • the operations of the shift unit 5 and memory switching unit 6 are also controlled by the row block number counter 8 based on the row block number being processed.
  • the row block number counter 8 specifies, to the memory switching unit 6, the memory numbers and addresses of L column operation input memories 7-1 to 7-L arranged in parallel, into which data will be written.
  • the column calculation input memories 7-1 to 7-L are written with data that is subjected to row calculation processing by the row calculation unit 341 and used in column calculations by the column calculation unit 342, which will be described later.
  • FIG. 8 is a flowchart showing the row calculation operation by the row calculation unit 341 of the decoding unit 340 according to the second embodiment.
  • the masking unit 2 reads data from the row calculation input memory 1 of the storage unit 343 (step S201), and if the block corresponds to a 0 matrix (step S202: Yes), performs masking processing (step S203), output to the shift section 3. Note that if the block does not correspond to the 0 matrix (step S202: No), the masking unit 2 outputs the block to the shift unit 3 without performing masking processing.
  • step S204: Yes If the data acquired from the masking unit 2 is a block whose unit matrix has been shifted (step S204: Yes), the shift unit 3 performs a shift process to shift back an amount corresponding to the shift amount (step S205). , is output to the row operation processing section 4. Note that if the unit matrix is not a shifted block (step S204: No), the shift unit 3 outputs the unit matrix to the row operation processing unit 4 without performing the shift process.
  • the row calculation processing unit 4 performs row calculation processing using the data acquired from the shift unit 3 (step S206), and outputs the result of the row calculation processing to the shift unit 5. If the data acquired from the row operation processing unit 4 corresponds to the data that has been shifted by the shift unit 3 (step S207: Yes), the shift unit 5 performs a reverse shift process in the opposite direction to that of the shift unit 3. (Step S208), output to the memory switching unit 6. Note that if the data does not correspond to the data that has been shifted by the shift unit 3 (step S207: No), the shift unit 5 outputs the data to the memory switching unit 6 without performing the reverse shift process.
  • the memory switching unit 6 stores the data acquired from the shift unit 5 in the column calculation input memory 7 based on the instruction from the row block number counter 8 (step S209).
  • the row calculation unit 341 performs the row calculation unit 341 according to the position in the parity check matrix where the 0 matrix is placed in the row calculation that is repeatedly performed.
  • the row calculation unit 341 performs a masking process on a small matrix block that has been replaced with a 0 matrix, and performs a shift process to return the shifted amount to a small matrix block that has been shifted by a fixed value.
  • Embodiment 3 In the communication system 400 shown in FIG. 1, the communication device 300 performs the encoding process in the communication device 100 and the decoding process in the decoding device 320 on a signal received from the communication device 100 via the communication path 200. .
  • the decoding unit 340 obtains the parity check matrix from the parity check matrix generation device 330, and generates a decoding result by repeatedly performing row arithmetic processing and column arithmetic processing.
  • column arithmetic processing performed by the decoding unit 340 of the decoding device 320 will be described.
  • the configuration of communication system 400 including communication devices 100 and 300 is similar to the configuration of communication system 400 including communication devices 100 and 300 in Embodiment 2 shown in FIG.
  • FIG. 9 is a diagram illustrating a configuration example of the column calculation unit 342 included in the decoding unit 340 according to the third embodiment.
  • the column calculation unit 342 includes a masking unit 10 including masking units 10-1 to 10-L, a column calculation processing unit 11 including column calculation processing units 11-1 to 11-P, a memory switching unit 12, and a column block. A number counter 13 is provided.
  • FIG. 9 shows a part of the storage unit 343 included in the decoding unit 340.
  • the storage unit 343 includes a row operation input memory 1 consisting of row operation input memories 1-1 to 1-K, a column operation input memory 7 consisting of column operation input memories 7-1 to 7-L, and an input memory 9. including.
  • L is the number of P ⁇ P sub-matrices included in one column block in the parity check matrix.
  • the receiving unit 310 performs demodulation processing and the like on a signal received from the communication device 100 via the communication path 200 , and outputs received soft decision data to the decoding device 320 .
  • the input memory 9 stores received soft decision data. Specifically, P words of received soft decision data are written into the input memory 9 at one address. Further, values are not input to the L column operation input memories 7-1 to 7-L arranged in parallel at the time when the received soft decision data is input to the input memory 9, but as explained in the second embodiment, The row calculation unit 341 writes the results of the row calculation processing.
  • the column calculation unit 342 simultaneously reads data written in the input memory 9 and L column calculation input memories 7-1 to 7-L arranged in parallel.
  • the masking units 10-1 to 10-L simultaneously read data written to the column calculation input memories 7-1 to 7-L in block units. That is, the masking unit 10 simultaneously reads L pieces of data written to the column operation input memory 7.
  • the masking unit 10 performs masking processing on blocks corresponding to 0 matrix in the parity check matrix.
  • the masking unit 10 outputs the block corresponding to the matrix obtained by shifting the unit matrix, not the block corresponding to the 0 matrix in the parity check matrix, without doing anything in particular.
  • the operation of the masking unit 10 is controlled by a column block number counter 13 based on the column block number being processed.
  • the column block number counter 13 counts the column block number to be processed.
  • the column block number counter 13 controls the operations of the masking section 10 and the memory switching section 12 based on the counted value, that is, the column block number. It is assumed that the column block number counter 13 acquires information on the coding rate of the parity check matrix used in the communication device 100 and the communication device 300 by the method described in the first embodiment or the like.
  • the column arithmetic processing unit 11 divides the received soft decision data read from the input memory 9 and the data not masked by the masking unit 10 into P pieces, respectively.
  • the data divided into P pieces is input to one of the corresponding column arithmetic processing units 11-1 to 11-P.
  • the column arithmetic processing units 11-1 to 11-P perform column processing on T input data excluding data masked by the masking unit 10 among the L data output from the masking unit 10. Perform arithmetic processing to generate and output T pieces of data.
  • T is a positive integer less than or equal to L.
  • the column arithmetic processing unit 11 adds (T-1) pieces of data obtained by removing one piece from each of the T pieces of input data and the value of the received soft decision data from the input memory 9. Generate and output T ways.
  • the column arithmetic processing section 11 calculates the value obtained by adding the T pieces of data inputted from the masking section 10 and the value of the received soft decision data.
  • the code bit is used as a decoding result, and is combined with P pieces of data from column arithmetic processing units 11-1 to 11-P operating in parallel to output P bit data as a decoding result.
  • the column operation processing unit 11 performs the operation on the T data from each column operation processing unit 11-1 to 11-P operating in parallel. T pieces of data are combined in units of data stored in the column operation input memories 7-1 to 7-L, ie, in units of blocks, and K pieces of data after column operation processing are output.
  • the memory switching unit 12 stores the data output from the column calculation processing unit 11 in the corresponding address of the row calculation input memory 1.
  • the operation of the memory switching unit 12 is also controlled by the column block number counter 13 based on the column block number being processed.
  • the column block number counter 13 specifies, to the memory switching unit 12, the memory numbers and addresses of K row operation input memories 1-1 to 1-K arranged in parallel, into which data will be written.
  • FIG. 10 is a flowchart showing the operation of column calculation by the column calculation unit 342 of the decoding unit 340 according to the third embodiment.
  • the masking unit 10 reads data from the column calculation input memory 7 of the storage unit 343 (step S301), and if the block corresponds to a 0 matrix (step S302: Yes), performs masking processing (step S303), output to the column arithmetic processing unit 11.
  • the column operation processing unit 11 performs column operation processing using the data acquired from the input memory 9 and the masking unit 10 (step S304), and if the column operation processing has not been performed the prescribed number of times (step S305: No). ), outputs the result of column arithmetic processing to the memory switching unit 12.
  • the memory switching unit 12 stores the data acquired from the column calculation processing unit 11 in the row calculation input memory 1 based on the instruction from the column block number counter 13 (step S306).
  • the column arithmetic processing unit 11 When the column arithmetic processing unit 11 has performed the column arithmetic processing the prescribed number of times (step S305: Yes), the column arithmetic processing unit 11 outputs the result of the column arithmetic processing as a decoding result (step S307).
  • the column calculation unit 342 performs the column calculation unit 342 according to the position in the parity check matrix where the 0 matrix is placed in the column calculation that is repeatedly performed.
  • the column calculation unit 342 performs masking processing on blocks of small matrices that have been replaced with 0 matrices, so that even if check matrices with different coding rates are used, the block with the lowest coding rate is The same arithmetic processing as the column arithmetic processing for the second parity check matrix can be performed.

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Abstract

復号装置（３２０）は、Ｐを正の整数とし、Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部（３３１）と、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成し、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、第１の検査行列よりも符号化率の低い第２の検査行列を生成する生成部（３３２）と、を備える。

Description

復号装置、制御回路、記憶媒体および検査行列生成方法
　本開示は、通信装置で使用される復号装置、制御回路、記憶媒体および検査行列生成方法に関する。
　従来、通信装置において、符号長が等しく、符号化率の異なる複数の低密度パリティ検査符号（以下、ＬＤＰＣ（Low　Density　Parity　Check）符号と称する）を切り替えて符号化および復号を行うことが行われている。例えば、特許文献１には、ＬＤＰＣ符号を構成するパリティ検査行列の一部または全ての行を２つ以上の行に分割し、元のパリティ検査行列の行の「１」があった位置に対して、行分割後のパリティ検査行列の行ベクトルが１次独立となる条件で分割後の２つ以上の行のいずれかに「１」を配分することで、新規のパリティ検査行列を生成して複数レートによるＬＤＰＣ符号を実現する技術が開示されている。
特開２０１１－１０９２２８号公報
　しかしながら、上記従来の技術によれば、新規に生成されるパリティ検査行列は、行数が増えることで元のパリティ検査行列に対して行重みが小さくなり、列重みについてもパリティ検査行列の列数を大きくとって符号化率を小さくした場合に列重みの最大値に制限がかかってしまうため、性能面で十分に良くならない場合がある、という問題があった。また、新規に生成される検査行列は、エラーフロアが高い誤り率で発生することが多くなる、という問題があった。
　本開示は、上記に鑑みてなされたものであって、検査行列の行を増加したときの符号性能の劣化を抑制可能な復号装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本開示の復号装置は、Ｐを正の整数とし、Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部と、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成し、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、第１の検査行列よりも符号化率の低い第２の検査行列を生成する生成部と、を備えることを特徴とする。
　本開示に係る復号装置は、検査行列の行を増加したときの符号性能の劣化を抑制できる、という効果を奏する。
実施の形態１に係る通信装置を備える通信システムの構成例を示す図 実施の形態１に係る検査行列生成装置がパリティ検査行列の行を追加する追加方法の例を示す図 実施の形態１に係る検査行列生成装置の動作を示すフローチャート 実施の形態１に係る通信装置を実現する処理回路をプロセッサおよびメモリで構成する場合の処理回路の構成例を示す図 実施の形態１に係る通信装置を実現する処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図 実施の形態２に係る通信装置を備える通信システムの構成例を示す図 実施の形態２に係る復号部が備える行演算部の構成例を示す図 実施の形態２に係る復号部の行演算部による行演算の動作を示すフローチャート 実施の形態３に係る復号部が備える列演算部の構成例を示す図 実施の形態３に係る復号部の列演算部による列演算の動作を示すフローチャート
　以下に、本開示の実施の形態に係る復号装置、制御回路、記憶媒体および検査行列生成方法を図面に基づいて詳細に説明する。
実施の形態１．
　図１は、実施の形態１に係る通信装置１００，３００を備える通信システム４００の構成例を示す図である。通信システム４００は、通信装置１００が、ＬＤＰＣ符号による符号化処理を行った信号を、通信路２００を介して通信装置３００に送信し、通信装置３００が、受信した信号に対して復号処理を行うシステムである。通信装置１００は、符号化装置１１０と、送信部１４０と、を備える。符号化装置１１０は、検査行列生成装置１２０と、符号化部１３０と、を備える。検査行列生成装置１２０は、記憶部１２１と、生成部１２２と、を備える。また、通信装置３００は、受信部３１０と、復号装置３２０と、を備える。復号装置３２０は、検査行列生成装置３３０と、復号部３４０と、を備える。検査行列生成装置３３０は、記憶部３３１と、生成部３３２と、を備える。
　通信装置１００において、符号化装置１１０は、図示しない上位装置などから取得した通信ビットに対して符号化処理を行う。符号化装置１１０において、検査行列生成装置１２０は、通信ビットに対する符号化処理で使用されるパリティ検査行列を生成する。符号化部１３０は、検査行列生成装置１２０からパリティ検査行列を取得し、通信ビットに対して符号化処理を行う。送信部１４０は、符号化装置１１０の符号化部１３０で符号化処理された通信ビットに対して変調処理などを行い、変調処理後の信号を、通信路２００を介して、通信装置３００に送信する。以降の説明において、パリティ検査行列を単に検査行列と称することがある。
　通信装置３００において、受信部３１０は、通信装置１００から通信路２００を介して受信した受信信号に対して、復調処理などを行う。復号装置３２０は、復調処理後の信号に対して復号処理を行って復号結果を生成し、図示しない上位装置などに出力する。復号装置３２０において、検査行列生成装置３３０は、復調処理後の信号に対する復号処理で使用されるパリティ検査行列を生成する。復号部３４０は、検査行列生成装置３３０からパリティ検査行列を取得し、復調処理後の信号に対して復号処理を行う。
　実施の形態１では、通信装置１００が備える検査行列生成装置１２０、および通信装置３００が備える検査行列生成装置３３０が、元となるパリティ検査行列に対して行を追加して、元となるパリティ検査行列とは符号化率の異なるパリティ検査行列を生成する方法について説明する。なお、検査行列生成装置１２０と、検査行列生成装置３３０とは同様の構成である。また、検査行列生成装置１２０が備える記憶部１２１および生成部１２２と、検査行列生成装置３３０が備える記憶部３３１および生成部３３２とは同様の構成である。検査行列生成装置１２０および検査行列生成装置３３０は同様の動作を行うので、以下では、検査行列生成装置３３０を例にして説明する。
　ここで、実施の形態１においては、扱うＬＤＰＣ符号を組織符号とする。パリティ検査行列をｍ×ｎ行列としたとき、パリティ検査行列の最も右側の列からのｍ列が、パリティビットに対応するものとする。なお、ｍおよびｎは正の整数とする。ただし、パリティビットの対応位置については、列の対応位置を適切に入れ替えてもよい。また、実施の形態１において、検査行列生成装置３３０を備える復号装置３２０は、パリティ検査行列を下三角化した符号化行列である符号化用検査行列を用いてＬＤＰＣ符号の復号処理を行う。検査行列生成装置３３０は、ベースとなる最も符号化率の高いＬＤＰＣ符号のパリティ検査行列に対して、パリティ検査行列の行数を追加していくことによって、ＬＤＰＣ符号の符号化率を可変にできる。
　図２は、実施の形態１に係る検査行列生成装置３３０がパリティ検査行列の行を追加する追加方法の例を示す図である。図２において、上段の符号化率４／５のパリティ検査行列は、あらかじめ記憶部３３１に記憶されているものであって、ベースとなる最も符号化率の高いＬＤＰＣ符号のパリティ検査行列である。中段の符号化率３／５のパリティ検査行列は、生成部３３２によって、符号化率４／５のパリティ検査行列を用いて２行追加されたものである。下段の符号化率１／２のパリティ検査行列は、生成部３３２によって、符号化率４／５のパリティ検査行列を用いて３行追加されたものである。
　検査行列生成装置３３０において、パリティ検査行列の行を追加する処理は、生成部３３２が行う。検査行列生成装置３３０は、図１に示す通信システム４００において想定される最も高い符号化率、実施の形態１では符号化率４／５のパリティ検査行列をあらかじめ記憶部３３１に記憶しておく。最も高い符号化率の高いパリティ検査行列は、パリティ検査行列の行数ｍおよび列数ｎの公約数をＰとしたときにＰ×Ｐ行列の小行列から構成される。なお、Ｐも正の整数である。例えば、図１に示す符号化率４／５のパリティ検査行列は、行成分として２ブロック分のＰ×Ｐ行列の小行列によって構成され、列成分として１０ブロック分のＰ×Ｐ行列の小行列によって構成される。以降の説明において、記憶部３３１に記憶されている最も高い符号化率の高いパリティ検査行列を第１の検査行列と称することがある。すなわち、記憶部３３１は、Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する。
　なお、生成部３３２によって生成される行数が追加されたパリティ検査行列のことを第２の検査行列と称することがある。
　Ｐ×Ｐ行列からなる小行列については、全ての成分の値が０である０行列、または単位行列、または単位行列の１の位置をｉ個の位置だけ循環的に右シフトすることによって得られる巡回置換行列とする。なお、０≦ｉ≦Ｐ－１とする。図２の中段および下段に示すパリティ検査行列において、０で示される部分が０行列であり、Ｓ（Ａ１）、Ｓ（Ｂ２）、Ｔ（Ａ１）などで示される部分が巡回置換行列である。
　まず、生成部３３２が図２の中段に示す符号化率３／５のパリティ検査行列を生成する場合について説明する。パリティ検査行列の行を追加する手順として、生成部３３２は、記憶部３３１に記憶されている符号化率４／５の符号のパリティ検査行列の１ブロック目の行に対して、行成分のうち一部を０行列とし、他の部分は符号化率４／５のパリティ検査行列をそのままにしてパリティ検査行列の１ブロック目の行を生成する。
　次に、生成部３３２は、２ブロック目の行について、符号化率４／５の符号のパリティ検査行列の１ブロック目の行に対して、行成分のうち一部を０行列とする。このとき、生成部３３２は、１ブロック目で０行列とした部分は０行列にならないようにする。また、生成部３３２は、０行列としない部分について、符号化率４／５のパリティ検査行列の１の立っている位置を固定値循環シフトしたものを生成して、パリティ検査行列の２ブロック目の行を生成する。
　また、生成部３３２は、符号化率４／５の符号のパリティ検査行列の２ブロック目の行に対して、行成分のうち一部を０行列とし、他の部分は符号化率４／５のパリティ検査行列をそのままにしてパリティ検査行列の３ブロック目の行を生成する。
　次に、生成部３３２は、４ブロック目の行について、符号化率４／５の符号のパリティ検査行列の２ブロック目の行に対して、行成分のうち一部を０行列とする。このとき、生成部３３２は、３ブロック目で０行列とした部分は０行列にならないようにする。また、生成部３３２は、０行列としない部分について、符号化率４／５のパリティ検査行列の１の立っている位置を固定値循環シフトしたものを生成して、パリティ検査行列の４ブロック目の行を生成する。
　生成部３３２は、上記のように行を拡張し、行成分として４ブロック分のＰ×Ｐ行列の小行列、列成分として１０ブロック分のＰ×Ｐ行列の小行列によって構成される符号化率３／５のパリティ検査行列を生成することができる。
　同様に、生成部３３２が図２の下段に示す符号化率１／２のパリティ検査行列を生成する場合について説明する。パリティ検査行列の行を追加する手順として、生成部３３２は、記憶部３３１に記憶されている符号化率４／５の符号のパリティ検査行列の１ブロック目の行に対して、行成分のうち一部を０行列とし、他の部分は符号化率４／５のパリティ検査行列をそのままにしてパリティ検査行列の１ブロック目の行を生成する。
　次に、生成部３３２は、２ブロック目の行について、符号化率４／５の符号のパリティ検査行列の１ブロック目の行に対して、行成分のうち一部を０行列とする。また、生成部３３２は、０行列としない部分について、符号化率４／５のパリティ検査行列の１の立っている位置を固定値循環シフトしたものを生成して、パリティ検査行列の２ブロック目の行を生成する。
　次に、生成部３３２は、３ブロック目の行について、符号化率４／５の符号のパリティ検査行列の１ブロック目の行に対して、行成分のうち一部を０行列とする。このとき、生成部３３２は、２ブロック目で０行列とした部分は０行列にならないようにする。また、生成部３３２は、０行列としない部分について、符号化率４／５のパリティ検査行列の１の立っている位置に対して、２ブロック目を生成したときとは異なる固定値で固定値循環シフトしたものを生成して、パリティ検査行列の３ブロック目の行を生成する。
　また、生成部３３２は、符号化率４／５の符号のパリティ検査行列の２ブロック目の行に対して、行成分のうち一部を０行列とし、他の部分は符号化率４／５のパリティ検査行列をそのままにしてパリティ検査行列の４ブロック目の行を生成する。
　次に、生成部３３２は、５ブロック目の行について、符号化率４／５の符号のパリティ検査行列の２ブロック目の行に対して、行成分のうち一部を０行列とする。このとき、生成部３３２は、４ブロック目で０行列とした部分は０行列にならないようにする。また、生成部３３２は、０行列としない部分について、符号化率４／５のパリティ検査行列の１の立っている位置を固定値循環シフトしたものを生成して、パリティ検査行列の５ブロック目の行を生成する。
　生成部３３２は、上記のように行を拡張し、行成分として５ブロック分のＰ×Ｐ行列の小行列、列成分として１０ブロック分のＰ×Ｐ行列の小行列によって構成される符号化率１／２のパリティ検査行列を生成することができる。
　生成部３３２は、他の符号化率の符号のパリティ検査行列についても同様の方法で生成することができる。生成部３３２は、上記で説明した方法によって、復号部３４０で使用されるパリティ検査行列について、符号長を一定にして符号化率を可変にすることができる。なお、生成部３３２は、上記の例では行ごとに固定値による固定値循環シフトしたものでパリティ検査行列を生成していたが、列成分ごとにシフト量を変更してもよい。
　また、生成部３３２は、元のパリティ検査行列の行ブロックについて、一部のブロックを０行列とし、他のブロックは一定量シフトさせたものを複数の行に拡張させることで、符号化率を小さくしてもよい。これにより、生成部３３２は、行重みおよび列重みが元のＬＤＰＣ符号の行重みおよび列重みと比較して小さくならないこともあり、符号性能において劣化を抑制することができる。
　なお、生成部３３２は、生成した符号化率３／５のパリティ検査行列、符号化率１／２のパリティ検査行列などについて、記憶部３３１に記憶させておいてもよい。これにより、生成部３３２は、通信装置１００が通信路２００の状況に応じて符号化処理の符号化率を変更する場合でも、過去に生成したパリティ検査行列を記憶させておくことで、符号化率を変更するごとにパリティ検査行列を生成する場合と比較して演算処理を低減することができる。
　ここで、通信システム４００において、通信装置３００は、通信装置１００から送信された信号を復号する際、通信装置１００がどのような符号化率のパリティ検査行列を使用して符号化したのかが既知であれば、復号処理を効率良く行うことができる。通信システム４００において、通信装置１００および通信装置３００は、例えば、パリティ検査行列の行を２行追加する方法が図２の中段に示す方法、パリティ検査行列の行を３行追加する方法が図２の下段に示す方法などのように、共通のルールで動作することとする。この場合、通信システム４００において、通信装置１００が、通信装置３００に対して使用したパリティ検査行列の符号化率の情報を通知してもよいし、図示しない上位装置が通信装置１００および通信装置３００に対して、使用するパリティ検査行列の符号化率を通知してもよい。
　図３は、実施の形態１に係る検査行列生成装置３３０の動作を示すフローチャートである。検査行列生成装置３３０において、生成部３３２は、記憶部３３１から、Ｐ×Ｐの小行列のブロックに分割でき、通信システム４００で想定される最も符号化率の高いパリティ検査行列を読み出す（ステップＳ１０１）。生成部３３２は、読み出したパリティ検査行列から１つの行を選択する（ステップＳ１０２）。生成部３３２は、選択した行を用いて、行成分の一部のブロックを０行列にし、他の部分のブロックを元の行成分とする第１の行を生成する（ステップＳ１０３）。第１の行は、図２の中段に示す符号化率３／５のパリティ検査行列の１行目および３行目、図２の下段に示す符号化率１／２のパリティ検査行列の１行目および４行目などに相当する。
　生成部３３２は、選択した行を用いて１つの第２の行を生成する場合（ステップＳ１０４：Ｙｅｓ）、行成分の一部であって第１の行で０行列にされたブロックと異なる位置のブロックを０行列とし、他のブロックで１のある位置を規定された固定値で循環シフトした第２の行を生成する（ステップＳ１０５）。ステップＳ１０５で生成される第２の行は、図２の中段に示す符号化率３／５のパリティ検査行列の２行目および４行目、図２の下段に示す符号化率１／２のパリティ検査行列の５行目などに相当する。
　または、生成部３３２は、選択した行を用いて２つ以上の第２の行を生成する場合（ステップＳ１０４：Ｎｏ）、行成分の一部であって第２の行同士で異なるブロックの位置を０行列とし、他のブロックで１のある位置を第２の行ごとに規定された異なる固定値で循環シフトした２つ以上の第２の行を生成する（ステップＳ１０６）。ステップＳ１０６で生成される第２の行は、図２の下段に示す符号化率１／２のパリティ検査行列の２行目および３行目などに相当する。
　生成部３３２は、生成するパリティ検査行列の行数について、所望の行数に達していない場合（ステップＳ１０７：Ｎｏ）、ステップＳ１０２に戻って、読み出したパリティ検査行列から未選択の１つの行を選択する。生成部３３２は、生成するパリティ検査行列の行数について、所望の行数に達した場合（ステップＳ１０７：Ｙｅｓ）、動作を終了する。
　このように、生成部３３２は、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成し、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、第１の検査行列よりも符号化率の低い第２の検査行列を生成する。生成部３３２は、第２の行を１つ生成する場合、規定されたブロックとして第１の行で０行列に置き換えられていないブロックを０行列に置き換える。または、生成部３３２は、第２の行を２つ以上生成する場合、規定されたブロックとして２つ以上の第２の行によって異なるブロックを０行列に置き換え、２つ以上の第２の行によって固定値を異なる値にする。生成部３３２は、第１の検査行列に含まれる、列方向で小行列を含む単位の複数の行を用いて、各行について第１の行および１以上の第２の行を生成する。
　つづいて、通信装置３００のハードウェア構成について説明する。通信装置３００において、受信部３１０は通信器である。復号装置３２０は処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。
　図４は、実施の形態１に係る通信装置３００を実現する処理回路をプロセッサ９１およびメモリ９２で構成する場合の処理回路９０の構成例を示す図である。図４に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、通信装置３００の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を通信装置３００に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。
　上記プログラムは、復号装置３２０が、Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部３３１を備える場合において、生成部３３２が、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成する第１のステップと、生成部３３２が、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、第１の検査行列よりも符号化率の低い第２の検査行列を生成する第２のステップと、を通信装置３００に実行されるプログラムであるとも言える。
　ここで、プロセッサ９１は、例えば、ＣＰＵ（Central　Processing　Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital　Signal　Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically　ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。
　図５は、実施の形態１に係る通信装置３００を実現する処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図５に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
　通信装置３００のハードウェア構成について説明したが、通信装置１００のハードウェア構成も同様である。通信装置１００において、送信部１４０は通信器である。符号化装置１１０は処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。
　以上説明したように、本実施の形態によれば、検査行列生成装置１２０の生成部１２２、および検査行列生成装置３３０の生成部３３２は、Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用されるＬＤＰＣ符号の検査行列として想定される最大の符号化率の第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成する。検査行列生成装置１２０の生成部１２２、および検査行列生成装置３３０の生成部３３２は、第１の検査行列に含まれる、列方向で小行列を含む単位の行を用いて、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、第１の検査行列よりも符号化率の低い第２の検査行列を生成することとした。これにより、検査行列生成装置１２０を備える符号化装置１１０、および検査行列生成装置３３０を備える復号装置３２０は、検査行列の行を増加したときの符号性能の劣化を抑制することができる。
実施の形態２．
　図１に示す通信システム４００において、通信装置３００は、通信装置１００で符号化処理が行われ、通信装置１００から通信路２００を介して受信した信号に対して、復号装置３２０において復号処理を行う。復号装置３２０において、復号部３４０は、検査行列生成装置３３０からパリティ検査行列を取得し、行演算処理および列演算処理を繰り返し実施することで復号結果を生成する。実施の形態２では、復号装置３２０の復号部３４０で実施される行演算処理について説明する。
　図６は、実施の形態２に係る通信装置１００，３００を備える通信システム４００の構成例を示す図である。図６に示す実施の形態２の通信システム４００は、図１に示す実施の形態１の通信システム４００に対して、通信装置３００の復号部３４０の構成を詳細に記載している。復号部３４０は、第１の検査行列または第２の検査行列を用いて、行演算処理および列演算処理を繰り返し実施する復号処理を行う。図６に示すように、復号部３４０は、行演算部３４１と、列演算部３４２と、記憶部３４３と、を備える。
　行演算部３４１は、復号部３４０が繰り返し実施する行演算処理を行う。行演算部３４１の詳細な構成および動作については後述する。列演算部３４２は、復号部３４０が繰り返し実施する列演算処理を行う。列演算部３４２の詳細な構成および動作については実施の形態３で説明する。記憶部３４３は、行演算部３４１が繰り返し実施する行演算処理、および列演算部３４２が繰り返し実施する列演算処理における途中の演算結果などを記憶する。なお、復号装置３２０において、記憶部３４３は、図６の例では、１つの記憶部によって構成されているが、複数の記憶部によって構成されていてもよい。記憶部３４３は、検査行列生成装置３３０が備える記憶部３３１とともに、１つの記憶部によって構成されていてもよい。
　行演算部３４１の詳細な構成および動作について説明する。図７は、実施の形態２に係る復号部３４０が備える行演算部３４１の構成例を示す図である。行演算部３４１は、マスキング部２－１～２－Ｋを含むマスキング部２と、シフト部３－１～３－Ｋを含むシフト部３と、行演算処理部４－１～４－Ｐを含む行演算処理部４と、シフト部５－１～５－Ｋを含むシフト部５と、メモリ切り替え部６と、行ブロック番号カウンタ８と、を備える。また、図７は、復号部３４０が備える記憶部３４３の一部を示している。記憶部３４３は、行演算入力メモリ１－１～１－Ｋからなる行演算入力メモリ１と、列演算入力メモリ７－１～７－Ｌからなる列演算入力メモリ７と、を含む。なお、図７において、Ｋは、パリティ検査行列における１行ブロックに含まれるＰ×Ｐの小行列の個数とする。符号長をＮとすると、Ｋ＝Ｎ／Ｐで表される。なお、Ｋ、Ｎ、およびＰは正の整数である。
　次に、行演算部３４１の動作について説明する。まず、通信装置３００において、受信部３１０は、通信装置１００から通信路２００を介して受信した信号に対して復調処理などを行い、復号装置３２０に受信軟判定データを出力する。記憶部３４３において、Ｋ個並列に配置された行演算入力メモリ１－１～１－Ｋは、初期値として受信軟判定データを記憶する。具体的には、受信軟判定データがＰワードずつに分離され、行演算入力メモリ１－１～１－Ｋには、１アドレスにＰワードの受信軟判定データがライトされる。
　行演算部３４１において、マスキング部２－１～２－Ｋは、行演算入力メモリ１－１～１－Ｋにライトされたデータをブロック単位で同時に読み出す。すなわち、マスキング部２は、行演算入力メモリ１にライトされたデータをＫ個同時に読み出す。マスキング部２は、パリティ検査行列において０行列に相当するブロックに対してマスキング処理を行う。マスキング部２は、パリティ検査行列において０行列に相当するブロックではなく、単位行列がシフトされた行列に相当するブロックに対して、特に何もせずに出力する。
　シフト部３は、パリティ検査行列において０行列に相当するブロックではなく、単位行列がシフトされた行列に相当するブロックに対して、すなわちマスキング部２で何も処理されなかったブロックに対して、単位行列がシフトされたシフト量に相当する分を戻すようにシフトするシフト処理を行う。このように、行演算入力メモリ１－１～１－Ｋにライトされた受信軟判定データは、マスキング部２によるマスキング処理、またはシフト部３によるシフト処理が行われ、行演算処理部４に入力される。
　なお、マスキング部２およびシフト部３の動作については、行ブロック番号カウンタ８が、処理を行っている行ブロック番号に基づいて制御する。行ブロック番号カウンタ８は、処理を行う行ブロック番号をカウントする。行ブロック番号カウンタ８は、カウントされた値、すなわち行ブロック番号に基づいて、マスキング部２、シフト部３、シフト部５、およびメモリ切り替え部６の動作を制御する。行ブロック番号カウンタ８は、通信装置１００および通信装置３００で使用されているパリティ検査行列の符号化率の情報を、実施の形態１で説明した方法などによって取得しているものとする。
　行演算処理部４は、シフト部３から出力されたデータのうちマスキング部２においてマスキングされなかったデータについて、それぞれＰ個に分割する。Ｐ個に分割されたデータは、対応する行演算処理部４－１～４－Ｐのいずれかに入力される。行演算処理部４－１～４－Ｐは、シフト部３から出力されたＫ個のデータのうち、マスキング部２でマスキングされたものを除いて入力されるＳ個のデータに対して、行演算処理を実施して、Ｓ個のデータを生成して出力する。なお、ＳはＫ以下の正の整数である。行演算処理部４の行演算処理部４－１～４－Ｐは、例えば、Ｍｉｎ－ｓｕｍアルゴリズムによって行演算処理を行った場合、それぞれ１個を除いた（Ｓ－１）個のデータに対して、絶対値の最小値および正負の符号の積を組み合わせた値をＳ通り生成して出力する。行演算処理部４は、並列に動作している各行演算処理部４－１～４－ＰからのＳ個のデータを、行演算入力メモリ１－１～１－Ｋに記憶されていたデータすなわちブロックの単位で結合し、行演算処理後のＫ個のデータを出力する。
　シフト部５は、行演算処理部４から出力されたデータに対して、シフト部３でのシフト処理とは逆方向の逆シフト処理を行う。なお、シフト部５は、シフト部３でシフト処理されなかった部分については、逆シフト処理を行わない。
　メモリ切り替え部６は、シフト部５で逆シフト処理された、または逆シフト処理されなかったデータを、列演算入力メモリ７の対応するアドレスに記憶させる。
　シフト部５およびメモリ切り替え部６の動作についても、行ブロック番号カウンタ８が、処理を行っている行ブロック番号に基づいて制御する。行ブロック番号カウンタ８は、メモリ切り替え部６に対して、データがライトされるＬ個並列に配置されている列演算入力メモリ７－１～７－Ｌのメモリ番号とアドレスとを指定する。
　列演算入力メモリ７－１～７－Ｌには、行演算部３４１で行演算処理され、後述する列演算部３４２の列演算で使用されるデータがライトされる。
　図８は、実施の形態２に係る復号部３４０の行演算部３４１による行演算の動作を示すフローチャートである。行演算部３４１において、マスキング部２は、記憶部３４３の行演算入力メモリ１からデータを読み出し（ステップＳ２０１）、０行列に相当するブロックの場合（ステップＳ２０２：Ｙｅｓ）、マスキング処理を行い（ステップＳ２０３）、シフト部３に出力する。なお、マスキング部２は、０行列に相当するブロックではない場合（ステップＳ２０２：Ｎｏ）、マスキング処理を行わず、シフト部３に出力する。シフト部３は、マスキング部２から取得したデータが、単位行列がシフトされたブロックの場合（ステップＳ２０４：Ｙｅｓ）、シフト量に相当する分を戻すようにシフトするシフト処理を行い（ステップＳ２０５）、行演算処理部４に出力する。なお、シフト部３は、単位行列がシフトされたブロックではない場合（ステップＳ２０４：Ｎｏ）、シフト処理を行わず、行演算処理部４に出力する。
　行演算処理部４は、シフト部３から取得したデータを用いて行演算処理を行い（ステップＳ２０６）、行演算処理の結果をシフト部５に出力する。シフト部５は、行演算処理部４から取得したデータが、シフト部３でシフト処理されていたデータに相当する場合（ステップＳ２０７：Ｙｅｓ）、シフト部３とは逆方向の逆シフト処理を行い（ステップＳ２０８）、メモリ切り替え部６に出力する。なお、シフト部５は、シフト部３でシフト処理されていたデータに相当しない場合（ステップＳ２０７：Ｎｏ）、逆シフト処理を行わず、メモリ切り替え部６に出力する。メモリ切り替え部６は、行ブロック番号カウンタ８の指示に基づいて、シフト部５から取得したデータを列演算入力メモリ７に記憶させる（ステップＳ２０９）。
　以上説明したように、本実施の形態によれば、復号装置３２０の復号部３４０において、行演算部３４１は、繰り返し実施する行演算において、０行列が配置されたパリティ検査行列での位置に応じてマスキング処理およびシフト処理を行うことで、実施の形態１で説明した方法で符号化率が拡張された複数の符号化率のＬＤＰＣ符号に対しても、容易に行演算を実施することができる。行演算部３４１は、行演算処理として、０行列に置き換えられた小行列のブロックに対してマスキング処理を行い、固定値でシフトされた小行列のブロックに対してシフト分を戻すシフト処理を行うことで、異なる符号化率の検査行列が使用されても、第１の検査行列に対する行演算処理と同一の演算処理を行うことができる。
実施の形態３．
　図１に示す通信システム４００において、通信装置３００は、通信装置１００で符号化処理が行われ、通信装置１００から通信路２００を介して受信した信号に対して、復号装置３２０において復号処理を行う。復号装置３２０において、復号部３４０は、検査行列生成装置３３０からパリティ検査行列を取得し、行演算処理および列演算処理を繰り返し実施することで復号結果を生成する。実施の形態３では、復号装置３２０の復号部３４０で実施される列演算処理について説明する。
　実施の形態３において、通信装置１００，３００を備える通信システム４００の構成は、図６に示す実施の形態２の通信装置１００，３００を備える通信システム４００の構成と同様である。
　列演算部３４２の詳細な構成および動作について説明する。図９は、実施の形態３に係る復号部３４０が備える列演算部３４２の構成例を示す図である。列演算部３４２は、マスキング部１０－１～１０－Ｌを含むマスキング部１０と、列演算処理部１１－１～１１－Ｐを含む列演算処理部１１と、メモリ切り替え部１２と、列ブロック番号カウンタ１３と、を備える。また、図９は、復号部３４０が備える記憶部３４３の一部を示している。記憶部３４３は、行演算入力メモリ１－１～１－Ｋからなる行演算入力メモリ１と、列演算入力メモリ７－１～７－Ｌからなる列演算入力メモリ７と、入力メモリ９と、を含む。なお、図９において、Ｌは、パリティ検査行列における１列ブロックに含まれるＰ×Ｐの小行列の個数とする。符号長をＮとし、情報ビット長をＪとすると、Ｌ＝（Ｎ－Ｊ）／Ｐで表される。なお、Ｊ、Ｌ、Ｎ、およびＰは正の整数である。
　次に、列演算部３４２の動作について説明する。まず、通信装置３００において、受信部３１０は、通信装置１００から通信路２００を介して受信した信号に対して復調処理などを行い、復号装置３２０に受信軟判定データを出力する。記憶部３４３において、入力メモリ９は、受信軟判定データを記憶する。具体的には、入力メモリ９には、１アドレスにＰワードの受信軟判定データがライトされる。また、Ｌ個並列に配置された列演算入力メモリ７－１～７－Ｌには、受信軟判定データが入力メモリ９に入力された時点では値が入力されないが、実施の形態２で説明した行演算部３４１によって行演算処理の結果がライトされる。
　列演算部３４２は、入力メモリ９およびＬ個並列に配置された列演算入力メモリ７－１～７－Ｌにライトされたデータを同時に読み出す。列演算部３４２において、マスキング部１０－１～１０－Ｌは、列演算入力メモリ７－１～７－Ｌにライトされたデータをブロック単位で同時に読み出す。すなわち、マスキング部１０は、列演算入力メモリ７にライトされたデータをＬ個同時に読み出す。マスキング部１０は、パリティ検査行列において０行列に相当するブロックに対してマスキング処理を行う。マスキング部１０は、パリティ検査行列において０行列に相当するブロックではなく、単位行列がシフトされた行列に相当するブロックに対して、特に何もせずに出力する。
　なお、マスキング部１０の動作については、列ブロック番号カウンタ１３が、処理を行っている列ブロック番号に基づいて制御する。列ブロック番号カウンタ１３は、処理を行う列ブロック番号をカウントする。列ブロック番号カウンタ１３は、カウントされた値、すなわち列ブロック番号に基づいて、マスキング部１０、およびメモリ切り替え部１２の動作を制御する。列ブロック番号カウンタ１３は、通信装置１００および通信装置３００で使用されているパリティ検査行列の符号化率の情報を、実施の形態１で説明した方法などによって取得しているものとする。
　列演算処理部１１は、入力メモリ９から読み出された受信軟判定データ、およびマスキング部１０においてマスキングされなかったデータについて、それぞれＰ個に分割する。Ｐ個に分割されたデータは、対応する列演算処理部１１－１～１１－Ｐのいずれかに入力される。列演算処理部１１－１～１１－Ｐは、マスキング部１０から出力されたＬ個のデータのうち、マスキング部１０でマスキングされたものを除いて入力されるＴ個のデータに対して、列演算処理を実施して、Ｔ個のデータを生成して出力する。なお、ＴはＬ以下の正の整数である。列演算処理部１１は、列演算処理操作として、入力されるＴ個のデータから、それぞれ１個を除いた（Ｔ－１）個のデータと入力メモリ９からの受信軟判定データの値を加算したＴ通り生成して出力する。
　ここで、列演算処理部１１は、あらかじめ規定された繰り返し回数の列演算の動作を行った場合、マスキング部１０から入力されるＴ個のデータと受信軟判定データの値とを加算した値の符号ビットを復号結果とし、並列に動作している列演算処理部１１－１～１１－ＰからのＰ個のデータと結合させてＰビットのデータを復号結果として出力する。
　あらかじめ規定された繰り返し回数の列演算の動作を行っていない場合、列演算処理部１１は、Ｔ個のデータについて、並列に動作している各列演算処理部１１－１～１１－ＰからのＴ個のデータを、列演算入力メモリ７－１～７－Ｌに記憶されていたデータすなわちブロックの単位で結合し、列演算処理後のＫ個のデータを出力する。
　メモリ切り替え部１２は、列演算処理部１１から出力されたデータを、行演算入力メモリ１の対応するアドレスに記憶させる。
　メモリ切り替え部１２の動作についても、列ブロック番号カウンタ１３が、処理を行っている列ブロック番号に基づいて制御する。列ブロック番号カウンタ１３は、メモリ切り替え部１２に対して、データがライトされるＫ個並列に配置されている行演算入力メモリ１－１～１－Ｋのメモリ番号とアドレスとを指定する。
　行演算入力メモリ１－１～１－Ｋには、列演算部３４２で列演算処理され、前述の行演算部３４１の行演算で使用されるデータがライトされる。
　図１０は、実施の形態３に係る復号部３４０の列演算部３４２による列演算の動作を示すフローチャートである。列演算部３４２において、マスキング部１０は、記憶部３４３の列演算入力メモリ７からデータを読み出し（ステップＳ３０１）、０行列に相当するブロックの場合（ステップＳ３０２：Ｙｅｓ）、マスキング処理を行い（ステップＳ３０３）、列演算処理部１１に出力する。列演算処理部１１は、入力メモリ９およびマスキング部１０から取得したデータを用いて列演算処理を行い（ステップＳ３０４）、規定された繰り返し回数の列演算処理を行っていない場合（ステップＳ３０５：Ｎｏ）、列演算処理の結果をメモリ切り替え部１２に出力する。メモリ切り替え部１２は、列ブロック番号カウンタ１３の指示に基づいて、列演算処理部１１から取得したデータを行演算入力メモリ１に記憶させる（ステップＳ３０６）。列演算処理部１１は、規定された繰り返し回数の列演算処理を行った場合（ステップＳ３０５：Ｙｅｓ）、列演算処理の結果を復号結果として出力する（ステップＳ３０７）。
　以上説明したように、本実施の形態によれば、復号装置３２０の復号部３４０において、列演算部３４２は、繰り返し実施する列演算において、０行列が配置されたパリティ検査行列での位置に応じてマスキング処理を行うことで、実施の形態１で説明した方法で符号化率が拡張された複数の符号化率のＬＤＰＣ符号に対しても、容易に列演算を実施することができる。列演算部３４２は、列演算処理として、０行列に置き換えられた小行列のブロックに対してマスキング処理を行うことで、異なる符号化率の検査行列が使用されても、最も符号化率の小さい第２の検査行列に対する列演算処理と同一の演算処理を行うことができる。
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１－１～１－Ｋ　行演算入力メモリ、２，２－１～２－Ｋ，１０，１０－１～１０－Ｌ　マスキング部、３，３－１～３－Ｋ，５，５－１～５－Ｋ　シフト部、４，４－１～４－Ｐ　行演算処理部、６，１２　メモリ切り替え部、７，７－１～７－Ｌ　列演算入力メモリ、８　行ブロック番号カウンタ、９　入力メモリ、１１，１１－１～１１－Ｐ　列演算処理部、１３　列ブロック番号カウンタ、１００，３００　通信装置、１１０　符号化装置、１２０，３３０　検査行列生成装置、１２１，３３１，３４３　記憶部、１２２，３３２　生成部、１３０　符号化部、１４０　送信部、２００　通信路、３１０　受信部、３２０　復号装置、３４０　復号部、３４１　行演算部、３４２　列演算部、４００　通信システム。

Claims (16)

  1. 　Ｐを正の整数とし、
    　Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部と、
    　前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成し、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、前記第１の検査行列よりも符号化率の低い第２の検査行列を生成する生成部と、
    　を備えることを特徴とする復号装置。
  2. 　前記生成部は、前記第２の行を１つ生成する場合、前記規定されたブロックとして前記第１の行で０行列に置き換えられていないブロックを０行列に置き換える、
    　ことを特徴とする請求項１に記載の復号装置。
  3. 　前記生成部は、前記第２の行を２つ以上生成する場合、前記規定されたブロックとして２つ以上の前記第２の行によって異なるブロックを０行列に置き換え、２つ以上の前記第２の行によって前記固定値を異なる値にする、
    　ことを特徴とする請求項１に記載の復号装置。
  4. 　前記生成部は、前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の複数の行を用いて、各行について前記第１の行および１以上の前記第２の行を生成する、
    　ことを特徴とする請求項１から３のいずれか１つに記載の復号装置。
  5. 　前記第１の検査行列または前記第２の検査行列を用いて、行演算処理および列演算処理を繰り返し実施する復号処理を行う復号部、
    　を備えることを特徴とする請求項１から４のいずれか１つに記載の復号装置。
  6. 　前記復号部は、
    　前記行演算処理として、前記０行列に置き換えられた小行列のブロックに対してマスキング処理を行い、前記固定値でシフトされた小行列のブロックに対してシフト分を戻すシフト処理を行うことで、異なる符号化率の検査行列が使用されても、前記第１の検査行列に対する行演算処理と同一の演算処理を行う行演算部、
    　を備えることを特徴とする請求項５に記載の復号装置。
  7. 　前記復号部は、
    　前記列演算処理として、前記０行列に置き換えられた小行列のブロックに対してマスキング処理を行うことで、異なる符号化率の検査行列が使用されても、最も符号化率の小さい前記第２の検査行列に対する列演算処理と同一の演算処理を行う列演算部、
    　を備えることを特徴とする請求項５または６に記載の復号装置。
  8. 　復号装置を制御するための制御回路であって、
    　Ｐを正の整数とし、
    　前記復号装置は、
    　Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部、
    　を備え、
    　前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成、
    　前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、前記第１の検査行列よりも符号化率の低い第２の検査行列を生成、
    　を前記復号装置に実施させることを特徴とする制御回路。
  9. 　復号装置を制御するためのプログラムが記憶された記憶媒体であって、
    　Ｐを正の整数とし、
    　前記復号装置は、
    　Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部、
    　を備え、
    　前記プログラムは、
    　前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成、
    　前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、前記第１の検査行列よりも符号化率の低い第２の検査行列を生成、
    　を前記復号装置に実施させることを特徴とする記憶媒体。
  10. 　復号装置の検査行列生成方法であって、
    　Ｐを正の整数とし、
    　前記復号装置は、
    　Ｐ×Ｐの小行列のブロックに分割可能であって、通信で使用される低密度パリティ検査符号の検査行列として想定される最大の符号化率の第１の検査行列を記憶する記憶部、
    　を備え、
    　生成部が、前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、一部のブロックを０行列に置き換えた第１の行を生成する第１のステップと、
    　前記生成部が、前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の行を用いて、さらに、規定されたブロックを０行列に置き換えつつ他のブロックの小行列に含まれる１の位置を規定された固定値でシフトした１以上の第２の行を生成して、前記第１の検査行列よりも符号化率の低い第２の検査行列を生成する第２のステップと、
    　を含むことを特徴とする検査行列生成方法。
  11. 　前記第２のステップにおいて、前記生成部は、前記第２の行を１つ生成する場合、前記規定されたブロックとして前記第１の行で０行列に置き換えられていないブロックを０行列に置き換える、
    　ことを特徴とする請求項１０に記載の検査行列生成方法。
  12. 　前記第２のステップにおいて、前記生成部は、前記第２の行を２つ以上生成する場合、前記規定されたブロックとして２つ以上の前記第２の行によって異なるブロックを０行列に置き換え、２つ以上の前記第２の行によって前記固定値を異なる値にする、
    　ことを特徴とする請求項１０に記載の検査行列生成方法。
  13. 　前記第１のステップにおいて、前記生成部は、前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の複数の行を用いて、各行について前記第１の行を生成し、
    　前記第２のステップにおいて、前記生成部は、前記第１の検査行列に含まれる、列方向で前記小行列を含む単位の複数の行を用いて、各行について１以上の前記第２の行を生成する、
    　ことを特徴とする請求項１０から１２のいずれか１つに記載の検査行列生成方法。
  14. 　さらに、
    　復号部が、前記第１の検査行列または前記第２の検査行列を用いて、行演算処理および列演算処理を繰り返し実施する復号処理を行う第３のステップ、
    　を含むことを特徴とする請求項１０から１３のいずれか１つに記載の検査行列生成方法。
  15. 　前記第３のステップにおいて、前記復号部は、前記行演算処理として、前記０行列に置き換えられた小行列のブロックに対してマスキング処理を行い、前記固定値でシフトされた小行列のブロックに対してシフト分を戻すシフト処理を行うことで、異なる符号化率の検査行列が使用されても、前記第１の検査行列に対する行演算処理と同一の演算処理を行う、
    　ことを特徴とする請求項１４に記載の検査行列生成方法。
  16. 　前記第３のステップにおいて、前記復号部は、前記列演算処理として、前記０行列に置き換えられた小行列のブロックに対してマスキング処理を行うことで、異なる符号化率の検査行列が使用されても、最も符号化率の小さい前記第２の検査行列に対する列演算処理と同一の演算処理を行う、
    　ことを特徴とする請求項１４または１５に記載の検査行列生成方法。
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