CN110089037B - 用于极化码构造的装置和方法 - Google Patents

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Abstract

将输入比特编码为包括编码比特的码字。编码包括将素数维Y的第一组极化编码矩阵GY应用于所述输入比特以产生输出比特，并将素数维Z的第二组极化编码矩阵GZ应用于所述输出比特以产生所述码字。GX和GY中的一个或两个可以是非2乘2矩阵。本文还详细讨论此类内核设计和代码构造的其它方面，包括用于代码构造的子信道的可靠性和选择、非CRC辅助的纠错，以及代码截短和打孔。

Description

用于极化码构造的装置和方法
相关申请案交叉申请
本发明要求2016年12月23日递交的发明名称为“用于极化码构造的装置和方法”的第62/438,550号美国临时申请案和2017年12月12日递交的发明名称为“用于极化码构造的装置和方法”的第15/838,559号美国申请案的在先申请优先权，所述在先申请的全部内容以引用的方式并入本文本中。
技术领域
本公开主要涉及通信，具体地说，涉及极化码构造。
背景技术
极化码被提议作为用于未来无线通信的信道码，并且已被选择用于也称为5G新无线(New Radio，NR)的新第5代(5th Generation，5G)空口的上行和下行增强型移动宽带(enhanced Mobile Broadband，eMBB)控制信道编码。这些代码可与现有技术的纠错码竞争，并且编码复杂性低。参见E.Arikan的“信道极化：构造对称二进制输入无记忆信道的容量实现码的方法(Channel polarization:A method for constructing capacity-achieving codes for symmetric binary-input memoryless channels)”，IEEE信息论汇刊(IEEE Trans.Inf.Theory)，第55卷，第7期，第3051-3073页，2009。连续消除列表(Successive Cancellation List，SCL)解码及其扩展(例如，SC列表解码)是用于对极化编码信息进行解码的有效且高效的选择。
基于信道极化，Arikan设计了证明可达到信道容量的信道码。极化是指这样的编码属性：当码长增加到无穷大时，也称为子信道极化的比特信道以及它们的容量接近零(完全噪声信道)或一(完全理想信道)。换句话说，在高容量子信道中编码的比特将经历具有高信噪比(Signal-to-Noise Ratio，SNR)的信道，并且将具有相对高的可靠性或被正确解码的可能性高，而在低容量子信道中编码的比特将经历具有低SNR的信道，并且将具有低可靠性或被正确解码的可能性低。理想比特信道的部分等于此信道的容量。
发明内容
在说明书和权利要求中作为示例公开了说明性实施例。
根据本公开的一个方面，一种装置包括：编码器，用于产生具有编码比特的码字；以及传输器，所述传输器耦合到所述编码器，用于传输所述码字。所述编码器用于将素数维Y的多个第一极化编码矩阵GY应用于输入比特以产生输出比特，并将素数维Z的多个第二极化编码矩阵GZ应用于所述输出比特以产生所述码字。
根据另一方面的一种方法包括将输入比特编码为包括编码比特的码字，并且传输所述码字。所述编码包括将素数维Y的第一组极化编码矩阵GY应用于所述输入比特以产生输出比特，并将素数维Z的第二组极化编码矩阵GZ应用于所述输出比特以产生所述码字。
另一方面提供一种存储指令的非瞬时性处理器可读介质，所述指令在由一个或多个处理器执行时使所述一个或多个处理器执行方法。如本文所描述，所述方法包括将输入比特编码为包括编码比特的码字并传输所述码字，并且所述编码包括将素数维Y的第一组极化编码矩阵GY应用于所述输入比特以产生输出比特，将素数维Z的第二组极化编码矩阵GZ应用于所述输出比特以产生所述码字。
通过阅读以下描述，本公开的实施例的其它方面和特征对于本领域普通技术人员将变得显而易见。
附图说明
现在将参考附图更详细地描述本发明的实施例的示例。
图1为示出如何从内核产生极化编码生成矩阵的一个示例的图；
图2为示出用于产生码字的极化编码生成矩阵的示例使用的图以及示例极化编码器的示意性图；
图3示出连续消除(Successive Cancellation，SC)解码算法的示例；
图4为示出示例决策列表树的一部分的图，所述决策列表树的宽度受最大给定列表大小的限制，并且所述决策列表树在连续消除列表(Successive Cancellation List，SCL)极化解码器中使用；
图5为示出基于2乘2内核的极化编码器的示例的方框图；
图6为示出基于2乘2内核的速率匹配极化编码器的示例的方框图，所述速率匹配极化编码器包括子信道选择器、极化编码器(图5)和编码比特处理器；
图7为示出基于2乘2内核的嵌套极化编码器的示例的方框图；
图8为示出可以如何从3乘3内核产生极化编码生成矩阵的图；
图9包括示出基于不同类型的低维内核编码器的两个示例高维编码器的方框图；
图10为示出辅助比特生成和辅助子信道分配的示例的方框图；
图11为示出信息、辅助和冻结子信道编码的示例的方框图；
图11A为示出校验和子信道作为辅助信道的示例的方框图，所述校验和子信道携载由不同校验和函数生成的校验和；
图11B为示出非连续和连续校验和子信道的方框图；
图12为示出4乘4极化码生成矩阵的子信道的汉明权重和行权重的方框图；
图13为示例子信道选择器的方框图；
图14为示出子信道选择的方法的流程图；
图15为示出在子信道选择中考虑打孔的编码的示例的方框图；
图16为用于编码和传输码字的示例装置的方框图；
图17为用于接收和解码码字的示例装置的方框图；
图18为用于编码和传输码字的另一示例装置的方框图；
图19为用于接收和解码码字的另一示例装置的方框图；
图20为可用于实现本文公开的实施例的示例简化处理系统的方框图；
图21示出可以实现本公开的实施例的示例通信系统；
图22A和图22B示出可以实现根据本公开的方法和教导的示例设备；
图23为根据另一个实施例的示例编码方法的流程图。
具体实施方式
图1是通过示意性示例示出可以如何从内核G2 100产生极化编码生成矩阵的图。应注意，图1是示例。在本公开中，还考虑其它形式的内核。根据本公开的方面，极化来自“嵌套”方式，其中从内核(或内核的组合)创建生成矩阵。
可以从基于种子矩阵F＝G2 100的克罗内克尔积矩阵形成极化码。对于具有长度N＝2m的码字的极化码，生成矩阵是
Figure BDA0002100837590000021
图1中的2倍克罗内克尔积矩阵
Figure BDA0002100837590000022
102和3倍克罗内克尔积矩阵
Figure BDA0002100837590000023
104是极化编码生成矩阵的示例。可以扩展图1所示的生成矩阵方法以产生m倍克罗内克尔积矩阵
Figure BDA0002100837590000024
图2是示出用于产生码字的极化编码生成矩阵的示例使用的图以及示例极化编码器的示意性图。在图2中，生成矩阵
Figure BDA0002100837590000031
104用于产生长度为23＝8的码字。码字x由输入矢量u＝[0 0 0 u3 0 u5 u6 u7]与生成矩阵
Figure BDA0002100837590000032
104的乘积形成，如在200处所示。输入矢量u由信息比特和固定或冻结比特组成。在图2所示的特定示例中，N＝8，因此输入矢量u是8比特矢量，并且码字x是8比特矢量。输入矢量在位置0、1、2和4中具有冻结比特，并且在位置3、5、6和7处具有信息比特。生成码字的编码器的示例实现方式在212处指示，其中冻结比特全部设置为0，带圆圈的“+”符号表示模2加法。对于图2的示例，从K＝4个信息比特和N-K＝4个冻结比特形成N＝8比特输入矢量。这种形式的代码称为极化码，编码器称为极化编码器。用于对极化码进行解码的解码器称为极化解码器。在图2所示的示例中，冻结比特设置为零。当然，冻结比特可以设置为编码器和解码器都知道的其它比特值。为了便于描述，本文考虑全零冻结比特，这通常可以是优选的。
众所周知，可以在有或没有比特反转的情况下执行极化编码。图2中的示例极化编码器没有比特反转。
通常，极化编码器的输出可以表达为
Figure BDA0002100837590000033
其中，在没有比特反转的情况下，
Figure BDA0002100837590000034
是N乘N生成矩阵，N＝2n，n≥1(例如，对于n＝1，G2＝F(在图1中指示为100))。对于比特反转，
Figure BDA0002100837590000035
其中BN是N乘N比特反转置换矩阵。
本文公开的实施例可以在没有或有比特反转的情况下实现。
在极化码构造中，理想的是，使用输入矢量的更“可靠的”位置来携载信息比特，并且使用输入矢量的较“不可靠的”位置来携载冻结比特(即，编码器和解码器都已经知道的比特)。然而，当在物理信道上传输信息时，给定比特位置的可靠性也是物理信道的特性的函数，例如物理信道的擦除率或信噪比(Signal-to-Noise Ratio，SNR)。例如，可以在信道上传输信息之前，基于物理信道的假设或测量特性来计算可靠性序列(可靠的和不可靠的位置)。理论上，只要编码器和解码器都知道每个冻结比特的位置，就可以将冻结比特设置为任何值。在传统应用中，冻结比特都被设置为零。
利用足够长的码长，如果使用连续消除(Successive Cancellation，SC)解码算法，则根据极化理论设计的代码可以达到二进制对称无记忆信道中的信道容量。Arikan分析并模拟了非常简单的SC解码算法。
实际上，码长不能是无限的，并且信道不能是二进制无记忆信道，因此这种简单的SC解码器不能达到信道容量。根据Arikan的说法，如果AWGN信道中的码长超过220比特，则在使用SC解码时可以接近信道容量。例如，这种长的码长在无线通信中是不切实际的。
在输入矢量中可以包括辅助或差错检测码(error-detecting code，EDC)比特以帮助解码。循环冗余校验(cyclic redundancy check，CRC)码可以用作EDC。在一个码字中可以使用超过一个EDC。然而，应理解，可以使用其它EDC，例如校验和码或Fletcher码。一些EDC也是纠错码(error-correcting code，ECC)。
例如，基于传输的信息比特生成CRC比特。CRC比特通常放置在输入矢量中更可靠的位置，但是CRC比特也可以或替代地放置在输入矢量中的其它位置。CRC比特可以用于列表解码的路径选择，例如，以改善极化码性能。在编码期间，N比特输入矢量可以由包括一个或多个CRC比特的K信息比特以及(N-K)冻结比特形成。在此示例中，从多个输入比特开始，计算CRC并将其附加到输入比特以产生包括输入比特和CRC比特的一组K信息比特。插入剩余的(N-K)冻结比特以产生N比特输入矢量，其中N是Arikan极化码中的2的幂。然后将输入矢量乘以用于极化码的生成矩阵以产生N比特码字。
码字在信道上传输，接收器又接收字。由于噪声等信道效应，接收字可能与传输码字不同。解码器尝试对接收字进行解码以确定原始输入矢量中的信息比特。
在对从输入矢量编码的码字进行解码期间，输入矢量中的冻结比特的位置和值被视为已知。为了描述简单，将解码器预先不知道的输入矢量的比特称为“未知”比特。例如，包括任何CRC比特的信息比特是未知比特。一些极化解码器使用如上所述的SC解码，其中对未知比特进行顺序解码并且应用连续消除。一旦做出关于如何解码未知比特的具体决策，SC极化解码器就不允许改变或校正所述比特，并且解码器继续对下一个未知比特进行解码。图3示出SC解码算法的示例。
在Tal和Vardy的“极化码列表解码(List Decoding of Polar Codes)”(2011年IEEE国际信息理论研讨会论文集(Proceedings of the 2011IEEE InternationalSymposium on Information Theory)，第1-5页(2011年7月))中描述了另一种类型的极化解码算法，其是SC极化解码的扩展但具有更好的纠错性能和更大的空间效率，称为列表解码器。在列表解码器中，生成二进制决策树的连续层级，每个层级对应于对相应未知比特的决策。从根节点到叶节点的决策树中的每个路径表示可能的未知比特的部分解码序列并且具有对应的似然。通常，在决策树的生成期间，在路径的数量增长超过设定阈值L的决策树的每个层级处，识别具有最高似然的L个路径，并且舍弃其余路径。一些列表解码器还可以利用码字中包括的CRC比特来辅助解码。例如，如果码字包括用于先前信息比特的编码CRC比特，则一旦生成决策树，就针对在每个幸存路径中表示的CRC比特来校验与解码信息比特相对应的每个幸存路径。然后，解码器将通过CRC校验的幸存路径中的信息比特作为解码矢量输出。如果超过一个路径通过CRC校验，则解码器选择输出通过CRC校验并具有最高似然的路径，这可以根据度量值来确定。如果没有路径通过CRC校验，或者如果码字不包括编码CRC比特，则解码器选择输出具有最高似然的路径，如上所述，这可以根据度量值确定。
因此，存在两种类型的基于连续消除的解码，包括SC解码和列表解码，其也称为SCL解码。对于每一个解码比特，解码路径为下一个解码比特生成2个叶分支(比特＝0|1)。SC解码器仅跟踪一个解码路径。在估计解码比特的值之后，忽略另一个可能的值。假设在更新部分和结果时已正确估计了每个先前比特，则继续对下一个比特进行解码。
尽管如SCL解码中那样跟踪多个解码路径可以提供比如SC解码器中的单路径跟踪更好的解码性能，但是多路径解码器大小和复杂度随着码字长度和列表大小L而增加。例如，对于具有2乘2内核的码字长度N＝8，对于估计值
Figure BDA0002100837590000041
到
Figure BDA0002100837590000042
有28＝256种可能性。其它内核大小具有不同数量的可能性，例如对于N＝8和3乘3内核有38种可能性。随着码字长度的增加，可能性的数量呈指数增长，并且对于
Figure BDA0002100837590000043
的所有组合的所有解码路径的跟踪变得不切实际。通过根据列表大小L跟踪多个解码路径，SCL解码器仍可以提供比SC解码器更好的解码性能，具有合理的大小和复杂性。SCL解码器通过将对数似然比(Log Likelihood Ratio，LLR)值与先前计算的部分和值组合来监视最佳L个解码路径并估计L个解码路径的信息比特值。
来自解码树的根的每个解码路径(解码比特#0)与路径度量值(Path Metric，PM)相关联。解码路径将每个新解码的比特附加到先前的估计值。在针对每个解码比特进行LLR计算之后，使用LLR值连续更新路径度量值，如下所示：
·如果LLR值>＝0，则
οPM[0,i+1]＝PM[i]
οPM[1,i+1]＝PM[i]+|LLR|
·如果LLR值<0，则
οPM[0,i+1]＝PM[i]+|LLR|
οPM[1,i+1]＝PM[i]。
最佳解码路径具有最小的PM值。如果LLR小于0，则解码比特很可能是1，因此估计值1(PM[1,i+1])的下一个PM保持与当前路径度量值相同，并且针对估计值0(PM[0,i+1])将绝对LLR值添加到PM，实际上“惩罚”具有绝对LLR值的不大可能的路径。如果LLR值接近0，则关于
Figure BDA0002100837590000051
值的决策是不可靠的，并且惩罚路径上的PM惩罚值较小。
对于解码树中的每一个解码比特，每个解码路径为所示示例中的2乘2内核产生2个新的解码路径。每个“叶”解码路径从其上一级继承LLR、部分和以及PM值。在解码路径的数量达到L之后，SCL解码器基于2L个候选解码路径的2L个PM选择具有最低PM的L个路径，并舍弃其它L个解码路径。使用PM对选择的L个路径进行排序。例如，路径排序可以将路径标识符(identifier，ID)或索引分配给选择的路径，其中为具有最佳PM的路径分配路径ID#1，为具有最差PM的路径分配路径ID#L，根据其它路径的PM为其它路径分配路径IDs#2to#(L-1)。在估计每个码字比特之后，可以在每个分类步骤之后分配新的解码路径ID。
图4是示出示例决策列表树的一部分的图，所述决策列表树在SCL极化解码器中使用，其宽度受最大给定列表大小L的限制。在图4中，列表大小L是4。示出决策树的五个层级402、404、406、408、410。尽管示出了五个层级，但是应理解，对K个信息比特(包括CRC比特)进行解码的决策树将具有K+1个层级。在根层级402之后的每个层级处，多达4个幸存解码路径中的每一个被扩展一个比特。根节点420的叶节点或子节点表示第一比特的可能选择，后续叶节点表示后续比特的可能选择。例如，从根节点420到叶节点430a的解码路径表示估计的码字比特序列：0,1,0,0。在层级408处，可能路径的数量大于L，因此识别出具有最高可能性(例如，最佳PM)的L个路径，并舍弃其余路径。在层级406处的路径排序之后幸存的解码路径在图4中以粗体显示。类似地，在层级410处，可能路径的数量再次大于L，因此识别出具有最高似然(例如，最佳PM)的L个路径，并且再次舍弃其余路径。在所示示例中，终止于叶节点430a、430b、430c和430d的路径表示最高似然路径。终止于叶节点440a、440b、440c、440d中的路径是被舍弃的低似然路径。
还可以将SCL解码划分为其中选择具有最高似然的幸存路径的纯列表解码以及其中使用CRC比特进行路径选择的CRC辅助的SCL(CRC-Aided SCL，CA-SCL)解码。SC解码是纯列表解码的特殊情况，其中列表大小L＝1。CRC可以在最终路径选择中提供更好的纠错性能，但在SCL解码中是可选的。可以在解码期间或在最终路径选择中代替最终路径选择中的CRC比特或与所述CRC比特一起使用其它解码辅助操作，例如基于校验的奇偶校验(ParityCheck，PC)或包括在输入矢量中的“PC”比特。
SCL解码在很大程度上改善了有限代码大小的极化码的性能。然而，与低密度奇偶校验(Low Density Parity Check，LDPC)码和Turbo码的类似码长和码率相比，SCL解码可能具有比设计良好的LDPC和Turbo码更差的误块率(Block Error Rate，BLER)。CA-SCL解码可以改善具有有限码长的极化码的性能。例如，具有列表大小L＝32的CA-SCL解码器可以提供比具有类似计算复杂性的LDPC和Turbo码更好的性能。
在加性高斯白噪声(Additive White Gaussian Noise，AWGN)信道中，极化码实际上将信道划分为N个子信道，其中N称为母码长并且在Arikan极化码中总是为2的幂，这是基于2×2矩阵的极化内核。极化码的代码构造的关键是确定为信息比特选择或分配哪些比特信道(本文也称为子信道)以及为冻结比特分配哪些子信道。在一些实施例中，还为奇偶校验/PC、CRC和/或用于辅助解码的其它类型的比特分配一个或多个子信道。在极化理论方面，为冻结比特分配的子信道称为冻结子信道，为信息比特分配的子信道称为信息子信道，并且可以为用于辅助解码的辅助比特分配附加的辅助子信道。在一些实施例中，辅助比特被视为信息比特的一种形式，为此选择或分配更可靠的子信道。
上文描述了基于2乘2的Arikan内核G2的克罗内克尔积的极化编码器。图5是示出基于2乘2内核的极化编码器500的示例的框图。在图5中标记子信道和编码比特。如本文更详细讨论的，通过极化码将信道分成N个子信道。将信息块和冻结比特分配到N个子信道上，并且由极化编码器500将得到的N大小的矢量与N乘N克罗内克尔矩阵相乘，以生成包括N个编码比特的码字。信息块至少包括信息比特，并且还可以包括CRC比特或PC比特之类的比特。子信道选择器(未示出)可以耦合到极化编码器500，以选择用于信息比特和任何辅助比特的子信道，任何其余子信道是冻结子信道。
对于基于2乘2内核和N乘N克罗内克尔矩阵的极化码，N必须是2的幂。这不仅限制了极化码的性能边界，还限制了极化码的粒度(码长和码率)。实际上，为使基于Arikan的极化码具有任意码率或码长，将一些编码比特打孔。因此，可能降低BLER性能和编码稳定性。
其它形式的极化内核可能在代码子信道之间产生极化。本文公开了此类不同内核形式的示例及其使用。
作为SC、SCL或CA-SCL解码的结果，在这些合成的子信道上出现极化现象。一些合成信道具有高容量，一些具有低容量。换句话说，一些合成子信道具有相当高的信噪比(Signal-to-Noise Ratio，SNR)，而其它子信道具有相当低的SNR。这些度量值是可用于量化或分类子信道“可靠性”的特性的示例。也可以或替代地使用指示子信道可靠性的其它度量值。
代码构造包括确定码率(信息比特数K，或携载信息比特的子信道数)以及在要携载信息的N个可用子信道中选择特定K个子信道。为了便于参考，信息比特可以包括待编码的输入比特，以及可能的CRC比特、PC比特和/或用于辅助解码的其它辅助比特。子信道选择是基于子信道的可靠性，并且通常选择最高可靠性子信道作为用于携载信息比特的信息子信道。
代码构造中的初始步骤是计算所有子信道的可靠性，然后为信息比特和任何CRC比特、奇偶校验/PC比特或用于辅助解码的其它“辅助”比特选择最高可靠性子信道。
例如，可以在一个或多个有序序列中指定子信道可靠性。可以针对码长Nmax计算子信道的单个嵌套的与SNR无关的有序序列，其中从较长的Nmax序列中选择较短码长N的有序序列。可以替代地计算关于不同母码长Ni的多个有序序列，并且可以基于优选码长为特定码选择一个母码长序列。另一种可能的选项包括例如计算关于SNR值的多个有序序列，并且基于测量的SNR选择有序序列。
有几种方法来计算子信道可靠性，但是这些方法可能导致不同的结果。例如，根据R.Pedarsani在“极化码：构造和性能分析(Polar Codes：Construction and PerformanceAnalysis)”(2011年6月，EPFL主项目)中提出的Genie辅助方法，编码器在不同子信道上对解码器已知的训练序列进行编码。解码器将解码结果反馈给编码器，使得编码器可以计算每一个子信道的可靠性统计数据，并且获得子信道上的良好适应的可靠性矢量。训练过程在给定的SNR下进行，因此，这一方法与SNR相关而不是实时的。
作为另一示例，Mori R、Tanaka T在“对称二进制输入无记忆信道上的极化码的性能和构造(Performance and construction of polar codes on symmetric binary-input memoryless channels)”(IEEE国际信息理论研讨会(IEEE InternationalSymposium on Information Theory)，2009年，1496-1500)中提出了密度演进(densityevolution，DE)方法，其中使用置信度传播解码的解码错误概率测量子信道的可靠性，所述解码错误概率可以通过密度演进来计算。所提出的方法被证明在用于极化构造时能实现任意对称二进制擦除信道的容量。然而，因为所述方法依赖于每个子信道的LLR值的迭代计算，所以它在计算上是复杂的。
根据E.Arikan在“信道极化：构造对称二进制输入无记忆信道的容量实现码的方法(Channel polarization:Amethod for constructing capacity-achieving codes forsymmetric binary-input memoryless channels)”(IEEE信息论汇刊(IEEE Transactionson Information Theory)，2009，55(7)：3051-3073)中提出的Genie辅助方法，编码器在不同子信道上对解码器已知的训练序列进行编码。解码器将解码结果反馈给编码器，使得编码器可以计算每一个子信道的可靠性统计数据，并且获得子信道上的良好适应的可靠性矢量。子信道的相对可靠性取决于接收SNR，使得此方法为取决于SNR的方法。
如J.Dai、K.Niu、Z.Si、J.Lin于2016年5月在“极化码高斯近似的评估和优化(Evaluation and Optimization of Gaussian Approximation for Polar Codes)”中以及P.Trifonov在“极化码的高效设计和解码(Efficient design and decoding of polarcodes)”(IEEE通信汇刊(IEEE Trans.on Communications)，60.11(2012):3221-3227)中提出的高斯近似方法假设每个编码比特都经历相等的错误概率。根据错误概率，利用密度演进算法获得子信道上的可靠性。因为编码比特上的此错误概率与接收SNR有关，所以此方法也与SNR相关并且计算上复杂。
在移动无线通信中，无线信道是时变的。为Genie辅助构造方法消耗大量通信带宽和处理资源是不切实际的。因此，高斯近似可以是优选的，结合为码长和码率的特定组合而固定可行SNR或参考SNR。
然而，用于计算子信道上的可靠性的基于高斯近似的方法也是非常复杂的。由于在一些应用中具有越来越短的解码延迟要求，因此难以实现用于实际的即时可靠性计算的硬件。例如，为所有可能的N和可行SNR的值存储所有可靠性矢量将比在移动无线系统中实际消耗更多的内存，因此在这种应用中，每当母码长N已更改时有必要重新计算子信道可靠性。
基于高斯近似的方法还需要SNR输入。不同的SNR输入形成不同的可靠性矢量。为了对准编码器和解码器，必须向编码器和解码器均提供可行SNR。另外，编码器和解码器使用的可行SNR值与解码器处的实际信道SNR之间的任何偏移都会导致性能损失。
R1-1611254“极化码设计详情(Details of the Polar Code Design)”(华为和海思，3GPP TSG RAN WG1会议#87)中公开了与SNR无关的极化权重(polarization weight，PW)。在此方法中，通过对应的β扩展值测量子信道的可靠性，所述β扩展值通过作为子信道索引的二进制表示的函数的闭合公式给出。可靠性测量与SNR无关，并且可以针对不同的编码率和块长度形成单个嵌套的有序子信道序列。序列可以离线计算并存储在存储器中以供使用，从而提供相对于其它方法在实施和计算上较低的复杂性。
如上所述，有几种方法通过计算子信道可靠性来生成有序序列(根据内核及其生成矩阵)。并非所有方式都可能形成嵌套序列，并且此嵌套序列可能未必是唯一的。例如，可以基于如2016年7月29日递交的第CN 201610619696.5号中国专利申请案中所公开的极化权重或基于2016年12月23日递交的第62/438,565号美国专利申请案中所公开汉明权重生成嵌套的有序序列，所述申请案的全部内容以引用的方式并入本文本中。也可以使用或替代使用其它技术。
可以多种不同方式执行有序序列计算。例如，可以在线执行计算，从而产生可以基于例如观察到的信道条件动态调整或重新计算的有序序列。可替换地，可以离线(即，预先)执行计算，以产生可以在后续编码操作期间存储和检索的预先计算的(和静态的)有序序列。在又一替代方案中，可以部分地在线执行并且部分地离线执行计算。
如上所述，在移动无线通信中，信道条件可能适时显著变化。使用具有高计算复杂性的在线序列计算方法(例如，Genie辅助的、基于DE和GA的方法)可能是不切实际的，因为这些方法可能消耗大量的通信带宽和处理资源。例如，通过针对码长和码率的不同组合固定可行SNR或参考SNR，通常替代地离线执行计算上复杂的方法，例如Genie辅助的、基于DE和/或GA的方法，以产生多个静态有序序列。然而，简单的在线序列生成方法，例如其全部内容以引入的方式并入本文本中的在2017年2月24日递交的发明名称为“指定编码子信道的有序序列的装置和方法(APPARATUS AND METHODS OF SPECIFYING ORDERED SEQUENCES OFCODING SUB-CHANNELS)”的第62/463,128号美国专利申请案中公开的那些方法，仍然可以是优选的，因为它们通常消耗较少的内存，并且可以更灵活并适应时变无线信道条件。
还可能存在与CRC辅助的SCL解码相关联的挑战。例如，尽管CA-SCL可以改善极化码的性能，但是这种解码的一个潜在问题涉及使用CRC比特进行纠错。在移动无线系统中，例如，CRC比特可以附加到信息比特并且仅保留用于差错检测，以向解码器指示当前接收的编码块是否被成功解码。如果在用于最终路径选择的CA-SCL解码中要使用CRC进行纠错，则将多次校验CRC比特。在最坏的情况下，对于列表大小L，将对CRC校验L次。这可能显著增加在移动无线系统中应小心限制的虚警率，对于物理控制信道尤为如此。例如，如果将随机比特传输到UE，则UE可以传递其CRC比特并将解码比特报告给更高层。如果将编码比特传输到UE，则UE实际上可能错误地对一些比特进行解码，但CRC仍然可以通过。特别是在无线系统中，例如，可能优选的是避免这种虚警或将这种虚警限制在非常低的概率。为此目的，大多荐用CRC。每次校验CRC比特时，都会有一些检测能力的损失。因此，可能需要构造极化码以允许解码器避免使用CRC比特进行纠错并保持良好的BLER性能。
返回到编码，克罗内克尔矩阵(生成矩阵)是低三角矩阵，这意味着将第一个子信道分布在所有编码比特上，并且将最后一个子信道仅分布在最后一个比特上。这意味着最后一个子信道的可靠性高于第一个子信道的可靠性。这与其中编码器将所有信息比特均匀地“分布”到码字中的其它信道编码方案完全不同。在此意义上，极化码的性能可能比其它类型的信道编码方案对打孔更敏感。相比之下，因为卷积码或LDPC码中的每个编码比特与所有信息比特相关，所以即使在一些编码比特被打孔之后，卷积或LDPC解码器仍然可以从打孔之后保留的编码比特中恢复所有信息比特。在设计极化码的打孔方式时，应仔细考虑此打孔灵敏度特性以及打孔比特与子信道之间的相关性。
如上所述，可以使用打孔来为基于Arikan内核的极化码提供不同的码率和码长。图6是示出速率匹配极化编码器的示例的框图，所述速率匹配极化编码器包括子信道选择器602、极化编码器500(图5)和编码比特处理器604。图6中的示例是基于2乘2内核、K个信息比特、M比特码字，以及通过编码比特处理器604进行打孔实现的R＝K/M码率。编码比特处理器604还可以或者替代地执行其它编码比特处理，例如截短、零填充和/或重复接收。
本文更详细地讨论代码构造的上述方面中的每一个，包括内核设计、用于代码构造的子信道的可靠性和选择、非CRC辅助的纠错以及代码缩短和打孔。
关于内核设计，Arikan提出的内核是2乘2的二进制内核，这意味着将2个输入比特一起编码，并且每个子信道用于对相应的单个比特进行编码或携载相应的单个比特。经证实，2乘2二进制内核在二进制内核中具有最高指数值(0.5)(针对1比特的1个子信道)。此指数值是极化程度的指示。较高极化程度意味着存在更可靠的子信道，其容量比具有较低极化程度的代码更高。然而，Arikan的2乘2内核产生克罗内克尔矩阵(生成矩阵)，其维数必须是2的幂。某些编码比特可能需要被打孔以匹配目标码率和/或码长，从而影响性能。
基于G2的极化编码生成矩阵的示例在图1中示出。图7是示出基于2乘2内核的嵌套极化编码器700的示例的框图。图7所示的G2块可以例如通过矩阵乘法器来实现，并且在本文也被称作内核编码器。嵌套编码器基于生成矩阵，其中使用较小维数的内核产生较大维数的内核。例如，图7中的四个2乘2内核编码器(和对应的2乘2矩阵)如图所示为“嵌套的”从而产生4乘4极化编码器700。4乘4内核是4条目输入块的生成矩阵。
还存在其它类型或形式的内核，包括具有不同素数维数的内核。如果此类内核的形式符合极化理论，即，在解码侧保持极化，则可以在极化编码中使用此类内核。例如，二进制内核可以是3乘3、5乘5、7乘7等。与具有单一的唯一格式的2乘2内核不同，其它素数内核可以具有不同的格式并且仍然在解码侧保持极化。
图8是示出可以如何从3乘3内核产生极化编码生成矩阵的图。通过示例的方式示出了A类和B类G3内核，并且可以产生数量级高于3的生成矩阵作为每个G3矩阵的克罗内克尔积。
可以组合两个或更多个素数内核以形成高维内核。如图7所示，例如，两个2乘2的G2内核的组合可以形成4乘4的G4内核。在另一示例中，2乘2的G2内核和3乘3的G3内核的组合可以形成6乘6的G6内核。图9包括示出基于不同类型的低维内核编码器的两个示例高维编码器902、904的框图，包括G2和G3内核编码器。G6内核和编码器可以替代地使用多级G3内核和编码器来形成。有各种方法可以将低维内核组合(或互连)以产生高维内核。图9仅是一个示例。此外，高维内核本身可以组合以产生更高维内核。例如，可以组合四个G6内核以产生G12内核等。此原理适用于本身直接或间接由素数内核组成的高维内核。
本文在内核编码器的上下文中描述了一些实施例。然而，应了解，可以组合内核或矩阵本身。例如，编码方法，例如图7和图9中的示例所示，可以表示为矩阵的乘积，矩阵本身是基于素数维矩阵构造的。此类编码可以用d＝u GA*GB的形式表示，其中GA是由素数维GY矩阵组成的矩阵，GB是由素数维GZ矩阵组成的矩阵。例如，对于图9中的极化编码器902和以上矩阵表达式，GA基于G3内核或矩阵的组合，GB基于G2内核或矩阵的组合。
G6内核或矩阵是基于低维内核或矩阵的组合的高维内核或矩阵的示例。在图9中的极化编码器的情况下，维数6的示例G6内核或矩阵都是基于组合G2和G3素数维内核或矩阵。可以基于G6内核或矩阵，和/或比6更高维数的内核或矩阵来构造更高维内核或矩阵，但是即使在此类实施例中，高维矩阵也可以被分解成并且至少在这种意义上可以视为是基于素数维内核或矩阵。
尽管任何非两个素数维内核的上述指数值或极化程度的另一指示小于Arikan的2×2内核的指数值，但是非两个素数维内核或不同维数的内核组合可以生成非二的幂的生成矩阵。与基于Arikan内核的编码相比，较低程度的极化可能导致较差的性能。然而，对于码率和/或码长匹配，非二的幂的生成矩阵可能不涉及打孔或打孔比特较少，对非二的幂的代码性能没有影响或影响较小。
如果一个子信道可以传输超过一个比特，则可以将若干比特组合成定义的字母表中的符号，并且在编码后的每个子信道中传输非二进制符号。因此，极化内核不限于二进制内核。还设想了符号级(伽罗华字段)或非二进制内核。例如，下文描述基于4乘4符号的内核。与二进制内核类似，非二进制内核可以具有不同的维数，包括素数维数。
以下示例是称为RS-4内核的非二进制内核。我们首先定义伽罗华-4字段上的以下符号映射：
Figure BDA0002100837590000101
Figure BDA0002100837590000102
Figure BDA0002100837590000103
Figure BDA0002100837590000104
内核是
Figure BDA0002100837590000105
伽罗华-4字段上的乘法和加法运算如下：
乘法
0·x＝0
1·x＝x
αm·αn＝α(m+n)mod3
加法
α3+α2＝(1,0)+(1,1)＝(0,1)＝α
这仅是示例。其它伽罗华字段定义和非二进制内核也是可能的。
还应注意，在伽罗华-2字段中，2乘2的二进制内核可被视为特殊情况。
非二进制内核因其较大的指数值和比二进制内核更高的极化程度而可能是优选的。然而，对于非二进制内核，解码计算复杂性更高，因为解码器将处理符号而不是比特。
非二进制内核具有二进制内核的特性。此外，非二进制内核可以与二进制内核组合或级联以形成一个极化码。虽然本文使用Arikan的2乘2二进制内核作为示例，但是所公开的特征可以扩展到其它类型的极化内核。
现在转到子信道可靠性和选择或分配，例如，在移动无线系统中，信息块长度(Kmax)和码长(Mmax)都有限或受到限制。最大码长导致极化码的最大母码长Nmax。例如，在Arikan的2乘2内核的情况下，Nmax是2的幂，即2x。在3乘3内核的情况下，Nmax是3的幂，即3x。在10乘10内核的情况下，Nmax是10的幂，即10x。在具有4比特总长度的2个符号的双2比特符号非二进制3乘3内核的情况下，Nmax是4*3x。对于其它类型和/或维数的内核，可以类似地确定Nmax。
一旦选择了内核(例如，2乘2、3乘3、6乘6、二进制或伽罗华)，所选内核就可以用于通过克罗内克尔积构建生成矩阵，所述生成矩阵是“嵌套的”，其允许找到嵌套的有序子信道序列。这里，基于Arikan的2乘2内核的Qmax作为嵌套有序序列的说明性示例公开。
如上所述，有几种方法可以从内核及其生成矩阵来生成此类嵌套的有序序列。并非所有方式都可能形成嵌套序列，并且此嵌套序列可能未必是唯一的。上文引用了基于极化权重生成嵌套有序序列的示例。也可以使用或替代使用其它技术。
子信道之间的相对可靠性和可靠性的顺序，特别是哪些子信道比其它子信道具有更高的可靠性，对于代码构造而言比绝对可靠性更重要。在此上下文中，可以按升序或降序提供关于Nmax子信道上的可靠性的有序序列或矢量(Qmax)。在一个实施例中，这种有序序列中的每个条目是子信道的索引。此序列的大小(Qmax)是(Kmax)。例如，对于Nmax＝16和Kmax＝16，在16个子信道之间按照极化可靠性的升序排序的子信道索引的有序序列可以是Qmax＝[0 1 2 4 8 3 5 6 9 10 12 7 11 13 14 15]。在此示例中，子信道#15具有最高的极化可靠性，子信道#0具有最低的可靠性。在一些实施例中，仅存储Kmax最强或最可靠的Qmax序列条目，而不是所有Nmax条目。
可以通过不同方法生成不同的极化可靠性度量值，以得到子信道排序序列。例如，序列序列的存储和/或组织可以用于空间优化(压缩)或者便于从存储器接入。
序列(Qmax)具有嵌套特性。例如，对于Arikan的2乘2内核，如果Kmax'＝Kmax/2、Mmax'＝Mmax/2且Nmax'＝Nmax/2，则序列(Qmax')是(Qmax)的子集。此嵌套属性意味着对于任何组合(K≤Kmax、M≤Mmax且N≤Nmax)，可以通过从存储器中的最长Qmax连续选择其索引小于N的子信道来构建序列Q。例如，对于Nmax'＝8，针对上述Qmax的示例，Qmax'＝[0 1 2 4 3 5 6 7]。在此示例中，通过从Qmax(对于Nmax＝16)修整Nmax'＝8来获得Qmax'(对于Nmax'＝8)。
嵌套序列不依赖于SNR。上文提到的Genie辅助和高斯近似方法需要SNR输入，因此不同的SNR导致不同的序列，这可能是例如无线时变信道的重要问题。但是，嵌套序列不会根据SNR而改变。无论SNR如何，嵌套序列中的子信道可靠性保持不变。例如，这可以用于使嵌套序列标准化。这样，无论实际SNR如何，都可以从相同的嵌套序列中选择最可靠的子信道。
素数内核本身不是嵌套的。构建生成矩阵或如本文所公开的克罗内克尔积的更大内核的方法通过嵌套提供极化。这种生成矩阵的嵌套构建还提供了子信道极化可靠性的嵌套有序序列。例如，可以使用简单的汉明权重法。有几种方法可以从嵌套生成矩阵中导出嵌套序列，而不依赖于SNR。当生成有序序列时，SNR不用作用于生成与SNR无关的序列的输入值。在Genie辅助和高斯近似方法中，SNR是输入值之一。
Genie辅助和高斯近似方法还取决于码率。不同的码率具有不同的序列。例如，5G新无线(New Radio，NR)可以使用细粒度的码率，其将涉及高计算负荷和/或用于存储精细层级码率粒度的子信道序列的非常大的内存表。
嵌套序列还可以简化实现方式，因为可以仅存储Nmax的一个序列。对于小于Nmax的任何N，可以通过简单地从Qmax中选择具有小于N的索引的最可靠子信道来确定有序序列Q，或者等效地通过从Qmax中修整大于等于N的子信道索引来确定有序序列Q。
在一些实现方式中，单个序列可以存储在编码器和解码器两者处以避免编码器与解码器之间的模糊。在取决于SNR的方法中，几乎不可能确保编码器和解码器具有完全相同的SNR值并因此具有相同的有序序列。SNR驱动的序列被认为在特定可行SNR的情况下具有最佳性能，这理想地精确匹配解码器处的实际SNR。一旦出现偏移，就会失去最佳性能。在无线系统中，很难完全避免可行SNR与实际SNR之间的任何偏移。
可以看出，根据上文描述的原理设计的内核可以允许找到子信道的有序序列(例如Qmax)，其是嵌套的和/或与SNR无关的，适合于极化编码。
在一些实施例中(具有或不具有如本文所描述设计的内核)，为了避免在解码器处进行CRC辅助纠错，可以使用一些子信道来传输解码器将用于辅助解码的比特。例如，此类辅助比特可用于辅助解码期间的路径选择。选择正确的解码路径实际上可以纠正接收字中的错误，并且在此意义上，路径选择可以被视为体现纠错的形式。
辅助比特既不是信息比特(在本文的实施例中，CRC比特被处理为信息比特)也不是冻结比特，而是可以通过编码器和解码器都知道的规则从信息比特生成。例如，这些比特可以被视为差错检测比特、纠错比特或路径选择比特，但是本文主要称为辅助比特或解码辅助比特。辅助比特的示例包括额外CRC比特、奇偶校验(parity check，PC)比特和校验和比特。
出于说明性目的，下文将辅助比特描述为分配给与用于信息比特和冻结比特的子信道分开的子信道。除了附加到码块的正常CRC比特之外，辅助比特可以提供为CA-SCL解码保留的额外CRC。这是辅助比特和辅助子信道的本公开的一个特殊情况的示例，在一个实施例中，在已经选择了所有信息子信道之后选择所述辅助比特和辅助子信道。在另一实施例中，从冻结子信道空间，例如从通常将用于冻结比特的子信道，选择辅助子信道。
传输解码辅助比特的辅助子信道可以在整个子信道空间上分散，这对于更好的性能可为优选的，或占用至少一些连续的子信道位置。这些辅助子信道的数量(X)可以超过一个，并且最多为(N-K)个。最大数量(N-K)随着码长和码率而变化，并且可以控制X以获得更简单的解码复杂性。在一个实施例中，第一辅助子信道出现在几个信息子信道之后，因为基于SC的解码器首先处理信息比特，然后对辅助比特进行解码以选择先前处理的信息比特上的路径。
因此，代码构造函数可以将包括所有子信道的整个子信道空间划分为三个组，包括用于K个信息比特的信息子信道，用于X个解码辅助比特的解码辅助子信道，以及用于(N-K-X)个冻结比特的冻结子信道。
图10是示出辅助比特生成和辅助子信道分配的示例的框图。根据已知的或以其它方式分布给编码器和解码器的规则，基于分配给信息子信道的多个信息比特生成辅助比特，并且将辅助比特分配给在对那些信息比特进行编码的信息子信道之后的辅助子信道。可以生成多个辅助比特并将其分配给辅助子信道，如图10所示。在图10中通过示例示出分布式辅助子信道。辅助子信道也可以或替代地包括多个连续的子信道。
图11是示出信息、辅助和冻结子信道编码的示例的框图。基于K比特数据块的至少一些比特，生成辅助比特，并且将信息比特(包括数据比特和可能的CRC、奇偶校验和/或由此生成的其它比特)、冻结比特和辅助比特分别分配或映射到信息子信道、冻结子信道和辅助子信道。例如，在一些实施例中，辅助比特表示信息比特的某些部分上的校验和(用于差错检测)。
在一个实施例中，添加一个或多个校验和作为辅助比特来帮助解码器确定或选择列表解码过程的路径。校验和是来自输入信息块的一些或所有比特的小型数据(校验和比特)，用于差错检测。产生校验和的过程称为校验和函数。例如，奇偶校验比特是一种校验和，奇偶校验函数是产生奇偶校验比特的校验和函数。CRC比特是一种奇偶校验比特，而CRC编码器是一种奇偶校验函数。
是否使用此类校验和比特或其它类型的辅助比特以及如何使用它们可能依赖于解码实现方式。例如，如果当前信道条件非常好(高SNR)，则解码器可以确定不需要使用校验和比特来辅助对当前码块(code block，CB)进行解码，或者如果解码器基于校验和比特检测到解码失败，则可以使用校验和比特来提前终止解码过程。
不需要仅使用校验和来确定是否正确地解码了整个CB。例如，单个CB可以含有超过一个校验和。如果在一个CB中采用超过一个校验和，则可以通过不同的校验和函数或一个校验和函数并且根据信息块的不同部分或相同部分来产生这些校验和。
与附加到每个码块(code block，CB)的CRC比特不同，这些校验和比特对于更高层可能是透明的，但是仅对于信道编码器和解码器是已知的。校验和比特的数量可以是固定的也可以是可变的。例如，此数量可以取决于码长和/或码率。校验和比特可以采用连续的子信道或非连续的子信道。
图11A是示出携载由不同校验和函数生成的校验和的校验和子信道(作为辅助信道的示例)的框图，而图11B是示出非连续的和连续的校验和子信道的框图。
例如，信息子信道的选择可以基于极化可靠性(Q序列)，而解码辅助(例如，校验和)子信道的选择可以不仅基于极化可靠性(Q序列)度量值(例如，还基于第二度量值)，以使这些解码辅助子信道的位置能够在信息子信道之间更随机或更有效地分布。
在一些实施例中，使用两个不同的度量值用于解码辅助子信道选择。例如，第一度量值可以是极化可靠性度量值(例如Q序列)，第二度量值可以是权重，例如子信道的汉明权重(或汉明权重的函数)。汉明权重可能是优选的，部分原因在于它由雷德密勒(Reed-Muller，RM)码使用，部分原因在于其简单性。RM码可以被视为极地码的特例，因为它基于汉明权重而不是极化可靠性，并且它使用最大似然(Maximum-Likelihood，ML)解码算法(如果码长小，基于汉明权重的RM码接近ML性能边界)，但它可以通过SC或SCL解码进行解码。
例如，在上述示例中，关于Nmax＝16的极化可靠性方面的有序序列Qmax是Qmax＝[0 12 4 8 3 5 6 9 10 12 7 11 13 14 15]，并且其汉明权重是[0 1 1 1 1 2 2 2 2 2 2 3 33 4]。极化可靠性基本上与汉明权重匹配，但提供更精细的粒度。随着N的增加，这两个度量值将变得彼此更加不同。
子信道的汉明权重在本文中定义为生成矩阵的行的汉明权重。见图12，图12是示出4乘4极化码生成矩阵的子信道的汉明权重和行权重的框图。在极化码中，子信道的汉明权重与其子信道在其生成矩阵中的行权重相关(行权重＝2^(汉明权重))。行权重表示在其上分布子信道的编码比特数。一般来说，在其上分布输入到子信道的信息比特的编码比特越多，子信道就越稳固。对于图12所示的4乘4生成矩阵的示例，子信道#0具有汉明权重0并且其仅分布到编码比特#0上。子信道#3的汉明权重为2，并且其分布到四个编码比特上。
换句话说，子信道#3上的比特比子信道#0上的比特具有更好的被正确解码的机会。或者，所有四个子信道分布在编码比特#0上，使得编码比特#0上的干扰比编码比特#3上的干扰多得多。从这个观点来看，可更有可能将信息比特分配给子信道#3和子信道#0，或者对与子信道#0相关联的编码比特进行打孔比对与子信道#3相关联的编码比特进行打孔的危害小。
直观地，信息比特分布在其上的编码比特越多，信息比特越稳固，因此可靠性越高。
在2016年12月12日递交的第62/433127号美国临时申请案中更详细地讨论了如何将汉明权重用作选择辅助子信道的第二度量值的示例，所述申请案以引用的方式并入本文本中。应注意，汉明权重只是可用作第二度量值的度量值的示例。其它示例包括如2016年12月9日递交的第62/432448号美国临时申请案中所公开的汉明权重(例如，行权重)的函数，所述申请案以引用的方式并入本文本中。通常，可以将也指示(极化)可靠性的任何其它度量值用作第二度量值。在另一替代方案中，第二度量值不同于第一度量值，但也与极化可靠性有关或指示极化可靠性。然而，在又一替代方案中，可以使用子信道的自然顺序作为第二度量值，例如，选择信息子信道末端的子信道作为辅助子信道。
在一些实施例中，可以使用超过两个度量值来选择辅助子信道。另外，可以使用利用上述度量值的各种辅助子信道选择算法中的任一种。存在用于选择辅助子信道的其它可能性。
图13是示例子信道选择器的框图。在图13中，子信道选择器1300可以基于极化可靠性以及作为示例示出为汉明权重的第二度量值来选择信息子信道、辅助子信道和冻结子信道。还可以考虑其它参数，例如由于截短或打孔而保留的子信道，如图所示。
图14是示出子信道选择的方法的流程图。信息和解码辅助子信道的选择顺序可以是：首先选择信息子信道，然后选择解码辅助子信道；首先选择解码辅助子信道，然后选择信息子信道；预选择解码辅助子信道候选，其次选择信息子信道，然后确定解码辅助子信道；并行选择信息和辅助子信道候选，然后在两组之间切换一些子信道。
通过图14中的示例示出的方法仅用于说明目的。可以有各种方法来选择信息子信道和辅助子信道。选择顺序可以如上所述，或者是不同的顺序，并且根据选择子信道的顺序和/或用于子信道选择的标准，性能可以不同。
关于打孔，在极端示例中，因为生成矩阵(克罗内克尔)是低三角矩阵，所以第一子信道上的比特仅分布在第一编码比特上。如果此第一编码比特被打孔并且第一子信道传输了信息比特，则此比特在解码器处将不可恢复。相反，由于最后一个子信道上的比特分布在所有编码比特上，所以即使几个编码比特被打孔，也可以恢复所述比特。利用诸如Qmax序列的有序序列，很少选择第一子信道用于信息比特或用于解码辅助比特，往往会选择最后一个子信道用于信息比特。如果用编码比特传输一些系统比特，在任何代码截短和打孔级之后应该保留这些系统比特。
这些示例指示在打孔比特与子信道选择之间可能存在强关系。在实施例中，首先确定截短/打孔模式，然后可以识别应当针对信息比特和解码辅助比特避免的子信道。从截短/打孔模式的映射可以通过例如比特反转映射来实现。编码方案可以混合超过一个映射方案。
图15是示出在子信道选择中考虑打孔的编码的示例的框图。在所示的示例中，由编码比特处理器1506对由极化编码器1504输出的编码比特打孔，以生成M比特码字。通过比特/子信道映射器1508将打孔模式映射到子信道，并且避免要根据打孔模式打孔的子信道由子信道选择器1502分配给信息比特和辅助比特。那些子信道也可以等效地被视为是为冻结比特保留的。可以使用各种方法中的任一种来对码字进行截短和打孔，并且类似地，可以使用各种方法中的任一种将打孔的编码比特映射到子信道。在另一实施例中，首先执行由子信道选择器1502进行的子信道分配或选择，并且将比特/子信道映射前馈到编码比特处理器1506，以避免对与针对其分配例如信息比特或辅助比特的子信道相对应的编码比特进行打孔。
打孔是可以由例如1506的编码比特处理器对编码比特执行以生成码字的操作示例。图15所示的其它示例包括截短、零填充和编码比特的重复接收。这些操作可以类似地由比特/子信道映射器1508映射到可以考虑且可能避免由子信道选择器1502选择为信息子信道或辅助子信道的子信道。
图16是用于编码和传输码字的示例装置的框图。装置1600包括耦合到传输器1606的编码器1604。如本文所公开，在用于对输入比特流1602进行编码的电路中实现编码器1604。在所示实施例中，装置1600还包括耦合到传输器1606的天线1608，用于在无线信道上传输信号。在一些实施例中，传输器1606包括调制器、放大器和/或射频(Radio Frequency，RF)传输链的其它组件。
如本文所公开，在例如处理器的电路中实现编码器1604，所述电路用于对输入比特进行编码。在编码器1604的基于处理器的实现方式中，用于配置处理器以执行编码操作的处理器可执行指令存储在非瞬时性处理器可读介质中。非瞬时性介质可以包括一个或多个固态存储器设备和/或具有可移动且可能可拆卸的存储介质的存储器设备。更一般来说，编码器1604可以用硬件或电路实现(例如，用一个或多个芯片组、微处理器、专用集成电路(application-specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、专用逻辑电路或其组合实现)，以便产生如本文所描述用于由单独的(RF)单元传输的码字。
编码器1604用于将输入比特编码为包括编码比特的码字。在实施例中，编码器1604包括多个编码级。所述多个编码级包括：第一级内核编码器，用于将素数维Y的极化编码内核矩阵GY应用于输入比特；以及第二级内核编码器，被耦合成从第一级中的每个内核编码器接收输出比特，并将素数维Z的极化编码内核矩阵GZ应用于从第一级中的内核编码器接收的输出比特。图7和图9示出此类内核编码器的示例。传输器1606耦合到编码器1604，用于传输码字。
具有顺序级内核编码器的多级编码呈现一个说明性实施例。编码也可以或替代地被视为应用编码矩阵的形式。例如，编码器1604可以用于将素数维Y的多个第一极化编码矩阵GY应用于输入比特以产生输出比特，并且将素数维Z的多个第二极化编码矩阵GZ应用于输出比特以产生具有编码比特的码字。
编码器1604可以实现本文公开的各种其它特征中的任何特征。例如，在实施例中，可以单独或以任何各种组合提供以下中的任何一个或多个：
Y＝Z；
Y不同于Z；
Y和Z中的至少一个大于二；
GY和GZ中的至少一个是非二进制的并且应用于多比特符号；
GY和GZ定义子信道，并且编码器1604还包括(耦合到)子信道选择器，用于基于子信道的有序序列，例如子信道的嵌套和与SNR无关的有序序列，选择子信道来对输入比特中的信息比特进行编码；
子信道选择器用于从子信道的有序序列中(在实施例中包括Nmax个子信道)以可靠性递增或递减的顺序选择K个子信道；
GY和GZ定义子信道，并且编码器1604还包括(或耦合到)子信道选择器，用于基于子信道极化可靠性度量值和至少一个附加第二度量值选择子信道中的特定子信道来对输入比特中的特定比特进行编码，例如，选择子信道来对输入比特中的辅助比特进行编码；
至少一个第二度量值包括以下中的任何一个或多个：汉明权重、行权重，以及子信道的自然顺序；
特定比特是有助于解码的辅助比特；
辅助比特用于解码器中的差错检测/路径选择；
辅助比特包括以下中的一个或多个：奇偶校验、校验和以及CRC比特；
子信道中的特定子信道是连续的子信道或在子信道空间中分散的子信道；
子信道选择器还用于基于子信道极化可靠性度量值选择以下中的任一个或两个：选择最可靠的子信道来对输入比特中的信息比特进行编码；以及选择最不可靠的子信道来对冻结比特进行编码；
GY和GZ定义子信道，并且编码器还包括(或耦合到)子信道选择器，用于基于受对编码比特执行的操作影响的子信道来选择子信道中的特定子信道对输入比特中的特定比特进行编码；
GY和GZ定义子信道，并且编码器还包括(或耦合到)：子信道选择器，用于选择子信道中的特定子信道对输入比特中的特定比特进行编码；以及编码比特处理器，用于基于选择的子信道选择编码比特进行进一步处理操作；
编码器还用于应用第三素数维的多个第三极化编码矩阵，以及应用第四素数维的多个第四极化编码矩阵，呈产生G12内核的四个A类或B类G6内核的组合(图9)形式，例如，总共将有四个素数维(G2和G3)内核；
编码器用于应用高维矩阵，所述高维矩阵基于多个第一极化编码矩阵GY和多个第二极化编码矩阵GZ的组合且具有高于Y和Z的维数的高维矩阵，图9中A类和B类G6内核是此类高维矩阵的示例，基于维数2和维数3矩阵的组合，具有大于2或3的维数6；
编码器还用于应用更高维矩阵，所述更高维矩阵基于第三素数维的多个第三极化编码矩阵和第四素数维的多个第四极化编码矩阵的组合，所述更高维矩阵具有高于第三素数和第四素数的维数，同样，产生G12内核的四个A类或B类G6内核的组合(图9)是有效示例，其中高维内核可以是A类或B类G6内核，更高维内核也可以是A类或B类G6内核。
在一些替代实施例中，本文描述的编码器1604和传输器1606的功能可以完全或部分地以软件或模块实现，例如，以存储于存储器中且由装置1600的处理器执行的编码和传输模块实现。
图17是用于接收和解码码字的示例装置的框图。装置1700包括耦合到天线1702以用于从无线信道接收信号的接收器1704，以及解码器1706。在一些实施例中，接收器1704包括解调器、放大器和/或RF接收链的其它组件。接收器1704经由天线1702接收基于极化码的码字的字。在1720处输出解码比特由接收器进一步处理。
在一些实施例中，如上所述，装置1700以及类似地图16中的装置1600可以包括非瞬时性计算机可读介质，所述非暂时性非瞬时性计算机可读介质包括指令，所述指令由处理器执行以实现和/或控制图16中的编码器1604的操作，实现和/或控制图17中的解码器1706的操作，和/或以其它方式控制本文描述的方法的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其它实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。一些实施例可以通过仅使用硬件来实现。在一些实施例中，由处理器执行的指令可以呈软件产品的形式体现。软件产品可以存储在非易失性或非瞬时性存储介质中，所述存储介质可以是例如只读光盘(compactdisc read-only memory，CD-ROM)、通用串行总线(universal serial bus，USB)闪存盘或移动硬盘。
解码器1706用于对接收的码字进行解码。解码器1706可以使用辅助比特来辅助解码。
在一些替代实施例中，本文描述的接收器1704和解码器1706的功能可以完全或部分地以软件或模块实现，例如，以存储于存储器中且由装置1700的处理器执行的接收和解码模块实现。在一些实施例中，解码器1706可以用硬件或电路实现(例如，用一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合实现)，以便对由单独的(RF)单元接收的码字进行解码。
通信设备可以包括装置1600、装置1700，或传输器和接收器两者以及编码器和解码器两者。此类通信设备可以是用户设备或通信网络设备。
图18是用于编码和传输码字的另一示例装置的框图。装置1800包括耦合到传输器模块1806的编码器模块1804。装置1800还包括耦合到编码器模块1804和编码后处理模块1814的编码处理模块1810。编码后处理模块1814还耦合到编码器模块1804和传输器模块1806。图18中还示出存储器1812，所述存储器耦合到编码器模块1804、耦合到编码处理模块1810、耦合到编码后处理模块1814，并耦合到传输器模块1806。虽然未示出，但是传输器模块1806可以包括调制器、放大器、天线和/或传输链的其它模块或组件，或者可替换地，可以用于与单独的(RF)传输模块接口连接。例如，装置1800的所有模块1804、1806、1810、1812、1814中的一些可以用硬件或电路实现(例如，用一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合实现)，以便产生如本文描述的码字，由单独的(RF)单元进行传输。
在一些实施例中，存储器1812是1812处的非瞬时性计算机可读介质，所述非暂时性非瞬时性计算机可读介质包括指令，所述指令由处理器执行以实现和/或控制图18中的编码处理模块1810、编码器模块1804、编码后处理模块1814、传输器模块1806的操作，和/或以其它方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其它实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。一些实施例可以通过仅使用硬件来实现。在一些实施例中，由处理器执行的指令可以呈软件产品的形式体现。软件产品可以存储在非易失性或非瞬时性存储介质中，所述存储介质可以是例如在1812处的CD-ROM、USB闪存盘或移动硬盘。
在一些实施例中，如本文所公开，编码器模块1804在例如处理器的电路中实现，所述电路用于对输入比特进行编码。在编码器模块1804的基于处理器的实现方式中，用于配置处理器以执行编码操作的处理器可执行指令存储在非瞬时性处理器可读介质中。非瞬时性介质可以在存储器1812中包括例如一个或多个固态存储器设备和/或具有可移动且可能可移动的存储介质的存储器设备。
编码处理模块1810可以在电路中实现，所述电路用于确定例如母码块长度的编码参数，并且确定如本文所公开的有序子信道序列。在一些实施例中，编码处理模块1810使用处理器来实现。可以使用相同的处理器或其它电路或单独的处理器或电路来实现编码器模块1804和编码处理模块1810两者。如上文针对编码器模块1804所述，在编码处理模块1810的基于处理器的实现方式中，用于配置处理器以执行编码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，例如在存储器1812中。
与编码器模块1804和编码处理模块1810类似，编码后处理模块1814在例如处理器的电路中实现，所述电路用于执行各种编码后操作。例如，这些编码后操作可以包括速率匹配操作，例如打孔、截短和/或交织。在编码后处理模块1814的基于处理器的实现方式中，用于配置处理器以执行编码后操作的处理器可执行指令存储在非瞬时性处理器可读介质中，上文描述了所述非暂时性非瞬时性处理器可读介质的示例。在实施例中，编码后处理模块1814从在码字传输之前应用于码字的打孔或截短方案中导出打孔或截短方案。指示受编码后操作影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息，可以反馈给编码处理模块1810、存储到存储器1812，或以其它方式通过编码后处理模块1814使得可用于编码处理模块1810。
在编码处理模块1810的一些实施例中，可以基于来自编码后处理模块1814的信息而确定编码参数和/或有序子信道序列。例如，有序子信道序列可以基于由编码后处理模块1814确定的速率匹配方案而确定。相反，在一些其它实施例中，编码后处理模块1814可以基于编码参数和/或编码处理模块1810所确定的有序子信道序列确定速率匹配方案。在其它一些实施例中，在编码处理模块1810和编码后处理模块1814内进行的确定是共同执行且优化的。
装置1800可以实现本文公开的各种其它特征中的任何特征。例如，编码器模块1804、传输器模块1806、编码处理模块1810和/或编码后处理模块1814可以用于实现上文参考图16所列出或以其它方式描述的任何一个或多个特征。
在一些替代实施例中，本文描述的编码器模块1804、传输器模块1806、编码处理模块1810和/或编码后处理模块1814的功能可以完全或部分地以硬件实现或者可替换地以软件实现，例如以存储于诸如1812的存储器中的模块实现，并且其功能由装置1800的一个或多个处理器执行。
因此，装置可以包括处理器，以及耦合到处理器的存储器，例如1812，所述存储器存储指令，所述指令当由处理器执行时，使得处理器执行上文相对于本文描述的编码器模块1804、传输器模块1806、编码处理模块1810和/或编码后模块1814描述的功能和/或实施例。
图19是用于接收和解码码字的示例装置的框图。装置1900包括接收器模块1904，所述接收器模块用于接收无线传输的信号并且耦合到解码器模块1906。装置1900还包括耦合到解码器模块1906和预解码处理模块1914的编码处理模块1910。预解码处理模块1914还耦合到解码器模块1906和接收器模块1904。图19中还示出了存储器1912，所述存储器耦合到解码器模块1906、耦合到编码处理模块1910、耦合到接收器模块1904，以及耦合到预解码处理模块1914。
虽然未示出，但是接收器模块1904可以包括天线、解调器、放大器和/或接收链的其它模块或组件，或者可替换地，可以用于与单独的(RF)接收模块接口连接。例如，装置1900的所有模块1904、1906、1910、1912、1914中的一些可以用硬件或电路实现(例如，用一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合实现)，以便接收基于如本文描述的码字的极化码的字。在1920处输出解码比特由接收器进一步处理。
在一些实施例中，存储器1912是非瞬时性计算机可读介质，所述非暂时性非瞬时性计算机可读介质包括指令，所述指令由处理器执行以实现和/或控制图19中的接收器模块1904、解码器模块1906、编码处理模块1910和预解码处理模块1914的操作，和/或以其它方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其它实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。一些实施例可以通过仅使用硬件来实现。在一些实施例中，由处理器执行的指令可以呈软件产品的形式体现。软件产品可以存储在非易失性或非瞬时性存储介质中，所述存储介质可以是例如在1912处的CD-ROM、USB闪存盘或移动硬盘。
解码器模块1906在例如处理器的电路中实现，所述电路用于对接收码字进行解码，如本文所公开。在解码器模块1906的基于处理器的实现方式中，用于配置处理器以执行解码操作的处理器可执行指令存储在非瞬时性处理器可读介质中。非瞬时性介质可以在存储器1912中包括例如一个或多个固态存储器设备和/或具有可移动且可能可拆卸的存储介质的存储器设备。
编码处理模块1910在电路中实现，所述电路用于确定如本文所公开的有序子信道序列(并且存储到存储器1912)。在编码处理模块1910的基于处理器的实现方式中，用于配置处理器以执行编码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，上文描述了所述非暂时性非瞬时性处理器可读介质的示例。表示有序子信道序列和/或选择的子信道的信息可以由编码处理模块1910提供给解码器模块1906以用于对接收的字进行解码，和/或由编码处理模块1910存储在存储器1912中以用于解码器模块1906的后续使用。
与解码器模块1906和编码处理模块1910类似，预解码处理模块1914在例如处理器的电路中实现，所述电路用于执行预解码操作。这些操作可以包括接收器/解码器侧速率匹配操作，也称为解速率匹配操作，例如去打孔和/或去截短以反转在编码器/传输器侧应用的打孔/截短。在预解码处理模块1914的基于处理器的实现方式中，用于配置处理器以执行预解码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，上文描述了所述非暂时性非瞬时性处理器可读介质的示例。在实施例中，预解码处理模块1914从应用于接收的码字的打孔或截短方案中导出打孔或截短方案。指示受预解码处理影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息，可以反馈给编码处理模块1910、存储到存储器1912，或以其它方式通过预解码处理模块1914使得可用于编码处理模块1910。
在编码处理模块1910的一些实施例中，可以基于来自预解码处理模块1914的信息而确定有序子信道序列。例如，有序子信道序列可以基于由预解码处理模块1914确定的速率匹配方案而确定。相反，在一些其它实施例中，预解码处理模块1914可以基于编码参数和/或编码处理模块1910所确定的有序子信道序列确定速率匹配方案。在其它一些实施例中，在编码处理模块1910和预解码处理模块1914内进行的确定是共同执行且优化的。
在一些替代实施例中，本文中描述的接收器模块1904、解码器模块1906、编码处理模块1910和/或预解码处理模块1914的功能可以完全或部分地以软件或模块实现，例如，以存储于存储器1912中且由装置1900的一个或多个处理器执行的接收和解码模块实现。
因此，装置可以包括处理器，以及耦合到处理器的存储器，例如1912，所述存储器存储指令，所述指令当由处理器执行时，使得处理器执行本文公开的功能和/或实施例，或对应于本文公开的传输/编码操作的接收/解码操作。
装置1900可以实现本文公开的各种其它特征中的任何特征。例如，解码器模块1906、接收器模块1904、编码处理模块1910和/或预解码处理模块1914可以用于实现对应于上文提到的编码/传输特征的任何一个或多个接收/解码特征。
图16到图19是可以用于实现本文公开的实施例的装置的概括框图。图20是示例简化处理系统2000的框图，其可以用于实现本文公开的实施例，并且提供更高级别的实现示例。装置1600、装置1700或两者可以使用示例处理系统2000或处理系统2000的变化形式来实现。处理系统2000可以是例如服务器或移动设备，或者任何合适的处理系统。可以使用适合于实现本公开中描述的实施例的其它处理系统，所述处理系统可以包括与下文讨论的那些组件不同的组件。虽然图20示出了每个组件的单个示例，但是处理系统2000中可以存在每个组件的多个示例。
处理系统2000可以包括一个或多个处理设备2005，例如处理器、微处理器、ASIC、FPGA、专用逻辑电路或其组合。处理系统2000还可以包括一个或多个输入/输出(input/output，I/O)接口2010，所述I/O接口可以实现与一个或多个适当的输入设备2035和/或输出设备2040的接口连接。处理系统2000可以包括用于与网络(例如，企业内部网、因特网、P2P网络、WAN和/或LAN)或其它节点进行有线或无线通信的一个或多个网络接口2015。网络接口2015可以包括用于网络内和/或网络间通信的有线链路(例如，以太网电缆)和/或无线链路(例如，一个或多个天线)。例如，网络接口2015可以经由一个或多个传输器或传输天线以及一个或多个接收器或接收天线来提供无线通信。在此示例中，示出了单个天线2045，所述天线可以用作传输器和接收器两者。然而，在其它示例中，可以存在用于传输和接收的单独天线。处理系统2000还可以包括一个或多个存储单元2020，所述存储单元可以包括大容量存储单元，例如固态驱动器、硬盘驱动器、磁盘驱动器和/或光盘驱动器。
处理系统2000可以包括一个或多个存储器2025，所述存储器可以包括易失性或非易失性存储器(例如，闪存、随机存取存储器(random access memory，RAM)和/或只读存储器(read-only memory，ROM))。非瞬时性存储器2025可以存储用于由处理设备2005执行的指令，以便实施本公开中描述的示例。存储器2025可以包括其它软件指令，例如用于实现操作系统和其它应用程序/功能。在一些示例中，一个或多个数据集和/或模块可以由外部存储器(例如，与处理系统2000进行有线或无线通信的外部驱动器)提供，或者可以由暂时或非瞬时性计算机可读介质提供。非瞬时性计算机可读介质的示例包括RAM、ROM、可擦除可编程ROM(erasable programmable ROM，EPROM)、电可擦除可编程ROM(electricallyerasable programmable ROM，EEPROM)、闪存、CD-ROM或其它便携式存储。
可以存在提供处理系统2000的组件之间的通信的总线2030。总线2030可以是任何合适的总线架构，包括例如存储器总线、外围总线或视频总线。在图20中，输入设备2035(例如，键盘、鼠标、麦克风、触摸屏和/或小键盘)和输出设备2040(例如，显示器、扬声器和/或打印机)被示为在处理系统2000外部。在其它示例中，输入设备2035和/或输出设备2040中的一个或多个可以被包括作为处理系统2000的组件。
图21示出可以实现本公开的实施例的示例通信系统2100。一般来说，通信系统2100使得多个无线或有线元件能够传送数据和其它内容。通信系统2100的目的可以是经由广播、小范围广播、用户设备向用户设备等提供内容(语音、数据、视频、文本)等。通信系统2100可以通过共享带宽等资源来操作。
在此示例中，通信系统2100包括电子设备(electronic device，ED)2110a至2110c、无线接入网络(radio access network，RAN)2120a至2120b、核心网络2130、公共交换电话网络(public switched telephone network，PSTN)2140、因特网2150以及其它网络2160。尽管图21中示出了一些数量的这些组件或元件，但也可以包括任何合理数量的这些组件或元件。
ED 2110a至2110c和基站2170a至2170b是通信设备的示例，其可以用于实现本文描述的一些或全部功能和/或实施例。例如，ED 2110a至2110c和基站2170a至2170b中的任何一个可以用于实现上文描述的编码或解码功能(或两者)。在另一示例中，ED 2110a至2110c和基站2170a至2170b中的任何一个可以包括装置1600(图16)或1800(图18)、装置1700(图17)或1900(图19)，或两者。
ED 2110a至2110c用于在通信系统2100中操作、通信或两者。例如，ED 2110a至2110c用于经由无线或有线通信信道进行传输、接收或两者。每个ED 2110a至2110c表示用于无线操作的任何合适的终端用户设备，并且可以包括此类设备作为(或可以将此类设备称为)用户设备/设备(user equipment，UE)、无线传输/接收单元(wireless transmit/receive unit，WTRU)、移动台、固定或移动用户单元、蜂窝电话、站(station，STA)、机器类通信(machine type communication，MTC)设备、个人数字助理(personal digitalassistant，PDA)、智能手机、笔记本电脑、计算机、平板电脑、无线传感器或消费电子设备。
在图21中，RAN 2120a至2120b分别包括基站2170a至2170b。每个基站2170a至2170b用于与ED 2110a至2110c中的一个或多个无线地接口连接，以使得能够接入任何其它基站2170a至2170b、核心网络2130、PSTN 2140、因特网2150和/或其它网络2160。例如，基站2170a至2170b可以包括(或者是)几个众所周知的设备中的一个或多个，例如基站收发信台(base transceiver station，BTS)、Node-B(Node-B，NodeB)、演进型NodeB(evolvedNodeB，eNodeB)、家庭eNodeB、gNodeB、传输点(transmission point，TP)、站点控制器、接入点(access point，AP)或无线路由器。任何ED 2110a至2110c可以可替换地或另外地用于与任何其它基站2170a至2170b、因特网2150、核心网络2130、PSTN 2140、其它网络2160或前述的任何组合进行接口连接、接入或通信。通信系统2100可以包括RAN，例如RAN 2120b，其中对应的基站2170b经由因特网2150接入核心网络2130，如图所示。
ED 2110a至2110c和基站2170a至2170b是通信设备的示例，其可以用于实现本文描述的一些或全部功能和/或实施例。在图21所示的实施例中，基站2170a形成RAN 2120a的一部分，所述RAN可以包括其它基站、基站控制器(base station controller，BSC)、无线网络控制器(radio network controller，RNC)、中继节点、元件和/或设备。任何基站2170a、2170b可以是如图所示的单个元件，或者是分布在对应的RAN中的多个元件，或其它。此外，基站2170b形成RAN 2120b的一部分，所述RAN可以包括其它基站、元件和/或设备。每个基站2170a至2170b在特定地理区或区域内传输和/或接收无线信号，所述特定地理区或区域有时称为“小区”或“覆盖区域”。可以将小区进一步划分为小区扇区，并且基站2170a至2170b可以例如使用多个收发信机来向多个扇区提供服务。在一些实施例中，可以建立微微或毫微微小区，其中无线接入技术支持此类微微或毫微微小区。在一些实施例中，例如使用多输入多输出(multiple-input multiple-output，MIMO)技术，针对每个小区可以使用多个收发信机。所示的RAN 2120a至2120b的数量仅是示例性的。在设计通信系统2100时可以预期任何数量的RAN。
基站2170a至2170b使用RF、微波、红外(infrared，IR)等无线通信链路通过一个或多个空口2190与ED 2110a至2110c中的一个或多个进行通信。空口2190可以使用任何合适的无线接入技术。例如，通信系统2100可以在空口2190中实现一种或多种信道接入方法，例如码分多址(code division multiple access，CDMA)、时分多址(time divisionmultiple access，TDMA)、频分多址(frequency division multiple access，FDMA)、正交FDMA(orthogonal FDMA，OFDMA)或单载波FDMA(single-carrier FDMA，SC-FDMA)。
基站2170a至2170b可以实现通用移动通讯系统(Universal MobileTelecommunication System，UMTS)陆地无线接入(UMTS Terrestrial Radio Access，UTRA)，以使用宽带CDMA(wideband CDMA，WCDMA)建立空口2190。在这样做时，基站2170a至2170b可以实现HSPA、HSPA+等协议，可选地包括HSDPA、HSUPA或两者。可替换地，基站2170a至2170b可以使用LTE、LTE-A和/或LTE-B与演进型UTMS陆地无线接入(Evolved UTMSTerrestrial Radio Access，E-UTRA)建立空口2190。预期通信系统2100可以使用多信道接入功能，包括如上所述的此类方案。用于实现空口的其它无线技术包括IEEE 802.11、802.15、802.16、CDMA2000、CDMA2000 1X、CDMA2000EV-DO、IS-2000、IS-95、IS-856、GSM、EDGE和GERAN。当然，可以利用其它多个接入方案和无线协议。
RAN 2120a至2120b与核心网络2130通信，以向ED 2110a至2110c提供各种服务，例如语音、数据和其它服务。RAN 2120a至2120b和/或核心网络2130可以与一个或多个其它RAN(未示出)直接或间接通信，所述RAN可以或可以不由核心网络2130直接服务，并且可以使用或不使用与RAN 2120a、RAN 2120b或两者相同的无线接入技术。核心网络2130还可以用作(i)RAN 2120a至2120b或ED 2110a至2110c或两者与(ii)其它网络(例如PSTN 2140、因特网2150和其它网络2160)之间的网关接入。另外，ED 2110a至2110c中的一些或全部可以包括用于使用不同的无线技术和/或协议在不同的无线链路上与不同的无线网络通信的功能。替代无线通信(或除此之外)，ED 2110a至2110c可以经由有线通信信道与服务提供商或交换机(未示出)以及因特网2150进行通信。PSTN 2140可以包括用于提供传统电话业务(plain old telephone service，POTS)的电路交换的电话网络。因特网2150可以包括计算机和子网(内联网)或两者的网络，并且包括IP、TCP、UDP等协议。ED 2110a至2110c可以是能够根据多种无线接入技术操作的多模设备，并且包括支持此类技术所必需的多个收发信机。
图22A和图22B示出可以实现根据本公开的方法和教导的示例设备。具体地，图22A示出示例ED 2110，图22示出示例基站2170。这些组件可以用在通信系统2100中或任何其它合适的系统中。
如图22A所示，ED 2110包括至少一个处理单元2200。处理单元2200实现ED 2110的各种处理操作。例如，处理单元2200可以执行信号编码、数据处理、功率控制、输入/输出处理，或使ED 2110能够在通信系统2100中操作的任何其它功能。处理单元2200还可以用于实现上文更详细描述的一些或全部功能和/或实施例。每个处理单元2200包括用于执行一个或多个操作的任何合适的处理或计算设备。每个处理单元2200可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
ED 2110还包括至少一个收发信机2202。收发信机2202用于调制数据或其它内容以供至少一个天线或网络接口控制器(Network Interface Controller，NIC)2204传输。收发信机2202还用于解调数据或由至少一个天线2204接收的其它内容。每个收发信机2202包括用于生成用于无线或有线传输的信号和/或处理无线或有线接收的信号的任何合适的结构。每个天线2204包括用于传输和/或接收无线或有线信号的任何合适的结构。可以在ED2110中使用一个或多个收发信机2202，并且可以在ED 2110中使用一个或多个天线2204。尽管示出为单个功能单元，但是收发信机2202也可以使用至少一个传输器和至少一个单独的接收器来实现。
ED 2110还包括一个或多个输入/输出设备2206或接口(例如，到因特网2150的有线接口)。输入/输出设备2206允许与用户或网络中的其它设备进行交互。每个输入/输出设备2206包括用于向用户提供信息或从用户接收信息包括进行网络接口通信的任何合适的结构，例如扬声器、麦克风、小键盘、键盘、显示器、或触摸屏。
另外，ED 2110包括至少一个存储器2208。存储器2208存储由ED 2110使用、生成或收集的指令和数据。例如，存储器2208可以存储用于实现上文描述的一些或全部功能和/或实施例且由处理单元2200执行的软件指令或模块。每个存储器2208包括任何合适的易失性和/或非易失性存储和检索设备。可以使用任何合适类型的存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘、光碟、用户识别模块(subscriber identity module，SIM)卡、记忆棒、安全数字(secure digital，SD)存储卡等。
如图22B所示，基站2170包括至少一个处理单元2250、至少一个传输器2252、至少一个接收器2254、一个或多个天线2256、至少一个存储器2258，以及一个或多个输入/输出设备或接口2266。可以使用未示出的收发信机来代替传输器2252和接收器2254。调度程序2253可以耦合到处理单元2250。调度程序2253可以包括在基站2170内或与基站2170分开操作。处理单元2250实现基站2170的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理或任何其它功能。处理单元2250还可以用于实现上文更详细描述的一些或全部功能和/或实施例。每个处理单元2250包括用于执行一个或多个操作的任何合适的处理或计算设备。每个处理单元2250可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
每个传输器2252包括用于生成信号以向一个或多个ED或其它设备无线或有线传输的任何合适结构。每个接收器2254包括用于处理从一个或多个ED或其它设备无线或有线地接收的信号的任何合适结构。尽管示为单独组件，但是至少一个传输器2252和至少一个接收器2254可以组合成收发信机。每个天线2256包括用于传输和/或接收无线或有线信号的任何合适的结构。虽然这里示出的公共天线2256耦合到传输器2252和接收器2254两者，但是一个或多个天线2256可以耦合到传输器2252，并且一个或多个单独的天线2256可以耦合到接收器2254。每个存储器2258包括任何合适的易失性和/或非易失性存储和检索设备，例如上文结合ED 2110描述的那些。存储器2258存储基站2170使用、生成或收集的指令和数据。例如，存储器2258可以存储用于实现上文描述的一些或全部功能和/或实施例且由处理单元2250执行的软件指令或模块。
每个输入/输出设备2266允许与用户或网络中的其它设备进行交互。每个输入/输出设备2266包括用于向用户提供信息或从用户接收/提供信息并包括网络接口通信的任何合适的结构。
参考图16到图22描述的实施例涉及示例装置。还设想了用于解码和/或编码的方法实施例。
图23是根据另一个实施例的示例编码方法的流程图。所示示例方法2300包括在2302处生成辅助比特，此步骤可能不在所有实施例中执行。在2304处，将信息比特和冻结比特以及辅助比特(如果使用的话)分配给子信道。这相当于子信道选择。将比特编码为包括编码比特的码字。在实施例中，这包括将素数维Y的GY应用于第一级中的输入比特，并将素数维Z的极化编码内核矩阵GZ应用于来自第一级的输出比特。在另一实施例中，编码包括将素数维Y的多个第一极化编码矩阵GY应用于输入比特以产生输出比特，并将素数维Z的多个第二极化编码矩阵GZ应用于输出比特以产生码字。
在2306、2308处示出应用矩阵GY和GZ。然后在2310处传输码字。
图23还示出在接收器/解码器处执行的示例操作。在2312处接收基于极化码的码字的字，在2314处对接收字进行解码，并在2316处输出解码比特。解码可以使用如本文所公开的辅助比特。
图23中的示例方法旨在用于说明目的。其它实施例可以包括以各种方式中的任何一种执行所示操作，执行更少或额外的操作，和/或改变执行操作的顺序。基于本公开，其它变化形式对于所属领域的技术人员而言可以是或变得显而易见。
例如，在实施例中，可以单独或以任何各种组合提供以下中的任何一个或多个：
Y＝Z；
Y不同于Z；
Y和Z中的至少一个大于二；
GY和GZ中的至少一个是非二进制的并且应用于多比特符号；
GY和GZ定义子信道，并且所述方法包括基于子信道的有序序列，例如子信道的嵌套和与SNR无关的有序序列，选择子信道来对输入比特中的信息比特进行编码；
所述选择包括例如从子信道的有序序列中(在实施例中包括Nmax个子信道)以可靠性递增或递减的顺序选择K个子信道；
GY和GZ定义子信道，并且所述方法包括基于子信道极化可靠性度量值和至少一个附加第二度量值选择子信道中的特定子信道来对输入比特中的特定比特进行编码，例如，选择子信道来对输入比特中的辅助比特进行编码；
至少一个第二度量值包括以下中的任何一个或多个：汉明权重、行权重，以及子信道的自然顺序；
特定比特是有助于解码的辅助比特；
辅助比特用于解码器中的差错检测/路径选择；
辅助比特包括以下中的一个或多个：奇偶校验、校验和以及CRC比特；
子信道中的特定子信道是连续的子信道或在子信道空间中分散的子信道；
基于子信道极化可靠性度量值选择以下中的任一个或两个：选择最可靠的子信道来对输入比特中的信息比特进行编码；以及选择最不可靠的子信道来对冻结比特进行编码；
GY和GZ定义子信道，并且所述方法包括基于受对编码比特执行的操作影响的子信道来选择子信道中的特定子信道对输入比特中的特定比特进行编码；
GY和GZ定义子信道，并且所述方法包括选择子信道中的特定子信道对输入比特中的特定比特进行编码，以及基于选择的子信道选择编码比特进行进一步处理操作；
应用第三素数维的多个第三极化编码矩阵，以及应用第四素数维的多个第四极化编码矩阵；
应用高维矩阵，所述高维矩阵基于多个第一极化编码矩阵GY和多个第二极化编码矩阵GZ的组合并且具有高于Y和Z的维数；
应用更高维矩阵，所述更高维矩阵基于第三素数维的多个第三极化编码矩阵和第四素数维的多个第四极化编码矩阵的组合，所述更高维矩阵具有高于第三素数和第四素数的维数。
在另一实施例中，非瞬时性处理器可读介质存储指令，所述指令在由一个或多个处理器执行时使得所述一个或多个处理器执行如本文所公开的方法。
提供先前对一些实施例的描述是为了使所属领域的技术人员能够制作或使用根据本发明的装置、方法或处理器可读介质。
对本文描述的实施例的各种修改对于所属领域的技术人员而言是显而易见的，并且本文描述的方法和设备的一般原理可以应用于其它实施例。因此，本公开不旨在限于本文所示的实施例，而是与符合本文公开的原理和新颖特征的最宽范围相一致。
例如，尽管主要参考比特来描述实施例，但是其它实施例可以包括非二进制多比特符号。
还应理解，本公开涵盖极化编码的若干方面，包括内核设计、用于代码构造的子信道的可靠性和选择、非CRC辅助的纠错，以及代码截短和打孔。这些方面可以单独实现，或者以这些方面中的两个或更多个的各种组合中的任一组合一起实现。
如上所述，已经选择极化码用于新的5G空口(也称为5G新无线(new radio，NR))的上行和下行eMBB控制信道编码。本文公开的技术不仅可以用于控制信道上的控制数据，而且还或替代地用于任何类型的信道(例如数据信道)上的其它类型的数据(例如用户数据)。
本文描述的说明性示例涉及呈可靠性度量值的递增顺序的子信道序列。在其它实施例中，可以使用呈可靠性递减顺序的有序序列。类似地，序列可以按可靠性的递增顺序生成，而不是从更可靠的信道开始并通过添加具有递减的可靠性的子信道来建立序列。
下文还描述了额外的示例实施例。
可以将输入比特编码为包括编码比特的码字。在实施例中，编码包括将素数维Y的极化编码内核矩阵GY应用于第一级中的输入比特，并且将素数维Z的极化编码内核矩阵GZ应用于来自第一级的输出比特。GX和GY中的一个或两个可以是非2乘2。这种内核设计以及代码构造的其它方面，包括用于代码构造的子信道的可靠性和选择、非CRC辅助的纠错以及代码截短和打孔，可以在本文更详细讨论的其它实施例中实现。

Claims (17)

1.一种编码装置，其特征在于，包括：
编码器，所述编码器将素数维Y的多个第一极化编码矩阵GY应用于输入比特以产生输出比特，并将素数维Z的多个第二极化编码矩阵GZ应用于所述输出比特以产生具有编码比特的码字；
传输器，所述传输器耦合到所述编码器，用于传输所述码字；
其中，GY和GZ中的至少一个是非二进制的并且应用于多比特符号；GY和GZ定义子信道，并且其中所述编码器还包括子信道选择器，所述子信道选择器基于子信道极化可靠性度量值和至少一个附加第二度量值选择子信道来对所述输入比特中的辅助比特进行编码；
其中，所述辅助比特用于解码器中的差错检测/路径选择，并且其中所述至少一个附加第二度量值包括以下任何一个或多个：汉明权重、行权重和子信道的自然顺序。
2.根据权利要求1所述的装置，其特征在于，Y＝Z。
3.根据权利要求1所述的装置，其特征在于，Y不同于Z。
4.根据权利要求1所述的装置，其特征在于，Y和Z中的至少一个大于二。
5.根据权利要求1所述的装置，其特征在于，所述编码器还用于应用第三素数维的多个第三极化编码矩阵，以及应用第四素数维的多个第四极化编码矩阵。
6.根据权利要求1所述的装置，其特征在于，所述编码器用于应用高维矩阵，所述高维矩阵基于所述多个第一极化编码矩阵GY和所述多个第二极化编码矩阵GZ的组合并且具有高于Y和Z的维数。
7.根据权利要求6所述的装置，其特征在于，所述编码器还用于应用更高维矩阵，所述更高维矩阵基于第三素数维的多个第三极化编码矩阵和第四素数维的多个第四极化编码矩阵的组合，所述更高维矩阵具有高于第三素数和第四素数的维数。
8.一种编码方法，其特征在于，包括：
将输入比特编码为包括编码比特的码字，所述编码包括将素数维Y的多个第一极化编码矩阵GY应用于所述输入比特以产生输出比特，将素数维Z的多个第二极化编码矩阵GZ应用于所述输出比特以产生所述码字；以及
传输所述码字；
其中，GY和GZ中的至少一个是非二进制的并且应用于多比特符号；GY和GZ定义子信道，并且子信道选择器基于子信道极化可靠性度量值和至少一个附加第二度量值选择子信道来对所述输入比特中的辅助比特进行编码；
其中，所述辅助比特用于解码器中的差错检测/路径选择，并且其中所述至少一个附加第二度量值包括以下任何一个或多个：汉明权重、行权重和子信道的自然顺序。
9.根据权利要求8所述的方法，其特征在于，Y＝Z。
10.根据权利要求8所述的方法，其特征在于，Y不同于Z。
11.根据权利要求8所述的方法，其特征在于，Y和Z中的至少一个大于二。
12.根据权利要求8所述的方法，其特征在于，所述编码还包括：
应用第三素数维的多个第三极化编码矩阵，以及应用第四素数维的多个第四极化编码矩阵。
13.根据权利要求8所述的方法，其特征在于，所述编码包括：
应用高维矩阵，所述高维矩阵基于所述多个第一极化编码矩阵GY和所述多个第二极化编码矩阵GZ的组合并且具有高于Y和Z的维数。
14.根据权利要求13所述的方法，其特征在于，所述编码还包括：
应用更高维矩阵，所述更高维矩阵基于第三素数维的多个第三极化编码矩阵和第四素数维的多个第四极化编码矩阵的组合，所述更高维矩阵具有高于第三素数和第四素数的维数。
15.一种用户设备，其特征在于，包括根据权利要求1至7任一项所述的装置。
16.一种通信网络设备，其特征在于，包括根据权利要求1至7任一项所述的装置。
17.一种存储指令的非瞬时性处理器可读介质，其特征在于，所述指令在由一个或多个处理器执行时使所述一个或多个处理器执行方法，所述方法包括：
将输入比特编码为包括编码比特的码字，所述编码包括将素数维Y的多个第一极化编码矩阵GY应用于所述输入比特以产生输出比特，将素数维Z的多个第二极化编码矩阵GZ应用于所述输出比特以产生所述码字；以及传输所述码字；其中，GY和GZ中的至少一个是非二进制的并且应用于多比特符号；GY和GZ定义子信道，并且子信道选择器基于子信道极化可靠性度量值和至少一个附加第二度量值选择子信道来对所述输入比特中的辅助比特进行编码；其中，所述辅助比特用于解码器中的差错检测/路径选择，并且其中所述至少一个附加第二度量值包括以下任何一个或多个：汉明权重、行权重和子信道的自然顺序。
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