WO2021220441A1 - 符号化回路、復号回路、制御回路、記憶媒体および復号方法 - Google Patents

符号化回路、復号回路、制御回路、記憶媒体および復号方法 Download PDF

Info

Publication number
WO2021220441A1
WO2021220441A1 PCT/JP2020/018192 JP2020018192W WO2021220441A1 WO 2021220441 A1 WO2021220441 A1 WO 2021220441A1 JP 2020018192 W JP2020018192 W JP 2020018192W WO 2021220441 A1 WO2021220441 A1 WO 2021220441A1
Authority
WO
WIPO (PCT)
Prior art keywords
decoding
bit
unit
polar
code length
Prior art date
Application number
PCT/JP2020/018192
Other languages
English (en)
French (fr)
Inventor
崇文 藤森
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2022515960A priority Critical patent/JP7183479B2/ja
Priority to DE112020006781.5T priority patent/DE112020006781T5/de
Priority to CN202080099964.XA priority patent/CN115485976A/zh
Priority to PCT/JP2020/018192 priority patent/WO2021220441A1/ja
Publication of WO2021220441A1 publication Critical patent/WO2021220441A1/ja
Priority to US17/888,059 priority patent/US11888500B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6575—Implementations based on combinatorial logic, e.g. Boolean circuits

Definitions

  • the present disclosure relates to a polar code coding circuit, a decoding circuit, a control circuit, a storage medium, and a decoding method.
  • the polar code which is a method of error correction code, can realize a characteristic asymptotic to the Shannon limit based on the idea of channel polarization (see Non-Patent Document 1 below).
  • the polar code is a type of block code.
  • the polar code is encoded by repeating the combination by exclusive OR and the wiring change to change the combination of the bits in the block. Due to the structure of the code, the code length of the polar code is a power of 2 (2 m (m is an integer of 0 or more)).
  • Patent Document 1 utilizes the fact that the code length of the polar code is a power of 2, and in a communication system for transmitting and receiving data of a power of 2 bits, the code length of the polar code is determined according to the number of bits of the data to be transmitted and received.
  • a communication system that omits the rate conversion process by changing the above is disclosed. With this configuration, highly complicated rate conversion processing such as puncture ringing and shortening can be omitted, so that it is possible to reduce the load of transmission / reception processing and processing delay.
  • the present disclosure has been made in view of the above, and an object of the present disclosure is to obtain a coded circuit capable of supporting polar codes having a plurality of code lengths while suppressing an increase in circuit scale.
  • the coding circuit includes a first polar coding unit capable of coding a polar code having a first code length, and an input signal. It includes a frozen bit addition unit that generates a first series by adding a frozen bit.
  • the coding circuit further sets the first sequence according to an arrangement rule according to the ratio of the second code length to the first code length, which is the code length of the polar code to be coded and is equal to or less than the first code length. If it is arranged in the second code length of 1 code length and the second code length is less than the first code length, the bit value of the bit position other than the position where the first series in the second code length is arranged is set to 0.
  • bit arrangement changing unit for generating the second series and inputting the second series to the first polar coding unit is provided, and the thinning process based on the coding result by the first polar coding unit of the second series is performed.
  • a code word with a second code length is generated.
  • Block diagram showing a configuration example of the decoding circuit according to the second embodiment A flowchart showing an example of the decoding processing procedure of the second embodiment.
  • Block diagram showing a configuration example of the coding circuit according to the third embodiment Block diagram showing a configuration example of the decoding circuit according to the fourth embodiment
  • FIG. 1 is a block diagram showing a configuration example of a coding circuit according to the first embodiment.
  • the coding circuit 1 shown in FIG. 1 generates a non-systematic polar code.
  • a non-systematic polar code will be referred to as a polar code
  • a systematic polar code in which the same information bit sequence appears before and after coding will be referred to as a systematic polar code.
  • the coding circuit 1 shown in FIG. 1 includes a frozen bit addition unit (frozen bit addition unit) 10, a bit arrangement changing unit 11, a polar coding unit 12, and a thinning processing unit 13.
  • the information bit is K bit
  • the maximum code length (maximum code length) that the coding circuit 1 can handle is N bit
  • the code length of the polar code encoded by the coding circuit 1 is N t bit. ..
  • the N t bit can be selected from a value of a power of 2 having a maximum code length of N bits or less.
  • the frozen bit addition unit 10 adds a fixed value called a frozen bit to the input signal, which is associated with polar coding.
  • the frozen bit from the communication path polarization which is a feature of the polar code, focused on the difference of communication capacity by the bit position within an encoded block from a large portion of the communication capacity to place the information bits, other than the information bits N t -
  • the K bit is a fixed value such as 0.
  • frozen bit addition unit 10 as in the first series after the addition of the frozen bits is performed is N t bits, adds the frozen bits.
  • Frozen bits correspond to redundant bits such as parity bits of other error correction methods.
  • a commonly used setting method can be used in addition to the method based on the above-mentioned concept of channel polarization, and the setting position is not limited to the above example. ..
  • the maximum code length is also referred to as a first code length
  • the code length Nt bit is also referred to as a second code length.
  • the bit arrangement changing unit 11 sets the first series according to an arrangement rule according to the ratio of the second code length equal to or less than the first code length of the polar code to be coded to the first code length. By arranging it in the second series having one code length, the second series is generated, and the second series is input to the polar coding unit 12. That is, the bit arrangement changing portion 11 is configured to extend the code length N t first series of bits after the addition of the frozen bits by frozen bit adding part 10 is performed to the second sequence of N bits is the maximum code length Performs bit placement processing to rearrange the bits.
  • Arrangement rule of the bit arrangement process for example, a first sequence of N t bits, one bit per N / N t bits in the second series are arranged, of the second series of portions bits of the first sequence is not arranged
  • the rule is that the bit value is 0. That is, for example, when N t is less than N, the bit arrangement changing unit 11 arranges the bit values of the first series in the second series at the bit positions of each quotient value obtained by dividing N by N t. ..
  • the bit arrangement changing unit 11 inputs the first sequence as the second sequence to the polar coding unit 12.
  • the polar coding unit 12 which is the first polar coding unit, performs polar coding of N bits having the maximum code length with respect to the second series to generate N-bit codewords.
  • the thinning processing unit 13 selects and outputs the coding result of the coding circuit 1, that is, the Nt bit which is the final code word generated by the coding circuit 1 from the code words generated by the polar coding unit 12. do.
  • a codeword having a second code length is generated by a thinning process based on the result of the second series being encoded by the polar coding unit 12.
  • N 16
  • the maximum code length is 16 bits.
  • the bit arrangement changing unit 11 outputs the first series output from the frozen bit addition unit 10 described above as the second series as it is.
  • the second sequence is an input bit sequence 40 input to the polar coding unit 12.
  • the input bit sequence 40, b16 [b 16,0, b 16,1, ..., b 16,15]
  • the codeword 41 which is output from the polar coder 12 c16 [c 16 , 0 , c 16 , 1, ... , c 16, 15 ].
  • the polar coding unit 12 Since the polar code is encoded by repeating the combination by the exclusive OR and the wiring change for changing the combination to be combined, the polar coding unit 12 has a plurality of exclusive codes as shown in FIG.
  • the OR circuit 42 is provided.
  • a polar code coding circuit having a code length of 2 m has a configuration in which 2 m-1 exclusive OR circuits 42 are connected in m stages. In the example shown in FIG. 2, 2 m-1 , that is, eight vertically arranged exclusive OR circuits 42 are shown in four stages in the horizontal direction.
  • the output of the exclusive OR circuit 42 of each stage is recombined, which is a wiring change that changes the combination to be coupled, and is connected to the input of the next stage.
  • the first series output from the frozen bit addition unit 10 is 8 bits.
  • the bit arrangement changing unit 11 uses the second sequence of N bits for extension to N bits.
  • Each bit of b8 is arranged every 2 bits, and a 0 value 52 is added to the other bits of the second series.
  • This second sequence is input to the polar coding unit 12 as the input bit sequence 50.
  • the result of the exclusive OR after the exclusive OR circuit 42 of the first stage of the polar coding unit 12 is performed is an 8-bit bit sequence 53.
  • b'8 [b '8,0, b ' 8,1, ..., b '8,7]
  • the coding processing unit 54 is a portion of the exclusive OR circuit 42 of the second and subsequent stages into which the result of the exclusive OR of the first stage is input.
  • Coding processing unit 54 is equivalent to the encoding circuit 8 bits or N t bits polar code. Since the result of the exclusive OR of the bit values x and 0 is x, b'8 is equal to b8.
  • c8 [c8,0 , c8,1 , ..., C8,7 ], which is the codeword 51 output from the coding processing unit 54, is the result of encoding b8. Therefore, the thinning processing unit 13 performs the thinning processing so as to select and output the bit corresponding to the code word 51 from the N-bit code words output from the polar coding unit 12. As a result, the thinning processing unit 13 can output the coding result of the 8-bit polar code. As shown in FIG. 3, the code word 51 is a bit having a second code length at consecutive bit positions.
  • the first series output from the frozen bit addition unit 10 is 4 bits.
  • the bit arrangement changing unit 11 uses the second sequence of N bits for extension to N bits.
  • Each bit of b4 is arranged every 4 bits, and a 0 value 52 is added to the other bits of the second series.
  • This second sequence is input to the polar coding unit 12 as an input bit sequence 60.
  • the coding processing unit 64 is a portion of the exclusive OR circuit 42 of the third and subsequent stages into which the result of the exclusive OR of the bit sequence 62 is input.
  • the first series output from the frozen bit addition unit 10 is 2 bits.
  • the bit arrangement changing unit 11 adds b2 to the second series of N bits every 8 bits in order to extend to N bits.
  • Each bit is arranged and a 0 value 52 is added to the other bits of the second series.
  • This second sequence is input to the polar coding unit 12 as an input bit sequence 70.
  • the coding processing unit 75 is a portion of the fourth-stage exclusive OR circuit 42 in which the result of the exclusive OR of the bit sequence 73 is input.
  • Encoding unit 75 is equivalent to the encoding circuit 2 of the bits, or N t bits polar code.
  • the thinning processing unit 13 performs the thinning processing so as to select and output the bit corresponding to the code word 71 from the N-bit code words output from the polar coding unit 12. As a result, the thinning processing unit 13 can output the coding result of the 2-bit polar code.
  • the coding circuit 1 expands and rearranges the first series output from the frozen bit addition unit 10 for each N / N t, and rearranges the second series of N bits.
  • the configuration of the polar coding unit 12 shown in FIGS. 2 to 5 is an example, and the position where the bit sequence input to the polar coding unit 12 is input and the exclusive OR in the polar coding unit 12
  • the connection from the sum circuit 42 for changing the wiring is not limited to the examples shown in FIGS. 2 to 5. Even if the bit positions at which the bits such as c8, c4, and c2 are output are different from the examples shown in FIGS.
  • the thinning processing unit 13 If the bits at the bit positions corresponding to c8, c4, and c2 are selected and output, the same results as the examples shown in FIGS. 2 to 5 can be obtained.
  • the thinning processing unit 13 may select and output the bits output from the portion equivalent to the coding processing unit 54 from the bit series output from the polar coding unit 12.
  • the coding circuit 1 of the present embodiment performs polar coding according to the code length N t by inputting an instruction of N t from the outside or changing the value of N t held inside. Can be carried out. As described above, since the coding circuit 1 of the present embodiment can dynamically change the code length, the code length can be switched by sharing one circuit, and the increase in the circuit scale is suppressed. be able to.
  • FIG. 6 is a diagram showing a processing circuit which is the dedicated hardware of the present embodiment.
  • Each part constituting the coding circuit 1 is realized by, for example, the processing circuit 130 shown in FIG.
  • the processing circuit 130 corresponds to, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof.
  • the functions of the respective parts constituting the coding circuit 1 may be realized by different processing circuits 130, or all or a part of the functions of these parts may be collectively realized by one or a plurality of processing circuits. good.
  • the processing circuit that realizes each part that constitutes the coding circuit 1 may be a control circuit including a processor.
  • FIG. 7 is a diagram showing an example of the control circuit of the present embodiment. As shown in FIG. 7, the control circuit includes a processor 140 and a memory 141. When the functions of the respective parts constituting the coding circuit 1 are realized by the control circuit shown in FIG. 7, these functions can be realized by software, firmware, or a combination of software and firmware. Software and firmware are written as programs and stored in memory 141. When the processor 140 reads the program from the memory 141 and executes it, the functions of each part of the coding circuit 1 are realized. It can be said that these programs cause a computer to execute the procedure and method executed by the coding circuit 1. This program may be provided by a storage medium or a communication medium.
  • the memory 141 is a non-volatile such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable Read Only Memory), EEPROM (registered trademark) (Electrically Erasable Programmable Read Only Memory).
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory EPROM (Erasable Programmable Read Only Memory)
  • EEPROM registered trademark
  • Each function of each part of the coding circuit 1 may be partially realized by dedicated hardware and partly realized by software or firmware. It is possible to realize the function of the polar coding unit 12 with dedicated hardware, and to realize the function of the frozen bit addition unit 10, the bit arrangement changing unit 11, and the thinning processing unit 13 with the processor and the memory. .. In this way, each function of each part of the coding circuit 1 may be realized by a combination of a processing circuit, which is dedicated hardware, and a control circuit.
  • FIG. 8 is a block diagram showing a configuration example of the decoding circuit according to the second embodiment.
  • the decoding circuit 2 shown in FIG. 8 executes a process of a list-type sequential removal decoding method (SCLD: Successive Cancellation List Decoding), which is a typical decoding method of a polar code.
  • SCLD Successive Cancellation List Decoding
  • the list-type sequential removal decoding method is an example of the sequential decoding method.
  • Decoding circuit 2 of the present embodiment for example, instruction N t is inputted from the outside, or that the value of N t is held therein is changed, implement the decoding corresponding to the code length N t can do.
  • the decoding circuit 2 may decode the polar code encoded by the coding circuit 1 of the first embodiment, or may obtain a polar code generated by a coding circuit other than the coding circuit 1 of the first embodiment. It may be decrypted.
  • the decoding circuit 2 of the present embodiment includes a list processing unit 21, a likelihood calculation unit 30, a polar coding unit 22-0 to 22-n, and a bit arrangement changing unit 23-0 to 23-.
  • n a control unit 24, a decoding bit selection unit 25, and a frozen bit removal unit 26 are provided.
  • N + 1 from 0 to n indicates the number of first likelihood calculation units. For n + 1, for example, if the number of lists indicating the maximum number of decoding candidates assumed by the list-type sequential removal decoding method is L, n + 1 may be less than L.
  • the first likelihood calculation unit, the polar coding unit, and the bit arrangement changing unit are provided in parallel by the number of lists L.
  • each of the polar coding units 22-0 to 22-n is shown without being individually distinguished, it is described as the polar coding unit 22, and each of the bit arrangement changing parts 23-0 to 23-n is individually distinguished. When it is shown without the above, it is described as the bit arrangement changing unit 23.
  • Likelihood calculating unit 30 is capable of calculating the likelihood information of the polar code of N bits, based on the input signal and a decoded intermediate results, to calculate the likelihood information corresponding to the polar code N t bits.
  • the likelihood calculation unit 30 includes a first likelihood calculation unit 200-0 to 200-n.
  • the likelihood information corresponding to t is calculated.
  • the likelihood information is information for the list processing unit 21 to determine a decoding candidate.
  • LLR log-likelihood ratio
  • the input signal may be soft judgment information such as likelihood and probability.
  • the first likelihood calculation unit 200-0 to 200-n has the same configuration.
  • first likelihood calculation unit 200 when each of the first likelihood calculation units 200-0 to 200-n is shown without distinction, it is referred to as the first likelihood calculation unit 200.
  • the first likelihood calculation unit 200 includes a second likelihood calculation unit 201-0, 201-1 and an XOR calculation unit (exclusive OR calculation unit) 203.
  • the second likelihood calculation units 201-0 and 201-1 have the same configuration.
  • the XOR calculation unit 203 includes the likelihood information output from the second likelihood calculation unit 201-0, the likelihood information output from the second likelihood calculation unit 211-1, and the decoding output from the polar coding unit 22.
  • the exclusive OR operation of LLR is performed using the information in the middle, and the calculation result is output to the list processing unit 21.
  • the second likelihood calculation unit 201 when each of the second likelihood calculation units 201-0 and 201-1 is shown without distinction, it is referred to as the second likelihood calculation unit 201.
  • the second likelihood calculation unit 201 includes a third likelihood calculation unit 202-0, 202-1 and an XOR calculation unit (exclusive OR calculation unit) 204.
  • the third likelihood calculation units 202-0 and 202-1 have the same configuration.
  • the XOR calculation unit 204 includes the likelihood information output from the third likelihood calculation unit 202-0, the likelihood information output from the third likelihood calculation unit 202-1, and the decoding output from the polar coding unit 22.
  • the exclusive OR operation of LLR is performed using the information in the middle, and the calculation result is output to the XOR calculation unit 203 as the likelihood information calculated by the second likelihood calculation unit 201.
  • the third likelihood calculation unit 202 is described as the third likelihood calculation unit 202.
  • the value of N t corresponding to the likelihood calculation unit of each stage differs depending on the value of N.
  • the likelihood calculation unit 30 calculates the exclusive OR of the two likelihood information when log 2 N is m, and the second (i + 1) likelihood calculation unit and the second (i + 1)
  • the fourth likelihood calculation unit inputs the exclusive OR of the two LLRs to be input to the XOR calculation unit and the list processing unit 21 (not shown) of the third likelihood calculation unit 202.
  • the minimum unit likelihood calculation unit is, for example, a circuit that calculates the likelihood information corresponding to the polar code encoded by the coding processing unit 75 shown in FIG. 5 of the first embodiment.
  • the third likelihood calculation unit 202 is, for example, a circuit that calculates the likelihood information corresponding to the polar code encoded by the coding processing unit 64 shown in FIG. 4 of the first embodiment.
  • the second likelihood calculation unit 201 is, for example, a circuit that calculates the likelihood information corresponding to the polar code encoded by the coding processing unit 54 shown in FIG. 3 of the first embodiment.
  • the first likelihood calculation unit 200 is a circuit that calculates the likelihood information of the polar code having a code length of 16 bits.
  • N 16
  • the degree calculation unit connects the wiring to which the calculation result of the likelihood information is input to the list processing unit 21, and the likelihood information is input from at least one of these wirings.
  • the number of wiring from the first likelihood calculator 200 per one list to the list processing section 21 is a nested stages log 2 N first likelihood calculating section 200. Therefore, when the first likelihood calculation unit 200 for the number of lists L is arranged in parallel, a total of 2 N wires of L ⁇ log are connected.
  • the sequential removal decoding method In the sequential removal decoding method, the likelihood calculation using the input LLR and the decoding result in the middle of decoding, the process of determining the decoding candidate for one bit using the likelihood calculation result, and the recoding of the determined decoding candidate.
  • This is a method of fixing bit by bit while repeating.
  • the list-type sequential removal decoding method assumes two types of decoding candidates in which the bit to be determined is 0 or 1 with respect to the decoding candidates of the remaining list based on the likelihood calculation result, and is assumed decoding candidates. Calculate information such as path metrics that represent the likelihood of. Therefore, the number of lists doubles as sequential decoding progresses. If the number of lists is less than or equal to the maximum number of lists, all lists (decryption candidates) are retained.
  • the list processing unit 21 is a decoding candidate excluding the likelihood calculation (processing of the likelihood calculation unit 30) and the recoding of the decoding candidate (processing of the polar coding unit 22) of the list-type sequential removal decoding method. It is a processing unit that calculates information indicating the likelihood of a list such as confirmation and path metric, and manages decoding candidates (number of lists).
  • the list processing unit 21 of the present embodiment adds a process of selecting the calculation result of the corresponding likelihood calculation unit according to the specified or set N t value to the above-mentioned process.
  • This is a decoding processing unit that is executed as a decoding process of the list-type sequential removal decoding method.
  • the control unit 24 is, according to the value of N t to likelihood calculating section requiring calculation of likelihood information, and instructs the write position calculation results, the list processing section 21 reads data from the write position
  • the calculation result for each list may be input by, or the total likelihood calculation unit outputs the calculation result to the list processing unit 21, and the list processing unit 21 performs necessary calculation based on the information from the control unit 24.
  • the results may be selected and used.
  • the list processing unit 21 After the processing for one bit is completed, the list processing unit 21 outputs decoding candidates in the middle of decoding processing for the number of L lists to the bit arrangement changing units 23-0 to 23-n, and the processing of the list processing unit 21 is completed.
  • the flag indicating that the decoding has been performed, the decoding processing number, the number of lists in the process of decoding, and the like are output to the control unit 24. Further, the list processing unit 21 outputs likelihood information such as path metrics indicating the likelihood of L decoding candidates and decoding candidates to the decoding bit selection unit 25 after the sequential decoding of N t bits is completed.
  • the bit arrangement changing units 23-0 to 23-n which are the first bit arrangement changing units, are the same as the bit arrangement changing unit 11 of the coding circuit 1 of the first embodiment based on the decoding candidates from the list processing unit 21.
  • a first bit sequence extended to N bits is generated, and the first bit sequence is converted into the corresponding polar coding unit 22-0 to 22-n.
  • the bit arrangement changing units 23-0 to 23-n generate a bit sequence extended to N bits by setting the bit that has not been decoded to a 0 value.
  • the polar coding units 22-0 to 22-n which are the first polar coding units, are described in the first embodiment with respect to the first bit sequence input from the corresponding bit arrangement changing units 23-0 to 23-n.
  • N-bit polar coding similar to that of the polar coding unit 12 of the coding circuit 1 is performed, and the polar coding result is input to the corresponding first likelihood calculation unit 200 as a decoding intermediate result.
  • the control unit 24 controls the processing of each likelihood calculation unit and the processing of the list processing unit 21.
  • the control unit 24 may control the bit position referred to by the likelihood calculation unit 30 among the coding results by the polar coding units 22-0 to 22-n.
  • the calculation proceeds from right to left in FIG. 3, and the exclusive OR circuit 42 corresponds to each XOR calculation unit. Further, the likelihood calculation corresponding to each exclusive OR circuit 42 is 2 inputs and 1 output.
  • the likelihood calculation of the LLR is performed using the LLR that is the input to the circuit 2, and the calculation result is output as the output of the fourth likelihood calculation unit.
  • each likelihood calculation has 2 inputs and 1 output, it corresponds to the 2nd, 4th, 6th, and 8th exclusive OR circuits 42 from the top of the 2nd exclusive OR circuit 42 from the right.
  • the XOR calculation unit may not be mounted on the decoding circuit.
  • the LLR likelihood calculation is performed by the XOR calculation unit of the third likelihood calculation unit 202 using the output from the fourth likelihood calculation unit, and the third likelihood is calculated.
  • the calculation result is output as the output of the calculation unit 202.
  • the XOR calculation unit 204 of the second likelihood calculation unit 201 corresponding to the third exclusive OR circuit 42 from the right performs the likelihood calculation using the output from the third likelihood calculation unit 202.
  • the calculation result is output as the output of the second likelihood calculation unit 201.
  • the calculation result of the second likelihood calculation unit 201 is output to the list processing unit 21.
  • the XOR calculation unit 203 of the first likelihood calculation unit 200 corresponding to the fourth exclusive OR circuit 42 from the right is further from the second likelihood calculation unit 201.
  • the likelihood calculation is performed using the output of, and the calculation result is output to the list processing unit 21 as the output of the first likelihood calculation unit 200.
  • the list processing unit 21 performs list decoding processing using the output from the likelihood calculation unit 30, and the polar coding unit 22 re-encodes the decoding candidates. Will be done.
  • the re-encoding result by the polar coding unit 22 is input to the likelihood calculation unit 30 for the decoding process of the second bit.
  • the same operation as the operation up to the second likelihood calculation unit 201 of the first-bit likelihood calculation process is performed.
  • the XOR calculation unit 203 of the first likelihood calculation unit 200 uses the output of the second likelihood calculation unit 201 and the recoding result output from the polar coding unit 22, and is the second from the top on the left.
  • the likelihood calculation corresponding to the position of the 0 value is performed, and the likelihood calculation result is output to the list processing unit 21.
  • the list decoding process by the list processing unit 21 and the recoding process by the polar coding unit 22 are executed, and the recoding processing result is input to the likelihood calculation unit 30.
  • the calculation result is output from the XOR calculation unit 204 of the second likelihood calculation unit 201 to the list processing unit 21, and the list decoding process is performed.
  • the recoding with the 4th bit of N 16 as 0, it is equivalent to the fact that the bit candidates at the positions b'8 and 1 are determined.
  • the likelihood calculation unit outputs the calculation result of the XOR calculation unit of the third likelihood calculation unit 202 to the list processing unit 21, the list decoding process by the list processing unit 21, and the recoding by the polar coding unit 22.
  • the likelihood calculation process may be executed for each N / N t , and the control unit 24 may be N t or internal input from the outside. According to the set value of N t held in, the likelihood calculation required in the case of the code length N t among the unnecessary circuit stop and the decoding process of the maximum code length N of the likelihood calculation unit 30 described above. Controls the calculation process of unit 30. In order to control the control unit 24 so as to omit the processing for bits other than the bits for each N / N t in the decoding operation of the maximum code length N, the number of sequential decodings assuming N in the circuit configuration of the maximum code length N. Decoding of the polar code can be completed with a smaller number of N t sequential decoding processes.
  • the control unit 24 uses this.
  • the function of the second likelihood calculation unit 201 may be stopped.
  • the control unit 24 may perform control such as stopping a circuit that does not need to be calculated by the likelihood calculation unit when the number of lists is smaller than the maximum number of lists during decoding.
  • the control unit 24 controls the processing in the list processing unit 21 based on the information from the list processing unit 21 and using the information such as how many bits of decoding are completed.
  • the list processing unit 21 holds the frozen bit position information, and the list processing unit 21 processes the bit number processed by the list processing unit 21 by notifying the list processing unit 21 of the bit number being processed. It may be determined whether or not the target bit is a frozen bit, and when the control unit 24 holds the information on the frozen bit position, the information indicating whether or not the corresponding processing bit is a frozen bit. May be notified from the control unit 24 to the list processing unit 21. In this way, the control unit 24 sends the list processing unit 21 the processing target of the list processing unit 21 according to the information indicating the progress of the processing of the list processing unit 21 notified from the list processing unit 21. You may notify whether or not.
  • the control unit 24 may control the control according to the number of lists in the process of decoding.
  • the list processing unit 21 When the sequential decoding process for N t bits is completed, the list processing unit 21 outputs the likelihood information of the decoding candidates such as the number of lists and the path metrics to the decoding bit selection unit 25.
  • the decoding bit selection unit 25 selects the decoding bit using the decoding candidate.
  • An example of the data length to be processed is the Nt bit. Specifically, for example, when the decoding bit selection unit 25 performs error detection processing on the K-bit bit sequence before encoding, error detection is performed on each decoding candidate, and an error is detected.
  • Decoding candidates that do not have are selected and output, and if an error is detected in all the decoding candidates, the decoding candidates are selected using the likelihood information of the decoding candidates such as path metrics.
  • the decoding bit selection unit 25 selects a plausible decoding candidate by using the likelihood information of the decoding candidate such as path metric. Output.
  • a CRC bit for error detection is added as a redundant bit, for example, as in the generally known CRC (Cyclic Redundancy Check) aided list type sequential removal decoding method. Processing.
  • the decoding bit selection unit 25 can perform the error detection process using the redundant bits.
  • the error detection process is not limited to CRC, and is a parity code such as FEC (Forward Error Correction: forward error correction), VRC (Vertical Redundancy Check) or horizontal parity check LRC (Longitudinal Redundancy Check). Processing such as parity check) and check sum can be used.
  • FEC Forward Error Correction: forward error correction
  • VRC Very Redundancy Check
  • LRC Longitudinal Redundancy Check
  • the frozen bit removal unit 26 removes frozen bits from the decoding bits output from the decoding bit selection unit 25, and outputs a K-bit information bit sequence.
  • SCD Successive Cancellation Decoding
  • FIG. 8 shows a configuration example in which a list-type sequential removal decoding method is assumed and circuits that perform processing corresponding to each list are executed in parallel for a maximum of L lists, but decoding for the number of lists is shown. Since it is sufficient if the processing for executing the processing is possible, a number of circuits larger than the maximum number of lists L is implemented, and the control unit 24 controls each unit so as to execute the processing for the required number of lists. You may. Further, the number of lists may be variable. In this case, the control unit 24 controls to operate each unit required for processing according to the number of lists. It is also possible to execute processing for the number of lists by time division using at least one parallel mounting circuit having a number of lists or less. For example, in FIG.
  • the likelihood calculation unit 30 includes a first likelihood calculation unit as n + 1 parallel circuits from 200-0 to 200-n, but one or more first likelihood calculation units. Only one of them may be provided, and one or more of the first likelihood calculation units may perform n + 1 likelihood calculation processes in a time division. Similarly, the likelihood calculation unit provided with two or more in the first likelihood calculation unit may be processed by time division. Similarly, the polar coding unit 22 and the bit arrangement changing unit 23 each include one or more circuits, and can be processed in a time division manner.
  • the number of each parallel mounting circuit of the decoding circuit 2 of the present embodiment is not limited to the example shown in FIG. 8, and can be arbitrarily set and mounted.
  • the decoding circuit 2 of the present embodiment implements a decoding circuit capable of decoding the polar code having the maximum code length N, and the control unit 24 controls the necessary likelihood calculation and list processing.
  • the code length can be easily and dynamically controlled.
  • Each part constituting the decoding circuit 2 can be realized by a processing circuit which is dedicated hardware.
  • Each part constituting the decoding circuit 2 is realized by, for example, the processing circuit 130 shown in FIG.
  • the processing circuit 130 may realize the functions of the respective parts constituting the decoding circuit 2 in different processing circuits 130, or all or a part of the functions of the respective parts are collectively 1 It may be realized by one or more processing circuits.
  • the processing circuit that realizes each part that constitutes the decoding circuit 2 may be a control circuit including a processor.
  • This control circuit is, for example, as shown in FIG. 7, a control circuit including a processor 140 and a memory 141.
  • these functions can be realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in memory 141.
  • the processor 140 reads the program from the memory 141 and executes it, the functions of each part of the decoding circuit 2 are realized. It can be said that these programs cause the computer to execute the procedure and method executed by the decoding circuit 2.
  • This program may be provided by a storage medium or a communication medium.
  • Each function of each part of the decoding circuit 2 may be partially realized by dedicated hardware and partly realized by software or firmware. That is, each function of each part of the decoding circuit 2 may be realized by a combination of a processing circuit, which is dedicated hardware, and a control circuit.
  • FIG. 9 is a flowchart showing an example of the decoding processing procedure of the present embodiment.
  • the decoding circuit 2 decodes by the list-type sequential removal decoding method.
  • the control unit 24 as an initial setting of the decoding process, corresponding to the decoding process for the bit number n m and the code length N t corresponding to the decoding process of the maximum code length N
  • the bit number nt to be used is set to 0, which is the initial value, and the decoding process is performed.
  • the control unit 24 determines whether or not the bit number nm is the bit position corresponding to the code word having the code length N t , that is, the remainder Mod ( nm , N /) obtained by dividing nm by N / N t. It is determined whether or not N t ) is 0 (step S1). If Mod ( nm , N / N t ) is not 0 (step S1 No), the bit number nm is counted up by 1 (step S10), and the process of step S1 is performed again.
  • step S2 When Mod ( nm , N / N t ) is 0 (step S1 Yes), the control unit 24 executes the likelihood calculation process (step S2). Specifically, the control unit 24, in response to N t, each likelihood calculation portion of the first likelihood calculator 200-0 ⁇ 200-n and the first likelihood calculator 200-0 ⁇ in 200-n Instruct the likelihood calculation unit required for the process to execute the process. As a result, the likelihood calculation process according to N t is performed.
  • the list processing unit 21 executes a list decoding process for determining decoding candidates based on the likelihood calculation result (step S3).
  • the bit arrangement changing units 23-0 to 23-n perform decoding bit rearrangement processing on the decoding candidates determined by the list processing unit 21 (step S4). Specifically, the bit arrangement changing units 23-0 to 23-n rearrange the bits so as to extend the decoding candidates determined by the list processing unit 21 to the bit sequence of N bits.
  • step S5 the polar coding units 22-0 to 22-n perform a decoding bit coding process.
  • the control unit 24 causes the list processing unit 21 to output the decoding candidate to the decoding bit selection unit 25, and the decoding bit selection unit 25 causes the decoding bit selection unit 25 to output the decoding result based on the decoding candidate.
  • the decoding result selection process for confirming is performed (step S8).
  • the frozen bit removal unit 26 performs a frozen bit removal process for removing frozen bits from the decoding result determined by the decoding bit selection unit 25 (step S9).
  • the control unit 24 controls the likelihood calculation process, it is possible to share the decoding circuit having the maximum code length N and decode the polar code having a plurality of code lengths. Therefore, it is possible to suppress an increase in the circuit scale and perform decoding corresponding to a polar code having a plurality of code lengths. Further, since the number of sequential decodings can be limited to N t times, the processing delay of the circuit designed and constructed according to the code length N t can be realized. As described above, when the number of lists L is 1, the list-type sequential removal decoding method is equivalent to the sequential removal decoding method. Therefore, the flowchart shown in FIG. 9 also includes the case of the sequential removal decoding method. It is a flowchart.
  • FIG. 10 is a block diagram showing a configuration example of the coding circuit according to the third embodiment.
  • the coding circuit 1 that generates a non-systematic polar code has been described, but in the present embodiment, the coding circuit 1a that generates a systematic polar code will be described.
  • the components having the same functions as those of the first embodiment are designated by the same reference numerals as those of the first embodiment, and the duplicate description will be omitted.
  • the points different from those of the first embodiment will be mainly described.
  • the coding circuit 1a includes a frozen bit addition unit 10, a bit arrangement changing unit 11, a polar coding unit 12, a frozen bit conversion unit (frozen bit conversion unit) 80, a polar coding unit 81, and thinning out.
  • a processing unit 82 is provided. Similar to the first embodiment, the coding circuit 1a can generate a polar code having a code length of up to N bits. It is possible to generate a polar code having a code length of N t bits specified or set among code lengths of N bits or less.
  • frozen bit addition unit 10 the bit arrangement change unit 11, and the polar coding unit 12 are the same as those in the first embodiment, and thus the description thereof will be omitted.
  • frozen bit conversion unit 80 the bit sequence of the code word of N t bits, replacing the bit position in the bit-reversed order of the bit position of the frozen bits be set before encoding of polar codes frozen bits.
  • the bit inversion order is the order of the indexes in which the bit order is reversed, such as converting the binary display of the bit index from the MSB (Most Significant Bit) to the LSB (Least Significant Bit) in reverse. It shows that.
  • a 4-bit bit sequence such as [b 4 , 0, b 4 , 1, b 4 , 2, b 4, 3 ], i in b 4, i indicates the bit index.
  • 0,1,2,3 in decimal notation becomes 00,01,10,11 in binary notation, respectively.
  • the order is such that the MSB is the leftmost and the LSB is the rightmost, but if this bit order is reversed, 00, 01, 10, and 11 are 00, 10, 01, and 11, respectively. It becomes.
  • the frozen bit conversion unit 80 replaces the positions of bit indexes 0, 4, 2, and 1 with frozen bits in the code word 51 of c8.
  • c8 [c 8 , 0, c 8 , 1, ..., c 8 , 7] to [0, 0, 0, c 8 , 3, 0, c]. 8,5 , c8,6 , c8,7 ].
  • [0,0,0, c 8,3, 0 , c 8,5, c 8 , 6, c 8,7 outputs a 0,0,0,0,0,0,0,0].
  • the frozen bit conversion unit 80 freezes the bit corresponding to the position where the frozen bit is added by the frozen bit addition unit 10 with respect to the result in which the second series is encoded by the polar coding unit 12.
  • a third series is generated by converting to bits.
  • the frozen bit conversion unit 80 uses the frozen bit addition unit 10 for the bit sequence corresponding to the code word having the second code length among the results in which the second sequence is encoded by the polar coding unit 12. Replaces the position in the bit inversion order of the bit position to which is added with a frozen bit.
  • the polar coding unit 81 which is the second polar coding unit, performs polar coding on the third series input from the frozen bit conversion unit 80 in the same manner as the polar coding unit 12. Similar to the thinning processing unit 13, the thinning processing unit 82 codes the N t bits corresponding to the positions arranged by the bit arrangement changing unit 11 for each N / N t from the bit sequence output from the polar coding unit 81. Extract as a word and output.
  • the bit arrangement changing unit 11 arranges the above-mentioned bit sequence of 8 bits for each N / N t in the 16-bit bit sequence.
  • the bit arrangement changing unit 11 has a 16-bit bit sequence [f 0 , 0, f 1 , 0, f 2 , 0, b 4 , 0, 0, f 3 , 0, b 4 , 1, 0, 0, b 4 , 2, 0, b 4 , 3, 0] is input to the polar coding unit 12.
  • the polar coding unit 12 performs polar coding with a bit length of 16 bits to obtain a coding result [f 0 ⁇ f 1 ⁇ f 2 ⁇ b 4,0 ⁇ f 3 ⁇ b 4,1 ⁇ b 4,2.
  • ⁇ B 4,3 , f 3 ⁇ b 4,1 ⁇ b 4,2 ⁇ b 4,3 , f 2 ⁇ b 4,0 ⁇ b 4,2 ⁇ b 4,3 , b 4,2 ⁇ b 4, 3 , f 1 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,3 , b 4,1 ⁇ b 4,3 , b 4,0 ⁇ b 4,3 , b 4,3,0,0,0 , 0,0,0,0,0] is output.
  • " ⁇ " indicates an exclusive OR operation.
  • the position in the bit inversion order of the position where the frozen bit is arranged in the part 10 is replaced with the frozen bit.
  • the 16-bit sequence after replacement by the frozen bit conversion unit 80 is [f 0 , f 3 , f 2 , b 4 , 2 ⁇ b 4 , 3, f 1 , b 4 , 1 ⁇ b 4 , 3, b 4, 0 ⁇ b 4,3 , b 4,3 , 0,0,0,0,0,0,0,0].
  • the polar coding unit 81 performs polar coding on the bit string replaced by the frozen bit conversion unit 80, and performs polar coding on the 16-bit bit sequence [f 0 ⁇ f 1 ⁇ f 2 ⁇ f 3 ⁇ b 4,0 ⁇ b. 4,1 ⁇ b 4,2,0 , f 1 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,3,0 , f 2 ⁇ b 4,0 ⁇ b 4,2 ⁇ b 4,3,0 , B 4,0,0 , f 3 ⁇ b 4,1 ⁇ b 4,2 ⁇ b 4,3,0 , b 4,1 , 0, b 4,2,0 , b 4,3,0 ] Output.
  • the thinning processing unit 82 extracts the bit sequence at the position where the 8-bit sequence is arranged by the bit arrangement changing unit 11 from the bit sequence output from the polar coding unit 81, and [f 0 ⁇ f 1 ⁇ f 2 ⁇ f 3 ⁇ B 4,0 ⁇ b 4,1 ⁇ b 4,2 , f 1 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,3 , f 2 ⁇ b 4,0 ⁇ b 4,2 ⁇ b 4, 3 , b 4,0 , f 3 ⁇ b 4,1 ⁇ b 4,2 ⁇ b 4,3 , b 4,1 , b 4,2 , b 4,3 ] is output.
  • the bit sequence output from the thinning processing unit 82 is an input sequence before the frozen bit is added by the frozen bit addition unit 10 [b 4 , 0, b 4 , 1, b 4 , 2, b. 4, 3] appears at the positions of bit indexes 3, 5, 6, and 7. Therefore, the coding circuit 1a can complete the systematic polar coding process by the above process.
  • the extraction of rearrangement and bit tailored to the code length N t by performing, for a power of N t of N following 2, for performing encoding of the code length N t, while suppressing an increase in circuit scale can be easily dynamically changed the code length ..
  • the result encoded by the polar coding unit 12 is input to the thinning processing unit 82 via the frozen bit conversion unit 80 and the polar coding unit 81, but is input to the thinning processing unit 82. It can be said that the input data is based on the result encoded by the polar coding unit 12. Therefore, also in the present embodiment, the thinning processing unit 82 generates the codeword having the second code length by the thinning processing based on the result in which the second series is encoded by the polar coding unit 12. become.
  • Each part constituting the coding circuit 1a of the present embodiment can be realized by a processing circuit which is dedicated hardware.
  • Each part constituting the coding circuit 1a is realized by, for example, the processing circuit 130 shown in FIG. 6, as in the first embodiment.
  • the functions of the respective parts constituting the coding circuit 1a may be realized by different processing circuits 130, or all or a part of the functions of these parts may be collectively realized by one or a plurality of processing circuits. good.
  • the processing circuit that realizes each part that constitutes the coding circuit 1a may be a control circuit including a processor.
  • the control circuit includes a processor 140 and a memory 141, as shown in FIG. 7, as in the first embodiment.
  • these functions can be realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in memory 141.
  • the processor 140 reads the program from the memory 141 and executes it, the functions of each part of the coding circuit 1a are realized. It can be said that these programs cause a computer to execute the procedure and method executed by the coding circuit 1a.
  • This program may be provided by a storage medium or a communication medium.
  • Each function of each part of the coding circuit 1a may be partially realized by dedicated hardware and partly realized by software or firmware.
  • the polar coding units 12 and 81 realize their functions with dedicated hardware, and the frozen bit addition unit 10, the bit arrangement changing unit 11, the frozen bit conversion unit 80, and the thinning processing unit 82 are controlled by a control circuit. It is possible to realize the function.
  • each function of each part of the coding circuit 1a may be realized by a combination of a processing circuit, which is dedicated hardware, and a control circuit.
  • FIG. 11 is a block diagram showing a configuration example of the decoding circuit according to the fourth embodiment.
  • the decoding circuit 2a shown in FIG. 11 executes the decoding process of the list-type sequential removal decoding method corresponding to the systematic polar code.
  • the first likelihood calculation unit 200-0 to 200-n the likelihood calculation unit 30, the list processing unit 21, the polar coding unit 22-0 to 22-n, and the bits. It includes a rearrangement changing unit 23-0 to 23-n, a control unit 24, a decoding bit selection unit 25, a frozen bit removal unit 26, and a systematic polar processing unit 90.
  • the part 25 and the frozen bit removing part 26 are the same as those in the second embodiment. Components having the same functions as those of the second embodiment are designated by the same reference numerals as those of the second embodiment, and duplicate description will be omitted.
  • the points different from those of the second embodiment will be mainly described.
  • the difference between the decoding circuit 2a of the present embodiment and the decoding circuit 2 of the second embodiment, that is, the decoding circuit 2 shown in FIG. 8 is that the decoding circuit 2a includes a systematic polar processing unit 90 that performs decoding processing of the systematic polar code.
  • the systematic polar processing unit 90 includes a bit arrangement changing unit 900-0 to 900-n, a polar coding unit 901-0 to 901-n, and a thinning processing unit 902-0 to 902-n.
  • the list processing unit 21 outputs each of the L decoding candidates to the corresponding bit arrangement changing units 900-0 to 900-n, and the decoding bit selection unit 25 outputs the L decoding candidates. Outputs likelihood information such as path metrics that indicate the likelihood of.
  • the bit arrangement changing units 900-0 to 900-n are the decoding candidates output from the list processing unit 21 for each N / N t bit, similarly to the bit arrangement changing units 23-0 to 23-n. A bit sequence of N bits is generated by arranging.
  • the polar coding units 901-0 to 901-n are the polar coding units 22-0 to 22-n with respect to the N-bit bit sequence generated by the corresponding bit arrangement changing units 900-0 to 900-n.
  • Thinning section 902-0 ⁇ 902-n like the thinning processing unit 13 of the encoding circuit 1 of the first embodiment, and extracts the N t bits of the forward index of the bit sequence after coding is small, the extraction The generated bit sequence is output to the decoding bit selection unit 25.
  • the 8-bit sequence described in the third embodiment [f 0 ⁇ f 1 ⁇ f 2 ⁇ f 3 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,2 , f 1 ⁇ b 4,0 ⁇ b 4,1 ⁇ B 4,3 , f 2 ⁇ b 4,0 ⁇ b 4,2 ⁇ b 4,3 , b 4,0 , f 3 ⁇ b 4,1 ⁇ b 4,2 ⁇ b 4,3 , b 4, 1 , b 4 , 2, b 4, 3 ] is transmitted, and the decoding process 2a receives this signal to perform the decoding process.
  • the list-type sequential removal decoding is performed in the same manner as in the second embodiment, and when the decoding is performed without error, the list processing unit 21 sends the 8-bit sequence obtained by polar-coding the above 8-bit sequence.
  • [F 0 , f 3 , f 2 , b 4 , 2 ⁇ b 4 , 3, f 1 , b 4 , 1 ⁇ b 4 , 3, b 4 , 0 ⁇ b 4 , 3, b 4 , 3] Is output.
  • the bit arrangement changing units 900-0 to 900-n which are the second bit arrangement changing units, arrange the 8-bit series output from the list processing unit 21 for each N / Nt bit, thereby arranging the 16-bit series [f. 0 , 0, f 3 , 0, f 2 , 0, b 4 , 2 ⁇ b 4 , 3, 0, f 1 , 0, b 4 , 1 ⁇ b 4 , 3, 0, b 4 , 0 ⁇ b 4 , 3 , 0, b 4 , 3, 0] is generated and output to the corresponding polar coding units 901-0 to 901-n.
  • the polar coding units 901-0 to 901-n perform polar coding on the 16-bit series output from the corresponding bit arrangement changing units 900-0 to 900-n, and the coding result is [f 0. ⁇ F 1 ⁇ f 2 ⁇ f 3 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,2 , f 1 ⁇ b 4,0 ⁇ b 4,1 ⁇ b 4,3 , f 2 ⁇ b 4,0 ⁇ B 4,2 ⁇ b 4,3 , b 4,0 , f 3 ⁇ b 4,1 ⁇ b 4,2 ⁇ b 4,3 , b 4,1 , b 4,2 , b 4,3,0 , 0,0,0,0,0,0] is output to the corresponding thinning processing units 902-0 to 902-n.
  • bit arrangement changing units 900-0 to 900-n arrange the decoding candidates output from the list processing unit 21 at the same positions as the positions where the bit arrangement changing units 23-0 to 23-n arrange the decoding candidates. By doing so, a second bit sequence having a first code length is generated, and the polar coding units 901-0 to 901-n perform polar coding on the second bit sequence.
  • the thinning processing units 902-0 to 902-n are 8-bit bit sequences having a small bit index among the 16-bit bit sequences output from the polar coding units 901-0 to 901-n [f 0 ⁇ f 1 ⁇ ].
  • the decoding bit selection unit 25 is the bit at the position where the information bit is arranged in the coding circuit 1a in the bit sequence output from the thinning processing unit 902-0 to 902-n, that is, the bit indexes 3, 5, 6,. By extracting the bit of 7, [b 4 , 0, b 4 , 1, b 4 , 2, b 4, 3 ] is obtained. This coincides with the bit sequence of the 4-bit information bits before coding in the coding circuit 1a. As described above, it can be seen that the decoding circuit 2a of the present embodiment can perform decoding corresponding to the systematic polar code.
  • the bit sequence output from the list processing unit 21 is output as a decoding candidate for each list. Similar to the decoding bit selection unit 25 of the decoding circuit 2 of the second embodiment, the decoding bit selection unit 25 performs error detection for each decoding candidate when the information bit has been subjected to error detection. Decoding candidates without errors are selected and output, and when errors are detected from all the candidates, decoding candidates are selected using the likelihood information of the decoding candidates such as path metrics.
  • the decoding bit selection unit 25 selects and outputs a plausible decoding candidate using the likelihood information of the decoding candidate such as path metric.
  • the frozen bit removal unit 26 removes frozen bits and outputs K-bit information bits in the same manner as the frozen bit removal unit 26 of the decoding circuit 2 of the second embodiment.
  • FIG. 11 shows a configuration example in which a list-type sequential removal / decoding method is assumed and circuits that perform processing corresponding to each list are executed in parallel for a maximum number of L lists.
  • a number of circuits larger than the maximum number of lists L may be implemented, and each unit may be controlled so that the control unit 24 executes processing for the required number of lists.
  • the number of lists may be variable. In this case, the control unit 24 controls to operate each unit required for processing according to the number of lists. It is also possible to execute processing for the number of lists by time division using at least one parallel mounting circuit having a number of lists or less.
  • Each part constituting the decoding circuit 2a of the present embodiment can be realized by a processing circuit which is dedicated hardware.
  • Each part constituting the decoding circuit 2a is realized by, for example, the processing circuit 130 shown in FIG. 6, as in the second embodiment.
  • the functions of the respective parts constituting the decoding circuit 2a may be realized by different processing circuits 130, or all or a part of the functions of these parts may be collectively realized by one or a plurality of processing circuits. ..
  • the processing circuit that realizes each part that constitutes the decoding circuit 2a may be a control circuit including a processor.
  • the control circuit includes a processor 140 and a memory 141 as shown in FIG. 7, similarly to the decoding circuit 2 of the second embodiment.
  • these functions can be realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in memory 141.
  • the processor 140 reads the program from the memory 141 and executes it, the functions of each part of the decoding circuit 2a are realized. It can be said that these programs cause a computer to execute the procedure and method executed by the decoding circuit 2a.
  • This program may be provided by a storage medium or a communication medium.
  • each function of each part of the decoding circuit 2a may be partially realized by dedicated hardware and partly realized by software or firmware. In this way, each function of each part of the decoding circuit 2a may be realized by a combination of a processing circuit, which is dedicated hardware, and a control circuit.
  • FIG. 12 is a flowchart showing an example of the decoding processing procedure of the present embodiment.
  • the decoding circuit 2a decodes by the list-type sequential removal decoding method. Since steps S1 to S7 and step S10 are the same as those in the second embodiment, the description thereof will be omitted.
  • the code length can be dynamically changed by the control unit 24 controlling the likelihood calculation process according to the Nt bit.
  • the bit arrangement changing units 900-0 to 900-n perform the decoding bit arrangement change processing on the decoding candidates output from the list processing unit 21 (step S11). Specifically, the bit arrangement changing units 900-0 to 900-n generate a bit sequence of N bits by arranging decoding candidates output from the list processing unit 21 for each N / Nt bit. Output to the corresponding polar coding units 901-0 to 901-n.
  • the polar coding units 901-0 to 901-n perform decoding bit coding processing (step S12). Specifically, the polar coding units 901-0 to 901-n refer to the bit sequences output from the corresponding bit arrangement changing units 900-0 to 900-n with respect to the polar coding units 22-0 to 22-. The coding process is performed in the same manner as for n, and the coding result is output to the corresponding thinning processing units 902-0 to 902-n.
  • the thinning processing units 902-0 to 902-n perform bit thinning processing on the coding results output from the corresponding polar coding units 901-0 to 901-n (step S13).
  • thinning processing section 902-0 ⁇ 902-n of the encoding result of N bits, the N t bits bit index is small and extracted as a result of systematic polar decoding process, the decoded bit selector 25 Output.
  • Subsequent processes in steps S8 and S9 are the same as in the second embodiment.
  • control unit 24 controls the likelihood calculation process, so that the decoding circuit having the maximum code length N can be shared and the systematic polar code having a plurality of code lengths can be decoded. .. Therefore, it is possible to suppress an increase in the circuit scale and decode a systematic polar code having a plurality of code lengths.
  • FIG. 13 is a block diagram showing a configuration example of the decoding circuit according to the fifth embodiment.
  • the decoding circuit 2b shown in FIG. 13 can execute the decoding process corresponding to both the polar code and the systematic polar code by the list-type sequential removal decoding method.
  • a signal selection unit 112 is added to the decoding circuit 2a of the fourth embodiment, and the control unit 110 and the systematic polar processing unit are replaced with the control unit 24 and the systematic polar processing unit 90. It is the same as the decoding circuit 2a of the fourth embodiment except that the 111 is provided.
  • bit removing unit 26 is the same as that of the second embodiment and the fourth embodiment.
  • Components having the same functions as those of the fourth embodiment are designated by the same reference numerals as those of the fourth embodiment, and duplicate description will be omitted.
  • the points different from those of the fourth embodiment will be mainly described.
  • the control unit 110 of the present embodiment like the control unit 24 of the second embodiment and the fourth embodiment, includes each likelihood calculation unit, a list processing unit 21, a polar coding unit 22-0 to 22-n, and a polar coding unit 22-0 to 22-n.
  • the list-type sequential removal / decoding process by the bit arrangement changing units 23-0 to 23-n is controlled.
  • the operation of the decoding circuit 2b until the list-type sequential decoding process is completed is the same as the operation of the decoding circuit 2 of the second embodiment and the operation of the decoding circuit 2a of the fourth embodiment.
  • control unit 110 further selects either a polar code decoding process, that is, a processing result by the list processing unit 21, or a systematic polar code decoding process, that is, a processing result by the systematic polar processing unit 111.
  • the signal selection unit 112 selects one of the decoding candidate output from the list processing unit 21 and the decoding candidate output from the systematic polar processing unit 111 based on the instruction from the control unit 110, and the selected decoding candidate. Is output to the decoding bit selection unit 25.
  • control unit 110 stops the systematic polar processing unit 111, and the signal selection unit 112 selects the decoding candidate from the list processing unit 21 and causes the decoding bit selection unit 25 to perform the decoding process. Control to output. Further, when the systematic polar code decoding process is performed, the control unit 110 operates the systematic polar processing unit 111, and the signal selection unit 112 selects the decoding candidate from the systematic polar processing unit 111 to select the decoding bit. It is controlled to output to the unit 25.
  • the systematic polar processing unit 111 stops each circuit inside the systematic polar processing unit 111 when instructed to stop by the control unit 110, and when instructed to operate by the control unit 110, the systematic polar processing unit 111 inside the systematic polar processing unit 111. Operate each circuit.
  • the systematic polar processing unit 111 is the same as the systematic polar processing unit 90 of the fourth embodiment except that a function of switching between stop and operation is added based on an instruction from the control unit 110.
  • the decoding circuit 2b of the fourth embodiment capable of the above can be configured.
  • the list-type sequential removal decoding method has been exemplified as the decoding method of the present embodiment
  • FIG. 13 shows a configuration example in which a list-type sequential removal / decoding method is assumed and circuits that perform processing corresponding to each list are executed in parallel for a maximum number of L lists.
  • a number of circuits larger than the maximum number of lists L may be implemented, and each unit may be controlled so that the control unit 110 executes processing for the required number of lists.
  • the number of lists may be variable. In this case, the control unit 110 controls to operate each unit required for processing according to the number of lists. It is also possible to execute processing for the number of lists by time division using at least one parallel mounting circuit having a number of lists or less.
  • Each part constituting the decoding circuit 2b of the present embodiment can be realized by a processing circuit which is dedicated hardware.
  • Each part constituting the decoding circuit 2b is realized by, for example, the processing circuit 130 shown in FIG. 6, as in the second embodiment.
  • the functions of the respective parts constituting the decoding circuit 2b may be realized by different processing circuits 130, or all or a part of the functions of these parts may be collectively realized by one or a plurality of processing circuits. ..
  • the processing circuit that realizes each part that constitutes the decoding circuit 2b may be a control circuit including a processor.
  • the control circuit includes a processor 140 and a memory 141 as shown in FIG. 7, similarly to the decoding circuit 2 of the second embodiment.
  • these functions can be realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in memory 141.
  • the processor 140 reads the program from the memory 141 and executes it, the functions of each part of the decoding circuit 2b are realized. It can also be said that these programs cause the computer to execute the procedure and method executed by the decoding circuit 2b.
  • This program may be provided by a storage medium or a communication medium.
  • each function of each part of the decoding circuit 2b may be partially realized by dedicated hardware and partly realized by software or firmware. In this way, each function of each part of the decoding circuit 2b may be realized by a combination of a processing circuit, which is dedicated hardware, and a control circuit.
  • FIG. 14 is a flowchart showing an example of the decoding processing procedure of the present embodiment.
  • the decoding circuit 2b decodes by the list-type sequential removal decoding method will be described. Since steps S1 to S7 and step S10 are the same as those in the second embodiment, the description thereof will be omitted.
  • the code length can be dynamically changed by the control unit 110 controlling the likelihood calculation process according to the Nt bit.
  • step S14 the control unit 110 determines whether or not to perform the systematic polar code decoding process.
  • step S14 the control unit 110 activates the systematic polar processing unit 111 to execute the processes of steps S11 to S13.
  • the processing of steps S11 to S13 is the same as that of the fourth embodiment.
  • the control unit 110 executes the signal selection process (step S15), and causes the processes of steps S8 and S9 to be executed.
  • the processing of steps S8 and S9 is the same as that of the second embodiment and the fourth embodiment.
  • the control unit 110 controls the signal selection unit 112 to select the decoding candidate from the list processing unit 21 and output it to the decoding bit selection unit 25 when the polar code decoding process is performed.
  • the signal selection unit 112 is controlled to select the decoding candidate from the systematic polar processing unit 111 and output it to the decoding bit selection unit 25.
  • step S14 No When the polar code decoding process is performed (step S14 No), the control unit 110 advances the process to step S15.
  • the decoding circuit 2b of the present embodiment can be implemented by switching between the polarization processing of the polar code and the decoding process of the systematic polar code.
  • control unit 110 controls the likelihood calculation process, so that the decoding circuit having the maximum code length N can be shared and the systematic polar code having a plurality of code lengths can be decoded. .. Therefore, it is possible to suppress an increase in the circuit scale and decode a polar code having a plurality of code lengths, and it is possible to decode a systematic polar code having a plurality of code amounts.
  • FIG. 15 is a diagram showing a configuration example of the communication system according to the sixth embodiment.
  • the communication system of the present embodiment includes a communication device 3 which is a transmitting device and a communication device 5 which is a receiving device.
  • the communication device 3 includes the coding circuit 1 described in the first embodiment and a transmission unit 4 that transmits the result encoded by the coding circuit 1 as a radio signal.
  • the communication device 5 includes a receiving unit 6 for receiving the signal transmitted from the communication device 3 and a decoding circuit 2 described in the second embodiment for decoding the signal received by the receiving unit 6.
  • the code length of the polar code can be dynamically changed. Therefore, the code length can be changed according to the data length of the data transmitted and received between the communication device 3 and the communication device 5. Therefore, since the communication device 3 and the communication device 5 can omit highly complicated rate conversion processing such as puncturing and shortening, the load of transmission / reception processing and the processing delay can be prevented. Therefore, by using the coding circuit 1 of the first embodiment and the decoding circuit 2 of the second embodiment, rate conversion processing such as puncturing and shortening can be performed by using the coding circuit and the decoding circuit of the polar code having the maximum code length. The decoding delay can be shortened as compared with the case where it is performed. Further, as described in the first and second embodiments, one processing circuit can handle a plurality of code lengths, so that an increase in the circuit scale can be suppressed.
  • the communication device 3 is a polar coding unit 12 capable of coding a polar code having a first code length. It has a polar coding circuit. Then, the control circuit generates the first series by adding a frozen bit to the input signal, and the second code length and the second code length which is the code length of the polar code to be encoded and is equal to or less than the first code length. Generation of the second series by arranging the first series in the second series of the first code length according to the arrangement rule according to the ratio to the 1 code length, and to the polar coding circuit of the second series.
  • the communication device 3 is made to execute the input and the generation of the code word of the second code length by the thinning process based on the coding result by the polar coding circuit of the second series. Further, when these processes are realized by software, the program for controlling the communication device causes the communication device 3 to execute these processes.
  • the communication device 3 is a transmitting device and the communication device 5 is a receiving device, but both the communication device 3 and the communication device 5 function as the transmitting device and the receiving device. You may have.
  • a wireless communication system is illustrated as a communication system, but the present invention is not limited to this, and the communication device 3 and the communication device 5 may perform wired communication.
  • the communication device 3 includes the coding circuit 1 of the first embodiment and the communication device 5 includes the decoding circuit 2 of the second embodiment is illustrated, but the communication device 3 encodes.
  • the coding circuit 1a of the third embodiment may be provided instead of the circuit 1, and the communication device 5 may include the decoding circuit 2a instead of the decoding circuit 2.
  • the communication device 3 may include the coding circuit 1 and the coding circuit 1a, switch between the polar code and the systematic polar code for transmission, and the communication device 5 may include the decoding circuit 2b instead of the decoding circuit 2. ..
  • the coding circuits 1, 1a of the first and third embodiments and the decoding circuits 2, 2a and 2b of the second and fourth embodiments 2, 2a and 2b are applied to the communication system. These applications are not limited to communication systems.
  • the coding circuits 1, 1a of the first and third embodiments and the decoding circuits 2, 2a and 2b of the second and fourth embodiments 2, 2a and 2b are used for error correction in storage means such as an HDD (Hard Disk Drive) and a Flash memory. It may be applied to other technologies.
  • the configuration shown in the above embodiments is an example, and can be combined with another known technique, can be combined with each other, and does not deviate from the gist. It is also possible to omit or change a part of the configuration.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Error Detection And Correction (AREA)

Abstract

符号化回路（１）は、Ｎビットのpolar符号の符号化を行うことが可能なpolar符号化部（１２）と、入力信号に、フローズンビットを付加することにより第１系列を生成するfrozenビット付加部（１０）と、符号化対象のpolar符号の符号長であってＮビット以下のＮｔビットとＮビットとの比に応じた配置規則にしたがって、第１系列をＮビットの第２系列内に配置し、ＮｔビットがＮビット未満の場合には、第２系列内の第１系列を配置した位置以外のビット位置のビット値を０とすることにより、第２系列を生成し、第２系列をpolar符号化部（１２）へ入力するビット配置変更部（１１）と、を備え、第２系列のpolar符号化部（１２）による符号化結果に基づく間引き処理により、Ｎｔビットの符号語が生成される。

Description

符号化回路、復号回路、制御回路、記憶媒体および復号方法
　本開示は、polar符号の符号化回路、復号回路、制御回路、記憶媒体および復号方法に関する。
　通信を行う際には、通信経路で発生する雑音等で生じる誤りに対応すべく、誤り訂正技術を適用することが一般的になっている。誤り訂正符号の一方式であるpolar符号は、通信路分極という考え方に基づいて、シャノン限界に漸近する特性を実現することが可能である（下記非特許文献１参照）。polar符号は、ブロック符号の一種である。polar符号は、ブロック内のビットに対して、排他的論理和による結合と結合する組み合わせを変更するための配線変更とを繰り返すことで符号化される。符号の構成上、polar符号の符号長は、２の累乗（２ｍ（ｍは０以上の整数））の符号長となる。
　特許文献１には、polar符号の符号長が２の累乗になることを利用し、２の累乗ビットのデータを送受信する通信システムにおいて、送受信するデータのビット数に応じて、polar符号の符号長を変更することで、レート変換処理を省く通信システムが開示されている。本構成にすることで、パンクチャリング、ショートニングなどの複雑度の高いレート変換処理を省くことができるため、送受信処理の負荷および処理遅延などを軽減することが可能である。
特表２０１９－５３５１６３号公報
E.　Arikan,　"Channel　Polarization:　A　Method　for　Constructing　Capacity-Achieving　Codes　for　Symmetric　Binary-Input　Memoryless　Channels,"　IEEE　Transactions　on　Information　Theory,　vol.　55,　no.　7,　pp.　3051-3073,　Jul.　2009.
　しかしながら、従来の技術では、polar符号の符号長を切り替えることでレート変換処理を省くことは記載されているが、複数の符号長のpolar符号の符号化回路をどのように実装するかについては開示されていない。複数の符号長のそれぞれに対応するpolar符号の符号化回路を並列に実装することで複数の符号長のpolar符号の符号化回路を実現可能であるが、通信システムで想定されるビット数の組み合わせが多い場合には対応する符号長が多くなり、回路規模が増大するという問題がある。
　本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ複数の符号長のpolar符号に対応可能な符号化回路を得ることを目的としたものである。
　上述した課題を解決し、目的を達成するために、本開示にかかる符号化回路は、第１符号長のpolar符号の符号化を行うことが可能な第１polar符号化部と、入力信号に、フローズンビットを付加することにより第１系列を生成するフローズンビット付加部と、を備える。符号化回路は、さらに、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置し、第２符号長が第１符号長未満の場合には、第２系列内の第１系列を配置した位置以外のビット位置のビット値を０とすることにより、第２系列を生成し、第２系列を第１polar符号化部へ入力するビット配置変更部と、を備え、第２系列の第１polar符号化部による符号化結果に基づく間引き処理により、第２符号長の符号語が生成される。
　本開示によれば、回路規模の増大を抑制しつつ複数の符号長のpolar符号に対応することができるという効果を奏する。
実施の形態１にかかる符号化回路の構成例を示すブロック図 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝Ｎｔ＝１６） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎｔ＝８） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎｔ＝４） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎｔ＝２） 実施の形態１の専用のハードウェアである処理回路を示す図 実施の形態１の制御回路の一例を示す図 実施の形態２にかかる復号回路の構成例を示すブロック図 実施の形態２の復号処理手順の一例を示すフローチャート 実施の形態３にかかる符号化回路の構成例を示すブロック図 実施の形態４にかかる復号回路の構成例を示すブロック図 実施の形態４の復号処理手順の一例を示すフローチャート 実施の形態５にかかる復号回路の構成例を示すブロック図 実施の形態５の復号処理手順の一例を示すフローチャート 実施の形態６にかかる通信システムの構成例を示す図
　以下に、実施の形態にかかる符号化回路、復号回路、制御回路、記憶媒体および復号方法を図面に基づいて詳細に説明する。
実施の形態１．
　図１は、実施の形態１にかかる符号化回路の構成例を示すブロック図である。図１に示した符号化回路１は、非systematicなpolar符号を生成する。なお、以降では、非systematicなpolar符号をpolar符号と記載し、符号化前後で同じ情報ビット系列が現れるsystematicなpolar符号をsystematic　polar符号と記載する。
　図１に示した符号化回路１は、frozenビット付加部（フローズンビット付加部）１０、ビット配置変更部１１、polar符号化部１２、間引き処理部１３を備える。ここでは、情報ビットをＫビット、符号化回路１の対応可能な最大の符号長（最大符号長）をＮビット、符号化回路１が符号化を行うpolar符号の符号長をＮｔビットとしている。Ｎｔビットは、最大符号長Ｎビット以下の２の累乗の値のなかから選択可能である。
　frozenビット付加部１０は、入力信号に、polar符号化に伴う、フローズンビットと呼ばれる固定値を付加する。フローズンビットとは、polar符号の特徴である通信路分極より、符号化ブロック内のビット位置による通信容量の違いに着目し、通信容量の大きい箇所から情報ビットを配置し、情報ビット以外のＮｔ－Ｋビットを、例えば０のような固定値にしたものである。frozenビット付加部１０は、フローズンビットの付加が行われた後の第１系列がＮｔビットとなるように、フローズンビットを付加する。フローズンビットは他の誤り訂正方法のパリティビットのような冗長ビットにあたる。なお、本発明のフローズンビットの設定位置に関しては、上述の通信路分極の考え方に基づく手法以外にも、一般的に用いられる設定方法を用いることもでき、上述の例に限定されるものではない。
　以下、最大符号長を第１符号長とも呼び、符号長Ｎｔビットを第２符号長とも呼ぶ。ビット配置変更部１１は、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置することにより、第２系列を生成し、第２系列をpolar符号化部１２へ入力する。すなわち、ビット配置変更部１１は、frozenビット付加部１０によるフローズンビットの付加が行われた後の符号長Ｎｔビットの第１系列を最大符号長であるＮビットの第２系列へ拡張するとともにビットの並べ替えを行うビット配置処理を行う。ビット配置処理の配置規則は、例えば、Ｎｔビットの第１系列を、第２系列にＮ／Ｎｔビットごとに１ビットずつ配置し、第１系列のビットが配置されない部分の第２系列のビット値を０とするという規則である。すなわち、ビット配置変更部１１は、例えば、ＮｔがＮ未満の場合には、ＮをＮｔで割った商の値ごとのビット位置に、第１系列のビット値を第２系列に配置する。ビット配置変更部１１は、第２符号長が第１符号長と等しい場合、すなわちＮ＝Ｎｔの場合には、第１系列を第２系列としてpolar符号化部１２へ入力する。
　第１polar符号化部であるpolar符号化部１２は、第２系列に対して最大符号長であるＮビットのpolar符号化を行いＮビットの符号語を生成する。間引き処理部１３は、polar符号化部１２により生成された符号語から、符号化回路１の符号化結果すなわち符号化回路１が生成する最終的な符号語となるＮｔビットを選択して出力する。これにより、第２系列がpolar符号化部１２により符号化された結果に基づく間引き処理により、第２符号長の符号語が生成される。
　図２～図５は、本実施の形態のビット配置変更部１１、polar符号化部１２および間引き処理部１３の処理例を説明するための図である。図２～図５に示した例では、Ｎ＝１６、すなわち最大符号長を１６ビットとしている。
　図２に示した例は、Ｎ＝Ｎｔ＝１６であり、ビット配置変更部１１は上述したfrozenビット付加部１０から出力される第１系列をそのまま第２系列として出力する。第２系列は、polar符号化部１２へ入力される入力ビット系列４０である。図２では、入力ビット系列４０を、ｂ１６＝［ｂ１６，０，ｂ１６，１，…，ｂ１６，１５］とし、polar符号化部１２から出力される符号語４１をｃ１６＝［ｃ１６，０，ｃ１６，１，…，ｃ１６，１５］としている。
　polar符号は、排他的論理和による結合と結合する組み合わせを変更するための配線変更とを繰り返すことで符号化されるため、polar符号化部１２は、図２に示すように、複数の排他的論理和回路４２を備える。符号長２ｍのpolar符号の符号化回路では、２ｍ－１個の排他的論理和回路４２がｍ段に接続された構成となる。図２に示した例では、２ｍ－１個すなわち８個の縦に並んだ排他的論理和回路４２が、横方向に４段示されている。各段の排他的論理和回路４２の出力は、結合する組み合わせを変更する配線変更である組み換えが行われて次の段の入力に接続される。
　図２に示すように、Ｎ＝Ｎｔの場合は、ビット配置変更部１１によりビットの拡張および並び替えが行われていないので、polar符号化部１２から出力される符号語４１であるｃ１６＝［ｃ１６，０，ｃ１６，１，…，ｃ１６，１５］をそのまま符号化回路１の符号化結果として出力することができる。このため、間引き処理部１３は、polar符号化部１２から出力される符号語４１をそのまま符号化結果として出力する。
　図３に示した例は、Ｎｔ＝８であり、Ｎ／Ｎｔ＝２である。frozenビット付加部１０から出力される第１系列は８ビットである。第１系列を、ｂ８＝［ｂ８，０，ｂ８，１，…，ｂ８，７］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に２ビットごとにｂ８の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列５０としてpolar符号化部１２へ入力される。
　図３に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果を、８ビットのビット系列５３であるｂ’８＝［ｂ’８，０，ｂ’８，１，…，ｂ’８，７］とすると、ｂ’８の各ビットは、組み換え後に符号化処理部５４へ入力される。符号化処理部５４は、２段目以降の排他的論理和回路４２のうち、１段目の排他的論理和の結果が入力される部分である。符号化処理部５４は、８ビットすなわちＮｔビットのpolar符号の符号化回路と等価である。ビット値ｘと０との排他的論理和の結果はｘとなることから、ｂ’８はｂ８と等しい。このため、符号化処理部５４から出力される符号語５１であるｃ８＝［ｃ８，０，ｃ８，１，…，ｃ８，７］は、ｂ８を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語５１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、８ビットのpolar符号の符号化結果を出力することができる。符号語５１は、図３に示すように、連続するビット位置の第２符号長のビットである。
　図４に示した例は、Ｎｔ＝４であり、Ｎ／Ｎｔ＝４である。frozenビット付加部１０から出力される第１系列は４ビットである。第１系列を、ｂ４＝［ｂ４，０，ｂ４，１，…，ｂ４，３］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に４ビットごとにｂ４の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列６０としてpolar符号化部１２へ入力される。
　図４に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果は、４ビットのビット系列ｂ’４＝［ｂ’４，０，ｂ’４，１，…，ｂ’４，３］のビット間にそれぞれ０が挿入された８ビットのビット系列６２となる。ビット系列６２に対する２段目の排他的論理和回路４２による排他的論理和の結果であるビット列６３をｂ’’４＝［ｂ’’４，０，ｂ’’４，１，…，ｂ’’４，３］とすると、ｂ’’４の各ビットは、組み換え後に符号化処理部６４へ入力される。符号化処理部６４は、３段目以降の排他的論理和回路４２のうち、ビット系列６２の排他的論理和の結果が入力される部分である。符号化処理部６４は、４ビットすなわちＮｔビットのpolar符号の符号化回路と等価である。ｂ’’４はｂ４と等しくなるため、符号化処理部６４から出力される符号語６１であるｃ４＝［ｃ４，０，ｃ４，１，…，ｃ４，３］は、ｂ４を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語６１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、４ビットのpolar符号の符号化結果を出力することができる。
　図５に示した例は、Ｎｔ＝２であり、Ｎ／Ｎｔ＝８である。frozenビット付加部１０から出力される第１系列は２ビットである。第１系列を、ｂ２＝［ｂ２，０，ｂ２，１］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に８ビットごとにｂ２の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列７０としてpolar符号化部１２へ入力される。
　図５に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果は、２ビットのビット系列ｂ’２＝［ｂ’２，０，ｂ’２，１］のビット間にそれぞれ３つの０が挿入された８ビットのビット系列７２となる。ビット系列７２に対する２段目の排他的論理和回路４２による排他的論理和の結果であるビット系列７３は、２ビットのビット系列ｂ’’２＝［ｂ’’２，０，ｂ’’２，１］のビット間に０が挿入された４ビットのビット系列となる。ビット系列７３に対する３段目の排他的論理和回路４２による排他的論理和の結果であるビット系列７４は、ｂ’’’２＝［ｂ’’’２，０，ｂ’’’２，１］として、組み換え後に符号化処理部７５へ入力される。符号化処理部７５は、４段目の排他的論理和回路４２のうち、ビット系列７３の排他的論理和の結果が入力される部分である。符号化処理部７５は、２ビットすなわちＮｔビットのpolar符号の符号化回路と等価である。ｂ’’’２はｂ２と等しくなるため、符号化処理部７５から出力される符号語７１であるｃ２＝［ｃ２，０，ｃ２，１］は、ｂ２を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語７１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、２ビットのpolar符号の符号化結果を出力することができる。
　以上のように、符号化回路１は、ビット配置変更部１１において、Ｎ／Ｎｔごとにfrozenビット付加部１０から出力される第１系列を拡張して並び替えてＮビットの第２系列を生成し、Ｎビットのpolar符号化結果を間引き処理部１３において間引きすることで、Ｎビット以下の複数の符号長のpolar符号化を実施することができる。すなわち、本実施の形態では、Ｎ＝２ｍ（ｍは１以上の整数）とすると、２ビットから２ｍまでの２の累乗のビット数の符号長のpolar符号化を、１つの回路を共有して実行できる。
　なお、図２から図５では、Ｎ＝１６の例を示したが、Ｎが１６より大きい場合でも、Ｎが１６未満の場合でも、Ｎ＝１６と同様にＮビットへの拡張と間引きを行うことで、１つの回路を用いて、複数の符号長のpolar符号化を実施することができる。また、図２から図５に示したpolar符号化部１２の構成は一例であり、polar符号化部１２へ入力されるビット系列が入力される位置、polar符号化部１２内の各排他的論理和回路４２から配線変更のための接続などは図２から図５に示した例に限定されない。入力される位置、配線接続などが異なることにより上述したｃ８，ｃ４，ｃ２などの各ビットが出力されるビット位置が図２から図５に示した例と異なったとしても、間引き処理部１３がｃ８，ｃ４，ｃ２に対応するビット位置のビットを選択して出力すれば、図２から図５に示した例と同様の結果を得ることができる。
　例えば、図３に示した構成例から、ｂ８のビット系列の各要素を１ビットずつ下にずらすことにより、０値５２とｂ８の各要素とを入れ替えた場合を想定する。この場合、排他的論理和計算および組み換えの後に、ｂ’８のビット系列は図３の符号化処理部５４より下に配置される符号化処理部５４と等価の部分に入力されることになる。したがって、間引き処理部１３は、polar符号化部１２から出力されるビット系列のうち、符号化処理部５４と等価の部分から出力されるビットを選択して出力すればよい。
　本実施の形態の符号化回路１は、外部からのＮｔの指示が入力される、または内部に保持するＮｔの値が変更されることで、符号長Ｎｔに応じたpolar符号化を実施することができる。このように、本実施の形態の符号化回路１は、符号長を動的に変更できるので、１つの回路を共用して符号長の切り替えを実施することができ、回路規模の増大を抑制することができる。
　次に、本実施の形態の符号化回路１を実現するためのハードウェアについて説明する。符号化回路１を構成する各部は、専用のハードウェアである処理回路で実現することが可能である。図６は、本実施の形態の専用のハードウェアである処理回路を示す図である。符号化回路１を構成する各部は、例えば、図６に示す処理回路１３０により実現される。
　処理回路１３０は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）またはこれらを組み合わせたものが該当する。符号化回路１を構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
　符号化回路１を構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。図７は、本実施の形態の制御回路の一例を示す図である。図７に示すように、制御回路はプロセッサ１４０およびメモリ１４１を備える。符号化回路１を構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、符号化回路１の各部の機能が実現される。これらのプログラムは、符号化回路１が実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。
　ここで、メモリ１４１は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　Read　Only　Memory）、ＥＥＰＲＯＭ（登録商標）（Electrically　Erasable　Programmable　Read　Only　Memory）といった不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital　Versatile　Disk）等が該当する。
　符号化回路１の各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。polar符号化部１２については専用のハードウェアでその機能を実現し、frozenビット付加部１０、ビット配置変更部１１、間引き処理部１３についてはプロセッサおよびメモリでその機能を実現することが可能である。このように、符号化回路１の各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。
実施の形態２．
　図８は、実施の形態２にかかる復号回路の構成例を示すブロック図である。図８に示した復号回路２は、polar符号の代表的な復号方法であるリスト型逐次除去復号法（ＳＣＬＤ：Successive　Cancellation　List　Decoding）の処理を実行する。リスト型逐次除去復号法は、逐次復号法の一例である。
　本実施の形態の復号回路２は、Ｎビット以下の符号長のpolar符号の復号を行うことができる。詳細には、Ｎ＝２ｍとすると、２ビットから２ｍまでの２の累乗のビット数の符号長のpolar符号の復号を、符号長を切り替えて実施することができる。本実施の形態の復号回路２は、例えば、外部からのＮｔの指示が入力される、または内部に保持するＮｔの値が変更されることで、符号長Ｎｔに応じた復号を実施することができる。復号回路２は、実施の形態１の符号化回路１により符号化されたpolar符号を復号してもよいし、実施の形態１の符号化回路１以外の符号化回路によって生成されたpolar符号を復号してもよい。
　図８に示すように、本実施の形態の復号回路２は、リスト処理部２１、尤度算出部３０、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５、frozenビット除去部２６を備える。０～ｎのｎ＋１は、第１尤度計算部の数を示す。ｎ＋１は、例えば、リスト型逐次除去復号法で想定される最大の復号候補数を示すリスト数をＬとすると、ｎ＋１はＬ未満であってもよい。ｎ＋１がＬの場合、第１尤度計算部、polar符号化部およびビット配置変更部は、リスト数Ｌ分並列に設けられることになる。polar符号化部２２－０～２２－ｎのそれぞれを個別に区別せずに示すときは、polar符号化部２２と記載し、ビット配置変更部２３－０～２３－ｎのそれぞれを個別に区別せずに示すときは、ビット配置変更部２３と記載する。
　尤度算出部３０は、Ｎビットのpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、Ｎｔビットのpolar符号に対応する尤度情報を算出する。尤度算出部３０は、第１尤度計算部２００－０～２００－ｎを備える。第１尤度計算部２００－０～２００－ｎは、復号の対象となる入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎ＝Ｎｔに対応する尤度情報を計算する。尤度情報は、リスト処理部２１で復号候補を確定するための情報である。以下では、入力信号が対数尤度比（ＬＬＲ：Log　Likelihood　Ratio）である例を説明するが、入力信号がＬＬＲでない場合も、同様な処理を行うことができる。入力信号は、尤度、確率等の軟判定情報であってもよい。
　第１尤度計算部２００－０～２００－ｎは同様の構成である。以下、第１尤度計算部２００－０～２００－ｎのそれぞれを個別に区別せずに示すときは、第１尤度計算部２００と記載する。
　第１尤度計算部２００は、第２尤度計算部２０１－０，２０１－１と、ＸＯＲ計算部（排他的論理和演算部）２０３と、を備える。第２尤度計算部２０１－０，２０１－１は同様の構成である。第２尤度計算部２０１－０，２０１－１のそれぞれは、入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎｔ＝Ｎ／２に対応する尤度情報を計算する。ＸＯＲ計算部２０３は、第２尤度計算部２０１－０から出力される尤度情報と第２尤度計算部２０１－１から出力される尤度情報とpolar符号化部２２から出力される復号途中の情報とを用いてＬＬＲの排他的論理和演算を実施し、計算結果をリスト処理部２１へ出力する。以下、第２尤度計算部２０１－０，２０１－１のそれぞれを個別に区別せずに示すときは、第２尤度計算部２０１と記載する。
　第２尤度計算部２０１は、第３尤度計算部２０２－０，２０２－１と、ＸＯＲ計算部（排他的論理和演算部）２０４と、を備える。第３尤度計算部２０２－０，２０２－１は同様の構成である。第３尤度計算部２０２－０，２０２－１のそれぞれは、入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎｔ＝Ｎ／４に対応する尤度情報を計算する。ＸＯＲ計算部２０４は、第３尤度計算部２０２－０から出力される尤度情報と第３尤度計算部２０２－１から出力される尤度情報とpolar符号化部２２から出力される復号途中の情報とを用いてＬＬＲの排他的論理和演算を実施し、計算結果を第２尤度計算部２０１により計算された尤度情報としてＸＯＲ計算部２０３へ出力する。以下、第３尤度計算部２０２－０，２０２－１のそれぞれを個別に区別せずに示すときは、第３尤度計算部２０２と記載する。
　図８では、図示を省略しているが、Ｎが１６の場合、すなわちｍが４の場合、第３尤度計算部２０２は、Ｎｔ＝Ｎ／８に対応する尤度情報を計算する２つの第４尤度計算部と、ＸＯＲ計算部（排他的論理和演算部）とを備える。同様に、ｍが５以上の場合には、Ｎｔ＝２に対応する尤度情報を計算する第ｉ尤度計算部を最小単位とし、各尤度計算部が２つの尤度計算部と１つのＸＯＲ計算部とを入れ子状に備えることを、最小単位の第ｉ尤度計算部が得られるまで繰り返す構成となる。Ｎ＝１６の場合には、ｉは４となるため、第３尤度計算部２０２－０，２０２－１が２つの第４尤度計算部およびＸＯＲ計算部を備える構成となる。なお、Ｎ＝４の場合には、第２尤度計算部２０１－０，２０１－１が、Ｎｔ＝４／２＝２に対応する尤度情報を計算するため、第２尤度計算部２０１－０，２０１－１は第３尤度計算部２０２－０，２０２－１およびＸＯＲ計算部２０４を備えない。以下、Ｎ＝１６の場合を例に挙げて説明する。Ｎ＝１６の場合には、上述したように第４尤度計算部が最小単位の尤度計算部となる。なお、Ｎの値により、ｉの値である入れ子の段数は異なり、ｉ＝ｍとなる。したがって、Ｎ＝３２の場合には、第５尤度計算部が最小単位の尤度計算部となり、第４尤度計算部はＮｔ＝４に対応する尤度計算部となるといったように、各段の尤度計算部に対応するＮｔの値は、Ｎの値によって異なる。第１～第５尤度計算部などの各尤度計算部を区別せずに示すときには、尤度計算部と記載する。
　以上のように、尤度算出部３０は、ｌｏｇ２Ｎをｍとするとき、２つの尤度情報の排他的論理和を算出する第（ｉ＋１）尤度計算部と、２つの第（ｉ＋１）尤度計算部により算出された２つの排他的論理和の排他的論理和を算出する第ｉＸＯＲ計算部と、を備える第ｉ尤度計算部を、ｉ＝１からｉ＝ｍ－１まで階層的に備える。
　Ｎｔ＝２に対応する尤度情報を計算する最小単位の尤度計算部である第４尤度計算部は、入力される２つのＬＬＲの排他的論理和を計算する回路である。第４尤度計算部は、入力される２つのＬＬＲの排他的論理和を第３尤度計算部２０２の図示しないＸＯＲ計算部およびリスト処理部２１へ入力する。最小単位の尤度計算部は、例えば、実施の形態１の図５に示した符号化処理部７５によって符号化されたpolar符号に対応する尤度情報を計算する回路である。
　Ｎｔ＝４に対応する第３尤度計算部２０２の図示しないＸＯＲ計算部は、２つの第４尤度計算部からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をＸＯＲ計算部２０３およびリスト処理部２１へ入力する。第３尤度計算部２０２は、例えば、実施の形態１の図４に示した符号化処理部６４によって符号化されたpolar符号に対応する尤度情報を計算する回路である。
　Ｎｔ＝８に対応する第２尤度計算部２０１のＸＯＲ計算部２０４は、２つの第３尤度計算部２０２からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をＸＯＲ計算部２０３およびリスト処理部２１へ入力する。第２尤度計算部２０１は、例えば、実施の形態１の図３に示した符号化処理部５４によって符号化されたpolar符号に対応する尤度情報を計算する回路である。
　Ｎｔ＝１６に対応する第１尤度計算部２００のＸＯＲ計算部２０３は、２つの第２尤度計算部２０１からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をリスト処理部２１へ入力する。第１尤度計算部２００は、１６ビットの符号長のpolar符号の尤度情報を算出する回路である。
　Ｎ＝１６の場合、Ｎｔ＝２に対応する尤度情報を計算する最小単位の尤度計算部は、１つのリストに対応する１つの第１尤度計算部２００につき、８（＝Ｎ／２）個実装され得る。したがって、最大ＮビットのＬＬＲを復号回路２の入力信号として入力することができる。また、Ｎ＝１６の場合、Ｎｔ＝４に対応する第３尤度計算部２０２は、１つの第１尤度計算部２００につき４（＝Ｎ／４）個実装され得る。また、Ｎ＝１６の場合、Ｎｔ＝８に対応する第２尤度計算部２０１は、１つの第１尤度計算部２００につき２（＝Ｎ／８）個実装され得る。
　復号回路２における復号は、最小単位の尤度計算部に、復号対象の入力信号が入力されることにより開始される。そして、リスト数Ｌ分並列に実装され得る第１尤度計算部２００のそれぞれからの計算結果である尤度情報がリスト処理部２１へ入力されるように配線をつなげることで、符号長Ｎｔまでの尤度計算処理を実行できる尤度計算部が構成できる。最大符号長Ｎ＝１６の場合を想定すると、１つのリストあたりすなわち１つの第１尤度計算部２００あたり、Ｎｔの値がそれぞれ１６，８，４，２に対応する第１～第４尤度計算部からリスト処理部２１に尤度情報の計算結果が入力される配線が繋がり、これらの配線のうち最低１つから尤度情報が入力される。このように、１つのリストあたりの第１尤度計算部２００からリスト処理部２１への配線数は、第１尤度計算部２００の入れ子の段数ｌｏｇ２Ｎとなる。したがって、リスト数Ｌ分第１尤度計算部２００が並列される場合には、合計Ｌ×ｌｏｇ２Ｎ本の配線がつながることになる。
　逐次除去復号法は、入力されたＬＬＲおよび復号途中の復号結果を用いた尤度計算、尤度の計算結果を用いて、復号候補を１ビット分確定させる処理、確定した復号候補の再符号化を繰り返しながら、１ビットずつ確定していく方法である。リスト型逐次除去復号法は、尤度計算結果を基にして、残存するリストの復号候補に対して、確定させるビットが０もしくは１である２通りの復号候補を想定し、想定される復号候補の尤もらしさを表すパスメトリック等の情報を計算する。そのため、逐次復号が進むにつれ、リスト数が倍々になる。このリスト数が、最大リスト数以下なら、全てのリスト（復号候補）を保持、最大リスト数以上の場合には、最大リスト数まで、リスト（復号候補）をパスメトリック等の尤もらしさを示す情報を基にし、復号候補から削除する処理が追加される。図８に示した回路構成の０～ｎのｎ＋１並列は、異なるリストの処理をそれぞれ並列に処理する形を想定したものである。リスト処理部２１は、リスト型逐次除去復号法の尤度計算（尤度算出部３０の処理）および復号候補の再符号化（polar符号化部２２の処理）の各処理を除く、復号候補の確定およびパスメトリック等のリストの尤もらしさを示す情報の算出、復号候補（リスト数）の管理を行う処理部である。本実施の形態のリスト処理部２１は、上述した処理に、指定されたまたは設定されたＮｔの値に応じて、対応する尤度計算部の計算結果を選択する処理を追加した処理を、リスト型逐次除去復号法の復号処理として実行する復号処理部である。
　なお、制御部２４が、Ｎｔの値に応じて尤度情報の計算が必要な尤度計算部へ、計算結果の書き込み位置を指示し、リスト処理部２１が当該書き込み位置からデータを読み出すことによりリストごとの計算結果の入力が行われてもよいし、全尤度計算部が計算結果をリスト処理部２１へ出力しリスト処理部２１が、制御部２４からの情報に基づいて必要な計算結果を選択して用いてもよい。
　リスト処理部２１は、１ビット分の処理完了後に、リスト数Ｌ個分の復号処理途中の復号候補をビット配置変更部２３－０～２３－ｎへ出力し、リスト処理部２１の処理が完了したことを示すフラグ、復号処理番号、復号途中のリスト数等を制御部２４へ出力する。また、リスト処理部２１は、Ｎｔビット分の逐次復号が完了した後に、復号ビット選択部２５へＬ個の復号候補と復号候補の尤もらしさを示すパスメトリック等の尤度情報を出力する。
　第１ビット配置変更部であるビット配置変更部２３－０～２３－ｎは、リスト処理部２１からの復号候補に基づいて、実施の形態１の符号化回路１のビット配置変更部１１と同様に、Ｎ／Ｎｔごとに復号候補の各要素を配置することによりＮビットへ拡張した第１ビット系列を生成し、第１ビット系列を、対応するpolar符号化部２２－０～２２－ｎへそれぞれ出力する。ここで、ビット配置変更部２３－０～２３－ｎは、復号未実施のビットに関しては０値とすることでＮビットへ拡張したビット系列を生成する。
　第１polar符号化部であるpolar符号化部２２－０～２２－ｎは、対応するビット配置変更部２３－０～２３－ｎから入力された第１ビット系列に対して、実施の形態１の符号化回路１のpolar符号化部１２と同様のＮビットのpolar符号化を行い、polar符号化結果を復号途中結果として、対応する第１尤度計算部２００へ入力する。
　制御部２４は、各尤度計算部の処理の制御、リスト処理部２１の処理の制御を行う。制御部２４は、指定されたまたは設定されたＮｔに基づいて、リスト数に応じた各種処理の制御、尤度計算部で計算するパタンの制御、出力する計算結果の選択制御、Ｎｔ＝Ｎでない場合には、不要な尤度計算部などの回路を停止させるなどの制御を行う。例えば、制御部２４は、polar符号化部２２－０～２２－ｎによる符号化結果のうち尤度算出部３０が参照するビット位置を制御するようにしてもよい。
　制御部２４の制御の具体例として、図３に示した例と同様に、最大符号長Ｎ＝１６の復号処理と、符号長Ｎｔ＝８の復号処理とを比較して説明する。復号処理は、図３における右から左へ向かって計算が進み、排他的論理和回路４２は、各ＸＯＲ計算部に対応する。また、各排他的論理和回路４２に該当する尤度計算は、２入力１出力となる。Ｎ＝１６およびＮｔ＝８の第１ビット目の復号処理では、まず右から１段目の排他的論理和回路４２に該当する第４尤度計算部のＸＯＲ計算部がｃ８側の復号回路２への入力であるＬＬＲを用いて、ＬＬＲの尤度計算を行い、第４尤度計算部の出力として、計算結果を出力する。なお、各尤度計算が２入力１出力であることを考慮すると、右から２番目の排他的論理和回路４２の上から２，４，６，８番目の排他的論理和回路４２に対応するＸＯＲ計算部は復号回路に実装しないこともできる。右から２番目の排他的論理和回路４２では、第４尤度計算部からの出力を用いて、第３尤度計算部２０２のＸＯＲ計算部によるＬＬＲの尤度計算を行い、第３尤度計算部２０２の出力として、計算結果を出力する。同様に、右から３番目の排他的論理和回路４２に該当する第２尤度計算部２０１のＸＯＲ計算部２０４は、第３尤度計算部２０２からの出力を用いた尤度計算を行い、第２尤度計算部２０１の出力として、計算結果を出力する。
　Ｎｔ＝８の１ビット目の復号処理では、第２尤度計算部２０１の計算結果を、リスト処理部２１へ出力する。Ｎ＝１６の１ビット目の復号処理では、さらに、右から４番目の排他的論理和回路４２に該当する第１尤度計算部２００のＸＯＲ計算部２０３で、第２尤度計算部２０１からの出力を用いて、尤度計算を行い、第１尤度計算部２００の出力として、リスト処理部２１へ計算結果を出力する。１ビット目の尤度計算処理では、２入力１出力の尤度計算による、Ｎ＝１６ではｂ８，０の位置、Ｎｔ＝８ではｂ’８，０の位置に尤度計算結果が、リスト処理部２１へ出力される。Ｎ＝１６およびＮｔ＝８のいずれの場合も、尤度算出部３０からの出力を用いてリスト処理部２１によりリスト復号処理が行われ、polar符号化部２２により復号候補の再符号化が行われる。polar符号化部２２による再符号化結果が、２ビット目の復号処理のための尤度算出部３０へ入力される。
　Ｎ＝１６の２ビット目の尤度計算処理では、１ビット目の尤度計算処理の第２尤度計算部２０１までの動作と同様の動作が行われる。第１尤度計算部２００のＸＯＲ計算部２０３では、第２尤度計算部２０１の出力とpolar符号化部２２から出力される再符号化結果を用いて、一番左の上から２番目の０値の位置に該当する尤度計算を行い、尤度計算結果をリスト処理部２１へ出力する。その後、リスト処理部２１によるリスト復号処理、polar符号化部２２による再符号化処理が実行され、尤度算出部３０へ再符号化処理結果が入力される。Ｎ＝１６の１ビット目および２ビット目の確定後の再符号化を実施するとＮｔ＝８の１ビット目に該当するｂ’８，０が確定する。なお、このように、尤度計算処理では、Ｎｔ＝８の１ビット目に該当する尤度計算処理が２度行われるが、Ｎｔ＝８の場合には、Ｎ＝１６の偶数ビット（上から２，４，６，８、・・・）が０値と固定されているため、Ｎ＝１６の１ビット目が確定した際に、Ｎｔ＝８の１ビット目が確定したことになる。そのため、Ｎｔ＝８の場合、Ｎ＝１６の偶数ビットの復号処理を省くことができる。同様に、Ｎ＝１６の３ビット目の尤度計算処理の途中で、第２尤度計算部２０１のＸＯＲ計算部２０４から計算結果がリスト処理部２１へ出力されてリスト復号処理が実施され、Ｎ＝１６の４ビット目を０として再符号化を適用することで、ｂ’８，１の位置のビット候補が確定したことと等価となる。以下、同様に、Ｎ＝１６の場合の奇数ビットに対応する尤度計算を第２尤度計算部２０１のＸＯＲ計算部の計算まで行い、計算結果をリスト処理部２１に出力し、リスト処理部２１がＮｔ＝８に対応する第２尤度計算部２０１のＸＯＲ計算部２０４からの計算結果を用いて、リスト復号処理を行い、polar符号化部２２が再符号化処理を行う、という動作を繰り返すことで、最大符号長Ｎ＝１６の復号回路により、Ｎｔ＝８の復号処理が行われる。また、例として、Ｎｔ＝４の場合を想定すると、復号回路２への入力ＬＬＲと復号候補の再符号化結果を用いて、尤度計算部の処理を実行する。この際、尤度計算部は、第３尤度計算部２０２のＸＯＲ計算部の計算結果のリスト処理部２１へ出力、リスト処理部２１によるリスト復号処理、およびpolar符号化部２２による再符号化を繰り返すことにより、Ｎｔ＝４の復号処理が行われる。Ｎｔ＝４の場合には、Ｎ＝１６の１，５，９，１３ビット目の尤度計算を行えば良い。
　以上を整理すると、各尤度計算部では、Ｎ＝１６の尤度計算処理のうち、奇数ビット目の尤度計算処理を実行し、ｂ’８のビット系列５３の位置に対応する計算結果を、リスト処理部２１に出力する。リスト処理部２１では、リスト数分の尤度情報に基づき、復号候補を１ビットずつ確定させる。ビット配置変更部２３－０～２３－ｎでは、確定したビットを２ビットごとに配置する。このビット配置変更部２３－０～２３－ｎの再配置処理は、本例では、Ｎ＝１６の奇数ビットの尤度計算およびリスト復号処理を行い、偶数ビットの処理を省略し、偶数ビット目の処理の結果である既知の０ビットを付加したビット配置にすることと等価になる。polar符号化部２２－０～２２－ｎで、polar符号化処理を行うことで、Ｎ＝１６の符号化結果つまりＮｔ＝８の符号化結果を出力し、本結果に基づき、尤度計算部による計算が進む。制御部２４が、上述した通り、Ｎ＝Ｎｔに対応する第１尤度計算処理のうち、奇数ビットに対応する尤度計算を実行するように制御することで、Ｎｔ＝８に対する尤度計算処理が実施されることになる。なお、一般的に説明すると、尤度計算処理は、ＮｔがＮ未満の場合には、Ｎ／Ｎｔごとに実行されれば良く、制御部２４は、外部より入力されるＮｔまたは内部で保持しているＮｔの設定値に応じ、前述した尤度算出部３０の不要な回路の停止および最大符号長Ｎの復号処理のうち、符号長Ｎｔの場合に必要となる尤度算出部３０の計算処理を制御する。制御部２４が、最大符号長Ｎの復号動作のうちＮ／Ｎｔごとのビット以外のビットに対する処理を省略するよう制御するため、最大符号長Ｎの回路構成で、Ｎを想定した逐次復号回数より少ないＮｔ回の逐次復号処理で、polar符号の復号を完了させることができる。
　また、Ｎ＝１６、Ｎｔ＝８の場合、Ｎｔ＝８に対応する２つの第２尤度計算部２０１のうち、１つは復号処理に用いる必要がないため、制御部２４は、この第２尤度計算部２０１の機能を停止させてもよい。また、制御部２４は、復号途中の最大リスト数より少ないリスト数の場合に、尤度計算部で計算を行う必要がない回路を停止させるなどの制御を行ってもよい。制御部２４は、リスト処理部２１からの情報に基づき、何ビット分の復号を完了したかなどの情報を用いて、リスト処理部２１での処理を制御する。
　また、復号対象のビットが、情報ビットである場合には復号候補が増加し、フローズンビットの場合には既知の値のため復号候補を増加させないなどの複数の処理が発生するため、フローズンビットであるか否かは復号処理において必要な情報となる。そのため、フローズンビット位置の情報をリスト処理部２１が保持しておき、リスト処理部２１が処理しているビット番号を制御部２４からリスト処理部２１に通知することにより、リスト処理部２１が処理対象のビットがフローズンビットであるか否かを判断してもよいし、制御部２４がフローズンビット位置の情報を保持する場合には、対応処理するビットがフローズンビットであるか否かを示す情報を制御部２４からリスト処理部２１へ通知してもよい。このように、制御部２４は、リスト処理部２１から通知されるリスト処理部２１の処理の進捗状況を表す情報に応じて、リスト処理部２１へリスト処理部２１の処理対象がフローズンビットであるか否かを通知してもよい。
　また、復号処理において、データビットに該当する復号処理を行う際には、リスト数を増加させるが、復号途中のリスト数に応じた制御を、制御部２４が制御しても良い。
　Ｎｔビット分の逐次復号処理が完了すると、リスト処理部２１は、復号ビット選択部２５に、リスト数分の復号候補、パスメトリック等の復号候補の尤度情報を出力する。復号ビット選択部２５は、処理対象のデータ長の復号候補がリスト処理部２１によって算出されると、復号候補を用いて復号ビットを選択する。処理対象のデータ長の一例は、Ｎｔビットである。復号ビット選択部２５は、具体的には、例えば、符号化の前のＫビットのビット系列に誤り検出処理が施されている場合には、各復号候補に対して誤り検出を実施し、誤りの無い復号候補を選択して出力し、全ての復号候補に誤りが検出された場合には、パスメトリック等の復号候補の尤度情報を用いて復号候補を選択する。復号ビット選択部２５は、符号化の前のＫビットのビット系列に誤り検出が施されていない場合には、パスメトリック等の復号候補の尤度情報を用いて尤もらしい復号候補を選択して出力する。
　上述した誤り検出処理は、例えば、一般的に知られているＣＲＣ（Cyclic　Redundancy　Check：巡回冗長検査）　aided　リスト型逐次除去復号法のように、誤り検出のためのＣＲＣビットが冗長ビットとして付加される処理である。符号化の前のＫビットのビット系列に誤り検出処理が施されている場合には、復号ビット選択部２５は、この冗長ビットを用いて誤り検出処理を行うことができる。なお、誤り検出処理としては、ＣＲＣに限定されず、ＦＥＣ（Forward　Error　Correction：前方誤り訂正）、ＶＲＣ（Vertical　Redundancy　Check：垂直パリティチェック）または水平パリティチェックＬＲＣ（Longitudinal　Redundancy　Check）などといったパリティ符号（パリティチェック）、チェックサムなどをはじめとした処理を用いることができる。なお、前述の手法以外にも誤りを検出できる手法であれば適用可能である。
　frozenビット除去部２６は、復号ビット選択部２５から出力される復号ビットから、フローズンビットを取り除き、Ｋビットの情報ビット系列を出力する。
　ここで、本実施の形態では、復号方法としてリスト型逐次除去復号法を想定しているが、Ｌ＝１の場合には、リスト型逐次除去復号法は、polar符号の復号法として一般的に知られている、逐次除去復号法（ＳＣＤ：Successive　Cancellation　Decoding）と等価となる。このため、Ｌ＝１として、図８に示した復号回路２が、逐次除去復号法により復号を行うこともできる。
　また、図８では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、リスト数分の復号処理を実行する処理が可能であれば良いため、最大リスト数Ｌより多い数の回路を実装し、制御部２４が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部２４が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。例えば、図８では、尤度算出部３０は、第１尤度計算部を２００－０から２００－ｎまでのｎ＋１個の並列回路として備えているが、１個以上の第１尤度計算部のみを備え、この１個以上の第１尤度計算部が、時分割でｎ＋１個の尤度計算処理を実施してもよい。同様に、第１尤度計算部内の２個以上備えた尤度計算部を、時分割で処理してもよい。また、polar符号化部２２、ビット配置変更部２３も同様に、それぞれ１個以上の回路を備え、時分割で処理することも可能である。
　以上のように、本実施の形態の復号回路２の各並列実装回路数は、図８に示した例に限定されず、任意に設定して実装することが可能である。以上のように、本実施の形態の復号回路２は、最大符号長Ｎのpolar符号を復号可能な復号回路を実装し、制御部２４により、必要な尤度計算およびリスト処理を制御するため、符号長を容易に動的に制御することが可能である。
　次に、本実施の形態の復号回路２を実現するためのハードウェアについて説明する。復号回路２を構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２を構成する各部は、例えば、図６に示す処理回路１３０により実現される。
　処理回路１３０は実施の形態１と同様に、復号回路２を構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
　復号回路２を構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。この制御回路は、例えば、図７に示したように、プロセッサ１４０およびメモリ１４１を備える制御回路である。復号回路２を構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２の各部の機能が実現される。これらのプログラムは、復号回路２が実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。
　復号回路２の各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。すなわち、復号回路２の各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。
　次に、本実施の形態の復号回路２における処理手順例について説明する。図９は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２がリスト型逐次除去復号法により復号を行う例を説明する。復号回路２に復号対象の信号が入力されると、制御部２４は、復号処理の初期設定として、最大符号長Ｎの復号処理に対応するビット番号ｎｍおよび符号長Ｎｔの復号処理に対応するビット番号ｎｔを、初期値である０に設定して、復号処理する。
　まず、制御部２４は、ビット番号ｎｍが符号長Ｎｔの符号語に対応するビット位置であるか否か、すなわち、ｎｍをＮ／Ｎｔで割った余りＭｏｄ（ｎｍ，Ｎ／Ｎｔ）が０であるか否かを判断する（ステップＳ１）。Ｍｏｄ（ｎｍ，Ｎ／Ｎｔ）が０でない場合（ステップＳ１　Ｎｏ）、ビット番号ｎｍを１カウントアップし（ステップＳ１０）、再度ステップＳ１の処理を実施する。
　Ｍｏｄ（ｎｍ，Ｎ／Ｎｔ）が０の場合（ステップＳ１　Ｙｅｓ）、制御部２４は、尤度計算処理を実行させる（ステップＳ２）。詳細には、制御部２４は、Ｎｔに応じて、第１尤度計算部２００－０～２００－ｎおよび第１尤度計算部２００－０～２００－ｎ内の各尤度計算部のうち処理に必要な尤度計算部に処理の実行を指示する。これにより、Ｎｔに応じた尤度計算処理が行われる。
　次に、リスト処理部２１が、尤度計算結果に基づいて、復号候補を確定するリスト復号処理を実行する（ステップＳ３）。ビット配置変更部２３－０～２３－ｎは、リスト処理部２１が確定させた復号候補に対して、復号ビットの再配置処理を行う（ステップＳ４）。詳細には、ビット配置変更部２３－０～２３－ｎは、リスト処理部２１が確定させた復号候補を、Ｎビットのビット系列に拡張するようにビットを再配置する。
　次に、polar符号化部２２－０～２２－ｎは、復号ビットの符号化処理を行う（ステップＳ５）。制御部２４は、ビット番号ｎｔを１カウントアップし（ステップＳ６）、ｎｔ＝Ｎｔであるか否かすなわちＮｔビット分の逐次復号処理が完了したか否かを判断する（ステップＳ７）。ｎｔ＝Ｎｔでない場合（ステップＳ７　Ｎｏ）、制御部２４はステップＳ１からの処理を繰り返す。
　ｎｔ＝Ｎｔである場合（ステップＳ７　Ｙｅｓ）、制御部２４は、リスト処理部２１に復号候補を復号ビット選択部２５へ出力させ、復号ビット選択部２５が、復号候補に基づいて復号結果を確定させる復号結果選択処理を実施する（ステップＳ８）。次に、frozenビット除去部２６は、復号ビット選択部２５によって確定された復号結果からフローズンビットを除去するフローズンビット除去処理を実施する（ステップＳ９）。以上の処理により、符号化回路に入力された情報ビットが復元される。
　以上のように、制御部２４が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のpolar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のpolar符号に対応した復号を行うことができる。また、逐次復号回数もＮｔ回に制限できることにより、符号長Ｎｔに合わせて設計および構築した回路の処理遅延を実現できる。なお、上述したとおり、リスト数Ｌが１の場合には、リスト型逐次除去復号法は逐次除去復号法と等価になるため、図９に示したフローチャートは、逐次除去復号法の場合も包含したフローチャートである。
実施の形態３．
　図１０は、実施の形態３にかかる符号化回路の構成例を示すブロック図である。実施の形態１では、非systematicなpolar符号を生成する符号化回路１について説明したが、本実施の形態では、systematicなpolar符号を生成する符号化回路１ａについて説明する。以下、実施の形態１と同様の機能を有する構成要素は実施の形態１と同一の符号を付して重複する説明を省略する。以下、実施の形態１と異なる点を中心に説明する。
　図１０に示すように、符号化回路１ａは、frozenビット付加部１０、ビット配置変更部１１、polar符号化部１２、frozenビット変換部（フローズンビット変換部）８０、polar符号化部８１および間引き処理部８２を備える。実施の形態１と同様に、符号化回路１ａは、最大でＮビットの符号長のpolar符号を生成可能である。Ｎビット以下の符号長のうち指定または設定されたＮｔビットの符号長のpolar符号を生成可能である。
　frozenビット付加部１０、ビット配置変更部１１およびpolar符号化部１２は、実施の形態１と同様であるため説明を省略する。frozenビット変換部８０は、Ｎｔビットの符号語のビット系列に対して、polar符号の符号化前に設定するフローズンビットのビット位置をビット反転順にした位置のビットをフローズンビットに置き換える。ビット反転順とは、ビットインデックスの２進法表示を、ＭＳＢ（Most　Significant　Bit）からＬＳＢ（Least　Significant　Bit）への順を逆に変換するといったように、ビットの順序を逆順にしたインデックスの順番のことを示している。例えば、［ｂ４，０，ｂ４，１，ｂ４，２，ｂ４，３］のような４ビットのビット系列を想定した場合、ｂ４，ｉにおけるｉがビットインデックスを示している。１０進法表示で０，１，２，３は、２進法表示ではそれぞれ、００，０１，１０，１１となる。２進法表示では、ＭＳＢが最左端になりＬＳＢが最右端になる並び順であるが、このビット順を逆に並び替えると、００，０１，１０，１１はそれぞれ００，１０，０１，１１となる。
　図３に示した例で説明すると、入力ビット系列５０であるｂ８のうち、ｂ８，０，ｂ８，１，ｂ８，２，ｂ８，４がフローズンビットであった場合、これらのビットインデックスは０，１，２，４であり２進法表示すると０００，００１，０１０，１００である。したがって、ビット反転順にした位置は、２進法のビットインデックス０００，１００，０１０，００１の位置であり、１０進法のビットインデックス０，４，２，１となる。このため、frozenビット変換部８０は、ｃ８の符号語５１内で、ビットインデックス０，４，２，１の位置をフローズンビットに置き換える。フローズンビットを０とすると、frozenビット変換部８０は、ｃ８＝［ｃ８，０，ｃ８，１，…，ｃ８，７］を［０，０，０，ｃ８，３，０，ｃ８，５，ｃ８，６，ｃ８，７］に置き換える。なお、図３の１６ビットの符号化後系列全体では、残り８ビットは０値かつ置き換えなく処理をするため、［０，０，０，ｃ８，３，０，ｃ８，５，ｃ８，６，ｃ８，７，０，０，０，０，０，０，０，０］を出力する。
　以上のように、frozenビット変換部８０は、第２系列がpolar符号化部１２により符号化された結果に対して、frozenビット付加部１０によってフローズンビットが付加された位置に対応するビットをフローズンビットに変換することにより第３系列を生成する。詳細には、frozenビット変換部８０は第２系列がpolar符号化部１２により符号化された結果のうち、第２符号長の符号語に対応するビット系列に関して、frozenビット付加部１０によってフローズンビットが付加されたビット位置のビット反転順の位置をフローズンビットに置き換える。
　第２polar符号化部であるpolar符号化部８１は、frozenビット変換部８０から入力される第３系列に対して、polar符号化部１２と同様に、polar符号化を行う。間引き処理部８２は、間引き処理部１３と同様に、polar符号化部８１から出力されたビット系列から、ビット配置変更部１１でＮ／Ｎｔごとに配置した位置に該当するＮｔビットを符号語として抽出して出力する。
　本実施の形態の符号化処理の例として、Ｎ＝１６、Ｎｔ＝８を想定した符号化処理を説明する。入力信号として、４ビットの情報系列［ｂ４，０，ｂ４，１，ｂ４，２，ｂ４，３］が入力されると、frozenビット付加部１０が、Ｎｔ＝８のビット系列となるようにフローズンビットを付加し、８ビットのビット系列［ｆ０，ｆ１，ｆ２，ｂ４，０，ｆ３，ｂ４，１，ｂ４，２，ｂ４，３］を出力する。なお、フローズンビットは、一般性を維持するため、ｆ０，ｆ１，ｆ２，ｆ３と記載している。ビット配置変更部１１は、１６ビットのビット系列に、Ｎ／Ｎｔごとに８ビットの上記ビット系列を配置する。これにより、ビット配置変更部１１は、１６ビットのビット系列［ｆ０，０，ｆ１，０，ｆ２，０，ｂ４，０，０，ｆ３，０，ｂ４，１，０，ｂ４，２，０，ｂ４，３，０］をpolar符号化部１２へ入力する。
　polar符号化部１２は、ビット長１６ビットのpolar符号化を行うことにより、符号化結果［ｆ０＾ｆ１＾ｆ２＾ｂ４，０＾ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，ｂ４，２＾ｂ４，３，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，ｂ４，１＾ｂ４，３，ｂ４，０＾ｂ４，３，ｂ４，３，０，０，０，０，０，０，０，０］を出力する。ここで「^」は排他的論理和演算を示している。
　frozenビット変換部８０は、Ｎｔ＝８に対応する符号語（polar符号化部１２から出力される１６ビットのビット系列のうちビットインデックスが０～７に対応するビット系列）において、frozenビット付加部１０でフローズンビットを配置した位置のビット反転順の位置を、フローズンビットに置き換える。frozenビット変換部８０による置き換え後の１６ビット系列は、［ｆ０，ｆ３，ｆ２，ｂ４，２＾ｂ４，３，ｆ１，ｂ４，１＾ｂ４，３，ｂ４，０＾ｂ４，３，ｂ４，３，０，０，０，０，０，０，０，０］となる。
　polar符号化部８１は、frozenビット変換部８０による置き換え後のビット列にpolar符号化を実施し、１６ビットのビット系列の［ｆ０＾ｆ１＾ｆ２＾ｆ３＾ｂ４，０＾ｂ４，１＾ｂ４，２，０，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，０，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，０，ｂ４，０，０，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，０，ｂ４，１，０，ｂ４，２，０，ｂ４，３，０］を出力する。間引き処理部８２は、polar符号化部８１から出力されるビット系列から、ビット配置変更部１１で８ビット系列を配置した位置のビット系列を抜き出し、［ｆ０＾ｆ１＾ｆ２＾ｆ３＾ｂ４，０＾ｂ４，１＾ｂ４，２，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，ｂ４，０，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｂ４，１，ｂ４，２，ｂ４，３］を出力する。
　ここで、間引き処理部８２から出力されるビット系列には、frozenビット付加部１０でフローズンビットを付加する前の入力系列である［ｂ４，０，ｂ４，１，ｂ４，２，ｂ４，３］が、ビットインデックス３，５，６，７の位置に表れている。このため、符号化回路１ａは、以上の処理によりsystematic　polar符号化処理を完了することができる。なお、本実施の形態の符号化回路１ａでは、最大符号長Ｎの回路を共用して、ビット配置変更部１１および間引き処理部８２にて、符号長Ｎｔに合わせた配置変更およびビットの抽出を行うことで、Ｎ以下の２の累乗のＮｔについて、符号長Ｎｔの符号化処理を行うため、回路規模の増大を抑制しつつ、符号長を容易に動的に変更することができる。
　なお、本実施の形態では、polar符号化部１２により符号化された結果が、frozenビット変換部８０およびpolar符号化部８１を介して間引き処理部８２に入力されるが、間引き処理部８２に入力されるデータは、polar符号化部１２により符号化された結果に基づくものといえる。このため、本実施の形態においても、間引き処理部８２は、第２系列がpolar符号化部１２により符号化された結果に基づく間引き処理により、第２符号長の符号語を生成していることになる。
　本実施の形態の符号化回路１ａを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。符号化回路１ａを構成する各部は、実施の形態１と同様に、例えば、図６に示す処理回路１３０により実現される。符号化回路１ａを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
　符号化回路１ａを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態１と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。符号化回路１ａを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、符号化回路１ａの各部の機能が実現される。これらのプログラムは、符号化回路１ａが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。
　符号化回路１ａの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。例えば、polar符号化部１２，８１については専用のハードウェアでその機能を実現し、frozenビット付加部１０、ビット配置変更部１１、frozenビット変換部８０および間引き処理部８２については制御回路でその機能を実現することが可能である。このように、符号化回路１ａの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。
実施の形態４．
　図１１は、実施の形態４にかかる復号回路の構成例を示すブロック図である。図１１に示した復号回路２ａは、systematic　polar符号に対応するリスト型逐次除去復号法の復号処理を実行する。
　図１１に示すように、復号回路２ａは、第１尤度計算部２００－０～２００－ｎ、尤度算出部３０、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５、frozenビット除去部２６およびsystematic　polar処理部９０を備える。第１尤度計算部２００－０～２００－ｎ、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５およびfrozenビット除去部２６は実施の形態２と同様である。実施の形態２と同様の機能を有する構成要素は実施の形態２と同一の符号を付して重複する説明を省略する。以下、実施の形態２と異なる点を中心に説明する。
　本実施の形態の復号回路２ａと実施の形態２すなわち図８に示した復号回路２との相違点は、復号回路２ａでは、systematic　polar符号の復号処理を行うsystematic　polar処理部９０を備える点である。systematic　polar処理部９０は、ビット配置変更部９００－０～９００－ｎ、polar符号化部９０１－０～９０１－ｎおよび間引き処理部９０２－０～９０２－ｎを備える。
　リスト復号処理が完了した後に、リスト処理部２１は、Ｌ個の復号候補のそれぞれを対応するビット配置変更部９００－０～９００－ｎへ出力し、復号ビット選択部２５にＬ個の復号候補の尤もらしさを示すパスメトリック等の尤度情報を出力する。ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補に、ビット配置変更部２３－０～２３－ｎと同様に、Ｎ／Ｎｔビットごとに、復号候補を配置することによりＮビットのビット系列を生成する。polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎにより生成されたＮビットのビット系列に対して、polar符号化部２２－０～２２－ｎと同様に、polar符号化を行う。間引き処理部９０２－０～９０２－ｎは、実施の形態１の符号化回路１の間引き処理部１３と同様に、符号化後のビット系列のインデックスが小さい順のＮｔビットを抽出し、抽出したビット系列を復号ビット選択部２５に出力する。
　ここで、本実施の形態の復号回路２ａの動作について、Ｎ＝１６、Ｎｔ＝８の場合を例に挙げて説明する。実施の形態３で説明した８ビット系列［ｆ０＾ｆ１＾ｆ２＾ｆ３＾ｂ４，０＾ｂ４，１＾ｂ４，２，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，ｂ４，０，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｂ４，１，ｂ４，２，ｂ４，３］が送信され、この信号を復号回路２ａが受信した復号処理を行う例を説明する。復号回路２ａにおいて、実施の形態２と同様にリスト型逐次除去復号が行われ、誤りなく復号された場合には、リスト処理部２１からは、上記の８ビット系列をpolar符号化した８ビット系列である［ｆ０，ｆ３，ｆ２，ｂ４，２＾ｂ４，３，ｆ１，ｂ４，１＾ｂ４，３，ｂ４，０＾ｂ４，３，ｂ４，３］が出力される。
　第２ビット配置変更部であるビット配置変更部９００－０～９００－ｎは、Ｎ／Ｎｔビットごとに、リスト処理部２１から出力された８ビット系列を配置することにより、１６ビット系列［ｆ０，０，ｆ３，０，ｆ２，０，ｂ４，２＾ｂ４，３，０，ｆ１，０，ｂ４，１＾ｂ４，３，０，ｂ４，０＾ｂ４，３，０，ｂ４，３，０］を生成して対応するpolar符号化部９０１－０～９０１－ｎへ出力する。polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎから出力された１６ビット系列に対してpolar符号化を実行し、符号化結果として［ｆ０＾ｆ１＾ｆ２＾ｆ３＾ｂ４，０＾ｂ４，１＾ｂ４，２，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，ｂ４，０，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｂ４，１，ｂ４，２，ｂ４，３，０，０，０，０，０，０，０，０］を、対応する間引き処理部９０２－０～９０２－ｎへ出力する。すなわち、ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補を、ビット配置変更部２３－０～２３－ｎが復号候補を配置した位置と同じ位置に配置することにより第１符号長の第２ビット系列を生成し、polar符号化部９０１－０～９０１－ｎは、第２ビット系列に対してpolar符号化を行う。
　間引き処理部９０２－０～９０２－ｎは、polar符号化部９０１－０～９０１－ｎから出力された１６ビットのビット系列のうちビットインデックスの小さい８ビットのビット系列［ｆ０＾ｆ１＾ｆ２＾ｆ３＾ｂ４，０＾ｂ４，１＾ｂ４，２，ｆ１＾ｂ４，０＾ｂ４，１＾ｂ４，３，ｆ２＾ｂ４，０＾ｂ４，２＾ｂ４，３，ｂ４，０，ｆ３＾ｂ４，１＾ｂ４，２＾ｂ４，３，ｂ４，１，ｂ４，２，ｂ４，３］を復号ビット選択部２５に出力する。復号ビット選択部２５は、間引き処理部９０２－０～９０２－ｎから出力されたビット系列のうち、符号化回路１ａにおいて情報ビットが配置された位置のビット、すなわちビットインデックス３，５，６，７のビットを抜き出すことにより、[ｂ４，０，ｂ４，１，ｂ４，２，ｂ４，３］を得る。これは、符号化回路１ａにおける符号化前の４ビットの情報ビットのビット系列と一致する。このように、本実施の形態の復号回路２ａは、systematic　polar符号に対応した復号が可能であることがわかる。
　なお、以上の例では、リスト処理部２１から出力されたビット系列に誤りがないとして説明したが、実際の処理においては、リスト処理部２１から出力されたビット系列における誤りの有無は未知であるため、リスト処理部２１から出力されたビット系列はリストごとの復号候補として出力される。復号ビット選択部２５は、実施の形態２の復号回路２の復号ビット選択部２５と同じく、情報ビットに誤り検出が施されている場合には、各復号候補に対して誤り検出を実施し、誤りの無い復号候補を選択して出力し、全ての候補から誤りが検出された場合には、パスメトリック等の復号候補の尤度情報を用いて復号候補を選択する。または、復号ビット選択部２５は、情報ビットに誤り検出が施されていない場合には、パスメトリック等の復号候補の尤度情報を用いて尤もらしい復号候補を選択して出力する。frozenビット除去部２６は、実施の形態２の復号回路２のfrozenビット除去部２６と同様に、フローズンビットを除去し、Ｋビットの情報ビットを出力する。
　本実施の形態では、復号方法としてリスト型逐次除去復号法を想定しているが、実施の形態２と同様に、Ｌ＝１の場合には、リスト型逐次除去復号法は、polar符号の復号法として一般的に知られている、逐次除去復号法と等価となる。このため、Ｌ＝１として、図１１に示した復号回路２ａが、逐次除去復号法により復号を行うこともできる。
　また、図１１では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、実施の形態２で述べたように、最大リスト数Ｌより多い数の回路を実装し、制御部２４が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部２４が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。
　本実施の形態の復号回路２ａを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２ａを構成する各部は、実施の形態２と同様に、例えば、図６に示す処理回路１３０により実現される。復号回路２ａを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
　復号回路２ａを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態２の復号回路２と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。復号回路２ａを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２ａの各部の機能が実現される。これらのプログラムは、復号回路２ａが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。
　復号回路２ａの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。このように、復号回路２ａの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。
　次に、本実施の形態の復号回路２ａにおける処理手順例について説明する。図１２は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２ａがリスト型逐次除去復号法により復号を行う例を説明する。ステップＳ１～ステップＳ７，ステップＳ１０は実施の形態２と同様であるため、説明を省略する。本実施の形態においても、制御部２４がＮｔビットに応じて尤度計算処理を制御することで、符号長を動的に変更可能である。
　ステップＳ７でＹｅｓの場合、ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補に対して、復号ビットの配置変更処理を行う（ステップＳ１１）。詳細には、ビット配置変更部９００－０～９００－ｎは、Ｎ／Ｎｔビットごとに、リスト処理部２１から出力された復号候補を配置することにより、Ｎビットのビット系列を生成して、対応するpolar符号化部９０１－０～９０１－ｎへ出力する。
　polar符号化部９０１－０～９０１－ｎは、復号ビットの符号化処理を行う（ステップＳ１２）。詳細には、polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎから出力されたビット系列に対して、polar符号化部２２－０～２２－ｎと同様に符号化処理を行い、符号化結果を、対応する間引き処理部９０２－０～９０２－ｎへ出力する。
　間引き処理部９０２－０～９０２－ｎは、対応するpolar符号化部９０１－０～９０１－ｎから出力された符号化結果に対して、ビット間引き処理を行う（ステップＳ１３）。詳細には、間引き処理部９０２－０～９０２－ｎは、Ｎビットの符号化結果のうち、ビットインデックスが小さいＮｔビットをsystematic　polar復号処理の結果として抽出して、復号ビット選択部２５へ出力する。以降のステップＳ８，Ｓ９の処理は実施の形態２と同様である。
　以上のように、本実施の形態では、制御部２４が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のsystematic　polar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のsystematic　polar符号の復号を行うことができる。
実施の形態５．
　図１３は、実施の形態５にかかる復号回路の構成例を示すブロック図である。図１３に示した復号回路２ｂは、リスト型逐次除去復号法により、polar符号とsystematic　polar符号との両方に対応する復号処理を実行することが可能である。
　図１３に示すように、復号回路２ｂは、実施の形態４の復号回路２ａに、信号選択部１１２が追加され、制御部２４、systematic　polar処理部９０の代わりに制御部１１０、systematic　polar処理部１１１を備える以外は、実施の形態４の復号回路２ａと同様である。
　第１尤度計算部２００－０～２００－ｎ、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、復号ビット選択部２５およびfrozenビット除去部２６は実施の形態２および実施の形態４と同様である。実施の形態４と同様の機能を有する構成要素は実施の形態４と同一の符号を付して重複する説明を省略する。以下、実施の形態４と異なる点を中心に説明する。
　本実施の形態の制御部１１０は、実施の形態２および実施の形態４の制御部２４と同様に、各尤度計算部、リスト処理部２１、polar符号化部２２－０～２２－ｎおよびビット配置変更部２３－０～２３－ｎによるリスト型逐次除去復号処理を制御する。リスト型逐次復号処理が完了するまでの復号回路２ｂの動作は、実施の形態２の復号回路２の動作および実施の形態４の復号回路２ａの動作と同様である。
　本実施の形態では、制御部１１０は、さらに、polar符号の復号処理すなわちリスト処理部２１による処理結果と、systematic　polar符号の復号処理すなわちsystematic　polar処理部１１１による処理結果とのうちどちらを選択するかを制御する。信号選択部１１２は、制御部１１０からの指示に基づいて、リスト処理部２１から出力される復号候補とsystematic　polar処理部１１１から出力される復号候補とのうち一方を選択し、選択した復号候補を復号ビット選択部２５に出力する。
　polar符号の復号処理を行う場合には、制御部１１０は、systematic　polar処理部１１１を停止させるとともに、信号選択部１１２を、リスト処理部２１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。また、systematic　polar符号の復号処理を行う場合には、制御部１１０は、systematic　polar処理部１１１を動作させ、信号選択部１１２を、systematic　polar処理部１１１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。
　systematic　polar処理部１１１は、制御部１１０から停止を指示された場合、systematic　polar処理部１１１内部の各回路を停止させ、制御部１１０から動作するよう指示された場合、systematic　polar処理部１１１内部の各回路を動作させる。systematic　polar処理部１１１は、制御部１１０からの指示に基づいて、停止と稼働を切替える機能が追加される点以外は、実施の形態４のsystematic　polar処理部９０と同様である。
　以上のように、実施の形態４の復号回路２ａに、制御部１１０による信号選択の制御および信号選択部１１２を追加することで、polar符号とsystematic　polar符号とのうち一方を選択して復号処理が可能な復号回路２ｂを構成することができる。なお、本実施の形態の復号方法としてリスト型逐次除去復号法を例示したが、実施の形態２および実施の形態４と同様に、Ｌ＝１の場合には、リスト型逐次除去復号法は逐次除去復号法と等価となるため、本実施の形態の復号回路２ｂは、逐次除去復号法にも対応可能である。
　また、図１３では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、実施の形態２で述べたように、最大リスト数Ｌより多い数の回路を実装し、制御部１１０が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部１１０が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。
　本実施の形態の復号回路２ｂを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２ｂを構成する各部は、実施の形態２と同様に、例えば、図６に示す処理回路１３０により実現される。復号回路２ｂを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
　復号回路２ｂを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態２の復号回路２と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。復号回路２ｂを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２ｂの各部の機能が実現される。これらのプログラムは、復号回路２ｂが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。
　復号回路２ｂの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。このように、復号回路２ｂの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。
　次に、本実施の形態の復号回路２ｂにおける処理手順例について説明する。図１４は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２ｂがリスト型逐次除去復号法により復号を行う例を説明する。ステップＳ１～ステップＳ７，ステップＳ１０は実施の形態２と同様であるため、説明を省略する。本実施の形態においても、制御部１１０がＮｔビットに応じて尤度計算処理を制御することで、符号長を動的に変更可能である。
　ステップＳ７でＹｅｓの場合、制御部１１０は、systematic　polar符号の復号処理を行うか否かを判断する（ステップＳ１４）。制御部１１０は、systematic　polar符号の復号処理を行う場合（ステップＳ１４　Ｙｅｓ）、systematic　polar処理部１１１を起動させて、ステップＳ１１～ステップＳ１３の処理を実施させる。ステップＳ１１～ステップＳ１３の処理は、実施の形態４と同様である。
　制御部１１０は、信号選択処理を実施し（ステップＳ１５）、ステップＳ８，Ｓ９の処理を実施させる。ステップＳ８，Ｓ９の処理は、実施の形態２および実施の形態４と同様である。信号選択処理では、制御部１１０は、polar符号の復号処理を行う場合には、信号選択部１１２を、リスト処理部２１からの復号候補を選択して復号ビット選択部２５に出力するように制御し、systematic　polar符号の復号処理を行う場合には、信号選択部１１２を、systematic　polar処理部１１１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。
　polar符号の復号処理を行う場合（ステップＳ１４　Ｎｏ）、制御部１１０は、処理をステップＳ１５へ進める。以上の処理により、本実施の形態の復号回路２ｂは、polar符号の復号処理とsystematic　polar符号の復号処理とを切替えて実施することができる。
　以上のように、本実施の形態では、制御部１１０が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のsystematic　polar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のpolar符号の復号を行うことが可能であるとともに、複数の符号量のsystematic　polar符号の復号を行うことができる。
実施の形態６．
　図１５は、実施の形態６にかかる通信システムの構成例を示す図である。図１５に示すように、本実施の形態の通信システムは、送信装置である通信装置３と、受信装置である通信装置５とを備える。通信装置３は、実施の形態１で述べた符号化回路１と、符号化回路１により符号化された結果を無線信号として送信する送信部４とを備える。通信装置５は、通信装置３から送信された信号を受信する受信部６と、受信部６により受信された信号を復号する実施の形態２で述べた復号回路２とを備える。
　本実施の形態の通信装置３および通信装置５は、実施の形態１および実施の形態２で述べたように、polar符号の符号長を動的に変更可能である。このため、通信装置３と通信装置５との間で送受信するデータのデータ長に応じて、符号長を変更することが可能である。このため、通信装置３および通信装置５は、パンクチャリング、ショートニングなどの複雑度の高いレート変換処理を省くことができるため、送受信処理の負荷および処理遅延を防ぐことができる。したがって、実施の形態１の符号回路１および実施の形態２の復号回路２を用いることで、最大符号長のpolar符号の符号化回路および復号回路を用いてパンクチャリング、ショートニング等のレート変換処理を行う場合に比べて、復号遅延を短縮することができる。また、実施の形態１および実施の形態２で述べたように、１つの処理回路で複数の符号長に対応可能であるため、回路規模の増大を抑制することができる。
　通信装置３の符号化回路１が実施の形態１の制御回路で実現される場合、例えば、通信装置３は第１符号長のpolar符号の符号化を行うことが可能なpolar符号化部１２であるpolar符号化回路を備える。そして、制御回路が、入力信号に対して、フローズンビットを付加することによる第１系列の生成と、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置することによる、第２系列の生成と、第２系列のpolar符号化回路への入力と、第２系列のpolar符号化回路による符号化結果に基づく間引き処理による第２符号長の符号語の生成と、を通信装置３に実行させる。また、これら処理がソフトウェアにより実現される場合、通信装置を制御するためのプログラムは、これらの処理を通信装置３に実行させる。
　図１５に示した例では、通信装置３が送信装置であり、通信装置５が受信装置である例を示しているが、通信装置３および通信装置５の両方が送信装置および受信装置の機能を有していてもよい。また、図１５に示した例では、通信システムとして無線通信システムを例示しているが、これに限らず、通信装置３および通信装置５は有線通信を行ってもよい。
　また、図１５では、通信装置３が実施の形態１の符号化回路１を備え、通信装置５が実施の形態２の復号回路２を備える例を例示しているが、通信装置３が符号化回路１の代わりに実施の形態３の符号化回路１ａを備え、通信装置５が復号回路２の代わりに復号回路２ａを備えてもよい。また、通信装置３が、符号化回路１と符号化回路１ａを備え、polar符号とsystematic　polar符号とを切り替えて送信し、通信装置５が復号回路２の代わりに復号回路２ｂを備えてもよい。
　また、本実施の形態では、実施の形態１，３の符号化回路１，１ａ、実施の形態２，４，５の復号回路２，２ａ，２ｂを通信システムに適用する例を説明したが、これらの適用先は通信システムに限定されない。実施の形態１，３の符号化回路１，１ａ、実施の形態２，４，５の復号回路２，２ａ，２ｂは、たとえば、ＨＤＤ（Hard　Disk　Drive）、Flashメモリなどの記憶手段における誤り訂正に適用されてもよいし、その他の技術に適用されてもよい。
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１ａ　符号化回路、２，２ａ，２ｂ　復号回路、３，５　通信装置、４　送信部、６　受信部、１０　frozenビット付加部、１１，９００－０～９００－ｎ，２３－０～２３－ｎ　ビット配置変更部、１２，２２－０～２２－ｎ，８１，９０１－０～９０１－ｎ　polar符号化部、１３，８２，９０２－０～９０２－ｎ　間引き処理部、２１　リスト処理部、２４，１１０　制御部、２５　復号ビット選択部、２６　frozenビット除去部、３０　尤度算出部、４２　排他的論理和回路、８０　frozenビット変換部、９０，１１１　systematic　polar符号処理部、１１２　信号選択部、２００－０～２００－ｎ　第１尤度計算部、２０１－０，２０１－１　第２尤度計算部、２０２－０，２０２－１　第３尤度計算部、２０３，２０４　ＸＯＲ計算部。

Claims (25)

  1. 　第１符号長のpolar符号の符号化を行うことが可能な第１polar符号化部と、
    　入力信号に、フローズンビットを付加することにより第１系列を生成するフローズンビット付加部と、
    　符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることにより、前記第２系列を生成し、前記第２系列を前記第１polar符号化部へ入力するビット配置変更部と、
    　を備え、
    　前記第２系列の前記第１polar符号化部による符号化結果に基づく間引き処理により、前記第２符号長の符号語が生成されることを特徴とする符号化回路。
  2. 　前記フローズンビット付加部は、前記第１系列のデータ長が前記第２符号長となるように、前記フローズンビットを付加することを特徴とする請求項１に記載の符号化回路。
  3. 　前記ビット配置変更部は、前記第２符号長が前記第１符号長と等しい場合には、前記第１系列を前記第２系列として前記第１polar符号化部へ入力することを特徴とする請求項１または２に記載の符号化回路。
  4. 　前記ビット配置変更部は、前記第２符号長が前記第１符号長未満の場合には、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置に、前記第１系列のビット値を前記第２系列に配置することを特徴とする請求項１から３のいずれか１つに記載の符号化回路。
  5. 　前記第２系列の前記第１polar符号化部による符号化結果から、連続するビット位置の前記第２符号長のビットを前記符号語として選択する間引き処理部、を備えることを特徴とする請求項４に記載の符号化回路。
  6. 　前記polar符号は、systematic　polar符号であり、
    　前記符号化回路は、
    　前記第２系列の前記第１polar符号化部による符号化結果に対して、前記フローズンビット付加部によって前記フローズンビットが付加された位置に対応するビットを前記フローズンビットに変換することにより第３系列を生成するフローズンビット変換部と、
    　前記第３系列をpolar符号化する第２polar符号化部と、
    　前記第２polar符号化部による符号化結果から、前記第２符号長の前記符号語を選択する間引き処理部と、
    　を備えることを特徴とする請求項１から４のいずれか１つに記載の符号化回路。
  7. 　前記フローズンビット変換部は、前記第２系列の前記第１polar符号化部による符号化結果のうち、前記第２符号長の前記符号語に対応するビット系列に関して、前記フローズンビット付加部によって前記フローズンビットが付加されたビット位置のビット反転順の位置を前記フローズンビットに置き換えることを特徴とする請求項６に記載の符号化回路。
  8. 　前記第２polar符号化部による符号化結果から、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置の値を前記符号語として選択する間引き処理部、を備えることを特徴とする請求項６または７に記載の符号化回路。
  9. 　第１符号長のpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、前記第１符号長以下の第２符号長のpolar符号に対応する尤度情報を算出する尤度算出部と、
    　前記尤度算出部により算出された前記尤度情報を用いて、逐次復号によりビットごとに復号候補を選択する復号処理部と、
    　前記第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記復号処理部によって選択された前記復号候補を前記第１符号長の第１ビット系列内に配置することにより、前記第１ビット系列を生成する第１ビット配置変更部と、
    　前記第１ビット系列に対してpolar符号化を行い、前記尤度算出部へ前記復号途中結果として入力する第１polar符号化部と、
    　前記第２符号長に基づいて、前記第２符号長に応じた逐次復号を行うよう前記尤度算出部および前記復号処理部を制御する制御部と、
    　処理対象のデータ長の前記復号候補が前記復号処理部によって算出されると、前記復号候補を用いて復号ビットを復号結果として選択する復号ビット選択部と、
    　前記復号結果からフローズンビットを除去するフローズンビット除去部と、
    　を備えることを特徴とする復号回路。
  10. 　前記第１符号長をＮとし、ｌｏｇ２Ｎをｍとするとき、
    　前記尤度算出部は、
    　２つの第（ｉ＋１）尤度計算部と、
    　２つの前記第（ｉ＋１）尤度計算部により算出された尤度の前記排他的論理和の排他的論理和を算出する排他的論理和演算部と、
    　を備える第ｉ尤度計算部を、ｉ＝１からｉ＝ｍ－１まで階層的に備えることを特徴とする請求項９に記載の復号回路。
  11. 　前記制御部は、前記第２符号長に応じて、ｉ＝１からｉ＝ｍ－１までの前記第ｉ尤度計算部のうち、前記第２符号長の前記尤度情報の計算に用いられない前記第ｉ尤度計算部および前記排他的論理和演算部を停止させることを特徴とする請求項１０に記載の復号回路。
  12. 　前記処理対象のデータ長は、前記第２符号長であることを特徴とする請求項９から１１のいずれか１つに記載の復号回路。
  13. 　前記第１ビット配置変更部は、前記第２符号長が前記第１符号長未満の場合には、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置に、前記復号処理部により選択された復号途中の復号候補を配置し、復号処理が行われていないビット位置のビット値を０とすることで、前記第１ビット系列を生成することを特徴とする請求項９から１２のいずれか１つに記載の復号回路。
  14. 　前記第１polar符号化部は、前記第１符号長のpolar符号化を行うことが可能であることを特徴とする請求項９から１３のいずれか１つに記載の復号回路。
  15. 　前記制御部は、前記復号処理部から通知される前記復号処理部の処理の進捗状況を表す情報に応じて、前記第１polar符号化部による符号化結果のうち前記尤度算出部が参照するビット位置を制御することを特徴とする請求項９から１４のいずれか１つに記載の復号回路。
  16. 　前記制御部は、前記復号処理部から通知される前記復号処理部の処理の進捗状況を表す情報に応じて、前記復号処理部へ前記復号処理部の処理対象が前記フローズンビットであるか否かを通知することを特徴とする請求項９から１５のいずれか１つに記載の復号回路。
  17. 　前記逐次復号は、リスト型逐次除去復号であり、
    　前記尤度算出部は、リスト数分の前記尤度情報を算出し、
    　前記復号処理部は、リスト数分の前記復号候補を選択し、リスト数分の前記復号候補の尤もらしさを示す情報を前記復号ビット選択部へ入力し、
    　前記復号ビット選択部は、前記尤もらしさを示す情報を用いて、前記復号ビットを選択することを特徴とする請求項９から１６のいずれか１つに記載の復号回路。
  18. 　前記逐次復号は、リスト型逐次除去復号であり、
    　前記入力信号はpolar符号化前に誤り検出のための冗長ビットが付加されており、
    　前記復号ビット選択部は、リスト数分の前記第２符号長の前記復号候補から、前記冗長ビットを用いて復号ビットを選択することを特徴とする請求項９から１６のいずれか１つに記載の復号回路。
  19. 　前記polar符号は、systematic　polar符号であり、
    　前記復号回路は、
    　systematic　polar符号の復号処理を行うsystematic　polar処理部、
    　を備え、
    　前記systematic　polar処理部は、
    　前記復号処理部により選択された前記第２符号長分の前記復号候補を、前記第１ビット配置変更部が前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更部と、
    　前記第２ビット系列に対してpolar符号化を行う第２polar符号化部と、
    　前記第２polar符号化部による符号化結果から、前記第２符号長の符号語を選択する間引き処理部と、
    　を備えることを特徴とする請求項９から１８のいずれか１つに記載の復号回路。
  20. 　前記polar符号は、systematic　polar符号または非systematicなpolar符号であり、
    　前記復号回路は、
    　systematic　polar符号の復号処理を行うsystematic　polar処理部と、
    　前記systematic　polar処理部による処理結果と、前記復号処理部による処理結果とのいずれか一方を選択して前記復号ビット選択部へ出力する信号選択部と、
    　を備え、
    　前記systematic　polar処理部は、
    　前記復号処理部により選択された前記第２符号長分の前記復号候補を、前記第１ビット配置変更部が前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更部と、
    　前記第２ビット系列に対してpolar符号化を行う第２polar符号化部と、
    　前記第２polar符号化部による符号化結果から、前記第２符号長の符号語を選択する間引き処理部と、
    　を備え、
    　前記制御部は、systematic　polar符号の復号を行う場合には、前記信号選択部に前記systematic　polar処理部による処理結果を選択するよう指示し、非systematicなpolar符号の復号を行う場合には、前記信号選択部に前記復号処理部による処理結果を選択するよう指示することを特徴とする請求項９から１８のいずれか１つに記載の復号回路。
  21. 　第１符号長のpolar符号の符号化を行うことが可能なpolar符号化回路を備える通信装置を制御するための制御回路であって、
    　入力信号に対して、フローズンビットを付加することによる第１系列の生成と、
    　符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることによる、前記第２系列の生成と、
    　前記第２系列の前記polar符号化回路への入力と、
    　前記第２系列の前記polar符号化回路による符号化結果に基づく間引き処理による前記第２符号長の符号語の生成と、
    　を前記通信装置に実行させることを特徴とする制御回路。
  22. 　第１符号長のpolar符号の符号化を行うことが可能なpolar符号化回路を備える通信装置を制御するためのプログラムを記憶する記憶媒体であって、
    　前記プログラムは、
    　入力信号に対して、フローズンビットを付加することによる第１系列の生成と、
    　符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることによる、前記第２系列の生成と、
    　前記第２系列の前記polar符号化回路への入力と、
    　前記第２系列の前記polar符号化回路による符号化結果に基づく間引き処理による前記第２符号長の符号語の生成と、
    　を前記通信装置に実行させることを特徴とする記憶媒体。
  23. 　第１符号長のpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、前記第１符号長以下の第２符号長のpolar符号に対応する尤度情報を算出する尤度計算ステップと、
    　前記尤度計算ステップにより算出された前記尤度情報を用いて、逐次ビットごとの復号候補を選択する復号候補選択ステップと、
    　前記第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記復号候補選択ステップによって選択された前記復号候補を前記第１符号長の第１ビット系列内に配置することにより、前記第１ビット系列を生成する第１ビット配置変更ステップと、
    　前記第１ビット系列に対してpolar符号化を行い、前記尤度計算ステップへ前記復号途中結果として入力する第１polar符号化ステップと、
    　前記第２符号長に基づいて、前記第２符号長に応じた逐次復号を行うよう前記尤度計算ステップおよび前記復号候補選択ステップを制御する制御ステップと、
    　計算対象のデータ長の前記復号候補が前記復号候補選択ステップによって算出されると、前記復号候補を用いて復号ビットを復号結果として選択する復号ビット選択ステップと、
    　前記復号結果からフローズンビットを除去するフローズンビット除去ステップと、
    　を含むことを特徴とする復号方法。
  24. 　前記polar符号は、systematic　polar符号であり、
    　前記復号候補選択ステップにより選択された前記第２符号長分の前記復号候補を、前記第１ビット配置変更ステップで前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更ステップと、
    　前記第２ビット系列に対してpolar符号化を行う第２polar符号化ステップと、
    　前記第２polar符号化ステップによる符号化結果から、前記第２符号長の符号語を選択する間引き処理ステップと、
    　を含むことを特徴とする請求項２３に記載の復号方法。
  25. 　前記polar符号は、systematic　polar符号または非systematicなpolar符号であり、
    　systematic　polar符号の復号を行う場合に、systematic　polar符号の復号処理を行うsystematic　polar処理ステップと、
    　systematic　polar符号の復号を行う場合に、前記systematic　polar処理ステップの処理結果を前記復号ビット選択ステップへ入力し、非systematicなpolar符号の復号を行う場合には、前記復号候補選択ステップにより選択された前記復号候補を前記復号ビット選択ステップへ入力する選択ステップと、
    　を含み、
    　前記systematic　polar処理ステップは、
    　前記復号候補選択ステップにより選択された前記第２符号長分の前記復号候補を、前記第１ビット配置変更ステップで前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更ステップと、
    　前記第２ビット系列に対してpolar符号化を行う第２polar符号化ステップと、
    　前記第２polar符号化ステップによる符号化結果から、前記第２符号長の符号語を選択する間引き処理ステップと、
    　を含むことを特徴とする請求項２３に記載の復号方法。
PCT/JP2020/018192 2020-04-28 2020-04-28 符号化回路、復号回路、制御回路、記憶媒体および復号方法 WO2021220441A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2022515960A JP7183479B2 (ja) 2020-04-28 2020-04-28 符号化回路、復号回路、制御回路、記憶媒体および復号方法
DE112020006781.5T DE112020006781T5 (de) 2020-04-28 2020-04-28 Codierungsschaltung, decodierungsschaltung, steuerschaltung, speichermedium und decodierungsverfahren
CN202080099964.XA CN115485976A (zh) 2020-04-28 2020-04-28 编码电路、解码电路、控制电路、存储介质以及解码方法
PCT/JP2020/018192 WO2021220441A1 (ja) 2020-04-28 2020-04-28 符号化回路、復号回路、制御回路、記憶媒体および復号方法
US17/888,059 US11888500B2 (en) 2020-04-28 2022-08-15 Encoding circuit, decoding circuit, and decoding method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/018192 WO2021220441A1 (ja) 2020-04-28 2020-04-28 符号化回路、復号回路、制御回路、記憶媒体および復号方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/888,059 Continuation US11888500B2 (en) 2020-04-28 2022-08-15 Encoding circuit, decoding circuit, and decoding method

Publications (1)

Publication Number Publication Date
WO2021220441A1 true WO2021220441A1 (ja) 2021-11-04

Family

ID=78331868

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/018192 WO2021220441A1 (ja) 2020-04-28 2020-04-28 符号化回路、復号回路、制御回路、記憶媒体および復号方法

Country Status (5)

Country Link
US (1) US11888500B2 (ja)
JP (1) JP7183479B2 (ja)
CN (1) CN115485976A (ja)
DE (1) DE112020006781T5 (ja)
WO (1) WO2021220441A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023139782A1 (ja) * 2022-01-24 2023-07-27 三菱電機株式会社 復号装置、制御回路、記憶媒体および復号方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3813278B1 (en) * 2019-10-22 2023-03-01 Mitsubishi Electric R&D Centre Europe B.V. Multilevel polar-coded modulation transmitting and receiving methods and devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170331590A1 (en) * 2016-05-13 2017-11-16 Mediatek Inc. Coded bit puncturing for polar codes
JP2018512784A (ja) * 2015-03-10 2018-05-17 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 情報を伝送するための方法および通信デバイス
US20190181983A1 (en) * 2016-08-10 2019-06-13 Idac Holdings, Inc. Advanced polar codes for next generation wireless communication systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9176927B2 (en) * 2011-11-08 2015-11-03 The Royal Institution For The Advancement Of Learning/Mcgill University Methods and systems for decoding polar codes
DE102014113340A1 (de) 2013-09-16 2015-03-19 Lsi Corporation Reduzierte Polarkodes
US10305514B2 (en) 2016-02-04 2019-05-28 The Royal Institution For The Advancement Of Learning/Mcgill University Multi-mode unrolled polar decoders
US10361728B2 (en) * 2016-06-17 2019-07-23 Huawei Technologies Co., Ltd. Multiple-symbol combination based decoding for general polar codes
US10447435B2 (en) * 2016-08-19 2019-10-15 Huawei Technologies Co., Ltd. Reduced-stage polar decoding
CN109245857B (zh) 2016-09-14 2019-09-20 华为技术有限公司 信息传输的方法、发送端设备和接收端设备
US10554223B2 (en) * 2016-12-23 2020-02-04 Huawei Technologies Co., Ltd. Apparatus and methods for polar code construction
US10313056B2 (en) * 2017-02-06 2019-06-04 Mitsubishi Electric Research Laboratories, Inc. Irregular polar code encoding
CN115549856A (zh) 2017-03-22 2022-12-30 Idac控股公司 用于极性编码系统、过程及信令的子块式交织
EP3695515A1 (en) * 2017-10-10 2020-08-19 Telefonaktiebolaget LM Ericsson (Publ) Simple parity-check bit computation for polar codes
US10812107B2 (en) * 2018-01-19 2020-10-20 Huawei Technologies Co., Ltd. Apparatus and methods for polar code construction and bit position allocation
US10666392B2 (en) * 2018-03-29 2020-05-26 Huawei Technologies Co., Ltd. Apparatus and methods for rate matching in polar coding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018512784A (ja) * 2015-03-10 2018-05-17 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 情報を伝送するための方法および通信デバイス
US20170331590A1 (en) * 2016-05-13 2017-11-16 Mediatek Inc. Coded bit puncturing for polar codes
US20190181983A1 (en) * 2016-08-10 2019-06-13 Idac Holdings, Inc. Advanced polar codes for next generation wireless communication systems

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NTT DOCOMO: "Discussion on construction of Polar codes", 3GPP DRAFT; R1-1702850_DISCUSSION_CONSTRUCTION_POLAR, 3RD GENERATION PARTNERSHIP PROJECT (3GPP), MOBILE COMPETENCE CENTRE ; 650, ROUTE DES LUCIOLES ; F-06921 SOPHIA-ANTIPOLIS CEDEX ; FRANCE, vol. RAN WG1, no. Athens, Greece; 20170213 - 20170217, 12 February 2017 (2017-02-12), Mobile Competence Centre ; 650, route des Lucioles ; F-06921 Sophia-Antipolis Cedex ; France , XP051209995 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023139782A1 (ja) * 2022-01-24 2023-07-27 三菱電機株式会社 復号装置、制御回路、記憶媒体および復号方法
JP7523704B2 (ja) 2022-01-24 2024-07-26 三菱電機株式会社 復号装置

Also Published As

Publication number Publication date
DE112020006781T5 (de) 2023-01-12
JPWO2021220441A1 (ja) 2021-11-04
US20220393701A1 (en) 2022-12-08
CN115485976A (zh) 2022-12-16
JP7183479B2 (ja) 2022-12-05
US11888500B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
US10326478B2 (en) Apparatus and method for encoding and decoding data in twisted polar code
US10673468B2 (en) Concatenated and sliding-window polar coding
KR102347823B1 (ko) 구조화된 ldpc의 부호화 및 복호화 방법 및 장치
JP5312484B2 (ja) 符号化方法、符号化器及び復号器
US11888500B2 (en) Encoding circuit, decoding circuit, and decoding method
JP7004008B2 (ja) 通信路分極を用いた誤り訂正符号化方法および装置、復号方法および装置
US8880976B2 (en) Method and apparatus for encoding LBA information into the parity of a LDPC system
KR20130029080A (ko) 소거 없는 플래시 메모리의 다중 프로그래밍
KR20080035585A (ko) Ｌｄｐｃ 코드용 디코더 및 ｌｄｐｃ 디코딩 방법
CN109644006B (zh) 编码数据和解码数据的装置及方法
JP2008526086A (ja) チャネルコードを用いた復号化装置及び方法
KR100550101B1 (ko) 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법
US11539380B2 (en) Decoding device, decoding method, control circuit, and storage medium
KR101370903B1 (ko) Ｌｄｐｃ 코드를 이용한 부호화 및 복호화 방법
WO2021118395A1 (en) Spatially coupled forward error correction encoding method and device using generalized error locating codes as component codes
CN110113058B (zh) 编译码方法、装置、设备及计算机可读存储介质
US7181677B1 (en) System and method for producing data and ECC code words using a high rate restricted-symbol code
JP5523064B2 (ja) 復号装置及び方法
CN116530022A (zh) 用于乘积极化码编码和解码的设备
KR101268061B1 (ko) 다상-누산 코드를 이용한 부호화 방법 및 복호화 방법
JP7523704B2 (ja) 復号装置
KR101405961B1 (ko) Ｌｄｐｃ 코드를 이용한 부호화/복호화 방법
안형배 Partially Information Coupled Polar Codes with Coupling Depth J
KR101221062B1 (ko) 가변 ｕｓｃ 부호를 이용한 부호화 및 복호화 방법
WO2019234923A1 (ja) 送信装置、受信装置および符号化方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20933228

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022515960

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20933228

Country of ref document: EP

Kind code of ref document: A1