JP7183479B2 - 符号化回路、復号回路、制御回路、記憶媒体および復号方法 - Google Patents

Description

本開示は、polar符号の符号化回路、復号回路、制御回路、記憶媒体および復号方法に関する。

通信を行う際には、通信経路で発生する雑音等で生じる誤りに対応すべく、誤り訂正技術を適用することが一般的になっている。誤り訂正符号の一方式であるpolar符号は、通信路分極という考え方に基づいて、シャノン限界に漸近する特性を実現することが可能である（下記非特許文献１参照）。polar符号は、ブロック符号の一種である。polar符号は、ブロック内のビットに対して、排他的論理和による結合と結合する組み合わせを変更するための配線変更とを繰り返すことで符号化される。符号の構成上、polar符号の符号長は、２の累乗（２^ｍ（ｍは０以上の整数））の符号長となる。

特許文献１には、polar符号の符号長が２の累乗になることを利用し、２の累乗ビットのデータを送受信する通信システムにおいて、送受信するデータのビット数に応じて、polar符号の符号長を変更することで、レート変換処理を省く通信システムが開示されている。本構成にすることで、パンクチャリング、ショートニングなどの複雑度の高いレート変換処理を省くことができるため、送受信処理の負荷および処理遅延などを軽減することが可能である。

特表２０１９－５３５１６３号公報

E. Arikan, "Channel Polarization: A Method for Constructing Capacity-Achieving Codes for Symmetric Binary-Input Memoryless Channels," IEEE Transactions on Information Theory, vol. 55, no. 7, pp. 3051-3073, Jul. 2009.

しかしながら、従来の技術では、polar符号の符号長を切り替えることでレート変換処理を省くことは記載されているが、複数の符号長のpolar符号の符号化回路をどのように実装するかについては開示されていない。複数の符号長のそれぞれに対応するpolar符号の符号化回路を並列に実装することで複数の符号長のpolar符号の符号化回路を実現可能であるが、通信システムで想定されるビット数の組み合わせが多い場合には対応する符号長が多くなり、回路規模が増大するという問題がある。

本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ複数の符号長のpolar符号に対応可能な符号化回路を得ることを目的としたものである。

上述した課題を解決し、目的を達成するために、本開示にかかる符号化回路は、第１符号長のpolar符号の符号化を行うことが可能な第１polar符号化部と、入力信号に、フローズンビットを付加することにより第１系列を生成するフローズンビット付加部と、を備える。符号化回路は、さらに、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置し、第２符号長が第１符号長未満の場合には、第２系列内の第１系列を配置した位置以外のビット位置のビット値を０とすることにより、第２系列を生成し、第２系列を第１polar符号化部へ入力するビット配置変更部と、を備え、第２系列の第１polar符号化部による符号化結果に基づく間引き処理により、第２符号長の符号語が生成される。

本開示によれば、回路規模の増大を抑制しつつ複数の符号長のpolar符号に対応することができるという効果を奏する。

実施の形態１にかかる符号化回路の構成例を示すブロック図 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝Ｎ_ｔ＝１６） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎ_ｔ＝８） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎ_ｔ＝４） 実施の形態１のビット配置変更部、polar符号化部および間引き処理部の処理例を説明するための図（Ｎ＝１６，Ｎ_ｔ＝２） 実施の形態１の専用のハードウェアである処理回路を示す図 実施の形態１の制御回路の一例を示す図 実施の形態２にかかる復号回路の構成例を示すブロック図 実施の形態２の復号処理手順の一例を示すフローチャート 実施の形態３にかかる符号化回路の構成例を示すブロック図 実施の形態４にかかる復号回路の構成例を示すブロック図 実施の形態４の復号処理手順の一例を示すフローチャート 実施の形態５にかかる復号回路の構成例を示すブロック図 実施の形態５の復号処理手順の一例を示すフローチャート 実施の形態６にかかる通信システムの構成例を示す図

以下に、実施の形態にかかる符号化回路、復号回路、制御回路、記憶媒体および復号方法を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１にかかる符号化回路の構成例を示すブロック図である。図１に示した符号化回路１は、非systematicなpolar符号を生成する。なお、以降では、非systematicなpolar符号をpolar符号と記載し、符号化前後で同じ情報ビット系列が現れるsystematicなpolar符号をsystematic polar符号と記載する。

図１に示した符号化回路１は、frozenビット付加部（フローズンビット付加部）１０、ビット配置変更部１１、polar符号化部１２、間引き処理部１３を備える。ここでは、情報ビットをＫビット、符号化回路１の対応可能な最大の符号長（最大符号長）をＮビット、符号化回路１が符号化を行うpolar符号の符号長をＮ_ｔビットとしている。Ｎ_ｔビットは、最大符号長Ｎビット以下の２の累乗の値のなかから選択可能である。

frozenビット付加部１０は、入力信号に、polar符号化に伴う、フローズンビットと呼ばれる固定値を付加する。フローズンビットとは、polar符号の特徴である通信路分極より、符号化ブロック内のビット位置による通信容量の違いに着目し、通信容量の大きい箇所から情報ビットを配置し、情報ビット以外のＮ_ｔ－Ｋビットを、例えば０のような固定値にしたものである。frozenビット付加部１０は、フローズンビットの付加が行われた後の第１系列がＮ_ｔビットとなるように、フローズンビットを付加する。フローズンビットは他の誤り訂正方法のパリティビットのような冗長ビットにあたる。なお、本発明のフローズンビットの設定位置に関しては、上述の通信路分極の考え方に基づく手法以外にも、一般的に用いられる設定方法を用いることもでき、上述の例に限定されるものではない。

以下、最大符号長を第１符号長とも呼び、符号長Ｎ_ｔビットを第２符号長とも呼ぶ。ビット配置変更部１１は、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置することにより、第２系列を生成し、第２系列をpolar符号化部１２へ入力する。すなわち、ビット配置変更部１１は、frozenビット付加部１０によるフローズンビットの付加が行われた後の符号長Ｎ_ｔビットの第１系列を最大符号長であるＮビットの第２系列へ拡張するとともにビットの並べ替えを行うビット配置処理を行う。ビット配置処理の配置規則は、例えば、Ｎ_ｔビットの第１系列を、第２系列にＮ／Ｎ_ｔビットごとに１ビットずつ配置し、第１系列のビットが配置されない部分の第２系列のビット値を０とするという規則である。すなわち、ビット配置変更部１１は、例えば、Ｎ_ｔがＮ未満の場合には、ＮをＮ_ｔで割った商の値ごとのビット位置に、第１系列のビット値を第２系列に配置する。ビット配置変更部１１は、第２符号長が第１符号長と等しい場合、すなわちＮ＝Ｎ_ｔの場合には、第１系列を第２系列としてpolar符号化部１２へ入力する。

第１polar符号化部であるpolar符号化部１２は、第２系列に対して最大符号長であるＮビットのpolar符号化を行いＮビットの符号語を生成する。間引き処理部１３は、polar符号化部１２により生成された符号語から、符号化回路１の符号化結果すなわち符号化回路１が生成する最終的な符号語となるＮ_ｔビットを選択して出力する。これにより、第２系列がpolar符号化部１２により符号化された結果に基づく間引き処理により、第２符号長の符号語が生成される。

図２～図５は、本実施の形態のビット配置変更部１１、polar符号化部１２および間引き処理部１３の処理例を説明するための図である。図２～図５に示した例では、Ｎ＝１６、すなわち最大符号長を１６ビットとしている。

図２に示した例は、Ｎ＝Ｎ_ｔ＝１６であり、ビット配置変更部１１は上述したfrozenビット付加部１０から出力される第１系列をそのまま第２系列として出力する。第２系列は、polar符号化部１２へ入力される入力ビット系列４０である。図２では、入力ビット系列４０を、ｂ１６＝［ｂ_１６，０，ｂ_１６，１，…，ｂ_{１６，１５}］とし、polar符号化部１２から出力される符号語４１をｃ１６＝［ｃ_１６，０，ｃ_１６，１，…，ｃ_{１６，１５}］としている。

polar符号は、排他的論理和による結合と結合する組み合わせを変更するための配線変更とを繰り返すことで符号化されるため、polar符号化部１２は、図２に示すように、複数の排他的論理和回路４２を備える。符号長２^ｍのpolar符号の符号化回路では、２^ｍ－１個の排他的論理和回路４２がｍ段に接続された構成となる。図２に示した例では、２^ｍ－１個すなわち８個の縦に並んだ排他的論理和回路４２が、横方向に４段示されている。各段の排他的論理和回路４２の出力は、結合する組み合わせを変更する配線変更である組み換えが行われて次の段の入力に接続される。

図２に示すように、Ｎ＝Ｎ_ｔの場合は、ビット配置変更部１１によりビットの拡張および並び替えが行われていないので、polar符号化部１２から出力される符号語４１であるｃ１６＝［ｃ_１６，０，ｃ_１６，１，…，ｃ_{１６，１５}］をそのまま符号化回路１の符号化結果として出力することができる。このため、間引き処理部１３は、polar符号化部１２から出力される符号語４１をそのまま符号化結果として出力する。

図３に示した例は、Ｎ_ｔ＝８であり、Ｎ／Ｎ_ｔ＝２である。frozenビット付加部１０から出力される第１系列は８ビットである。第１系列を、ｂ８＝［ｂ_８，０，ｂ_８，１，…，ｂ_８，７］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に２ビットごとにｂ８の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列５０としてpolar符号化部１２へ入力される。

図３に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果を、８ビットのビット系列５３であるｂ’８＝［ｂ’_８，０，ｂ’_８，１，…，ｂ’_８，７］とすると、ｂ’８の各ビットは、組み換え後に符号化処理部５４へ入力される。符号化処理部５４は、２段目以降の排他的論理和回路４２のうち、１段目の排他的論理和の結果が入力される部分である。符号化処理部５４は、８ビットすなわちＮ_ｔビットのpolar符号の符号化回路と等価である。ビット値ｘと０との排他的論理和の結果はｘとなることから、ｂ’８はｂ８と等しい。このため、符号化処理部５４から出力される符号語５１であるｃ８＝［ｃ_８，０，ｃ_８，１，…，ｃ_８，７］は、ｂ８を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語５１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、８ビットのpolar符号の符号化結果を出力することができる。符号語５１は、図３に示すように、連続するビット位置の第２符号長のビットである。

図４に示した例は、Ｎ_ｔ＝４であり、Ｎ／Ｎ_ｔ＝４である。frozenビット付加部１０から出力される第１系列は４ビットである。第１系列を、ｂ４＝［ｂ_４，０，ｂ_４，１，…，ｂ_４，３］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に４ビットごとにｂ４の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列６０としてpolar符号化部１２へ入力される。

図４に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果は、４ビットのビット系列ｂ’４＝［ｂ’_４，０，ｂ’_４，１，…，ｂ’_４，３］のビット間にそれぞれ０が挿入された８ビットのビット系列６２となる。ビット系列６２に対する２段目の排他的論理和回路４２による排他的論理和の結果であるビット列６３をｂ’’４＝［ｂ’’_４，０，ｂ’’_４，１，…，ｂ’’_４，３］とすると、ｂ’’４の各ビットは、組み換え後に符号化処理部６４へ入力される。符号化処理部６４は、３段目以降の排他的論理和回路４２のうち、ビット系列６２の排他的論理和の結果が入力される部分である。符号化処理部６４は、４ビットすなわちＮ_ｔビットのpolar符号の符号化回路と等価である。ｂ’’４はｂ４と等しくなるため、符号化処理部６４から出力される符号語６１であるｃ４＝［ｃ_４，０，ｃ_４，１，…，ｃ_４，３］は、ｂ４を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語６１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、４ビットのpolar符号の符号化結果を出力することができる。

図５に示した例は、Ｎ_ｔ＝２であり、Ｎ／Ｎ_ｔ＝８である。frozenビット付加部１０から出力される第１系列は２ビットである。第１系列を、ｂ２＝［ｂ_２，０，ｂ_２，１］とすると、ビット配置変更部１１は、Ｎビットへの拡張のために、Ｎビットの第２系列に８ビットごとにｂ２の各ビットを配置し、第２系列の他のビットに０値５２を付加する。この第２系列が入力ビット系列７０としてpolar符号化部１２へ入力される。

図５に示すように、polar符号化部１２の１段目の排他的論理和回路４２による排他的論理和が行われた後の排他的論理和の結果は、２ビットのビット系列ｂ’２＝［ｂ’_２，０，ｂ’_２，１］のビット間にそれぞれ３つの０が挿入された８ビットのビット系列７２となる。ビット系列７２に対する２段目の排他的論理和回路４２による排他的論理和の結果であるビット系列７３は、２ビットのビット系列ｂ’’２＝［ｂ’’_２，０，ｂ’’_２，１］のビット間に０が挿入された４ビットのビット系列となる。ビット系列７３に対する３段目の排他的論理和回路４２による排他的論理和の結果であるビット系列７４は、ｂ’’’２＝［ｂ’’’_２，０，ｂ’’’_２，１］として、組み換え後に符号化処理部７５へ入力される。符号化処理部７５は、４段目の排他的論理和回路４２のうち、ビット系列７３の排他的論理和の結果が入力される部分である。符号化処理部７５は、２ビットすなわちＮ_ｔビットのpolar符号の符号化回路と等価である。ｂ’’’２はｂ２と等しくなるため、符号化処理部７５から出力される符号語７１であるｃ２＝［ｃ_２，０，ｃ_２，１］は、ｂ２を符号化した結果になる。このため、間引き処理部１３は、polar符号化部１２から出力されるＮビットの符号語のうち、符号語７１に対応するビットを選択して出力するように間引き処理を行う。これにより、間引き処理部１３は、２ビットのpolar符号の符号化結果を出力することができる。

以上のように、符号化回路１は、ビット配置変更部１１において、Ｎ／Ｎ_ｔごとにfrozenビット付加部１０から出力される第１系列を拡張して並び替えてＮビットの第２系列を生成し、Ｎビットのpolar符号化結果を間引き処理部１３において間引きすることで、Ｎビット以下の複数の符号長のpolar符号化を実施することができる。すなわち、本実施の形態では、Ｎ＝２^ｍ（ｍは１以上の整数）とすると、２ビットから２^ｍまでの２の累乗のビット数の符号長のpolar符号化を、１つの回路を共有して実行できる。

なお、図２から図５では、Ｎ＝１６の例を示したが、Ｎが１６より大きい場合でも、Ｎが１６未満の場合でも、Ｎ＝１６と同様にＮビットへの拡張と間引きを行うことで、１つの回路を用いて、複数の符号長のpolar符号化を実施することができる。また、図２から図５に示したpolar符号化部１２の構成は一例であり、polar符号化部１２へ入力されるビット系列が入力される位置、polar符号化部１２内の各排他的論理和回路４２から配線変更のための接続などは図２から図５に示した例に限定されない。入力される位置、配線接続などが異なることにより上述したｃ８，ｃ４，ｃ２などの各ビットが出力されるビット位置が図２から図５に示した例と異なったとしても、間引き処理部１３がｃ８，ｃ４，ｃ２に対応するビット位置のビットを選択して出力すれば、図２から図５に示した例と同様の結果を得ることができる。

例えば、図３に示した構成例から、ｂ８のビット系列の各要素を１ビットずつ下にずらすことにより、０値５２とｂ８の各要素とを入れ替えた場合を想定する。この場合、排他的論理和計算および組み換えの後に、ｂ’８のビット系列は図３の符号化処理部５４より下に配置される符号化処理部５４と等価の部分に入力されることになる。したがって、間引き処理部１３は、polar符号化部１２から出力されるビット系列のうち、符号化処理部５４と等価の部分から出力されるビットを選択して出力すればよい。

本実施の形態の符号化回路１は、外部からのＮ_ｔの指示が入力される、または内部に保持するＮ_ｔの値が変更されることで、符号長Ｎ_ｔに応じたpolar符号化を実施することができる。このように、本実施の形態の符号化回路１は、符号長を動的に変更できるので、１つの回路を共用して符号長の切り替えを実施することができ、回路規模の増大を抑制することができる。

次に、本実施の形態の符号化回路１を実現するためのハードウェアについて説明する。符号化回路１を構成する各部は、専用のハードウェアである処理回路で実現することが可能である。図６は、本実施の形態の専用のハードウェアである処理回路を示す図である。符号化回路１を構成する各部は、例えば、図６に示す処理回路１３０により実現される。

処理回路１３０は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）またはこれらを組み合わせたものが該当する。符号化回路１を構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。

符号化回路１を構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。図７は、本実施の形態の制御回路の一例を示す図である。図７に示すように、制御回路はプロセッサ１４０およびメモリ１４１を備える。符号化回路１を構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、符号化回路１の各部の機能が実現される。これらのプログラムは、符号化回路１が実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。

ここで、メモリ１４１は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）といった不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital Versatile Disk）等が該当する。

符号化回路１の各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。polar符号化部１２については専用のハードウェアでその機能を実現し、frozenビット付加部１０、ビット配置変更部１１、間引き処理部１３についてはプロセッサおよびメモリでその機能を実現することが可能である。このように、符号化回路１の各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。

実施の形態２．
図８は、実施の形態２にかかる復号回路の構成例を示すブロック図である。図８に示した復号回路２は、polar符号の代表的な復号方法であるリスト型逐次除去復号法（ＳＣＬＤ：Successive Cancellation List Decoding）の処理を実行する。リスト型逐次除去復号法は、逐次復号法の一例である。

本実施の形態の復号回路２は、Ｎビット以下の符号長のpolar符号の復号を行うことができる。詳細には、Ｎ＝２^ｍとすると、２ビットから２^ｍまでの２の累乗のビット数の符号長のpolar符号の復号を、符号長を切り替えて実施することができる。本実施の形態の復号回路２は、例えば、外部からのＮ_ｔの指示が入力される、または内部に保持するＮ_ｔの値が変更されることで、符号長Ｎ_ｔに応じた復号を実施することができる。復号回路２は、実施の形態１の符号化回路１により符号化されたpolar符号を復号してもよいし、実施の形態１の符号化回路１以外の符号化回路によって生成されたpolar符号を復号してもよい。

図８に示すように、本実施の形態の復号回路２は、リスト処理部２１、尤度算出部３０、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５、frozenビット除去部２６を備える。０～ｎのｎ＋１は、第１尤度計算部の数を示す。ｎ＋１は、例えば、リスト型逐次除去復号法で想定される最大の復号候補数を示すリスト数をＬとすると、ｎ＋１はＬ未満であってもよい。ｎ＋１がＬの場合、第１尤度計算部、polar符号化部およびビット配置変更部は、リスト数Ｌ分並列に設けられることになる。polar符号化部２２－０～２２－ｎのそれぞれを個別に区別せずに示すときは、polar符号化部２２と記載し、ビット配置変更部２３－０～２３－ｎのそれぞれを個別に区別せずに示すときは、ビット配置変更部２３と記載する。

尤度算出部３０は、Ｎビットのpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、Ｎ_ｔビットのpolar符号に対応する尤度情報を算出する。尤度算出部３０は、第１尤度計算部２００－０～２００－ｎを備える。第１尤度計算部２００－０～２００－ｎは、復号の対象となる入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎ＝Ｎ_ｔに対応する尤度情報を計算する。尤度情報は、リスト処理部２１で復号候補を確定するための情報である。以下では、入力信号が対数尤度比（ＬＬＲ：Log Likelihood Ratio）である例を説明するが、入力信号がＬＬＲでない場合も、同様な処理を行うことができる。入力信号は、尤度、確率等の軟判定情報であってもよい。

第１尤度計算部２００－０～２００－ｎは同様の構成である。以下、第１尤度計算部２００－０～２００－ｎのそれぞれを個別に区別せずに示すときは、第１尤度計算部２００と記載する。

第１尤度計算部２００は、第２尤度計算部２０１－０，２０１－１と、ＸＯＲ計算部（排他的論理和演算部）２０３と、を備える。第２尤度計算部２０１－０，２０１－１は同様の構成である。第２尤度計算部２０１－０，２０１－１のそれぞれは、入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎ_ｔ＝Ｎ／２に対応する尤度情報を計算する。ＸＯＲ計算部２０３は、第２尤度計算部２０１－０から出力される尤度情報と第２尤度計算部２０１－１から出力される尤度情報とpolar符号化部２２から出力される復号途中の情報とを用いてＬＬＲの排他的論理和演算を実施し、計算結果をリスト処理部２１へ出力する。以下、第２尤度計算部２０１－０，２０１－１のそれぞれを個別に区別せずに示すときは、第２尤度計算部２０１と記載する。

第２尤度計算部２０１は、第３尤度計算部２０２－０，２０２－１と、ＸＯＲ計算部（排他的論理和演算部）２０４と、を備える。第３尤度計算部２０２－０，２０２－１は同様の構成である。第３尤度計算部２０２－０，２０２－１のそれぞれは、入力信号とpolar符号化部２２－０～２２－ｎから出力される復号途中の情報とを用いて、Ｎ_ｔ＝Ｎ／４に対応する尤度情報を計算する。ＸＯＲ計算部２０４は、第３尤度計算部２０２－０から出力される尤度情報と第３尤度計算部２０２－１から出力される尤度情報とpolar符号化部２２から出力される復号途中の情報とを用いてＬＬＲの排他的論理和演算を実施し、計算結果を第２尤度計算部２０１により計算された尤度情報としてＸＯＲ計算部２０３へ出力する。以下、第３尤度計算部２０２－０，２０２－１のそれぞれを個別に区別せずに示すときは、第３尤度計算部２０２と記載する。

図８では、図示を省略しているが、Ｎが１６の場合、すなわちｍが４の場合、第３尤度計算部２０２は、Ｎ_ｔ＝Ｎ／８に対応する尤度情報を計算する２つの第４尤度計算部と、ＸＯＲ計算部（排他的論理和演算部）とを備える。同様に、ｍが５以上の場合には、Ｎ_ｔ＝２に対応する尤度情報を計算する第ｉ尤度計算部を最小単位とし、各尤度計算部が２つの尤度計算部と１つのＸＯＲ計算部とを入れ子状に備えることを、最小単位の第ｉ尤度計算部が得られるまで繰り返す構成となる。Ｎ＝１６の場合には、ｉは４となるため、第３尤度計算部２０２－０，２０２－１が２つの第４尤度計算部およびＸＯＲ計算部を備える構成となる。なお、Ｎ＝４の場合には、第２尤度計算部２０１－０，２０１－１が、Ｎ_ｔ＝４／２＝２に対応する尤度情報を計算するため、第２尤度計算部２０１－０，２０１－１は第３尤度計算部２０２－０，２０２－１およびＸＯＲ計算部２０４を備えない。以下、Ｎ＝１６の場合を例に挙げて説明する。Ｎ＝１６の場合には、上述したように第４尤度計算部が最小単位の尤度計算部となる。なお、Ｎの値により、ｉの値である入れ子の段数は異なり、ｉ＝ｍとなる。したがって、Ｎ＝３２の場合には、第５尤度計算部が最小単位の尤度計算部となり、第４尤度計算部はＮ_ｔ＝４に対応する尤度計算部となるといったように、各段の尤度計算部に対応するＮ_ｔの値は、Ｎの値によって異なる。第１～第５尤度計算部などの各尤度計算部を区別せずに示すときには、尤度計算部と記載する。

以上のように、尤度算出部３０は、ｌｏｇ_２Ｎをｍとするとき、２つの尤度情報の排他的論理和を算出する第（ｉ＋１）尤度計算部と、２つの第（ｉ＋１）尤度計算部により算出された２つの排他的論理和の排他的論理和を算出する第ｉＸＯＲ計算部と、を備える第ｉ尤度計算部を、ｉ＝１からｉ＝ｍ－１まで階層的に備える。

Ｎ_ｔ＝２に対応する尤度情報を計算する最小単位の尤度計算部である第４尤度計算部は、入力される２つのＬＬＲの排他的論理和を計算する回路である。第４尤度計算部は、入力される２つのＬＬＲの排他的論理和を第３尤度計算部２０２の図示しないＸＯＲ計算部およびリスト処理部２１へ入力する。最小単位の尤度計算部は、例えば、実施の形態１の図５に示した符号化処理部７５によって符号化されたpolar符号に対応する尤度情報を計算する回路である。

Ｎ_ｔ＝４に対応する第３尤度計算部２０２の図示しないＸＯＲ計算部は、２つの第４尤度計算部からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をＸＯＲ計算部２０３およびリスト処理部２１へ入力する。第３尤度計算部２０２は、例えば、実施の形態１の図４に示した符号化処理部６４によって符号化されたpolar符号に対応する尤度情報を計算する回路である。

Ｎ_ｔ＝８に対応する第２尤度計算部２０１のＸＯＲ計算部２０４は、２つの第３尤度計算部２０２からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をＸＯＲ計算部２０３およびリスト処理部２１へ入力する。第２尤度計算部２０１は、例えば、実施の形態１の図３に示した符号化処理部５４によって符号化されたpolar符号に対応する尤度情報を計算する回路である。

Ｎ_ｔ＝１６に対応する第１尤度計算部２００のＸＯＲ計算部２０３は、２つの第２尤度計算部２０１からそれぞれ入力される尤度情報の組み合わせを変えて排他的論理和を計算し、計算結果をリスト処理部２１へ入力する。第１尤度計算部２００は、１６ビットの符号長のpolar符号の尤度情報を算出する回路である。

Ｎ＝１６の場合、Ｎ_ｔ＝２に対応する尤度情報を計算する最小単位の尤度計算部は、１つのリストに対応する１つの第１尤度計算部２００につき、８（＝Ｎ／２）個実装され得る。したがって、最大ＮビットのＬＬＲを復号回路２の入力信号として入力することができる。また、Ｎ＝１６の場合、Ｎ_ｔ＝４に対応する第３尤度計算部２０２は、１つの第１尤度計算部２００につき４（＝Ｎ／４）個実装され得る。また、Ｎ＝１６の場合、Ｎ_ｔ＝８に対応する第２尤度計算部２０１は、１つの第１尤度計算部２００につき２（＝Ｎ／８）個実装され得る。

復号回路２における復号は、最小単位の尤度計算部に、復号対象の入力信号が入力されることにより開始される。そして、リスト数Ｌ分並列に実装され得る第１尤度計算部２００のそれぞれからの計算結果である尤度情報がリスト処理部２１へ入力されるように配線をつなげることで、符号長Ｎ_ｔまでの尤度計算処理を実行できる尤度計算部が構成できる。最大符号長Ｎ＝１６の場合を想定すると、１つのリストあたりすなわち１つの第１尤度計算部２００あたり、Ｎ_ｔの値がそれぞれ１６，８，４，２に対応する第１～第４尤度計算部からリスト処理部２１に尤度情報の計算結果が入力される配線が繋がり、これらの配線のうち最低１つから尤度情報が入力される。このように、１つのリストあたりの第１尤度計算部２００からリスト処理部２１への配線数は、第１尤度計算部２００の入れ子の段数ｌｏｇ_２Ｎとなる。したがって、リスト数Ｌ分第１尤度計算部２００が並列される場合には、合計Ｌ×ｌｏｇ_２Ｎ本の配線がつながることになる。

逐次除去復号法は、入力されたＬＬＲおよび復号途中の復号結果を用いた尤度計算、尤度の計算結果を用いて、復号候補を１ビット分確定させる処理、確定した復号候補の再符号化を繰り返しながら、１ビットずつ確定していく方法である。リスト型逐次除去復号法は、尤度計算結果を基にして、残存するリストの復号候補に対して、確定させるビットが０もしくは１である２通りの復号候補を想定し、想定される復号候補の尤もらしさを表すパスメトリック等の情報を計算する。そのため、逐次復号が進むにつれ、リスト数が倍々になる。このリスト数が、最大リスト数以下なら、全てのリスト（復号候補）を保持、最大リスト数以上の場合には、最大リスト数まで、リスト（復号候補）をパスメトリック等の尤もらしさを示す情報を基にし、復号候補から削除する処理が追加される。図８に示した回路構成の０～ｎのｎ＋１並列は、異なるリストの処理をそれぞれ並列に処理する形を想定したものである。リスト処理部２１は、リスト型逐次除去復号法の尤度計算（尤度算出部３０の処理）および復号候補の再符号化（polar符号化部２２の処理）の各処理を除く、復号候補の確定およびパスメトリック等のリストの尤もらしさを示す情報の算出、復号候補（リスト数）の管理を行う処理部である。本実施の形態のリスト処理部２１は、上述した処理に、指定されたまたは設定されたＮ_ｔの値に応じて、対応する尤度計算部の計算結果を選択する処理を追加した処理を、リスト型逐次除去復号法の復号処理として実行する復号処理部である。

なお、制御部２４が、Ｎ_ｔの値に応じて尤度情報の計算が必要な尤度計算部へ、計算結果の書き込み位置を指示し、リスト処理部２１が当該書き込み位置からデータを読み出すことによりリストごとの計算結果の入力が行われてもよいし、全尤度計算部が計算結果をリスト処理部２１へ出力しリスト処理部２１が、制御部２４からの情報に基づいて必要な計算結果を選択して用いてもよい。

リスト処理部２１は、１ビット分の処理完了後に、リスト数Ｌ個分の復号処理途中の復号候補をビット配置変更部２３－０～２３－ｎへ出力し、リスト処理部２１の処理が完了したことを示すフラグ、復号処理番号、復号途中のリスト数等を制御部２４へ出力する。また、リスト処理部２１は、Ｎ_ｔビット分の逐次復号が完了した後に、復号ビット選択部２５へＬ個の復号候補と復号候補の尤もらしさを示すパスメトリック等の尤度情報を出力する。

第１ビット配置変更部であるビット配置変更部２３－０～２３－ｎは、リスト処理部２１からの復号候補に基づいて、実施の形態１の符号化回路１のビット配置変更部１１と同様に、Ｎ／Ｎ_ｔごとに復号候補の各要素を配置することによりＮビットへ拡張した第１ビット系列を生成し、第１ビット系列を、対応するpolar符号化部２２－０～２２－ｎへそれぞれ出力する。ここで、ビット配置変更部２３－０～２３－ｎは、復号未実施のビットに関しては０値とすることでＮビットへ拡張したビット系列を生成する。

第１polar符号化部であるpolar符号化部２２－０～２２－ｎは、対応するビット配置変更部２３－０～２３－ｎから入力された第１ビット系列に対して、実施の形態１の符号化回路１のpolar符号化部１２と同様のＮビットのpolar符号化を行い、polar符号化結果を復号途中結果として、対応する第１尤度計算部２００へ入力する。

制御部２４は、各尤度計算部の処理の制御、リスト処理部２１の処理の制御を行う。制御部２４は、指定されたまたは設定されたＮ_ｔに基づいて、リスト数に応じた各種処理の制御、尤度計算部で計算するパタンの制御、出力する計算結果の選択制御、Ｎ_ｔ＝Ｎでない場合には、不要な尤度計算部などの回路を停止させるなどの制御を行う。例えば、制御部２４は、polar符号化部２２－０～２２－ｎによる符号化結果のうち尤度算出部３０が参照するビット位置を制御するようにしてもよい。

制御部２４の制御の具体例として、図３に示した例と同様に、最大符号長Ｎ＝１６の復号処理と、符号長Ｎ_ｔ＝８の復号処理とを比較して説明する。復号処理は、図３における右から左へ向かって計算が進み、排他的論理和回路４２は、各ＸＯＲ計算部に対応する。また、各排他的論理和回路４２に該当する尤度計算は、２入力１出力となる。Ｎ＝１６およびＮ_ｔ＝８の第１ビット目の復号処理では、まず右から１段目の排他的論理和回路４２に該当する第４尤度計算部のＸＯＲ計算部がｃ_８側の復号回路２への入力であるＬＬＲを用いて、ＬＬＲの尤度計算を行い、第４尤度計算部の出力として、計算結果を出力する。なお、各尤度計算が２入力１出力であることを考慮すると、右から２番目の排他的論理和回路４２の上から２，４，６，８番目の排他的論理和回路４２に対応するＸＯＲ計算部は復号回路に実装しないこともできる。右から２番目の排他的論理和回路４２では、第４尤度計算部からの出力を用いて、第３尤度計算部２０２のＸＯＲ計算部によるＬＬＲの尤度計算を行い、第３尤度計算部２０２の出力として、計算結果を出力する。同様に、右から３番目の排他的論理和回路４２に該当する第２尤度計算部２０１のＸＯＲ計算部２０４は、第３尤度計算部２０２からの出力を用いた尤度計算を行い、第２尤度計算部２０１の出力として、計算結果を出力する。

Ｎ_ｔ＝８の１ビット目の復号処理では、第２尤度計算部２０１の計算結果を、リスト処理部２１へ出力する。Ｎ＝１６の１ビット目の復号処理では、さらに、右から４番目の排他的論理和回路４２に該当する第１尤度計算部２００のＸＯＲ計算部２０３で、第２尤度計算部２０１からの出力を用いて、尤度計算を行い、第１尤度計算部２００の出力として、リスト処理部２１へ計算結果を出力する。１ビット目の尤度計算処理では、２入力１出力の尤度計算による、Ｎ＝１６ではｂ８，０の位置、Ｎ_ｔ＝８ではｂ’８，０の位置に尤度計算結果が、リスト処理部２１へ出力される。Ｎ＝１６およびＮ_ｔ＝８のいずれの場合も、尤度算出部３０からの出力を用いてリスト処理部２１によりリスト復号処理が行われ、polar符号化部２２により復号候補の再符号化が行われる。polar符号化部２２による再符号化結果が、２ビット目の復号処理のための尤度算出部３０へ入力される。

Ｎ＝１６の２ビット目の尤度計算処理では、１ビット目の尤度計算処理の第２尤度計算部２０１までの動作と同様の動作が行われる。第１尤度計算部２００のＸＯＲ計算部２０３では、第２尤度計算部２０１の出力とpolar符号化部２２から出力される再符号化結果を用いて、一番左の上から２番目の０値の位置に該当する尤度計算を行い、尤度計算結果をリスト処理部２１へ出力する。その後、リスト処理部２１によるリスト復号処理、polar符号化部２２による再符号化処理が実行され、尤度算出部３０へ再符号化処理結果が入力される。Ｎ＝１６の１ビット目および２ビット目の確定後の再符号化を実施するとＮ_ｔ＝８の１ビット目に該当するｂ’８，０が確定する。なお、このように、尤度計算処理では、Ｎ_ｔ＝８の１ビット目に該当する尤度計算処理が２度行われるが、Ｎ_ｔ＝８の場合には、Ｎ＝１６の偶数ビット（上から２，４，６，８、・・・）が０値と固定されているため、Ｎ＝１６の１ビット目が確定した際に、Ｎ_ｔ＝８の１ビット目が確定したことになる。そのため、Ｎ_ｔ＝８の場合、Ｎ＝１６の偶数ビットの復号処理を省くことができる。同様に、Ｎ＝１６の３ビット目の尤度計算処理の途中で、第２尤度計算部２０１のＸＯＲ計算部２０４から計算結果がリスト処理部２１へ出力されてリスト復号処理が実施され、Ｎ＝１６の４ビット目を０として再符号化を適用することで、ｂ’８，１の位置のビット候補が確定したことと等価となる。以下、同様に、Ｎ＝１６の場合の奇数ビットに対応する尤度計算を第２尤度計算部２０１のＸＯＲ計算部の計算まで行い、計算結果をリスト処理部２１に出力し、リスト処理部２１がＮ_ｔ＝８に対応する第２尤度計算部２０１のＸＯＲ計算部２０４からの計算結果を用いて、リスト復号処理を行い、polar符号化部２２が再符号化処理を行う、という動作を繰り返すことで、最大符号長Ｎ＝１６の復号回路により、Ｎ_ｔ＝８の復号処理が行われる。また、例として、Ｎ_ｔ＝４の場合を想定すると、復号回路２への入力ＬＬＲと復号候補の再符号化結果を用いて、尤度計算部の処理を実行する。この際、尤度計算部は、第３尤度計算部２０２のＸＯＲ計算部の計算結果のリスト処理部２１へ出力、リスト処理部２１によるリスト復号処理、およびpolar符号化部２２による再符号化を繰り返すことにより、Ｎ_ｔ＝４の復号処理が行われる。Ｎ_ｔ＝４の場合には、Ｎ＝１６の１，５，９，１３ビット目の尤度計算を行えば良い。

以上を整理すると、各尤度計算部では、Ｎ＝１６の尤度計算処理のうち、奇数ビット目の尤度計算処理を実行し、ｂ’８のビット系列５３の位置に対応する計算結果を、リスト処理部２１に出力する。リスト処理部２１では、リスト数分の尤度情報に基づき、復号候補を１ビットずつ確定させる。ビット配置変更部２３－０～２３－ｎでは、確定したビットを２ビットごとに配置する。このビット配置変更部２３－０～２３－ｎの再配置処理は、本例では、Ｎ＝１６の奇数ビットの尤度計算およびリスト復号処理を行い、偶数ビットの処理を省略し、偶数ビット目の処理の結果である既知の０ビットを付加したビット配置にすることと等価になる。polar符号化部２２－０～２２－ｎで、polar符号化処理を行うことで、Ｎ＝１６の符号化結果つまりＮ_ｔ＝８の符号化結果を出力し、本結果に基づき、尤度計算部による計算が進む。制御部２４が、上述した通り、Ｎ＝Ｎ_ｔに対応する第１尤度計算処理のうち、奇数ビットに対応する尤度計算を実行するように制御することで、Ｎ_ｔ＝８に対する尤度計算処理が実施されることになる。なお、一般的に説明すると、尤度計算処理は、Ｎ_ｔがＮ未満の場合には、Ｎ／Ｎ_ｔごとに実行されれば良く、制御部２４は、外部より入力されるＮ_ｔまたは内部で保持しているＮ_ｔの設定値に応じ、前述した尤度算出部３０の不要な回路の停止および最大符号長Ｎの復号処理のうち、符号長Ｎ_ｔの場合に必要となる尤度算出部３０の計算処理を制御する。制御部２４が、最大符号長Ｎの復号動作のうちＮ／Ｎ_ｔごとのビット以外のビットに対する処理を省略するよう制御するため、最大符号長Ｎの回路構成で、Ｎを想定した逐次復号回数より少ないＮ_ｔ回の逐次復号処理で、polar符号の復号を完了させることができる。

また、Ｎ＝１６、Ｎ_ｔ＝８の場合、Ｎ_ｔ＝８に対応する２つの第２尤度計算部２０１のうち、１つは復号処理に用いる必要がないため、制御部２４は、この第２尤度計算部２０１の機能を停止させてもよい。また、制御部２４は、復号途中の最大リスト数より少ないリスト数の場合に、尤度計算部で計算を行う必要がない回路を停止させるなどの制御を行ってもよい。制御部２４は、リスト処理部２１からの情報に基づき、何ビット分の復号を完了したかなどの情報を用いて、リスト処理部２１での処理を制御する。

また、復号対象のビットが、情報ビットである場合には復号候補が増加し、フローズンビットの場合には既知の値のため復号候補を増加させないなどの複数の処理が発生するため、フローズンビットであるか否かは復号処理において必要な情報となる。そのため、フローズンビット位置の情報をリスト処理部２１が保持しておき、リスト処理部２１が処理しているビット番号を制御部２４からリスト処理部２１に通知することにより、リスト処理部２１が処理対象のビットがフローズンビットであるか否かを判断してもよいし、制御部２４がフローズンビット位置の情報を保持する場合には、対応処理するビットがフローズンビットであるか否かを示す情報を制御部２４からリスト処理部２１へ通知してもよい。このように、制御部２４は、リスト処理部２１から通知されるリスト処理部２１の処理の進捗状況を表す情報に応じて、リスト処理部２１へリスト処理部２１の処理対象がフローズンビットであるか否かを通知してもよい。

また、復号処理において、データビットに該当する復号処理を行う際には、リスト数を増加させるが、復号途中のリスト数に応じた制御を、制御部２４が制御しても良い。

Ｎ_ｔビット分の逐次復号処理が完了すると、リスト処理部２１は、復号ビット選択部２５に、リスト数分の復号候補、パスメトリック等の復号候補の尤度情報を出力する。復号ビット選択部２５は、処理対象のデータ長の復号候補がリスト処理部２１によって算出されると、復号候補を用いて復号ビットを選択する。処理対象のデータ長の一例は、Ｎ_ｔビットである。復号ビット選択部２５は、具体的には、例えば、符号化の前のＫビットのビット系列に誤り検出処理が施されている場合には、各復号候補に対して誤り検出を実施し、誤りの無い復号候補を選択して出力し、全ての復号候補に誤りが検出された場合には、パスメトリック等の復号候補の尤度情報を用いて復号候補を選択する。復号ビット選択部２５は、符号化の前のＫビットのビット系列に誤り検出が施されていない場合には、パスメトリック等の復号候補の尤度情報を用いて尤もらしい復号候補を選択して出力する。

上述した誤り検出処理は、例えば、一般的に知られているＣＲＣ（Cyclic Redundancy Check：巡回冗長検査） aided リスト型逐次除去復号法のように、誤り検出のためのＣＲＣビットが冗長ビットとして付加される処理である。符号化の前のＫビットのビット系列に誤り検出処理が施されている場合には、復号ビット選択部２５は、この冗長ビットを用いて誤り検出処理を行うことができる。なお、誤り検出処理としては、ＣＲＣに限定されず、ＦＥＣ（Forward Error Correction：前方誤り訂正）、ＶＲＣ（Vertical Redundancy Check：垂直パリティチェック）または水平パリティチェックＬＲＣ（Longitudinal Redundancy Check）などといったパリティ符号（パリティチェック）、チェックサムなどをはじめとした処理を用いることができる。なお、前述の手法以外にも誤りを検出できる手法であれば適用可能である。

frozenビット除去部２６は、復号ビット選択部２５から出力される復号ビットから、フローズンビットを取り除き、Ｋビットの情報ビット系列を出力する。

ここで、本実施の形態では、復号方法としてリスト型逐次除去復号法を想定しているが、Ｌ＝１の場合には、リスト型逐次除去復号法は、polar符号の復号法として一般的に知られている、逐次除去復号法（ＳＣＤ：Successive Cancellation Decoding）と等価となる。このため、Ｌ＝１として、図８に示した復号回路２が、逐次除去復号法により復号を行うこともできる。

また、図８では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、リスト数分の復号処理を実行する処理が可能であれば良いため、最大リスト数Ｌより多い数の回路を実装し、制御部２４が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部２４が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。例えば、図８では、尤度算出部３０は、第１尤度計算部を２００－０から２００－ｎまでのｎ＋１個の並列回路として備えているが、１個以上の第１尤度計算部のみを備え、この１個以上の第１尤度計算部が、時分割でｎ＋１個の尤度計算処理を実施してもよい。同様に、第１尤度計算部内の２個以上備えた尤度計算部を、時分割で処理してもよい。また、polar符号化部２２、ビット配置変更部２３も同様に、それぞれ１個以上の回路を備え、時分割で処理することも可能である。

以上のように、本実施の形態の復号回路２の各並列実装回路数は、図８に示した例に限定されず、任意に設定して実装することが可能である。以上のように、本実施の形態の復号回路２は、最大符号長Ｎのpolar符号を復号可能な復号回路を実装し、制御部２４により、必要な尤度計算およびリスト処理を制御するため、符号長を容易に動的に制御することが可能である。

次に、本実施の形態の復号回路２を実現するためのハードウェアについて説明する。復号回路２を構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２を構成する各部は、例えば、図６に示す処理回路１３０により実現される。

処理回路１３０は実施の形態１と同様に、復号回路２を構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。

復号回路２を構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。この制御回路は、例えば、図７に示したように、プロセッサ１４０およびメモリ１４１を備える制御回路である。復号回路２を構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２の各部の機能が実現される。これらのプログラムは、復号回路２が実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。

復号回路２の各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。すなわち、復号回路２の各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。

次に、本実施の形態の復号回路２における処理手順例について説明する。図９は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２がリスト型逐次除去復号法により復号を行う例を説明する。復号回路２に復号対象の信号が入力されると、制御部２４は、復号処理の初期設定として、最大符号長Ｎの復号処理に対応するビット番号ｎ_ｍおよび符号長Ｎ_ｔの復号処理に対応するビット番号ｎ_ｔを、初期値である０に設定して、復号処理する。

まず、制御部２４は、ビット番号ｎ_ｍが符号長Ｎ_ｔの符号語に対応するビット位置であるか否か、すなわち、ｎ_ｍをＮ／Ｎ_ｔで割った余りＭｏｄ（ｎ_ｍ，Ｎ／Ｎ_ｔ）が０であるか否かを判断する（ステップＳ１）。Ｍｏｄ（ｎ_ｍ，Ｎ／Ｎ_ｔ）が０でない場合（ステップＳ１ Ｎｏ）、ビット番号ｎ_ｍを１カウントアップし（ステップＳ１０）、再度ステップＳ１の処理を実施する。

Ｍｏｄ（ｎ_ｍ，Ｎ／Ｎ_ｔ）が０の場合（ステップＳ１ Ｙｅｓ）、制御部２４は、尤度計算処理を実行させる（ステップＳ２）。詳細には、制御部２４は、Ｎ_ｔに応じて、第１尤度計算部２００－０～２００－ｎおよび第１尤度計算部２００－０～２００－ｎ内の各尤度計算部のうち処理に必要な尤度計算部に処理の実行を指示する。これにより、Ｎ_ｔに応じた尤度計算処理が行われる。

次に、リスト処理部２１が、尤度計算結果に基づいて、復号候補を確定するリスト復号処理を実行する（ステップＳ３）。ビット配置変更部２３－０～２３－ｎは、リスト処理部２１が確定させた復号候補に対して、復号ビットの再配置処理を行う（ステップＳ４）。詳細には、ビット配置変更部２３－０～２３－ｎは、リスト処理部２１が確定させた復号候補を、Ｎビットのビット系列に拡張するようにビットを再配置する。

次に、polar符号化部２２－０～２２－ｎは、復号ビットの符号化処理を行う（ステップＳ５）。制御部２４は、ビット番号ｎ_ｔを１カウントアップし（ステップＳ６）、ｎ_ｔ＝Ｎ_ｔであるか否かすなわちＮ_ｔビット分の逐次復号処理が完了したか否かを判断する（ステップＳ７）。ｎ_ｔ＝Ｎ_ｔでない場合（ステップＳ７ Ｎｏ）、制御部２４はステップＳ１からの処理を繰り返す。

ｎ_ｔ＝Ｎ_ｔである場合（ステップＳ７ Ｙｅｓ）、制御部２４は、リスト処理部２１に復号候補を復号ビット選択部２５へ出力させ、復号ビット選択部２５が、復号候補に基づいて復号結果を確定させる復号結果選択処理を実施する（ステップＳ８）。次に、frozenビット除去部２６は、復号ビット選択部２５によって確定された復号結果からフローズンビットを除去するフローズンビット除去処理を実施する（ステップＳ９）。以上の処理により、符号化回路に入力された情報ビットが復元される。

以上のように、制御部２４が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のpolar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のpolar符号に対応した復号を行うことができる。また、逐次復号回数もＮ_ｔ回に制限できることにより、符号長Ｎ_ｔに合わせて設計および構築した回路の処理遅延防止を実現できる。なお、上述したとおり、リスト数Ｌが１の場合には、リスト型逐次除去復号法は逐次除去復号法と等価になるため、図９に示したフローチャートは、逐次除去復号法の場合も包含したフローチャートである。

実施の形態３．
図１０は、実施の形態３にかかる符号化回路の構成例を示すブロック図である。実施の形態１では、非systematicなpolar符号を生成する符号化回路１について説明したが、本実施の形態では、systematicなpolar符号を生成する符号化回路１ａについて説明する。以下、実施の形態１と同様の機能を有する構成要素は実施の形態１と同一の符号を付して重複する説明を省略する。以下、実施の形態１と異なる点を中心に説明する。

図１０に示すように、符号化回路１ａは、frozenビット付加部１０、ビット配置変更部１１、polar符号化部１２、frozenビット変換部（フローズンビット変換部）８０、polar符号化部８１および間引き処理部８２を備える。実施の形態１と同様に、符号化回路１ａは、最大でＮビットの符号長のpolar符号を生成可能である。Ｎビット以下の符号長のうち指定または設定されたＮ_ｔビットの符号長のpolar符号を生成可能である。

frozenビット付加部１０、ビット配置変更部１１およびpolar符号化部１２は、実施の形態１と同様であるため説明を省略する。frozenビット変換部８０は、Ｎ_ｔビットの符号語のビット系列に対して、polar符号の符号化前に設定するフローズンビットのビット位置をビット反転順にした位置のビットをフローズンビットに置き換える。ビット反転順とは、ビットインデックスの２進法表示を、ＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit）への順を逆に変換するといったように、ビットの順序を逆順にしたインデックスの順番のことを示している。例えば、［ｂ_４，０，ｂ_４，１，ｂ_４，２，ｂ_４，３］のような４ビットのビット系列を想定した場合、ｂ_４，ｉにおけるｉがビットインデックスを示している。１０進法表示で０，１，２，３は、２進法表示ではそれぞれ、００，０１，１０，１１となる。２進法表示では、ＭＳＢが最左端になりＬＳＢが最右端になる並び順であるが、このビット順を逆に並び替えると、００，０１，１０，１１はそれぞれ００，１０，０１，１１となる。

図３に示した例で説明すると、入力ビット系列５０であるｂ８のうち、ｂ_８，０，ｂ_８，１，ｂ_８，２，ｂ_８，４がフローズンビットであった場合、これらのビットインデックスは０，１，２，４であり２進法表示すると０００，００１，０１０，１００である。したがって、ビット反転順にした位置は、２進法のビットインデックス０００，１００，０１０，００１の位置であり、１０進法のビットインデックス０，４，２，１となる。このため、frozenビット変換部８０は、ｃ８の符号語５１内で、ビットインデックス０，４，２，１の位置をフローズンビットに置き換える。フローズンビットを０とすると、frozenビット変換部８０は、ｃ８＝［ｃ_８，０，ｃ_８，１，…，ｃ_８，７］を［０，０，０，ｃ_８，３，０，ｃ_８，５，ｃ_８，６，ｃ_８，７］に置き換える。なお、図３の１６ビットの符号化後系列全体では、残り８ビットは０値かつ置き換えなく処理をするため、［０，０，０，ｃ_８，３，０，ｃ_８，５，ｃ_８，６，ｃ_８，７，０，０，０，０，０，０，０，０］を出力する。

以上のように、frozenビット変換部８０は、第２系列がpolar符号化部１２により符号化された結果に対して、frozenビット付加部１０によってフローズンビットが付加された位置に対応するビットをフローズンビットに変換することにより第３系列を生成する。詳細には、frozenビット変換部８０は第２系列がpolar符号化部１２により符号化された結果のうち、第２符号長の符号語に対応するビット系列に関して、frozenビット付加部１０によってフローズンビットが付加されたビット位置のビット反転順の位置をフローズンビットに置き換える。

第２polar符号化部であるpolar符号化部８１は、frozenビット変換部８０から入力される第３系列に対して、polar符号化部１２と同様に、polar符号化を行う。間引き処理部８２は、間引き処理部１３と同様に、polar符号化部８１から出力されたビット系列から、ビット配置変更部１１でＮ／Ｎ_ｔごとに配置した位置に該当するＮ_ｔビットを符号語として抽出して出力する。

本実施の形態の符号化処理の例として、Ｎ＝１６、Ｎ_ｔ＝８を想定した符号化処理を説明する。入力信号として、４ビットの情報系列［ｂ_４，０，ｂ_４，１，ｂ_４，２，ｂ_４，３］が入力されると、frozenビット付加部１０が、Ｎ_ｔ＝８のビット系列となるようにフローズンビットを付加し、８ビットのビット系列［ｆ_０，ｆ_１，ｆ_２，ｂ_４，０，ｆ_３，ｂ_４，１，ｂ_４，２，ｂ_４，３］を出力する。なお、フローズンビットは、一般性を維持するため、ｆ_０，ｆ_１，ｆ_２，ｆ_３と記載している。ビット配置変更部１１は、１６ビットのビット系列に、Ｎ／Ｎ_ｔごとに８ビットの上記ビット系列を配置する。これにより、ビット配置変更部１１は、１６ビットのビット系列［ｆ_０，０，ｆ_１，０，ｆ_２，０，ｂ_４，０，０，ｆ_３，０，ｂ_４，１，０，ｂ_４，２，０，ｂ_４，３，０］をpolar符号化部１２へ入力する。

polar符号化部１２は、ビット長１６ビットのpolar符号化を行うことにより、符号化結果［ｆ_０＾ｆ_１＾ｆ_２＾ｂ_４，０＾ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，ｂ_４，２＾ｂ_４，３，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，ｂ_４，１＾ｂ_４，３，ｂ_４，０＾ｂ_４，３，ｂ_４，３，０，０，０，０，０，０，０，０］を出力する。ここで「^」は排他的論理和演算を示している。

frozenビット変換部８０は、Ｎ_ｔ＝８に対応する符号語（polar符号化部１２から出力される１６ビットのビット系列のうちビットインデックスが０～７に対応するビット系列）において、frozenビット付加部１０でフローズンビットを配置した位置のビット反転順の位置を、フローズンビットに置き換える。frozenビット変換部８０による置き換え後の１６ビット系列は、［ｆ_０，ｆ_３，ｆ_２，ｂ_４，２＾ｂ_４，３，ｆ_１，ｂ_４，１＾ｂ_４，３，ｂ_４，０＾ｂ_４，３，ｂ_４，３，０，０，０，０，０，０，０，０］となる。

polar符号化部８１は、frozenビット変換部８０による置き換え後のビット列にpolar符号化を実施し、１６ビットのビット系列の［ｆ_０＾ｆ_１＾ｆ_２＾ｆ_３＾ｂ_４，０＾ｂ_４，１＾ｂ_４，２，０，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，０，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，０，ｂ_４，０，０，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，０，ｂ_４，１，０，ｂ_４，２，０，ｂ_４，３，０］を出力する。間引き処理部８２は、polar符号化部８１から出力されるビット系列から、ビット配置変更部１１で８ビット系列を配置した位置のビット系列を抜き出し、［ｆ_０＾ｆ_１＾ｆ_２＾ｆ_３＾ｂ_４，０＾ｂ_４，１＾ｂ_４，２，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，ｂ_４，０，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｂ_４，１，ｂ_４，２，ｂ_４，３］を出力する。

ここで、間引き処理部８２から出力されるビット系列には、frozenビット付加部１０でフローズンビットを付加する前の入力系列である［ｂ_４，０，ｂ_４，１，ｂ_４，２，ｂ_４，３］が、ビットインデックス３，５，６，７の位置に表れている。このため、符号化回路１ａは、以上の処理によりsystematic polar符号化処理を完了することができる。なお、本実施の形態の符号化回路１ａでは、最大符号長Ｎの回路を共用して、ビット配置変更部１１および間引き処理部８２にて、符号長Ｎ_ｔに合わせた配置変更およびビットの抽出を行うことで、Ｎ以下の２の累乗のＮ_ｔについて、符号長Ｎ_ｔの符号化処理を行うため、回路規模の増大を抑制しつつ、符号長を容易に動的に変更することができる。

なお、本実施の形態では、polar符号化部１２により符号化された結果が、frozenビット変換部８０およびpolar符号化部８１を介して間引き処理部８２に入力されるが、間引き処理部８２に入力されるデータは、polar符号化部１２により符号化された結果に基づくものといえる。このため、本実施の形態においても、間引き処理部８２は、第２系列がpolar符号化部１２により符号化された結果に基づく間引き処理により、第２符号長の符号語を生成していることになる。

本実施の形態の符号化回路１ａを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。符号化回路１ａを構成する各部は、実施の形態１と同様に、例えば、図６に示す処理回路１３０により実現される。符号化回路１ａを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。

符号化回路１ａを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態１と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。符号化回路１ａを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、符号化回路１ａの各部の機能が実現される。これらのプログラムは、符号化回路１ａが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。

符号化回路１ａの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。例えば、polar符号化部１２，８１については専用のハードウェアでその機能を実現し、frozenビット付加部１０、ビット配置変更部１１、frozenビット変換部８０および間引き処理部８２については制御回路でその機能を実現することが可能である。このように、符号化回路１ａの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。

実施の形態４．
図１１は、実施の形態４にかかる復号回路の構成例を示すブロック図である。図１１に示した復号回路２ａは、systematic polar符号に対応するリスト型逐次除去復号法の復号処理を実行する。

図１１に示すように、復号回路２ａは、第１尤度計算部２００－０～２００－ｎ、尤度算出部３０、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５、frozenビット除去部２６およびsystematic polar処理部９０を備える。第１尤度計算部２００－０～２００－ｎ、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、制御部２４、復号ビット選択部２５およびfrozenビット除去部２６は実施の形態２と同様である。実施の形態２と同様の機能を有する構成要素は実施の形態２と同一の符号を付して重複する説明を省略する。以下、実施の形態２と異なる点を中心に説明する。

本実施の形態の復号回路２ａと実施の形態２すなわち図８に示した復号回路２との相違点は、復号回路２ａでは、systematic polar符号の復号処理を行うsystematic polar処理部９０を備える点である。systematic polar処理部９０は、ビット配置変更部９００－０～９００－ｎ、polar符号化部９０１－０～９０１－ｎおよび間引き処理部９０２－０～９０２－ｎを備える。

リスト復号処理が完了した後に、リスト処理部２１は、Ｌ個の復号候補のそれぞれを対応するビット配置変更部９００－０～９００－ｎへ出力し、復号ビット選択部２５にＬ個の復号候補の尤もらしさを示すパスメトリック等の尤度情報を出力する。ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補に、ビット配置変更部２３－０～２３－ｎと同様に、Ｎ／Ｎ_ｔビットごとに、復号候補を配置することによりＮビットのビット系列を生成する。polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎにより生成されたＮビットのビット系列に対して、polar符号化部２２－０～２２－ｎと同様に、polar符号化を行う。間引き処理部９０２－０～９０２－ｎは、実施の形態１の符号化回路１の間引き処理部１３と同様に、符号化後のビット系列のインデックスが小さい順のＮ_ｔビットを抽出し、抽出したビット系列を復号ビット選択部２５に出力する。

ここで、本実施の形態の復号回路２ａの動作について、Ｎ＝１６、Ｎｔ＝８の場合を例に挙げて説明する。実施の形態３で説明した８ビット系列［ｆ_０＾ｆ_１＾ｆ_２＾ｆ_３＾ｂ_４，０＾ｂ_４，１＾ｂ_４，２，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，ｂ_４，０，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｂ_４，１，ｂ_４，２，ｂ_４，３］が送信され、この信号を復号回路２ａが受信した復号処理を行う例を説明する。復号回路２ａにおいて、実施の形態２と同様にリスト型逐次除去復号が行われ、誤りなく復号された場合には、リスト処理部２１からは、上記の８ビット系列をpolar符号化した８ビット系列である［ｆ_０，ｆ_３，ｆ_２，ｂ_４，２＾ｂ_４，３，ｆ_１，ｂ_４，１＾ｂ_４，３，ｂ_４，０＾ｂ_４，３，ｂ_４，３］が出力される。

第２ビット配置変更部であるビット配置変更部９００－０～９００－ｎは、Ｎ／Ｎｔビットごとに、リスト処理部２１から出力された８ビット系列を配置することにより、１６ビット系列［ｆ_０，０，ｆ_３，０，ｆ_２，０，ｂ_４，２＾ｂ_４，３，０，ｆ_１，０，ｂ_４，１＾ｂ_４，３，０，ｂ_４，０＾ｂ_４，３，０，ｂ_４，３，０］を生成して対応するpolar符号化部９０１－０～９０１－ｎへ出力する。polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎから出力された１６ビット系列に対してpolar符号化を実行し、符号化結果として［ｆ_０＾ｆ_１＾ｆ_２＾ｆ_３＾ｂ_４，０＾ｂ_４，１＾ｂ_４，２，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，ｂ_４，０，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｂ_４，１，ｂ_４，２，ｂ_４，３，０，０，０，０，０，０，０，０］を、対応する間引き処理部９０２－０～９０２－ｎへ出力する。すなわち、ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補を、ビット配置変更部２３－０～２３－ｎが復号候補を配置した位置と同じ位置に配置することにより第１符号長の第２ビット系列を生成し、polar符号化部９０１－０～９０１－ｎは、第２ビット系列に対してpolar符号化を行う。

間引き処理部９０２－０～９０２－ｎは、polar符号化部９０１－０～９０１－ｎから出力された１６ビットのビット系列のうちビットインデックスの小さい８ビットのビット系列［ｆ_０＾ｆ_１＾ｆ_２＾ｆ_３＾ｂ_４，０＾ｂ_４，１＾ｂ_４，２，ｆ_１＾ｂ_４，０＾ｂ_４，１＾ｂ_４，３，ｆ_２＾ｂ_４，０＾ｂ_４，２＾ｂ_４，３，ｂ_４，０，ｆ_３＾ｂ_４，１＾ｂ_４，２＾ｂ_４，３，ｂ_４，１，ｂ_４，２，ｂ_４，３］を復号ビット選択部２５に出力する。復号ビット選択部２５は、間引き処理部９０２－０～９０２－ｎから出力されたビット系列のうち、符号化回路１ａにおいて情報ビットが配置された位置のビット、すなわちビットインデックス３，５，６，７のビットを抜き出すことにより、[ｂ_４，０，ｂ_４，１，ｂ_４，２，ｂ_４，３］を得る。これは、符号化回路１ａにおける符号化前の４ビットの情報ビットのビット系列と一致する。このように、本実施の形態の復号回路２ａは、systematic polar符号に対応した復号が可能であることがわかる。

なお、以上の例では、リスト処理部２１から出力されたビット系列に誤りがないとして説明したが、実際の処理においては、リスト処理部２１から出力されたビット系列における誤りの有無は未知であるため、リスト処理部２１から出力されたビット系列はリストごとの復号候補として出力される。復号ビット選択部２５は、実施の形態２の復号回路２の復号ビット選択部２５と同じく、情報ビットに誤り検出が施されている場合には、各復号候補に対して誤り検出を実施し、誤りの無い復号候補を選択して出力し、全ての候補から誤りが検出された場合には、パスメトリック等の復号候補の尤度情報を用いて復号候補を選択する。または、復号ビット選択部２５は、情報ビットに誤り検出が施されていない場合には、パスメトリック等の復号候補の尤度情報を用いて尤もらしい復号候補を選択して出力する。frozenビット除去部２６は、実施の形態２の復号回路２のfrozenビット除去部２６と同様に、フローズンビットを除去し、Ｋビットの情報ビットを出力する。

本実施の形態では、復号方法としてリスト型逐次除去復号法を想定しているが、実施の形態２と同様に、Ｌ＝１の場合には、リスト型逐次除去復号法は、polar符号の復号法として一般的に知られている、逐次除去復号法と等価となる。このため、Ｌ＝１として、図１１に示した復号回路２ａが、逐次除去復号法により復号を行うこともできる。

また、図１１では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、実施の形態２で述べたように、最大リスト数Ｌより多い数の回路を実装し、制御部２４が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部２４が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。

本実施の形態の復号回路２ａを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２ａを構成する各部は、実施の形態２と同様に、例えば、図６に示す処理回路１３０により実現される。復号回路２ａを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。

復号回路２ａを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態２の復号回路２と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。復号回路２ａを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２ａの各部の機能が実現される。これらのプログラムは、復号回路２ａが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。

復号回路２ａの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。このように、復号回路２ａの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。

次に、本実施の形態の復号回路２ａにおける処理手順例について説明する。図１２は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２ａがリスト型逐次除去復号法により復号を行う例を説明する。ステップＳ１～ステップＳ７，ステップＳ１０は実施の形態２と同様であるため、説明を省略する。本実施の形態においても、制御部２４がＮｔビットに応じて尤度計算処理を制御することで、符号長を動的に変更可能である。

ステップＳ７でＹｅｓの場合、ビット配置変更部９００－０～９００－ｎは、リスト処理部２１から出力された復号候補に対して、復号ビットの配置変更処理を行う（ステップＳ１１）。詳細には、ビット配置変更部９００－０～９００－ｎは、Ｎ／Ｎｔビットごとに、リスト処理部２１から出力された復号候補を配置することにより、Ｎビットのビット系列を生成して、対応するpolar符号化部９０１－０～９０１－ｎへ出力する。

polar符号化部９０１－０～９０１－ｎは、復号ビットの符号化処理を行う（ステップＳ１２）。詳細には、polar符号化部９０１－０～９０１－ｎは、対応するビット配置変更部９００－０～９００－ｎから出力されたビット系列に対して、polar符号化部２２－０～２２－ｎと同様に符号化処理を行い、符号化結果を、対応する間引き処理部９０２－０～９０２－ｎへ出力する。

間引き処理部９０２－０～９０２－ｎは、対応するpolar符号化部９０１－０～９０１－ｎから出力された符号化結果に対して、ビット間引き処理を行う（ステップＳ１３）。詳細には、間引き処理部９０２－０～９０２－ｎは、Ｎビットの符号化結果のうち、ビットインデックスが小さいＮ_ｔビットをsystematic polar復号処理の結果として抽出して、復号ビット選択部２５へ出力する。以降のステップＳ８，Ｓ９の処理は実施の形態２と同様である。

以上のように、本実施の形態では、制御部２４が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のsystematic polar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のsystematic polar符号の復号を行うことができる。

実施の形態５．
図１３は、実施の形態５にかかる復号回路の構成例を示すブロック図である。図１３に示した復号回路２ｂは、リスト型逐次除去復号法により、polar符号とsystematic polar符号との両方に対応する復号処理を実行することが可能である。

図１３に示すように、復号回路２ｂは、実施の形態４の復号回路２ａに、信号選択部１１２が追加され、制御部２４、systematic polar処理部９０の代わりに制御部１１０、systematic polar処理部１１１を備える以外は、実施の形態４の復号回路２ａと同様である。

第１尤度計算部２００－０～２００－ｎ、リスト処理部２１、polar符号化部２２－０～２２－ｎ、ビット配置変更部２３－０～２３－ｎ、復号ビット選択部２５およびfrozenビット除去部２６は実施の形態２および実施の形態４と同様である。実施の形態４と同様の機能を有する構成要素は実施の形態４と同一の符号を付して重複する説明を省略する。以下、実施の形態４と異なる点を中心に説明する。

本実施の形態の制御部１１０は、実施の形態２および実施の形態４の制御部２４と同様に、各尤度計算部、リスト処理部２１、polar符号化部２２－０～２２－ｎおよびビット配置変更部２３－０～２３－ｎによるリスト型逐次除去復号処理を制御する。リスト型逐次復号処理が完了するまでの復号回路２ｂの動作は、実施の形態２の復号回路２の動作および実施の形態４の復号回路２ａの動作と同様である。

本実施の形態では、制御部１１０は、さらに、polar符号の復号処理すなわちリスト処理部２１による処理結果と、systematic polar符号の復号処理すなわちsystematic polar処理部１１１による処理結果とのうちどちらを選択するかを制御する。信号選択部１１２は、制御部１１０からの指示に基づいて、リスト処理部２１から出力される復号候補とsystematic polar処理部１１１から出力される復号候補とのうち一方を選択し、選択した復号候補を復号ビット選択部２５に出力する。

polar符号の復号処理を行う場合には、制御部１１０は、systematic polar処理部１１１を停止させるとともに、信号選択部１１２を、リスト処理部２１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。また、systematic polar符号の復号処理を行う場合には、制御部１１０は、systematic polar処理部１１１を動作させ、信号選択部１１２を、systematic polar処理部１１１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。

systematic polar処理部１１１は、制御部１１０から停止を指示された場合、systematic polar処理部１１１内部の各回路を停止させ、制御部１１０から動作するよう指示された場合、systematic polar処理部１１１内部の各回路を動作させる。systematic polar処理部１１１は、制御部１１０からの指示に基づいて、停止と稼働を切替える機能が追加される点以外は、実施の形態４のsystematic polar処理部９０と同様である。

以上のように、実施の形態４の復号回路２ａに、制御部１１０による信号選択の制御および信号選択部１１２を追加することで、polar符号とsystematic polar符号とのうち一方を選択して復号処理が可能な復号回路２ｂを構成することができる。なお、本実施の形態の復号方法としてリスト型逐次除去復号法を例示したが、実施の形態２および実施の形態４と同様に、Ｌ＝１の場合には、リスト型逐次除去復号法は逐次除去復号法と等価となるため、本実施の形態の復号回路２ｂは、逐次除去復号法にも対応可能である。

また、図１３では、リスト型逐次除去復号法を想定し、各リストに対応する処理を実施する回路を最大リスト数Ｌ個分並列に実行する構成例を示しているが、実施の形態２で述べたように、最大リスト数Ｌより多い数の回路を実装し、制御部１１０が、必要なリスト数分の処理を実行するように、各部を制御するようにしてもよい。また、リスト数を可変としてもよく、この場合、制御部１１０が、リスト数に応じて処理に必要な各部を動作させるよう制御する。また、リスト数以下の最低１つの並列実装回路を用いて、時間分割によりリスト数分の処理を実行することも可能である。

本実施の形態の復号回路２ｂを構成する各部は、専用のハードウェアである処理回路で実現することが可能である。復号回路２ｂを構成する各部は、実施の形態２と同様に、例えば、図６に示す処理回路１３０により実現される。復号回路２ｂを構成する各部の機能は、それぞれ異なる処理回路１３０で実現されても良いし、これらの各部の機能の全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。

復号回路２ｂを構成する各部を実現する処理回路はプロセッサを備える制御回路であってもよい。制御回路は、実施の形態２の復号回路２と同様に、図７に示すように、プロセッサ１４０およびメモリ１４１を備える。復号回路２ｂを構成する各部の機能が図７に示した制御回路で実現される場合、これらの機能は、ソフトウェア、ファームウェアまたはソフトウェアとファームウェアとの組み合わせにより実現できる。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ１４１に記憶される。プロセッサ１４０がメモリ１４１からプログラムを読み出して実行することにより、復号回路２ｂの各部の機能が実現される。これらのプログラムは、復号回路２ｂが実行する手順および方法をコンピュータに実行させるものであるともいえる。このプログラムは、記憶媒体または通信媒体により提供されてもよい。

復号回路２ｂの各部の各機能を、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしても良い。このように、復号回路２ｂの各部の各機能が、専用のハードウェアである処理回路と、制御回路の組み合わせによって実現されてもよい。

次に、本実施の形態の復号回路２ｂにおける処理手順例について説明する。図１４は、本実施の形態の復号処理手順の一例を示すフローチャートである。ここでは、復号回路２ｂがリスト型逐次除去復号法により復号を行う例を説明する。ステップＳ１～ステップＳ７，ステップＳ１０は実施の形態２と同様であるため、説明を省略する。本実施の形態においても、制御部１１０がＮｔビットに応じて尤度計算処理を制御することで、符号長を動的に変更可能である。

ステップＳ７でＹｅｓの場合、制御部１１０は、systematic polar符号の復号処理を行うか否かを判断する（ステップＳ１４）。制御部１１０は、systematic polar符号の復号処理を行う場合（ステップＳ１４ Ｙｅｓ）、systematic polar処理部１１１を起動させて、ステップＳ１１～ステップＳ１３の処理を実施させる。ステップＳ１１～ステップＳ１３の処理は、実施の形態４と同様である。

制御部１１０は、信号選択処理を実施し（ステップＳ１５）、ステップＳ８，Ｓ９の処理を実施させる。ステップＳ８，Ｓ９の処理は、実施の形態２および実施の形態４と同様である。信号選択処理では、制御部１１０は、polar符号の復号処理を行う場合には、信号選択部１１２を、リスト処理部２１からの復号候補を選択して復号ビット選択部２５に出力するように制御し、systematic polar符号の復号処理を行う場合には、信号選択部１１２を、systematic polar処理部１１１からの復号候補を選択して復号ビット選択部２５に出力するように制御する。

polar符号の復号処理を行う場合（ステップＳ１４ Ｎｏ）、制御部１１０は、処理をステップＳ１５へ進める。以上の処理により、本実施の形態の復号回路２ｂは、polar符号の復号処理とsystematic polar符号の復号処理とを切替えて実施することができる。

以上のように、本実施の形態では、制御部１１０が尤度計算処理を制御することで、最大符号長Ｎの復号回路を共有して複数の符号長のsystematic polar符号の復号が可能となる。このため、回路規模の増大を抑制して、複数の符号長のpolar符号の復号を行うことが可能であるとともに、複数の符号量のsystematic polar符号の復号を行うことができる。

実施の形態６．
図１５は、実施の形態６にかかる通信システムの構成例を示す図である。図１５に示すように、本実施の形態の通信システムは、送信装置である通信装置３と、受信装置である通信装置５とを備える。通信装置３は、実施の形態１で述べた符号化回路１と、符号化回路１により符号化された結果を無線信号として送信する送信部４とを備える。通信装置５は、通信装置３から送信された信号を受信する受信部６と、受信部６により受信された信号を復号する実施の形態２で述べた復号回路２とを備える。

本実施の形態の通信装置３および通信装置５は、実施の形態１および実施の形態２で述べたように、polar符号の符号長を動的に変更可能である。このため、通信装置３と通信装置５との間で送受信するデータのデータ長に応じて、符号長を変更することが可能である。このため、通信装置３および通信装置５は、パンクチャリング、ショートニングなどの複雑度の高いレート変換処理を省くことができるため、送受信処理の負荷および処理遅延を防ぐことができる。したがって、実施の形態１の符号化回路１および実施の形態２の復号回路２を用いることで、最大符号長のpolar符号の符号化回路および復号回路を用いてパンクチャリング、ショートニング等のレート変換処理を行う場合に比べて、復号遅延を短縮することができる。また、実施の形態１および実施の形態２で述べたように、１つの処理回路で複数の符号長に対応可能であるため、回路規模の増大を抑制することができる。

通信装置３の符号化回路１が実施の形態１の制御回路で実現される場合、例えば、通信装置３は第１符号長のpolar符号の符号化を行うことが可能なpolar符号化部１２であるpolar符号化回路を備える。そして、制御回路が、入力信号に対して、フローズンビットを付加することによる第１系列の生成と、符号化対象のpolar符号の符号長であって第１符号長以下の第２符号長と第１符号長との比に応じた配置規則にしたがって、第１系列を第１符号長の第２系列内に配置することによる、第２系列の生成と、第２系列のpolar符号化回路への入力と、第２系列のpolar符号化回路による符号化結果に基づく間引き処理による第２符号長の符号語の生成と、を通信装置３に実行させる。また、これら処理がソフトウェアにより実現される場合、通信装置を制御するためのプログラムは、これらの処理を通信装置３に実行させる。

図１５に示した例では、通信装置３が送信装置であり、通信装置５が受信装置である例を示しているが、通信装置３および通信装置５の両方が送信装置および受信装置の機能を有していてもよい。また、図１５に示した例では、通信システムとして無線通信システムを例示しているが、これに限らず、通信装置３および通信装置５は有線通信を行ってもよい。

また、図１５では、通信装置３が実施の形態１の符号化回路１を備え、通信装置５が実施の形態２の復号回路２を備える例を例示しているが、通信装置３が符号化回路１の代わりに実施の形態３の符号化回路１ａを備え、通信装置５が復号回路２の代わりに復号回路２ａを備えてもよい。また、通信装置３が、符号化回路１と符号化回路１ａを備え、polar符号とsystematic polar符号とを切り替えて送信し、通信装置５が復号回路２の代わりに復号回路２ｂを備えてもよい。

また、本実施の形態では、実施の形態１，３の符号化回路１，１ａ、実施の形態２，４，５の復号回路２，２ａ，２ｂを通信システムに適用する例を説明したが、これらの適用先は通信システムに限定されない。実施の形態１，３の符号化回路１，１ａ、実施の形態２，４，５の復号回路２，２ａ，２ｂは、たとえば、ＨＤＤ（Hard Disk Drive）、Flashメモリなどの記憶手段における誤り訂正に適用されてもよいし、その他の技術に適用されてもよい。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１ａ 符号化回路、２，２ａ，２ｂ 復号回路、３，５ 通信装置、４ 送信部、６ 受信部、１０ frozenビット付加部、１１，９００－０～９００－ｎ，２３－０～２３－ｎ ビット配置変更部、１２，２２－０～２２－ｎ，８１，９０１－０～９０１－ｎ polar符号化部、１３，８２，９０２－０～９０２－ｎ 間引き処理部、２１ リスト処理部、２４，１１０ 制御部、２５ 復号ビット選択部、２６ frozenビット除去部、３０ 尤度算出部、４２ 排他的論理和回路、８０ frozenビット変換部、９０，１１１ systematic polar処理部、１１２ 信号選択部、２００－０～２００－ｎ 第１尤度計算部、２０１－０，２０１－１ 第２尤度計算部、２０２－０，２０２－１ 第３尤度計算部、２０３，２０４ ＸＯＲ計算部。

Claims (25)

1. 第１符号長のpolar符号の符号化を行うことが可能な第１polar符号化部と、
   入力信号に、フローズンビットを付加することにより第１系列を生成するフローズンビット付加部と、
   符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることにより、前記第２系列を生成し、前記第２系列を前記第１polar符号化部へ入力するビット配置変更部と、
   を備え、
   前記第２系列の前記第１polar符号化部による符号化結果に基づく間引き処理により、前記第２符号長の符号語が生成されることを特徴とする符号化回路。
2. 前記フローズンビット付加部は、前記第１系列のデータ長が前記第２符号長となるように、前記フローズンビットを付加することを特徴とする請求項１に記載の符号化回路。
3. 前記ビット配置変更部は、前記第２符号長が前記第１符号長と等しい場合には、前記第１系列を前記第２系列として前記第１polar符号化部へ入力することを特徴とする請求項１または２に記載の符号化回路。
4. 前記ビット配置変更部は、前記第２符号長が前記第１符号長未満の場合には、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置に、前記第１系列のビット値を前記第２系列に配置することを特徴とする請求項１から３のいずれか１つに記載の符号化回路。
5. 前記第２系列の前記第１polar符号化部による符号化結果から、連続するビット位置の前記第２符号長のビットを前記符号語として選択する間引き処理部、を備えることを特徴とする請求項４に記載の符号化回路。
6. 前記polar符号は、systematic polar符号であり、
   前記符号化回路は、
   前記第２系列の前記第１polar符号化部による符号化結果に対して、前記フローズンビット付加部によって前記フローズンビットが付加された位置に対応するビットを前記フローズンビットに変換することにより第３系列を生成するフローズンビット変換部と、
   前記第３系列をpolar符号化する第２polar符号化部と、
   前記第２polar符号化部による符号化結果から、前記第２符号長の前記符号語を選択する間引き処理部と、
   を備えることを特徴とする請求項１から４のいずれか１つに記載の符号化回路。
7. 前記フローズンビット変換部は、前記第２系列の前記第１polar符号化部による符号化結果のうち、前記第２符号長の前記符号語に対応するビット系列に関して、前記フローズンビット付加部によって前記フローズンビットが付加されたビット位置のビット反転順の位置を前記フローズンビットに置き換えることを特徴とする請求項６に記載の符号化回路。
8. 前記第２polar符号化部による符号化結果から、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置の値を前記符号語として選択する間引き処理部、を備えることを特徴とする請求項６または７に記載の符号化回路。
9. 第１符号長のpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、前記第１符号長以下の第２符号長のpolar符号に対応する尤度情報を算出する尤度算出部と、
   前記尤度算出部により算出された前記尤度情報を用いて、逐次復号によりビットごとに復号候補を選択する復号処理部と、
   前記第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記復号処理部によって選択された前記復号候補を前記第１符号長の第１ビット系列内に配置することにより、前記第１ビット系列を生成する第１ビット配置変更部と、
   前記第１ビット系列に対してpolar符号化を行い、前記尤度算出部へ前記復号途中結果として入力する第１polar符号化部と、
   前記第２符号長に基づいて、前記第２符号長に応じた逐次復号を行うよう前記尤度算出部および前記復号処理部を制御する制御部と、
   処理対象のデータ長の前記復号候補が前記復号処理部によって算出されると、前記復号候補を用いて復号ビットを復号結果として選択する復号ビット選択部と、
   前記復号結果からフローズンビットを除去するフローズンビット除去部と、
   を備えることを特徴とする復号回路。
10. 前記第１符号長をＮとし、ｌｏｇ_２Ｎをｍとするとき、
    前記尤度算出部は、
    ２つの第（ｉ＋１）尤度計算部と、
    ２つの前記第（ｉ＋１）尤度計算部により算出された尤度の排他的論理和を算出する排他的論理和演算部と、
    を備える第ｉ尤度計算部を、ｉ＝１からｉ＝ｍ－１まで階層的に備えることを特徴とする請求項９に記載の復号回路。
11. 前記制御部は、前記第２符号長に応じて、ｉ＝１からｉ＝ｍ－１までの前記第ｉ尤度計算部のうち、前記第２符号長の前記尤度情報の計算に用いられない前記第ｉ尤度計算部および前記排他的論理和演算部を停止させることを特徴とする請求項１０に記載の復号回路。
12. 前記処理対象のデータ長は、前記第２符号長であることを特徴とする請求項９から１１のいずれか１つに記載の復号回路。
13. 前記第１ビット配置変更部は、前記第２符号長が前記第１符号長未満の場合には、前記第１符号長を前記第２符号長で割った商の値ごとのビット位置に、前記復号処理部により選択された復号途中の復号候補を配置し、復号処理が行われていないビット位置のビット値を０とすることで、前記第１ビット系列を生成することを特徴とする請求項９から１２のいずれか１つに記載の復号回路。
14. 前記第１polar符号化部は、前記第１符号長のpolar符号化を行うことが可能であることを特徴とする請求項９から１３のいずれか１つに記載の復号回路。
15. 前記制御部は、前記復号処理部から通知される前記復号処理部の処理の進捗状況を表す情報に応じて、前記第１polar符号化部による符号化結果のうち前記尤度算出部が参照するビット位置を制御することを特徴とする請求項９から１４のいずれか１つに記載の復号回路。
16. 前記制御部は、前記復号処理部から通知される前記復号処理部の処理の進捗状況を表す情報に応じて、前記復号処理部へ前記復号処理部の処理対象が前記フローズンビットであるか否かを通知することを特徴とする請求項９から１５のいずれか１つに記載の復号回路。
17. 前記逐次復号は、リスト型逐次除去復号であり、
    前記尤度算出部は、リスト数分の前記尤度情報を算出し、
    前記復号処理部は、リスト数分の前記復号候補を選択し、リスト数分の前記復号候補の尤もらしさを示す情報を前記復号ビット選択部へ入力し、
    前記復号ビット選択部は、前記尤もらしさを示す情報を用いて、前記復号ビットを選択することを特徴とする請求項９から１６のいずれか１つに記載の復号回路。
18. 前記逐次復号は、リスト型逐次除去復号であり、
    前記入力信号はpolar符号化前に誤り検出のための冗長ビットが付加されており、
    前記復号ビット選択部は、リスト数分の前記第２符号長の前記復号候補から、前記冗長ビットを用いて復号ビットを選択することを特徴とする請求項９から１６のいずれか１つに記載の復号回路。
19. 前記polar符号は、systematic polar符号であり、
    前記復号回路は、
    systematic polar符号の復号処理を行うsystematic polar処理部、
    を備え、
    前記systematic polar処理部は、
    前記復号処理部により選択された前記第２符号長の前記復号候補を、前記第１ビット配置変更部が前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更部と、
    前記第２ビット系列に対してpolar符号化を行う第２polar符号化部と、
    前記第２polar符号化部による符号化結果から、前記第２符号長の符号語を選択する間引き処理部と、
    を備えることを特徴とする請求項９から１８のいずれか１つに記載の復号回路。
20. 前記polar符号は、systematic polar符号または非systematicなpolar符号であり、
    前記復号回路は、
    systematic polar符号の復号処理を行うsystematic polar処理部と、
    前記systematic polar処理部による処理結果と、前記復号処理部による処理結果とのいずれか一方を選択して前記復号ビット選択部へ出力する信号選択部と、
    を備え、
    前記systematic polar処理部は、
    前記復号処理部により選択された前記第２符号長の前記復号候補を、前記第１ビット配置変更部が前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更部と、
    前記第２ビット系列に対してpolar符号化を行う第２polar符号化部と、
    前記第２polar符号化部による符号化結果から、前記第２符号長の符号語を選択する間引き処理部と、
    を備え、
    前記制御部は、systematic polar符号の復号を行う場合には、前記信号選択部に前記systematic polar処理部による処理結果を選択するよう指示し、非systematicなpolar符号の復号を行う場合には、前記信号選択部に前記復号処理部による処理結果を選択するよう指示することを特徴とする請求項９から１８のいずれか１つに記載の復号回路。
21. 第１符号長のpolar符号の符号化を行うことが可能なpolar符号化回路を備える通信装置を制御するための制御回路であって、
    入力信号に対して、フローズンビットを付加することによる第１系列の生成と、
    符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることによる、前記第２系列の生成と、
    前記第２系列の前記polar符号化回路への入力と、
    前記第２系列の前記polar符号化回路による符号化結果に基づく間引き処理による前記第２符号長の符号語の生成と、
    を前記通信装置に実行させることを特徴とする制御回路。
22. 第１符号長のpolar符号の符号化を行うことが可能なpolar符号化回路を備える通信装置を制御するためのプログラムを記憶する記憶媒体であって、
    前記プログラムは、
    入力信号に対して、フローズンビットを付加することによる第１系列の生成と、
    符号化対象のpolar符号の符号長であって前記第１符号長以下の第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記第１系列を前記第１符号長の第２系列内に配置し、前記第２符号長が前記第１符号長未満の場合には、前記第２系列内の前記第１系列を配置した位置以外のビット位置のビット値を０とすることによる、前記第２系列の生成と、
    前記第２系列の前記polar符号化回路への入力と、
    前記第２系列の前記polar符号化回路による符号化結果に基づく間引き処理による前記第２符号長の符号語の生成と、
    を前記通信装置に実行させることを特徴とする記憶媒体。
23. 第１符号長のpolar符号の尤度情報を算出可能であり、入力信号と復号途中結果に基づいて、前記第１符号長以下の第２符号長のpolar符号に対応する尤度情報を算出する尤度計算ステップと、
    前記尤度計算ステップにより算出された前記尤度情報を用いて、逐次ビットごとの復号候補を選択する復号候補選択ステップと、
    前記第２符号長と前記第１符号長との比に応じた配置規則にしたがって、前記復号候補選択ステップによって選択された前記復号候補を前記第１符号長の第１ビット系列内に配置することにより、前記第１ビット系列を生成する第１ビット配置変更ステップと、
    前記第１ビット系列に対してpolar符号化を行い、前記尤度計算ステップへ前記復号途中結果として入力する第１polar符号化ステップと、
    前記第２符号長に基づいて、前記第２符号長に応じた逐次復号を行うよう前記尤度計算ステップおよび前記復号候補選択ステップを制御する制御ステップと、
    計算対象のデータ長の前記復号候補が前記復号候補選択ステップによって算出されると、前記復号候補を用いて復号ビットを復号結果として選択する復号ビット選択ステップと、
    前記復号結果からフローズンビットを除去するフローズンビット除去ステップと、
    を含むことを特徴とする復号方法。
24. 前記polar符号は、systematic polar符号であり、
    前記復号候補選択ステップにより選択された前記第２符号長の前記復号候補を、前記第１ビット配置変更ステップで前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更ステップと、
    前記第２ビット系列に対してpolar符号化を行う第２polar符号化ステップと、
    前記第２polar符号化ステップによる符号化結果から、前記第２符号長の符号語を選択する間引き処理ステップと、
    を含むことを特徴とする請求項２３に記載の復号方法。
25. 前記polar符号は、systematic polar符号または非systematicなpolar符号であり、
    systematic polar符号の復号を行う場合に、systematic polar符号の復号処理を行うsystematic polar処理ステップと、
    systematic polar符号の復号を行う場合に、前記systematic polar処理ステップの処理結果を前記復号ビット選択ステップへ入力し、非systematicなpolar符号の復号を行う場合には、前記復号候補選択ステップにより選択された前記復号候補を前記復号ビット選択ステップへ入力する選択ステップと、
    を含み、
    前記systematic polar処理ステップは、
    前記復号候補選択ステップにより選択された前記第２符号長の前記復号候補を、前記第１ビット配置変更ステップで前記復号候補を配置した位置と同じ位置に配置することにより前記第１符号長の第２ビット系列を生成する第２ビット配置変更ステップと、
    前記第２ビット系列に対してpolar符号化を行う第２polar符号化ステップと、
    前記第２polar符号化ステップによる符号化結果から、前記第２符号長の符号語を選択する間引き処理ステップと、
    を含むことを特徴とする請求項２３に記載の復号方法。

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