KR20050011079A - 스핀온글래스에 의한 산화실리콘막의 형성방법 - Google Patents

스핀온글래스에 의한 산화실리콘막의 형성방법 Download PDF

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Abstract

폴리실라잔을 포함하는 스핀온글래스(spin-on-glass, SOG)막을 기판에 적용한 후에 산화제용액을 이용하여 상기 스핀온글래스막을 산화 실리콘으로 전환시키는 반도체 장치 제조공정 중의 산화실리콘막 형성방법이 개시된다. 상기 산화제 용액은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산을 포함하는 산화제 중 하나 이상의 산화제를 포함한다.

Description

스핀온글래스에 의한 산화실리콘막의 형성방법{METHOD FOR FORMING A SILICON OXIDE LAYER USING SPIN-ON GLASS}
본 발명은 폴리실라잔을 포함하는 스핀온글래스(Spin-On-Glass, SOG) 조성물을 큐어링하여 산화실리콘막을 형성하는 방법에 관한 것으로서, 보다 상세하게는반도체 장치 제조에 있어서 산화제 용액(oxidant solution)을 이용하여 스핀온글래스막을 큐어링(curing)하여 산화실리콘막을 형성하는 방법에 관한 것이다.
최근에는 보다 빠른 응답속도와 대용량의 저장능력을 가지는 반도체 장치를 제조하기 위하여 반도체 장치의 디자인과 제조방법의 개선이 계속되고 있다. 이러한 최근의 요구에 부응하여 반도체 장치의 집적도, 신뢰성, 경제성 및 응답속도 등을 향상시키기 위한 반도체 장치의 디자인 및 제조공정의 개선노력이 계속되고 있다.
집적 회로를 제조하기 위하여, 단일 기판 상에 트랜지스터, 캐패시터 등의 많은 회로 소자를 형성하여야 한다. 이후에, 회로의 소기 기능을 얻기 위하여 제조 공정 도중에 상기 다양한 트렌지스터 및 다른 소자들을 금속과 같은 도전성 물질의 하나 이상의 패턴을 이용하여 전기적으로 상호 접속한다. 예를 들면, MOS(Metal Oxide Semiconductor) 및 바이폴라 VLSI(Very Large Scale Integration) 및 ULSI(Ultra Large Scale Integration) 장치들은 수많은 트랜지스터가 서로 접속하는 다층 배선구조를 가짐으로써, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)와 같은 장치를 형성한다. 이와 같은 상호 접속 구조에서, 층의 수(number of layers)가 증가함에 따라서, 상기 회로 소자 및 상호 접속 패턴이 형성되는 최상층(top layer)의 형상(topography)은 더욱 더 불규칙하고 불편탄해진다.
예를 들면, 둘 또는 그 이상의 금속층이 형성되어 있는 반도체 웨이퍼를 제조하는 경우에, 하부구조물이 형성되어 있는 반도체 웨이퍼에 제1층간 절연막을 형성한 후, 상기 하부구조물과 전기적으로 접속하기 위해 개구된 콘택홀(contact hole)을 형성하고, 제1 금속층이 증착, 패터닝 및 식각공정을 거쳐 제1금속패턴이 형성된다. 제1층간 절연막의 하부 구조물이 불평탄(uneven)하기 때문에, 제1층간 절연막의 표면이 불평탄하다. 상기 제1 층간 절연막 상에 제1 금속층을 직접 형성하는 경우에는, 제1 금속층은 제1층간 절연막의 돌출부나 크랙 때문에 얇아지거나 균열(fracture)이 발생하고 하지 절연막(underlying insulation layer)상의 금속 도포가 불량하게 되는 등의 다양한 불량을 야기한다.
또한, 하나이상의 추가적인 도전성 패턴을 형성하는 경우에, 하나 이상의 절연막이 하부의 도전성 패턴상에 형성되고, 적어도 처음에 적층되는 절연막은 하부도전성 패턴의 굴곡을 반영하여 불평탄하게 된다. 만약 제2 금속층이 불평탄한 절연막 상에 바로 형성되는 경우 제2 금속층 역시 층간 절연막의 돌출부나 크랙때문에 얇아지거나 균열(fracture)이 발생하고 하지 절연막상의 금속 도포가 불량하게 되는 등의 다양한 불량을 야기한다.
이러한 금속 패턴의 불량이 반도체 장치의 수율 및 신뢰성을 저하시키기 때문에, 종래의 반도체 장치 제조공정에서는 다수의 막을 가지는 금속 접속구조에서 비아 또는 금속층을 형성하거나 상기 도전성 막을 증착하기 전에 층간 절연막의 평탄화가 필요하다. 복수의 금속간의 상호접속층이 사용되는 경우, 연속되는 금속층 사이에 형성되는 절연막이 평탄화될 수 있다면 금속층의 균일성이 향상되고, 형성되는 금속패턴의 불량을 감소시킬수 있다.
고밀도 플라즈마(High-Density Plasma: HDP), 화학기상증착(Chemical VaporDeposition: CVD) 산화막, O3-테트라에틸오소실리케이트(tetraethylorthosilicate: TEOS)를 포함하는 다양한 물질들이 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에서 홈의 개구를 채우기 위한 절연막 또는 도전층사이에 위치하는 층간절연막으로 사용될 수 있다. 그러나, 이러한 종류의 산화막들은 갭필(gap-filling) 특성이 떨어지기 때문에 0.13㎛ 및 0.1㎛이하의 디자인 룰을 가지는 반도체 장치에 사용되는 경우, 상기 산화막 상에 브릿지(bridges), 갭(gaps) 또는 보이드(voids) 등이 형성되는 문제점이 있다.
층간 절연막의 평탄화를 위하여, 리플로우 특성이 높은 BPSG (BoroPhosphorous Silicate Glass)막을 이용한 리플로우 공정이나, 스핀온글래스(Spin-On-Glass)막을 이용한 코팅 공정, 및 웨이퍼 표면의 물질을 제거하기 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법 등 다양한 방법이 개발되고 있다.
일반적으로 도전성 배선간의 갭을 매몰하기 위한 층간 절연막의 재료로서 BPSG를 이용하는 방법이 널리 사용되어 왔다. 하지만, BPSG를 증착하는 공정은 설비에 대한 의존성 및 챔버상태에 대한 의존성이 강하다. 또한, 상기 BPSG 증착 공정에 사용되는 가스가 고가일 뿐만 아니라 독성이 강하며, 증착된 후에도 보다 평탄한 평면을 얻기 위한 고온의 리플로우 공정이 필요하다. 더구나, 다른 산화물과 비교할 때 BPSG는 플루오르화 수소(hydrogen fluoride: HF), 완충 플루오르화 수소(Buffered HF: BHF) 용액 등을 사용하는 습식 식각에 있어서 높은 식각 속도를가지고 있어서, 식각공정의 제어가 복잡하다.
256메가 디램급이상의 VLSI를 제조하기 위하여 집적도는 증가하고 디자인룰은 감소함에 따라, BPSG를 사용하여 층간 절연막을 형성하는 경우 브리지나 보이드와 같은 결함 생성에 의해 장치의 수율과 신뢰성이 저하된다. 더구나, 식각선택성을 위하여 식각 저지막을 사용하는 경우라도, BPSG 막의 형성은 식각저지막의 손상을 야기할 수 있고, 이러한 추가적인 막의 형성으로 인해 공정이 복잡해진다. 결과적으로, 종래의 BPSG 공정은 열적 리플로우 공정 및/또는 고비용의 CMP공정을 실시해야 충분히 평탄한 표면을 얻을 수 있다.
상술한 BPSG 공정에 대한 대체공정으로, 스핀온글래스막을 이용한 절연막을 형성하는 공정은 단순한 코팅 공정으로 평탄한 절연막을 형성할 수 있는 공정으로 널리 알려져 있다. 예를 들면, 미국특허 제5,310,720호(issued to Shin et al.)에는 폴리실라잔막을 형성한 후, 폴리실라잔막을 산소분위기에서 하소(firing)하여 산화실리콘막으로 전환시키는 방법이 개시되어 있다. 그리고 미국특허 제6,479,405호(issued to Lee et al.)에는 PHPS를 포함하는 스핀온글래스막을 열처리하여 산화실리콘막을 형성하는 방법에 개시되어 있다. 또한, 미국특허 제5,976,618호(issued to Fukuyama et al.)에는 무기 스핀온글래스를 도포한 후, 2 단계의 열처리 공정을 거쳐서 이를 산화 실리콘막으로 전환하는 방법이 개시되어 있다. 또한, 대한민국 공개특허 제2002-45783호에는 50℃ 내지 350℃에서 스핀온글래스막을 예비 베이킹하여 스핀온글래스막으로부터 용매를 제거하고, 350℃ 내지 500 ℃에서 하드베이킹하여 파티클 발생을 억제하고, 이어서 상기 스핀온글래스막을 600℃ 내지 1200℃에서 어닐링하여 산화막을 형성함으로써 반도체 기판 상에 스핀온글래스막을 형성하는 방법이 개시되어 있다.
미국특허 제5,494,978호(issued to Shinizu et al.)에는 평균분자량 100 내지 100,000의 무기 폴리실라잔을 사용하여 기포가 제거된(defoamed) 폴리실라잔을 제조하는 방법이 개시되어 있다. 미국특허 제5,905,130호(issued to Nakaharaet al.)에는 ⅰ) 폴리아미노실란 화합물을 폴리수소화된 질소함유화합물과 염기 촉매을 사용하여 반응시키는 방법에 의하거나 또는 ⅱ) 폴리수소화된 실리콘 화합물을 폴리수소화된 질소함유화합물과 염기의 고체 산화 촉매의 존재하에서 반응시킴으로서 폴리실라잔을 제조하는 방법이 개시되어 있다. 미국특허 제5,436,398호(issued to Shimizuet al.)에는 약 1,120의 평균분자량을 가지는 PHPS를 제조하는 방법이 개시되어 있다. 미국특허 제4,937,304호(issued to Ayamaet al.) 및 제4,950,381호(issued to Takeuchiet al.)에는 일정한 분자량을 가지는 폴리실라잔을 제조하는 방법이 개시되어 있다.
폴리실라잔계의 스핀온글래스는 기본 골격은 Si-N, Si-H, N-H결합으로 구성된다. 상기 스핀온글래스를 산소 및 수증기를 포함하는 분위기 중에서 베이킹하면 Si-N 결합의 상당부분이 Si-O결합으로 전환 또는 치환된다. 따라서, 이와 같은 스핀온글래스를 이용하여 산화 실리콘막으로 전환하는 방법은 간단한 스핀 코팅 방법과 큐어링(curing) 공정에 의해 수행할 수 있어서, 비용이 절감된다는 장점을 가지고 있다.
그렇지만, 상술한 큐어링공정에서 모든 Si-N 결합이 Si-O 결합으로 치환되지는 않는다(일본국 특개평 11-145286 참조). 상기 잔류하는 Si-N 결합을 실질적으로 모두 Si-O 결합으로 전환하기 위하여, 상기 큐어링된 스핀온글래스막을 산화분위기에서 약 600℃ 내지 1200℃의 고온에서 어닐링한다. 상기 스핀온글래스막이 300℃ 내지 600℃에서 처리되면 스핀온글래스막의 폴리실라잔은 산화실리콘(SiO2)으로 전환은 불완전하게 되어, 불안정한 SiHxNyOz(여기서, x,y, 및 z는 양수이다.)를 생성된다. 이러한 불안정한 구조를 가지는 막은 SiHxNyOz를 완전히 SiO2막으로 전환하기 위하여 대기 중의 산소나 수증기와 오랜시간 동안 반응을 계속한다.
도 1은 하드 베이킹(hard baking) 직후, 및 상기 하드 베이킹된 스핀온글래스막이 대기 중에서 7일 경과한 후의 스핀온글래스막의 광흡수도를 나타내는 푸리에 변환 적외선(Fourier Transform Infrared: FTIR) 분광 그래프이다. 상기 스핀온글래스막은 기판 상에 스핀온글래스 조성물을 약 3,400Å의 두께로 증착하여 형성되었다. 이어서, 증착된 스핀온글래스막은 산소 분위기에서 약 10분 내지 60 분 동안 약 400℃의 온도로 하드 베이킹 되었다. 계속하여, 하드 베이킹된 스핀온글래스막을 가지는 상기 기판은 대기 중에서 7일 동안 경과되고, 상기 스핀온글래스막의 광흡수도는 FTIR을 이용하여 측정하였다. 도 1에 나타난 바와 같이, FTIR 궤적 a는 스핀온글래스막에 대한 하드 베이킹이 완료된 직후에, FTIR 궤적 b는 스핀온글래스막을 하드 베이킹 한 후 7일이 경과한 후에 측정된 것이다.
도 1의 궤적의 정점을 비교하면, 상기 하드 베이킹 단계 직후에 상기 스핀온글래스막은 상기 Si-O 결합 뿐만 아니라 소량의 N-H 및 Si-H 결합을 갖는 성분들을포함한다. 그러나, 7일 후에 상기 불안정한 결합인 N-H 및 Si-H 결합이 Si-O 결합으로 전환하여 상기 N-H 및 Si-H 정점이 대체로 감소한다.
도 2a는 약 24 시간동안 스핀온글래스막의 상기 측정된 두께 및 반사지수(reflective index, 이하 'RI'라고 함)의 변화를 추적한 그래프이고, 도 2b는 약 일주일동안 상기 두께 및 상기 RI의 변화를 추적한 그래프이며, 도 3a는 약 24시간 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이고, 도 3b는 약 일주일 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.
상기 스핀온글래스막은 기판 상에 스핀온글래스 성분을 약 3,400Å의 두께로 증착하여 형성되었다. 이후에, 상기 증착된 스핀온글래스막은 일반적으로 산소 및/또는 수증기를 포함하는 산소분위기에서 약 60분동안 약 400℃의 온도에서 하드 베이킹을 되었다. 계속해서, 상기 RI 및 상기 스핀온글래스막의 두께가 반복적으로 측정되어 도 2a 내지 도 2b의 데이터가 얻어졌다. 상기 도 2a 및 도2b를 참조하면, 상기 RI 측정값은 □이고 상기 두께 측정값은 ◆를 나타낸다. 상기 일정한 시간이 경과된 스핀온글래스막의 식각 속도를 실질적으로 일정한 식각 상태에서 플루오르화 수소(HF)을 포함하는 산화물 식각액(oxide etchant)을 이용하여 반복적으로 측정하여 상기 스핀온글래스 식각 속도를 상기 스핀온글래스막의 형성과 상기 습식 식각의 시작 사이의 지연의 함수인 도 3a 및 도 3b의 데이터를 얻었다.
도 2a, 도 2b, 도 3a 및 도 3b를 참조하면 상기 RI, 상기 스핀온글래스막의 두께 및 상기 스핀온글래스막의 식각 속도는 시간에 따라 변화하여, 상기 스핀온글래스 식각 공정의 조절에 복잡한 영향을 미치고 스핀온글래스막의 과도한 식각(overetch)이나 부족한 식각(underetch)을 증가시킨다. 이를 방지하기 위해서는 산소분위기에서 일정한 시간을 경과시키는 것이 필요하지만, 상기 방법은 긴 시간이 소요되어 공정을 지연시킨다.
따라서, 본 발명의 목적은 산화제 수용액(aqueous oxidant solution)을 이용하여 스핀온글래스에 의한 막을 큐어링하여 산화실리콘막을 형성하는 방법을 제공하는 것이다.
도 1은 하드 베이킹 직후, 및 상기 하드 베이킹된 스핀온글래스막이 대기 중에서 7일 경과한 후의 스핀온글래스막의 광흡수도를 나타내는 푸리에 변환 적외선(FTIR) 분광 그래프이다.
도 2a는 약 24 시간동안 스핀온글래스막의 상기 측정된 두께 및 반사지수(RI)의 변화를 추적한 그래프이다.
도 2b는 약 일주일동안 상기 두께 및 상기 RI의 변화를 추적한 그래프이다.
도 3a는 약 24시간 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.
도 3b는 약 일주일 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 장치 제조공정에서 산화실리콘막을 형성하는 방법을 나타내는 단면도이다.
도 5는 본 발명의 실시예에 따른 스핀온글래스막의 큐어링에 의해 형성된 산화실리콘막의 광흡수도를 나타내는 FTIR 그래프이다.
도 6은 본 발명의 실시예에 따른 스핀온글래스막의 큐어링에 의해 형성된 산화실리콘막의 광흡수도를 나타내는 FTIR 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 12 : 홈
13 : 제1 스핀온글래스막 13a : 산화실리콘막
14a : 산화실리콘의 상부 표면 16 : 게이트 산화막
20 : n-형의 반도체 영역 22 : 포토리지스트 패턴
24a : 폴리실리콘 패턴 24b : 텅스텐 실리사이드 패턴
24c : 텅스텐 패턴 24d : 실리콘 질화물 패턴
24Ga, 24Gb, 24Gc, 24Gd : 게이트 전극 24WL : 워드라인
25 : p-형 불순물이 도핑된 영역
26, 27 : n-형 불순물이 도핑된 영역 3 0 : p-형 웰
32 : 실리콘 질화막 32a : 실리콘 질화막 스페이서
40 : n-형 웰 50 : 제2 스핀온글래스막
50a : 제2 산화실리콘막 52 : 금속 패턴
54 : 제3 스핀온글래스막
상술한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 장치 제조공정 중에 폴리실라잔을 포함하는 스핀온글래스막을 산화제용액 및 한번 이상의 열처리를 이용하여 산화실리콘막으로 전환하는 큐어링을 통해서 산화실리콘막을 형성하는 방법을 제공한다. 상기 산화제 용액은 오존, 과산화물(예를 들어, H2O2), 과망간산염(예를 들어, KMnO4), 하이포아염소산염(예를 들어, CaCl2O2및 NaClO), 아염소산염(예를 들어, NaClO2), 염소산염(예를 들어, NaClO3), 과염소산염(예를 들어, KClO4), 하이포아브롬산염(예를 들어, CaBrO2및 NaBrO), 아브롬산염(예를 들어, NaBrO2), 브롬산염(예를 들어, NaBrO3), 하이포아요오드산염(예를 들어, CaI2O2및 NaIO), 아요오드산염(예를 들어, NaIO2), 요오드산염(예를 들어, LiIO3, Ca(IO3)2및 KIO3) 및 강산(예를 들어, H2SO4및 HNO3) 중의 하나 이상의 산화제를 포함한다. 상기 산화제 용액 내의 상기 산화제 농도는 상기 산화제에 따라 약 1ppm에서 40 중량% 사이이며 상기 산화제 용액의 온도는 약 5℃ 내지 125℃사이이며, 바람직하게는 약 25℃ 내지 80℃ 사이이다. 상기 산화제 용액은 상기 스핀온글래스막에 대해서 산화제 용액 배스(bath)에 상기 기판을 적시거나 잠기게 하는 방법 또는 상기 산화제 용액을 상기 스핀온글래스막의 표면에 스프레이 방법(spray) 또는 교반하는(puddle) 방법을 통해 적용될 수 있다.
따라서, 폴리실라잔을 포함하는 스핀온글래스막이 산화제 용액으로 처리되어 산화실리콘막을 형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 상기 스핀온글래스막의 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 상기 스핀온글래스막의 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 그러므로, 짧은 시간내에 상기 산화실리콘막의 큐어링이 가능하여 공정시간을 단축시킬 수 있고, 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예는 산화제 수용액(aqueous oxidant solution)을 이용하여 스핀온글래스막을 큐어링하여 VLSI 및 ULSI 반도체 장치의 제조에 사용되기에 적합한 산화실리콘막을 형성한다. 본 발명의 실시예에서의 스핀온글래스의조성물(composition)은 PHPS(perhydropolysilazane)과 같은 폴리실라잔(polysilazane)을 포함하고, 상기 폴리실라잔은 -(SiH2NH2)n-의 일반식을 포함한다. 이때 상기 n은 양의 정수이다. 폴리실라잔은 할로실란(halosilane)을 루이스 염기(Lewis base)와 반응시켜 준비하여 복잡한 화합물을 얻고, 이후에 상기 복잡한 화합물을 암모니아와 반응시켜서 얻는다. 상기 폴리실라잔은 (i) SiCl4나 SiH2Cl2와 같은 실리콘 할로겐화물과 아민을 반응시키는 단계; (ii) 알칼리 금속 할로겐화물 촉매를 이용하여 실라잔(silazane)을 폴리실라잔(polysilazane)으로 중합하는 단계; 또는 (iii) 전이 복합 금속 화합물(transition complex metal compoune)과 아민 화합물을 이용하여 실란에서 수소를 제거하는 단계에 의해 준비된다.
본 발명의 실시예에서, 스핀온글래스 조성물은 하나이상의 폴리실라잔 화합물을 포함한다. 무기 용매(inorganic solvent) 및 유기 용매(organic solvent)가 상기 스핀온글래스 화합물의 준비에 사용될 수 있고, 톨루엔(toluene), 벤젠(benzene), 크실렌(xylene), 디부틸에테르(dibutylether), 디에틸에테르(diethylether), THF(tetrahydrofuran), PGME(propylene glycol methoxy ether), PGEMA(propylene glycol ether monomethyl acetate) 및 헥산(hexane)과 같은 방향성(aromatic), 지방성(aliphatic) 또는 에테르(ether-type) 용매가 사용된다. PHPS를 폴리실라잔으로 사용하는 경우 스핀온글래스 화합물에서의 PHPS의 조성물은 약 5 중량% 내지 30 중량% 사이의 값을 갖는다. 약 30중량% 이상의 PHPS 농도를 갖는 스핀온글래스 용액은 상기 용액의 가용 시간의 감소 및/또는 크랙(cracks)이나 상기 형성된 스핀온글래스막의 균일성이 부족해지는 것과 같은 결함발생 가능성이 증가하여 안정성이 감소한다. 약 5 중량% 이하의 PHPS 농도를 가지는 스핀온글래스 조성물은 상기 형성된 스핀온글래스막의 두께를 조절하는 것이 곤란하며 소정의 스핀온글래스막 두께에서 형성되는 휘발성 유기 방출(volatile organic emission)이 증가한다. 따라서, 본 발명의 실시예에서의 스핀온글래스 조성물은 총 중량을 기준으로 약 5 중량%에서 30 중량% 사이의 PHPS 및 약 70 중량%에서 95 중량% 사이의 용매를 포함한다. 상기 스핀온글래스 조성물은 스핀 코팅(spin coating) 또는 스프레이 코팅(spray coating)을 이용하여 반도체 기판의 표면에 적용되어 평탄한 표면 막(planar surface layer)을 형성한다.
본 발명의 실시예에서의 상기 폴리실라잔은 상기 방법들에 의해 소정의 중량비의 범위를 가지며, 분자량에 따라 분류(fraction)되어 특정한 폴리실라잔 분자량의 범위를 갖는 스핀온글래스 조성물을 위해 준비된다. 예를 들어, PHPS는 합성되고 분류되어 분자량이 약 1,000 내지 8,000사이의 값을 갖는 PHPS를 갖는 스핀온글래스 조성물을 위해 준비된다. 또한, 상기 포함된 폴리실라잔 화합물의 평균 분자량, 상기 스핀온글래스 조성물에서의 폴리실라잔 함유량 및 상기 사용되는 용매는 상기 스핀온글래스 조성물의 점성에 영향을 미친다. 상기 점성은 분자의 크기 및 폴리실라잔 함유량이 증가할수록 커진다.
또한, 스핀온글래스 조성물 내의 상기 폴리실라잔이 3.0 이하의 분산도(dispersion degree)를 갖는 경우, 분류(fraction) 효율 및 수율이 저하된다. 상기 분산도는 평균 분자량의 중량에 대한 평균 분자량의 수의 비를 말한다. 그러나, 스핀온글래스 조성물 내의 상기 폴리실라잔은 4.0 이상의 분산도의 분자량을 가지므로, 상기 스핀온글래스 조성물을 큐어링하여 형성된 산화실리콘막의 균일성이 감소된다.
상기 스핀온글래스 조성물은 상기 스핀온글래스 및 산화실리콘막의 특성을 조절하기 위하여, 브롬(boron), 플루오르(flourine), 인(phosphorus), 비소(arsenic), 탄소(carbon), 산소(oxygen), 또는 이들의 혼합물을 포함할 수 있다. 예를 들어, 스핀온글래스 조성물 내에 브롬 화합물 및/또는 인 화합물의 포함하여 생성된 산화실리콘막은 종래의 브롬 규산염 유리(BSG), BPSG, 또는 인 규산염 유리(PSG) 막의 특징을 갖는다.
반도체 표면에 적용된 상기 스핀온글래스 조성물의 점성은 상기 스핀온글래스막 및 상기 스핀온글래스막의 큐어링(curing)에 의해 형성된 산화실리콘막의 평탄성(planarity)에 영향을 미친다. 약 10 l/s 내지 1000 l/s 사이의 전단속도에서 약 1 내지 10 mPa·s의 범위의 점성을 갖는 스핀온글래스 조성물에서 균일성(uniformity) 및 평탄성(planarity)이 향상된다.
본 발명의 실시예에서, 상기 스핀온글래스 조성물을 큐어링하여 산화실리콘을 형성하는 산화제 조성물은 일반적으로 수용액 상태이다. 상기 산화제 용액은 오존, 과산화물(예를 들어, H2O2), 과망간산염(예를 들어, KMnO4), 하이포아염소산염(예를 들어, CaCl2O2및 NaClO), 아염소산염(예를 들어, NaClO2), 염소산염(예를 들어, NaClO3), 과염소산염(예를 들어, KClO4), 하이포아브롬산염(예를 들어, CaBrO2및 NaBrO), 아브롬산염(예를 들어, NaBrO2), 브롬산염(예를 들어, NaBrO3), 하이포아요오드산염(예를 들어, CaI2O2및 NaIO), 아요오드산염(예를 들어, NaIO2), 요오드산염(예를 들어, LiIO3, Ca(IO3)2및 KIO3) 및 강산(예를 들어, H2SO4및 HNO3) 중 하나 이상의 산화제를 포함한다.
상기 산화제 용액 내의 상기 산화제 농도는 상기 산화제에 따라 약 1ppm에서 40 중량% 사이이며 상기 산화제 용액의 온도는 약 5℃ 내지 125℃사이이며, 바람직하게는 약 25℃ 내지 80℃ 사이이다. 상기 산화제 용액은 상기 스핀온글래스막에 대해서 산화제 용액 배스(bath)에 상기 기판을 적시거나(dipping) 잠기게(immersing) 하는 방법 또는 상기 산화제 용액을 상기 스핀온글래스막의 표면에 스프레이(spray) 방법 또는 교반하는(puddle) 방법을 통해 적용될 수 있다.
처리되는 상기 스핀온글래스막의 두께 및 폴리실라잔 함유량에 따라 상기 적용방법, 상기 산화제의 조합 및 상기 산화용액의 온도가 선택되어 상기 스핀온글래스막이 약 1분 내지 30분 사이의 시간동안 처리된다. 상기 산화제는 약 1 ppm 내지 200 ppm사이의 농도를 갖는 오존의 수용액일 수 있다. 본 발명의 실시예에서, 상기 산화제 용액은 약 20℃ 내지 40℃ 사이의 온도에서 약 5 ppm 내지 100 ppm사이의 농도를 갖는 오존을 포함한다. 또한, 상기 산화제 용액은 약 25℃ 내지 90℃의 온도에서 약 0.5 중량% 내지 30 중량% 사이의 값을 갖는 과산화수소일 수 있다. 상기 산화제 용액은 과산화수소와의 농도비가 약 1:3 내지 1:10 사이인 농도를 갖는 수산화 암모늄일 수 있다. 본 발명의 실시예에서, 수산화 암모늄 용액 및 과산화수소 용액은 약 30℃ 내지 90℃사이의 온도에서 약 1 중량% 내지 30 중량%의 농도로 서로 1:4의 농도비를 갖는 것이 바람직하다. 본 발명의 다른 실시예에서, 상기 과산화수소 용액의 농도는 약 40℃ 내지 80℃사이의 온도에서 약 3 중량% 내지 10 중량% 사이고, 상기 수산화 암모늄 용액의 농도는 같은 온도에서 약 0.5 중량% 내지 5 중량% 사이이다.
스핀 코팅 방법을 사용하는 경우 스핀온글래스 조성물은 표면 불연속성(surface discontinuity)을 갖는 반도체 기판 상에 코팅되어 실질적으로 평탄한 표면을 갖는 스핀온글래스 코팅막을 형성한다. 상기 반도체 기판 상의 표면 불연속성(surface discontinuity)은 게이트 전극 구조물, 캐패시터 구조물, 또는 워드 라인(word line)이나 비트 라인(bit line)과 같은 도전성 금속 전선 패턴(wiring pattern)과 같은 도전성 패턴에 기인한다. 상기 단차진 표면은 STI(shallow trench isolation) 구조물의 제조공정 중에 형성된 홈과 같이 상기 반도체 표면상의 돌출 및/또는 오목한 영역에 의한 구조물일 수도 있다. 본 발명의 실시예에서, 상기 스핀온글래스막은 상기 기판 표면상의 상기 단차진 구조물이나 상기 기판 표면상의 불연속성 전면의 및/또는 상기 단차진 구조물이나 상기 불연속성 사이의 층간절연막으로 사용되는 절연성 산화실리콘막을 형성하는데 사용될 수 있다.
본 발명의 실시예에서, 상기 기판 표면상에 형성된 평탄한 스핀온글래스막은 산화 분위기에서 수행되는 하드 베이킹뿐만 아니라 산화제 용액의 처리를 통해서도산화실리콘막의 평탄한 막으로 전환될 수 있다. 도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 장치 제조공정에서 산화실리콘막을 형성하는 방법을 나타내는 단면도이다. 도 4a를 참조하면, 실리콘과 같은 반도체 물질을 포함하는 p-형의 기판(10)은 상기 기판(10) 내에 일련의 홈(trench, 12)들을 포함하여 아이솔레이션(isolation) 영역을 정의한다. 상기 홈(12)의 깊이 및 넓이는 사용되는 특정한 디자인 룰(rule)에 따라 달라지나, 본 발명의 실시예에서는, 약 3,600Å의 깊이 및 1,250Å의 넓이를 가진다. 폴리실라잔 및 용매를 포함하는 스핀온글래스 조성물은 상기 기판(10) 상에 적용되어 상기 홈(12)을 매우고 상기 기판의 나머지 표면을 코팅(coat)하여 평탄한 제1 스핀온글래스막(13)을 형성한다. 상기 스핀온글래스막의 상기 두께가 상기 특정한 반도체 공정에 따라 변할 수 있으나, 본 발명의 실시예에서는 약 2,000Å 내지 9,000Å의 두께를 갖는다.
이후에, 상기 제1 스핀온글래스막(13)은 약 400℃이하의 온도에서 상기 스핀온글래스 코팅막으로부터 충분한 시간동안 예비 베이킹(pre-baked)하여 실질적으로 모든 용매가 증발되어서 상기 제1 스핀온글래스막을 형성한다. 본 발명의 실시예에서, 상기 제1 스핀온글래스막(13)은 상기 제1 스핀온글래스막으로부터 상기 용매의 대부분을 제거하기 위해서 약 50℃ 내지 350℃의 온도에서 약 10분 이하의 시간동안 예비 베이킹(pre-baked)한다. 상기 예비 베이킹은 일정한 온도에서 행해질 수도 있고, 상기 예비 베이킹 공정에서 온도가 선형적으로 또는 단차로(stepwise) 증가하는 동안 행해질 수도 있다.
상기 예비 베이킹 이후에, 상기 제1 스핀온글래스막(13)은 식각(etchback)공정을 통해 상기 제1 스핀온글래스막(13)의 두께를 줄이고, 상기 반도체 기판(10)의 상기 표면 및/또는 상기 반도체 기판(10)의 상기 표면의 노출된 부분의 평탄성을 증가시킨다. 상기 예비 베이킹 이후에, 상기 제1 스핀온글래스막(13)은 추가적인 열처리를 가할 수 있다. 상기 추가적인 열처리로는 하드 베이크(hard bake) 및 메인 베이크(main bake)가 있다. 상기 하드 베이크는 산소 및/또는 수증기를 포함하는 산화분위기에서 수행되고, 상기 메인 베이크는 질소 및/또는 아르곤, 또는 진공과 같은 비산화(non-oxidizing)분위기에서 수행된다. 예를 들어, 상기 제1 스핀온글래스막을 치밀하게 하기에 충분한 시간동안 약 300℃ 내지 600℃의 온도에서 가열하거나, 상기 제1 스핀온글래스막의 플루오르화 수소(HF) 식각에 대한 저한성이 최소한 50% 증가하기에 충분한 시간동안 약 300℃ 내지 600℃의 온도에서 가열하는 방법이 있다. 본 발명의 실시예에서, 상기 제1 스핀온글래스막(13)은 약 10분 내지 120분 사이의 시간동안 약 300℃ 내지 600℃ 의 온도에서 하드 베이크 하여 파티클(particle)의 발생을 억제한다. 상기 하드 베이크가 산화분위기에서 수행되는 경우에는, 상기 제1 스핀온글래스막의 일부가 산화실리콘으로 전환된다.
도4b를 참조하면, 계속해서, 상기 제1 스핀온글래스막(13)은 약 0℃ 내지 200℃의 온도에서 산화제 용액과 함께 처리되어 상기 제1 스핀온글래스막(13)을 큐어링(curing)하고 산화실리콘막(13a)을 형성한다. 상기 산화제 용액은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산 중 하나 이상의 산화제를 포함한다. 처리 시간, 처리 온도, 산화제의종류 및 상화제의 농도를 다양하게 조합하여 상기 제1 스핀온글래스막(13)을 제1 산화실리콘막(13a)으로 전환할 수 있다. 상기 큐어링 공정 중에, 잔류하는 PHPS의 실질적인 전부, 즉, 상기 제1 스핀온글래스막(13)이 산화분위기에서 베이킹되는 동안 산화실리콘으로 전환되지 않은 부분이 이산화실리콘으로 전환된다.
상기 제1 산화실리콘막(13a)이 형성된 후 상기 막의 두께를 줄이는 공정, 표면 평탄성을 향상시키는 공정, 상기 산화실리콘막의 일부를 제거하는 공정 및/또는 상기 기판의 일부분을 노출하는 공정이 추가적으로 행해질 수 있다. 상기 추가적인 공정은 실리카(silica), 산화세륨(ceria, CeO2), 알루미나(alumina) 또는 망가네시아(manganesia, Mn2O3)를 상기 산화실리콘을 식각하는 연마용 슬러리의 연마재로 사용하는 CMP 공정, NHxFy, CFx또는 CHxFy(x, y는 양의 정수임)를 상기 산화실리콘을 식각하는 식각 가스로 이용하는 건식 식각 공정, 또는 HF 용액과 같은 식각액을 사용하여 상기 산화실리콘을 식각하는 습식 식각 공정을 이용하여 산화실리콘을 제거한다.
상기 제1 산화실리콘막(13a)은 추가적인 열처리를 거쳐서 상기 막의 밀도가 증가된다. 상기 추가적인 열처리에 의해 상기 하드 베이크 공정 또는 메인 베이크 공정의 온도보다 높은 온도에서 어닐링(anneal)되거나 치밀해진다. 예를 들어, 상기 제1 산화실리콘막(13a)은 약 10분 내지 120분의 시간동안 약 600℃ 내지 1,200℃의 온도에서 어닐링(anneal)된다. 상기 어닐링 공정은 산소, 수소, 질수, 수증기 또는 이들이 조합된 분위기에서 수행될 수 있다. 본 발명의 실시예에서의 상기 고온 열처리는 상기 온도에서 손상되는 금속 구조물이나 금속 패턴이 존재하지 않기 때문에 가능하다.
도 4c를 참조하면, 상기 산화실리콘막(13a)의 상부는 CMP 공정, 건식 식각 공정 또는 습식 식각 공정에 의해 제거되어 상기 반도체 기판(10)의 상부 표면을 노출한다. 이때 홈(12)은 산화실리콘(14)에 의해 재워진 상태이다. 건식 식각 공정 또는 습식 식각 공정이 단독으로 또는 CMP 공정과 함께 수행되면 상기 산화실리콘막(13a)은 과도하게 식각(overetch)되어 상기 홈(12)을 채우는 상기 산화실리콘의 일부를 제거하고 상기 홈의 상부 측벽 부분을 노출하여 상기 산화실리콘의 상부 표면(14a)을 생성할 수 있다. 상기 산화실리콘의 상부 표면(14a)은 상기 반도체 기판의 상부 표면에 대해 오목한 형상이다.
상기 과도한 식각(overetching)은 노출된 공극(void) 및 상기 과도한 식각에 의한 상기 홈의 상부에 있는 상기 개구된 공간을 채우는 추가적인 스핀온글래스막의 적용과 함께 상기 홈(12)의 공극(void) 생성을 감소하는데 이용될 수 있다.
도 4d를 참조하면, n-형의 반도체 영역(20)은 메모리 셀을 형성하기 위한 영역(cell array region)에서 인이나 비소와 같은 n-형 불순물을 상기 반도체 기판(10)의 영역에 도핑(doping)하여 형성된다. p-형 웰(p-type well, 30)은 셀 어레이 영역(cell array region) 및 주변 회로 영역(peripheral circuit region)에서 브롬과 같은 p-형 불순물을 상기 반도체 기판(10)의 영역에 도핑(doping)하여 형성된다. 같은 방식으로, n-형 웰(n-type well, 40)은 상기 주변 회로 영역에서 인이나 비소와 같은 n-형 불순물을 도핑(doping)하여 형성된다.
계속해서, 문턱전압(threshold voltage, VT)과 같은 장치 매개변수(device parameter)를 조절하기 위해 브롬과 같은 불순물을 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)에 도핑(doping)할 수 있다. 이후에, 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)의 표면 부분을 깨끗하게 하고 상기 반도체 기판(10)의 노출된 표면을 산화하여 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)의 표면 상에 게이트 산화막(16)을 형성한다. 비록 상기 게이트 산화막(16)의 두께가 사용된 상기 특정한 반도체 제조공정에 따라 달라지지만, 본 발명의 실시예에서는 약 40Å 내지 200Å의 두께를 나타낸다.
이어서, 폴리실리콘막이 인과 같은 n-형 불순물이 저압화학기상증착(LPCVD) 방법을 이용하여 도핑된 다결정실리콘의 증착에 의해 상기 기판(10) 및 상기 게이트 산화막(16) 상에 형성될 수 있다. 비록 상기 폴리실리콘 막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 500Å 내지 4,000Å의 두께를 갖는다. 이후에, 텅스텐 실리사이드(tungsten silicide)막 및 텅스텐(tungsten)막이 스퍼터링(sputtering) 방법을 이용하여 상기 폴리실리콘 막 상에 순차적으로 형성된다. 비록 상기 텅스텐 실리사이드막 및 텅스텐 막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 각각의 막이 약 1,000Å 내지 2,000Å의 두께를 갖는다. 계속해서, 실리콘 질화(silicon nitride)막이 LPCVD 방법이나 플라즈마화학기상증착(plasma enhanced chemical vapor deposition, PECVD)을 사용하여 상기 텅스텐 막 상에 형성될 수 있다. 비록 상기 실리콘 질화막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 500Å 내지 2,000Å의 두께를 갖는다.
이후에, 포토리지스트막(photoresist film)이 상기 실리콘 질화막 상에 형성되고 사용되는 마스크(mask)나 다른 적합한 패터닝(patterning) 기술을 이용하여 선택적으로 노출된다. 계속해서, 상기 노출된 포토리지스트막이 현상되어 게이트 전극을 형성하기 위한 포토리지스트 패턴(photoresist pattern, 22)을 형성한다. 도 4e를 참조하면, 이후에 상기 실리콘 질화막, 텅스텐막, 텅스텐 질화막 및 폴리실리콘막이 상기 포토리지스트 패턴(22)을 식각 마스크로 이용하여 순차적으로 식각되어 각각 폴리실리콘 패턴(24a), 텅시텐 실리사이드 패턴(24b), 텅스텐 패턴(24c) 및 실리콘 질화물 패턴(24d)을 가지는 게이트 전극들(24Ga, 24Gb, 24Gc) 및 워드라인(word line, 24WL)을 형성한다. 도시된 바와 같이, 게이트 전극(24Ga) 및 워드라인(24WL)은 상기 셀 어레이 영역(cell array region)에 형성되고 게이트 전극(24Gb, 24Gc)은 상기 주변 회로 영역(peripheral circuit region)에 형성된다.
상기 셀 어레이 영역 사이에 형성된 상기 게이트 전극(24Ga) 및 워드 라인(24WL)은 정렬되고 배열되어 인접한 전극들 사이의 간격은 약 0.4㎛ 내지 1㎛가 될 수 있다. 상기 게이트 전극(24Ga)과 상기 워드라인(24WL)사이에서의 어스펙트비(aspect ratio)는 상기 셀 어레이 영역에서 약 5:1 내지 10:1사이 일 수 있다. 상기 어스펙트비는 상기 게이트 전극(24Ga)이나 상기 워드라인(24WL)과 같이 인접한 구조물 사이의 너비에 대한 깊이의 비를 의미한다. 반면에, 본 발명의 실시예에서 상기 주변 회로 영역의 상기 게이트전극들(24Gb, 24Gc) 사이에서의 어스펙트비는 1:1 이하일 수 있다.
도 4f를 참조하면, 이후에 상기 포토리지스트패턴(22)이 상기 게이트 전극 및 워드라인으로부터 제거된다. 도 4g를 참조하면, p-형 불순물이 도핑된 영역(25)이 상기 게이트 전극(24Gc)의 양측의 n-형 웰(n-type well, 40) 내에 브롬과 같은 p-형 불순물의 도핑에 의해 형성될 수 있다. n-형 불순물이 도핑된 영역(n-type impurity doped region, 27)이 상기 게이트 전극(24Gb)의 양측의 p-형 웰(p-type well, 30) 내에 인, 비소 또는 안티몬과 같은 n-형 불순물의 도핑에 의해 형성될 수 있다. 마찬가지로, n-형 불순물이 도핑된 영역(n-type impurity doped region, 26)이 상기 p-형 웰(p-type well, 20)내의 상기 게이트 전극(24Ga)의 양측에 형성될 수 있다.
도 4g를 참조하면, 실리콘 질화막이 화학기상증착 방법을 이용하여 상기 반도체 기판(10) 상에 증착되어 실리콘 질화막(32)를 형성한다. 비록 상기 실리콘 질화막(32)의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 200Å 내지 600Å의 두께를 갖는다. 이어서, 상기 셀 어레이 영역 상의 상기 실리콘 질화막(32)의 일부가 포토리지스트막에 의해 도포되고, 상기 주변 회로영역 상의 상기 실리콘 질화막(32)은 비등방성(anisotropically)으로 식각되어 상기 주변회로 영역 내의 상기 게이트 전극(24Gb, 24Gc)의 양측에 인접한 실리콘 질화막 스페이서(silicon nitride spacer,32a)를 형성한다. 또한, 상기 실리콘 질화막은 포토리지스트막 없이 식각되어 상기 실리콘 질화막 스페이서가 상기 셀 어레이 영역 및 상기 주변회로 영역 상에 형성될 수 있다.
이어서, p+형의 불순물이 도핑된 영역(source and drain regions)이 상기 주변 회로 영역의 상기 n-형 웰(40)내에 브롬과 같은 p-형 불순물을 도핑하여 형성될 수 있다. 또한, 소오스와 드레인 영역과 같은 n+형의 불순물이 도평된 영역이 상기 주변회로 영역의 상기 p-형 웰(30)내에 인, 비소 또는 안티몬과 같은 n-형 불순물을 도핑하여 형성될 수 있다.
도 4h를 참조하면, 이후에 상기 반도체기판(10) 및 상기 반도체기판(10) 상에 형성된 다양한 게이트 전극과 워드라인 구조물은 스핀온글래스 조성물에 도포되어 제2 스핀온글래스막(50)을 형성한다. 상기 제2 스핀온글래스막(50)은 스핀 코팅(spin coating) 방법을 이용하여 상기 게이트 전극들(24Ga, 24Gb, 24Gc) 및 워드라인(24WL) 구조물을 도포하기에 충분한 두께로 형성된다. 비록 상기 제2 스핀온글래스막의 두께는 사용된 상기 특정한 반도체 제조공정 및 도포된 상기 구조물에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 2,000Å 내지 8,200Å의 두께를 갖는다. 이어서 상기 제2 스핀온글래스막(50)이 상기 제1 스핀온글래스막(13)에서 사용된 하드 베이킹 또는 메인 베이킹 처리를 거친다. 상기 하드 베이킹 또는 메인 베이킹 후에, 상기 제2 스핀온글래스막(50)은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산과 같은하나 이상의 산화제를 포함하는 산화제 용액을 이용하여 큐어링(curing)된다. 상기 제2 스핀온글래스막(50)을 제2 산화실리콘막(50a)으로 전환하는 공정에서 공정시간, 온도, 산화제의 종류 및 산화제의 농도에 대한 다양한 조합이 가능하다.
상기 큐어링(curing) 공정에서, 상기 제2 스핀온글래스막(50)내의 Si-N 결합(bond)이 산화되어 Si-O 결합을 형성하고 상기 제2 스핀온글래스막(50)을 제2 산화실리콘막(50a)으로 전환한다. 도 4i를 참조하면, 상기 제2 산화실리콘막(50a)의 두께는 상기 큐어링 공정에 의해 다소 감소한다.
이후에, 상기 제2 산화실리콘막(50a)은 상기 제1 산화실리콘막(13a)에서와 같이 약 600℃ 내지 1,200℃의 온도에서 열처리 또는 어닐링(annealed)될 수 있다. 상기 높은 온도에서의 처리가 가능한 것은 상기 기판에 형성된 금속 패턴이 상기 높은 온도에서도 손상이 거의 없는 텅스텐과 같은 내화성 금속으로 형성되었기 때문이다.
도 4j를 참조하면, 상기 제2 산화실리콘막(50a) 상에 알루미늄, 구리 또는 텅스텐과 같은 금속의 증착에 의해 금속층이 형성될 수 있다. 상기 금속층은 스퍼터링(sputtering)증착 방법에 의해 형성될 수 있고, 본 발명의 실시예에서는 약 4,000Å 내지 8,000Å의 두께를 갖는다. 금속 패턴(metal pattern, 52)은 상기 산화실리콘 내에 개구부(opening)를 형성하여 상기 게이트 전극 구조물의 일부를 노출하는 단계 및 상기 산화실리콘 상에 금속층을 증착하는 단계를 포함하는 종래의 포토리소그래피(photolithography) 공정을 이용하여 금속층의 증착 및 상기 금속층의 식각에 의해 형성될 수 있다. 이후에, 실질적으로 평판의 표면을 갖는 제3 스핀온글래스막(54)이 상기 반도체 기판 상에 형성되어 상기 금속 패턴(52)을 도포하고 상기 인접한 금속 도선(metal line)들 사이에 형성된 틈(gap)을 채운다. 상기 제3 스핀온글래스막(54)은 스핀온글래스 조성물을 스핀 코팅하여 형성될 수 있고 시험용 웨이퍼 또는 견본 웨이퍼(dummy wafer) 상에서 약 3,000Å 내지 4,500Å의 두께로 형성될 수 있다.
도 4j 및 도 4k를 참조하면, 상기 제3 스핀온글래스막(54)은 상기 제1 스핀온글래스막(13) 및 상기 제2 스핀온글래스막(50)에서와 같은 예비 베이킹을 가할 수 있다. 이후에, 상기 제3 스핀온글래스막(54)은 상기 제1 스핀온글래스막(13) 및 상기 제2 스핀온글래스막(50)에 대한 상기 하나이상의 산화제를 포함하는 산화제 용액을 이용하여 큐어링 될 수 있다. 상기 제3 스핀온글래스막(54)을 실질적으로 평판의 표면을 갖는 제3 산화실리콘막(54a)으로 전환하는 공정에서 공정시간, 온도, 산화제의 종류 및 산화제의 농도에 대한 다양한 조합이 가능하다.
또한, 상기 산화실리콘 내에 개구부를 형성하여 상기 금속층의 일부분을 노출하는 공정 및 상기 산화실리콘 상에 도전성 막을 증착하는 공정을 포함하는 종래의 포토리소그래피 공정을 이용하여 상기 도전막을 패터닝하고 상기 도전막을 식각하여 추가적인 도전막을 형성할 수 있다.
산화실리콘막의 광흡수도(light absorbance)
본 발명의 실시예에 따라 형성된 산화실리콘막의 광 흡수도가 폴리실라잔을 포함하는 스핀온글래스 조성물에 의해 베어테스트 웨이퍼(bare test wafer)를 도포하여 약 3,400Å의 두께를 갖는 스핀온글래스막이 형성된 웨이퍼를 통해서 개시되었다. 상기 스핀온글래스막은 산소 분위기에서 약 30분 동안 400℃의 온도에서 베이킹되었다.
이후에, 산화제 용액이 상기 베이킹된 스핀온글래스막에 약 10분 동안 적용되어 상기 스핀온글래스막을 산화실리콘막으로 전환하였다. 이어서, 상기 산화제 용액에 의해 상기 스핀온글래스막으로 전환되어 형성된 산화실리콘막의 광흡수도가 FTIR 방법을 이용하여 분석되었다. 산화제 용액을 이용한 처리가 하드베이킹 후 시간지연이 없이 수행되었다. 상기 결과는 도 5의 궤적 c에 도시된다. 도 5의 궤적 c를 참조하면, 습식 산화와 광흡수도의 측정값 사이에는 시간지연이 없다. 상기 산화실리콘막의 상기 광흡수도가 상기 테스트 웨이퍼를 상기 큐어링 공정이 완료된 후 대기(ambient) 중에서 3일동안 추가적으로 경과한 후 다시 분석되었다. 상기 경과된 산화실리콘막의 분석 결과는 도 5의 궤적 d에 도시된다. 도 5의 궤적 d를 참조하면, 습식 산화와 광흡수도의 측정값 사이에는 시간의 지연이 존재한다. 상기 궤적 c 및 상기 궤적 d는 약 0.06의 수직방향의 편차로 도시되어 상기 형상들의 대조가 보다 용이하다.
도 5를 참조하면, 상기 산화실리콘막의 형성 직후에 측정한 상기 광흡수도 및 상기 큐어링 이후 3일이 경과한 후에 측정한 상기 광흡수도에는 실질적인 차이가 존재한다. 상기 결과에서 스핀온글래스막의 상기 습식 산화에 의해 형성된 상기 산화실리콘막은 종래의 베이킹된(baked) 스핀온글래스막에서 관찰되는 N-H, Si-H, Si-N 및 Si-H 결합에 의한 파장의 흡수를 나타내지 않고, 대신에 실질적으로 큐어링된 Si-O 결합만을 나타낸다. 또한, 상기 결과는 스핀온글래스막의 상기 습식 산화에 의해 형성된 상기 산화실리콘막은 베이킹된 스핀온글래스막과 비교하여 실질적으로 완전하고 균일하며 상대적으로 안정하다. 상기 조성의 안정성은 상기 산화실리콘막의 식각 속도 및 유전 특성과도 일치하여 공정관리를 용이하게 하고 장치성능을 향상시킨다.
스핀온글래스막의 상기 습식 산화에 의한 산화실리콘막을 갖는 테스트 웨이퍼가 준비되고 큐어링된 산화실리콘막의 상기 광흡수도가 FTIR 방법을 이용하여 분석되었다. 상기 분석의 결과는 도 6의 궤적 e에 도시된다. 이후에, 큐어링된 산화실리콘막을 갖는 테스트 웨이퍼가 질소분위기의 750℃의 온도에서 약 1시간동안 또는 산화분위기의 750℃의 온도에서 약 1시간동안 어닐링되었다. 이어서, 상기 어닐링된 산화실리콘막의 상기 광흡수도가 FTIR 방법을 이용하여 분석되었다. 상기 분석의 결과는 도 6에 도시되며, 상기 도 6의 궤적 f는 질소 분위기의 어닐링 후의 상기 산화막에 대응되고, 상기 도 6의 궤적 g는 산화 분위기의 어닐링 후의 상기 산화막에 대응된다. 상기 그래프의 궤적 e, 궤적 f 및 궤적 g는 수직방향의 편차로 도시되어 상기 형상들의 비교가 보다 용이하다.
도 6을 참조하면, 스핀온글래스막이 본 발명의 실시예에 따른 산화제 용액을 이용하여 산화실리콘막으로 전환될 때, 상기 산화막은 안정하고 질소와 같은 불활성가스 분위기 또는 산화 분위기에서의 추후의 어닐링에 큰 영향을 받지 않는다. 상기 FTIR 광흡수도의 데이터는 N-H, Si-N 및 Si-H 결합에 대응하는 파장에서의 정점을 나타내지 않는다. 따라서, 상기 본래의 스핀온글래스막 내의 Si-N 결합의 실질적인 전부가 상기 습식 산화 큐어링 공정을 수행하는 동안 산화되어 Si-O 결합을형성했다.
습식 식각 속도 평가
실험예1
본 발명의 실시예에 따라 폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 된 후에, 본 발명의 실시예에 따른 산화제 용액내에 약 10분 동안 담가서, 상기 스핀온글래스막을 산화실리콘막으로 전환했다. 상기 산화실리콘막의 두께를 측정한 후, 상기 테스트 웨이퍼를 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각했다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서 제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 1,570Å이었다.
실험예 2
산화실리콘막을 갖는 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 준비되었다. 상기 스핀온글래스막이 상기 산화실리콘막으로 전환된 후에, 상기 테스트 웨이퍼가 대기 중에서 하루동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,530Å이었다.
실험예 3
산화실리콘막을 갖는 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 준비되었다. 상기 스핀온글래스막이 상기 산화실리콘막으로 전환된 후에, 상기 테스트 웨이퍼가 대기 중에서 이틀동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,520Å이었다.
실험예 4
본 발명의 실시예에 따라 폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 된 후에, 상기 테스트 웨이퍼가 대기 중에서 이틀동안 경과되었다. 상기 기간이 지난 후에, 상기 테스트 웨이퍼 상의 상기 스핀온글래스막은 본 발명의 실시예에 따른 산화제 용액내에 약 10분 동안 담그는 큐어링을 하여, 상기 스핀온글래스막을 산화실리콘막으로 전환했다. 상기 산화실리콘막의 두께를 측정한 후, 상기 테스트 웨이퍼는 대기 중에서 추가적으로 하루동안 경과되었다. 상기 두 번째 기간이 지난 후에, 상기 테스트 웨이퍼는 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각되었다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 1,590Å이었다.
비교실험예 1
폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 되었다. 상기 하드 베이킹된 스핀온글래스막의 두께를 측정한 후에, 상기 테스트 웨이퍼가 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각되었다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서 제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 2,670Å이다.
비교실험예 2
산화실리콘막을 갖는 테스트 웨이퍼가 상기 비교실험예 1의 공정에 따라 준비된다. 이후에, 상기 하드 베이킹된 스핀온글래스막을 갖는 상기 테스트 웨이퍼가 대기 중에서 하루동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 비교실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,290Å이었다.
상기 실험예 1 내지 상기 실험예 4를 참조하면, 폴리실라잔을 포함하는 스핀온글래스막이 본 발명의 실시예에 따라 산화제 용액으로 처리되어 산화실리콘막을형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 따라서, 본 발명의 실시예에서는 종래의 큐어링(curing)이 되지 않은 스핀온글래스막과 비교해서 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조하는 공정을 제공한다.
폴리실라잔을 포함하는 스핀온글래스막이 산화제 용액으로 처리되어 산화실리콘막을 형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 따라서, 짧은 시간내에 상기 산화실리콘막의 큐어링이 가능하여 공정시간을 단축할 수 있고, 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (51)

  1. 반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스(SOG)막을 형성하는 단계; 및
    상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 기판 상의 산화실리콘막 형성방법.
  2. 제1항에 있어서, 상기 스핀온글래스막을 형성하는 단계는
    제1 용매에 용해되어 있는 폴리실라잔을 포함하는 상기 스핀온글래스 조성물을 상기 반도체 기판에 스핀 코팅하여 스핀온글래스 코팅막을 형성하는 단계; 및
    상기 스핀온글래스 코팅막을 상기 스핀온글래스 코팅막으로부터 상기 제1 용매의 실질적인 전부가 증발하기에 충분한 예비 베이킹 시간동안 400℃ 이하의 온도에서 가열하여 스핀온글래스막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  3. 제1항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  4. 제1항에 있어서, 상기 스핀온글래스막을 처리하는 단계는 제2 용매에 용해되어 있는 산화제를 포함하는 상기 산화제 용액을 담그는 방법(dipping), 스프레이 방법(spraying) 또는 교반하는 방법(puddling)에 의하여 상기 스핀온글래스막에 적용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  5. 제3항에 있어서, 상기 산화제 용액은 오존의 농도가 1ppm 내지 200 ppm인 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  6. 제3항에 있어서, 상기 산화제 용액은 오존의 농도가 5ppm 내지 100 ppm이고 20℃ 내지 40℃의 온도에서 상기 스핀온글래스막에 적용되는 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  7. 제3항에 있어서, 상기 산화제 용액은 과산화수소의 농도가 0.5 중량% 내지 30 중량%이고 25℃ 내지 90℃의 온도에서 상기 스핀온글래스막에 적용되는 과산화수소 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  8. 제7항에 있어서, 상기 산화제 용액은 상기 과산화수소의 농도와 중량비로 1:3 내지 1:10이 되는 수산화 암모늄의 농도를 가지는 수산화 암모늄 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  9. 제3항에 있어서, 상기 산화제 용액이 과산화수소 및 수산화암모늄의 수용액을 더 포함하고, 상기 과산화수소의 농도는 3 중량% 내지 10 중량%이고, 상기 수산화 암모늄의 농도는 0.5 중량% 내지 5 중량%이며, 상기 산화제 용액은 상기 스핀온글래스막에 40℃ 내지 80℃의 온도에서 적용되는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  10. 제2항에 있어서, 상기 제1 용매는 유기용매이고, 상기 스핀온글래스 조성물은 5 중량% 내지 30 중량%의 폴리실라잔을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  11. 제10항에 있어서, 상기 제1 용매는 방향족, 지방족 및 에테르로 구성되는 유기용매로부터 선택되고, 상기 제1 용매는 상기 스핀온글래스 조성물의 70중량% 내지 95 중량%인 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  12. 제11항에 있어서, 상기 제1 용매가 톨루엔, 벤젠, 크실렌, 디부틸에테르, 디에틸에테르, THF, PGME, PGEMA 및 헥산(hexane)으로 이루어지는 그룹에서 선택되는적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  13. 제2항에 있어서, 상기 스핀온글래스막을 형성하는 단계는
    상기 스핀온글래스막을 300℃ 내지 600℃로 상기 스핀온글래스막을 치밀하게 하는데 충분한 하드 베이크 시간동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  14. 제13항에 있어서, 상기 스핀온글래스막을 형성하는 단계는
    상기 스핀온글래스막을 300℃ 내지 600℃로 상기 스핀온글래스막의 풀루오르화 수소(HF) 식각저항을 50%이상으로 향상시키는데 충분한 하드 베이크 시간동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  15. 제2항에 있어서, 상기 스핀온글래스막을 형성하는 단계는
    상기 스핀온글래스막을 산화 분위기의 300℃ 내지 500℃의 온도에서 10분 내지 120분의 시간동안 가열하여 이산화실리콘 및 폴리실라잔을 포함하는 일부 전환된 스핀온글래스막을 형성하는 단계; 및
    상기 일부 전환된 스핀온글래스막을 산화제 용액과 함께 처리하여 잔류하는 폴리실라잔을 이산화실리콘으로 전환하여 이산화실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  16. 제13항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 산화실리콘막을 600℃ 이상의 온도로 치밀해진 산화실리콘막을 형성하는데 충분한 어닐 시간동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  17. 제16항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 치밀해진 산화실리콘막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  18. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는
    상기 치밀해진 산화실리콘막의 상부를 건식식각, 습식식각, 또는 화학적 기계적 연마법을 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  19. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는
    상기 치밀해진 산화실리콘막의 상부를 제거하여 상기 반도체 기판의 상부 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  20. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는
    상기 치밀해진 산화실리콘막의 상부를 화학적 기계적 연마에 의하여 제거하여 상기 반도체 기판의 상부 표면을 노출시키는 단계; 및
    상기 산화실리콘막을 식각하여 상기 반도체 기판의 상부 표면보다 오목한 산화면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  21. 제1항에 있어서, 상기 반도체 기판은 패턴을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  22. 제21항에 있어서, 상기 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  23. 제22항에 있어서, 상기 도전성 물질이 텅스텐 또는 텅스텐실리사이드를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  24. 제22항에 있어서, 상기 도전성 물질이 알루미늄 또는 구리를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  25. 제21항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 오목부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  26. 제25항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 셀로우 트렌치 아이솔레션 개구부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  27. 반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스막을 형성하는 단계; 및
    상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 장치 제조방법
  28. 제27항에 있어서, 상기 반도체 장치 제조방법은
    상기 반도체 기판 상에 아이솔레이션 트렌치 구조물을 형성하는 단계;
    상기 아이솔레션 트렌치 구조물을 상기 스핀온글래스막으로 채우는 단계; 및
    상기 산화실리콘의 상부를 제거하여 상기 반도체 기판의 표면을 노출시키는 단계를 더 포함하는 반도체 장치 제조방법
  29. 제27항에 있어서, 상기 반도체 장치 제조방법은
    상기 반도체 기판 상에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트전극 구조물을 상기 스핀온글래스막으로 도포하는 단계;
    상기 산화실리콘에 개구부를 형성하여 상기 게이트 구조물의 일부를 노출시키는 단계; 및
    상기 산화실리콘 상에 제1 금속층을 증착하는 단계를 더 포함하는 반도체 장치 제조방법
  30. 제27항에 있어서, 상기 반도체 장치 제조방법은
    상기 반도체 기판 상에 제1 도전성 패턴을 형성하는 단계;
    상기 제1 도전성 패턴을 상기 스핀온글래스막으로 도포하는 단계;
    상기 산화실리콘에 개구부를 형성하여 상기 제1 도전성 패턴의 일부를 노출하는 단계; 및
    상기 산화실리콘 상에 제2 도전층을 층착하는 단계를 더 포함하는 반도체 장치 제조방법.
  31. 제27항에 있어서, 상기 반도체 장치 제조방법은
    상기 반도체 기판 상에 오목부를 포함하는 패턴을 형성하는 단계;
    상기 스핀온글래스막으로 상기 패턴을 도포하고 상기 오목부를 채우는 단계;
    상기 산화실리콘의 상부를 제거하여 상기 반도체 기판 상의 표면을 노출하는 단계를 더 포함하는 반도체 장치 제조방법.
  32. 제31항에 있어서, 상기 반도체 장치 제조방법은
    상기 산화실리콘의 부가적인 부분을 제거하여 상기 오목부에 상기 반도체 기판 표면보다 오목한 산화면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  33. 제32항에 있어서,
    상기 산화실리콘의 상부의 제거는 에치백 공정이나 화학적 기계적 연마공정으로 수행되고,
    상기 산화실리콘의 부가적인 부분의 제거는 에치백 공정으로 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  34. 반도체 기판 상에 아이솔레이션 트렌치 구조물을 형성하는 단계;
    상기 아이솔레션 트렌지 구조물을 폴리실라잔을 포함하는 제1 스핀온글래스막으로 채우는 단계;
    상기 제1 스핀온글래스막을 제1 산화제 용액으로 처리하여 제1 산화실리콘막을 형성하는 단계;
    상기 제1 산화실리콘막의 상부를 제거하여 상기 반도체 기판의 표면을 노출시키는 단계;
    상기 반도체 기판 상에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물에 폴리실라잔을 포함하는 제2 스핀온글래스막을 도포하는 단계;
    상기 제2 스핀온글래스막을 제2 산화제 용액으로 처리하여 제2 산화실리콘막을 형성하는 단계;
    상기 제2 산화실리콘막에 콘택 개구부를 형성하여 상기 게이트 전극 구조물의 일부를 노출시키는 단계;
    상기 제2 산화실리콘막 상에 제1 도전성 패턴을 형성하는 단계;
    상기 제1 도전성 패턴을 폴리실라잔을 포함하는 제3 스핀온글래스막으로 도포하는 단계;
    상기 제3 스핀온글래스막을 제3 산화제 용액으로 처리하여 제3 산화실리콘막을 형성하는 단계;
    상기 제3산화실리콘막에 비아 개구부를 형성하여 상기 제1 도전성 패턴의 일부를 노출시키는 단계; 및
    상기 제3 산화실리콘막 상에 제2 도전성 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법.
  35. 제34항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  36. 반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스막을 형성하는 단계;
    상기 스핀온글래스막을 베이킹하여 상기 폴리실라잔의 일부를 산화실리콘으로 전환하는 단계; 및
    상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 잔류하는 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 기판 상의 산화실리콘막 형성방법.
  37. 제36항에 있어서, 상기 스핀온글래스막을 형성하는 단계는
    제1 용매에 용해되어 있는 폴리실라잔을 포함하는 상기 스핀온글래스 조성물을 상기 반도체 기판에 스핀 코팅하여 스핀온글래스 코팅막을 형성하는 단계; 및
    상기 스핀온글래스 코팅막을 상기 스핀온글래스 코팅막으로부터 상기 제1 용매의 실질적인 전부가 증발하기에 충분한 시간동안 400℃ 이하의 온도에서 가열하여 스핀온글래스막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  38. 제36항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  39. 제36항에 있어서, 상기 스핀온글래스막을 처리하는 단계는 제2 용매에 용해되어 있는 산화제를 포함하는 상기 산화제 용액을 담그는 방법(dipping), 스프레이 방법(spraying) 또는 교반 방법(puddling)에 의하여 상기 스핀온글래스막에 적용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  40. 제38항에 있어서, 상기 산화제 용액의 농도는 5ppm 내지 100 ppm이고 20℃ 내지 40℃의 온도에서 상기 스핀온글래스막에 적용되는 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  41. 제38항에 있어서, 상기 산화제 용액은 과산화수소의 농도가 0.5 중량% 내지 30 중량%이고 25℃ 내지 90℃의 온도에서 상기 스핀온글래스막에 적용되는 과산화수소 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  42. 제37항에 있어서, 상기 제1 용매는 유기용매이고, 상기 스핀온글래스 조성물은 5 중량% 내지 30 중량%의 폴리실라잔을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  43. 제42항에 있어서, 상기 제1 용매가 톨루엔, 벤젠, 크실렌, 디부틸에테르, 디에틸에테르, THF, PGME, PGEMA 및 헥산(hexane)으로 이루어지는 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  44. 제37항에 있어서, 상기 스핀온글래스막을 베이킹하는 단계는 산화 분위기에서 행하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  45. 제44항에 있어서, 상기 산화 분위기는 산소분위기 또는 수증기 분위기인 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  46. 제45항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은
    상기 산화실리콘막을 600℃의 온도에서 치밀해진 산화실리콘막을 형성하기에 충분한 시간동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  47. 제46항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 치밀해진 산화실리콘막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  48. 제36항에 있어서, 상기 반도체 기판은 패턴을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  49. 제48항에 있어서, 상기 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  50. 제49항에 있어서, 상기 도전성 물질이 텅스텐 또는 텅스텐실리사이드를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
  51. 제48항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 오목부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.
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