KR20050009208A

KR20050009208A - 타이밍 발생 장치, 고체 촬상 장치 및 카메라 시스템

Info

Publication number: KR20050009208A
Application number: KR1020040055135A
Authority: KR
Inventors: 다케다가츠미; 도쿠모토쥰지; 소네요시아키; 하스카츠요시
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2003-07-16
Filing date: 2004-07-15
Publication date: 2005-01-24
Also published as: US7420606B2; CN1578421A; TW200518464A; KR100676236B1; US20050012822A1; TWI247484B

Abstract

타이밍 생성 정보를 기억시킨 제1 기억 회로(10)와, 제1 기억 회로의 타이밍 생성 정보를 유지하는 제1 레지스터(11)와, 레지스터로 액세스하여 데이터의 개서를 행하기 위한 제1 외부 입력부(12)와, 제1 레지스터로의 데이터의 기입을 위해서 제1 기억 회로 또는 제1 외부 입력부 중 어느 하나를 선택하는 셀렉터(13)와, 제1 레지스터에 유지된 타이밍 생성 정보에 따른 펄스 타이밍을 발생시켜서 단수 또는 다수의 펄스를 출력하는 펄스 발생부(14)를 구비한다. 고체 촬상 소자의 구동 등에 필요한 펄스 타이밍을, 메모리에 격납된 타이밍 생성 정보를 이용하여 용이하게 발생할 수 있는 동시에, 외부로부터 타이밍 생성 정보의 개서가 가능하다.

Description

타이밍 발생 장치, 고체 촬상 장치 및 카메라 시스템{TIMING GENERATION DEVICE, CHARGE COUPLED DEVICE AND CAMERA SYSTEM}

본 발명은, 고체 촬상 소자의 구동에 이용되는 타이밍 펄스를 생성하기 위한 타이밍 발생 장치에 관한 것이다.

CCD(Charge Coupled Device) 등의 고체 촬상 소자를 이용한 비디오 카메라나 디지털 스틸 카메라가 알려져 있다. 이들 카메라의 개발 기간은 짧아지고, 저가격화도 진행되고 있다. 당연히, 그것에 사용되는 부품에 대해서도 동일한 요망이 많아지고, 개발 기간의 단축과 저가격화가 필요하게 되고 있다.

타이밍 발생 장치(타이밍 제너레이터)는, 고체 촬상 소자의 구동에 이용되는 다수의 타이밍 펄스를 생성하기 위한 중요한 부품이다. 카메라의 손떨림 방지 기능이나 전자 줌 기능을 실현하기 위해서는, 고체 촬상 소자의 수직 고속 전송 모드에 따른 타이밍 펄스가 필요하게 된다.

일본국 특개소 63-61560호 공보에는, 사양 변경에 간단히 대처할 수 있도록, 타이밍 펄스의 패턴을 나타내는 시계열 데이터를 격납해 두기 위한 메모리와, 이 메모리에 독출되어 어드레스를 순차적으로 부여하기 위한 카운터를 구비한 타이밍 제너레이터가 개시되어 있다.

일본국 특개평 9-205591호 공보에는, 메모리 용량의 삭감을 목적으로 하여, 수평 방향으로 반복되는 타이밍 펄스와 수직 방향으로 반복되는 타이밍 펄스를, 각각 별개의 메모리로부터 얻도록 한 타이밍 제너레이터가 개시되어 있다.

일본국 특개평 10-257398호 공보에는, 타이밍 펄스를 마이크로 컴퓨터에 의해 프로그래머블하게 설정할 수 있도록, 상승 펄스를 디코드하기 위한 디코더와, 하강 펄스를 디코드하기 위한 디코더를 구비한 타이밍 제너레이터가 개시되어 있다.

일본국 특개 2002-51270호 공보에는, 고체 촬상 소자의 구동에 이용되는 타이밍 펄스를 생성하기 위한 메모리 내장형 타이밍 제너레이터에 격납해야 하는 데이터의 양을 저감하고, 또한 유연한 기능을 실현 가능하게 한 타이밍 제너레이터가 개시되어 있다.

일본국 특개 2002-51270호 공보에 기재된 타이밍 제너레이터에 의하면, 고체 촬상 소자의 구동에 이용되는 수많은 복잡한 파형인 타이밍 펄스를 용이하게 발생할 수 있다. 그러나, 타이밍 발생 장치로서 LSI화된 후에는, 펄스 타이밍의 변경은 할 수 없다. 그 때문에 사양 변경 등이 있었던 경우, 펄스 타이밍의 변경은 용이하지만, 별도 LSI의 개발이 필요해져서, 개발 기간과 비용이 문제가 된다.

본 발명은, 고체 촬상 소자의 구동 등에 필요하게 되는 펄스의 타이밍을, 메모리에 격납된 타이밍 생성 정보를 이용하여 용이하게 발생할 수 있는 동시에, 외부에서 타이밍 생성 정보의 개서가 가능한 타이밍 발생 장치를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해서 본 발명의 타이밍 발생 장치는, 타이밍 생성 정보를 기억시킨 제1 기억 회로와, 상기 제1 기억 회로의 타이밍 생성 정보를 유지하는 제1 레지스터와, 상기 제1 레지스터로 액세스하여 데이터의 개서를 행하기 위한 제1 외부 입력부와, 상기 제1 레지스터로의 데이터의 기입을 위해서 상기 제1 기억 회로 또는 상기 제1 외부 입력부 중 어느 하나를 선택하는 셀렉터와, 상기 제1 레지스터에 유지된 타이밍 생성 정보에 따른 펄스 타이밍을 발생시켜서 단수 또는 다수의 펄스를 출력하는 펄스 발생부를 구비한다.

도 1은 본 발명의 실시 형태에서의 고체 촬상 장치인 CCD 카메라의 개략 구성예를 도시하는 블록도,

도 2는 도 1에서의 고체 촬상 소자(CCD)의 게이트 구성예를 도시하는 개념도,

도 3은 도 1에서의 주요 신호의 구동 모드 1의 파형예를 도시하는 타이밍 챠트도,

도 4는 도 1에서의 주요 신호의 구동 모드 2의 파형예를 도시하는 타이밍 챠트도,

도 5는 도 3 중의 통상 전송부의 파형예를 도시하는 상세 타이밍 챠트도,

도 6은 도 4 중의 통상 전송부의 파형예를 도시하는 상세 타이밍 챠트도,

도 7은 실시 형태 1에서의 타이밍 발생 장치를 도시하는 블록도,

도 8은 타이밍 발생 장치의 동작을 설명하기 위한 블록도,

도 9A 내지 도 9D는 도 8의 각 ROM에 격납된 타이밍 생성 정보를 나타내는 표,

도 10은 도 7에서의 펄스 발생부의 구성을 구체적으로 도시한 블록도,

도 11은 도 10의 제1 기억 회로(10)에 격납된 타이밍 생성 정보의 데이터를 나타내는 표,

도 12는 도 10 중 제1 레지스터에 기입된 도 11의 데이터를 외부에서 개서한 경우의 데이터 예를 나타내는 표,

도 13은 도 12의 타이밍 생성 정보에 기초한, 구동 모드 1의 통상 전송부의 파형예를 도시하는 상세 타이밍 챠트도,

도 14는 실시 형태 2에서의 타이밍 발생 장치를 도시하는 블록도,

도 15는 실시 형태 3에서의 타이밍 발생 장치를 도시하는 블록도,

도 16은 실시 형태 4에서의 타이밍 발생 장치를 도시하는 블록도,

도 17은 도 16의 제1 기억 회로(10A)에 격납되는 타이밍 생성 정보를 나타내는 표,

도 18은 도 16의 제1 레지스터(11A)에 격납된 구동 모드 1의 타이밍 생성 정보를 나타내는 표,

도 19는 도 16의 제1 레지스터(11A)에 격납된 구동 모드 2의 타이밍 생성 정보를 나타내는 표,

도 20은 실시 형태 5에서의 타이밍 발생 장치를 도시하는 블록도,

도 21은 실시 형태 6에서의 타이밍 발생 장치를 도시하는 블록도,

도 22는 실시 형태 7에서의 타이밍 발생 장치를 도시하는 블록도,

도 23은 실시 형태 8에서의 타이밍 발생 장치를 도시하는 블록도,

도 24는 실시 형태 9에서의 타이밍 발생 장치를 도시하는 블록도,

도 25는 실시 형태 10에의 타이밍 발생 장치를 도시하는 블록도,

도 26은 실시 형태 11에서의 타이밍 발생 장치를 도시하는 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

1 : 고체 촬상 소자(CCD) 2 : 전 처리(CDS/ADC)

3 : 디지털 신호 처리부 4 : 타이밍 제너레이터(TG)

5 : 클럭 드라이버 6 : 포토다이오드(PD)

7 : 수직 전송부 8 : 수평 전송부

9 : 전하 검출부 10 : 제1 기억 회로

11 : 제1 레지스터 12 : 제1 외부 입력부

13 : 셀렉터 14 : 펄스 발생부

15 : 펄스 출력부 16 : 제2 외부 입력부

18 : 제2 레지스터 19 : 펄스 출력 제어부

20 : 입력 제어부 21 : 제3 외부 입력부

30 : 계수부 31, 31A : 구동 모드 제어부

32, 32A : 시계열 데이터 RAM 33 : 제1 ROM

34 : 제1 카운터 35 : 제1 콤퍼레이터

36 : 제2 ROM 37 : 제2 카운터

38 : 제2 콤퍼레이터 39 : 제3 ROM

40 : 제3 카운터 41 : 제3 콤퍼레이터

본 발명의 타이밍 발생 장치에 의하면, 제1 기억 회로에 타이밍 생성 정보가 설정됨으로써, 고체 촬상 소자의 구동 및 신호 처리 등에 필요하게 되는 펄스 타이밍을 용이하게 발생할 수 있는 동시에, 외부로부터의 타이밍 생성 정보의 개서가 가능하기 때문에, 타이밍 발생 장치로서 LSI화된 후의 사양 변경 등에 대해서도, 재차 LSI를 다시 만들 필요가 없다.

또, 기억 회로를 갖지 않고, 외부로부터의 타이밍 생성 정보의 입력에 의한 프로그래머블한 타이밍 발생 장치인 경우, 전원 기동시에 모든 타이밍 생성 정보를 입력하기 위한 시간이 증대하는 것에 비해서, 본 발명에 의하면, 제1 기억 회로에 타이밍 생성 정보가 설정되어 있기 때문에, 타이밍 변경 이외에 타이밍 생성 정보를 입력할 필요가 없고, 카메라의 전원 입력으로부터의 기동 시간도 단축된다.

본 발명의 타이밍 발생 장치에서, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부를 또한 구비한 구성으로 할 수 있다. 그것에 의해, 제2 외부 입력부의 데이터에 의해 제1 외부 입력부로부터 타이밍 생성 정보를 개서하는 것이 가능해진다.

또, 상기 제1 외부 입력부의 데이터로부터 상기 셀렉터의 선택 신호를 생성하는 셀렉터 제어부를 또한 구비한 구성으로 할 수도 있다. 그것에 의해, 제1 외부 입력부의 데이터에 의해, 제1 외부 입력부로부터 타이밍 생성 정보를 개서하는 것이 가능해진다.

또, 바람직하게는 다음과 같이 구성한다. 즉, 상기 제1 기억 회로에는 N가지(N은 자연수)의 모드에 대응하는 펄스 생성 정보가 기억되어 있고, 상기 펄스 생성 정보는, 각 모드에 공통의 데이터 COM과, 각 모드마다 다른 데이터(D1∼DN)를 포함하여 구성되며, 상기 제1 레지스터는, 상기 데이터 영역 COM과, 상기 데이터(D1∼DN) 중 적어도 하나를 유지하도록 구성된다. 상기 셀렉터가 상기 제1 기억 회로를 선택한 경우에는, 상기 데이터(D1∼DN)로부터 설정된 모드에 상당하는 데이터를 상기 제1 레지스터에 기입하고, 상기 셀렉터가 상기 제1 외부 입력부를 선택한 경우에는, 설정된 모드에 상당하는 데이터를 상기 제1 외부 입력부로부터 제1 레지스터에 기입한다.

이 구성에 의하면, 다수종의 구동 모드에 대해서, 일부의 타이밍 생성 정보를 개서하는 것 만으로 소망의 구동 모드에 대한 펄스 타이밍의 발생이 가능하다.

또 바람직하게는, 타이밍 발생 장치로서의 제어 기능 정보를 유지하여 상기 펄스 발생부에 공급하는 제2 레지스터와, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부를 또한 구비하고, 상기 제1 외부 입력부는, 상기 제1 레지스터 및 상기 제2 레지스터로 독립으로 액세스하여 내부 데이터의 개서를 행할 수 있도록 구성된다. 그것에 의해, 제1 레지스터와 제2 레지스터로 데이터로 입력할 때의 외부 입력부를 공용하는 것이 가능하다.

이상의 구성에서 바람직하게는, 상기 제1 레지스터로의 데이터 기입 기간 중에는 상기 펄스 발생부의 출력을 하이, 로우, 하이 임피던스 상태 중 어느 하나를 논리적으로 고정하고, 상기 제1 레지스터로의 데이터 기입이 완료 후에, 상기 제1 레지스터에 유지된 타이밍 생성 정보에 따른 펄스를 출력하는 구성으로 한다. 그것에 의해, 타이밍 생성 정보를 제1 레지스터로 기입 기간 중인 펄스 발생 장치의 출력 논리를, 임의로 설정하는 것이 가능하다.

또 바람직하게는, 상기 제1 기억 회로 또는 상기 제1 외부 입력으로부터 상기 제1 레지스터로의 기입 기간 중에, 상기 제1 기억 회로와 상기 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하도록 한다. 이것에 의해, 제1 레지스터로의 데이터 입력 기간 중에 펄스 발생부로부터 제1 기억 회로와 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하는 것이 가능하다.

또 바람직하게는, 타이밍 발생 장치로서의 제어 기능 정보를 유지하여 상기 펄스 발생부에 공급하고, 상기 제1 외부 입력부를 통해서 데이터를 외부에서 개서가 가능하도록 구성된 제2 레지스터와, 상기 제1 외부 입력부로부터의 입력 데이터를 상기 제1 레지스터 또는 상기 제2 레지스터 중 어디에 기입할지를 선택하는 입력 제어부와, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부와, 상기 입력 제어부의 선택 신호를 공급하는 제3 외부 입력부를 또한 구비한다. 상기 입력 제어부는, 상기 제1 외부 입력부로부터 입력된 데이터를, 상기 제3 외부 입력부의 데이터에 따라서, 상기 셀렉터와 상기 제2 레지스터 중 어느 하나로 출력하고, 상기 셀렉터는, 상기 제1 레지스터로 입력하는 데이터를, 상기 제2 외부 입력부의 데이터에 따라서, 상기 제1 기억 회로와 상기 입력 제어부의 출력으로부터 선택한다.

이 구성에 의해, 제1과 제2 레지스터의 데이터를 외부에서 개서하기 위한 데이터 입력부를 공통으로 하는 것이 가능하다.

이 구성에서 바람직하게는, 상기 입력 제어부에서 상기 제1 외부 입력부의 데이터를 상기 셀렉터로 출력하고, 상기 셀렉터에서 상기 입력 제어부의 출력을 선택하여, 상기 제1 외부 입력부의 데이터를 상기 제1 레지스터로 기입하는 기간 중에, 상기 제1 기억 회로와 상기 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화한다.

이 구성에 의하면, 제1과 제2 레지스터의 데이터를 외부에서 개서하기 위한 데이터 입력부를 공통으로 하고, 또 제1 레지스터로의 데이터 입력 기간 중에 제1 기억 회로와 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하는 것이 가능하다. 또 제3 외부 입력부로의 데이터 입력과 제2 외부 입력부의 데이터에 의해, 제1 외부 입력부에서 입력된 데이터를 제1과 제2 레지스터로 데이터를 개서하는 것이 가능하다.

이 구성에서 바람직하게는, 상기 제3 외부 입력부에서 입력된 펄스의 에지를 트리거로서 출력을 초기 상태로부터 반전 유지하여, 소정 기간 계수 후에 초기 상태로 복귀시키는 계수 회로를 또한 구비하고, 상기 입력 제어부는, 상기 제1 외부 입력부에서 입력된 데이터를, 상기 계수 회로의 출력에 따라서, 상기 셀렉터와 상기 제2 레지스터 중 어느 하나로 출력한다.

이 구성에 의하면, 제1과 제2 레지스터의 데이터를 외부에서 개서하기 위한데이터 입력부를 공통으로 하고, 또 제3 외부 입력부로의 펄스 입력과 제2 외부 입력부의 데이터에 의해, 제1 외부 입력부에서 입력된 데이터에 의해 제1과 제2 레지스터의 데이터를 개서하고, 제1 레지스터로의 데이터 입력 기간 중에, 제1 기억 회로와 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하는 것이 가능하다.

또, 상기 구성에서 바람직하게는, 제2 기억 회로와, 상기 제2 레지스터에 유지된 상기 제어 기능 정보와 상기 제2 기억 회로의 데이터를 비교하는 데이터 비교기를 또한 구비하고, 상기 데이터 비교기에 의한 비교 결과에 따라서 상기 제2 레지스터에 유지된 상기 제어 기능 정보를 변경 가능하다. 이 구성에서 바람직하게는, 상기 데이터 비교기의 출력에 따라서, 상기 제2 레지스터의 데이터를 L 또는 H레벨의 임의의 논리로 개서한다.

이 구성에 의하면, 제2 레지스터의 특정한 어드레스의 데이터로서, 잘못된 데이터가 설정되는 것을 회피하는 것이 가능하다.

이상 중 어느 하나의 구성을 갖는 타이밍 발생 장치를 구비한 고체 촬상 장치, 또는 카메라 시스템을 구성할 수 있다.

이하, 본 발명의 실시 형태에서의 타이밍 발생 장치, 고체 촬상 장치 및 카메라 시스템에 대해서, 도면을 참조하여 구체적으로 설명한다.

(실시 형태 1)

우선, 실시 형태 1에서의 타이밍 발생 장치가 적용되는 고체 촬상 장치에 대해서, 그 구성 및 동작을 설명한다. 도 1은, 고체 촬상 장치인 CCD 카메라의 개략 구성예를 도시하는 블록도이다. 도 1에서, 1은 예를 들면 인터레이스 스캔형의 고체 고체 촬상 소자(CCD)이고, 그 출력은 전 처리 LSI2에 의해, CDS(상관 이중 샘플링)나 ADC(아날로그·디지털 변환)의 처리가 행해진다. 전 처리 LSI2의 출력은 디지털 신호 처리(DSP) LSI3에 의해, 화소 보간이나 휘도·색차 처리 등이 행해져서 영상 신호로서 출력된다. 타이밍 제너레이터(TG) LSI4는, 고체 촬상 소자(1)의 구동에 이용되는 타이밍 펄스(H1, H2, V1∼V4 및 CH1, CH2)를 생성한다. 클럭 드라이버(DR) LSI5는, V1∼V4 및 CH1, CH2로부터 생성한 구동 펄스(ØV1∼4)를 고체 촬상 소자(1)로 공급한다.

타이밍 제너레이터(4)는, 디지털 신호 처리 LSI3으로부터 수평 동기 신호(HD), 수직 동기 신호(VD) 및 클럭 신호(MCK)의 각 펄스의 공급을 받아서, 상기 타이밍 펄스(H1, H2, V1∼V4 및 CH1, CH2)를 생성하고, 신호 처리 펄스(PROC)를 전 처리 LSI2 및 디지털 신호 처리 LSI3로 공급한다. 단, 수평 및 수직 동기 신호의 펄스를 타이밍 제너레이터(4)가 생성하는 구성으로 하는 경우도 있다.

도 2는, 도 1 중의 고체 촬상 소자(1)의 게이트 구성예를 도시한다. 도 2에서, 6은 포토다이오드(PD)를, 7은 4상 게이트(GV1, GV2, GV3, GV4)로 이루어지는 수직 전송부를, 8은 2상 게이트(GH1, GH2)로 이루어지는 수평 전송부를, 9는 전하 검출부를 각각 나타낸다. 도 2에서, 포토다이오드(6)와 수직 전송부(7)는 간략화하여 도시되어 있지만, 실제의 고체 촬상 소자(1)에서는, 포토다이오드(6)와 수직 전송부(7)의 조합이 수평 화소수분만큼 배열된다. 수직 전송부(7)의 게이트는, 수평 전송부(8)측에서 GV3, GV2, GV1, GV4의 순서의 반복으로 배열되어 있다. 도 1 중에 도시한 구동 펄스(ØV1∼ØV4)는, 각각 수직 전송부(7)의 게이트(GV1∼GV4)에공급된다. 또, 도 1 중에 도시한 타이밍 펄스(H1, H2)는, 각각 수평 전송부(8)의 게이트(GH1, GH2)에 공급된다.

도 2의 고체 촬상 소자(1)의 독출 방법은, 다음과 같다. 즉, 수직 전송부(7) 중 GV1 및 GV3에 각각 고전압(약 15V)의 구동 펄스(ØV1 및 ØV3)를 인가함으로써, 포토다이오드(6)로부터 수직 전송부(7)로 전하를 독출한다. GV1의 독출 전하를 수평 전송부(8)측에 인접하는 GV3의 독출 전하와 혼합하여 1단분의 신호 전하로 한 후, 혹은 GV3의 독출 전하를 수평 전송부(8)측에 인접하는 GV1의 독출 전하와 혼합하여 1단분의 신호 전하로 한 후, 수직 전송부(7)의 GV1로부터 GV4까지의 게이트에 구동 펄스(ØV1∼ØV4)를 입력한다. 그것에 의해서, 1수평 주사 기간에 1회씩, 포토다이오드(6)의 2행분의 전하를 동시에 수평 전송부(8)로 전송한다. 수평 전송부(8)에서는, 타이밍 펄스(H1, H2)를 인가하여 수평 전송부(8)의 전하를 전송하여, 전하 검출부(9)로부터 신호를 출력한다.

도 3은, 도 1 중의 주요 신호의 파형예(VD 펄스 부근)를 도시한다. 도 3 중의 V1 및 CH1은, 타이밍 제너레이터(4)로부터 출력되는 타이밍 펄스이고, 클럭 드라이버(5)에서 3값화 및 전압 변환되어 구동 펄스(ØV1)가 된다. 도시가 생략되어 있는 타이밍 펄스(V2∼V4)가, 클럭 드라이버(5)에서 전압 변환되어 ØV2∼ØV4가 된다. 도 3의 파형예는, 카메라의 손떨림 방지 기능이나 전자 줌 기능을 실현하기 위해서, 1수직 주사 기간 내에 통상 전송 모드와 수직 고속 전송 모드를 혼재시키는 경우를 도시한다. 구체적으로는, 제17라인(번호 17의 주사선)에서 약 15V의 ØV1 및 ØV3를 인가함으로써, 포토다이오드(6)로부터 수직 전송부(7)로의 전하 독출을 행한다. 전하를 독출하여, ØV1∼4에 의해 수직 고속 전송을 연속하여 행한 후, 통상 전송을 행한다. 다음에 VD 펄스가 입력될 때까지 ØV1∼4에 의해 통상 전송을 행한 후, 다시 수직 고속 전송을 개시한다. 도 3의 타이밍 챠트의 구동 모드를, 구동 모드 1로 한다.

도 4에는, 구동 모드 2에서의 도 1 중의 주요 신호의 파형예(VD 펄스 부근)를 도 3과 동일하게 도시한다. 도 3의 구동 모드 1과의 차이는, 수직 전송의 통상 전송부가, 구동 모드 1에서는 1단 전송인 것에 반하여, 구동 모드 2에서는 2단 전송으로 되어 있는 것이다.

구동 모드 1의 통상 전송부의 파형 상세를 도 5에, 구동 모드 2의 통상 전송부의 파형 상세를 도 6에 도시한다. 도 5 및 도 6에서, T는 클럭 신호(MCK)의 주기를 나타낸다. 또, 어느 펄스의 변화점에서 다음 펄스 변화점까지의 기간의 길이, 즉 논리 변화 단위를 1스텝으로서 나타낸다. 도 5에 도시하는 구동 모드 1에서의 통상 전송부의 파형은, 논리 변화 단위가 12T, V1∼4인 펄스 변화의 주기, 즉 수직 전송 1단분의 스텝수는 8, 수직 전송은 1단이다. 또한, 수직 전송 1단의 주기는 96클럭이다. 도 6에 도시하는 구동 모드 2에서의 통상 전송부의 파형은, 논리 변화 단위가 10T, 수직 전송 1단분의 스텝수는 8, 수직 전송은 2단이다.

도 7은, 실시 형태 1에서의 타이밍 발생 장치의 구성을 도시한다. 본 실시 형태에서는, 도 1의 타이밍 제너레이터(4)에 적응시킨 경우의 구성 및 동작을 설명한다. 도 7에서, 10는 타이밍 생성 정보를 기억시킨 제1 기억 회로, 11는 제1 기억 회로(10)의 정보를 유지하는 제1 레지스터이다. 제1 레지스터(11)는, 제1 외부입력부(12)에 의해 외부에서 개서가 가능하다. 셀렉터(13)에 의해, 제1 레지스터(11)로의 기입 데이터로서, 제1 기억 회로(10)와 제1 외부 입력부(12) 출력으로부터 선택한다. 펄스 발생부(14)는, 제1 레지스터(11)의 타이밍 생성 정보에 따른 타이밍 펄스를 발생시키고, 펄스 출력부(15)는 펄스 발생부(14)의 출력을 타이밍 발생 장치의 출력으로서 출력시킨다.

제1 기억 회로(10)에 격납된 타이밍 생성 정보에 기초하여, 펄스 발생부(14)로부터 타이밍 펄스를 발생시키는 동작에 대해서, 도 8을 참조하여 설명한다. 도 8에 도시하는 구성은, 도 7에서의 제1 레지스터(11)와 펄스 발생부(14)에 의한 기능을 분해하여, 동작이 이해되기 쉽도록 배열한 것이다. 따라서, 실질적인 구성과 동작은, 제1 레지스터(11)와 펄스 발생부(14)를 조합한 것과 동일하다. 또한, 여기에서는 V1∼4의 생성 동작만에 대해서 설명한다.

도 8의 장치는, 계수부(30)와, 구동 모드 제어부(31)와, 시계열 데이터 ROM(32)으로 구성되어 있다. 계수부(30)는, 제1 ROM(33)과, 제1 카운터(34)와, 제1 콤퍼레이터(35)와, 제2 ROM(36)과, 제2 카운터(37)와, 제2 콤퍼레이터(38)와, 제3 ROM(39)과, 제3 카운터(40)와, 제3 콤퍼레이터(41)로 구성되고, 제1 카운터(34)에 HD 펄스가 트리거로서 입력된 것을 조건으로 하여, MCK 펄스의 다중 카운트를 실행한다. 제1, 제2 및 제3 ROM(33, 36, 39)에는, 각각 제어값이 격납되어 있다.

제1 카운터(34)는, HD 펄스에 응답하여 MCK 펄스의 카운트를 개시하고, 초기화 펄스(CP1)에 응답하여 카운트값을 초기화하며, 또한 정지 펄스(CP3)에 응답하여카운트를 정지한다. 제1 콤퍼레이터(35)는, 제1 ROM(33)으로부터 독출된 제어값(DT1)과 제1 카운터(34)의 카운트값(CNT1)를 비교하여, 양자가 일치할 때마다 다음의 MCK 펄스의 타이밍으로 제어 펄스(CP1)를 출력한다. 제어 펄스(CP1)는, 제2 카운터(37)에 공급되는 동시에, 제1 카운터(34)로 초기화 펄스로서 공급된다.

제2 카운터(37)는, 제1 콤퍼레이터(35)로부터 출력된 제어 펄스(CP1)를 카운트하고, 또한 초기화 펄스(CP2)에 응답하여 카운트값을 초기화한다. 제2 콤퍼레이터(38)는, 제2 ROM(36)으로부터 독출된 제어값(DT2)과 제2 카운터(37)의 카운트값(CNT2)을 비교하여, 양자가 일치할 때마다 다음의 CP1 펄스의 타이밍으로 제어 펄스(CP2)를 출력한다. 제어 펄스(CP2)는, 제3 카운터(40)에 공급되는 동시에, 제2 카운터(37)로 초기화 펄스로서 공급된다.

제3 카운터(40)는, 제2 콤퍼레이터(38)로부터 출력된 제어 펄스(CP2)를 카운트하고, 또한 초기화 펄스(CP3)에 응답하여 카운트값을 초기화한다. 제3 콤퍼레이터(41)는, 제3 ROM(39)으로부터 독출된 제어값(DT3)과 제3 카운터(40)의 카운트값(CNT3)를 비교하여, 양자가 일치하였을 때에 다음의 CP2 펄스의 타이밍으로 제어 펄스(CP3)를 출력한다. 제어 펄스(CP3)는, 제3 카운터(40)로 초기화 펄스로서, 또 제1 카운터(34)로 정지 펄스로서 각각 공급된다.

제1, 제2 및 제3 카운터(34, 37, 40)는 HD 펄스가 입력될 때까지는 동작 정지 상태를 계속하고, HD 펄스 입력 후 동작을 개시하며, 제3 콤퍼레이터(41)의 CP3 펄스 출력이 있을 때까지 동작을 계속한다. 제3 콤퍼레이터(41)의 CP3 펄스 출력 시점에서 제1, 제2 및 제3 카운터(34, 37, 40)는 초기값으로 리셋되고, 다시 HD 펄스가 입력될 때까지 동작 정지 상태를 계속한다. 또한, 본 실시 형태에서의 제1, 제2 및 제3 카운터(34, 37, 40)의 초기값은, 각각 "1"로 하고 있다.

구동 모드 제어부(31)는, 통상 전송 모드와 수직 고속 전송 모드 중 어느 하나에 따라서 제1, 제2 및 제3 ROM(33, 36, 39)으로부터 독출되는 제어값을 전환하도록, 어드레스를 공급한다. 여기에서는, 어드레스(1)가 수직 고속 전송 모드를, 어드레스(2)가 통상 전송 모드를 각각 나타내는 것으로 한다.

시계열 데이터 ROM(32)는, 출력 펄스의 논리 레벨의 반복 패턴을 나타내는 시계열 데이터를 격납해 두기 위한 메모리이고, 제2 카운터(37)의 카운트값(CNT2)을 독출하여 어드레스로서 받아 들여서, 시계열 데이터에 기초하는 출력 펄스를 V1∼4의 펄스로서 공급한다.

도 9A∼D는, 도 8의 제1 ROM(33), 제2 ROM(36), 제3 ROM(39) 및 시계열 데이터 ROM(32)에 격납된 타이밍 생성 정보를 도시하고, 도 5 및 도 6에 도시한 수직 전송의 통상 전송부의 V1∼V4의 펄스 타이밍을 발생시키기 위한 데이터에 상당한다. 도 5의 구동 모드 1의 V1∼V4의 펄스 타이밍에 대해서, 논리 변화 단위는 12T이기 때문에, 도 9A에 도시하는 제1 ROM(33)의 타이밍 생성 정보로서 12(10진수)를 격납하고 있다. 수직 전송 1단분의 스텝수는 8이기 때문에, 도 9B에 도시하는 제2 ROM(36)의 타이밍 생성 정보로서 8(10진수)을 격납하고 있다. 수직 전송은 1단이기 때문에, 도 9C에 도시하는 제3 ROM(39)의 타이밍 생성 정보로서 1(10진수)을 격납하고 있다. V1∼V4의 수직 전송 파형 패턴으로서, 도 9d의 시계열 데이터 ROM(32)의 수직 전송 파형 패턴을 격납하고 있다.

다음에 도 6의 구동 모드 2의 V1∼V4의 펄스 타이밍에 대해서는, 논리 변화 단위는 10T이기 때문에, 도 9A에 도시하는 제1 ROM(33)의 타이밍 생성 정보로서 10(10진수)을 격납하고 있다. 수직 전송 1단분의 스텝수는 8이기 때문에, 도 9B에 도시하는 제2 ROM(36)의 타이밍 생성 정보로서 8(10진수)을 격납하고 있다. 수직 전송은 2단이기 때문에, 도 9C에 도시하는 제3 ROM(39)의 타이밍 생성 정보로서 1(10진수)을 격납하고 있다. V1∼V4의 수직 전송 파형 패턴으로서, 도 9d의 시계열 데이터 ROM(32)의 수직 전송 파형 패턴을 격납하고 있다. 이상이, 타이밍 생성 정보에 기초한 펄스 발생의 동작 설명이다.

다음에, 본 실시 형태에서의 타이밍 발생 장치에 대해서, 구체적인 회로 구성을 도 10에 도시한다. 도 10에서의, 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15)는, 도 7에 도시한 그것들의 요소에 대응한다.

도 10의 펄스 발생부(14)에서의, 제1 카운터(34), 제1 콤퍼레이터(35), 제2 카운터(37), 제2 콤퍼레이터(38), 제3 카운터(40) 및 제3 콤퍼레이터(41)는, 각각 도 8에 도시한 것에 대응하고, 그 기능·동작은, 도 8의 경우와 동일하다. 한편, 도 10의 펄스 발생부(14)에서는, 도 8의 제1 ROM(33), 제2 ROM(36) 및 제3 ROM(39)이 삭제되어 있다. 그들의 ROM에 의해 공급되는 데이터에 상당하는 데이터는, 제1 레지스터(11)로부터, 제1 콤퍼레이터(35)와, 제2 콤퍼레이터(38), 제3 콤퍼레이터(41)로 각각 공급된다. 또, 도 8의 시계열 데이터 ROM(32)은, 제1 레지스터(11)로부터 수직 전송 파형 패턴을 기입하는 기능도 갖는 시계열 데이터RAM(32A)으로 변경되어 있다.

구동 모드 제어부(31A)는, 구동 모드에 대응한 타이밍 생성 정보를, 제1 콤퍼레이터(35), 제2 콤퍼레이터(38), 제3 콤퍼레이터(41) 및 시계열 데이터 RAM(32A)에, 제1 레지스터(11)로부터 제공하는 동작을 제어한다.

이하, 이 타이밍 발생 장치의 동작을, 제1 기억 회로(10)에 격납된 타이밍 생성 정보에 기초하는 타이밍 발생의 경우와, 제1 외부 입력부(12)로부터 입력되는 타이밍 생성 정보에 기초하는 타이밍 발생의 경우에 대해서, 각각 설명한다.

우선, 제1 기억 회로(10)에 격납된 타이밍 생성 정보에 기초하는 타이밍 발생의 경우에 대해서, 도 11에 도시하는 제1 기억 회로(10)의 타이밍 생성 정보를 참조하여 설명한다. 도 11의 타이밍 생성 정보는, 도 5에 도시한 구동 모드 1에서의 통상 전송부의 V1∼V4의 펄스 타이밍과, 도 6에 도시한 구동 모드 2에서의 통상 전송부의 V1∼V4의 펄스 타이밍을 발생시키기 위한 타이밍 생성 정보이고, 그 수치 및 데이터는 도 9에 도시한 것과 동일하다. 즉 구동 모드 1에서의 통상 전송부의 V1∼V4의 펄스 타이밍에 대해서는, 논리 변화 단위로서 12(10진수)가 격납되고, 수직 전송 1단분의 스텝수로서 8(10진수)이 격납되며, 수직 전송 단수로서 1(10진수)이 격납되어 있다. 또 V1∼V4의 수직 전송 파형 패턴이 격납되어 있다. 구동 모드 2에서의 V1∼V4의 펄스 타이밍에 대해서도 동일하고, 논리 변화 단위로서 10(10진수)이 격납되며, 수직 전송 1단분의 스텝수로서 8(10진수)이 격납되고, 수직 전송 단수로서 2(10진수)가 격납되어 있다. 또 V1∼V4의 수직 전송 파형 패턴이 격납되어 있다.

셀렉터(13)가 제1 기억 회로(10)를 선택하면, 제1 기억 회로(10)의 타이밍 생성 정보는, 전부 제1 레지스터(11)에 기입된다. 즉, 제1 레지스터(11)에 기입된 타이밍 생성 정보는, 도 11에 도시된 것과 동일하기 때문에, 도 11을 참조하여 설명한다.

제1 레지스터(11)에 기입된 타이밍 생성 정보 중, 논리 변화 단위의 데이터는 제1 콤퍼레이터(35)에, 수직 전송 1단분의 스텝수의 데이터는 제2 콤퍼레이터(38)에, 수직 전송 단수의 데이터는 제3 콤퍼레이터(41)에, V1∼V4의 수직 전송 파형 패턴은 시계열 데이터 RAM(32A)에, 각각 입력된다. 또한, 구동 모드 제어부(31A)로부터의 제어에 의해서, 구동 모드 1 또는 구동 모드 2의 타이밍 생성 정보가 각각 선택적으로 입력된다.

이들의 타이밍 생성 정보에 의해, 도 5의 구동 모드 1의 통상 전송부의 V1∼V4의 펄스 타이밍과, 도 6의 구동 모드 2의 통상 전송부의 V1∼V4의 펄스 타이밍을 발생할 수 있다. 펄스 발생부(14)의 동작은, 도 8의 경우와 동일하기 때문에, 설명은 생략한다.

다음에, 제1 외부 입력부(12)로부터 입력되는 타이밍 생성 정보에 기초하는 타이밍 발생의 경우에 대해서 설명한다. 이 경우에는, 셀렉터(13)에 의해 제1 외부 입력부(12)가 선택되어, 제1 레지스터(11)로 소망의 타이밍 생성 정보를 임의로 기입하는 것이 가능하다.

도 12는, 도 11에 도시하는 제1 레지스터(11)의 타이밍 생성 정보에서, 구동 모드 1의 V1∼V4 펄스에서의 논리 변화 단위를, 12(10진수)에서 5(10진수)로 개서한 경우의 타이밍 생성 정보를 도시한다.

도 13은, 도 12에 도시하는 타이밍 생성 정보로부터 얻어지는 구동 모드 1의 통상 전송부의 V1∼V4의 펄스 타이밍을 도시한다.

이 타이밍 생성 정보에 의하면, 구동 모드 1의 통상 전송부의 V1∼V4의 펄스 타이밍은, 논리 변화 단위가 5(10진수)가 되고, 예를 들면 V3 펄스의 H레벨로부터 L레벨로의 변화는 5T가 되며, 그 후 V1∼V4의 펄스는 5T마다 출력 논리가 변화한다.

이상과 같이 본 실시 형태에 의하면, 제1 기억 회로(10)의 타이밍 생성 정보에 기초하는 펄스 타이밍을 용이하게 발생시킬 수 있고, 또한 제1 외부 입력부(12)로부터 타이밍 생성 정보를 개서하는 것이 가능하기 때문에, LSI화된 후에도 펄스 타이밍의 사양 변경에 대응할 수 있다.

또한, 제1 기억 회로(10) 및 제1 레지스터(11)의 데이터 형식은, 특별히 제한되지 않는다.

(실시 형태 2)

도 14는, 실시 형태 2에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 및 펄스 출력부(15)는, 도 7에 도시한 실시 형태 1에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 셀렉터(13)를 제어하는 제2 외부 입력부(16)가 설치되어 있다. 제2 외부 입력부(16)의 논리에 의해서, 제1 레지스터(11)로의 기입 데이터를 제1 기억 회로(10)와 제1 입력부(12)로부터 선택한다.

본 실시 형태에 의하면, 제1 기억 회로(10)의 타이밍 생성 정보에 기초하는 펄스 타이밍을 용이하게 발생시킬 수 있고, 또한 제2 외부 입력부(16)로부터 입력되는 데이터의 논리에 의해서, 제1 외부 입력부(12)로부터 데이터를 입력함으로써 타이밍 생성 정보를 용이하게 개서하는 것이 가능하다. 따라서, LSI화된 후에도 펄스 타이밍의 사양 변경에 용이하게 대응할 수 있다.

(실시 형태 3)

도 15는, 실시 형태 3에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 및 펄스 출력부(15)는, 도 7에 도시한 실시 형태 1에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 셀렉터(13)를 제어하는 셀렉터 제어부(17) 설치되어 있다. 셀렉터 제어부(17)에 입력되는 제1 외부 입력부(12)의 데이터에 의해서, 제1 레지스터(11)로의 기입 데이터를, 제1 기억 회로(10)와 제1 입력부(12)로부터 선택한다. 제1 레지스터(11)로 기입하는 데이터는 타이밍 생성 정보이지만, 예를 들면, MSB와 그 이하의 데이터로 나누어, MSB를 셀렉터(13)의 제어 논리로 하고, 그 이하의 데이터를 타이밍 생성 정보로 할 수 있다.

본 실시 형태에 의하면, 제1 기억 회로(10)의 타이밍 생성 정보에 기초하는 펄스 타이밍을 용이하게 발생시킬 수 있고, 또한 제1 외부 입력부(12)의 데이터에 의해서, 제1 외부 입력부(12)로부터 데이터를 입력함으로써 타이밍 생성 정보를 용이하게 개서하는 것이 가능하기 때문에, LSI화된 후에도 펄스 타이밍의 사양 변경에 용이하게 대응할 수 있다.

또, 상기 실시 형태 2에 관한 타이밍 발생 장치에 대해서, 셀렉터(13)를 제어하는 제2 외부 입력부(16)가 불필요하고, 단자수의 삭감이 가능하다.

(실시 형태 4)

도 16은, 실시 형태 4에서의 타이밍 발생 장치의 구성을 도시한다. 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 셀렉터 제어부(17)는, 도 15에 도시한 실시 형태 3에 관한 타이밍 발생 장치의 구성과 동일하다.

본 실시 형태에서, 타이밍 생성 정보를 격납하는 제1 기억 회로(10A)는, 도 7의 제1 기억 회로(10)와는 데이터 형식이 다르다. 또 타이밍 생성 정보를 격납하는 제1 레지스터(11A)도, 도 7의 제1 레지스터(11)와는 데이터 형식이 다르다.

제1 기억 회로(10A)는, N가지(N은 자연수)의 구동 모드에 대응한 타이밍 생성 정보를 기억하고, N가지의 구동 모드에 대해서 공통의 데이터인 데이터 COM이 격납되는 데이터 영역 COM(10Aa)과, N가지의 모드마다 다른 데이터(1∼N)가 격납되는 데이터 영역(1∼N)(10Ab)으로 구성된다. 제1 레지스터(11A)는, 데이터 COM 에 대한 레지스터 COM과, 데이터(1∼N) 중 어느 하나를 유지하는 레지스터 A로 구성된다.

셀렉터(13)가 제1 기억 회로(10A)를 선택한 경우, 제1 기억 회로(10A)의 데이터 영역 COM(10Aa)의 타이밍 생성 정보는 제1 레지스터(11A)의 레지스터 COM에 기입되고, 데이터 영역(1∼N)(10Ab)의 타이밍 생성 정보는 구동 모드에 따라서, 데이터(1∼N) 중 어느 하나가 제1 레지스터(11A)의 레지스터 A에 기입된다.

본 실시 형태에서, 도 5의 구동 모드 1의 통상 전송부의 V1∼4의 펄스 타이밍과, 도 6의 구동 모드 2의 통상 전송부의 V1∼4의 펄스 타이밍을 발생시킬 때의, 2가지의 경우에 대해서 설명한다. 제1 기억 회로(10A)의 타이밍 생성 정보를 도 17에 도시한다. 또, 제1 레지스터(11A)에서의, 구동 모드 1의 타이밍 생성 정보 및 구동 모드 2의 타이밍 생성 정보를, 각각 도 18 및 도 19에 도시한다.

도 17에 도시되는 제1 기억 회로(10A)에는, 2가지의 구동 모드에 대해서 공통의 타이밍 생성 정보인 수직 전송 파형 패턴이 데이터 COM으로서, 데이터 영역 COM(10Aa)에 격납된다. 구동 모드 1과 구동 모드 2에서 타이밍 생성 정보가 다른, 논리 변화 단위 및 수직 전송 단수와, 구동 모드 1과 구동 모드 2에서 타이밍 생성 정보가 동일은 하지만 수직 전송 1단분의 스텝수가, 데이터(1∼N)(N=2)로서, 데이터 영역(1∼N)(10Ab)에 격납된다.

이 제1 기억 회로(10A)의 타이밍 생성 정보에 대해서, 구동 모드 1시의 제1 레지스터(11A)의 타이밍 생성 정보는 도 18에 도시하는 바와 같다. 레지스터 영역 COM에는, 구동 모드 1과 구동 모드 2에서 공통의 타이밍 생성 정보인 수직 전송 파형 패턴이 기입되어 있다. 논리 변화 단위를 격납하는 레지스터 A(1), 수직 전송 단수를 격납하는 레지스터 A(3), 및 수직 전송 1단분의 스텝수를 격납하는 레지스터 A(2)는, 타이밍 생성 정보의 1개의 구동 모드분의 레지스터를 구비하고, 각각 제1 기억 회로(10A)의 구동 모드 1의 타이밍 생성 정보가 기입된다.

도 19는, 구동 모드 2시의 제1 레지스터(11A)의 타이밍 생성 정보를 도시한다. 구동 모드 1로부터 구동 모드 2로 변화하였을 때에, 레지스터 A(1)의 논리 변화 단위와, 레지스터 A(3)의 수직 전송 단수와, 레지스터 A(2)의 수직 전송 1단분의 스텝수의 타이밍 생성 정보가, 각각 갱신된다. 이 때, 레지스터 COM의 타이밍 생성 정보는 갱신되지 않는다.

이상과 같이 본 실시 형태에 의하면, 제1 기억 회로(10A)의 타이밍 생성 정보에 기초하는 펄스 타이밍을 용이하게 발생시킬 수 있고, 또한 제1 외부 입력부(12)로부터 타이밍 생성 정보를 개서하는 것이 가능하다. 또한 제1 레지스터(11A) 에 대해서는, 제1 기억 회로(10A)의 타이밍 생성 정보인 N가지의 모드마다 다른 데이터 영역인 데이터 영역(1∼N)에 대해서, 데이터(1∼N) 중 어느 하나를 유지하는 레지스터 A로 구성함으로써, 레지스터의 삭감이 가능하고, 칩 사이즈, 비용에 유리하다.

또한, 본 발명에서 셀렉터(13)의 제어의 형태는, 특별히 한정되지 않는다.

또, 본 실시 형태에서, 제1 레지스터(11A)를 구성하는 레지스터 A는, 데이터(1∼N) 중 어느 하나를 유지하는 것으로 하였지만, 다수의 데이터를 유지하는 것이어도 상관없다.

(실시 형태 5)

도 20은, 실시 형태 5에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 및 제2 외부 입력부(16)는, 도 14에 도시한 실시 형태 2에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 제2 레지스터(18)가 설치되고, 비디오 카메라 등의 전자 셔터 기능 등, 유저측에서 제어하는 기능의 설정 데이터가 격납된다. 이것에 대해서, 제1 레지스터(11)에는, 주로 타이밍 발생 장치로서의 회로 데이터가 격납된다. 펄스 발생부(14)는, 제1 레지스터(11) 및 제2 레지스터(18)로부터 공급되는 데이터에 기초하여, 타이밍 펄스를 발생시킨다.

제2 레지스터(18)는 제1 외부 입력부(12)에 접속되고, 외부에서 기능 설정 정보를 기입한다. 즉 제1 외부 입력부(12)는, 셀렉터(13)와 제2 레지스터(18)의 양쪽에 접속된다. 제1 레지스터(11)와 제2 레지스터(18)의 어드레스는 각각 독립되어 있다. 이 때문에 셀렉터(13)가 제1 외부 입력부(12)를 선택하고, 제1 외부 입력부(12)로부터 입력되는 데이터가, 제1 레지스터(11)와 제2 레지스터(18)의 양쪽에 입력되는 경우에도, 어드레스 지정에 의해 제1 레지스터(11)와 제2 레지스터(18) 중 어느 하나의 소망의 레지스터로 기입하는 것이 가능하다.

이상과 같이 본 실시 형태에 의하면, 제1 레지스터(11)와 제2 레지스터(18)의 어드레스를 각각 독립하여 설치함으로써, 제1 레지스터(11)와 제2 레지스터(18)로 데이터를 입력하기 위한 외부 입력부를 공통으로 하는 것이 가능하고, 단자수의 삭감이 가능하다. 또 동시에 외부 입력부에 접속되는 마이크로 컴퓨터 등의 외부 제어 신호의 신호수의 삭감도 가능해진다.

(실시 형태 6)

도 21은, 실시 형태 6에서의 타이밍 발생 장치의 구성을 도시한다. 도 21의 장치는, 본 실시 형태의 사상을, 도 20에 도시한 실시 형태 5의 타이밍 발생 장치에 적용한 경우의 구성이다.

제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제2 외부 입력부(16), 제2 레지스터(18)는, 도 20에 도시한 실시 형태 5에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 펄스 출력 제어부(19)가 설치되어 있다. 펄스 발생부(14)의 출력 펄스는, 펄스 출력 제어부(19)를 경유하여, 펄스 출력부(15)에 입력된다.

펄스 출력 제어부(19)는 그 출력으로서, 펄스 발생부(14)의 출력 논리와 등가 또는 H레벨, L레벨, 하이 임피던스 상태 중 어느 하나를 출력하는 것이 가능하다. 일 실시 형태로서는, 제1 레지스터(11)로의 데이터 기입 기간 중에는, 펄스 출력 제어부(19)에 의해 H, L 또는 하이 임피던스 상태 중, 소망의 논리를 펄스 출력부(15)로 출력하고, 제1 레지스터(11)로의 데이터 기입이 완료한 후, 펄스 출력 제어부(19)에 의해 펄스 발생부(14)의 출력 논리와 등가인 논리를 펄스 출력부(15)로 출력한다.

본 실시 형태에 의하면, 제1 레지스터(11)에 타이밍 생성 정보를 기입할 때까지의 기간, 펄스 발생부(14)의 출력 논리는 부정되지만, 펄스 출력 제어부(19)에 의해 H레벨, L레벨, 하이 임피던스 상태의 소망의 출력을 얻는 것이 가능하다. 이것에 의해, 제1 레지스터(11)에 타이밍 생성 정보가 기입되고, 펄스 발생부(14)의 출력 논리가 확정될 때까지의 기간, 펄스 출력부(15)에 접속된 디지털 신호 처리부(3) 등으로의 오동작의 요인이 되는 부정 펄스의 입력을 억제하는 것이 가능해진다. 그것에 의해, 예를 들면 카메라 시스템으로서의 신뢰성이 향상한다.

(실시 형태 7)

도 22는, 실시 형태 7에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제2 외부 입력부(16), 제2 레지스터(18)는, 도 20에 도시한 실시 형태 5에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 입력 제어부(20), 및 입력 제어부(20)를 제어하는 데이터를 입력하는 제3 외부 입력부(21)가 설치된다.

입력 제어부(20)는, 제1 외부 입력부(12)로부터 입력된 데이터를, 제3 외부 입력부(21)의 데이터에 의해 전환하고, 셀렉터(13)와 제2 레지스터(18) 중 어느 하나로 출력한다. 제1 외부 입력부(12)로부터 입력되는 데이터는, 제1 레지스터(11)로 기입하기 위한 타이밍 생성 정보와, 제2 레지스터(18)로 기입하기 위한 전자 셔터 기능 등 유저측에서 제어하는 기능 설정 정보를 포함한다.

제1 레지스터(11)로 타이밍 생성 정보를 기입하는 경우, 입력 제어부(20)는, 제3 외부 입력부(21)로부터 입력되는 H 또는 L레벨의 데이터에 의해서, 제1 외부 입력부(12)로부터 입력된 데이터를 셀렉터(13)에 출력한다. 그리고 셀렉터(13)는, 제2 외부 입력부(16)로부터 입력되는 H 또는 L레벨의 데이터에 의해서, 입력 제어부(20)를 경유하여 제1 외부 입력부(12)로부터 입력된 데이터를, 타이밍 생성 정보로서 제1 레지스터(11)에 출력한다. 다음에 제2 레지스터(18)로 기능 설정 정보를 기입하는 경우, 입력 제어부(20)는 제3 외부 입력부(21)로부터 입력되는 H 또는 L레벨의 데이터에 의해서, 제1 외부 입력부(12)로부터 입력된 데이터를 기능 설정 정보로서 제2 레지스터(18)에 출력한다.

본 실시 형태에 의하면, 입력 제어부(20)와 제3 외부 입력부(21)를 제어함으로써, 제1 레지스터(11)와 제2 레지스터(18)로 데이터를 입력하기 위한 외부 입력부를 공통으로 하는 것이 가능하고, 타이밍 생성 정보와 기능 설정 정보를 입력할 때의 단자수의 삭감이 가능하다. 또 동시에 외부 입력부에 접속되는 마이크로 컴퓨터 등의 외부 제어 신호의 신호수도, 삭감 가능해진다.

그런데 실시 형태 5에서의 타이밍 발생 장치도, 목적은 본 실시 형태와 동일하지만, 실시 형태 5에서는, 제1 외부 입력부(12)로부터 입력되는 데이터는, 어드레스 지정에 의해, 제1 레지스터(11)와 제2 레지스터(18)로의 기입이 제어된다. 이것에 대해서, 본 실시 형태에서는, 제1 레지스터(11)와 제2 레지스터(18)로의 기입을, 어드레스가 아닌 입력 제어부(20)와 제3 외부 입력부(21)에서 제어한다.

본 실시 형태에서는, 실시 형태 5의 타이밍 발생 장치에 대해서, 제3 외부 입력부(21)가 또한 필요하다. 그러나, 실시 형태 5의 타이밍 발생 장치에서는, 제1 외부 입력부(12)로부터 데이터 입력 중에, 노이즈 등의 영향으로 어드레스가 정확하게 입력되지 않은 경우, 오동작이 발생한다. 특히, 제2 레지스터(18)에 기능 설정 정보를 기입할 때에, 실수로 타이밍 생성 정보를 격납하는 제1 레지스터(11)에 기입한 경우 등, 한번 카메라의 전원을 OFF할 때까지 정상 동작으로 회복되지 않을 가능성이 높다.

본 실시 형태에서는, 입력 제어부(20)와 제3 외부 입력부(21)를 제어함으로써, 제1 레지스터(11)와 제2 레지스터(18)로의 기입 오류를 대단히 저하시키는 것이 가능하다. 따라서, 실시 형태 5보다도, 타이밍 생성 정보와 기능 설정 정보의데이터 입력의 신뢰성이 향상한다.

또, 타이밍 생성 정보와 기능 설정 정보의 데이터 입력부를 공통으로 함으로써, 단자수의 삭감이 가능하다.

또한, 실시 형태 5의 타이밍 발생 장치는, 제1 레지스터(11)와 제2 레지스터(18)를 어드레스로 구별하기 때문에, 비트 길이가 길어지고, 메모리 용량과 통신 시간이 증대한다. 본 실시 형태에 의하면, 메모리 용량과 통신 시간을 늘리지 않고, 제1 레지스터(11)와 제2 레지스터(18)의 설정이 가능하다.

(실시 형태 8)

도 23은, 실시 형태 8에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제2 외부 입력부(16), 제2 레지스터(18), 입력 제어부(20), 및 제3 외부 입력부(21)는, 도 22에 도시한 실시 형태 7에서의 타이밍 발생 장치의 구성과 동일하다. 본 실시 형태에서는, 제3 외부 입력부(21)의 H(또는 L)레벨의 데이터는, 실시 형태 7에 도시하는 입력 제어부(20)뿐만 아니라, 펄스 발생부(14)와 제2 레지스터(18)에도 공급되고 있다.

제3 외부 입력부(21)에 L(또는 H)레벨의 데이터가 입력된 경우, 입력 제어부(20)는, 그 L(또는 H)레벨에 따라서 제1 외부 입력부(12)로부터 입력된 데이터를 셀렉터(13)에 출력한다. 그리고 셀렉터(13)는, 제2 외부 입력부(16)로부터 입력되는 H(또는 L)레벨의 데이터에 의해서, 입력 제어부(20)를 경유하여 제1 외부 입력부(12)로부터 입력된 데이터를, 타이밍 생성 정보로서 제1 레지스터(11)에 출력한다.

또, 제3 외부 입력부(21)에 L(또는 H)레벨의 데이터가 입력되어 있는 기간에는, 펄스 발생부(14)와 제2 레지스터(18)는 초기화된다.

제3 외부 입력부(21)에 H(또는 L)레벨의 데이터가 입력된 경우에는, 입력 제어부(20)는, 제1 외부 입력부(12)로부터 입력된 데이터를 기능 설정 정보로서 제2 레지스터(18)에 출력한다.

또, 제3 외부 입력부(21)에 H(또는 L)레벨의 데이터가 입력되어 있는 기간, 펄스 발생부(14)는, 제1 레지스터(11)에 격납된 타이밍 생성 정보에 기초한 펄스를 발생시키기 위한 동작 상태가 된다. 제2 레지스터(18)는 기입 가능한 상태가 된다.

본 실시 형태에 의하면, 실시 형태 7과 동일하게, 메모리 용량과 통신 시간을 늘리지 않고 제1 레지스터(11)와 제2 레지스터(18)의 설정이 가능하다. 또, 타이밍 생성 정보로서 제1 레지스터(11)에 데이터가 입력되어 있는 기간은 펄스 발생부(14)는 초기화되기 때문에, 제1 레지스터(11)에 타이밍 생성 정보가 기입되고, 펄스 발생부(14)의 출력 논리가 확정될 때까지의 기간, 실시 형태 6과 동일하게, 펄스 출력부(15)에 접속된 디지털 신호 처리부(3) 등으로의 오동작의 요인이 되는 부정 펄스의 입력을 억제하는 것도 가능해진다.

또한, 제3 외부 입력부(21)에 입력하는 데이터를, 타이밍 발생 장치로서의 리셋 신호로서 사용할 수 있고, 즉 리셋 신호 입력부로서도 공용할 수 있다.

또한, 상술한 각 실시 형태에서도, 제1 기억 회로(10) 또는 제1 외부입력(12)으로부터 제1 레지스터(11)로의 기입 기간 중에, 제1 기억 회로(10)와 제1 레지스터(11)를 제외한 요소를 초기화하도록 구성할 수 있고, 그것에 의해서, 본 실시 형태와 동일한 효과를 얻을 수 있다.

(실시 형태 9)

도 24는, 실시 형태 9에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제2 외부 입력부(16), 제2 레지스터(18), 입력 제어부(20), 제3 외부 입력부(21)는, 도 23에 도시한 실시 형태 8에서의 타이밍 발생 장치의 구성과 동일하다.

본 실시 형태에서는 또한, 제3 외부 입력부(21)에 입력되는 펄스의 에치를 검출하는 에지 검출 회로(22), 에지 검출 회로(22)의 출력을 트리거에 계수를 행하는 계수 회로(23)가 설치되어 있다. 계수 회로(23)의 출력은, 실시 형태 8에서의 제3 외부 입력부(21)와 동등한 작용을 하도록 구성된다.

즉, 제3 외부 입력부(21)에 입력되는 펄스의 에지를 에지 검출 회로(22)로써 검출하고, 에지 검출 회로(22)의 출력을 트리거로 하며, 계수 회로(23)는 적어도 제1 레지스터(11)로의 데이터 입력이 완료할 때까지의 기간, L(또는 H)레벨로 변화하여 유지한다. 그것에 의해 펄스 발생부(14)와 제2 레지스터(18)는 초기화된다.

또한, 특히 시스템 상 문제가 없으면, 초기화되는 블록은 임의로 선택되어도 좋다. 또 계수 회로(23)의 계수 기간으로서는, 제1 레지스터(11)로의 기입 기간보다도 긴 임의의 계수 기간을 설정해도 좋다.

다음에, 계수 회로(23)는 제1 레지스터(11)로의 데이터 입력이 완료 이후, H(또는 L)레벨로 변화하고, 펄스 발생부(14)는, 제1 레지스터(11)에 격납된 타이밍 생성 정보에 기초한 펄스를 발생시키기 위한 동작 상태가 된다. 또 제2 레지스터(18)는 기입 가능한 상태가 된다.

이상과 같이 본 실시 형태에 의하면, 실시 형태 8과 동일하게, 타이밍 생성 정보로서 제1 레지스터(11)에 데이터가 입력되어 있는 기간 중에, 펄스 발생부(14)는 초기화된다. 그 때문에, 제1 레지스터(11)에 타이밍 생성 정보가 기입되고, 펄스 발생부(14)의 출력 논리가 확정될 때까지의 기간, 펄스 출력부(15)에 접속된 디지털 신호 처리부 등으로의 오동작의 요인이 되는 부정 펄스의 입력을 억제하는 것이 가능하다.

또한, 펄스 발생부(14)와 제2 레지스터(18)를 초기화하는 기간은, 펄스 출력부(15)에 접속된 디지털 신호 처리부 등으로의 오동작의 요인이 되는 부정 펄스의 입력을 억제하는 데에 충분한 기간이면, 제1 레지스터(11)로의 데이터 입력이 완료될 때까지의 기간일 필요는 없다. 예를 들면, 데이터 입력 완료로부터 소정 기간 전에 초기화를 해제하는 것이어도 좋다.

또한 본 실시 형태의 구성에 의하면, 제3 외부 입력부(21)에 입력하는 L(또는 H) 기간을 제어하지 않고, 펄스 에지의 검출에 의해 타이밍 발생 장치가 자동적으로 제1 레지스터(11)로의 데이터 입력 완료를 판별하는 것이 가능하다. 그것에 의해, 부정 펄스를 출력하지 않고 타이밍 생성 정보에 기초한 펄스를 발생시키는 것이 가능하기 때문에, 제어측의 부하를 삭감하는 것이 가능하다.

(실시 형태 10)

도 25는, 실시 형태 10에서의 타이밍 발생 장치의 구성을 도시한다. 본 실시 형태에서는, 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제1 외부 입력부(16), 제2 레지스터(18), 입력 제어부(20), 제3 외부 입력부(21)는, 도 23에 도시한 실시 형태 8에서의 구성과 동일하다.

본 실시 형태는, 타이밍 발생 장치의 사용 방법에 특징을 갖는다. 즉, 타이밍 발생 장치의 외부에, 제1 데이터 발생부(24), 제2 데이터 발생부(25), 및 제3 데이터 발생부(26)가 설치되고, 타이밍 발생 장치에 데이터를 공급한다. 제1 데이터 발생부(24)는, 제1 레지스터(11)로 기입하는 타이밍 생성 데이터를 발생한다. 제2 데이터 발생부(25)는, 제2 레지스터(18)로 기입하는 기능 설정 데이터를 발생한다. 제3 데이터 발생부(26)는, 제1 데이터 발생부(24)와 제2 데이터 발생부(25)의 출력 상태를 제어한다.

제1 데이터 발생부(24)는, 제3 데이터 발생부(26)로부터의 데이터 입력에 의해, 제1 레지스터(11)로 입력하기 위한 데이터를 출력하거나, 또는 하이 임피던스 상태가 된다. 제2 데이터 발생부(25)는, 제3 데이터 발생부(26)의 데이터 입력에 의해 제2 레지스터(18)로 입력하기 위한 데이터를 출력하거나, 또는 하이 임피던스 상태가 된다.

제1 데이터 발생부(24)의 출력과 제2 데이터 발생부(25)의 출력은 제1 외부 입력부(12)에 공급된다. 제1 데이터 발생부(24)가 제1 레지스터(11)로 입력하는데이터를 출력할 때에는, 제2 데이터 발생부(25)는 하이 임피던스 상태가 된다. 제2 데이터 발생부(25)가 제2 레지스터(18)로 입력하는 데이터를 출력할 때에는, 제1 데이터 발생부(24)는 하이 임피던스 상태가 된다.

이상과 같이 본 실시 형태에 의하면, 제1 레지스터(11)용의 데이터를 발생하는 제1 데이터 발생부(24)와, 제2 레지스터(18)용의 데이터를 발생하는 제2 데이터 발생부(25)가 각각의 출력부여도, 제1 레지스터(11)와 제2 레지스터(18)의 데이터를 외부에서 개서하기 위한 데이터 입력부를 제1 외부 입력부(12)로서 공통으로 하는 것이 가능하다.

또한, 제1 레지스터(11), 제2 레지스터(18)에 더하여 또한 레지스터를 구비하고, 데이터 발생부도 3개 이상 구비한 경우에도 동일하게, 데이터 입력부를 제1 외부 입력부(12)로서 공통으로 하는 것이 가능하다.

(실시 형태 11)

도 26은, 실시 형태 11에서의 타이밍 발생 장치의 구성을 도시한다. 제1 기억 회로(10), 제1 레지스터(11), 제1 외부 입력부(12), 셀렉터(13), 펄스 발생부(14), 펄스 출력부(15), 제1 외부 입력부(16), 제2 레지스터(18)는, 도 20에 도시한 실시 형태 5에서의 타이밍 발생 장치의 구성과 동일하다.

본 실시 형태에서는 또한, 제2 기억 회로(27), 및 제2 레지스터(18)와 제2 기억 회로(27)의 데이터를 비교하는 데이터 비교기(28)가 설치된다. 제2 레지스터(18)에는 기능 설정으로서, 테스트 모드나, 회로 구성 상 동작 부정이 되는 설정이 존재하는 경우가 있다. 이것이 펄스 발생부(14)에 공급되는 것을 방지하기 위해서, 제2 기억 회로(27)에는, 기능 설정으로서 제2 레지스터(18)에 설정되어서는 안되는 논리 정보가 격납되어 있고, 제2 레지스터(18)와의 데이터 비교를 데이터 비교기(28)가 실행한다.

실수로 제2 레지스터(18)에 설정되어서는 안되는 논리 정보가 기입된 경우, 제2 기억 회로(27)와의 데이터 비교의 결과, 데이터 비교기(28)는 일치한 결과를 출력하고, 그 출력은 제2 레지스터(18)에 입력되어, 해당하는 논리를 반전시킨다. 이와 같이 하여, 제2 레지스터(18)의 어드레스의 데이터로서, 불량인 데이터가 설정되는 것을 회피한다.

또한, 상기 구성에서는, 기능 설정으로서 제2 레지스터(18)에 설정되어서는 안되는 논리 정보를, 제2 기억 회로(27)에 격납한 예를 나타내었지만, 제1 기억 회로(10)에 격납해도 좋다. 또한 제2 기억 회로(27)에 격납한 정보를 외부에서 개서가 가능하게 할 수도 있다.

또한, 이상의 각 실시 형태에서, 펄스 발생부(14)로부터 출력되는 타이밍 펄스는, 1개의 계열에 한정되는 것이 아니라, 다수개의 계열로서 출력하는 것도 가능하다. 타이밍 발생 장치 내에서의 신호의 입출력에 대해서도 동일하다.

또, 이상의 각 실시 형태에서는, 타이밍 발생 장치로서 독립한 구성을 갖는 장치를 설명하였지만, 고체 촬상 소자 혹은 카메라 시스템으로서 동등한 기능을 갖 도록 구성하는 것도 가능하다.

Claims

타이밍 생성 정보를 기억시킨 제1 기억 회로와,

상기 제1 기억 회로의 타이밍 생성 정보를 유지하는 제1 레지스터와,

상기 제1 레지스터로 액세스하여 데이터의 개서를 행하기 위한 제1 외부 입력부와,

상기 제1 레지스터로의 데이터의 기입을 위해서 상기 제1 기억 회로 또는 상기 제1 외부 입력부 중 어느 하나를 선택하는 셀렉터와,

상기 제1 레지스터에 유지된 타이밍 생성 정보에 따른 펄스 타이밍을 발생시켜서 단수 또는 복수의 펄스를 출력하는 펄스 발생부를 구비하는 타이밍 발생 장치.
제1항에 있어서, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부를 더 구비한 것을 특징으로 하는 타이밍 발생 장치.
제1항에 있어서, 상기 제1 외부 입력부의 데이터로부터 상기 셀렉터의 선택 신호를 생성하는 셀렉터 제어부를 더 구비한 것을 특징으로 하는 타이밍 발생 장치.
제3항에 있어서, 상기 제1 기억 회로에는 N가지(N은 자연수)의 모드에 대응하는 펄스 생성 정보가 기억되어 있고, 상기 펄스 생성 정보는, 각 모드에 공통의 데이터(COM)와, 각 모드마다 다른 데이터(D1∼DN)를 포함하여 구성되고, 상기 제1 레지스터는, 상기 데이터 영역(COM)과, 상기 데이터(D1∼DN) 중 적어도 하나를 유지하도록 구성되며, 상기 셀렉터가 상기 제1 기억 회로를 선택한 경우에는, 상기 데이터(D1∼DN)에서 설정된 모드에 상당하는 데이터를 상기 제1 레지스터에 기입하고, 상기 셀렉터가 상기 제1 외부 입력부를 선택한 경우에는, 설정된 모드에 상당하는 데이터를 상기 제1 외부 입력부에서 상기 제1 레지스터로 기입하는 것을 특징으로 하는 타이밍 발생 장치.
제1항에 있어서, 타이밍 발생 장치로서의 제어 기능 정보를 유지하여 상기 펄스 발생부에 공급하는 제2 레지스터와, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부를 더 구비하고,

상기 제1 외부 입력부는, 상기 제1 레지스터 및 상기 제2 레지스터로 독립으로 액세스하여 내부 데이터의 개서를 행할 수 있도록 구성된 것을 특징으로 하는 타이밍 발생 장치.
제1항에 있어서, 상기 제1 레지스터로의 데이터 기입 기간 중에는 상기 펄스 발생부의 출력을 하이, 로우, 하이 임피던스 상태 중 어느 하나의 논리에 고정하여, 상기 제1 레지스터로의 데이터 기입 완료 후에, 상기 제1 레지스터에 유지된 타이밍 생성 정보에 따른 펄스를 출력하는 것을 특징으로 하는 타이밍 발생장치.
제1항에 있어서, 상기 제1 기억 회로 또는 제1 외부 입력으로부터 상기 제1 레지스터로의 기입 기간 중에, 상기 제1 기억 회로와 상기 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하는 것을 특징으로 하는 타이밍 발생 장치.
제1항에 있어서, 타이밍 발생 장치로서의 제어 기능 정보를 유지하여 상기 펄스 발생부에 공급하고, 상기 제1 외부 입력부를 통해서 데이터를 외부에서 개서가 가능하도록 구성된 제2 레지스터와, 상기 제1 외부 입력부로부터의 입력 데이터를 상기 제1 레지스터 또는 상기 제2 레지스터 중 어디에 기입할지를 선택하는 입력 제어부와, 상기 셀렉터의 선택 신호를 공급하는 제2 외부 입력부와, 상기 입력 제어부의 선택 신호를 공급하는 제3 외부 입력부를 더 구비하고,

상기 입력 제어부는, 상기 제1 외부 입력부에서 입력된 데이터를, 상기 제3 외부 입력부의 데이터에 따라서, 상기 셀렉터와 상기 제2 레지스터 중 어느 하나로 출력하고, 상기 셀렉터는, 상기 제1 레지스터로 입력하는 데이터를, 상기 제2 외부 입력부의 데이터에 따라서, 상기 제1 기억 회로와 상기 입력 제어부의 출력으로부터 선택하는 것을 특징으로 하는 타이밍 발생 장치.
제8항에 있어서, 상기 입력 제어부에서 상기 제1 외부 입력부의 데이터를 상기 셀렉터에서 출력하고, 상기 셀렉터에서 상기 입력 제어부의 출력을 선택하여,상기 제1 외부 입력부의 데이터를 상기 제1 레지스터로 기입하는 기간 중에, 상기 제1 기억 회로와 상기 제1 레지스터를 제외하고 타이밍 발생 장치를 초기화하는 것을 특징으로 하는 타이밍 발생 장치.
제9항에 있어서, 상기 제3 외부 입력부에서 입력된 펄스의 에지를 트리거로 하여 출력을 초기 상태로부터 반전 유지하고, 소정 기간 계수 후에 초기 상태로 복귀시키는 계수 회로를 더 구비하며,

상기 입력 제어부는, 제1 외부 입력부에서 입력된 데이터를, 상기 계수 회로의 출력에 따라서, 상기 셀렉터와 상기 제2 레지스터 중 어느 하나로 출력하는 것을 특징으로 하는 타이밍 발생 장치.
제5항에 있어서, 제2 기억 회로와, 상기 제2 레지스터에 유지된 상기 제어 기능 정보와 상기 제2 기억 회로의 데이터를 비교하는 데이터 비교기를 더 구비하고, 상기 데이터 비교기에 의한 비교 결과에 따라서 상기 제2 레지스터에 유지된 상기 제어 기능 정보를 변경 가능한 것을 특징으로 하는 타이밍 발생 장치.
제11항에 있어서, 상기 데이터 비교기의 출력에 따라서, 상기 제2 레지스터의 데이터를 L 또는 H 레벨의 임의의 논리로 개서하는 것을 특징으로 하는 타이밍 발생 장치.
제1항에 기재된 타이밍 발생 장치를 구비한 것을 특징으로 하는 고체 촬상 장치.
제1항에 기재된 타이밍 발생 장치를 구비한 것을 특징으로 하는 카메라 시스템.