JP4277310B2 - タイミング信号発生装置及び撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はタイミング信号発生装置及び撮像装置に係り、特に固体撮像素子を駆動するためのタイミング信号を含む各種のタイミングパルスを発生させるタイミング信号発生装置及び撮像装置に関する。
【０００２】
【従来の技術】
図１３は従来のタイミング信号発生回路を含む撮像装置の要部ブロック図である。同図に示すように固体撮像素子（例えば、ＣＣＤイメージセンサ）１０は、各画素ごとに入射光量に応じた信号電荷を蓄積する。
【０００３】
タイミング信号発生回路１２は、垂直ドライバ１４及び水平ドライバ１６にそれぞれタイミング信号Ｖsig 及びＨsig を出力する。垂直ドライバ１４は、入力するタイミング信号Ｖsig を増幅し、この増幅したタイミング信号Ｖsig を垂直駆動パルスＶdrとしてＣＣＤイメージセンサの１０の垂直ＣＣＤシフトレジスタに出力し、水平ドライバ１６は、入力するタイミング信号Ｈsig を増幅し、この増幅したタイミング信号Ｈsig を水平駆動パルスＨdrとしてＣＣＤイメージセンサ１０の水平ＣＣＤシフトレジスタに出力する。
【０００４】
ＣＣＤイメージセンサ１０に蓄積された信号電荷は、上記垂直ドライバ１４から加えられる垂直駆動パルスＶdr、及び水平ドライバ１６から加えられえる水平駆動パルスＨdrに基づいて信号電荷に応じた電圧のＣＣＤ出力信号として順次読み出される。
【０００５】
ＣＣＤイメージセンサ１０から読み出されたＣＣＤ出力信号は、コンデンサＣを介してアナログ・フロント・エンド（ＡＦＥ）１８に加えられる。ＡＦＥ１８は、図１４に示すようにＣＤＳ回路１８Ａ、アンプ１８Ｂ、Ａ／Ｄコンバータ１８Ｃ等を有し、ＣＤＳ回路１８Ａはタイミング信号発生回路１２から加えられるＣＤＳパルスに基づいて入力するＣＣＤ信号を相関二重サンプリング処理する。ＣＤＳ回路１８Ａによって処理された信号は、アンプ１８Ｂによってゲインコントロールされたのち、Ａ／Ｄコンバータ１８Ｃに加えられる。Ａ／Ｄコンバータ１８Ｃは、タイミング信号発生回路１２から加えられるＡＤパルスに基づいて入力信号を画素ごとにデジタル信号に変換する。
【０００６】
上記ＡＦＥ１８によってアナログ処理、Ａ／Ｄ変換などの前処理が行われたデジタルの画像信号Ａsig （例えば、１０〜１４ビット）は、パラレルデータとして複数本の信号線（バス）１９を介して信号処理回路２０に出力される。信号処理回路２０は、ホワイトバランス回路、ガンマ補正回路、ＹＣ処理回路、圧縮伸長回路等を有し、ＡＦＥ１８から入力した画像信号Ａsig に対して各種のデジタル処理を施した後、図示しない記録媒体に記録する。
【０００７】
図１５は従来のタイミング信号発生回路を含む他の撮像装置の要部ブロック図である。尚、図１３と共通する部分には同一の符号を付し、その説明を省略する。図１３に示す撮像装置は、タイミング信号発生回路１２とＡＦＥ１８とをワンチップのＩＣ（半導体集積回路）２２内に設けているのに対し、図１５に示す撮像装置は、タイミング信号発生回路１２と信号処理回路２０とをワンチップのＩＣ２４内に設けている点で相違する。
【０００８】
【発明が解決しようとする課題】
ところで、図１３に示す撮像装置はタイミング信号発生回路１２をＡＦＥ１８と同一のＩＣ２２内に設け、また図１５に示す撮像装置はタイミング信号発生回路１２を信号処理回路２０と同一のＩＣ２４内に設けることにより集積化が図られているが、タイミング信号発生回路１２から外部の回路にタイミング信号（水平駆動パルスＨsig 、垂直駆動パルスＶsig 等）を送出するための端子群２６をＩＣ２２又は２４に設けなければならず、ＩＣの端子数が多くなるという問題がある。
【０００９】
本発明はこのような事情に鑑みてなされたもので、タイミング信号発生手段を画像信号が入出力するＩＣに搭載した場合に、そのＩＣの端子数の増加を抑制することができるタイミング信号発生装置及び撮像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本願請求項１に係るタイミング信号発生装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号を画像信号が転送される信号線を経由して前記固体撮像素子を駆動する駆動手段に出力すべく前記信号線を時分割共有させる手段と、を備えたことを特徴としている。即ち、画像信号が転送される信号線（端子）を、タイミング信号発生手段から発生された第１のタイミング信号を送出するための信号線（端子）として時分割共有することにより、前記タイミング信号発生手段が搭載される半導体集積回路の端子数の増加を抑制するようにしている。
【００１１】
本願請求項２に示すように、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段を有することを特徴としている。これにより、ブランキング期間以外の信号によって前記駆動手段が誤動作しないようにしている。
【００１２】
本願請求項３に係る撮像装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第１のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１のスイッチ手段を切り換えるスイッチ制御手段と、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、前記タイミング信号発生手段を前記前処理部と同一の半導体集積回路内に設けたことを特徴としている。
【００１３】
即ち、前処理部の半導体集積回路に前記タイミング信号発生手段を搭載した場合でも、画像信号のブランキング期間中か否かによって信号線を画像信号用又は第１のタイミング信号用に時分割共有することにより、前記半導体集積回路の端子数の増加を抑制するようにしている。
【００１４】
本願請求項４に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、前記制限手段は、前記第２の制御信号に基づいて前記信号線を介して入力する前記第１のタイミング信号と所定の固定値とを切り換えて前記駆動手段に出力することを特徴としている。
【００１５】
本願請求項５に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、前記制限手段は、前記第２の制御信号の入力期間中に前記信号線を介して入力する第１のタイミング信号をそのまま前記駆動手段に出力するとともに、前記第２の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴としている。
【００１６】
前記前処理部の前段には、本願請求項６に示すように前記固体撮像素子からの信号又は固定値を出力する第２のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号又は第２の制御信号を、前記第２のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴としている。
【００１７】
本願請求項７に示すように、各種のタイミング信号に対応するパターンデータを前記タイミング信号発生手段に設定するパターンデータ設定手段を有し、前記パターンデータ設定手段は、前記信号線に画像信号が転送されない期間に前記信号線及び第３のスイッチ手段を介して前記タイミング信号発生手段にパターンデータを転送するとともに、前記信号線に画像信号が転送される期間中に前記第３のスイッチ手段を制御して前記タイミング信号発生手段への信号の入力を遮断し、前記タイミング信号発生手段は、前記設定されたパターンデータに基づいて前記第１又は第２のタイミング信号を生成することを特徴としている。
【００１８】
即ち、前記タイミング信号発生手段にパターンデータを転送する際にも前記信号線を利用し、これにより半導体集積回路の端子数の増加を抑制している。尚、タイミング信号発生回路は、外部から受入するパターンデータにより種々のタイミング信号を生成することができる。
【００１９】
本願請求項８に係る撮像装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、前記前処理部から出力される画像信号を前記信号線及び第２のスイッチ手段を介して入力し、該画像信号を処理する信号処理部と、前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第２のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１、第２のスイッチ手段を切り換えるスイッチ制御手段と、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、前記タイミング信号発生手段を前記信号処理部と同一の半導体集積回路内に設けたことを特徴としている。
【００２０】
即ち、信号処理部の半導体集積回路に前記タイミング信号発生手段を搭載した場合でも、画像信号のブランキング期間中か否かによって信号線を画像信号用又は第１のタイミング信号用に時分割共有することにより、前記半導体集積回路の端子数の増加を抑制するようにしている。
【００２１】
本願請求項９に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、前記制限手段は、前記第３の制御信号に基づいて前記信号線からの信号と所定の固定値とを切り換えて出力することを特徴としている。
【００２２】
本願請求項１０に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、前記制限手段は、前記第３の制御信号の入力期間中に前記信号線からの第１のタイミング信号をそのまま出力するとともに、前記第３の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴としている。
【００２３】
本願請求項１１に示すように前記前処理部の前段には、前記固体撮像素子からの信号又は固定値を出力する第４のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号、第２の制御信号又は第３の制御信号を、前記第４のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴としている。
【００２４】
【発明の実施の形態】
以下添付図面に従って本発明に係るタイミング信号発生装置及び撮像装置の好ましい実施の形態について詳説する。
〔第１の実施の形態〕
図１は本発明に係る撮像装置の第１の実施の形態を示す要部ブロック図である。尚、図１３に示した従来の撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００２５】
図１において、５０はワンチップの半導体集積回路（ＩＣ）であり、６０はＣＣＤ駆動ユニットである。尚、ＩＣ５０は、ワンチップのＩＣに限らず、複数チップが１つのパーケージに収納されているものも含む。
【００２６】
上記ＩＣ５０には、ＡＦＥ１８、タイミング信号発生回路５２及びスイッチ回路５４が搭載されている。ＡＦＥ１８によってアナログ処理、Ａ／Ｄ変換などの前処理が行われたデジタルの画像信号Ａsig は、スイッチ回路５４の端子Ａに加えられる。
【００２７】
タイミング信号発生回路５２は、図１３で説明したように各種のタイミング信号（タイミング信号Ｖsig 、Ｈsig 、ＣＤＳパルス、ＡＤパルス等）を発生するとともに、本発明に係る制御信号Ｖcont1 、Ｖcont2 を出力する。尚、制御信号Ｖcont1 、Ｖcont2 の詳細については後述する。
【００２８】
タイミング信号発生回路５２から発生されたタイミング信号Ｖsig は、スイッチ回路５４の端子Ｂに加えられる。
【００２９】
スイッチ回路５４は、タイミング信号発生回路５２から加えられる制御信号Ｖcont1 に応じて切換制御され、端子Ａに入力する画像信号Ａsig 、又は端子Ｂに入力するタイミング信号Ｖsig をバス１９に出力する。
【００３０】
ＣＣＤ駆動ユニット６０は、垂直ドライバ６２及び水平ドライバ６４を有するとともに、垂直ドライバ６２の前段には本発明に係るコントロール回路６６が設けられている。
【００３１】
コントロール回路６６には、タイミング信号発生回路５２から制御信号Ｖcont2 が加えられるとともに、スイッチ回路５４の切り換えに応じてバス１９及びこのバス１９から分岐したバス５６を介してタイミング信号Ｖsig 又は画像信号Ａsig が加えられるようになっている。
【００３２】
図２は図１に示したＣＣＤ駆動ユニット６０の内部構成の一例を示すブロック図である。尚、図２では、水平ドライバ６４は省略されている。
【００３３】
図２に示すようにコントロール回路６６は、ｎ個のスイッチ回路６６-1〜６６-nから構成されている。ｎ個のスイッチ回路６６-1〜６６-nは、それぞれｎ本のバス５６の各信号線に対応して設けられており、端子Ａ1 〜Ａn には、タイミング信号Ｖsig 1 〜Ｖsig n 又は画像信号Ａsig 1 〜Ａsig n が加えられ、端子Ｂ1 〜Ｂn には、固定値が加えられている。尚、この実施の形態では、タイミング信号Ｖsig をハイアクティブのパルス信号としたため、前記固定値はローレベル信号である。
【００３４】
上記ｎ個のスイッチ回路６６-1〜６６-nは、タイミング信号発生回路５２から加えられる制御信号Ｖcont2 に応じて切換制御され、端子Ａ1 〜Ａn に入力するタイミング信号Ｖsig 1 〜Ｖsig n 、又は端子Ｂ1 〜Ｂn に入力する固定値を出力する。
【００３５】
各スイッチ回路６６-1〜６６-nに対応するｎ個の垂直ドライバ６２-1〜６２-nは、スイッチ回路６６-1〜６６-nから入力するタイミング信号Ｖsig 1 〜Ｖsig n 、又は固定値を増幅し、これを垂直駆動パルスＶdr（Ｖdr1 〜Ｖdrn)として出力する。尚、タイミング信号Ｖsig 1 〜Ｖsig n の数（ｎ個）は、バス１９のライン数以下である必要があるが、バス１９は１０〜１４ビット程度の画像信号Ａsig を転送するため、バス１９を介して充分にタイミング信号Ｖsig の転送が可能である。また、バス１９から分岐したバス５６のライン数は、タイミング信号Ｖsig の数だけあればよい。
【００３６】
次に、上記構成の撮像装置の動作について、図３に示すタイミングチャートを参照しながら説明する。
【００３７】
図３（Ａ）は水平ブランキング期間ＴH を有する水平同期信号ＨＤを示している。前記タイミング信号発生回路５２から出力される制御信号Ｖcont1 、Ｖcont2 は、それぞれ図３（Ｂ）及び（Ｃ）に示すように水平ブランキング期間ＴH 以内に出力され、また、制御信号Ｖcont2 は制御信号Ｖcont1 以内( Ｔ1 ≧Ｔ2)に出力される。
【００３８】
図１に示すスイッチ回路５４は、制御信号Ｖcont1 によって切換制御されるため、図３（Ｄ）に示すようにバス１９、５６には、制御信号Ｖcont1 の期間Ｔ1 にタイミング信号Ｖsig が転送され、期間Ｔ1 以外に画像信号Ａsig が転送される。
【００３９】
一方、図２に示したコントロール回路６６（スイッチ回路６６-1〜６６-n）は、制御信号Ｖcont2 によって切換制御されるため、図３（Ｅ）に示すように垂直ドライバ６２には、制御信号Ｖcont2 の期間Ｔ2 にタイミング信号Ｖsig が出力され、期間Ｔ2 以外に固定値が出力される。
【００４０】
垂直ドライバ６２は、上記タイミング信号Ｖsig 又は固定値を増幅し、これを垂直駆動パルスＶdrとして出力するが、固定値はローレベル信号であるため、水平ブランキング期間ＴH 内に出力されるタイミング信号Ｖsig に対応した垂直駆動パルスＶdrのみを出力することになる。尚、図２では、固定値をローレベル信号としているが、実際は各ドライブ端子に所望のレベルが出力されるように固定値が決められる。
【００４１】
図４は図１に示したＣＣＤ駆動ユニット６０の内部構成の他の例を示すブロック図である。尚、図２と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００４２】
図２に示したコントロール回路６６は、ｎ個のスイッチ回路６６-1〜６６-nによって構成されているが、図４に示すコントロール回路６６’は、ｎ個のラッチ回路６８-1〜６８-nによって構成されている点で相違する。
【００４３】
各ラッチ回路６８-1〜６８-nのデータ入力の端子には、バス５６を介してタイミング信号Ｖsig 1 〜Ｖsig n 又は画像信号Ａsig 1 〜Ａsig n が加えられ、また、各ラッチ回路６８-1〜６８-nのラッチ入力Ｌ、リセット端子Ｒ及びクロック端子Ｃには、それぞれ制御信号Ｖcont2 、リセットパルスReset 及びクロックパルスCLK が加えられている。
【００４４】
図５に示すように各ラッチ回路６８-1〜６８-nは、タイミング信号発生回路５２からの制御信号Ｖcont2 の入力期間（ローレベルの期間（図５（Ａ））に入力するクロックパルスCLK （図５（Ｃ））によりデータのラッチを解除する。これにより、この期間にバス５６を介して入力するタイミング信号Ｖsig （図５（Ｂ））をそのまま出力する（図５（Ｄ））。
【００４５】
一方、制御信号Ｖcont2 がハイレベルとなると、その後、最初に入力するクロックパルスCLK によってバス５６を介して入力するタイミング信号Ｖsig をラッチし、これを制御信号Ｖcont2 がローレベルになるまで保持する。尚、リセットパルスReset は、各ラッチ回路６８-1〜６８-nの初期の出力状態を決定するために出力される。
【００４６】
このようにして各ラッチ回路６８-1〜６８-nは、タイミング信号発生回路５２から加えられる制御信号Ｖcont2 の入力期間（ローレベル期間）、タイミング信号Ｖsig をそのまま出力し、制御信号Ｖcont2 がハイレベルになると、その直前に入力したタイミング信号Ｖsig を保持する。
〔第１の実施の形態の変形例〕
図６は本発明に係る撮像装置の第１の実施の形態の変形例を示す要部ブロック図である。尚、図１に示した撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００４７】
図６に示すＩＣ７０には、ＡＦＥ１８、タイミング信号発生回路５２’、及びスイッチ回路５４、７２、７４が搭載されている。また、信号処理回路２０’は、バス１９を介して入力する画像信号Ａsig に対して各種のデジタル処理を行うとともに、タイミング信号発生回路５２’が各種のタイミング信号を生成するためのパターンデータＰsig 及び制御信号Ｐcontを出力する。パターンデータＰsig は、バス１９、ＩＣ７０内でバス１９と接続されているバス７６及びスイッチ回路７４を介してタイミング信号発生回路５２’に加えられ、制御信号Ｐcontは、スイッチ回路７２及び７４の制御信号として出力される。
【００４８】
即ち、信号処理回路２０’からスイッチ回路７２及び７４に制御信号Ｐcontが加えられると、スイッチ回路７２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となり、スイッチ回路７４はＯＮ状態となる。これにより、信号処理回路２０’から出力されるパターンデータＰsig は、バス１９、７６及びスイッチ回路７４を介してタイミング信号発生回路５２’に加えられる。このとき、スイッチ回路７２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となっているため、パターンデータＰsig のスイッチ回路７２への入力は防止される。
【００４９】
タイミング信号発生回路５２’は、信号処理回路２０’から付与されるパターンデータＰsig によって、通常の撮影時の駆動モードの他にムービー用の駆動モード、オートフォーカス用の駆動モードなどの複数の駆動モードに応じたタイミング信号を発生させることができる。
【００５０】
尚、上記パターンデータＰsig に基づいてタイミング信号を発生するタイミング信号発生回路の詳細は、特開２０００−２７８６１７号公報に詳述されている。また、パターンデータは、上記のものに限定されず、例えば特開平９−２０５５９１号公報に記載のようにタイミング信号の変化点のデータと、そのデータのデータ保持期間とからなるものを使用し、このパターンデータを読み出し制御することによってタイミング信号を発生させるものでもよい。
【００５１】
次に、上記構成の撮像装置の動作について、図７に示すタイミングチャートを参照しながら説明する。尚、図３に示したタイミングチャートと共通する部分の説明は省略する。
【００５２】
図７に示すように信号処理回路２０’から出力される制御信号Ｐcontに同期してパターンデータＰsig がバス１９に送出される（図７（Ｄ）、（Ｇ）参照）。即ち、バス１９は、画像信号Ａsig 、タイミング信号Ｖsig 及びパターンデータＰsig の転送路として時分割共有される。
【００５３】
信号処理回路２０’から制御信号Ｐcont及びパターンデータＰsig が出力されるタイミングは、信号処理回路２０’が画像信号Ａsig の入力を必要としない適宜の期間であり、この実施の形態では、撮像装置の電源が投入された後のリセット信号Reset(図７（Ａ））の出力期間で、最初の垂直同期信号ＶＤ（図７（Ｂ））が出力される前である。尚、制御信号Ｐcont及びパターンデータＰsig を出力するタイミングは、この実施の形態に限らず、撮影モードの変更時などに強制的にパターンデータＰsig をセットする期間を設定し、その期間に出力するようにしてもよい。
〔第２の実施の形態〕
図８は本発明に係る撮像装置の第２の実施の形態を示す要部ブロック図である。尚、図１に示した撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００５４】
図８に示すＩＣ８０には、ＡＦＥ１８及びスイッチ回路８２が搭載され、ＩＣ９０には、信号処理回路２０、タイミング信号発生回路９２、及びスイッチ回路９４が搭載されている。即ち、図１に示した第１の実施の形態では、ＡＦＥ１８が搭載されているＩＣ５０にタイミング信号発生回路５２を搭載したが、図８に示す第２の実施の形態では、信号処理回路２０が搭載されているＩＣ９０にタイミング信号発生回路９２を搭載した点で相違する。
【００５５】
ＩＣ８０内のスイッチ回路８２の端子Ａには、ＡＦＥ１８から画像信号Ａsig が加えられ、端子Ｂはハイインピーダンス状態（Ｈｉ−Ｚ）となっており、このスイッチ回路８２は、タイミング信号発生回路９２から加えられる制御信号Ｖcont3 に応じて切換制御される。
【００５６】
一方、ＩＣ９０内のスイッチ回路９４は、図１に示したスイッチ回路５４と同様にタイミング信号発生回路９２から出力される制御信号Ｖcont1 によって切換制御されるもので、端子Ａは信号処理回路２０に接続され、端子Ｂにはタイミング信号発生回路９２からタイミング信号Ｖsig が加えられている。
【００５７】
次に、上記構成の撮像装置の動作について、図９に示すタイミングチャートを参照しながら説明する。尚、図３に示したタイミングチャートと共通する部分の説明は省略する。
【００５８】
図８に示すようにタイミング信号発生回路９２から出力される制御信号Ｖcont3 は、水平ブランキング期間ＴH 以内に出力され、この制御信号Ｖcont3 の出力期間（Ｔ3)以内に制御信号Ｖcont1 が出力されるようになっている。従って、水平ブランキング期間ＴH 、制御信号Ｖcont1 、Ｖcont2 、Ｖcont3 の出力期間( Ｔ1 、Ｔ2 、Ｔ3)の関係は、ＴH ≧Ｔ3 ≧Ｔ1 ≧Ｔ2 となっている（図９（Ａ）〜（Ｄ）参照）。
【００５９】
図８に示すスイッチ回路８２は、制御信号Ｖcont3 によって切換制御されるため、ＡＦＥ１８（ＩＣ８０）の出力状態は、図９（Ｅ）に示すようになる。一方、スイッチ回路９４は、制御信号Ｖcont1 によって切換制御されるため、バス１９、５６には、制御信号Ｖcont1 の期間Ｔ1 にタイミング信号Ｖsig が転送され、期間Ｔ3 以外に画像信号Ａsig が転送される。また、上記期間Ｔ1 とＴ3 の間は、バス１９、５６はハイインピーダンス状態（Ｈｉ−Ｚ）となっている（図９（Ｆ））。
【００６０】
そして、制御信号Ｖcont2 によりＣＣＤ駆動ユニット６０において、タイミング信号Ｖsig の受け付けが可能になると、タイミング信号発生回路９２から発生されたタイミング信号Ｖsig は、スイッチ回路９４、バス１９、５６を介してＣＣＤ駆動ユニット６０に送出される。尚、このときスイッチ回路８２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となっているため、タイミング信号Ｖsig のスイッチ回路８２への入力は阻止される。
【００６１】
図１０は図１に示したＩＣ５０の他の実施の形態を示すブロック図である。
【００６２】
図１０に示すＩＣ５０’は、ＡＦＥ１８の前段にスイッチ回路５８が設けられている点で、図１に示したＩＣ５０と相違する。
【００６３】
このスイッチ回路５８の端子Ａには、コンデンサＣを介してＣＣＤ出力信号ＣＣＤsig が加えられており、端子Ｂには電源５９から基準電圧が加えられており、スイッチ回路５８は、タイミング信号発生回路５２から出力される制御信号Ｖcont1 によって切換制御される。
【００６４】
即ち、スイッチ回路５８の端子Ａに入力するＣＣＤ出力信号ＣＣＤsig は、図１１（Ａ）に示すように水平同期信号ＨＤの期間ＴH に画像信号がなく、ノイズが混入しやすくなっている。そして、このノイズはＡＦＥ１８での誤動作の原因になる。そこで、スイッチ回路５８を制御信号Ｖcont1 によって切換制御し、制御信号Ｖcont1 の出力期間（Ｔ1 ）、基準電圧にクランプし、スイッチ回路５８から図１１（Ｄ）に示すＣＣＤ出力信号ＣＣＤsig ’が出力されるようにしている。即ち、タイミング信号発生回路５２から出力される制御信号Ｖcont1 を、ＡＦＥ１８のプリブランキング信号として兼用するようにしている。尚、制御信号Ｖcont1 の出力期間（Ｔ1 ）は、水平同期信号ＨＤの期間ＴH 以上（Ｔ1 ≧ＴH ) であってもよい。
【００６５】
図１２は図８に示したＩＣ８０の他の実施の形態を示すブロック図である。
【００６６】
図１２に示すＩＣ８０’は、図１０に示したＩＣ５０’と同様にＡＦＥ１８の前段にスイッチ回路５８が設けられている点で、図８に示したＩＣ８０と相違する。
【００６７】
このスイッチ回路５８の作用は、タイミング信号発生回路９２から出力される制御信号Ｖcont3 によって切換制御される点を除いて、図１０に示したスイッチ回路５８と同様なため、その説明は省略する。尚、図１０及び図１２に示したスイッチ回路５８は、それぞれ制御信号Ｖcont1 、Ｖcont3 によって切換制御されるようにしたが、これに限らず、タイミング信号発生回路から出力される他の制御信号によって切換制御してもよい。
【００６８】
尚、この実施の形態では、水平ブランキング期間に垂直駆動パルスＶdrに対応するタイミング信号Ｖsig を出力するようにしたが、垂直ブランキング期間にＣＣＤイメージセンサを駆動するための他のタイミング信号を出力するようにしてもよい。また、この実施の形態では、ＣＣＤイメージセンサを駆動する場合について説明したが、本発明はＣＭＯＳセンサ用にも適用することができる。
【００６９】
【発明の効果】
以上説明したように本発明によれば、タイミング信号発生手段を画像信号が入出力するＩＣに搭載した場合に、該タイミング信号発生手段から発生する固体撮像素子を駆動するためのタイミング信号を、画像信号が入出力する信号線を経由して出力するようにしたため、そのＩＣの端子数の増加を抑制することができる。また、実施の形態中の制御信号Ｖcont2 により、電源立ち上がり時に固体撮像素子に出力する信号の極性を固定することができ、固体撮像素子の誤動作（ラッチアップ）を防止することができる。更に、タイミング信号発生手段から出力される制御信号を、前処理部におけるプリブランキング信号として利用することができる。
【図面の簡単な説明】
【図１】本発明に係る撮像装置の第１の実施の形態を示す要部ブロック図
【図２】図１に示したＣＣＤ駆動ユニットの内部構成の一例を示すブロック図
【図３】図１に示したタイミング信号発生回路等の動作を説明するために用いたタイミングチャート
【図４】図１に示したＣＣＤ駆動ユニットの内部構成の他の例を示すブロック図
【図５】図４に示したラッチ回路の動作を説明するために用いたタイミングチャート
【図６】本発明に係る撮像装置の第１の実施の形態の変形例を示す要部ブロック図
【図７】図６に示したタイミング信号発生回路及び信号処理回路等の動作を説明するために用いたタイミングチャート
【図８】本発明に係る撮像装置の第２の実施の形態を示す要部ブロック図
【図９】図８に示したタイミング信号発生回路等の動作を説明するために用いたタイミングチャート
【図１０】図１に示したＡＦＥ及びタイミング信号発生回路を含むＩＣの他の実施の形態を示すブロック図
【図１１】図１０のＡＦＥの前段に設けたスイッチ回路の作用を説明するために用いた波形図
【図１２】図８に示したＡＦＥを含むＩＣの他の実施の形態を示すブロック図
【図１３】従来のタイミング信号発生回路を含む撮像装置の要部ブロック図
【図１４】図１３に示したＡＦＥの内部構成の一例を示すブロック図
【図１５】従来のタイミング信号発生回路を含む他の撮像装置の要部ブロック図
【符号の説明】
１０…固体撮像素子（ＣＣＤイメージセンサ）、１８…ＡＦＥ（アナログ・フロント・エンド）、１９、５６、７６…バス（信号線）、２０、２０’…信号処理回路、５０、５０’、７０、８０、８０’、９０…ＩＣ、５２、５２’、９２…タイミング信号発生回路、５４、５８、６６-1〜６６-n、７２、７４、８２、９４…スイッチ回路、６０…ＣＣＤ駆動ユニット、６２…垂直ドライバ、６４…水平ドライバ、６６、６６’…コントロール回路、６８-1〜６８-n…ラッチ回路
【発明の属する技術分野】
本発明はタイミング信号発生装置及び撮像装置に係り、特に固体撮像素子を駆動するためのタイミング信号を含む各種のタイミングパルスを発生させるタイミング信号発生装置及び撮像装置に関する。
【０００２】
【従来の技術】
図１３は従来のタイミング信号発生回路を含む撮像装置の要部ブロック図である。同図に示すように固体撮像素子（例えば、ＣＣＤイメージセンサ）１０は、各画素ごとに入射光量に応じた信号電荷を蓄積する。
【０００３】
タイミング信号発生回路１２は、垂直ドライバ１４及び水平ドライバ１６にそれぞれタイミング信号Ｖsig 及びＨsig を出力する。垂直ドライバ１４は、入力するタイミング信号Ｖsig を増幅し、この増幅したタイミング信号Ｖsig を垂直駆動パルスＶdrとしてＣＣＤイメージセンサの１０の垂直ＣＣＤシフトレジスタに出力し、水平ドライバ１６は、入力するタイミング信号Ｈsig を増幅し、この増幅したタイミング信号Ｈsig を水平駆動パルスＨdrとしてＣＣＤイメージセンサ１０の水平ＣＣＤシフトレジスタに出力する。
【０００４】
ＣＣＤイメージセンサ１０に蓄積された信号電荷は、上記垂直ドライバ１４から加えられる垂直駆動パルスＶdr、及び水平ドライバ１６から加えられえる水平駆動パルスＨdrに基づいて信号電荷に応じた電圧のＣＣＤ出力信号として順次読み出される。
【０００５】
ＣＣＤイメージセンサ１０から読み出されたＣＣＤ出力信号は、コンデンサＣを介してアナログ・フロント・エンド（ＡＦＥ）１８に加えられる。ＡＦＥ１８は、図１４に示すようにＣＤＳ回路１８Ａ、アンプ１８Ｂ、Ａ／Ｄコンバータ１８Ｃ等を有し、ＣＤＳ回路１８Ａはタイミング信号発生回路１２から加えられるＣＤＳパルスに基づいて入力するＣＣＤ信号を相関二重サンプリング処理する。ＣＤＳ回路１８Ａによって処理された信号は、アンプ１８Ｂによってゲインコントロールされたのち、Ａ／Ｄコンバータ１８Ｃに加えられる。Ａ／Ｄコンバータ１８Ｃは、タイミング信号発生回路１２から加えられるＡＤパルスに基づいて入力信号を画素ごとにデジタル信号に変換する。
【０００６】
上記ＡＦＥ１８によってアナログ処理、Ａ／Ｄ変換などの前処理が行われたデジタルの画像信号Ａsig （例えば、１０〜１４ビット）は、パラレルデータとして複数本の信号線（バス）１９を介して信号処理回路２０に出力される。信号処理回路２０は、ホワイトバランス回路、ガンマ補正回路、ＹＣ処理回路、圧縮伸長回路等を有し、ＡＦＥ１８から入力した画像信号Ａsig に対して各種のデジタル処理を施した後、図示しない記録媒体に記録する。
【０００７】
図１５は従来のタイミング信号発生回路を含む他の撮像装置の要部ブロック図である。尚、図１３と共通する部分には同一の符号を付し、その説明を省略する。図１３に示す撮像装置は、タイミング信号発生回路１２とＡＦＥ１８とをワンチップのＩＣ（半導体集積回路）２２内に設けているのに対し、図１５に示す撮像装置は、タイミング信号発生回路１２と信号処理回路２０とをワンチップのＩＣ２４内に設けている点で相違する。
【０００８】
【発明が解決しようとする課題】
ところで、図１３に示す撮像装置はタイミング信号発生回路１２をＡＦＥ１８と同一のＩＣ２２内に設け、また図１５に示す撮像装置はタイミング信号発生回路１２を信号処理回路２０と同一のＩＣ２４内に設けることにより集積化が図られているが、タイミング信号発生回路１２から外部の回路にタイミング信号（水平駆動パルスＨsig 、垂直駆動パルスＶsig 等）を送出するための端子群２６をＩＣ２２又は２４に設けなければならず、ＩＣの端子数が多くなるという問題がある。
【０００９】
本発明はこのような事情に鑑みてなされたもので、タイミング信号発生手段を画像信号が入出力するＩＣに搭載した場合に、そのＩＣの端子数の増加を抑制することができるタイミング信号発生装置及び撮像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本願請求項１に係るタイミング信号発生装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号を画像信号が転送される信号線を経由して前記固体撮像素子を駆動する駆動手段に出力すべく前記信号線を時分割共有させる手段と、を備えたことを特徴としている。即ち、画像信号が転送される信号線（端子）を、タイミング信号発生手段から発生された第１のタイミング信号を送出するための信号線（端子）として時分割共有することにより、前記タイミング信号発生手段が搭載される半導体集積回路の端子数の増加を抑制するようにしている。
【００１１】
本願請求項２に示すように、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段を有することを特徴としている。これにより、ブランキング期間以外の信号によって前記駆動手段が誤動作しないようにしている。
【００１２】
本願請求項３に係る撮像装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第１のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１のスイッチ手段を切り換えるスイッチ制御手段と、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、前記タイミング信号発生手段を前記前処理部と同一の半導体集積回路内に設けたことを特徴としている。
【００１３】
即ち、前処理部の半導体集積回路に前記タイミング信号発生手段を搭載した場合でも、画像信号のブランキング期間中か否かによって信号線を画像信号用又は第１のタイミング信号用に時分割共有することにより、前記半導体集積回路の端子数の増加を抑制するようにしている。
【００１４】
本願請求項４に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、前記制限手段は、前記第２の制御信号に基づいて前記信号線を介して入力する前記第１のタイミング信号と所定の固定値とを切り換えて前記駆動手段に出力することを特徴としている。
【００１５】
本願請求項５に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、前記制限手段は、前記第２の制御信号の入力期間中に前記信号線を介して入力する第１のタイミング信号をそのまま前記駆動手段に出力するとともに、前記第２の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴としている。
【００１６】
前記前処理部の前段には、本願請求項６に示すように前記固体撮像素子からの信号又は固定値を出力する第２のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号又は第２の制御信号を、前記第２のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴としている。
【００１７】
本願請求項７に示すように、各種のタイミング信号に対応するパターンデータを前記タイミング信号発生手段に設定するパターンデータ設定手段を有し、前記パターンデータ設定手段は、前記信号線に画像信号が転送されない期間に前記信号線及び第３のスイッチ手段を介して前記タイミング信号発生手段にパターンデータを転送するとともに、前記信号線に画像信号が転送される期間中に前記第３のスイッチ手段を制御して前記タイミング信号発生手段への信号の入力を遮断し、前記タイミング信号発生手段は、前記設定されたパターンデータに基づいて前記第１又は第２のタイミング信号を生成することを特徴としている。
【００１８】
即ち、前記タイミング信号発生手段にパターンデータを転送する際にも前記信号線を利用し、これにより半導体集積回路の端子数の増加を抑制している。尚、タイミング信号発生回路は、外部から受入するパターンデータにより種々のタイミング信号を生成することができる。
【００１９】
本願請求項８に係る撮像装置は、固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、前記前処理部から出力される画像信号を前記信号線及び第２のスイッチ手段を介して入力し、該画像信号を処理する信号処理部と、前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第２のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１、第２のスイッチ手段を切り換えるスイッチ制御手段と、前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、前記タイミング信号発生手段を前記信号処理部と同一の半導体集積回路内に設けたことを特徴としている。
【００２０】
即ち、信号処理部の半導体集積回路に前記タイミング信号発生手段を搭載した場合でも、画像信号のブランキング期間中か否かによって信号線を画像信号用又は第１のタイミング信号用に時分割共有することにより、前記半導体集積回路の端子数の増加を抑制するようにしている。
【００２１】
本願請求項９に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、前記制限手段は、前記第３の制御信号に基づいて前記信号線からの信号と所定の固定値とを切り換えて出力することを特徴としている。
【００２２】
本願請求項１０に示すように前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、前記制限手段は、前記第３の制御信号の入力期間中に前記信号線からの第１のタイミング信号をそのまま出力するとともに、前記第３の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴としている。
【００２３】
本願請求項１１に示すように前記前処理部の前段には、前記固体撮像素子からの信号又は固定値を出力する第４のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号、第２の制御信号又は第３の制御信号を、前記第４のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴としている。
【００２４】
【発明の実施の形態】
以下添付図面に従って本発明に係るタイミング信号発生装置及び撮像装置の好ましい実施の形態について詳説する。
〔第１の実施の形態〕
図１は本発明に係る撮像装置の第１の実施の形態を示す要部ブロック図である。尚、図１３に示した従来の撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００２５】
図１において、５０はワンチップの半導体集積回路（ＩＣ）であり、６０はＣＣＤ駆動ユニットである。尚、ＩＣ５０は、ワンチップのＩＣに限らず、複数チップが１つのパーケージに収納されているものも含む。
【００２６】
上記ＩＣ５０には、ＡＦＥ１８、タイミング信号発生回路５２及びスイッチ回路５４が搭載されている。ＡＦＥ１８によってアナログ処理、Ａ／Ｄ変換などの前処理が行われたデジタルの画像信号Ａsig は、スイッチ回路５４の端子Ａに加えられる。
【００２７】
タイミング信号発生回路５２は、図１３で説明したように各種のタイミング信号（タイミング信号Ｖsig 、Ｈsig 、ＣＤＳパルス、ＡＤパルス等）を発生するとともに、本発明に係る制御信号Ｖcont1 、Ｖcont2 を出力する。尚、制御信号Ｖcont1 、Ｖcont2 の詳細については後述する。
【００２８】
タイミング信号発生回路５２から発生されたタイミング信号Ｖsig は、スイッチ回路５４の端子Ｂに加えられる。
【００２９】
スイッチ回路５４は、タイミング信号発生回路５２から加えられる制御信号Ｖcont1 に応じて切換制御され、端子Ａに入力する画像信号Ａsig 、又は端子Ｂに入力するタイミング信号Ｖsig をバス１９に出力する。
【００３０】
ＣＣＤ駆動ユニット６０は、垂直ドライバ６２及び水平ドライバ６４を有するとともに、垂直ドライバ６２の前段には本発明に係るコントロール回路６６が設けられている。
【００３１】
コントロール回路６６には、タイミング信号発生回路５２から制御信号Ｖcont2 が加えられるとともに、スイッチ回路５４の切り換えに応じてバス１９及びこのバス１９から分岐したバス５６を介してタイミング信号Ｖsig 又は画像信号Ａsig が加えられるようになっている。
【００３２】
図２は図１に示したＣＣＤ駆動ユニット６０の内部構成の一例を示すブロック図である。尚、図２では、水平ドライバ６４は省略されている。
【００３３】
図２に示すようにコントロール回路６６は、ｎ個のスイッチ回路６６-1〜６６-nから構成されている。ｎ個のスイッチ回路６６-1〜６６-nは、それぞれｎ本のバス５６の各信号線に対応して設けられており、端子Ａ1 〜Ａn には、タイミング信号Ｖsig 1 〜Ｖsig n 又は画像信号Ａsig 1 〜Ａsig n が加えられ、端子Ｂ1 〜Ｂn には、固定値が加えられている。尚、この実施の形態では、タイミング信号Ｖsig をハイアクティブのパルス信号としたため、前記固定値はローレベル信号である。
【００３４】
上記ｎ個のスイッチ回路６６-1〜６６-nは、タイミング信号発生回路５２から加えられる制御信号Ｖcont2 に応じて切換制御され、端子Ａ1 〜Ａn に入力するタイミング信号Ｖsig 1 〜Ｖsig n 、又は端子Ｂ1 〜Ｂn に入力する固定値を出力する。
【００３５】
各スイッチ回路６６-1〜６６-nに対応するｎ個の垂直ドライバ６２-1〜６２-nは、スイッチ回路６６-1〜６６-nから入力するタイミング信号Ｖsig 1 〜Ｖsig n 、又は固定値を増幅し、これを垂直駆動パルスＶdr（Ｖdr1 〜Ｖdrn)として出力する。尚、タイミング信号Ｖsig 1 〜Ｖsig n の数（ｎ個）は、バス１９のライン数以下である必要があるが、バス１９は１０〜１４ビット程度の画像信号Ａsig を転送するため、バス１９を介して充分にタイミング信号Ｖsig の転送が可能である。また、バス１９から分岐したバス５６のライン数は、タイミング信号Ｖsig の数だけあればよい。
【００３６】
次に、上記構成の撮像装置の動作について、図３に示すタイミングチャートを参照しながら説明する。
【００３７】
図３（Ａ）は水平ブランキング期間ＴH を有する水平同期信号ＨＤを示している。前記タイミング信号発生回路５２から出力される制御信号Ｖcont1 、Ｖcont2 は、それぞれ図３（Ｂ）及び（Ｃ）に示すように水平ブランキング期間ＴH 以内に出力され、また、制御信号Ｖcont2 は制御信号Ｖcont1 以内( Ｔ1 ≧Ｔ2)に出力される。
【００３８】
図１に示すスイッチ回路５４は、制御信号Ｖcont1 によって切換制御されるため、図３（Ｄ）に示すようにバス１９、５６には、制御信号Ｖcont1 の期間Ｔ1 にタイミング信号Ｖsig が転送され、期間Ｔ1 以外に画像信号Ａsig が転送される。
【００３９】
一方、図２に示したコントロール回路６６（スイッチ回路６６-1〜６６-n）は、制御信号Ｖcont2 によって切換制御されるため、図３（Ｅ）に示すように垂直ドライバ６２には、制御信号Ｖcont2 の期間Ｔ2 にタイミング信号Ｖsig が出力され、期間Ｔ2 以外に固定値が出力される。
【００４０】
垂直ドライバ６２は、上記タイミング信号Ｖsig 又は固定値を増幅し、これを垂直駆動パルスＶdrとして出力するが、固定値はローレベル信号であるため、水平ブランキング期間ＴH 内に出力されるタイミング信号Ｖsig に対応した垂直駆動パルスＶdrのみを出力することになる。尚、図２では、固定値をローレベル信号としているが、実際は各ドライブ端子に所望のレベルが出力されるように固定値が決められる。
【００４１】
図４は図１に示したＣＣＤ駆動ユニット６０の内部構成の他の例を示すブロック図である。尚、図２と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００４２】
図２に示したコントロール回路６６は、ｎ個のスイッチ回路６６-1〜６６-nによって構成されているが、図４に示すコントロール回路６６’は、ｎ個のラッチ回路６８-1〜６８-nによって構成されている点で相違する。
【００４３】
各ラッチ回路６８-1〜６８-nのデータ入力の端子には、バス５６を介してタイミング信号Ｖsig 1 〜Ｖsig n 又は画像信号Ａsig 1 〜Ａsig n が加えられ、また、各ラッチ回路６８-1〜６８-nのラッチ入力Ｌ、リセット端子Ｒ及びクロック端子Ｃには、それぞれ制御信号Ｖcont2 、リセットパルスReset 及びクロックパルスCLK が加えられている。
【００４４】
図５に示すように各ラッチ回路６８-1〜６８-nは、タイミング信号発生回路５２からの制御信号Ｖcont2 の入力期間（ローレベルの期間（図５（Ａ））に入力するクロックパルスCLK （図５（Ｃ））によりデータのラッチを解除する。これにより、この期間にバス５６を介して入力するタイミング信号Ｖsig （図５（Ｂ））をそのまま出力する（図５（Ｄ））。
【００４５】
一方、制御信号Ｖcont2 がハイレベルとなると、その後、最初に入力するクロックパルスCLK によってバス５６を介して入力するタイミング信号Ｖsig をラッチし、これを制御信号Ｖcont2 がローレベルになるまで保持する。尚、リセットパルスReset は、各ラッチ回路６８-1〜６８-nの初期の出力状態を決定するために出力される。
【００４６】
このようにして各ラッチ回路６８-1〜６８-nは、タイミング信号発生回路５２から加えられる制御信号Ｖcont2 の入力期間（ローレベル期間）、タイミング信号Ｖsig をそのまま出力し、制御信号Ｖcont2 がハイレベルになると、その直前に入力したタイミング信号Ｖsig を保持する。
〔第１の実施の形態の変形例〕
図６は本発明に係る撮像装置の第１の実施の形態の変形例を示す要部ブロック図である。尚、図１に示した撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００４７】
図６に示すＩＣ７０には、ＡＦＥ１８、タイミング信号発生回路５２’、及びスイッチ回路５４、７２、７４が搭載されている。また、信号処理回路２０’は、バス１９を介して入力する画像信号Ａsig に対して各種のデジタル処理を行うとともに、タイミング信号発生回路５２’が各種のタイミング信号を生成するためのパターンデータＰsig 及び制御信号Ｐcontを出力する。パターンデータＰsig は、バス１９、ＩＣ７０内でバス１９と接続されているバス７６及びスイッチ回路７４を介してタイミング信号発生回路５２’に加えられ、制御信号Ｐcontは、スイッチ回路７２及び７４の制御信号として出力される。
【００４８】
即ち、信号処理回路２０’からスイッチ回路７２及び７４に制御信号Ｐcontが加えられると、スイッチ回路７２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となり、スイッチ回路７４はＯＮ状態となる。これにより、信号処理回路２０’から出力されるパターンデータＰsig は、バス１９、７６及びスイッチ回路７４を介してタイミング信号発生回路５２’に加えられる。このとき、スイッチ回路７２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となっているため、パターンデータＰsig のスイッチ回路７２への入力は防止される。
【００４９】
タイミング信号発生回路５２’は、信号処理回路２０’から付与されるパターンデータＰsig によって、通常の撮影時の駆動モードの他にムービー用の駆動モード、オートフォーカス用の駆動モードなどの複数の駆動モードに応じたタイミング信号を発生させることができる。
【００５０】
尚、上記パターンデータＰsig に基づいてタイミング信号を発生するタイミング信号発生回路の詳細は、特開２０００−２７８６１７号公報に詳述されている。また、パターンデータは、上記のものに限定されず、例えば特開平９−２０５５９１号公報に記載のようにタイミング信号の変化点のデータと、そのデータのデータ保持期間とからなるものを使用し、このパターンデータを読み出し制御することによってタイミング信号を発生させるものでもよい。
【００５１】
次に、上記構成の撮像装置の動作について、図７に示すタイミングチャートを参照しながら説明する。尚、図３に示したタイミングチャートと共通する部分の説明は省略する。
【００５２】
図７に示すように信号処理回路２０’から出力される制御信号Ｐcontに同期してパターンデータＰsig がバス１９に送出される（図７（Ｄ）、（Ｇ）参照）。即ち、バス１９は、画像信号Ａsig 、タイミング信号Ｖsig 及びパターンデータＰsig の転送路として時分割共有される。
【００５３】
信号処理回路２０’から制御信号Ｐcont及びパターンデータＰsig が出力されるタイミングは、信号処理回路２０’が画像信号Ａsig の入力を必要としない適宜の期間であり、この実施の形態では、撮像装置の電源が投入された後のリセット信号Reset(図７（Ａ））の出力期間で、最初の垂直同期信号ＶＤ（図７（Ｂ））が出力される前である。尚、制御信号Ｐcont及びパターンデータＰsig を出力するタイミングは、この実施の形態に限らず、撮影モードの変更時などに強制的にパターンデータＰsig をセットする期間を設定し、その期間に出力するようにしてもよい。
〔第２の実施の形態〕
図８は本発明に係る撮像装置の第２の実施の形態を示す要部ブロック図である。尚、図１に示した撮像装置と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００５４】
図８に示すＩＣ８０には、ＡＦＥ１８及びスイッチ回路８２が搭載され、ＩＣ９０には、信号処理回路２０、タイミング信号発生回路９２、及びスイッチ回路９４が搭載されている。即ち、図１に示した第１の実施の形態では、ＡＦＥ１８が搭載されているＩＣ５０にタイミング信号発生回路５２を搭載したが、図８に示す第２の実施の形態では、信号処理回路２０が搭載されているＩＣ９０にタイミング信号発生回路９２を搭載した点で相違する。
【００５５】
ＩＣ８０内のスイッチ回路８２の端子Ａには、ＡＦＥ１８から画像信号Ａsig が加えられ、端子Ｂはハイインピーダンス状態（Ｈｉ−Ｚ）となっており、このスイッチ回路８２は、タイミング信号発生回路９２から加えられる制御信号Ｖcont3 に応じて切換制御される。
【００５６】
一方、ＩＣ９０内のスイッチ回路９４は、図１に示したスイッチ回路５４と同様にタイミング信号発生回路９２から出力される制御信号Ｖcont1 によって切換制御されるもので、端子Ａは信号処理回路２０に接続され、端子Ｂにはタイミング信号発生回路９２からタイミング信号Ｖsig が加えられている。
【００５７】
次に、上記構成の撮像装置の動作について、図９に示すタイミングチャートを参照しながら説明する。尚、図３に示したタイミングチャートと共通する部分の説明は省略する。
【００５８】
図８に示すようにタイミング信号発生回路９２から出力される制御信号Ｖcont3 は、水平ブランキング期間ＴH 以内に出力され、この制御信号Ｖcont3 の出力期間（Ｔ3)以内に制御信号Ｖcont1 が出力されるようになっている。従って、水平ブランキング期間ＴH 、制御信号Ｖcont1 、Ｖcont2 、Ｖcont3 の出力期間( Ｔ1 、Ｔ2 、Ｔ3)の関係は、ＴH ≧Ｔ3 ≧Ｔ1 ≧Ｔ2 となっている（図９（Ａ）〜（Ｄ）参照）。
【００５９】
図８に示すスイッチ回路８２は、制御信号Ｖcont3 によって切換制御されるため、ＡＦＥ１８（ＩＣ８０）の出力状態は、図９（Ｅ）に示すようになる。一方、スイッチ回路９４は、制御信号Ｖcont1 によって切換制御されるため、バス１９、５６には、制御信号Ｖcont1 の期間Ｔ1 にタイミング信号Ｖsig が転送され、期間Ｔ3 以外に画像信号Ａsig が転送される。また、上記期間Ｔ1 とＴ3 の間は、バス１９、５６はハイインピーダンス状態（Ｈｉ−Ｚ）となっている（図９（Ｆ））。
【００６０】
そして、制御信号Ｖcont2 によりＣＣＤ駆動ユニット６０において、タイミング信号Ｖsig の受け付けが可能になると、タイミング信号発生回路９２から発生されたタイミング信号Ｖsig は、スイッチ回路９４、バス１９、５６を介してＣＣＤ駆動ユニット６０に送出される。尚、このときスイッチ回路８２は端子Ｂに接続され、ハイインピーダンス状態（Ｈｉ−Ｚ）となっているため、タイミング信号Ｖsig のスイッチ回路８２への入力は阻止される。
【００６１】
図１０は図１に示したＩＣ５０の他の実施の形態を示すブロック図である。
【００６２】
図１０に示すＩＣ５０’は、ＡＦＥ１８の前段にスイッチ回路５８が設けられている点で、図１に示したＩＣ５０と相違する。
【００６３】
このスイッチ回路５８の端子Ａには、コンデンサＣを介してＣＣＤ出力信号ＣＣＤsig が加えられており、端子Ｂには電源５９から基準電圧が加えられており、スイッチ回路５８は、タイミング信号発生回路５２から出力される制御信号Ｖcont1 によって切換制御される。
【００６４】
即ち、スイッチ回路５８の端子Ａに入力するＣＣＤ出力信号ＣＣＤsig は、図１１（Ａ）に示すように水平同期信号ＨＤの期間ＴH に画像信号がなく、ノイズが混入しやすくなっている。そして、このノイズはＡＦＥ１８での誤動作の原因になる。そこで、スイッチ回路５８を制御信号Ｖcont1 によって切換制御し、制御信号Ｖcont1 の出力期間（Ｔ1 ）、基準電圧にクランプし、スイッチ回路５８から図１１（Ｄ）に示すＣＣＤ出力信号ＣＣＤsig ’が出力されるようにしている。即ち、タイミング信号発生回路５２から出力される制御信号Ｖcont1 を、ＡＦＥ１８のプリブランキング信号として兼用するようにしている。尚、制御信号Ｖcont1 の出力期間（Ｔ1 ）は、水平同期信号ＨＤの期間ＴH 以上（Ｔ1 ≧ＴH ) であってもよい。
【００６５】
図１２は図８に示したＩＣ８０の他の実施の形態を示すブロック図である。
【００６６】
図１２に示すＩＣ８０’は、図１０に示したＩＣ５０’と同様にＡＦＥ１８の前段にスイッチ回路５８が設けられている点で、図８に示したＩＣ８０と相違する。
【００６７】
このスイッチ回路５８の作用は、タイミング信号発生回路９２から出力される制御信号Ｖcont3 によって切換制御される点を除いて、図１０に示したスイッチ回路５８と同様なため、その説明は省略する。尚、図１０及び図１２に示したスイッチ回路５８は、それぞれ制御信号Ｖcont1 、Ｖcont3 によって切換制御されるようにしたが、これに限らず、タイミング信号発生回路から出力される他の制御信号によって切換制御してもよい。
【００６８】
尚、この実施の形態では、水平ブランキング期間に垂直駆動パルスＶdrに対応するタイミング信号Ｖsig を出力するようにしたが、垂直ブランキング期間にＣＣＤイメージセンサを駆動するための他のタイミング信号を出力するようにしてもよい。また、この実施の形態では、ＣＣＤイメージセンサを駆動する場合について説明したが、本発明はＣＭＯＳセンサ用にも適用することができる。
【００６９】
【発明の効果】
以上説明したように本発明によれば、タイミング信号発生手段を画像信号が入出力するＩＣに搭載した場合に、該タイミング信号発生手段から発生する固体撮像素子を駆動するためのタイミング信号を、画像信号が入出力する信号線を経由して出力するようにしたため、そのＩＣの端子数の増加を抑制することができる。また、実施の形態中の制御信号Ｖcont2 により、電源立ち上がり時に固体撮像素子に出力する信号の極性を固定することができ、固体撮像素子の誤動作（ラッチアップ）を防止することができる。更に、タイミング信号発生手段から出力される制御信号を、前処理部におけるプリブランキング信号として利用することができる。
【図面の簡単な説明】
【図１】本発明に係る撮像装置の第１の実施の形態を示す要部ブロック図
【図２】図１に示したＣＣＤ駆動ユニットの内部構成の一例を示すブロック図
【図３】図１に示したタイミング信号発生回路等の動作を説明するために用いたタイミングチャート
【図４】図１に示したＣＣＤ駆動ユニットの内部構成の他の例を示すブロック図
【図５】図４に示したラッチ回路の動作を説明するために用いたタイミングチャート
【図６】本発明に係る撮像装置の第１の実施の形態の変形例を示す要部ブロック図
【図７】図６に示したタイミング信号発生回路及び信号処理回路等の動作を説明するために用いたタイミングチャート
【図８】本発明に係る撮像装置の第２の実施の形態を示す要部ブロック図
【図９】図８に示したタイミング信号発生回路等の動作を説明するために用いたタイミングチャート
【図１０】図１に示したＡＦＥ及びタイミング信号発生回路を含むＩＣの他の実施の形態を示すブロック図
【図１１】図１０のＡＦＥの前段に設けたスイッチ回路の作用を説明するために用いた波形図
【図１２】図８に示したＡＦＥを含むＩＣの他の実施の形態を示すブロック図
【図１３】従来のタイミング信号発生回路を含む撮像装置の要部ブロック図
【図１４】図１３に示したＡＦＥの内部構成の一例を示すブロック図
【図１５】従来のタイミング信号発生回路を含む他の撮像装置の要部ブロック図
【符号の説明】
１０…固体撮像素子（ＣＣＤイメージセンサ）、１８…ＡＦＥ（アナログ・フロント・エンド）、１９、５６、７６…バス（信号線）、２０、２０’…信号処理回路、５０、５０’、７０、８０、８０’、９０…ＩＣ、５２、５２’、９２…タイミング信号発生回路、５４、５８、６６-1〜６６-n、７２、７４、８２、９４…スイッチ回路、６０…ＣＣＤ駆動ユニット、６２…垂直ドライバ、６４…水平ドライバ、６６、６６’…コントロール回路、６８-1〜６８-n…ラッチ回路
Claims (11)
- 固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、
前記タイミング信号発生手段から発生された第１のタイミング信号を画像信号が転送される信号線を経由して前記固体撮像素子を駆動する駆動手段に出力すべく前記信号線を時分割共有させる手段と、
を備えたことを特徴とするタイミング信号発生装置。 - 前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段を有することを特徴とする請求項１のタイミング信号発生装置。
- 固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、
前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、
前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、
前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第１のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１のスイッチ手段を切り換えるスイッチ制御手段と、
前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、
前記タイミング信号発生手段を前記前処理部と同一の半導体集積回路内に設けたことを特徴とする撮像装置。 - 前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、
前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、
前記制限手段は、前記第２の制御信号に基づいて前記信号線を介して入力する前記第１のタイミング信号と所定の固定値とを切り換えて前記駆動手段に出力することを特徴とする請求項３の撮像装置。 - 前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号とを発生し、
前記第１のスイッチ手段は、前記第１の制御信号に基づいて前記画像信号と第１のタイミング信号とを切り換えて出力し、
前記制限手段は、前記第２の制御信号の入力期間中に前記信号線を介して入力する第１のタイミング信号をそのまま前記駆動手段に出力するとともに、前記第２の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴とする請求項３の撮像装置。 - 前記前処理部の前段には、前記固体撮像素子からの信号又は固定値を出力する第２のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号又は第２の制御信号を、前記第２のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴とする請求項５の撮像装置。
- 各種のタイミング信号に対応するパターンデータを前記タイミング信号発生手段に設定するパターンデータ設定手段を有し、
前記パターンデータ設定手段は、前記信号線に画像信号が転送されない期間に前記信号線及び第３のスイッチ手段を介して前記タイミング信号発生手段にパターンデータを転送するとともに、前記信号線に画像信号が転送される期間中に前記第３のスイッチ手段を制御して前記タイミング信号発生手段への信号の入力を遮断し、
前記タイミング信号発生手段は、前記設定されたパターンデータに基づいて前記第１又は第２のタイミング信号を生成することを特徴とする請求項３乃至６のいずれかに記載の撮像装置。 - 固体撮像素子を駆動するための第１のタイミング信号を発生するとともに、前記固体撮像素子から読み出された画像信号を処理するための第２のタイミング信号を発生するタイミング信号発生手段と、
前記タイミング信号発生手段から発生された第１のタイミング信号に基づいて前記固体撮像素子を駆動する駆動手段と、
前記タイミング信号発生手段から入力する第２のタイミング信号に基づいて前記固体撮像素子から読み出された信号を前処理し、デジタルの画像信号を第１のスイッチ手段を介して信号線に出力する前処理部と、
前記前処理部から出力される画像信号を前記信号線及び第２のスイッチ手段を介して入力し、該画像信号を処理する信号処理部と、
前記画像信号のブランキング期間中に前記タイミング信号発生手段から発生される第１のタイミング信号を前記第２のスイッチ手段及び前記信号線を経由して前記駆動手段に出力すべく前記第１、第２のスイッチ手段を切り換えるスイッチ制御手段と、
前記画像信号のブランキング期間以外に前記信号線に転送される信号が前記駆動手段に入力されないように制限する制限手段と、を備え、
前記タイミング信号発生手段を前記信号処理部と同一の半導体集積回路内に設けたことを特徴とする撮像装置。 - 前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、
前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、
前記制限手段は、前記第３の制御信号に基づいて前記信号線からの信号と所定の固定値とを切り換えて出力することを特徴とする請求項８の撮像装置。 - 前記タイミング信号発生手段は、ブランキング期間以内の第１の制御信号と該第１の制御信号以内の第２の制御信号と該第２の制御信号以内の第３の制御信号とを発生し、
前記スイッチ制御手段は、前記第１の制御信号に基づいて第１のスイッチ手段を切換制御するとともに、前記第２の制御信号に基づいて第２のスイッチ手段を切換制御し、
前記制限手段は、前記第３の制御信号の入力期間中に前記信号線からの第１のタイミング信号をそのまま出力するとともに、前記第３の制御信号の入力期間終了後は直前に入力した第１のタイミング信号を保持することを特徴とする請求項８の撮像装置。 - 前記前処理部の前段には、前記固体撮像素子からの信号又は固定値を出力する第４のスイッチ手段が設けられ、前記タイミング信号発生手段から出力される第１の制御信号、第２の制御信号又は第３の制御信号を、前記第４のスイッチ手段を切り換えるためのプリブランキング信号として使用することを特徴とする請求項１０の撮像装置。
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