CN1578421A - 定时脉冲发生器、固态成像装置和像机系统 - Google Patents

Abstract

一种定时脉冲发生器，包括：第一存储器电路，存储定时脉冲发生信息；第一寄存器，用于在第一存储器电路中保存定时脉冲发生信息；第一外部输入部件，用于访问第一寄存器以便改写其中的数据；选择器，选择第一存储器电路和第一外部输入部件之一，以便在第一寄存器中进行数据写入；和脉冲发生部件，根据保存在第一寄存器中的定时脉冲发生信息产生脉冲定时，以便输出一个或者多个脉冲。可以容易地产生用于驱动固态成像装置等所需要的脉冲定时，并且可以从外部改写定时发生。

Description

定时脉冲发生器、固态成像装置和像机系统

技术领域

本发明涉及一种产生用于驱动固态成像装置的定时脉冲的定时脉冲发生器。

背景技术

使用固态成像装置例如电荷耦合装置(CCD)的摄像机和数码像机是已知的。这些像机的开发周期已经缩短了，并且它们的成本也已经降低了。自然，对于用于这些像机的元件来说也增加了类似的要求，需要降低开发周期和降低它们的成本。

定时脉冲发生器是用于产生驱动固态成像装置的大量定时脉冲的重要元件。为了实现像机的抗震功能和电子变焦功能，需要符合固态成像装置的垂直高速转移模式的定时脉冲。

JP S63(1988)-61560A公开了一种配置有存储器和计数器的定时脉冲发生器，其中该存储器用于存储代表定时脉冲图形的时间序列数据，计数器用于依序给该存储器分配读出地址，便于规程改变。

JP H09(1997)-205591A公开了一种定时脉冲发生器，其中由分离的存储器得到在水平方向重复的定时脉冲和在垂直方向重复的定时脉冲，以便减小存储容量。

JP H10(1998)-257398A公开了一种定时脉冲发生器，它配置有用于解码上升脉冲的解码器和用于解码下降脉冲的解码器，这样允许借助于计算机利用程序构成定时脉冲。

JP2002-51270A公开了一种定时脉冲发生器，它能够减小将存储在内置存储器型定时脉冲发生器中的数据量，该内置存储器型定时脉冲发生器用于产生驱动固态成像装置的定时脉冲，并且能够实现灵活的功能。

根据JP2002-51270A描述的定时脉冲发生器，可以容易地产生具有复杂波形、用于驱动固态成像装置的大量定时脉冲。然而，将其装配成定时脉冲发生器的LSI之后，就不能改变脉冲定时了。因此，如果其规程需要改变，尽管可以容易地改变脉冲定时，但是需要开发分离的LSI，因此出现了与开发周期和成本相关的问题。

发明内容

因此，考虑到前面的问题，本发明的目的是提供一种定时脉冲发生器，这种定时脉冲发生器利用存储在存储器中的定时脉冲发生信息能够容易地产生驱动固态成像装置等所需要的脉冲的定时，其中该定时脉冲发生信息可以从外部改写。

为了解决上述问题，本发明的定时脉冲发生器包括：存储定时脉冲发生信息的第一存储器电路；用于在第一存储器电路中保存定时脉冲发生信息的第一寄存器；用于访问第一寄存器以便改写其内数据的第一外部输入部件；选择第一存储器电路和第一外部输入部件之一以便在第一寄存器中进行数据写入的选择器；根据保存在第一寄存器中的定时脉冲发生信息产生脉冲定时以便输出一个或者多个脉冲的脉冲发生部件。

附图简述

图1是表示作为本发明一个实施例的固态成像装置的CCD像机的结构举例示意图。

图2是表示图1的固态成像装置的逻辑门的结构举例的原理图。

图3是表示驱动模式1中图1的主要信号波形的举例的定时图。

图4是表示驱动模式2中图1的主要信号波形的举例的定时图。

图5是详细地表示图3中的正常转移周期的波形举例的定时图。

图6是详细地表示图4中的正常转移周期的波形举例的定时图。

图7是表示实施例1的定时脉冲发生器的方框图。

图8是用于说明定时脉冲发生器工作的方框图。

图9A至9D是表示在图8的每个ROM中存储的定时脉冲发生信息的表。

图10是具体说明图7的脉冲发生部件的结构的方框图。

图11是表示存储在图10的第一存储器电路10中的定时脉冲发生信息的数据表。

图12是表示在从外部改写在图10的第一寄存器中写入的图11的数据的情况下的数据举例表。

图13是表示根据图12的定时脉冲发生信息的驱动模式1中正常转移周期的波形举例的详细定时图。

图14是表示实施例2的定时脉冲发生器的方框图。

图15是表示实施例3的定时脉冲发生器的方框图。

图16是表示实施例4的定时脉冲发生器的方框图。

图17是表示存储在图16的第一存储器电路10A中的定时脉冲发生信息的表。

图18是表示驱动模式1的定时脉冲发生信息的表，该表存储在图16的第一寄存器11A中。

图19是表示驱动模式2的定时脉冲发生信息的表，该表存储在图16的第一寄存器11A中。

图20是表示实施例5的定时脉冲发生器的方框图。

图21是表示实施例6的定时脉冲发生器的方框图。

图22是表示实施例7的定时脉冲发生器的方框图。

图23是表示实施例8的定时脉冲发生器的方框图。

图24是表示实施例9的定时脉冲发生器的方框图。

图25是表示实施例10的定时脉冲发生器的方框图。

图26是表示实施例11的定时脉冲发生器的方框图。

具体实施方式

根据本发明的定时脉冲发生器，在第一存储器电路中构造定时脉冲发生信息，由此可以容易地产生用于固态成像装置的驱动和信号处理所需要的脉冲定时，并且还可以从外部改写该定时脉冲发生信息。因此，即使当在作为定时脉冲发生器的LSI中装配了之后需要改变规程时，也不需要重新制作LSI。

此外，在使用从外部输入的定时脉冲发生信息和不使用存储器电路的可编程定时脉冲发生器的情况下，当启动电源时增加了输入所有定时脉冲发生信息所需的时间。然而，根据本发明，在第一存储器电路中构造定时脉冲发生信息，因此除了关于定时改变的信息之外，不需要输入定时脉冲发生信息，使得可以缩短开启像机电源之后的启动时间。

在本发明的定时脉冲发生器中，可以进一步配置第二外部输入部件，该第二外部输入部件为选择器提供选择信号。利用该结构，可以根据第二外部输入部件的数据通过第一外部输入部件改写定时脉冲发生信息。

此外，可以进一步配置选择器控制部件，该部件由从第一外部输入部件输入的数据为选择器产生选择信号。利用该结构，可以根据第一外部输入部件的数据通过第一外部输入部件改写定时脉冲发生信息。

此外，该定时脉冲发生器优选可以构成如下：第一存储器电路存储遵从N个不同模式(N代表自然数)的脉冲发生信息，该脉冲发生信息包含：对于各个模式公用的数据(COM)；对于每个模式不同的数据(D1至DN)，第一寄存器保存该数据区(COM)和至少一个数据(D1至DN)。如果选择器选择第一存储器电路，那么将与在数据D1至DN中构造的模式对应的数据写入第一寄存器，如果选择器选择第一外部输入部件，那么将与构造的模式对应的数据从第一外部输入部件写入到第一寄存器中。

利用该结构，根据多种类型的驱动模式，可以通过部分改写定时脉冲发生信息简单地产生用于所希望的驱动模式的脉冲定时。

此外，优选的是，该定时脉冲发生器进一步包括：保持控制功能信息作为定时脉冲发生器并且将该信息提供给脉冲发生部件的第二寄存器；和给选择器提供选择信号的第二外部输入部件。第一外部输入部件能够独立地访问第一寄存器和第二寄存器，以便重写其内的内部数据。利用该结构，当将数据输入第一寄存器和第二寄存器时，可以使外部输入部件对于它们来说公用。

在上述结构中，优选的是，在第一寄存器中写数据期间，脉冲发生部件的输出固定在高、低和高阻抗状态的任意一种状态，完成第一寄存器的数据写入之后，根据保存在第一寄存器中的定时脉冲发生信息输出脉冲。利用该结构，在第一寄存器中写入定时脉冲发生信息期间，可以任意设定脉冲发生装置的输出逻辑。

此外，优选的是，在从第一存储器电路或者第一外部输入部件向第一寄存器进行写入期间，除了第一存储器电路和第一寄存器之外使该定时脉冲发生器初始化。利用该结构，在向第一寄存器输入数据期间，除了第一存储器电路和第一寄存器之外可以使该定时脉冲发生器初始化。

此外，优选的是，该定时脉冲发生器进一步包括：保持控制功能信息作为定时脉冲发生器并且将该信息提供给脉冲发生部件的第二寄存器，并且该第二寄存器构成为通过第一外部输入部件可从外部改写数据；输入控制部件，该部件选择向第一寄存器或者第二寄存器写入从第一外部输入部件输入的数据；给选择器提供选择信号的第二外部输入部件；和给输入控制部件提供选择信号的第三外部输入部件。输入控制部件根据第三外部输入部件的数据向选择器或者第二寄存器输出从第一外部输入部件输入的数据，选择器根据第二外部输入部件的数据，从第一存储器电路的输出和输入控制部件的输出选择将输入在第一寄存器中的数据。

利用该结构，可以使用于从外部改写第一寄存器和第二寄存器的数据输入部件对于它们来说公用。

在该结构中，优选的是，在输入控制部件向选择器输出第一外部输入部件的数据期间，选择器选择输入控制部件的输出，并且将第一外部输入部件的数据写入第一寄存器，除了第一存储器电路和第一寄存器之外使该定时脉冲发生器初始化。

利用该结构，可以使用于从外部改写第一寄存器和第二寄存器数据的数据输入部件对于它们来说公用，并且在向第一寄存器输入数据期间，除了第一存储器电路和第一寄存器之外，可以使该定时脉冲发生器初始化。此外，利用向第三外部输入部件输入的数据和第二外部输入部件的数据，可以在第一和第二寄存器中改写从第一外部输入部件输入的数据。

优选的是，该结构进一步包括计数器电路，该计数器电路响应于从作为触发器的第三外部输入部件输入的脉冲边缘从最初的状态使输出反转，并且保持，其中计数预定的时间之后，该反转状态返回到初始状态。输入控制部件根据计数器电路的输出向选择器或者第二寄存器输出从第一外部输入部件输入的数据。

利用该结构，可以使用于从外部改写第一寄存器和第二寄存器的数据的数据输入部件对于它们来说公用，利用输入给第三外部输入部件的脉冲和第二外部输入部件的数据，根据从第一外部输入部件输入的数据可以改写第一和第二寄存器的数据。在给第一寄存器输入数据期间，除了第一存储器电路和第一寄存器之外，可以使定时脉冲发生器初始化。

此外，优选的是，上述结构进一步包括第二存储器电路；和数据比较器，该数据比较器比较由第二寄存器保存的控制功能信息和第二存储器电路中的数据。根据由数据比较器比较的结果可以改变保存在第二寄存器中的控制功能信息。在该结构中，优选的是，根据数据比较器的输出，第二寄存器中的数据改写为L或者H电平的任意逻辑值。

该结构可以防止不适当的数据构成为第二寄存器的具体地址的数据。

可以提供配置有该定时脉冲发生器的固态成像装置或者像机系统，该定时脉冲发生器具有任意一种上述结构。

下面参考附图具体描述本发明实施例的定时脉冲发生器、固态成像装置和像机系统。

(实施例1)

首先，下面将描述应用了实施例1的定时脉冲发生器的固态成像装置的结构和工作。图1是作为固态成像装置的CCD像机的结构举例的示意方框图。在图1中，附图标记1代表隔行扫描型固态成像装置(CCD)，例如，通过预处理器LSI2对其输出进行例如CDS(相关二次抽样)和ADC(模拟-数字转换)的过程，通过数字信号处理器(DSP)LSI3对预处理器12的输出进行例如像素插入的处理和关于亮度及色差信号的处理，以便作为图像信号输出。定时脉冲发生器(TG)LSI4产生定时脉冲H1、H2、V1-V4和CH1及CH2，用于驱动固态成像装置1。时钟驱动器(DR)LSI5向固态成像装置1提供由V1-V4和CH1及CH2产生的驱动脉冲ΦV1-V4。

将来自数字信号处理器LSI 3的水平同步信号HD、垂直同步信号VD和时钟信号MCK的脉冲提供给定时脉冲发生器4，以便产生上述定时脉冲H1、H2、V1-V4、CH1和CH2，并且给预处理器LSI2和数字信号处理器LSI3提供信号处理脉冲PROC。这里，通过定时脉冲发生器4产生水平和垂直同步脉冲的结构是能够实现的。

图2示出了图1中固态成像装置的逻辑门的例示结构。在图2中，附图标记6代表光电二极管(PD)，7代表包括四相逻辑门GV1、GV2、GV3和GV4的垂直转移部件，8代表包括两相逻辑门GH1和GH2的水平转移部件，9代表电荷检测部件。尽管图2示意性示出了光电二极管6和垂直转移部件7的减少数，在实际的固态成像装置1中，使光电二极管6和垂直转移部件7的结合对准，以便对应于水平像素数。垂直转移部件7的逻辑门包括从水平转移部件8的一侧按照顺序重复设置的GV3、GV2、GV1和GV4。分别将图1所示的驱动信号ΦV1-ΦV4提供给垂直转移部件7的逻辑门GV1-GV4。图1所示的定时脉冲H1和H2分别提供给水平转移部件8的逻辑门GH1和GH2。

通过图2的固态成像装置1的读出方式如下：将高压(大约15V)驱动脉冲ΦV1和ΦV3分别施加给垂直转移部件7的GV1和GV3，由此从光电二极管6向垂直转移部件7读出电荷。GV1的读出电荷和在水平转移部件8一侧与GV1相邻的GV3的读出电荷混合，以便得到与一级对应的信号电荷。可以选择的是，GV3的读出电荷和水平转移部件8一侧与GV3相邻的GV1的读出电荷混合，以便得到与一级对应的信号电荷。此后，将驱动信号ΦV1至ΦV4输入给垂直转移部件7的逻辑门GV1至GV4。从而，与光电二极管6的两条线对应的电荷同时转移给水平转移部件8，这个过程在一个水平扫描周期进行一次。给水平转移部件8提供定时脉冲H1和H2，以便转移水平转移部件8的电荷，使得信号从电荷检测部件9输出。

图3示出了图1中主要信号(VD脉冲附近)的波形举例。图3中的V1和CH1是从定时脉冲发生器4输出的定时脉冲，这些定时脉冲呈现为三个值或者由时钟驱动器5进行电压转换以便使其成为驱动脉冲ΦV1。由时钟驱动器5对未示出的定时脉冲V2至V4进行电压转换以便使其分别成为ΦV2至ΦV4。图3的波形示出了在一个垂直扫描周期中混合正常转移模式和垂直高速转移模式的例子，用于实像机的抗震功能和电子变焦功能。更具体地说，在第十七线(具有数17的扫描线)施加大约15V的ΦV1和ΦV3，从而从光电二极管6向垂直转移部件7读出电荷。读出电荷并且由ΦV1至ΦV4连续地进行垂直高度转移之后，进行正常转移。由ΦV1至ΦV4进行正常转移之后，直到下一步输入VD脉冲，才再次启动该垂直高度转移。图3所示的定时脉冲的驱动模式将称为驱动模式1。

图4示出了类似于图3的图1中主要信号(VD脉冲附近)的波形例子，该例子是驱动模式2的情况。与图3的驱动模式1的区别在于，在驱动模式1中，用于垂直转移的正常转移周期进行一级转移，而在驱动模式2中进行两级转移。

图5示出了在驱动模式1中正常转移周期的波形细节，图6示出了在驱动模式2中正常转移周期的波形细节。在图5和图6中，T代表时钟信号MCK的周期。将从脉冲的改变点到脉冲的下一个改变点持续的时间即逻辑改变单元表示为一个台阶。图5所示驱动模式1中的正常转移周期的波形具有12T的逻辑改变单元，用于V1至V4的脉冲改变的周期即与垂直转移的一级对应的台阶数是8，并且进行一级垂直转移。这里应注意，一级垂直转移的周期对应于96个时钟。图6所示驱动模式2中的正常转移周期的波形具有10T的逻辑改变单元，对应于一级垂直转移的台阶数是8，并且进行两级垂直转移。

图7示出了实施例1的定时脉冲发生器的结构。在本实施例中，说明了应用于图1的定时脉冲发生器4的结构和工作。在图7中，附图标记10代表在其内存储定时脉冲发生信息的第一存储器电路，11代表保持第一存储器电路10的信息的第一寄存器。可以由第一外部输入部件12从外部改写第一寄存器中的信息。选择器13能够在第一存储器电路10的输出和第一外部输入部件12之间选择，作为将写到第一寄存器11中的数据。脉冲发生部件14根据第一寄存器11的定时脉冲发生信息产生定时脉冲，脉冲输出部件15使来自脉冲发生部件14的输出能够被输出作为定时脉冲发生器的输出。

参考图8，下面将描述根据存储在第一存储器电路10中的定时脉冲发生信息通过脉冲发生部件14产生定时脉冲的操作。图8示出了一种结构，其中为了理解它们的工作分解了第一寄存器11和脉冲发生部件14的功能。据此，基本结构和工作与第一寄存器11和脉冲发生部件14的结合一致。这里应注意，下面将提到的仅是产生V1至V4的操作。

图8的器件由计数器部件30、驱动模式控制部件31和时间序列数据ROM 32构成。计数器部件30由下列部件构成：第一ROM 33；第一计数器34；第一比较器35；第二ROM 36；第二计数器37；第二比较器38；第三ROM 30；第三计数器40和第三比较器41。当HD脉冲作为第一计数器34的触发输入时，那么计数器部件30进行MCK脉冲的倍乘计数(multiple count)。第一、第二和第三ROM 33、36和39存储各个控制值。

响应于HD脉冲，第一计数器34开始计数MCK脉冲，并且响应于初始化脉冲CP1使计数值初始化，和响应于停止脉冲CP3停止计数。第一比较器35比较从第一ROM 33读出的控制值DT1和由第一计数器34计数的计数值CNT1，每当这两个值彼此一致时，第一比较器35就在下一个MCK脉冲计时时输出控制脉冲CP1。将控制脉冲CP1提供给第二计数器37，并且提供给第一计数器34，作为初始化脉冲。

第二计数器37计数从第一比较器35输出的控制脉冲CP1，并且响应于该初始化脉冲CP2使计数值初始化。第二比较器38比较从第二ROM 36读出的控制值DT2和由第二计数器37计数的计数值CNT2，每当两个值彼此一致时，第二比较器38就在下一个CP1脉冲计时时输出控制脉冲CP2。将控制脉冲CP2提供给第三计数器40，并且将其提供给第二计数器37作为初始化脉冲。

第三计数器40计数从第二比较器38输出的控制脉冲CP2，并且响应于初始化脉冲CP3使计数值初始化。第三比较器41比较从第三ROM 39读出的控制值DT3和由第三计数器40计数的计数值CNT3，每次两个值彼此一致时，第三比较器41就在下一个CP2脉冲计时时输出控制脉冲CP3。将该控制脉冲CP3提供给第三计数器40作为初始化脉冲，并且将其提供给第一计数器34，作为停止脉冲。

第一、第二和第三计数器34、37和40保持工作暂停状态，直到输入HD脉冲。HD脉冲输入之后，这些计数器开始它们的工作，并且继续工作直到第三比较器41输出CP3脉冲。当第三比较器41输出CP3脉冲时，第一、第二和第三计数器34、37和40复位到它们的初始化值，并且保持工作暂停状态，直到再次输入HD脉冲。这里应注意，本实施例的第一、第二和第三计数器的初始化值每个都设为“1”。

驱动模式控制部件31提供地址，以便根据进行的正常转移模式或者垂直高速转移模式转换从第一、第二和第三ROM 33、36和39读出的控制值。这里，假设地址1代表垂直高速转移模式，地址2代表正常转移模式。

时间序列数据ROM 32是用于存储时间序列数据的存储器，该时间序列数据代表输出脉冲的逻辑电平的重复图形。时间序列数据ROM 32接收由第二计数器37计数的计数值CNT2作为读出地址，并且根据作为脉冲V1-V4的时间序列数据提供输出脉冲。

图9A-9D示出了存储在图8中的第一ROM 33、第二ROM 36、第三ROM 39和时间序列数据ROM 32每个中的定时脉冲发生信息，对应于用于产生图5和6所示的垂直转移的正常转移周期的V1-V4的脉冲定时的数据。由于在图5的驱动模式1中V1-V4的脉冲定时具有12T的逻辑改变单元，因此第一ROM 33存储12(十进制数)作为图9A所示的定时脉冲发生信息。由于与一级垂直转移对应的台阶数为8，因此第二ROM 36存储8(十进制数)作为图9B所示的定时脉冲发生信息。由于垂直转移包括一级，因此第三ROM 39存储1(十进制数)作为图9C所示的定时脉冲发生信息。作为V1-V4的垂直转移波形图，将图9D所示的垂直转移波形图存储在时间序列数据ROM 32中。

接着，至于图6的驱动模式2中的V1-V4的脉冲定时，由于其逻辑改变单元为10T，因此第一ROM 33存储10(十进制数)作为图9A所示的定时脉冲发生信息。由于与一级垂直转移对应的台阶数为8，因此第二ROM 36存储8(十进制数)作为图9B所示的定时脉冲发生信息。由于垂直转移包括两级，因此第三ROM 39存储2(十进制数)作为图9C所示的定时脉冲发生信息。作为V1-V4的垂直转移波形图，在时间序列数据ROM 32中存储图9D所示的垂直转移波形图。这就是根据定时脉冲发生信息产生脉冲的工作说明。

图10示出了本实施例的定时脉冲发生器的具体电路结构。在图10中，第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14和脉冲输出部件15对应于图7所示的各个部件。

在图10中，脉冲发生部件14的第一计数器34、第一比较器35、第二计数器37、第二比较器38、第三计数器40和第三比较器41分别对应于图8所示的部件，它们的功能和工作与图8所示的相同。然而，在图10的脉冲发生部件14中，除去了图8的第一ROM 33、第二ROM 36和第三ROM 39。将与由这些ROM提供的数据对应的数据从第一寄存器11提供给第一比较器35、第二比较器38和第三比较器41的每一个。此外，将图8的时间序列数据ROM 32改为RAM32A，RAM 32A也具有从第一寄存器11写入垂直转移波形图形功能的时间序列数据。

驱动模式控制部件31A根据来自第一寄存器11的驱动模式控制给第一比较器35、第二比较器38、第三比较器41和时间序列数据RAM 32A提供定时脉冲发生信息的工作。

下面描述这个定时脉冲发生器的工作，涉及根据存储在第一存储器电路10中的定时脉冲发生信息产生定时的情况和根据从第一外部输入部件12输入的定时脉冲发生信息产生定时的情况。

首先，参考图11，图11示出了第一存储器电路10中的定时脉冲发生信息，下面将描述根据存储在第一存储器电路10中的定时脉冲发生信息产生定时的情况。图11的定时脉冲发生信息用于产生图5所示驱动模式1中的正常转移周期的V1-V4的脉冲定时，并且用于产生图6所示驱动模式2中的正常转移周期的V1-V4的脉冲定时，其数值和数据与图9A至9D所示的相同。即，对于驱动模式1中正常转移周期的V1-V4的脉冲定时，存储12(十进制数)作为逻辑改变单元，存储8(十进制数)作为与一级垂直转移对应的台阶数，存储1(十进制数)作为垂直转移的级数。存储V1-V4的垂直转移波形图。同样，对于驱动模式2中V1-V4的脉冲定时，存储10(十进制数)作为逻辑改变单元，存储8(十进制数)作为与一级垂直转移对应的台阶数，存储2(十进制数)作为垂直转移的级数。也存储V1到V4的垂直转移波形图。

当选择器13选择第一存储器电路10时，照原样在第一寄存器11中写入第一存储器电路10中的定时脉冲发生信息。即，在第一寄存器11中写入的定时脉冲发生信息与图11所示的相同，因此将参考图11给出说明。

在第一寄存器11中写入的定时脉冲发生信息期间，逻辑改变单元的数据输入给第一比较器35，与一级垂直转移对应的台阶数的数据输入给第二比较器38，垂直转移的级数数据输入给第三比较器41，V1-V4的垂直转移波形图输入给时间序列数据RAM32A。驱动模式控制部件31A的控制允许以驱动模式1或者驱动模式2选择输入定时脉冲发生信息。

这种定时脉冲发生信息使得产生图5的驱动模式1中正常转移周期的V1-V4的脉冲定时和图6的驱动模式2中正常转移周期的V1-V4的脉冲定时。由于脉冲发生部件14的工作与图8中的相同，因此不再对它们进行重复说明。

接着，下面描述根据从第一外部输入部件12输入的定时脉冲发生信息产生定时的情况。在这种情况下，选择器13选择第一外部输入部件12，从而允许在第一寄存器11中任意写入希望的定时脉冲发生信息。

图12示出了定时脉冲发生信息，该定时脉冲发生信息对应于修改了的图11所示第一寄存器11中的定时脉冲发生信息，使得将驱动模式1中的V1-V4脉冲的逻辑改变单元从12(十进制数)改写到5(十进制数)。

图13示出了由图12所示的定时脉冲发生信息得到的驱动模式1中正常转移周期的V1-V4的脉冲定时。

根据该定时脉冲发生信息，驱动模式1的正常转移周期的V1-V4的脉冲定时具有逻辑改变单元5(十进制数)，V3脉冲在5T从高电平改为低电平，此后V1至V4的脉冲在每个5T处改变它们的输出逻辑。

如上所述，根据本实施例，可以容易地产生与第一存储器电路10的定时脉冲发生信息一致的脉冲定时，并且可以通过第一外部输入部件12改写定时脉冲发生信息。因此，即使在组装为LSI之后，也可以进行脉冲定时的规程改变。

这里应注意，并不具体限定第一存储器电路10和第一寄存器11的数据格式。

(实施例2)

图14示出了实施例2的定时脉冲发生器的结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14和脉冲输出部件15与图7所示实施例1的定时脉冲发生器结构中的相同。在本实施例中，设置用于控制选择器13分第二外部输入部件16。根据第二外部输入部件16的逻辑，从第一存储器电路10或者第一输入部件12选择将写入第一寄存器11中的数据。

根据本实施例，可以容易地产生与第一存储器电路10的定时脉冲发生信息一致的脉冲定时，并且可以根据从第二外部输入部件16输入的数据逻辑通过从第一外部输入部件12输入数据容易地改写定时脉冲发生信息。因此，即使在组装为LSI之后，也可以容易地进行脉冲定时的规程改变。

(实施例3)

图15示出了实施例3的定时脉冲发生器的结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14和脉冲输出部件15与图7所示实施例1的定时脉冲发生器结构中的相同。在本实施例中，设置用于控制选择器13的选择器控制部件17。根据输入到选择器控制部件17中的第一外部输入部件12的数据，从第一存储器电路10或者第一输入部件12选择将在第一寄存器11中写入的数据。尽管将在第一寄存器11中写入的数据是定时脉冲发生信息，但是可以将该数据分为MSB和其余数据，例如，MSB可以是用于选择器13的控制逻辑，其余数据可以是定时脉冲发生信息。

根据本实施例，可以容易地产生与第一存储器电路10的定时脉冲发生信息一致的脉冲定时。并且可以根据第一外部输入部件12的数据通过从第一外部输入部件12输入数据从而容易地改写定时脉冲发生信息。因此，即使在组装为LSI之后，也可以容易地进行脉冲定时的规程改变。

此外，与根据上述实施例2的定时脉冲发生器比较，不再需要用于控制选择器13的第二外部输入部件16，这使得能够减少端子的数量。

(实施例4)

图16示出了实施例4的定时脉冲发生器结构。第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15和选择器控制部件17与图15所示实施例3的定时脉冲发生器结构中的相同。

在本实施例中，用于存储定时脉冲发生信息的第一存储器电路10A具有与图7的第一存储器电路10不同的数据格式。而且，用于存储定时脉冲发生信息的第一寄存器11A具有与图7的第一寄存器11不同的数据格式。

第一存储器电路10A存储遵循N个不同驱动模式(N代表自然数)的定时脉冲发生信息，并且由下面的部分构成：在其中存储N个不同驱动模式公用的数据COM的数据区COM10Aa；在其中存储用于N个不同驱动模式的每个模式的不同数据(1至N)的数据区(1至N)10Ab。第一寄存器11A由用于数据COM的寄存器COM和用于保存任意一个数据(1至N)的寄存器A构成。

当选择器13选择第一存储器电路10A时，在第一寄存器11A的寄存器COM中写入第一存储器电路10A的数据区COM 10Aa中的定时脉冲发生信息，并且根据驱动模式，在第一寄存器11A的寄存器A中写入数据区(1至N)中的定时脉冲发生信息的任意一个数据(1至N)。

下面描述本实施例的两种情况，这两种情况是产生图5的驱动模式1中正常转移周期的V1-V4的脉冲定时和产生图6的驱动模式2中的正常转移周期的V1-V4的脉冲定时。图17示出了第一存储器电路10A的定时脉冲发生信息。图18和19分别示出了第一寄存器11A中驱动模式1中的定时脉冲发生信息和驱动模式2中的定时脉冲发生信息。

在图17所示的第一存储器电路10A中，将作为对于两种驱动模式来说公用的定时脉冲发生信息的垂直转移波形图存储为数据区COM 10Aa中的数据COM。尽管这是公用于驱动模式1和驱动模式2的定时脉冲发生信息，但还是将在驱动模式1和驱动模式2之间定时脉冲发生信息不同的逻辑改变单元和垂直转移级数以及与一级垂直转移对应的台阶数存储为数据区(1至N)10Ab中的数据(1至N)(N＝2)。

至于该第一存储器电路10A的定时脉冲发生信息，图18示出了驱动模式1的第一寄存器11A的定时脉冲发生信息。在寄存器区COM中写入作为公用于驱动模式1和驱动模式2的定时脉冲发生信息的垂直转移波形图。用于存储逻辑改变单元的寄存器A(1)、用于存储垂直转移级数的寄存器(3)和用于存储与一级垂直转移对应的台阶数的寄存器A(2)具有与定时脉冲发生信息的一个驱动模式对应的寄存器，在每个寄存器中写入第一存储器电路10A的驱动模式1的定时脉冲发生信息。

图19示出了驱动模式2中第一寄存器11A的定时脉冲发生信息。当将驱动模式从驱动模式1改到驱动模式2时，更新每个定时脉冲发生信息，该定时脉冲发生信息包括：寄存器A(1)中的逻辑改变单元；寄存器A(3)中的垂直转移级数；寄存器A(2)中的与一级垂直转移对应的台阶数。此时，不更新寄存器COM中的定时脉冲发生信息。

如上所述，根据本实施例，可以容易地产生与第一存储器电路10A的定时脉冲发生信息一致的脉冲定时。可以通过第一外部输入部件12改写定时脉冲发生信息。此外，由于第一寄存器11A由寄存器A构成，其中该寄存器A根据对于第一存储器电路10A的定时脉冲发生信息的N个不同模式的每个来说都不同的数据区(1至N)保存任意一个数据(1至N)，因此可以减少寄存器数量，这对于芯片尺寸和成本来说是有利的。

这里应注意，并不具体限定本发明中控制选择器13的方式。

此外，在本实施例中，尽管构成第一寄存器11A的寄存器A保存任意一个数据(1至N)，但也可以保存多个数据。

(实施例5)

图20输出了实施例5的定时脉冲发生器结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15和第二外部输入部件16与图14所示实施例2的定时脉冲发生器结构中的相同。在本实施例中，设置第二寄存器18，在其中存储由用户控制的功能的结构数据，例如摄像机的电子快门功能。另一方面，第一存储器11主要存储作为定时脉冲发生器的电路数据。脉冲发生部件14根据由第一存储器11和第二存储器18提供的数据产生定时脉冲。

第二寄存器18与第一外部输入部件12连接，通过第一外部输入部件12可以从外部写入功能结构信息。即，第一外部输入部件12与选择器13和第二存储器18连接。第一寄存器11和第二寄存器18的地址彼此独立。因此，即使当选择器13选择第一外部输入部件12、导致从第一外部输入部件12输入的数据输入给第一寄存器11和第二寄存器18时，也可以通过指定地址在第一寄存器11和第二寄存器18之间的希望的寄存器中写入数据。

如上所述，根据本实施例，由于彼此独立地设置第一寄存器11和第二寄存器18的地址，因此可以设置对于第一寄存器11和第二寄存器18来说公用的外部输入部件，通过该外部输入部件输入数据，从而减少端子数量。此外，还可以减少用于与外部输入部件连接的微型计算机或类似装置的外部控制信号的信号数量。

(实施例6)

图21示出了实施例6的定时脉冲发生器结构。图21的器件具有其中将本实施例的技术思想应用于图20所示实施例5的定时脉冲发生器的结构。

第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16和第二寄存器18与图20所示实施例5的定时脉冲发生器结构中的相同。在本实施例中，提供脉冲输出控制部件19。来自脉冲发生部件14的输出脉冲通过脉冲输出控制部件19输入给脉冲输出部件15。

脉冲输出控制部件19能够输出作为其输出的、等效于脉冲发生部件14的输出逻辑、高电平、低电平和高阻抗状态的任何一种脉冲。作为一个实施例，在第一寄存器11中写入数据的周期期间，脉冲输出控制部件19允许高电平、低电平和高阻抗状态中的希望的固定逻辑输出给脉冲输出部件15，在第一寄存器11中写入数据完成之后，脉冲输出控制部件19允许等效于脉冲发生部件14的输出逻辑的脉冲输出给脉冲输出部件15。

根据本实施例，虽然在直到在第一寄存器11中写入定时脉冲发生信息的时间内未确定脉冲发生部件14的输出逻辑，但是脉冲输出控制部件19保持输出固定在高电平、低电平和高阻抗中的一种状态。利用该结构，在第一寄存器11中写入定时脉冲发生信息以限定脉冲发生部件14的输出逻辑的同时，可以抑制会引起数字信号处理部件3等发生故障的未确定脉冲的输入。由此，例如可以增强像机系统的可靠性。

图22示出了实施例7的定时脉冲发生器结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16和第二寄存器18与图20所示实施例5的定时脉冲发生器结构中的相同。在本实施例中，提供输入控制部件20和第三外部输入部件21，通过该第三外部输入部件21输入用于控制输入控制部件20的数据。

输入控制部件20根据第三外部输入部件21的数据开关从第一外部输入部件12输入的数据，以便将该数据输出给选择器13和第二寄存器18中的一个。从第一外部输入部件12输入的数据包含将在第一寄存器11中写入的定时脉冲发生信息和将在第二寄存器18中写入的由用户控制的功能(例如电子快门功能)的结构信息。

当在第一寄存器11中写入定时脉冲发生信息时，输入控制部件20允许从第一外部输入部件12输入的数据根据从第三输入部件21输入的高或者低电平数据输出给选择器13。然后，根据从第二外部输入部件16输入的高或者低电平数据，选择器13允许通过输入控制部件20从第一外部输入部件12输入的数据作为定时脉冲发生信息输出给第一寄存器11。接着，当功能结构信息将写入第二寄存器18时，根据从第三外部输入部件21输入的高或者低电平数据，输入控制部件20允许从第一外部输入部件12输入的数据作为功能结构信息输出给第二寄存器18。

根据本实施例，通过控制输入控制部件20和第三外部输入部件21，可以使用于向第一寄存器11和第二寄存器18输入数据的外部输入部件对于它们来说公用，由此能够减少通过其输入定时脉冲发生信息和功能结构信息的端子数量。此外，还可以减少用于与外部输入部件连接的微型计算机或类似装置的外部控制信号的信号数量。

顺便说一下，实施例5的定时脉冲发生器具有与本实施例相同的目的。然而，根据实施例5，指定地址允许在第一寄存器11和第二寄存器18中对从第一外部输入部件12输入的数据进行写入控制。另一方面，根据本实施例，通过输入控制部件20和第三输入部件21控制第一寄存器11和第二寄存器18中的写入，以取代地址。

与实施例5的定时脉冲发生器比较，本实施例进一步需要第三外部输入部件21。然而，在实施例5的定时脉冲发生器的情况下，当在从第一外部输入部件12输入数据期间由于噪声等的影响导致地址没有正确输入时，会发生故障。尤其是，当将在第二寄存器18中写入功能结构信息时，如果在将在其中存储该定时脉冲发生信息的第一寄存器11中写入该信息时，除非像机的电源关闭了，否则极有可能不能恢复正常的工作。

在本实施例中，通过控制输入控制部件20和第三外部输入部件21，可以使第一寄存器11和第二寄存器18之间的写入误差最小。因此，与实施例5相比，可以增强定时脉冲发生信息和功能结构信息的数据输入可靠性。

此外，由于使用于定时脉冲发生信息和功能结构信息的数据输入部件对于它们来说公用，因此可以减少端子数量。

此外，在实施例5的定时脉冲发生器中，第一寄存器11和第二寄存器18基于地址彼此有区别。因此，需要长的位长度，由此增加存储器容量和通讯时间。根据本实施例，可以在不增加存储器容量和通讯时间的情况下构成第一寄存器11和第二寄存器18。

(实施例8)

图23示出了实施例8的定时脉冲发生器结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16、第二寄存器18、输入控制部件20和第三外部输入部件21与图22所示实施例7的定时脉冲发生器结构中的相同。在本实施例中，第三外部输入部件21的数据的高(或者低)电平不仅提供给图7所示的输入控制部件20，而且提供给脉冲发生部件14和第二寄存器18。

当将数据的低(或者高)电平输入给第三外部输入部件21时，输入控制部件20允许从第一外部输入部件12输入的数据根据低(或者高)电平输出给选择器13。然后，根据从第二外部输入部件16输入的高(或者低)电平数据，选择器13允许通过输入控制部件20从第一外部输入部件12输入的数据作为定时脉冲发生信息输出给第一寄存器11。

在将数据的低(或者高)电平输入给第三外部输入部件21期间，脉冲发生部件14和第二寄存器18初始化。

当数据的高(或者低)电平输入给第三外部输入部件21时，输入控制部件20允许从第一外部输入部件12输入的数据作为功能结构数据输出给第二寄存器18。

在向第三外部输入部件21输入高(或者低)电平期间，脉冲发生部件14处于根据存储在第一寄存器11中的定时脉冲发生信息产生脉冲的工作状态，并且第二寄存器18变为可写入状态。

根据本实施例，与实施例7类似，可以在不增加存储器容量和通讯时间的情况下构成第一寄存器11和第二寄存器18。此外，在第一寄存器11中作为定时脉冲发生信息输入数据期间使脉冲发生部件14初始化。因此，类似于实施例6，在第一寄存器11中写入定时脉冲发生信息以限定脉冲发生部件14的输出逻辑的同时，可以抑制不确定脉冲的输入，不确定脉冲可能会引起与脉冲输出部件15连接的数字信号处理部件3或类似部件发生故障。

此外，第三外部输入部件21中输入的数据可以用作定时脉冲发生器的复位信号，这意味着第三外部输入部件21可以兼做复位信号输入部件。

这里应注意，上述实施例的每个还可以具有一种结构，以便在从第一存储器电路10或者第一寄存器11在第一寄存器11中写入期间允许除了第一存储器电路10和第一寄存器11之外的元件初始化，由此可以得到与本实施例相同的效果。

(实施例9)

图24示出了实施例9的定时发生器结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16、第二寄存器18、输入控制部件20和第三外部输入部件21与图23所示实施例8的定时脉冲发生器结构中的相同。

在本实施例中，进一步设置边缘检测电路22和计数器电路23，其中边缘检测电路22检测输入给第三外部输入部件21的脉冲的边缘，计数器电路23利用边缘检测电路22的输出作为触发进行计数。构建计数器电路23的输出以便起到等效于实施例8的第三外部输入部件21的作用。

也就是说，通过边缘检测电路22检测输入给第三外部输入部件21的脉冲的边缘，在将边缘检测电路22的输出看作触发时，计数器电路23改变到低(或者高)电平，并且至少在直到数据已经输入给第一寄存器11期间保持该电平状态。从而，初始化脉冲发生部件14和第二寄存器18。

这里应注意，如果作为系统不存在什么问题，那么可以任意选择初始化块。此外，可以将计数器电路23的计数时间周期设置为比第一寄存器11的写入时间周期更长的任意的计数时间周期。

接着，在将数据输入给第一寄存器11之后，计数器电路23改变到高(或者低)电平，并且变为根据第一寄存器11中存储的定时脉冲发生信息产生脉冲的工作状态。第二寄存器18变为可写入状态。

如上所述，根据本实施例，类似于实施例8，在第一寄存器11中作为定时脉冲发生信息输入数据的时间段内内初始化脉冲发生部件14。因此，在第一寄存器11中写入定时脉冲发生信息以确定脉冲发生部件14的输出逻辑的同时，可以抑制会引起与脉冲输出部件15连接的数字信号处理部件或类似部件发生故障的不确定脉冲的输入。

这里应注意，用于初始化脉冲发生部件14和第二寄存器18的时间段并不限于直到数据已经输入到第一寄存器11的时间段，只要它是足以抑制不确定脉冲输入的时间段即可，该不确定脉冲可能会引起与脉冲输出部件15连接的数字信号处理部件或类似部件发生故障。例如，可以在输入数据之前在预定的时间段内取消初始化。

此外，根据本实施例的结构，当在第三外部输入部件21中输入数据的低(或者高)电平时，在不控制时间周期的情况下，定时脉冲发生器可以通过检测脉冲的边缘自动判断向第一寄存器11输入数据的完成。从而，可以根据定时脉冲发生信息产生脉冲，该脉冲中没有不确定脉冲的输出，由此能够降低控制端上的负载。

(实施例10)

图25示出了实施例10的定时脉冲发生器结构，在本实施例中，第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16、第二寄存器18、输入控制部件20和第三外部输入部件21与图23所示实施例8的定时脉冲发生器结构中的相同。

本实施例具有涉及使用定时脉冲发生器的方式的特征。也就是说，由设置在定时脉冲发生器外部的第一数据发生部件24、第二数据发生部件25和第三数据发生部件24提供数据。第一数据发生部件24产生将写入第一寄存器11的定时发生数据，第二数据发生部件25产生将写入第二寄存器18的功能结构数据，第三数据发生部件26控制第一数据发生部件24和第二数据发生部件25的输出状态。

根据从第三数据发生部件26输入的数据，第一数据发生部件24输出将输入给第一寄存器11的数据或者变为高阻抗状态。根据从第三数据发生部件26输入的数据，第二数据发生部件25输出将输入给第二寄存器18的数据或者变为高阻抗状态。

将第一数据发生部件24的输出和第二数据发生部件25的输出提供给第一外部输入部件12。当第一数据发生部件24输出将输入给第一寄存器11的数据时，第二数据发生部件25变为高阻抗状态。当第二数据发生部件25输出将输入给第二寄存器18的数据时，第一数据发生部件24变为高阻抗状态。

如上所述，根据本实施例，尽管独立地设置用于产生用于第一寄存器11的数据的第一数据发生部件24和用于产生用于第二寄存器18的数据的第二数据发生部件25，但是可以使用于从外部改写第一寄存器11和第二寄存器18的数据的数据输入部件公用为第一外部输入部件12。

这里应注意，在除了第一寄存器11和第二寄存器18之外进一步设置一个寄存器、并且设置三个或者更多个数据发生部件的情况下，也可以使它们的数据输入部件公用为第一外部输入部件12。

(实施例11)

图26示出了实施例11的定时脉冲发生器结构。第一存储器电路10、第一寄存器11、第一外部输入部件12、选择器13、脉冲发生部件14、脉冲输出部件15、第二外部输入部件16和第二寄存器18与图20所示实施例5的定时脉冲发生器结构中的相同。

在本实施例中，进一步设置第二存储器电路27和数据比较器28，数据比较器28比较第二寄存器18的数据与第二存储器电路27的数据。第二寄存器18可以包括若干个功能结构(例如测试模式)或者可能导致电路结构的末确定操作的其它结构。为了防止将其提供给脉冲发生部件14，第二存储器电路27存储不应在第二寄存器18中构建为功能结构的逻辑信息，数据比较器28比较该数据与第二寄存器18中的数据。

如果不应在第二寄存器18中构建的逻辑信息错误地写入第二寄存器18，那么与第二存储器电路27进行数据比较的结果是，数据比较器28输出同意的信号，该信号输入给第二寄存器18，以便反转所施加的逻辑。这样防止将不适当的数据构成为第二寄存器18的地址数据。

这里应注意，尽管在上述结构中，不应构成为第一寄存器18中的功能结构的例子存储在第二存储器电路27中，这可以存储在第一存储器电路10中。此外，可以从外部改写存储在第二存储器电路27中的信息。

这里应注意，在上述每一个实施例中，从脉冲发生部件14输出的定时脉冲并不限于一个序列，可以输出为多个序列。这也同样适用于定时脉冲发生器中的信号的输入/输出。

此外，在上述每一个实施例中，所做的描述涉及具有独立结构的装置作为定时脉冲发生器。然而，可以构建这些装置以便使其具有等效于固态成像装置和像机系统的功能。

在不离开本发明的精神或者其实质特征的情况下，可以以其它形式实施本发明。本申请所公开的实施例在所有方面都应认为是说明性的而不是限制性的。本发明的范围由附加的权利要求表示，而不是由前面的描述表示，由权利要求的等效含义和范围内产生所有变化都应包含在其内。

Claims (14)

1.一种定时脉冲发生器，包括：

第一存储器电路，存储定时脉冲发生信息；

第一寄存器，用于在第一存储器电路中保存定时脉冲发生信息；

第一外部输入部件，用于访问第一寄存器以便改写其中的数据；

选择器，选择第一存储器电路和第一外部输入部件之一，以便在第一寄存器中进行数据写入；和

脉冲发生部件，根据保存在第一寄存器中的定时脉冲发生信息产生脉冲定时，以便输出一个或者多个脉冲。

2.根据权利要求1的定时脉冲发生器，进一步包括第二外部输入部件，它向选择器提供选择信号。

3.根据权利要求1的定时脉冲发生器，进一步包括选择器控制部件，它由从第一外部输入部件输入的数据产生选择器的选择信号。

4.根据权利要求1的定时脉冲发生器，

其中，第一存储器电路存储遵循N个不同模式(N代表自然数)的脉冲发生信息，该脉冲发生信息包含：各个模式公用的数据(COM)；和对每个模式不同的数据(D1至DN)，

第一寄存器保存数据区(COM)和数据(D1至DN)中的至少一个，

其中，如果选择器选择第一存储器电路，在第一寄存器中写入数据D1至DN中的与构建的模式对应的数据，和

如果选择器选择第一外部输入部件，从第一外部输入部件向第一寄存器写入与构建模式对应的数据。

5.根据权利要求1的定时脉冲发生器，进一步包括：

第二寄存器，它保存作为定时脉冲发生器的控制功能信息并且将其提供给脉冲发生部件；和

第二外部输入部件，它向选择器提供选择信号，

其中第一外部输入部件使得能够独立地访问第一寄存器和第二寄存器，以便改写其中的内部数据。

6.根据权利要求1的定时脉冲发生器，

其中，在第一寄存器中写入数据的时间段内，脉冲发生部件的输出被固定在高、低和高阻抗状态中的任意一种状态，和

完成在第一寄存器中的数据写入之后，根据保存在第一寄存器中的定时脉冲发生信息输出脉冲。

7.根据权利要求1的定时脉冲发生器，

其中，在从第一存储器电路或者第一外部输入部件向第一寄存器进行写入的时间段内，初始化该定时脉冲发生器，除了第一存储器电路和第一寄存器之外。

8.根据权利要求1的定时脉冲发生器，进一步包括：

第二寄存器，保存作为定时脉冲发生器的控制功能信息并且将其提供给脉冲发生部件，构成该第二寄存器，使得通过第一外部输入部件从外部可改写数据；

输入控制部件，它选择将在其中将写入从第一外部输入部件输入的数据的第一寄存器或者第二寄存器，

向选择器提供选择信号的第二外部输入部件；和

向输入控制部件提供选择信号的第三外部输入部件，

其中，输入控制部件根据第三外部输入部件的数据，向选择器或者第二寄存器输出从第一外部输入部件输入的数据，和

选择器根据第二外部输入部件的数据，从第一存储器电路的输出和输入控制部件的输出选择将被输入在第一寄存器中的数据。

9.根据权利要求8的定时脉冲发生器，其中在输入控制部件向选择器输出第一外部输入部件的数据、以及选择器选择输入控制部件的输出并且向第一寄存器写入第一外部输入部件的数据的时间段内，初始化该定时脉冲发生器，除了第一存储电路和第一寄存器之外。

10.根据权利要求9的定时脉冲发生器，进一步包括计数器电路，它响应于从作为触发器的第三外部输入部件输入的脉冲的边缘、使输出从初始状态反转并将其保存，其中在计数预定的时间周期之后，被反转的状态返回到初始状态，

其中，输入控制部件根据计数器电路的输出，向选择器或者第二寄存器输出从第一外部输入部件输入的数据。

11.根据权利要求5的定时脉冲发生器，进一步包括：

第二存储器电路；和

数据比较器，该数据比较器比较由第二寄存器保存的控制功能信息与第二存储器电路中的数据，

其中，保存在第二寄存器中的控制功能信息是根据该数据比较器的比较结果可改变的。

12.根据权利要求11的定时脉冲发生器，其中，根据数据比较器的输出，以低电平或者高电平的任意逻辑改写第二寄存器中的数据。

13.一种固态成像装置，配置有根据权利要求1的定时脉冲发生器。

14.一种像机系统，配置有根据权利要求1的定时脉冲发生器。

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