KR20040037223A - 자기 정렬된 이중 산화물 ｕｍｏｓｆｅｔ 디바이스 및이의 형성 방법 - Google Patents

자기 정렬된 이중 산화물 ｕｍｏｓｆｅｔ 디바이스 및이의 형성 방법 Download PDF

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KR20040037223A
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레타빅데오도르제이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 자기 정렬된 이중 산화물 UMOSFET 디바이스 및 이를 형성하는 방법에 관한 것이며, 상기 디바이스는 다수의 에너지 레벨을 갖는 큰 경사 각도 주입 기술(a multiple-energy large angle tilt implant technique : LATid 기술)을 사용하여 채널 바디 도핑 영역과 이와 연관된 접합부, 게이트 산화물 층을 증착하기 위한 영역 및 트렌치의 측벽에서의 필드 절연 층 스텝(field insulating layer step)의 레지(ledge)의 깊이를 자기 정렬시키는 트렌치 내의 게이트를 포함한다. LATid 기술의 한 에너지 레벨은 LOCOS 마스크의 상부 실리콘 질화물 층을 손상시키기 위해서 최적화된다. LATid 기술의 다른 에너지 레벨은 트렌치에 인접하는 기판 메사(mesa) 내에 채널 바디 영역을 형성하기 위해서 최적화된다. 주입이 동일한 경사 각도를 사용하여 다수의 에너지 레벨로 발생하여 채널 도펀트를 주입한다.

Description

자기 정렬된 이중 산화물 ＵＭＯＳＦＥＴ 디바이스 및 이의 형성 방법{UMOSFET DEVICE AND METHOD OF MAKING THE SAME}
미국 특허 제 5,637,898 호는 트렌치 측벽을 따라 이중 산화물 두께를 가지며 드리프트 영역에서 불균일한 도핑 프로파일을 갖는 수직 저전압 MOSFET 구성을 개시하고 있다. 이 디바이스의 드레인 영역에서의 불균일한 도핑 프로파일 개념은 미국 특허 제 5,300,448 호 및 미국 특허 제 5,246,870에서 가장 먼저 개시되었으며 이중 산화물 UMOSFET의 개념 및 실례는 Y.Baba 등에 의한 IEEE ISPSD symposium proceedings, p.300,1992에서 가장 먼저 개시되었다.
트렌치 UMOS 디바이스 구조물의 활용 가능성은 모의 시험(simulation)에 의해 증명되었지만 우수한 성능을 성취하기 위해 이 구조물을 제조하기 위한 시도는 매우 복잡하며 자기 정렬을 성취하기 어렵다.
발명의 개요
본 발명은 다수의 에너지 레벨로 채널 도펀트를 주입함으로써 채널 바디 도핑 영역과 이와 연관된 바디-드리프트 영역 접합부, 게이트 절연 층을 증착하기 위한 영역 및 트렌치의 측벽에서의 필드 절연 층 스텝의 깊이를 자기 정렬시킴으로써 게이트를 생성하는 단계를 포함하는 자기 정렬된 이중 산화물 UMOSFET 디바이스의 형성 방법을 개시한다.
또한, 본 발명은 그 상에 게이트 절연 층이 증착된 영역과 트렌치의 측벽에서의 필드 절연체 층 스텝의 깊이를 갖는 트렌치 내에 게이트를 포함하는 자기 정렬된 이중 산화물 UMOSFET을 개시하며, 여기서 상기 영역과 상기 깊이는 다수의 에너지 레벨로 채널 도펀트를 주입함으로써 채널 바디 도핑 영역 및 이와 연관된 바디-드리프트 영역 접합부의 정렬 및 형성과 함께 자기 정렬된다.
본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이며, 특히 다수의 에너지 레벨로 채널 도펀트를 주입함으로써 채널 바디 도핑 영역과 이와 연관된 접합부, 게이트 산화물 층을 증착하기 위한 영역 및 트렌치의 측벽에서의 필드 절연 층 스텝(field insulating layer step)의 깊이를 자기 정렬시키는 단계를 포함하는 자기 정렬된 이중 산화물 UMOSFET 디바이스의 형성 방법에 관한 것이다.
도 1 내지 도 4는 본 발명의 방법에 따른 자기 정렬된 트렌치 게이트 UMOS 디바이스의 제조 동안의 다양한 단계에서의 구조물의 단면도,
도 5는 도 4의 자기 정렬된 트렌치 게이트 UMOS 디바이스를 사용한 자기 정렬된 이중 산화물 UMOSFET의 단면도.
도 1 내지 도 4에서, 본 발명의 방법이 UMOS 타입 디바이스 (10''')의 트렌치 측벽의 제조 동안 다양한 단계에서의 구조물의 단면도를 참조하여 설명된다. 게이트 산화물 층(50) 및 두꺼운 산화물 층(30)은 또한 산화물로 지칭되는 실리콘 이산화물로 구성된 절연층이다. 그러나, 낮은 유전 상수를 갖는 임의의 유전체도 사용될 수 있다.
일반적으로, 본 발명의 방법은 UMOS 디바이스의 트렌치 측벽(22,24)의 일부의 선택적 산화를 사용하며 P 채널 바디 도핑 영역(55a,55b,55c)을 형성하는 채널 주입부를 게이트(35a,35b)를 위한 선택적 산화 기하 구조에 대해서 자기 정렬시키는 단계를 포함한다. 바람직한 실시예에서, 다수의 에너지 레벨을 갖는 큰 경사 각도 주입 기술(a multiple-energy large angle tilt implant technique : LATid 기술)이 사용되어 트렌치 측벽(22,24) 상의 유전체 마스크(실리콘 질화물 층(40), 두꺼운 산화물 층(30))의 일부를 주입 및 손상시킬 뿐만 아니라 이 손상된 부분을 통해서 P 채널 도펀트를 주입하여 채널 형성을 위한 P 채널 바디 도핑 영역(55a,55b,55c)을 형성한다. 이렇게 형성된 구조물은 자기 정렬된 트렌치 게이트 UMOS 디바이스(10''')이며 이 디바이스에서 P 채널 바디 도핑 영역(55a,55b,55c)은 트렌치(20a)의 게이트 산화물/필드 산화물 필드 층 스텝(52a,52a') 및 트렌치(20b)의 게이트 산화물/필드 산화물 필드 층 스텝(52b,52b')에 자기 정렬된다. 얇은 게이트 산화물 층(50)은 각기 트렌치(20a,20b) 내의 폴리실리콘 영역(60a,60b)에 의해서 필드 플레이트되며 이로써 바디-드리프트 영역 접합부(Ja,Jb,Jc)에서 작은 전계가 형성된다. 두꺼운 필드 산화물(두꺼운 산화물 층(30))은 트렌치의 잔여 부분 내에서 사용되어 전압을 조절하는 특정한 양호한 "온" 저항 수치를 증가시킨다. 붕소의 LATid 프로세스 및 실리콘의 선택적 국부적 산화(LOCOS)가 사용되어 자기 정렬된 채널 바디 도핑 영역과 이와 연관된 바디-드리프트 영역 접합부, 게이트 산화물 층(50), 트렌치(20a)의 필드 층 스텝(52a,52a') 및 트렌치(20b)의 필드 층 스텝(52b,52b')을 형성한다.
도 1에 도시된 바와 같이, 여기에만 한정되지 않지만 반도체 또는 실리콘 기판과 같은 기판(12)을 제공한다. 기판(12)을 에칭하여 트렌치(20a,20b) 및 기판 메사(substrate mesa)(14a,14b,14c)를 형성하는데, 각 트렌치의 깊이는 대략 4 마이크론이다. 이어서, 각 트렌치(20a,20b)의 측벽(22,24) 및 바닥(26)과 기판 메사(14a,14b,14c)를 포함하여 에칭된 기판(12) 상에 두꺼운 열적 산화물 절연층(30)을 성장/증착시킨다. 이후에, 실리콘 질화물 층(40)을 두꺼운 산화물 층(30) 상에 부합적으로 증착하는데, 이렇게 형성된 두 층을 갖는 트렌치 에칭된 구조물(10)이 도 1에 도시되어 있다. 실리콘 질화물 층(40) 및 두꺼운 산화물 층(30)은 LOCOS 프로세스에서 사용되는 마스크 층이다.
예시적인 실시예에서, 두꺼운 산화물 층(30)의 두께는 대략 1200 Å 이다.
도 2에서, 트렌치 에칭된 구조물(10)의 상부 실리콘 질화물 층(40)을 LATid 기술을 사용하여 붕소(B)로 주입하고 이로써 생성된 구조물은 이후부터는 "자기 정렬된 구조물(10')"로 지칭된다. 평행한 화살표들(11B) 및 평행한 화살표들(11B')로 표시된 붕소의 주입은 화살표 1 또는 화살표 2로 표시된 경사 각도 α로 수행되며 화살표 N은 기판(12)의 표면에 대해 수직인 각도를 나타낸다.
이하에서 기술될 바와 같이, 다수의 에너지 레벨로 붕소를 주입하는 LATid 주입은 P 채널 바디 도핑 영역(55a,55b,55c)과 이와 연관된 각각의 바디-드리프트 영역 접합부(Ja,Jb,Jc)를 게이트 산화물 층을 증착하기 위한 영역(45a,45b,45c) 및 트렌치(20a,20b)의 측벽(22,24)에서의 필드 층 스텝(52a,52a',52b,52b')의 깊이 D에 동시에 또는 순차적으로 자기 정렬시킨다.
붕소의 LATid 주입은 붕소로 주입된 실리콘 질화물 층(40) 부분을 손상시키며 이로써 게이트 산화물 층(50)을 증착하기 위한 영역(45a,45b,45c)을 P 채널 바디 도핑 영역(55a,55b,55c)에 각기 자기 정렬시킨다. 이와 달리, 붕소의 LATid 주입은 실리콘 질화물 층(40)을 구조적으로 약화시켜서 이 약화된 부분의 에칭 레이트가 습식 화학 에천트 내에서 증가하게 한다. 이 습식 화학 에천트의 사용은 도 3을 참조하여 보다 상세하게 기술될 것이다. 붕소의 LATid 주입은 기판 메사(14a,14b,14c)의 상부 표면 위에서 발생한다. 또한, 경사 각도 α는 붕소가 트렌치(20a,20b) 내에서 측벽(22,24)을 따라서 사전결정된 깊이 D 만큼 주입되게 한다. 도시된 바와 같이, 화살표들(11B)의 화살표 5는 트렌치(20a)의 측벽(22)과 기판 메사(14a)의 접합부에 의해 규정된 모서리(18a)(도 1 참조)를 반드시 접하게 되어 있으며 트렌치(20a) 내에서 대략 깊이 D에서 트렌치(20a)의 측벽(24)을 따라 실리콘 질화물 층(40)과 교차하며 이를 통과한다. 이와 마찬가지로, 화살표(11B')의 화살표 5'는 트렌치(20b)의 측벽(24)과 기판 메사(14c)의 접합부에의해 규정된 모서리(18c)(도 1 참조)를 반드시 접하게 되어 있으며 트렌치(20b) 내에서 대략 깊이 D에서 트렌치(20b)의 측벽(22)을 따라 실리콘 질화물 층(40)과 교차하며 이를 통과한다.
평행한 화살표들(11B) 및 평행한 화살표들(11B')로 표시된 붕소의 LATid 주입은 트렌치(20a)의 측벽(24), 트렌치(20b)의 측벽(22), 기판 메사(14b)의 모서리(18b,18b') 및 기판 메사(14b)의 상부를 통해 수행된다. 그러나, 또한 붕소의 LATid 주입은 트렌치(20a)의 측벽(22), 트렌치(20b)의 측벽(24), 기판 메사(14a,14c)의 모서리(18a,18c) 및 기판 메사(14a,14c)의 상부를 통해서 수행될 수도 있다.
바람직한 실시예에서, 트렌치(20a,20b)의 측벽(22,24) 상으로의 주입은 수직 표면에 대해 웨이퍼를 연속적으로 회전시킴으로써 동시에 발생하여 3 차원 규모에서 완전한 360˚주입 범위를 획득할 수 있다. 웨이퍼가 180˚회전할 때, 주입은 메사(14b)의 좌측에서 메사(14b)의 우측으로 전환된다. 이와 달리, 웨이퍼가 수직 표면에 대해서 연속적으로 회전될 수 없다면, 사분면 주입 정지(quadrant implant stop) 또는 팔분면 주입 정지(octant implant stop)가 사용되어 360˚주입을 수행할 수 있다. 이러한 방법에서는 주입 회전은 연속적으로 수행되기 보다는 선택된 각도씩 단계별로 개별적으로 수행된다.
붕소의 LATid 주입은 다수의 에너지 레벨로 수행된다. 한 에너지 레벨은 실리콘 질화물 층(40)을 손상시키도록 최적화되다. 예시적인 실례에서, 붕소 주입의 경우, 10 내지 50 keV 범위의 에너지가 사용되어 실리콘 질화물 층(40)을 손상시킨다. 다른 에너지 레벨은 수직 트랜지스터(MOSFET)의 채널 바디 도핑 영역의 형성 시에 사용된다. 붕소의 고에너지 LATid 주입이 실리콘 질화물 층(40) 및 열적 산화물 층(30)을 통해 수행되어 P 채널 도펀트를 (150 내지 200 keV 범위의 에너지에서) 기판 메사(14a,14b,14c) 내부로 증착하여 채널을 형성한다. LATid 주입으로 붕소를 도핑함으로써 기판 메사(14a,14b,14c)의 상부에서 각기 P 채널 바디 도핑 (P 베이스) 영역(55a,55b,55c)을 형성한다. 또한, 이러한 P 베이스 영역(55a,55b,55c)의 도핑 농도는 각각의 기판 메사(14a,14b,14c)의 중앙 부분에서 가장 높다. 다수의 에너지 레벨로 붕소를 LATid 주입하는 것은 동시에 시작됨으로써 P 채널 도펀트가 실리콘 질화물 층(40)이 손상될 때 동시에 주입될 수 있다. 이와 달리, P 채널 도펀트를 주입하기 위한 에너지 레벨로 주입하는 단계와 실리콘 질화물 층(40)을 손상시키기 위한 에너지 레벨로 주입하는 단계는 순차적으로 수행될 수 있다. 그러나, 이 순차적인 경우에, 웨이퍼는 순차적인 주입 단계 사이에서 이 LATid 주입 시스템으로부터 분리되지 말아야 한다. 따라서, 동일한 경사 각도가 유지되며 자기 정렬의 무결성이 손상되지 않는다.
P 채널 도펀트를 증착하는 데 사용되는 붕소의 고 에너지 LATid 주입 및 마스크의 실리콘 질화물 층(40)을 손상시키는 데 사용되는 붕소의 LATid 주입은 트렌치(20a,20b) 및 기판 메사(14a,14b,14c)에 대해서 동일한 경사 각도 α로 수행되기 때문에, P 채널 바디 도핑 영역(55a,55b,55c)과 이들의 각각의 바디-드리프트 영역 접합부(Ja,Jb,Jc), 도 3에 도시된 바와 같은 게이트 산화물 층(50)을 증착하기 위한 영역(45a,45b,45c) 및 트렌치(20a,20b)의 필드 층 스텝(52a,52a',52b,52b')의깊이 D가 모두 자기 정렬된다.
본 명세서에서 개시된 실시예에서 P 채널 도펀트로 붕소를 사용하였지만, 구조적 이점을 손실하지 않는 아르곤과 같은 다른 종류의 물질이 사용될 수 있지만 여기에만 한정되는 것은 아니다. 보다 중요하게는, 채널 도펀트는 P 타입 도펀트로만 한정되는 것이 아니다. 대신에, N 타입 도펀트가 사용될 수 있다.
도 3에 도시된 바와 같이, 다수의 에너지 레벨로 붕소를 주입한 후에 습식 에칭을 사용하여 실리콘 질화물 층(40)의 손상된 영역 및 이 영역 하부에서 나란하게 배치된 산화물 층(30)의 부분을 자기 정렬된 구조물(10')로부터 제거하여 자기 정렬된 영역(45a,45b,45c)을 노출시킨다. 이와 달리, LATid로 붕소를 주입한 동안 손상되지 않은 질화물 층(30)의 영역에서는 어떤 에칭도 발생하지 않는다. 이렇게 습식 에칭된 구조물(10'')이 도 3에 도시되는데 이 도면은 선택적인 산화 성장을 하여서 게이트 산화물 층(55)을 형성하기 이전에 손상된 실리콘 질화물 층(40) 및 두꺼운 산화물 층(30)(이 두 층은 마스크 층임)을 제거한 후에 생성된 구조물이다.
이렇게 습식 에칭된 구조물(10'')은 두 습식 에칭 프로세스의 결과이다. 먼저, 다수의 에너지 레벨로 붕소를 LATid 주입한 후에(도 2 참조), 자기 정렬된 구조물(10')을 H3PO4로 습식 에칭하여 실리콘 질화물 층(40)의 손상된 구역을 제거하는데 손상을 받지 않았던 부분은 아주 근소하게 두께가 감소된다. 두번째로, 손상된 질화물 층(40)을 제거한 후에, 노출된 두꺼운 산화물 층(30)을 희석된 HF 용액으로 에칭하여 제거한다. 이로써, 게이트 산화물 층(50)을 증착하기 위한 자기 정렬된 영역(45a,45b,45c)이 노출된다. 도시된 바와 같이, 기판 메사(14a,14b,14c) 상에 존재하는 층(30,40) 및 트렌치(20a,20b)의 깊이 D까지 측벽(22,24)을 따라 존재하는 층(30,40)을 제거하였으며 이로써 생성된 구조물이 도 3에 도시된 바와 같은 구조물(10'')이다.
도 4에 도시된 바와 같이 게이트 산화물 층(50)을 형성하기 위해서 LOCOS 산화를 수행하는데 있어서 트렌치(20a,20b)의 측벽(22,24)을 따라 남아있는 질화물/산화물 이중 층 패턴을 마스크로서 사용한다. 쉽게 알 수 있을 바와 같이, 각각의 기판 메사(14a,14b,14c) 내부의 상부 부분의 점으로 표시된 영역은 각기 P 채널 바디 도핑 영역(55a,55b,55c)이며, 이는 손상된 마스크(30,40)를 통해 기판 메사(14a,14b,14c) 및 트렌치(20a,20b)의 측벽(22,24) 내부로 붕소를 다수의 에너지로 LATid 주입한 것의 결과이다. 질화물 층(40)의 손상된 영역은 붕소를 다수의 에너지 레벨로 LATid 주입함으로써 생성된 P 채널 바디 도핑 영역(55a,55b,55c) 아래에서 이와 나란하게 배치된 기판 메사(14a,14b,14c) 및 트렌치 측벽(22,24)의 표면 부분과 거의 동일하다. 따라서, P 채널 바디 도핑 영역(55a,55b,55c)과 나란하게 배치된 측벽(22,24)의 노출된 부분에서의 산화물/질화물 마스크 영역(30,40)의 스텝은 도 4에 도시된 바와 같이 필드 층 스텝(52a,52a',52b,52b')의 레지(ledge)의 기초가 되며 주입된 P 채널 바디 도핑 영역(55a,55b,55c) 및 이들의 각각의 바디-드리프트 영역 접합부(Ja,Jb,Jc) 및 영역(45a,45b,45c)과 자동적으로 자기 정렬된다.
도 4에 도시된 바와 같이, 도 3을 참조하여 상술된 바와 같은 습식 에칭 프로세스 동안 실리콘 질화물 층(40) 및 두꺼운 산화물 층(30)이 제거되었던 영역(45a,45b,45c)인 기판 메사(14a,14b,14c) 상의 영역 및 트렌치(20a,20b)의 깊이 D 까지 측벽(22,24)을 따라 존재하는 영역 상에서 실리콘 이산화물 게이트 유전체 층을 열적으로 성장시켜서 게이트 산화물 층(50)을 생성한다. 이와 달리, 기판 메사(14a,14b,14c) 상의 상부 영역 및 트렌치(20a,20b)의 깊이 D 까지 측벽(22,24)을 따라 존재하는 영역을 포함하는, P 채널 바디 도핑 영역(55a,55b,55c)과 부합적으로 나란하게 존재하는 표면 영역 상에서 게이트 산화물 층(50)을 생성할 수 있다.
이후에, 습식 에칭 프로세스를 사용하여 실리콘 질화물 층(40)의 남아 있는 부분을 트렌치(20a,20b)로부터 제거하여 게이트 층 및 필드 층 산화물 처리를 완료한다. 이 산화물은 필드 산화물 층이면서 깊이 D 아래에서 트렌치의 바닥을 라이닝하는 두께 T를 갖는 두꺼운 산화물 층(30)을 포함한다. 또한, 이 산화물은 P 채널 바디 도핑 영역(55a,55b,55c)과 부합적으로 나란하게 존재하면서 두께 T2 를 갖는 게이트 산화물 층(50)을 포함한다. 두께 T1은 두께 T2보다 크다. 따라서, 트렌치(20a)의 게이트 산화물/필드 산화물 필드 층 스텝(52a,52a') 및 트렌치(20b)의 게이트 산화물/필드 산화물 필드 층 스텝(52b,52b')이 바디-드리프트 영역 접합부(Ja,Jb,Jc)와 거의 정렬되게 생성된다.
다음에, 폴리실리콘 게이트 유전체를 트렌치(20a,20b) 내부에 부합적으로 증착하고 평탄화하여 각기 폴리실리콘 영역(60a,60b)을 생성하며 이로써게이트(35a,35b) 및 자기 정렬된 트렌치 게이트 UMOS 디바이스(10''')를 완성한다.
일반적으로, 산화 동안 붕소 소비가 발생하기 때문에 실리콘 이산화물 게이트 유전체를 산화 성장시키면 화살표들(11B,11B')로 표시된 모서리(cusp)들 부분의 표면에서는 붕소 도핑 농도가 떨어지게 된다. 따라서, 최고의 P 채널 도핑 농도는 각 기판 메사(14a,14b,14c)의 중앙 부분에서 존재하게 되며 이로써 어밸런치 항복 현상은 트렌치(20a,20b)의 모서리 부분보다도 각 기판 메사(14a,14b,14c)의 중앙 부분에서 발생하며 이는 바람직한 현상이다. 또한, 최고의 P 채널 도핑 농도가 각 기판 메사(14a,14b,14c)의 중앙 부분에 존재하기 때문에, 최고의 수직 전계는 중앙 부분에서 발생할 것이다. 따라서, 고전압 어밸런치 항복 현상은 트렌치의 모서리보다도 각 기판 메사(14a,14b,14c)의 중앙에서 시작되기 때문에 이는 디바이스의 강성(ruggedness)을 증가시킨다.
또한, 이렇게 생성된 자기 정렬된 트렌치 게이트 UMOS 디바이스(100''') 구조물은 게이트 산화물 성장 및 폴리실리콘 증착이 게이트를 생성하는 MOSFET 구조물 내에서 사용될 수 있다. 트렌치(20a,20b)의 측벽(22,24)을 따라 발생하는 선택적인 산화는 두 개의 산화물 두께(T1,T2)를 제공한다. 게이트 산화물 두께 T2는 채널 성능을 위해서 최적화되며 다른 산화물 두께 T1은 전압 조절을 위해서 최적화된다. 예시적인 실시예에서, 두께 T2는 최대 전압에 의존하지만 두께 T1을 선택하기 위한 양호한 범위는 600 내지 2000 Å(두꺼운 필드 산화물)이며 두께 T2의 범위는 100 내지 600 Å(얇은 게이트 산화물)이다. P 채널 도핑 영역은 필드 층 스텝에 대해 자기 정렬되어 채널 트랜스컨덕턴스를 증가시킨다. 트렌치MOSFET는 트렌치(20a)의 게이트 산화물/필드 산화물 층 스텝(52a,52a') 또는 트렌치(20b)의 게이트 산화물/필드 산화물 층 스텝(52b,52b')에 자기 정렬된다. 얇은 게이트 산화물 층(50)은 트렌치(20a,20b) 내에 각기 존재하는 폴리실리콘 영역(60a,60b)에 의해 필드 플레이트되며 이로써 바디-드리프트 영역 접합부(Ja,Jb,Jc)에서 작은 전계를 생성한다. 두꺼운 필드 산화물 층(30)은 트렌치의 바닥을 라이닝하는 필드 층을 생성하여 전압을 조절하는 특정한 양호한 "온" 저항 수치를 증가시킨다.
요약하자면, 그 상에 게이트 절연 층(50)이 증착된 영역(45a,45b,45c)과 트렌치의 측벽에서의 필드 층 스텝(52a,52a',52b,52b')의 깊이는 다수의 에너지 레벨로 채널 도펀트를 동시에 또는 순차적으로 주입함으로써 채널 바디 도핑 영역(55a,55b,55c) 및 이와 연관된 바디-드리프트 영역 접합부(Ja,Jb,Jc)의 정렬 및 형성과 함께 자기 정렬된다.
본 도면에서는 직사각형 트렌치가 도시되었지만, 본 발명의 방법은 이러한 형상의 트렌치로만 한정되는 것은 아니다. 트렌치(20a,20b)는 기판(12)의 표면에서 볼 때 정방형, 원형, 육방형, 스트라이프형일 수 있다.
또한, 자기 정렬된 트렌치 게이트 UMOS 디바이스(10''')는 (수직 방향으로의) 균일한 또는 균일하지 않은 메사 도핑 농도 구현과 함께 사용될 수 있는 자기 정렬된 이중 산화물 디바이스이다.
도 5에서, 도 4의 자기 정렬된 트렌치 게이트 UMOS 디바이스(10''')를 사용하는 자기 정렬된 이중 산화물 UMOSFET(100)이 도시되어 있다. 이 UMOSFET(100)는금속화에 의해서 얇아진 기판(12)과 접속하는 드레인(102)을 더 포함한다. 소스(104)는 P 채널 바디 도핑 영역(55a,55b,55c)의 표면 내부로 주입된 N+ 도핑된 아일랜드(104a,104a',104b,104b',104c,104c')를 포함하는 N 타입 소스(비소)이다. 이를 위해서 마스크는 기판 메사(14a,14b,14c)의 중앙 부분에서 구멍을 가지며 이로써 P 채널 바디 도핑 영역(55a,55b,55c)이 소스(104)로 단락될 수 있다. 유전체 아일랜드(106a,106b)를 증착하고 컨택트 마스크로 패터닝하여 각각의 게이트 폴리실리콘 영역(60a,60b)과 소스 확산/금속화 층(108) 간을 분리시킨다. 유전체 아일랜드(106a,106b)는 통상적으로 SiO2이며 이들은 각각 2000 내지 5000 Å 두께를 갖는다. 마지막으로, 소스 확산/금속화 층(108)은 1 마이크론보다 큰 두께를 가지며 컨택트 유전체 아일랜드(106a,106b) 및 실리콘 메사의 표면 위에 증착되어 N+ 도핑된 아일랜드(104a,104a',104b,104b',104c,104c')로의 소스 컨택트 및 P 채널 바디 도핑 영역(55a,55b,55c)으로의 컨택트를 제공한다.
본 발명은 N 채널 트랜지스터 또는 MOSFET의 형성으로만 한정되는 것은 아니며, P 채널 트랜지스터 또는 MOSFET 및 다른 디바이스가 주입 물질을 적절하게 선택함으로써 제조될 수 있다.
본 발명에 대한 수 많은 수정 및 변경이 본 기술 분야의 당업자에게는 가능하다. 따라서, 본 발명의 개시 내용은 본 발명을 수행하는 데 있어서 최상의 모드를 본 기술 분야의 당업자에게 설명하기 위해서 제안된 것으로서 예시적으로 해석되어야 한다. 본 구조물의 세부 사항은 본 발명의 범위 내에서 실질적으로 변경될 수 있으며 첨부된 청구 범위 내에 포함되는 모든 변경 사항을 사용할 시에는 그의 독점적 권리가 보호되어야 한다.

Claims (20)

  1. 자기 정렬된 이중 산화물 UMOSFET를 형성하는 방법에 있어서,
    측벽(22,24)과 바닥(26)을 갖는 트렌치(20a,20b)를 기판(12) 내부로 에칭하는 단계와,
    다수의 에너지 레벨로 채널 도펀트를 주입함으로써 각각의 바디-드리프트 영역 접합부(Ja,Jb,Jc)를 갖는 채널 바디 도핑 영역(55a,55b,55c), 게이트 절연 층(50)을 증착하기 위한 영역(45a,45b,45c) 및 상기 트렌치의 상기 측벽에서의 필드 절연 층 스텝(a field insulating layer step)(52a,52a',52b,52b')의 깊이를 자기 정렬시킴으로써 상기 트렌치(20a,20b) 내에 게이트(35a,35b)를 생성하는 단계와,
    소스(105) 및 드레인(102)을 형성하는 단계를 포함하는
    UMOSFET 형성 방법.
  2. 제 1 항에 있어서,
    제 1 두께를 갖는 절연층(30)을 포함하는 마스크(30,40)를 상기 기판(12) 상 및 상기 트렌치(20a,20b) 내에 증착하는 단계를 더 포함하며,
    상기 자기 정렬 단계는,
    상기 트렌치(20a,20b)의 상기 측벽(22,24)에 인접하는 기판 메사(asubstrate mesa)(14a,14b,14c) 내에 상기 마스크를 통해 제 1 에너지 레벨로 상기 채널 도펀트를 주입하여 그 내부에 상기 바디-드리프트 영역 접합부(Ja,Jb,Jc)를 갖는 상기 채널 바디 도핑 영역(55a,55b,55c)을 생성하는 단계와,
    제 2 에너지 레벨로 상기 채널 도펀트를 주입하여 상기 바디-드리프트 영역 접합부를 따라 상기 마스크(30,40)의 일부를 손상시키는 단계━상기 마스크의 손상된 부분이 상기 게이트 절연 층(50)을 증착하기 위한 상기 영역(45a,45b,45c) 및 상기 필드 절연 층 스텝(52a,52a',52b,52b')의 깊이를 규정함━를 포함하는
    UMOSFET 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 에너지 레벨로의 주입 단계 및 상기 제 2 에너지 레벨로의 주입 단계는 동일한 각도에서 동시에 발생하는
    UMOSFET 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 에너지 레벨로의 주입 단계 및 상기 제 2 에너지 레벨로의 주입 단계는 동일한 각도에서 순차적으로 발생하는
    UMOSFET 형성 방법.
  5. 제 2 항에 있어서,
    상기 채널 도펀트의 농도는 상기 기판 메사(14a,14b,14c)의 중앙 부분에서 가장 높은
    UMOSFET 형성 방법.
  6. 제 5 항에 있어서,
    상기 채널 바디 영역(55a,55b,55c)은 P 채널 도펀트로 도핑된
    UMOSFET 형성 방법.
  7. 제 2 항에 있어서,
    상기 두 주입 단계는 다수의 에너지 레벨을 갖는 큰 경사 각도 주입 기술(a multiple-energy large angle tilt implant technique)을 사용하여 수행되는
    UMOSFET 형성 방법.
  8. 제 2 항에 있어서,
    상기 마스크의 손상된 부분을 제거하여 상기 게이트 절연 층(50)을 증착하기위한 상기 영역(45a,45b,45c)을 규정하는 상기 채널 바디 도핑 영역(55a,55b,55c)의 주변부 표면을 노출시키고 이와 동시에 상기 바디-드리프트 영역 접합부(Ja,Jb,Jc)와 실질적으로 자기 정렬된 상기 측벽(22,24)의 깊이에서 상기 필드 절연 층 스텝(52a,52a',52b,52b')을 생성하는 단계와,
    상기 측벽(22,24) 상의 상기 필드 절연 층 스텝(52a,52a',52b,52b')으로부터 상기 채널 바디 도핑 영역(55a,55b,55c)의 상기 노출된 주변부 표면 위에 제 2 두께를 갖는 상기 게이트 절연 층(50)을 형성하는 단계━상기 제 2 두께는 채널 성능을 위해 최적화되며 상기 제 1 두께는 전압 조절을 위해서 최적화됨━와,
    상기 게이트 절연 층(50)과 상기 절연 층(30)과 접촉하는 폴리실리콘 영역(60a,60b)을 상기 트렌치 내에 형성하는 단계를 포함하는
    UMOSFET 형성 방법.
  9. 제 8 항에 있어서,
    상기 게이트 절연 층(50) 형성 단계는 실리콘의 국부적 산화 단계를 포함하는
    UMOSFET 형성 방법.
  10. 제 8 항에 있어서,
    상기 제거 단계는 상기 마스크(30,40)의 손상된 부분을 인산(phosphoric acid)으로 에칭하여 상기 실리콘 질화물 층(40)을 제거함으로써 상기 두꺼운 절연층(30)을 노출시키는 단계를 포함하는
    UMOSFET 형성 방법.
  11. 제 10 항에 있어서,
    상기 제거 단계는 상기 노출된 두꺼운 층(30)을 희석된 하이드로전 플로우르화 용액(HF 용액)으로 습식 에칭함으로써 상기 노출된 두꺼운 절연 층을 제거하는 단계를 더 포함하는
    UMOSFET 형성 방법.
  12. 제 11 항에 있어서,
    상기 마스크는 상기 두꺼운 절연 층(30) 상에 증착된 실리콘 질화물 층(40)을 포함하며,
    상기 제거 단계는 상기 게이트 절연 층(50)을 형성한 후에 상기 실리콘 질화물 층(40)의 나머지 부분을 제거하는 단계를 더 포함하는
    UMOSFET 형성 방법.
  13. 자기 정렬된 이중 산화물 UMOSFET 디바이스에 있어서,
    기판(12) 내에 형성된 측벽(22,24)과 바닥(26)을 갖는 트렌치(20a,20b)와,
    기판 메사(14a,14b,14c) 내에 형성된 바디-드리프트 영역 접합부(Ja,Jb,Jc)를 갖는 채널 바디 도핑 영역(55a,55b,55c)과,
    그 상에 게이트 절연 층(50)이 증착된 영역(45a,45b,45c)과 상기 트렌치(20a,20b)의 측벽(22,24)에서의 필드 절연체 층 스텝(52a,52a',52b,52b')의 깊이 D를 갖는 상기 트렌치(20a,20b) 내의 게이트(35a,35b)━상기 영역(45a,45b,45c) 및 상기 깊이 D는 다수의 에너지 레벨로 채널 도펀트를 주입함으로써 상기 채널 바디 도핑 영역(55a,55b,55c) 및 상기 바디-드리프트 영역 접합부(Ja,Jb,Jc)의 정렬 및 형성과 함께 자기 정렬됨━와,
    상기 채널 바디 도핑 영역(55a,55b,55c)에 접속된 소스(104)와,
    상기 기판(12)에 접속된 드레인(102)을 포함하는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  14. 제 13 항에 있어서,
    상기 다수의 에너지 레벨로 채널 도펀트를 주입하는 단계들은 동일한 각도에서 동시에 발생하는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  15. 제 13 항에 있어서,
    상기 다수의 에너지 레벨로 채널 도펀트를 주입하는 단계들은 동일한 각도에서 순차적으로 발생하는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  16. 제 13 항에 있어서,
    상기 바디-드리프트 영역 접합부(Ja,Jb,Jc)와 실질적으로 자기 정렬되는 상기 필드 절연 층 스텝(52a,52a',52b,52b')을 형성하는 레지(ledge)를 갖고 상기 바닥(16) 및 상기 측벽(22,24)의 기저부를 라이닝하는 필드 산화물 층(30)과,
    상기 트렌치(20a,20b) 내에 증착되어 상기 필드 산화물 층(30) 및 상기 게이트 산화물 층(50)과 접촉하는 폴리실리콘 영역(60a,60b)을 더 포함하는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  17. 제 16 항에 있어서,
    상기 게이트 산화물 층(50)은 상기 레지까지 아래로 상기 측벽(22,24)의 상부 부분을 따라서 그리고 상기 기판 메사(14a,14b,14c)의 상부 표면을 따라서 상기 채널 바디 도핑 영역(55a,55b,55c)과 나란하게 그 상에서 배치되며,
    상기 필드 산화물 층(30)은 제 1 두께를 가지며 상기 게이트 산화물 층(50)은 상기 제 1 두께보다 작은 제 2 두께를 갖는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  18. 제 17 항에 있어서,
    상기 제 2 두께는 채널 성능을 위해서 최적화되며 상기 제 1 두께는 전압 조절을 위해서 최적화되는
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  19. 제 13 항에 있어서,
    상기 채널 바디 영역(55a,55b,55c)은 P 채널 도펀트로 도핑된
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
  20. 제 19 항에 있어서,
    상기 채널 도펀트의 농도는 상기 기판 메사(14a,14b,14c)의 중앙 부분에서 가장 높은
    자기 정렬된 이중 산화물 UMOSFET 디바이스.
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