KR20040010237A - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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Abstract

레이저 빔을 이용하여 반도체막의 비 단결정 재료를 단결정 재료로 변환시키기 이전에, 반도체막 전체에 적어도 한 가지의 불순물을 도입한다. 그 다음, 비 단결정 반도체막에 레이저 빔을 조사하여, 반도체막을 결정화한다. 이 경우, 서로 다른 도전형의 트랜지스터들을 형성하는 데 사용되는 트랜지스터 형성 영역들 중 한 영역 내의 단결정 재료의 쿼시-레벨과, 그 다른 영역 내의 단결정 재료의 쿼시 레벨 간의 비는 0.5 : 1과 2.0 : 1 사이로 한다. 그 결과, 결정화 반도체막에 서로 다른 도전형의 트랜지스터들이 형성된다.

Description

박막 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 p형 박막 트랜지스터 및 n형 박막 트랜지스터의 제조 방법에 관한 것으로서, 특히, 레이저 조사 공정에 의한 박막 트랜지스터의 제조 방법에 관한 것이다.
종래, 비정질 실리콘에 엑시머 레이저(Excimer laser : EL)를 조사하여 어닐링함으로써 비정질 실리콘을 다결정 실리콘으로 변환시키는 기본적인 방법으로는 2 가지가 있었다. 이 2가지 방법 중 한 방법은, 사전에 불순물 원자를 주입하지 않은 비정질 실리콘(도핑되지 않은 비정질 실리콘)을 다결정 실리콘으로 변환시키는것이다. 이와 달리, 상기 2가지 방법 중 다른 방법은, 불순물 원자를 미리 도핑한 비정질 실리콘을 (P 채널 트랜지스터를 형성하기 위한) N형 비정질 실리콘층이나 (N 채널 트랜지스터를 형성하기 위한) P형 비정질 실리콘층이 되게 한 후, 엑시머 레이저를 조사하여 상기 실리콘층의 비정질 실리콘을 다결정 실리콘으로 변환시키는 것이다.
통상적으로, 다결정 실리콘으로 변환되는 비정질 실리콘의 결정화 속도는, 고상(solid phase) 확산원으로 사용되는 불순물 원자를 도핑할 때, 증가한다. 그러나, 상술한 방법을 사용하면, 다음과 같은 결과를 얻게 된다. 즉, 비정질 실리콘막을 불순물 원자로 도핑하여 N형 비정질 실리콘층으로 변환시키고, 이 실리콘층의 비정질 실리콘을 엑시저 레이저 빔의 조사로 다결정 실리콘으로 변환시키면, P 채널 트랜지스터의 임계 전압은 조정될 수 있으나, N 채널 트랜지스터의 임계 전압은 조정될 수 없다. 즉, 상술한 종래 방법에 의하면, N 채널 트랜지스터의 임계 전압의 변동이 크게 된다. 따라서, 소정의 범위값 이내의 임계 전압을 갖는 P 채널 트랜지스터를 형성하여도, N 채널 트랜지스터의 임계 전압의 변동으로 인해, P 채널 트랜지스터와 N 채널 트랜지스터는 서로 다른 레벨의 임계 전압을 갖게 되므로, 회로 설계상 실질적으로 처리하기 어려운 문제가 발생된다.
본 발명의 목적은, 임계 전압 레벨이 보다 적은 변동폭을 나타내는 P 채널 트랜지스터와 N 채널 트랜지스터를 포함하는 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터의 제조 방법은, 절연 기판 상에 비 단결정(non-single crystal) 반도체막을 적층하는 단계; 상기 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 단계; 상기 비 단결정 반도체막에 레이저 빔을 조사하여, 상기 비 단결정 반도체막의 비 단결정 재료를 단결정 재료로 변환시킴으로써, 결정화 반도체막을 형성하는 단계; 및 상기 결정화 반도체막에 서로 다른 도전형의 트랜지스터들을 형성하는 단계를 포함하며, 상기 서로 다른 도전형의 트랜지스터들 중 하나에 대응하는 단결정 재료의 쿼시-페르미(quasi-fermi) 레벨과 상기 서로 다른 도전형의 트랜지스터들 중 다른 하나에 대응하는 단결정 재료의 쿼시-페르미 레벨 간의 비를 0.5 : 1과 2.0 : 1 사이로 한다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계가, 상기 서로 다른 도전형의 트랜지스터들 중 하나에 대응하는 비 단결정 반도체막의 일부와 상기 서로 다른 도전형의 트랜지스터들 중 다른 하나에 대응하는 비 단결정 반도체막의 일부에, 어느 한 도전형의 불순물 원자를 주입하고, 이어서, 상기 서로 다른 도전형의 트랜지스터들 중 상기 다른 하나에 대응하는 상기 비 단결정 반도체막의 일부에 다른 도전형의 불순물 원자를 주입하는 단계를 포함하도록 구성될 수 있다. 대안으로서, 상기 방법은, 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계가, 상기 서로 다른 도전형의 트랜지스터들 중 하나에 대응하는 비 단결정 반도체막의 일부와 상기 서로 다른 도전형의 트랜지스터들 중 다른 하나에 대응하는 비 단결정 반도체막의 일부에 2가지 도전형 중 임의의 한 도전형의 불순물 원자를 주입하는 단계를 포함하도록 구성될 수 있다. 또한, 상기 방법은, 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계가, 상기 비 단결정 반도체막 상에 형성되는 보호막을 개재하여 상기 비 단결정 반도체막 전체에 상기 적어도 한 가지의 불순물을 주입하는 단계를 포함하고, 상기 비 단결정 반도체막에 레이저 빔을 조사하는 상기 단계가, 상기 비 단결정 반도체막에서 상기 보호막을 제거한 후, 상기 비 단결정 반도체막에 상기 레이저 빔을 조사하는 단계를 포함하도록 구성될 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 비 단결정 반도체막에 레이저 빔을 조사하여 비 단결정 반도체막의 비 단결정 재료를 단결정 재료로 변환함으로써 결정화 반도체막을 형성하는 상기 단계와, 상기 결정화 반도체막에 서로 다른 도전형의 트랜지스터들을 형성하는 상기 단계 사이에, 상기 결정화 반도체막에 대하여 플라즈마 처리 및 불활성 가스 분위기에서 290∼340℃ 범위의 온도로 열 처리를 행하는 단계를 더 포함한다.
도 1a는 박막 트랜지스터 기판의 단면도 및 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조 방법의 처리 공정의 일부를 처리 공정 순서대로 도시하는 도면.
도 1b는 박막 트랜지스터 기판의 단면도 및 도 1a에 도시된 공정에 후속하는 공정을 도시하는 도면.
도 1c는 박막 트랜지스터 기판의 단면도 및 도 1b에 도시된 공정에 후속하는 공정을 도시하는 도면.
도 2는 본 발명의 제1 실시예 내지 제3 실시예에 따른 박막 트랜지스터 기판의 다단계 조사 처리 방법을 도시하는 평면도로서, 박막 트랜지스터의 제조에 사각 형상의 레이저 조사가 사용되는 것을 예시하는 도면.
도 3a는 박막 트랜지스터 기판의 단면도 및 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법의 처리 공정의 일부를 처리 공정 순서대로 도시하는 도면.
도 3b는 박막 트랜지스터 기판의 단면도 및 도 3a에 도시된 공정에 후속하는 공정을 도시하는 도면.
도 3c는 박막 트랜지스터 기판의 단면도 및 도 3b에 도시된 공정에 후속하는 공정을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유리 기판
2 : 기초 산화막
3 : 비정질 실리콘막
4 : 보호 산화막
5 : 레지스트막
6 : 게이트 산화막
7 : P 채널 트랜지스터 형성 영역
본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 이하 상세히 설명한다. 도 1a∼도 1c는 액정 패널을 구성하는 TFT 기판의 단면도로서, 투명 절연 기판 상에 박막 트랜지스터를 제조하는 방법의 처리 공정의 일부를 처리 공정 순으로 도시한다. 또한, 도 2는 TFT 기판의 다단계 조사 공정 방법을 도시하는 평면도로서, 박막 트랜지스터의 제조에 사각 형상의 엑시머 레이저 조사가 이용되는 것을 예시한다.
먼저, 투명 절연 기판(1) 상에 절연막(2)을 개재하여 비정질 실리콘막(3)을 적층한다. 다음으로, N 채널 트랜지스터의 임계 전압을 조정하기 위한 불순물(예를 들면, 보론(boron : 붕소))을, 절연막(4)을 개재하여 비정질 실리콘막(3) 전체에 주입한다 (도 1a 참조).
후속하여, 비정질 실리콘막(3) 상에 레지스트막을 도포하고, 레지스트막(5)의 내부에 개구를 형성하도록 노광 및 현상한다. 레지스트막(5)을 마스크로서 이용하여, 비정질 실리콘막(3)의 소정의 부분에, P 채널 트랜지스터의 임계 전압을 조정하기 위한 인 불순물을 주입한다 (도 1b 참조). 이어서, 레지스트막(5)과 절연막(4)을 제거하고, 비정질 실리콘막(3)을 엑시머 레이저 조사에 노출시켜, 상기 막(3)의 비정질 실리콘이 다결정 실리콘으로 변환될 수 있게 한다 (도 1c 참조).
상술한 바와 같이, 막(3)의 비정질 실리콘을 엑시머 레이저 조사에 의해 다결정 실리콘으로 변환시키기 이전에, 후속 공정들에서 트랜지스터를 형성하는 데 사용될 비정질 실리콘막(3) 전체에 불순물 원자를 주입하여, 비정질 실리콘막(3) 전체에 걸쳐 페르미 레벨을 미리 거의 균일하게 해 둔다. 이러한 공정은, 비정질 실리콘막(3)의 표면과 계면에서 발생하는 댕글링 본드(dangling bond)에 의한 국부적 레벨(localized level)이 감소되어, 비정질 실리콘막 전체에 걸쳐 페르미 레벨이 균일하게 될 수 있도록 작용하기 때문에, 막(3)의 비정질 실리콘이 엑시저 레이저 빔에 의해서 다결정 실리콘으로 변환될 때, N 채널 트랜지스터의 임계전압의 변동과 P 채널 트랜지스터의 임계 전압의 변동이 서로 거의 같은 수준으로 감소될 수 있다. 도 1a∼도 1c를 참조하여, 본 발명에 따른 박막 트랜지스터의 제조 방법에대해 보다 상세히 설명한다.
유리 기판(1) 상에, SiO2로 이루어지고, 두께가 약 300㎚인 기초 산화막(2)을 형성하고, 이 기초 산화막(2) 상에, LP-CVD 혹은 PE-CVD에 의해 비정질 실리콘막(3)을 약 60㎚의 두께로 형성한다. PE-CVD에 의해 형성된 비정질 실리콘막(3)을 탈수소 처리하여, 비정질 실리콘막(3)의 수소 함유량을 1 중량％ 이하로 한다. 이어서, 비정질 실리콘막(3) 상에, SiO2의 보호 산화막(4)을 약 50㎚의 두께로 형성하고, 비정질 실리콘막(3) 전체에 보론 이온을 50keV의 에너지와 7E12/㎠의 도즈량으로 주입한다 (도 1a).
다음으로, 레지스트막(5)을 약 2㎛의 두께로 기판 표면 전체에 도포하고, P 채널 트래지스터 형성 영역에 대응하는 레지스트막 부분만을 제거하도록 노출 및 현상한다. 레지스트막(5)을 마스크로서 이용하여, 인 이온을 90keV의 에너지와 1.0E13/㎠의 도즈량으로 비정질 실리콘막(3)에 주입한다 (도 1b 참조). 그 다음, 에칭으로, 레지스트막(5)을 제거하고, 보호 산화막(4)을 제거한다. 이어서, 150㎜ ×350㎛의 사각 형상의 엑시머 레이저 스폿(spot)(이것의 에너지 밀도는 미결정화 에너지 밀도의 85％이고, 하나의 사각 형상의 레이저 스폿과 다른 사각 형상의 레이저 스폿이 서로 오버랩되는 영역과 하나의 사각 형상의 레이저 스폿의 영역의 비는 90％임)을 이용하여, 막(3)의 비정질 실리콘을 다결정 실리콘으로 변환시킨다 (도 1c).
이러한 경우, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막의 불순물농도는 약 4E17/㎤이고, 쿼시-페르미 레벨은 0.443eV이며, P 채널 트랜지스터 형성 영역 내의 비정질 실리콘막의 불순물 농도는 약 1.7E17/㎤이고, 쿼시-페르미 레벨은 0.421eV이며, N 채널 트랜지스터 형성 영역의 쿼시-페르미 레벨과 P 채널 트랜지스터 형성 영역의 쿼시-페르미 레벨의 비는 1.05 : 1이다.
상술한 조건 하에서, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막과 P 채널 트랜지스터 형성 영역(7) 내의 비정질 실리콘막의 표면 및 계면에서 발생하는 댕글링 본드들의 스펙트럼에서의 하전 상태들은 거의 동일하게 된다. 그러므로, 도핑된 비정질 실리콘이 보다 고속으로 고상 성장할 수 있게 하는 유리한 메커니즘을 알아낸 것이다. 그 결과, 비정질 실리콘막(3)의 표면 및 계면에서 발생하는 댕글링 본드에 의한 국부적 레벨이 감소되어, N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)가, 종래 기술에 따라 형성된 N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)의 거의 절반이 되도록 즉, 0.18V에서 0.11V로, 0.25V에서 0.14V로 각각 감소될 수 있게 한다.
본 실시예에 있어서, 비정질 실리콘막 전체에 보론 이온 대신 인 이온을 주입하고, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막에 인 이온 대신 보론 이온을 주입한 다음, 엑시머 레이저를 이용하여 막의 비정질 실리콘을 다결정 실리콘으로 변환시켜도, 상술한 절차로부터 얻게 되는 효과와 마찬가지의 유리한 효과를 얻을 수 있음은 물론이다. 또한, 실리콘층(즉, 비정질 실리콘막과 다결정 실리콘막)의 오염을 방지하기 위해서 산화막(4)을 형성하지만, 실리콘층이 오염될 염려가 없거나, 실리콘층의 오염이 심각한 문제를 일으키지 않는 경우에는, 막 구성에서 산화막(4)을 제외해도 된다.
다음으로, 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
제1 실시예에 따른 방법은 비정질 실리콘막에 서로 다른 도전형의 2가지 불순물 원자를 주입하고, 이 비정질 실리콘막의 비정질 실리콘을 엑시머 레이저에 의해 다결정 실리콘으로 변환시키는 단계를 포함한다. 즉, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막에 보론 이온을 주입하고, P 채널 트랜지스터 형성 영역 내의 비정질 실리콘막에 보론 이온과 인 이온 둘 모두를 주입한다. 그러나, 비정질 실리콘막에 한 가지 불순물을 주입하고, 이 비정질 실리콘막의 비정질 실리콘을 엑시머 레이저를 이용하여 다결정 실리콘으로 변환시키는 단계를 포함하는 방법에 의해서도, 제1 실시예에 따른 방법에 의한 효과와 마찬가지의 유리한 효과를 얻게 된다.
도 3a∼도 3c를 참조하여, 제2 실시에에 따른 박막 트랜지스터의 제조 방법을 설명한다.
먼저, 유리 기판(1) 상에, SiO2로 이루어지고, 두께가 약 300㎚인 기초 산화막(2)을 형성하고, 이 기초 산화막(2) 상에, LP-CVD 혹은 PE-CVD에 의해 비정질 실리콘막(3)을 약 60㎚의 두께로 형성한다. PE-CVD에 의해 형성된 비정질 실리콘막(3)을 탈수소 처리하여, 비정질 실리콘막(3)의 수소 함유량을 1 중량％ 이하로 한다. 이어서, 비정질 실리콘막(3) 상에, SiO2로 이루어진 보호 산화막(4)을약 50㎚의 두께로 형성하고, 비정질 실리콘막(3) 전체에, (N 채널 트랜지스터의 임계 전압을 조정하기 위한) 예컨대, 보론 이온을 50keV의 에너지와 7E12/㎠의 도즈량으로 주입한다 (도 3a).
그 다음, 에칭으로 보호 산화막(4)을 제거하고, 150㎜ ×350㎛의 사각 형상의 엑시머 레이저 스폿(이것의 에너지 밀도는 미결정화 에너지 밀도의 85％이고, 하나의 사각 형상의 레이저 스폿과 다른 사각 형상의 레이저 스폿이 서로 오버랩되는 영역과 하나의 사각 형상의 레이저 스폿의 영역의 비는 90％임 : 도 2 참조)을 이용하여 막(3)의 비정질 실리콘을 다결정 실리콘으로 변환시킨다 (도 3b). 이러한 경우, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막의 불순물 농도는 약 4E17/㎤이고, 쿼시-페르미 레벨은 0.443eV이며, P 채널 트랜지스터 형성 영역(7) 내의 비정질 실리콘막의 불순물 농도는 N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막의 불순물 영역과 동일하고, N 채널 트랜지스터 형성 영역의 쿼시-페르미 레벨과 P 채널 트랜지스터 형성 영역의 쿼시-페르미 레벨의 비는 1 : 1이다. 상술한 조건 하에서, N 채널 트랜지스터 형성 영역 내의 비정질 실리콘막과 P 채널 트랜지스터 형성 영역 내의 비정질 실리콘막의 표면 및 계면에서 발생하는 댕글링 본드들의 스펙트럼에서의 하전 상태들은 서로 완전히 동일하다. 그러므로, 도핑된 비정질 실리콘이 보다 고속으로 고상 성장할 수 있게 하는 유리한 메커니즘을 알아낸 것이며, 그 결과, 비정질 실리콘막(3)의 표면 및 계면에서 발생하는 댕글링 본드에 의한 국부적 레벨이 감소된다.
엑시머 레이저를 이용하여 막(3)의 비정질 실리콘을 다결정 실리콘으로 변환시킨 후, 게이트 산화막(6)을 약 50㎚의 두께로 형성하고, 그 위에 레지스트막(5)을 약 2㎛의 두께로 도포하며, P 채널 트랜지스터 형성 영역에 대응하는 레지스트막 부분만을 제거하도록 노출 및 현상시킨다. P 채널 트랜지스터의 임계 전압을 조정하기 위한 인 이온을 막(3)에 90keV의 에너지와 1.0E13/㎠의 도즈량으로 주입한다 (도 3c 참조). 이는, 상술한 바와 같이 형성된 N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)가, 종래 기술에 따라 형성된 N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)의 거의 절반이 되도록 즉, 0.18V에서 0.11V로, 0.25V에서 0.14V로 각각 감소될 수 있게 하는 것이다.
본 실시예에 있어서도, 비정질 실리콘막 전체에 보론 이온 대신 인 이온을 주입하고, N 채널 트랜지스터 형성 영역의 비정질 실리콘막에 인 이온 대신 보론 이온을 주입한 다음, 엑시머 레이저를 이용하여 막의 비정질 실리콘을 다결정 실리콘으로 변환시켜도, 상술한 절차로부터 얻게 되는 효과와 마찬가지의 유리한 효과를 얻을 수 있음은 물론이다. 또한, 실리콘층(즉, 비정질 실리콘막과 다결정 실리콘막)의 오염을 방지하기 위해서 산화막(4)을 형성하지만, 실리콘층이 오염될 염려가 없거나, 실리콘층의 오염이 심각한 문제를 일으키지 않는 경우에는, 막 구성에서 산화막(4)을 제외해도 된다. 또한, 인 이온을 주입하기 이전에 형성되는 게이트 산화막(6)은 상술한 공정과 다른 공정에서 형성되는 산화막으로 대체될 수 있고, 적용 요건에 따라서는 형성하지 않아도 된다.
다음으로, 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법을 상세히 설명한다. 제3 실시예에 따른 N 채널 트랜지스터 및 P 채널 트랜지스터의 제조 방법은, 제1 실시예 및 제2 실시예에 따른 방법에 의해서, 비정질 실리콘막(3)의 비정질 실리콘을 다결정 실리콘으로 변환시키는 단계; 이 비정질 실리콘막(3) 상에 게이트 절연막을 형성하는 단계; 그 위에 게이트 전극을 형성하는 단계; 게이트 전극을 마스크로서 이용하여 비정질 실리콘막(3)에 불순물 원자를 주입함으로써, 다결정 실리콘막에 소스 영역/드레인 영역을 형성하는 단계; 다결정 실리콘막(3)과 게이트 전극을 피복하도록 층간 절연막을 형성하는 단계; 층간 절연막의 소정의 부분에 개구를 형성하는 단계; 개구를 통해서 트랜지스터 소자와 다른 소자 간의 전기적 접속을 제공하기 위한 상호 접속선을 형성하는 단계; 상호 접속선을 피복하고, 개별 소자들의 표면을 보호하도록 보호 절연막을 형성하는 단계; 소자들이 집적된 유리 기판에 최종 플라즈마 처리를 행하는 단계; 및 소자들이 집적된 유리 기판에 290∼340℃의 온도로 열 처리하여, N 채널 트랜지스터 및 P 채널 트랜지스터를 형성하는 단계를 포함한다. 이러한 경우, 상술한 열 처리는 아르곤을 포함하는 가스와 같은 불활성 가스 분위기에서 실행하는 것이 바람직하다. 대안으로는, 진공 이외의 분위기에서 열 처리를 실행하는 경우라면, 수소를 포함하는 가스와 같은 분위기에서 열 처리를 실행하는 것이 바람직하다. 본 실시예에 따른 방법에 의하면, 트랜지스터와 외부 간의 전기적 접속을 제공하기 위한 상호 접속선을 형성하고, 이 층간 접속선을 피복하기 위한 보호 절연막을 형성하며, 유리 기판에 대해 최종 플라즈마 처리와 함께 290∼340℃ 범위의 온도로 열 처리함으로써, N 채널 트랜지스터 및 P 채널 트랜지스터를 형성한다. 그러나, 본 실시예에 따른 방법에 의하면, 상술한 절차에만 한정되는 것이 아니라, 예컨대, 트랜지스터와 외부 간의 전기적 접속을 제공하기 위한 상호 접속 선을 피복하는 보호 절연막을 적층하지 않고, 소자들이 집적된 유리 기판에 최종 플라즈마 처리를 행하고, 290∼340℃의 온도로 열 처리를 행함으로써, N 채널 트랜지스터 및 P 채널 트랜지스터를 형성할 수 있음은 물론이다.
제3 실시예에 따른 방법에 의하면, 비정질 실리콘막의 비정질 실리콘을 다결정 실리콘으로 변환시키는 것 뿐만 아니라, 비정질 실리콘막에 도핑되는 불순물 원자는 비정질 실리콘막의 표면 및 계면에서 발생하는 댕글링 본드를 차단하도록 작용하여, 비정질 실리콘막(3)의 표면 및 계면에서 발생하는 댕글링 본드에 의한 국부적 레벨이 감소된다. 이는, N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)가 각각 0.18V에서 0.09V로, 0.25V에서 0.09V로 크게 감소될 수 있게 한다.
비정질 실리콘을 290℃ 이하의 온도에서 열 처리하면, 고상 확산은 거의 발생되지 않는다. 즉, N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동이 감소되는 범위가 적어지게 된다. 그리고, 비정질 실리콘을 350℃ 이상의 온도 혹은 진공 분위기에서 열 처리하면, 비정질 실리콘으로부터 수소가 빠져나가 버려서, 비정질 실리콘막의 표면 및 계면에서 발생하는 댕글링 본드에 의한 국부적 레벨이 증가하게 되므로, 트랜지스터들의 임계 전압의 변동이 증가되어 바람직하지 못하다. 최종 플라즈마 처리 이전에 고상 확산을 이용하면, 고상 확산의 장점이 반감하게 되므로, 최종 플라즈마 처리의 완료 이후에 열 처리를 실행하여야 한다.
이상 설명한 바와 같이, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 투명 절연 기판 상의 반도체 박막 전체에 제1 도전형의 불순물 원자를 주입하여, 제1 도전형의 불순물 원자로 도핑된 반도체 박막을 형성하는 단계; 및 반도체 박막 중, 후속 공정에서 제1 도전형의 트랜지스터를 형성하는 데 사용될 부분에 제2 도전형의 불순물 원자를 도핑하는 단계를 포함한다. 즉, 본 발명에 따른 방법은, 반도체 박막의 비정질 실리콘이 레이저에 의해서 다결정 실리콘으로 변환되기 이전에, 적어도 한 가지의 불순물을 반도체 박막 전체에 도입하는 데 특징이 있다. 이는, 제1 도전형의 트랜지스터를 형성하기 위한 트랜지스터 형성 영역의 쿼시 페르미 레벨과 제2 도전형의 트랜지스터를 형성하기 위한 트랜지스터 형성 영역의 쿼시 페르미 레벨 간의 비가 0.5 : 1과 2.0 : 1 사이가 될 수 있게 한다. 또한, N 채널 트랜지스터 형성 영역과 P 채널 트랜지스터 형성 영역 내의 반도체 막들의 표면 및 계면에서 발생하는 댕글링 본드들의 스펙트럼에서의 하전 상태들은 거의 동일하게 된다. 그러므로, 비정질 실리콘이 고상 성장할 수 있게 하는 유리한 메커니즘을 밝혀낸 것이다. 그 결과, 비정질 실리콘막 내의 국부적 레벨이 감소되어, N 채널 트랜지스터와 P 채널 트랜지스터의 임계 전압의 변동의 표준 편차(σ)가 상당히 감소되게 할 수 있다.

Claims (6)

  1. 박막 트랜지스터의 제조 방법에 있어서,
    절연 기판 상에 비 단결정(non-single crystal) 반도체막을 적층하는 단계;
    상기 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 단계;
    상기 비 단결정 반도체막에 레이저 빔을 조사하여, 상기 비 단결정 반도체막의 비 단결정 재료를 단결정 재료로 변환시킴으로써, 결정화 반도체막을 형성하는 단계; 및
    상기 결정화 반도체막에 서로 다른 도전형의 트랜지스터들을 형성하는 단계
    를 포함하고,
    상기 서로 다른 도전형의 트랜지스터들 중 하나에 대응하는 단결정 재료의 쿼시-페르미(quasi-fermi) 레벨과 상기 서로 다른 도전형의 트랜지스터들 중 다른 하나에 대응하는 단결정 재료의 쿼시-페르미 레벨 간의 비를 0.5 : 1과 2.0 : 1 사이로 하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계는, 상기 서로 다른 도전형의 트랜지스터들 중 하나에 대응하는 상기 비 단결정 반도체막에 어느 한 도전형의 불순물 원자를 주입하고, 이어서, 상기 서로 다른 도전형의 트랜지스터들 중 다른 하나에 대응하는 상기 비 단결정 반도체막에 다른도전형의 불순물 원자를 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계는, 상기 비 단결정 반도체막의 전체에 2가지 도전형 중 임의의 한 도전형의 불순물 원자를 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 비 단결정 반도체막 전체에 적어도 한 가지의 불순물을 주입하는 상기 단계는, 상기 비 단결정 반도체막 상에 형성되는 보호막을 개재하여 상기 비 단결정 반도체막 전체에 상기 적어도 한 가지의 불순물을 주입하는 단계를 포함하고,
    상기 비 단결정 반도체막에 레이저 빔을 조사하는 상기 단계는, 상기 비 단결정 반도체막에서 상기 보호막을 제거한 후, 상기 비 단결정 반도체막에 상기 레이저 빔을 조사하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 비 단결정 반도체막을 결정화하여 결정화 반도체막을 형성하는 상기 단계와, 상기 결정화 반도체막에 서로 다른 도전형의 트랜지스터들을 형성하는 상기 단계 사이에, 상기 결정화 반도체막에 대하여 플라즈마 처리 및 290∼340℃ 범위의 온도로 열 처리를 행하는 단계
    를 더 포함하는 박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 열 처리는 불활성 가스 분위기에서 행하여지는 박막 트랜지스터의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890270B2 (ja) * 2002-07-19 2007-03-07 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
US7208401B2 (en) * 2004-03-12 2007-04-24 Hewlett-Packard Development Company, L.P. Method for forming a thin film
TWI285059B (en) * 2005-04-15 2007-08-01 Au Optronics Corp Fabrication method for organic electroluminescent element comprising an LTPS-TFT
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법
JP2009260268A (ja) * 2008-03-25 2009-11-05 Advanced Lcd Technologies Development Center Co Ltd 脱水素処理方法および結晶質シリコン膜の形成方法
CN104882486B (zh) * 2015-04-29 2016-03-09 广州新视界光电科技有限公司 高迁移率、高稳定性金属氧化物薄膜晶体管及其制备工艺
US9613805B1 (en) * 2015-12-11 2017-04-04 Infineon Technologies Ag Method for forming a semiconductor device
WO2024193469A1 (zh) * 2023-03-21 2024-09-26 深超光电（深圳）有限公司 显示装置、led模块及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003848B1 (ko) * 1991-10-17 1997-03-22 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조방법
JPH05166839A (ja) 1991-10-17 1993-07-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5707746A (en) * 1992-09-25 1998-01-13 Sharp Kabushiki Kaisha Thin film transistor device with advanced characteristics by improved matching between a glass substrate and a silicon nitride layer
JPH06196704A (ja) 1992-09-25 1994-07-15 Sharp Corp 薄膜半導体装置
JP2948436B2 (ja) 1993-03-12 1999-09-13 ローム株式会社 薄膜トランジスタおよびそれを用いる液晶表示装置
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6165876A (en) * 1995-01-30 2000-12-26 Yamazaki; Shunpei Method of doping crystalline silicon film
JPH1012889A (ja) * 1996-06-18 1998-01-16 Semiconductor Energy Lab Co Ltd 半導体薄膜および半導体装置
JP3942701B2 (ja) 1997-09-03 2007-07-11 株式会社半導体エネルギー研究所 表示装置の作製方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100333276B1 (ko) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 ｔｆｔ 및 그 제조방법
JP4785229B2 (ja) 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002107760A (ja) 2000-09-29 2002-04-10 Toshiba Corp 液晶表示装置の製造方法
US7078322B2 (en) * 2001-11-29 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor
JP3890270B2 (ja) * 2002-07-19 2007-03-07 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법

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JP3890270B2 (ja) 2007-03-07
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US7271041B2 (en) 2007-09-18

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