KR20020068365A - 분극 유발 전하를 줄인 고효율 광방출기 - Google Patents

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Abstract

극성 방향으로 성장된 결정층(2-7)을 갖는 반도체 광방출기에서 자발적으로발생하는 분극 유발 전기장은 그 방출기의 동작 효율 및 캐리어 제한을 개선하기 위하여 줄어들거나, 삭제되거나, 반전된다. 이것은 인접한 결정층(2-7)의 재료 성분의 차이를 줄이고, 분극 유발 전하를 방해하는 공간 전하 및 준전계를 발생하기 위하여 하나 이상의 층들을 그레이딩하고, 분극 유발 전하들과 반대의 전하 상태로 이온화하는 다양한 불순물을 반도체에 포함하고, 대전된 원자층의 순서를 바꾸고, 그 디바이스에서 n형 및 p형층의 성장 순서를 바꾸고, 균일한 활성 영역 대신에 다층 방출 시스템을 적용하며, 그 재료의 평면내 격자 상수를 변경하는 것에 의해 수행된다.

Description

분극 유발 전하를 줄인 고효율 광방출기{HIGH EFFICIENCY LIGHT EMITTERS WITH REDUCED POLARIZATION-INDUCED CHARGES}
대부분의 반도체 광 방출기는 2개의 클래딩층(cladding layers)사이에 성장된 활성층 또는 광발생층을 포함하는 이중 헤테로 접합 구조를 갖는다. 그 다양한 이중 헤테로 접합 구조층은 하나 이상의 재료로 만들어진다. 하나의 클래딩층은 자유전자를 과잉 함유하는 n형이고, 다른 하나는 홀을 과잉 함유하는 p형이다. 일반적으로, 클래딩층들은 활성층보다 큰 밴드갭을 갖는다. 이것에 의해 주입된 전자 및 홀들은 활성층의 범위 내로 제한됨으로써, 활성층의 범위 내로 공간을 제한하여 자유 캐리어의 효율적인 재결합을 촉진시켜 광을 발생한다. 또한, 레이저 다이오드(LD) 방출기도 개별적인 광 제한층을 갖는데, 이 제한층은 통상적으로 이중 헤테로 접합 구조를 둘러싸는 균일한 광역 밴드갭을 갖는 재료로 구성된다. 이중 헤테로 접합 구조 반도체 디바이스는 O'Shea 등의 간행물[Introduction to Lasers and Their Applications, Addison Wesley Publishing Company, December 1978, pages 166-167]을 포함하는 많은 간행물에 개시된다.
이러한 구조에서, 분극 유발 전하들은 그 재료 성분이 그 기본 결정 구조의 극성 방향으로 변할 때 발생한다. 극성 방향은 그 결정의 분극 벡터()에 직교하지 않는 임의 결정 방향으로 정의된다. 이것은 특히 결정 결합이 본래 방향성이고 균일하게 이온성이 작은 재료, 예컨대, 3-5족 반도체 또는 2-4족 반도체에 대하여 정확하게 일치한다. 이러한 전하들은 격자 부정합 재료, 다른 재료들의 이온 결합 세기의 차이에 의한(자발적인) 조성물 또는 이들의 조합의 경우에 변형(압전)과 관련될 수 있다. 이 유발 전하들은 자유 캐리어에 대해 외부장(external fields)과 동일한 효과를 갖는 전기장 또는 퍼텐셜 기울기를 발생한다. 이 현상은 Bernardini 등의 간행물["Spontaneous polarization and piezoelectric constants of Ⅲ-Ⅴ nitrides"American Physical Society Journal, Physics Review B, Vol. 56, No. 16, 1997, pages R10 024 to R10 027]과, Takeuchi 등의 간행물["Quantum-Confined Stark Effect due to Piezoelectric Fields in GaInN Strained Quantum Wells" Japanese Journal of Applied Physics, Vol. 36 Part 2, No.4, 1997, pages L382-L385]을 포함하는 많은 간행물에 개시된다. 그러한 외부장의 크기는 Bykhovski 등의 간행물["Elastic strain relaxation and piezo-effect in GaN-AIN, Gan-AlGaN and GaN-InGaN superlattices", Journal of Applied Physics, Vol. 81, No. 9, 1997, Pages 6332-6338]에서 결정의 극성 표면에 성장한 질화물 헤테로 접합 구조에 대하여 2.5 ×106V/㎝ 만큼 높아지는 것으로 평가되었다.
분극 유발 전하들은 결정 극성 표면에 성장한 헤테로 접합 구조의 전기적인 특성을 고찰하는 경우에 고려되어야 한다. 우르짜이트(Wurtzite) GaN 결정의 경우에 0001 방향 또는 Zincblende GaAs 결정의 경우에 111 방향으로 성장된 결정층은 결정 극성 표면의 2가지 예이다. 우르짜이트 구조의 브라바이스 격자(Bravais lattice)는 일반적으로 c-축 또는 0001 방향으로 라벨을 붙인 6변에 수직인 축을 갖는 육방정계이다. 이 축을 따르는 구조는 정육각형으로 구축된 동일 원소(예컨대, 모든 갈륨 또는 모든 질소)의 일련의 원자층으로 간주될 수 있다. 이러한 균일성때문에, 각 층(또는 표면)은 분극되고, 양전하 또는 음전하를 보유하여, 그 원자층 양단에 쌍극을 발생한다. 각 층의 전하 상태는 그것의 구성 원자에 의존한다. 다양한 성장 방향을 갖는 결정면의 다른 예들은 Streetman의 저서[Solid State Electronic Devices, 2nd ed., Prentice-Hall, Inc., 1980, pages 1-24]와, Shuji Nakamura 등의 저서["The Blue Laser Diode, GaN Based Light Emitters and Lasers,"Springer, 1997, pages 21-24]에서 찾을 수 있다.
최근까지, 광방출 헤테로 접합 구조의 활성 영역 및 클래핑 영역과 관련된 내부 분극장은 중대한 문제를 발생하지 않는다. 그 이유는 많은 설정 Al-Ga-In-As-P 재료 시스템에 기초한 발광 다이오드(LEDs)가 통상적으로 무극성 결정 표면(특히 011 zincblende 표면)에 성장되기 때문이다. 그러나, 최근에는 높은 극성 표면이 있는 우르짜이트 결정의 0001 방향을 따라 대부분 성장되는 Al-Ga-In-N("질화물")재료 시스템에 기초한 광방출기에서 주목할만한 연구가 있어 왔다. 그럼에도 불구하고, 질화물 이중 헤테로 접합 구조는 종래의 무극성 설계를 따르고 있다.
도 1a는 극성 방향으로 성장된 통상적인 종래의 질화물 이중 헤테로 접합 구조 반도체를 개략적으로 도시하는 단면도이다. 이 도면의 기판층(1)은 첨정석(尖晶石) (MgAl2O4), 사파이어(Al2O3), SiC(6H, 4H, 3C를 포함), ZnS, ZnO, GaAS, AlN 및 GaN을 포함하는 질화물 반도체를 성장하는데 적합한 임의 재료로 될 수 있다. 그 기판 두께는 통상적으로 100㎛ 내지 1㎜ 범위내에 있다. 기판(1)위의 버퍼층(2)은 AIN, GaN, AlGaN 등으로 형성될 수 있다. 이 버퍼층은 기판(1)과 그 위에 놓인 전도성 접촉층(3)사이에 격자 부정합이 발생할 확률을 높인다. 그러나, 버퍼층(2)은 질화물 반도체와 대략 같은 격자 상수를 기판이 갖는 경우에 생략될 수 있다. 또한, 버퍼층(2)은 몇몇 질화물 성장 기법으로 생략될 수 있다. 그 버퍼층 에너지 밴드갭은 그 재료 성분에 따라 약 0.5㎛ 내지 10㎛의 두께를 갖는 2.1 eV 내지 6.2 eV의 범위가 될 수 있다.
또한, n형 접촉층(3)은 통상적으로 질화물 반도체로 형성되고, 바람직하게는 약 0.5㎛ 내지 5.0㎛의 두께를 갖는 GaN 또는 InGaN이 좋고, GaN의 밴드갭은 대략 3.4eV이고, InGaN의 밴드갭은 그 보다 작다(인듐 농도에 따라). 전도층(3) 위에 약한 n형 또는 비도핑 클래딩층(4)은 일반적으로 GaN 또는 AlGaN을 포함하고, GaN의 밴드갭은 3.4eV이고, AlGaN의 밴드갭은 그보다 크다(Al의 농도에 따라). 그 두께의 범위는 1㎚ 내지 100㎚이다.
질화물 이중 헤테로 접합 구조들은 통상적으로 하부의 클래딩층 위에 활성 영역으로서 InGaN을 제공하며, 그 두께는 1㎚ 내지 100㎚이다. 이 클래딩층의 밴드갭은 통상적으로 2.0 eV이지만, 인듐 농도에 따라 변할 수 있다. 그 활성 영역 위에 있는 강한 p형 또는 비도핑 클래딩층(6)은 일반적으로 AlGaN 또는 GaN으로 구성되고, 그 두께 및 밴드갭 에너지는 하부의 n형 클래딩층(4)과 비슷하다. 클래딩층 (6) 위에 p형 GaN 전도성 접촉층(7)의 에너지 밴드갭은 대략 3.4 eV이고, 그 두께는 대략 10㎚ 내지 500㎚이다. 일반적으로, 이 구조가 0001과 같은 극성 방향에 성장되면, 분극 유발 면전하(polarization-induced sheet charge)는 상이한 구성 재료로 인하여 층간의 계면에서 발생한다. 광방출기의 동작에 대한 주요 관심사는 활성 영역(5)에 인접한 분극 유발 전하면(charge sheets)이다.
도 1a에 도시된 화합물 반도체와 관련하여, 1013전자/㎠ 등의 크기를 갖는 음의 분극 유발 전하 면밀도(σ1)는 통상적으로 활성 영역(5)과 하부의 클래딩층 (4)사이의 계면에 형성된다. 비슷한 크기의 양의 전하 면밀도(σ2)는 활성 영역(5)과 상부 클래딩층(6)사이의 계면에서 형성된다. 이러한 전하들의 극성은 결정층들의 결합에 의존하는데, 이 층들은 전술한 바와 같이 방향성 및 약간의 이온성이 있다. 일반적으로, 전하 면밀도는 2개의 층사이의 구성 성분 차이로 인하여 발생하는 모든 자연 발생적인 인자와, 그 층간의 격자 부정합으로 발생하는 압전 변형에 의존할 것이다. 예컨대, In0.2Ga0.8N 활성 영역(5)과 GaN 클래딩층(4)사이의면밀도(σ1)는 대략 8.3 × 1012전자/㎠ 이다. 이것은 In0.2Ga0.8N 활성 영역내의 20% 인듐 함유량(자발 분극)과, 하부의 GaN층과 격자 부정합으로 발생하는 층의 변형 때문이다(압전 분극).
활성 영역의 대향면을 따라 있는 계면의 전하면들은 그 활성 영역의 양단에 쌍극을 만든다. 이 쌍극은 전기장의 세기가 면전하(σ1, σ2)의 크기에 의존하는 전기장에 대응한다. 앞서 제공된 케이스에 대하여, 8.3 × 1012전자/㎝-2의 면전하는 1.5 ×106V/㎝의 전기장을 제공한다. 이러한 발생을 토대로, 우리는 이 전기장을 분극 유발 전계라고 칭할 것이다. 쌍극에 의해 발생되는 정전기 전위차의 크기는 쌍극층의 두께에 의존한다. 쌍극층의 두께를 성장 방향으로의 물리적인 치수라 칭하며, 또한 그 물리적인 치수는 σ1과 σ2사이의 거리이다. 이 거리를 이용하여 2개의 콘덴서 전극사이의 거리로부터 용량성 전위차를 결정하는 것과 비슷한 방법으로 정전기 전위차의 크기를 결정할 수 있다. 앞서 제공된 전하 밀도(σ1, σ2)사이의 10㎚의 거리는 활성 영역(5) 양단에서 대략 1.5V의 분극 유발 전위차가 된다. 또한, 활성 영역 양단의 순전기장(net electric field)은 둘러싸는 클래딩층의 도핑 농도, p-n 접합 양단의 빌트인(built-in) 전압 및 자유 캐리어 차폐를 포함하는 많은 변수에 의존하기 때문에, 일반적으로 분극 유발 전계와 같지 않다. 그러나, 그 세기에 따라서, 분극 유발 전계는 순전기장을 결정할 때 중요한 역활을 한다.
결정의 0001(극성) 표면에 성장된 질화물 방출기는 대략 1% 내지 10%의 낮은방출 효율을 갖는다. 이것은 그 효율을 제한하는 활성 영역 또는 그 근처에 상당한 분극 전계가 존재하기 때문이다. 도 1b는 도 1a의 디바이스 구조에 해당하는 에너지 밴드를 도시한다. 그 디바이스가 동작 중일 때, σ1 및 σ2 에 의해 발생되는 자발적인 분극 전계는 많은 방식으로 그 효율을 떨어뜨린다. 첫째, 쌍극은 영역 내에 있는 전자 및 홀을 공간적으로 분리한다(반대 방향으로 이동). 도시된 바와 같이, 가전자대(EV)의 홀들은 활성 영역(5)의 일단에 있는 음의 전하면(σ1)에 이끌리는 반면, 전도대(EC)의 전자들은 그 다른단에 있는 양의 전하면(σ2)에 부착된다. 이러한 자유 캐리어의 공간 분리는 복사 재결합 확률을 떨어뜨려 방출 효율을 저감시킨다. 둘째, 전도대 및 가전자대 양자 웰(quantum well)의 에너지 장벽은 그 전기장과 관련된 양자화 영향에 의해 줄어든다. 따라서, Ev 위에 및 Ec 아래의 캐리어는 파선(A)으로 표시된 경로를 통하여 양자 웰을 빠져나간다. 셋째, 또한, 분극 유발 전계의 존재로 캐리어 오버슈트(overshoot)의 발생을 야기하는데, 이 오버슈트는 활성 영역의 σ1측의 높은 Ec 레벨로부터 σ2측의 낮은 Ec 레벨까지의 캐리어 궤적과, 활성 영역의 σ2측의 낮은 Ev 레벨로부터 σ1측의 높은 Ev 레벨까지의 캐리어 궤적에 의해 도시되고 있다.
응용 엔지니어의 또 다른 관심사는 인가되는 바이어스가 증가됨으로써 방출 파장도 안정화 되는 것이다. 강한 분극 유발 전계가 존재하면, 그 방출 파장은 디비이스 바이어스가 증가됨으로써 청색 편이(blue-shift)가 일어날 것이다. 그 디바이스 바이어스가 증가됨에 따라, 자유 캐리어들은 전도대 및 가전자대 웰에 더욱많이 누적된다. 자유 캐리어들이 공간적으로 분리되기 때문에, 그들은 빌트인 분극 유발 전계를 방해하거나 차단하는 쌍극을 형성한다. 순전기장이 감소됨으로써, 양자 웰의 양자화 상태는 변하고, 그 결과, 방출 파장은 청색 편이를 발생한다.
도 1c는 분극 유발 전하가 없는 무극성 표면에서 동작하는 광 방출기의 활성층(5) 및 클래딩층(4, 6)의 에너지대를 도시한다. 그 밖에 모든 것은 같고, 그 방출 효율은 보다 커지는데, 그 이유는 앞서 설명한 3개의 효과들이 없어지거나 크게 줄어들기 때문이다.
GaN 기반 LED 효율을 높이기 위하여 몇가지 기법들이 이용되고 있다. Na kamura 등의 미국 특허 제5,959,307호 및 제5,578,839호는 자유 캐리어를 보다 효율적으로 제한하기 위하여 클래딩층에 알루미늄을 부가함으로써 활성 영역의 장벽 높이를 높이는 것을 개시하고 있다. 그러나, 이러한 알루미늄 첨가에 의해 순간 분극 전계 및 압전 분극 전계를 증가시키는 기능을 하는 GaN 내지 AlGaN에 이르는 클래딩층의 재료 성분이 변경된다. Al0.15Ga0.85N 클래딩층내에 알루미늄이 15% 존재함으로써 대략 3 ×106V/㎝의 방출층의 분극 전계가 2배로 될 수 있다. 그러한 전계는 캐리어 제한을 줄일 수 있고, 광 방출기의 에너지대의 변경에 의해 캐리어의 공간 분리를 증가시키며, 그것에 의해 그 복사 효율을 떨어뜨린다.
본 출원은 1999년 12월 2일 출원된 가(假)특허 출원 번호 제60/168,495호의 이익을 향유한다.
본 발명은 극성 표면에 성장된 광방출 화합물 반도체 결정에 관한 것으로써, 더욱 상세하게는, 그 결정에 자발적으로 발생하는 분극 유발 전하를 줄이거나 상쇄함으로써 방출 효율을 개선하는 것이다.
도 1a는 질화물 광방출기의 공지된 구조의 예시 단면도.
도 1b는 극성 표면에 성장된 도 1a의 디바이스에 대응하는 에너지대의 도시도.
도 1c는 무극성 표면에 성장된 공지된 광방출기의 에너지대의 도시도.
도 2a는 다양한 불순물을 갖고 있는 활성 영역 및 클래딩층의 에너지대의 도시도.
도 2b는 불순물 프로파일을 도시하는 그래프도.
도 3a는 본 발명에 따른 InGaN 클래딩층을 갖는 질화물 광방출기의 예시 단면도.
도 3b는 도 3a의 디바이스에 해당하는 에너지대의 도시도.
도 4a 및 4b는 3성분 AlGaN 클래딩층 및 4성분 AlInGaN 클래딩층을 갖는 질화물 반도체의 에너지대의 도시도.
도 5는 클래딩 성장 동안의 시간 함수로서 원자의 농도간의 관계를 도시하는 그래프도.
도 6a는 준전계에서 활성 영역의 에너지대의 도시도.
도 6b 및 6c는 연속적으로 평형되는 활성 영역의 에너지대에 대한 도시도.
도 7a는 다층 광방출 시스템의 에너지대에 대한 도시도.
도 7b는 도 7a의 다층 방출 시스템과 같은 폭을 갖는 단일 활성 영역의 에너지대에 대한 도시도.
8a는 도 1a에 도시된 구조의 단일층에 대응하는 원자층 구조를 도시하는 단면도.
도 8b는 단일 반도체층의 반전 원자층 구조를 도시하는 단면도.
도 8c는 도 8b의 디바이스 구조에 대응하는 클래딩층 및 방출층의 에너지대를 도시하는 도시도.
도 9a는 n형 전에 성장된 p형층을 갖는 반전 질화물 광방출기를 도시하는 단면도.
도 9b는 도 9a의 장치에 대응하는 에너지대의 도시도.
도 10a는 활성 영역과 더욱 밀접하게 정합되는 격자 상수를 갖는 신규 버퍼가 있는 질화물 광방출기를 도시하는 단면도.
도 10b는 도 1a의 디바이스에 해당하는 에너지대의 도시도.
본 발명은 캐리어 제한을 개선하기 위하여 결정에 자발적으로 발생하는 분극 유발 전하의 영향을 줄이거나 없애고, 그들의 공간 분리를 줄이며, 캐리어 오버슈트를 줄임으로써 극성 방향을 따라 성장된 층들이 있는 화합물 반도체 LED의 동작 효율을 개선하기 위한 것이다.
일 실시예에 있어서, 이 전하들은 활성층에 인접한 결정층의 재료 성분의 차이를 줄임으로써 낮아진다. 또한, 클래딩층은 기타 분극 영향을 없애는 경향이 있는 각 원소들의 결합으로 이루어질 수 있다.
활성 영역내에 또는 그 주변에 하나 이상의 층들은, 분극 유발 전하를 차단하는 공간 전하와, 분극 유발 전하에 의해 발생되는 분극 유발 전계를 차단하는 준전계 (quasi-field)를 발생하도록 도핑 또는 성분으로 그레이드될 수 있다.
또한, 화합물 반도체 결정은 방출 효율을 개선하면서 평균 분극 전계를 줄이기 위하여 교번 광방출층 및 비방출층로 이루어지는 다층 방출계를 가질 수 있다. 다층 방출계의 평균 전계는 상당한 두께의 단일의 일정한 활성 영역과 비교하여 전체적으로 줄이거나 없앨 수 있다.
에너지 레벨을 토대로 분극 유발 전하와 반대의 전하 상태로 이온화하는 결정에 다양한 불순물을 함유시켜 분극 유발 전하의 영향을 줄이거나 없앨 수 있다. 그 불순물들은 Ⅱ족, Ⅳ족 또는 Ⅵ족 원소들이 좋다.
또한, 분극 유발 전하들의 부호는 캐리어의 효율적인 제한을 차단하기 보다는 활성하기 위하여 반전될 수 있다. 이 전하들은 결정층의 원자층 순서를 반대로 함으로써 반전된다. 캐리어들이 주입되는 방향은 또는 분극 유발 전하를 차단하기 위하여 p형층 및 n형층의 순서를 바꿈으로써 반전될 수 있다. 하부 버퍼층, 접촉층 또는 클래딩층의 격자 상수는 에피텍셜 성장법에 의해 활성 영역의 격자 상수와 더욱 밀접하게 정합하도록 변경될 수 있다. 이것에 의해 활성 영역내에서 변형 유발 압전 효과를 줄여서, 더욱 효율적인 광 방출을 위해 분극 유발 전계를 줄인다.
본 발명의 이러한 특징과 장점 및 다른 특징과 장점들은 당업자라면 첨부한 도면과 상세한 설명으로 통하여 이해할 수 있을 것이다.
본 발명의 다양한 실시예에 대한 다음과 같은 설명은 결정층들이 결정 방향으로 정상적으로 성장되는 이중 헤테로 접합 구조를 갖는 질화물 방출기 시스템에 관한 것이다. 그 질화물 방출기는 AlxInyGa1-x-yN 을 함유하는 층들이 있는 우르짜이트 결정 구조를 갖는 것으로 추정되는데, 여기서,이고,이다. 명시한 것 이외에, 결정의 상부 표면은 주기율표 Ⅲ족 극성을 갖는 0001 방향이다. 도 1a에 도시된 대역 구조와 그에 대응하는 도 1b의 대역 구조를 갖는 질화물 방출기는 다양한 실시예에 참조용으로 이용될 것이다.
선택적 도핑
이 실시예는 반도체에 다양한 도펀트를 주입함으로써 유발되는 분극의 역효과를 줄이거나 없애는 것이다. 그 도펀트 불순물은 의도한 위치보다 멀리 떨어져 확산하지 않는 타입이어야 한다. 그 도펀트는 그들의 에너지 레벨을 토대로 계면 분극 유발 전하 상태와 반대인 양전하 상태 또는 음전하 상태로 이온화하여, 계면 분극 유발 전하의 영향을 줄이거나 없앤다. 사용되는 도펀트의 종류는 목표의 계면 전하(양전하 또는 음전하)에 따른다. 양전하는 음전하 상태로 이온화되는 도펀트를 필요로할 것이고, 음의 계면 전하에 대하여는 이와 반대로 될 것이다.
도 2a는 음의 계면 전하 밀도(σ1)를 줄이거나 없애기 위하여 양전하의 소스로서 대략 1013Si atoms/㎤를 갖는 클래딩층/활성층/클래딩층의 대역 구조를 도시한다. 양의 전하 밀도(σ2)를 줄이거나 없애기 위해서, Mg의 1013atoms/㎤는 음전하의 소스로서 이용될 수 있다. 그 도펀트 농도 프로파일은 부분적으로 도펀트 이온화 에너지 및 도너/억셉터(doner/acceptor) 레벨에 의존할 것이다. 예컨대, 높은 도펀트 농도는 σ2를 줄이기 위하여 음전하 도펀트의 소스로서 아연(Zn)을 이용하는 경우에 필요할 것이다. 그 도펀트의 불순물 프로파일은 어떤 이득을 보기 위해분극 유발 전하를 정확하게 정합하고 없앨 필요는 없다. 다른 도펀트 불순물들은 Ⅱ족, Ⅳ족 또는 Ⅵ족 원소를 포함할 것이다.
반도체에 불순물을 분배하는(편입시키는) 몇몇 방법들이 있다. 계면의 평면에서 분극 유발 전하들이 발생하는 재료 성분의 돌발적인 변화때문에, 그 불순물 프로파일은 그 평면에 또는 그 근처에 델타 도핑(delta-doped)되는 것이 좋다. 그 한가지의 돌발적인 변화란 소정 성분의 몰분율(mole fraction)이 단일층, 즉 원자의 단일 결정층보다 1% 이상 크게 변한다는 것이다. 델타 도핑은 도핑 체적(doping volume)보다는 도핑면(doping sheet)을 발생하는 단일 원자층에 도펀트를 제한하기 위하여 시도하는 것이다. 불연속 단계 또는 연속 단계에서 평형되는 성분 변화에 대하여, 불순물 프로파일도 그레이드되는 것이 좋다. 도 2b는 불연속 단계(62) 및 연속 단계 (63)로 그레이드되는 델타(61)를 포함하는 다양한 종류의 분순물 프로파일을 도시한다.
중간 성분 장벽
이 실시예는 GaN 클래딩층을 갖는 광방출기의 방출 효율을 개선하는 것에 관한 것이다. 1개 또는 2개의 클래딩층의 재료 성분은 그들과 인접한 층의 재료 성분에 대하여 중간에 만들어져서, 압전 및 자발적인 계면 분극 유발 전하를 줄이거나 없앤다. 예컨대, 대략 5% 인듐(In)은 도 1a의 질화물 시스템의 GaN 클래딩층(4)에 첨가되어 그 클래딩층의 성분을 In0.05Ga0.95N로 변경할 수 있다. 이것은 20% 인듐이 있는 In0.20Ga0.80N 및 0% 인듐을 갖는 GaN 전도층(3)의 중간에 클래딩층 성분을 만들것이다. 도 3a에 도시된 바와 같이, 인듐은 2개의 인접한 층들의 물질 성분 차이를 줄이고, 그 결과 활성층과 클래딩층사이에 대략 0.75 ×1013 전자/㎠의 계면 분극 유발 전하 면밀도(1A)를 25% 떨어뜨린다.1B는 대략 0.25 ×1013전자/㎠ 이다. 도너형 도핑이1A 또는1B를 함유하는 계면의 하나 또는 모두 근처에 존재하면, 압전 유발 전하의 일부는 전술한 선택 도핑 실시예에서 논의된 바와 같이 차단될 것이다.1A 및1B이 모두 그 결합1A +1B보다 작기 때문에, 이 디바이스 구조는 종래의 구조에 비하여, 활성 영역에서 멀리 도펀트를 유지하면서 압전 유발 전하의 일부를 선택적으로 차단하기 쉽다. 이것은 이러한 모든 전하를 효율적으로 차단하도록1B를 갖는 계면을 과도하게 n형 도핑하는 것에 의해 행해진다. 이러한 방법으로, 활성 영역의 전기장은 방출 효율이 증가하는 종래의 구조에 비하여 25% 만큼 감소된다. 도 3b는 이러한 케이스의 대역도이다. 또한,1A를 함유하는 계면쪽으로 n형 도핑을 확장하면 더욱 감소된다. 클래딩층에 더욱 많은 인듐이 이용될 수록, 활성 영역의 전계는 낮아진다. 그러나, 너무 많은 인듐이 이용되면, 캐리어 제한은 해결될 수 있다. 이와 동일한 기법은, p형 도핑이 전하 차단에 이용되는 것 이외에, 상부 클래딩층에 적용될 수 있다.
클래딩층의 하나 또는 모두에 인듐을 첨가함으로써, 디바이스 동작하에 있는 활성 영역내의 분극 유발 전기장은 낮은 에너지 장벽에도 불구하고 방출 효율을 높임으로써 내려간다. 450㎚ 내지 470㎚ 범위에서 개선된 LED 효율은 인듐이 없는 클래딩층과 비교해 하부의 클래딩층(4)에서 대략 5% 정도 낮은 인듐 함유량을 이용하여 설명되었다.
4성분 장벽
이 실시예는 3성분 AlGaN 클래딩층을 갖는 광방출기의 방출 효율을 개선하는 것에 관한 것이다. 알루미늄 질화물(AlN)을 본래의 GaN 클래딩층에 첨가하여 3성분 AlGaN층을 만드는 것이 공지되어 있다. 이러한 첨가는 인접한 접촉부 및 활성 영역의 밴드갭보다 큰 클래딩층 밴드갭을 발생하여 활성층의 반대측에 에너지 장벽을 높임으로써, 캐리어 제한을 개선한다. 그러나, 그 알루미늄 첨가는 또한 계면 분극 유발 전하를 발생하는 재료 성분의 변화를 증가시킨다. 실제로, 자발적인 분극 유발 전하 및 압전 분극 유발 전하는 하나의 층으로부터 그 다음층까지의 질소(N) 결합으로 Ga의 극성을 변경함으로써 결정되며, 실제로 활성 영역층/클래딩층 계면에서 증가된다. 이러한 전하의 증가는 2개의 재료에서 압전 변형과 자발적인 분극차 때문이다. 결과적으로, 고전기장은 상기 디바이스의 활성 영역에 존재한다.
본 발명의 일 형태는 재료 성분을 더욱 비슷하게 만듦으로써 변형과 분극차를 줄이는데 있다. 인듐 질화물(InN)을 3성분 AlGaN 클래딩층의 하나 또는 모두에 부가하여 4성분 AlInGaN층을 발생시키며, 이 4성분층은 비슷한 클래딩층과 활성층의 평균 결합 극성을 만든다. 이들층에서 인듐의 존재는 활성층/클래딩층 계면에서 계면 압전 분극 유발 전하를 생성하는데 있어 알루미늄에 대해서 역영향으로 작용한다. 즉, 3성분 AlGaN 클래딩층과 InGaN 영역사이보다 4성분 AlInGaN 클래딩층과 InGaN 활성층사이에는 더 작은 전하면이 있다. 이 구조에서 대부분의 분극 유발 전하는 활성 영역에서 제거되어 효율적으로 차단될 수 있는 클래딩층 또는 접촉층 내의 과도핑 영역으로 제한된다. 이러한 층들에 부가된 인듐의 양은 일반적으로 층 두께, 재료 성분 및 성장 제한 조건에 따를 것이다. 예컨대, In0.05Ga0.95N 활성층 다음의 Al0.12In0.03Ga0.85N은, 활성 영역의 전기장을 대략 30%만큼 줄인 동일한 활성층이 있는 Al0.15Ga0.85N층과 비교하여, 계면 압전 전하 밀도를 대략 30%, 즉 0.7 ×1013전자/㎠로 줄인다.
4성분 클래딩층의 인듐 및 알루미늄 성분은 활성 영역과 관련된 에너지 장벽에서 서로의 영향을 상쇄하는 경향이 있다. 인듐을 AlGaN 클래딩층에 첨가하여 활성 영역의 에너지 장벽을 떨어뜨리더라도, 그 제한 효율은 실제로 분극 유발 전하의 감소때문에 증가한다.
클래딩층은 방출기 효율을 개선하기 위해 동일한 성분을 가질 필요가 없다. 예컨대, 380㎚의 방출 파장에서 대략 25% 개선한 LED 효율은 0.26eV(Ec) 및 0.08eV(Ev)의 에너지 장벽을 갖는 상부의 4성분 Al0.15In0.03Ga0.82N 클래딩층만을 이용하여 설명된다. 하부의 클래딩층의 성분은 Al0.15Ga0.85N으로 유지된다. 3성분 AlGaN 및 4성분 AlInGaN 혼합물을 갖는 클래딩층에 대하여, LED의 턴온에 근접한(즉, 광방출용 임계치에 근접한) 순방향 바이어스 조건하에서 개략도는 도 4a 및 도 4b에 각각 도시된다. 이 2개의 구조에서, 클래딩층(4,6)은 동일한 알루미늄 농도를 포함하지만, 3성분 구조에는 인듐이 없다. 2개의 도면에서, 활성 영역(5)의 라인(30)의경사는 분극 유발 전계를 나타낸다. 그 세기는 클래딩층(4,6)에 도핑하는 접촉부 (3,7)사이의 바이어싱에 의존하고, 계면 분극 전하 면밀도의 크기에 의존한다. 이 2개의 구조에 이용된 바이어싱은 클래딩층(4)에서 대략 1 ×1018/㎤의 n형(Si) 도펀트 농도 및 클래딩층(6)에서 대략 1 ×1019/㎤ 의 p형(Mg) 도펀트 농도를 갖게 대략 2.6V이다. 3성분 AlGaN 클래딩층을 갖는 활성 영역(5) 양단에 발생된 분극 유발 전기장의 크기는 대략 8.8 ×105V/㎝ 이다.
도 4a에 도시된 바와 같이, 이 전계는 각 주입 접촉부로부터 가장 멀리 떨어져 있는 계면(31) 근처에 캐리어를 제한함으로써 GaN 접촉층(3,7)으로부터 주입되는 전자 및 홀들을 공간적으로 분리하는 경향이 있다. 이 현상은 캐리어의 복사 재결합 확률을 줄인다. 도 4b에 도시된 4성분 AlInGaN 클래딩층(4,6)은 활성 영역(5)에서 훨씬 낮은 분극 유발 전계를 나타낸다. Al0.05In0.025Ga0.925N 하부 클래딩층(4) 및 Al0.20In0.10Ga0.70N 클래딩 상부 클래딩층(6)에 대하여, 그 전계는 대략 4.6 ×105 V/㎝이다. 또한, 이 층들은 자유 캐리어의 공간 분리를 줄여 복사 재결합을 개선하는낮은 양자화 에너지(31)를 나타낸다. 최대 캐리어 제한을 위해 분극 유발 전하의 감소와 높은 에너지 장벽의 유지사이의 절충이 있어야 하는데, 이것은 경험적으로 결정될 수 있다.
그레이드된 성분을 갖는 클래딩층
이 실시예에서, 클래딩층의 하나 또는 모두의 성분은 클래딩층과 활성 영역사이의 계면에서 계면 분극 영향을 방해하는 공간 전하를 발생하기 위하여 그레이드된다. 이 그레이드는 압전 전하를 발생하는 극성 방향으로 클래딩층 성분을 변경한다. 또한, 이 그레이드는 연속적이거나 불연속적일 수도 있다. 그 분배된 전하 극성은 목표의 계면 분극 전하의 극성과 반대가 되어야 한다. 그 극성은 그 그레이딩층 및 이것의 2개의 인접층의 성분에 의해 결정된다. 예컨대, 도 1a의 하부의 GaN 접촉층(3)과 하부의 AlGaN 클래딩층(4)은 반대의 계면 전하 면저항을 발생한다. 이 전하는 이 층의 알루미늄 함유량을 점차적으로 변하게 함으로써 클래딩층 (4) 위에 분포될 수 있다. 특히, 하부 클래딩층(4)은 GaN 전도층(3) 근처에 0% 알루미늄을 갖는 GaN 성분으로부터 InGaN 활성 영역(5) 근처에 0% 알루미늄을 갖는 Al0.10Ga0.90N까지 그레이딩될 수 있다. 그 발생되는 양의 공간 전하는 부분적으로 Al0.10Ga0.90N/In0.05Ga0.95N 계면에서 음전하 면밀도1로 0.75 ×1013전자/㎠에 부분적으로 직면한다.
상부 GaN 접촉층(7)과 상부 AlGaN 클래딩층(6)사이에 존재하는 음의 계면 전하 밀도는 그것의 알루미늄 함유량을 그레이딩함으로써 층(6)의 용적에 분포될 수 있다. 그 발생된 음의 공간 전하는 활성 영역상에서 그것의 효과를 줄이거나 제거하기 위하여 양전하 밀도2에 직면할 것이다. 그 공간 전하의 크기는 그레이드가 발생하는 거리에 따른다. 도 5는 0% 알루미늄으로 시작하여 단위 시간당 알루미늄 원자를 결정표면에 부가하는 것에 따른 AlGaN 클래딩층의 그레이딩(연속 단계 41또는 불연속 단계 42)을 그래프로 도시한다. 갈륨 및 질소 원자(40)의 추가 농도는 성장 기간 동안에 일정하게 유지된다. 그 공정은 적합한 클래딩층 두께 및 그레이딩이 이루어졌을 경우에 중지된다. 또한 2가지 재료의 가변 주기 초격자 (supperlattice)는 성분 그레이딩을 만드는데 이용될 수 있다.
활성 영역 근처의 자유 캐리어의 이용에 따른 최적의 디바이스 성능과 활성 영역으로의 도펀트 확산의 역영향사이에서 절충한다. 클래딩층을 그레이딩시킴으로써 발생되는 공간 전하에 의해 도펀트 불순물은 그들의 자유 캐리어를 이끌어서 그레이딩층(예컨대, 전도층에서만)의 밖에 위치하게 할 수 있다. 그 그레이딩 성분과 관련된 공간 전하는 자연스럽게 인접한 전도층으로부터 클래딩층으로 자유 도펀트 캐리어를 유인한다. 따라서, 도핑 불순물은 자유 캐리어를 이 영역에 제공하기 위해 활성 영역 근처에 있을 필요가 없고, 그 인접한 클래딩층에서 제거되거나 줄어들 수 있다.
그레이딩 성분 또는 혼합된 성분을 갖는 활성 영역
자유 캐리어상에서, 반도체 디바이스의 성분 변경의 효과는 전기장의 효과와 비슷할 수 있고, 이를 준전계(quasi-field)라 한다. 이와 관련해서는 간행물 [Herbert Kroemer, "Band Offsets and Chemical Bonding : The Basis for Heterostructure Applications",The Journal of Physica Scripta, Vol. T68, pages 10-16, 1996]을 참조하자. 본 발명의 이 실시예서는 준전계를 이용함으로써 자유 캐리어상에서 분극 유발 전기장의 영향에 대처한다. 활성 영역에 준전계의 설정은 시스템내에 어떤 전하가 존재하지 않아도 가능하다. 도 6a는 진전기전하(true electric charges)보다는 오히려 에너지 대역의 기울기(51)에 의해 발생되는 준전계를 도시한다. 이 기울기는 활성 영역(5)의 성분을 그레이딩하는 것에 의해 발생될 수 있다. 준전계에서, 전도대의 전자들은 양전하를 향하여 하부 에너지 레벨로 이동하고, 가전자대의 홀들은 음전하를 향하여 높은 에너지로 이동한다. 이 전계에서 활성 영역 대역 구조가 평행하지 않다는데 주목해야 한다. 이와 반대로, 전기장 내의 에너지 대역은 도 1b에 도시된 바와 같이 평행 관계를 나타낸다. 활성 영역은 대역 구조에서 소정의 기울기를 발생하고, 그 결과 소정의 준전계 효과를 발생하기 위하여 성분적으로 그레이드될 수 있다. 그러나, 이 결과로 발생하는 준전계는 적어도 하나의 캐리어 타입의 순전기장 효과를 방해한다. 활성 영역 재료 성분은 그것의 인듐 함유물을 변경함으로써 그레이드(연속 또는 불연속)될 수 있다. 영역의 폭 및 소정의 방출기 특성에 따르면, 낮은 인듐 함유량에서 높은 인듐 함유량까지 또는 이와 반대의 그레이딩 성분을 포함할지도 모른다. 전형의 관심특성은 방출 파장 및 동작 전류를 포함한다.
도 6b 및 6c는 활성 영역(5)의 에너지 대역에서 준전계의 순효과를 도시한다. 도 6b에 있어서, 활성 영역은 대략 1%/㎚의 기울기로 인듐 농도가 아래로 5% 에서 위로 10%에서 연속적으로 그레이딩된다. 인듐 농도는 클래딩층(4)과 활성 영역(5)사이의 계면에서 가장 낮고, 활성 영역의 반대측에서 농도가 가장 높이 올라간다. 이 경우에, 준전계에 의해 가전자대에서 분극 유발 전기장을 줄인다. 그 반대 방향으로의 그레이딩은 전도대의 전기장을 상쇄시킬 것이다. 도 6c에 있어서, 활성 영역은 다시 5% 내지 10%의 인듐 기울기 및 농도를 갖고, 1%/㎚의 평균 기울기를 갖지만, 반대 방향은 그렇지 않다. 캐리어 타입, 전자들 또는 홀들 중 하나가 지금 확산되면, 캐리어들의 공간 겹침이 더욱 좋아져서, 방출 효율이 증가한다.
전계 보상 장벽을 갖는 다층 방출
도 7a는 전계 보상 에너지 장벽을 갖는 다층 방출 시스템(90)에 대한 에너지 대역을 도시한다. 이 실시예에 있어서, 그 방출 시스템(90)은 교대 활성 영역(91)을 갖는 복수의 층(즉, 광방출) 및 클래딩층(92)(비방출)으로 이루어진다. 클래딩층(92)의 에너지 장벽(93)은 활성 영역(91)의 주입 캐리어를 제한하고, 그 분극 유발 전계를 방해하는 2중 기능을 갖는다. 다층 방출 시스템(90)의 발생 전계 및 총 두께는 일반적으로 불연속 활성 영역(91) 및 클래딩층(92)의 갯수, 두께 및 성분에 의존할 것이다. 각 2㎚ 두께인 4개의 In0.1Ga0.9N 활성 영역(91) 및 각 5㎚ 두께인 3개의 Al0.05Ga0.95N 클래딩층(92)을 갖는 다층 시스템(90)은 4.5 ×105V/㎝의 거의 평균 분극 유발 전계 세기를 갖는 23㎚의 총 두께를 가질 것이다. 도 7b에 도시된 바와 같이, 상당한 용적을 갖는 단일 활성 영역(100)의 대역 구조는 9 ×105V/㎝의 분극 전계 세기를 나타낼 수 있다. 다층 방출 시스템을 이용하면, 활성 재료의 총량이 증가하지만, 활성 영역에서 분극 유발 전하에 기인한 평균 전계가 상당한 용적의 단일 활성 영역을 갖는 구조에 비하여 전체적으로 확실히 줄어든다.
반전 분극
이 실시예에 있어서, 화합물 반도체의 자발적으로 발생하는 분극 유발 전하들은 캐리어 제한을 개선하기 위하여 반전된다. GaN에서 원자간 결합은 갈륨 원자가 약간 양이온이고, 질소 원자가 약간 음이온이기 때문에, 자연스럽게 이온화하여, 그 결합 양단에 쌍극을 발생한다. 도 8a는 결정 표면의 극성 방향을 따라 성장된 각 갈륨 원자층 및 질소 원자층을 도시한다. 그 순서는 도시된 바와 같이, 연속 원자층들은 갈륨과 질소사이를 교번하며, 갈륨 원자들의 단일 원자층인 밑면(70)과 질소의 단일 원자층인 상면(71)을 갖는다. 각 GaN 원자쌍 양단에 개별 쌍극(72)은 표시된 방향으로 그 층의 양단에 평균 분극 유발 전계(73)를 발생할 때까지 부가한다. 활성 영역의 에너지 대역상에서의 효과는 도 1b와 관련하여 앞서 설명되었다.
이렇게 자발적으로 발생하는 분극 유발 전계(73)의 방향은 개별 원자 쌍극 (72)의 방향을 바꿈으로써 반전될 수 있다. 이것은 갈륨 원자층 및 질소 원자층의 성장 순서를 바꿈으로써 수행된다. 도 8b에 있어서, 원자층의 반전된 성장 순서는 질소로 시작하고, 갈륨층(74)이 도달되는 상면까지 갈륨 원자층과 질소 원자층사이를 교대한다. 원자층들의 성장 순서는 몇가지 방법으로 변경될 수 있다. 첫째, N 종료 GaN 또는 AlGaN 기판으로 시작하면, 어려움없이 N면 극성을 성장할 수 있다. 그러나, 대부분의 성장은 사파이어 또는 SiC에서 행해지고, 그 성장은 자연스럽게 Ga 극성이 되는 것이 바람직하다. 한가지 기법은 질소가 풍부한 상태에서 MBE 성장법을 이용하여 그 극성을 변경하는 것이다. 제2 기법은 기판에 마그네슘의 1 단층 증착법을 이용하면, 그 이후의 층들에 N 극성이 성장된다. 제3 기법은 MOCVD 또는 MBE에 의한 원자층 에피텍시를 이용하여 핵이 정확한 극성이 되게 하는 것이다.
개별 쌍극(75)은 도 8a의 전계(73)의 역방향으로 분극 유발 전계(76)를 발생한다. 활성 영역의 에너지 대역상의 효과는 도 8c에 도시된다. 이러한 성장 순서로 활성 영역에서 분극 유발 전기장을 지속하여 발생하더라도, 그 전계의 쌍극은 반전된다. 이것에 의해 주입된 캐리어들은 디바이스를 턴온하기전에, 즉 자유 캐리어가 재결합을 시작하기 전에 분극 유발 전하 밀도(1,2)를 차단(중화)할 수 있다. 전도대(Ec)에서 클래딩층(4)으로부터 활성 영역을 향하여 주입된 전자들은 클래딩/활성 영역 계면에서2 근처에 쌓인다. 이들 자유 캐리어의 축적 전하들은2를 중성화한다. 유사하게, 가전자대(Ev) 아래의 클래딩층(6)으로부터 주입되는 홀들은 활성 영역/클래딩 계면 근처의1를 중성화한다. 디바이스를 턴온하기 전에, 이 공정은 도 1c에 도시된 것과 비슷한 활성 영역 에너지 대역을 평탄화한다. 결과적으로, 이 디바이스의 효율은 분극 유발 전하에 의해 떨어지지 않는다. 이 디바이스의 또 다른 장점은 경로(A)로 표시된 캐리어 오버슈트가 종래의 구조와 비교하여 극적으로 줄어든다는 것이다. 또한, 전자와 홀의 캐리어 제한은 증가된다.
반전 구조
종래의 LED에 있어서, n형 층들은 p형 앞에 성장된다. 이 실시예는 이러한 성장 순서를 바꾼다. 도 9a는 신규 성장 순서로 형성한 LED를 개략적으로 도시하는 단면도인데, 그 성장 순서는 n형 클래딩층 및 접촉층(86, 87) 전에 p형 접촉층 및 클래딩층(83,84)을 성장시킨다. 이 실시예에서 모든 층들의 두께 및 재료 성분들은 도 1a와 접속하여 기술된 질화물 방출기와 비슷하다. 반전층 구조에도 불구하고,계면 극성 유발 전하 면밀도(1,2)는 층간의 재료 성분의 변화때문에 여전히 촉진된다. 활성 영역의 에너지 대역의 효과는 도 9b에 도시되는데, 이것은 도 1b와 비슷하다. 그러나, p- 및 n-형 층의 성장 순서를 바꾸면, 활성 영역에 전자 및 홀들이 주입되는 방향이 변경된다. 이러한 방법으로, n형 접촉층으로부터 항상 주입되는 전자들은 활성 영역(85)의 왼쪽에 도시된 전도대(Ec)의 접촉층(87)으로부터 활성 영역으로 주입된다. 홀들은 오른쪽의 가전자대(Ev) 아래의 p형 접촉층(83)으로부터 주입된다. 이러한 반전층 순서에 의해 캐리어들은 층구조 대신에 전계 방향이 바뀌는 이전 실시예와 비슷한 방법으로 디바이스를 턴온하기 전에 전하 밀도를 중화할 수 있다. 또한, 이 구조는 캐리어 오버슈트를 줄이고, 이전 실시예와 비슷한 방법으로 캐리어 제한을 증가시킨다.
격자 상수를 변경
도 10a 및 10b는 상기 구조의 분극 전계를 엔지니어링하는 다른 방법을 도시한다. 활성층에 변형이 적고, 변형 방향이 바뀌도록 활성 영역(113) 아래의 구조의 평면내 격자 상수를 변경함으로써, 압전 분극 유발 전계는 도 10b의 대역도에 도시된 바와 같이 활성 영역에서 줄어들거나, 제거되거나, 반전될 수 있다. 그 하부의 격자 상수는 몇가지 방법으로 변경될 수 있다. 첫째, 버퍼층(110)은 InAlGaN 등의 다른 재료 성분으로 성장될 수 있기 때문에, 버퍼층의 평면내 격자 상수는 InGaN 활성층의 평면내 격자 상수와 근사하다. 또한, InAlGaN 버퍼층의 밴드갭은 광흡수가 없도록 InGaN 활성층보다 커질 것이다. 평면내의 격자 상수를 변경하는 제2 방법은 종래의 버퍼층을 이용하지만, 평면내의 격자 상수가 버퍼층의 격자 상수로부터 활성 영역의 격자 상수에 근사한 값까지 변하도록 다른 버퍼층보다 AlInGaN 등의 다른 재료 성분을 갖는 n 접촉층(111)의 최소의 부분을 성장시킨다. 따라서, 앞서 설명한 것과 동일한 장점들이 얻어진다. 제3 방법은 n 접촉층에 대하여 기술된 것과 동일한 방법으로 하부의 클래딩층(112) 내의 격자 상수를 변경한다. 제4 방법에 있어서, 활성 영역은 부하를 완화할 수 있는 충분한 두께로 성장되고, 따라서, 활성층의 압전 유발 전기장을 제거한다. 그 선택된 방법은 일반적으로 전술한 디바이스 구조 장점을 제공하면서 재료 품질을 보존하는 최소의 재료 전위(轉位)량을 제공하는 한가지가 될 것이다.
또한, 대부분의 잔류 압전 유발 전하를 줄이거나 제거하는 방법은 많이 있다. 전술한 다양한 실시예들은 하나 또는 모든 층에 혼합 및 정합되어 적용될 수 있다. 그것을 적용한 특정 실시예 또는 실시예들의 결합은 그 적용 특성에 따라, 경험에 의해 결정될 수 있다. 예컨대, 4성분 장벽과 결합하여 언급된 알루미늄 및 인듐의 반대 효과와 AlGaN 클래딩층(92) 및 InGaN 활성 영역(91)이 결합할 가능성이 있다. 다른 가능성은 적어도 하나의 클래딩층(92)의 알루미늄 함유량이 그레이드될 것이고, 계면의 분극 유발 전하와 반대의 전하 상태로 이온화하는 불순물을 부과하는 것일 것이다.
본 발명의 일부 실시예를 설명하는 동안, 당업자라면 다양하게 수정하고 변경할 수 있을 것이다. 예컨대, 그 설명이 질화물 방출기에 관한 것이라도, 일부 또는 모든 실시예들은 다른 재료로 구성된 광방출기에서 분극 유발 전하의 문제를 제기하는데 이용될 수 있다. 그러한 실시예들은 주의깊게 관찰되고, 첨부한 청구 범위에 정의된 바와 같이 본 발명의 사상 및 범위를 일탈함이 없이 만들어질 수 있다.

Claims (30)

  1. n형 접촉층(3) 및 p형 접촉층(7)과, 활성 광방출 영역(5)을 사이에 두고 결정 극성 방향을 따라 성장된 클래딩층(4,6)을 갖는 고효율 이중 헤테로 접합 구조를 포함하고,
    상기 고효율 헤테로 접합 구조는 상기 활성 영역(5)의 양단에 분극 유발 전기장을 발생하는 원자 쌍극을 갖는 활성 영역(5)과, 상기 p형 접촉층(7)보다 먼저 상기 n형 접촉층(3)을 성장하는 성장 순서로 2성분 또는 3성분 클래딩층(4,6)을 포함하는 기본 헤테로 구조와 구조적인 차이가 있고,
    상기 구조적인 차이는 상기 기본 헤테로 접합 구조의 분극 유발 전기장과 비교되는 상기 고효율 헤테로 접합 구조의 활성 영역(5) 양단의 분극 유발 전기장의 영향을 줄이는 효율을 최소한 부분적으로 경감하는 것인 광발생기.
  2. 제1항에 있어서, 상기 활성 영역(5)은 InGaN을 함유하고, 상기 구조적인 차이는 적어도 하나의 상기 클래딩층(4,6)이 AlxInyGa1-x-yN을 함유하도록 상기 클래딩층(4,6) 중 적어도 하나에 인듐(In)을 첨가하며, 여기서, 0x1이고, 0y1인 것인 광방출기.
  3. 제1항에 있어서, 상기 구조적인 차이는 적어도 하나의 상기 클래딩층(4,6)과활성 영역(5)사이의 계면에서 계면 분극 영향을 방해하기 위하여 적어도 하나의 상기 클래딩층(4,6)의 성분 기울기를 포함하는 것인 광방출기.
  4. 제1항에 있어서, 상기 구조적인 차이는 상기 분극 유발 전계를 방해하기 위한 상기 활성 영역(5)의 성분 기울기를 포함하는 것인 광방출기.
  5. 제1항에 있어서, 상기 구조적인 차이는 상기 분극 유발 전계를 줄이는 상기 클래딩층(4,6)의 적어도 하나에 도펀트 불순물을 첨가하는 것을 포함하는 것인 광방출기.
  6. 제1항에 있어서, 상기 구조적인 차이는 상기 활성 영역 원자 쌍극(72)의 반전을 포함하는 것인 광방출기.
  7. 제1항에 있어서, 상기 구조적인 차이는 성장 순서에 있어서 상기 n형 접촉층(87)보다 먼저 상기 p형 접촉층(83)을 성장시키는 것인 광방출기.
  8. 제1항에 있어서, 상기 구조적인 차이는 클래딩층(92)과 교대하는 복수의 활성 영역(91)을 포함하는 것인 광방출기.
  9. 제1항에 있어서, 상기 구조적인 차이는 변형없는 활성 영역 재료(113)의 평면내 격자 상수값에 근사한 평면내 격자 상수를 갖는 최소한 부분적으로 변형이 완화된 하부 클래딩층(112)을 포함하는 것인 광방출기.
  10. 제1항에 있어서, 상기 구조적인 차이는 변형없는 활성 영역 재료(113)의 평면내 격자 상수값에 근사한 평면내 격자 상수를 갖는 최소한 부분적인 변형이 완화된 n형 접촉층(111)을 포함하는 것인 광방출기.
  11. 제1항에 있어서, 버퍼층(110)위에 성장되고, 상기 구조적인 차이는 최소한 부분적으로 변형이 완화되고, 변형없는 활성 영역 재료(113)의 평면내 격자 상수값에 근사한 평면내 격자 상수값을 갖는 것인 광방출기.
  12. 결정 극성 방향에 대해 직각으로 성장된 화합물 반도체 디바이스에 있어서,
    재료 성분들이 상기 극성 방향으로 변하는 최소한 3개의 결정층(2-7)과,
    2개의 인접층의 재료 성분에 대하여 중간 재료 성분을 갖는 최소한 1개의 상기 결정층(2-7)을 포함하는 화합물 반도체 디바이스.
  13. 제12항에 있어서, 상기 적어도 하나의 층(2-7)은 AlxInyGa1-x-yN 클래딩층이고, 여기서, 0x1이고, 0y1인 것인 화합물 반도체 디바이스.
  14. 결정 극성 방향에 대해 직각으로 성장된 화합물 반도체 디바이스에 있어서,
    적어도 하나의 층(2-7)에서 적어도 하나의 분극 유발 전하 농도를 발생하기 위하여 재료 성분이 상기 극성 방향으로 변하는 복수의 결정층(2-7)과,
    클래딩층의 성분이 그레이딩되어 상기 전하 농도를 방해하는 상기 그레이드 용적에 걸쳐 공간 전하를 발생하는 클래딩층(4,6)을 포함하는 화합물 반도체 디바이스.
  15. 제14항에 있어서, 상기 그레이드된 클래딩층(4,6)은 AlxInyGa1-x-yN 를 포함하고, 여기서, 0x1이고, 0y1인 것인 화합물 반도체 디바이스.
  16. 결정 극성 방향을 따라 성장된 화합물 반도체 디바이스에 있어서,
    상기 극성 방향으로 재료 성분이 변하는 복수의 결정층(2-7)을 포함하고,
    상기 층(4,6) 중 적어도 하나는 그 성분을 그레이드시켜 도펀트 불순물이 인접층으로부터 다시 설정될 수 있게 하는 상기 그레이드의 용적에서 공간 전하를 발생하는 화합물 반도체 디바이스.
  17. 제16항에 있어서, 상기 그레이드층은 AlxInyGa1-x-yN 이고, 여기서, 0x1이고, 0y1인 것인 화합물 반도체 디바이스.
  18. 결정 극성 방향을 따라 성장된 화합물 반도체 디바이스에 있어서,
    복수의 결정층의 재료 성분이 상기 극성 방향으로 변하게 하여 상기 결정층 중 적어도 하나에서 분극 유발 전기장을 발생시키는 복수의 결정층(2-7)을 포함하고,
    상기 결정층 중 하나는 상기 분극 유발 전기장을 방해하는 준전계(quasi-field)를 발생하기 위하여 성분이 그레이드되는 활성 영역(5)을 포함하는 화합물 반도체 디바이스.
  19. 제18항에 있어서, 상기 그레이딩은 상기 준전계를 발생하기 위하여 상기 활성 영역의 에너지 대역에서 기울기를 발생시키는 것인 화합물 반도체 디바이스.
  20. 제18항에 있어서, 상기 활성 영역(5)은 AlxInyGa1-x-yN 로 이루어지고, 여기서, 0x1이고, 0y1인 것인 화합물 반도체 디바이스.
  21. 결정 극성 방향을 따라 성장된 화합물 반도체 디바이스에 있어서,
    복수의 결정층의 재료 성분이 상기 극성 방향으로 변하여 상기 결정층 중 적어도 하나에서 분극 유발 전하 농도를 생성하는 복수의 결정층(2-7)을 포함하고,
    상기 결정층(2-7) 중 적어도 하나는 적어도 하나의 상기 전하 농도와 반대의대전 상태로 이온화하는 도펀트 불순물을 포함하는 화합물 반도체 디바이스.
  22. 극성 방향을 갖는 결정과,
    복수의 결정층의 재료 성분이 상기 결정 극성 방향에 따라 변함으로써 상기 결정층 중 적어도 하나에 분극 유발 전기장을 발생시키는 복수의 결정층(2-7)을 포함하고,
    상기 결정층(2-7) 중 적어도 하나는 적어도 하나의 상기 결정층에서 상기 분극 유발 전기장의 방향을 반대로하는 극성 교대 원자층 순서를 갖는 것인 화합물 반도체 디바이스.
  23. 극성 방향을 갖는 결정과,
    결정층(83, 84, 86, 88)의 재료 성분이 상기 극성 방향으로 변하여 상기 결정층 중 적어도 하나에 분극 유발 전하 농도를 생성시키는 적어도 하나의 p형 결정층 (83,84) 및 n형 결정층(86,87)을 포함하고,
    상기 p형층(83,84)은 상기 디바이스의 성능에 상기 전하 집중 영향을 반전시키기 위하여 성장 순서에서 상기 n형층(86,87)보다 먼저 성장하는 것인 화합물 반도체 디바이스.
  24. 결정 극성 방향에 대하여 직각으로 성장된 화합물 반도체 디바이스에 있어서,
    복수의 결정층의 재료 성분이 상기 극성 방향으로 변하여 상기 결정층 중 적어도 하나에서 분극 유발 전하를 집중시키는 복수의 결정층을 포함하고,
    상기 결정층 중 하나는 교대 광방출층 및 비방출층(91,92)를 포함하는 다층 활성 영역을 포함하고, 상기 비방출층(92)은 상기 방출층(91)에서 주입된 캐리어를 한정하고, 상기 전기장을 방해하는 것인 화합물 반도체 디바이스.
  25. 제24항에 있어서, 적어도 하나의 상기 비방출층(92)의 재료 성분은 상기 전기장을 방해하는 준전계를 생성하기 위하여 그레이드되는 것인 화합물 반도체 디바이스.
  26. 제24항에 있어서, 적어도 하나의 상기 방출층(91)의 재료 성분은 상기 전기장을 방해하는 준전계를 생성하기 위하여 그레이드되는 것인 화합물 반도체 디바이스.
  27. 제26항에 있어서, 적어도 하나의 상기 비방출층(92)의 재료 성분은 상기 전기장을 방해하는 준전계를 생성하기 위하여 그레이드되는 것인 화합물 반도체 디바이스.
  28. 제24항에 있어서, 적어도 하나의 상기 비방출층(92)은 상기 전기장을 방해할 공간 전하를 제공하기 위한 도펀트 불순물을 포함하는 것인 화합물 반도체 디바이스.
  29. 극성 방향을 갖는 결정과,
    복수의 결정층의 재료 성분이 상기 극성 방향으로 변하여 상기 결정층 중 적어도 하나에서 분극 유발 전기장을 발생시키는 복수의 결정층(2-7)을 포함하고,
    상기 결정층(2-7) 중 적어도 하나는 활성 영역(5)이 되고,
    상기 활성 영역(5) 아래의 상기 결정층(2-4) 중 하나는 최소한 부분적으로 변형이 완화됨으로써, 상기 활성 영역(5) 아래의 상기 결정층의 평면내 격자 상수는 상기 활성 영역(5)의 변형없는 평면내 격자 상수에 근사하기 때문에, 상기 활성 영역(5)에서 상기 전기장을 줄이거나, 제거하거나, 반전할 수 있는 것인 화합물 반도체 디바이스.
  30. 극성 방향을 갖는 결정과,
    복수의 결정층의 재료 성분이 상기 극성 방향으로 변하여 상기 결정층 중 적어도 하나에서 분극 유발 전기장을 발생시키는 복수의 결정층(2-7)을 포함하고,
    상기 결정층(2-7) 중 적어도 하나는 활성 영역(5)이 되고,
    상기 활성 영역(5)은 상기 디바이스의 재료가 적어도 부분적으로 변형이 완화되도록 성장되고, 그 결과 적어도 상기 활성 영역(5)에서 상기 전기장을 줄이는 것인 화합물 반도체 디바이스.
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