KR20020008776A - 칩형 전자부품 및 이의 제조방법 - Google Patents

Abstract

본 발명에 따른 칩형 전자부품 및 그의 제조방법은 글래스 코팅층에서 크랙을 발생시키지 않고, 또한 세라믹체의 절연저항도 악화시키지 않게 한다. 본 발명에서, 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 글래스 코팅층의 표면 근방으로부터 내부쪽으로 점차적으로 증가한다. 또한, 본 발명의 칩형 전자부품은, 표면 상에 글래스 코팅층이 형성되고, 상기 글래스 코팅층 중의 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 약 0.3 이상이 되게 세라믹체를 형성하는 단계; 및 상기 글래스 코팅층이 형성된 상기 세라믹체를 산성 수용액에 침지하는 단계에 의해 형성된다.

Description

칩형 전자부품 및 이의 제조방법{Chip-type electronic component and manufacturing method therefor}

본 발명은 칩형 전자부품에 관한 것으로, 보다 상세히하면, 세라믹체(ceramic body)를 포함하는 칩형 전자부품 및 이의 제조방법에 관한 것이다.

적층 세라믹 커패시터 등의 각종의 전자부품은 회로기판 상의 실장 영역을 감소시키고 회로기판의 크기를 줄이기 위해서 칩형 전자부품으로 형성되어 왔다. 그러나, 전자부품에 사용하는 세라믹의 표면은 외부에 노출되므로, 내습성 등의 면에서 신뢰성이 만족스럽지 못하다. 따라서, 신뢰성을 높이는 기술로서, 일본특허공개공보 제 3-250603호에는, 외부에 노출되는 세라믹 표면을 글래스 코팅층(glass coating layer)으로 도포하는 방법이 개시되어 있다.

그러나, 상술한 세라믹제의 칩형 전자부품에서는, 글래스 코팅층에서 크랙(crack)이 발생할 가능성이 있으므로, 세라믹체에서 절연저항의 악화가 발생한다.

따라서, 본 발명의 목적은, 글래스 코팅층에서 크랙이 발생할 가능성이 없고, 그로 인해 세라믹체의 절연저항도 악화될 가능성이 없는 칩형 전자부품 및 그의 제조방법을 제공하는 것이다.

도 1은 본 발명에 따른 한 실시형태의 칩형 전자부품의 단면도이다.

도 2는 실시예 1과 비교예 1의 글래스 코팅층에서 규소원소 함유량에 대한 알칼리 금속원소 함유량의 원자비 농도 기울기를 도시하는 그래프이다.

<도면의 주요 부분에 대한 간단한 설명>

10 적층 커패시터

11 적층체

12, 13 내부전극

14, 15 외부전극

16 글래스 코팅층

상기 목적을 달성하기 위해서, 본 발명에 따른 칩형 전자부품은 세라믹체; 및 상기 세라믹체 상에 형성된 글래스 코팅층;을 포함하며, 상기 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비는 상기 글래스 코팅층의 표면 근방으로부터 내부쪽으로 점차적으로 증가하는 것을 특징으로 한다. 이러한 구성으로, 글래스 코팅층의 표면 근방은 글래스 코팅층의 표면에 흡착된 대기 중의 수분 및 이산화탄소의 영향을 받지 않는 위치에 의해 형성된 경계(border)를 의미한다.

상기에서 기술한 구성을 가지는 칩형 전자부품에서는, 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 글래스 코팅층의 표면 근방으로부터 내부쪽으로 점차적으로 증가하므로, 글래스 코팅층에서 크랙이 발생할 가능성이 없고, 또한 세라믹체의 절연저항도 악화될 가능성이 없게 된다.

상술한 칩형 전자부품은, 세라믹을 함유하는 세라믹체의 표면 상에 글래스 코팅층을, 상기 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 약 0.3 이상이 되게 형성하는 단계; 및 상기 글래스 코팅층을 가지고 있는 상기 세라믹체을 산성 수용액에 침지하는 단계에 의해 얻을 수 있다.

이하에서는, 본 발명에 따른 칩형 전자부품 및 그의 제조방법의 실시형태를 설명할 것이다. 이 실시형태에서, 칩형 전자부품으로서 적층 커패시터를 예로 들어 기술할 것이다. 본 발명의 이점을 설명하기 위해서, 본 발명의 제조방법에 따라 제작된 부품은 실시예 1로 설명할 것이고, 실시예 1의 부품과 비교하기 위해 제작된 부품은 비교예 1과 비교예 2로 설명할 것이다.

도 1에 도시된 바와 같이, 본 발명의 적층 커패시터(10)는, 내부전극(12, 13)이 그 위에 인쇄된 세라믹 그린시트를 적층·소결시킴으로써 형성된 적층체(11); 상기 적층체(11)의 2개의 측면 상에 형성된 외부전극(14, 15); 및 상기 적층체(11) 중의 외부전극(14, 15)이 형성된 측면 이외의 면을 피복하는 글래스 코팅층(16)을 포함한다. 본 발명에 따른 적층 커패시터(10)의 제조방법을 실시예 1에서 설명한다.

본 발명의 이점을 설명하기 위해서, 먼저, 적층 커패시터(10)는 실시예 1로서 본 발명의 제조방법에 의해 구성된다.

먼저, BaCO₃, CaCO₃, TiO₂의 출발재료로부터 (Ba_0.80Ca_0.2)_1.005TiO₃를 분말 형태로 준비하였다.

다음으로, 이렇게 얻은 분말에 순수한 물을 부어서 지르코늄 볼(zirconic ball)을 사용하여 5시간 동안 혼합분쇄하고, 건조한 후에, 1100℃의 온도에서 2시간 동안 하소하였다. 이렇게 얻은 하소분말에, 유기 바인더, 분산제 및 물을 가하고, 지르코늄 볼을 사용하여 혼합한 후에, 이 혼랍물로부터 세라믹 그린시트를 형성하였다.

다음으로, 이 세라믹 그린시트 상에 인쇄 등의 방법에 의해 Ni 페이스트를 도포하여, 내부전극을 형성하였다. 그 후에, 내부전극들이 그들 사이에 형성된 그린시트를 통해서 서로 대향하도록 그린시트를 적층시켜 적층체를 형성하고, 그 다음에 적층체의 상하면에 보호용 그린시트를 배치하고, 보호용 그린시트가 형성된 적층체를 압착에 의해 접합시킨 다음에, 소정의 치수로 절단하였다. 다음으로, 이렇게 얻은 적층체를 H₂가스와 N₂가스로 이루어진 환원성 가스 중에서 1300℃의 온도로 소성하여, 도 1에 도시된 바와 같은 내부전극(12, 13)을 가지고 있는 소결 적층체(11)를 형성하였다. 다음으로, 소결 적층체(11)의 양 측면에 침지법 등에 의해 전극 페이스트를 부착하고, 이 소결 적층체(11)에 건조와 소결을 실시하여, 외부전극(14, 15)을 형성하였다.

외부전극이 형성된 적층체를 농도 15중량%의 규산소오다 수용액(Na/Si = 0.6) 중에 10분간 침지하고, 500℃의 온도에서 소성한 다음에, 적층체 상에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 원자비가 약 0.3 이상이 되는 글래스 코팅층(16)을 형성하였다. 또한, 산성 처리로서, 글래스 코팅층(16)이 형성된 적층체를 pH 4.0의 황산 수용액 중에 1시간 동안 침지하여, 적층 커패시터(10)를 형성하였다.

또한, 본 발명의 이점과 비교하기 위해서, 비교예 1로서, 상기 실시예 1에서 pH 4.0의 황산 수용액 중에 1시간 동안 적층체를 침지하는 산성 처리를 실시하지 않는다는 것을 제외하고는 상기 실시예 1과 동일한 방법으로 적층 커패시터를 시료로서 형성하였다.

또한, 본 발명의 이점과 비교하기 위해서, 비교예 2로서, 상기 실시예 1에서 적층체를 농도 15중량%의 규산소오다 수용액 중에 침지하는 대신에, 알칼리 금속원소를 함유하지 않는 실리카솔(silica sol) 수용액에 침지한다는 것을 제외하고는 상기 실시예 1과 동일한 방법으로 적층 커패시터를 시료로서 형성하였다.

상기 실시예 1, 비교예 1 및 비교예 2에서 얻은 각각의 적층 커패시터에서, 절연저항의 측정을 행하였고, 또한 글래스 코팅층의 상태를 주사형 전자현미경(SEM)에 의해 조사하였다. 측정 결과를 하기 표 1에 나타낸다. 비교예 1에서는 세라믹체의 절연저항이 악화되었고, 비교예 2에서는 글래스 코팅층에서 크랙이 발생하였다.

	규소원소 함유량에 대한 알칼리 금속원소 함유량의농도 기울기	글래스 코팅층에서크랙의 발생	세라믹체에서의절연 저항(Ω·㎝)
실시예 1	점차적 증가	×	1012
비교예 1	점차적 증가가 아님	×	108
비교예 2	알칼리 금속원소 없음	Ｏ	1012

도 2에는, 실시예 1 및 비교예 1에서 얻은 각개의 글래스 코팅층에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 농도 기울기(Na/Si 원자비)의 데이터가 도시되어 있다. 이 데이터는 적층 커패시터를 오거 전자 분광법(Auger electron spectroscopy)을 사용하여 측정함으로써 얻은 것이다. 실시예 1에서, Na/Si 원자비는 글래스 코팅층의 표면 근방으로부터 내부쪽으로 점차적으로 증가하였다. 비교예 1에서, Na/Si 원자비는 글래스 코팅층의 표면 근방으로부터 내부쪽으로 일정하였다.

상술한 모든 적층 커패시터에서, Na 함유량이 글래스 코팅층의 표면으로부터 표면 근방쪽으로 높아지더라도, 글래스 코팅층에 함유된 Na는 글래스 코팅층의 표면에 흡착된 대기 중의 수분 및 이산화탄소의 영향에 의해 글래스 코팅층의 표면에 침전되기 때문에, 글래스 코팅층의 표면으로부터 표면 근방에서 얻은 데이터는 본 발명에서 중요한 의미를 갖지 않는다. 또한, 실시예 1 및 비고예 1에서, 적층 커패시터의 표면 근방은 글래스 코팅층의 표면으로부터 깊이가 약 0.02㎜ 이었다.

상술한 구성을 가지는 본 발명의 칩형 전자부품 및 그의 제조방법은 상술한 실시형태 및 실시예로만 제한되지 않고, 본 발명의 범위 내에서 다양하게 변형될수 있다. 특히, 상술한 적층 커패시터에 부가하여, 본 발명은 PTC 써미스터, 바리스터(varistor) 또는 페라이트를 포함하는 부품 등의 칩형 전자부품에 적용될 수 있다. 또한, 본 발명의 제조방법은 상술한 칩형 전자부품에 당연히 적용될 수 있다.

이제까지 상술한 바와 같이, 본 발명에 따른 세라믹체의 표면 상에 형성된 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 원자비가 글래스 코팅층의 표면 근방으로부터 내부쪽으로 점차적으로 증가하므로, 글래스 코팅층에서 크랙이 발생할 가능성이 없고, 또한 세라믹체의 절연저항도 악화될 가능성이 없게 된다.

Claims (12)

1. 세라믹체(ceramic body); 및

   외면과 상기 세라믹체의 표면 상에 형성된 내부를 가지고 있으며, 알칼리 금속과 규소를 함유하는 글래스 코팅층(glass coating layer);을 포함하는 칩형 전자부품으로서,

   상기 글래스 코팅층 중에 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비는 상기 글래스 코팅층의 외면 근방으로부터 내부쪽으로 점차적으로 증가하는 것을 특징으로 하는 칩형 전자부품.
2. 제 1 항에 있어서, 상기 세라믹체는 복수개의 세라믹층을 포함하는 것을 특징으로 하는 칩형 전자부품.
3. 제 2 항에 있어서, 상기 글래스 코팅층의 외면 근방에서 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비는 약 0.3 이상인 것을 특징으로 하는 칩형 전자부품.
4. 제 2 항에 있어서, 상기 상기 글래스 코팅층의 외면 근방에서 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비는 약 0.6 이상인 것을 특징으로 하는 칩형 전자부품.
5. 표면 상에 글래스 코팅층을 형성하고, 상기 글래스 코팅층 중의 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 약 0.3 이상이 되게 세라믹체를 형성하는 단계; 및

   상기 글래스 코팅층이 형성된 상기 세라믹체를 산성 수용액에 침지하는 단계를 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
6. 제 5 항에 있어서, 상기 글래스 코팅층은 규소원소 함유량에 대한 알칼리 금속원소 함유량의 비가 약 0.6 이상이 되는 것을 특징으로 하는 칩형 전자부품의 제조방법.
7. 제 6 항에 있어서, 상기 산성 수용액은 황산을 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
8. 제 7 항에 있어서, 상기 세라믹체에 상기 글래스 코팅층을 도포하는 단계를 더 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
9. 제 6 항에 있어서, 상기 세라믹체에 상기 글래스 코팅층을 도포하는 단계를 더 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
10. 제 5 항에 있어서, 상기 세라믹체에 상기 글래스 코팅층을 도포하는 단계를 더 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
11. 제 10 항에 있어서, 상기 산성 수용액은 황산을 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.
12. 제 5 항에 있어서, 상기 산성 수용액은 황산을 포함하는 것을 특징으로 하는 칩형 전자부품의 제조방법.