KR20020001626A - 세라믹 적층 소자 - Google Patents

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Abstract

고성능화, 소형화, 슬림화, 제조의 용이, 및 신뢰성의 향상을 실현한 세라믹 적층 소자를 제공한다.
세라믹 적층 소자는, 층간 비어홀(3)을 통해 전기적으로 접속된 다층 배선 패턴(2)을 갖춘 제1 세라믹체(1)와, 층간 비어홀(3)을 통해 전기적으로 접속된 다층 배선 패턴(2)을 갖춘 제2 세라믹체와, 상기 제1 및 제2 세라믹체에 끼워진 열경화성 수지 시트(17)를 포함하고, 상기 열경화성 수지 시트는, 상기 제1 세라믹체의 상기 다층 배선 패턴 중 어느 하나와, 상기 제2 세라믹체의 상기 다층 배선 패턴 중 어느 하나를 전기적으로 접속하는 도전성 수지가 충진된 관통 구멍을 가진다.

Description

세라믹 적층 소자{MULTILAYER CERAMIC DEVICE}
본 발명은 휴대 전화기 등의 고주파 무선기기에서 이용되고 있는 세라믹 적층 소자에 관한 것으로, 특히 세라믹 적층 RF 소자에 관한 것이다.
근래에, 세라믹 적층 소자, 특히 고주파 영역(radio frequency)에서 동작하는 세라믹 RF 소자는 휴대 전화기 등의 고주파 무선기기의 소형화에 유용하므로 크게 주목받고 있다.
도 12는 종래의 세라믹 적층 RF 소자의 단면도를 나타내고 있다. 도 12에서, 101은 저온소결 세라믹체이다. 102는 다층 배선 도체로서 RF 회로를 구성한다. 103은 층간 비어홀(via hole)이고, 105는 칩 저항, 칩 콘덴서, 칩 인덕터, 패키지 반도체 등의 칩 부품이다. 105는 금속캡(107)으로서 회로의 실드(shield)를 실행한다.
이상과 같이 구성된 종래의 세라믹 적층 RF 소자의 동작에 대해 설명한다.
먼저, 다층 배선 도체(102)는 복수의 칩 부품(105) 사이를 전기적으로 접속함과 더불어, 저온소결 세라믹체(101) 내에서, 내층(內層) 콘덴서와 내층 인덕터를 형성한다. 이러한 부품 전체가 RF 회로를 형성하고, RF 적층 스위치 등과 같은 세라믹 적층 RF 소자의 기능을 가진다.
또한, 도 12는 종래의 세라믹 적층 RF 소자의 구성을 표시하는 블록도이다. 여기에는, 각각 적층 필터(도 13의 (a)), 표면 탄성파(surface acoustic wave: SAW) 필터(도 13의 (b)), RF 스위치(도 13의 (c))로서 기능하는 개별적으로 독립된 소자가 존재한다.
그러나 상기와 같은 구성으로는, 상면에 실장된 칩 부품을 보호하는 밀봉 수지와 캐비티 구조를 밀봉하는 밀봉 금속뚜껑(금속캡 107)이 없기 때문에, 밀봉을 필요로 하는 반도체 베어칩(bare-chip)과 SAW 필터를 넣을 수 없는 문제점이 있다. 여기서, 종래예의 금속캡(107)은, 단지 자기 실드를 실행하는 것으로, 밀봉 기능은없기 때문에, 상기 부품을 실장할 수가 없다.
또한, 상기 구성은, 단일 세라믹체를 이용하고 있다. 이에 반해, 고용량의 콘덴서를 내장시키는 것 등에 의해 더욱 다기능의 소자로 하기 위해서는, 일본 특개평 4-79601호(대응 미국특허 : 미국특허 제5406235호)에 표시되어 있듯이, 서로 다른 비유전율을 가지는 세라믹체 등의 유전체를 일체로 형성하는 방법을 고려할 수 있다. 그 일례로서, 조성이 다른 세라믹체를 일체로 소성하는 방법이 있다. 그러나, 조성이 다른 세라믹체는 수축률 등이 각각 달라서, 일체로 소성하여 형성하는 것이 매우 어렵다. 또한, 비유전율이 다른 세라믹체에 대해 일체로 형성된 세라믹체에서는, 그 비유전율이 다른 세라믹체 사이에, 소자 특성에 영향을 주는 부유용량이 생기는 경우가 있다.
따라서, 본 발명의 목적은 반도체 베어칩과 SAW 필터를 넣을 수 있는 세라믹 적층 소자를 제공하는 것이다. 또 다른 목적은, 소자의 고기능화, 소형화, 슬림(slim)화, 제조의 용이성 및 신뢰성의 향상을 도모하는 것이다. 또 다른 별도의 목적은, 상기 적층 세라믹에 대해 최적회로 설계로 복수의 기능을 조합시켰을 때의 전체 성능을 향상시키는 것이다.
도 1은 본 발명의 제1 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 세라믹 적층 RF 소자의 저면도이다.
도 7은 본 발명의 제5 실시예에 따른 세라믹 적층 RF 소자에 페이스 다운(face down) 실장된 SAW 필터의 확대 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 세라믹 적층 RF 소자의 사시도이다.
도 10은 본 발명의 제7 실시예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 11은 본 발명의 제8 실시예에 따른 휴대 전화기의 블록도이다.
도 12는 종래예에 따른 세라믹 적층 RF 소자의 단면도이다.
도 13은 종래예에 따른 세라믹 적층 RF 소자의 구성을 나타내는 블록도이고, (a)는 적층 필터, (b)는 SAW 필터, (c)는 RF 스위치 회로이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 저온소결 세라믹체 2, 12 : 다층 배선 도체
3 : 층간 비어홀 4 : 반도체 베어칩
5 : SAW 필터 6 : 밀봉 수지
7 : LGA(랜드 그리드 어레이) 단자 전극 8 : 범퍼
9 : SAW 전극 10 : 밀봉수지
11 : 캐비티형 저온소결 세라믹체 13 : 어레이 안테나
14, 16 : 저유전율 저온소결 세라믹체
15 : 고유전율 저온소결 세라믹체 17, 18 : 접합 수지
19 : 혈공형 저유전율 저온소결 세라믹체
20 : 세라믹 적층 RF 소자 30 : 이동 통신기
32 : 표시부 34 : 통신부
101 : 저온소결 세라믹체 102 : 다층 배선 도체
103 : 층간 비어홀 105 : 칩 부품
본 발명에 따른 세라믹 적층 소자는, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 가지는 제1 세라믹체와,
층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제2 세라믹체와,
상기 제1 및 제2 세라믹체에 끼워진 열경화성 수지 시트로 이루어지고,
상기 열경화성 수지 시트는, 상기 제1 세라믹체의 상기 다층 배선 패턴 중 어느 하나와, 상기 제2 세라믹체의 상기 다층 배선 패턴 중 어느 하나를 전기적으로 접속하는 도전성 수지가 충진된 관통 구멍을 포함하는 것을 특징으로 한다.
상기 세라믹체는, 그 내부에 적어도 한 층의 배선 패턴을 가지고, 각 배선 패턴은 층간 비어홀로 전기적으로 접속된다. 여기서 세라믹체로서는, 예를 들어, 비유전율이 10 이상인 고유전율계의 유전체와, 비유전율이 10 미만인 저유전율계의 유전체 중 하나를 사용할 수 있다. 고유전율계의 유전체로서는, Bi-Ca-Nb-O계(비유전율 약 58), Ba-Ti-O계, Zr(Mg, Zn, Nb)Ti-Mn-O계 등의 유전체를 사용할 수 있다. 또한, 저유전율계의 유전체로서는, 아루미나 붕규산 글래스계(비유전율 7), 포스테라이트(forsterite)계의 세라믹 재료 등을 사용할 수 있다. 또한, 열경화성 수지로서는, 예를 들어, 에폭시 수지, 페놀 수지, 사안산염(cyanate) 수지 등을 사용할 수가 있다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 각 세라믹체는, 적층 일체로 소성된 저온소결 세라믹체인 것을 특징으로 한다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제1 및 제2 세라믹체는, 상기 열경화성 수지 시트와 열경화하여 일체화되는 것을 특징으로 한다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제1 및 제2 세라믹체는, 비유전율이 서로 다른 것을 특징으로 한다.
이와 같이 비유전율이 서로 다른 세라믹체의 사이에 세라믹체보다 낮은 유전율을 가지는 열경화성 수지를 끼워 넣음으로써, 비유전율이 다른 세라믹체의 사이에서 생기는 부유 용량을 감소시킬 수 있고, 소자 특성을 향상시킬 수 있다. 또한, 세라믹체와 열경화성 수지 시트와의 계면에 패턴 형성을 함으로써, 각 세라믹체의 내부에 구성된 다층 배선 패턴 등의 회로 사이에서 발생하는 임피던스 부정합을 조정하여, 손실 발생을 회피할 수 있다. 또한, 열경화성 수지는 매우 낮은 비유전율을 가지므로, 세라믹체와의 계면에 형성된 각 패턴 사이에서의 상호간섭이 작아지고, 양호한 소자특성을 얻을 수 있다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제3 세라믹체와,
상기 제2 및 제3 세라믹체와의 사이에 끼워진 열경화성 수지 시트를 더 포함하고,
상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2 세라믹체는 비유전율이 10 이상이고, 상기 제3 세라믹체는 비유전율이 10 미만인 것을 특징으로 한다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제1 및 제3 세라믹체는, 실질적으로는 동일한 두께이며, 상기 제2 세라믹체는 상기 제1 및 제3 세라믹체보다 두꺼운 것을 특징으로 한다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제1 및 제2 세라믹체는, 서로 다른 두께를 가지는 것을 특징으로 한다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제2 세라믹체는 다른 세라믹체와 대향하지 않는 면에 랜드 그리드 어레이(Land Grid Array) 단자 전극을 포함하는 것을 특징으로 한다.
여기서, 랜드 그리드 어레이(Land Grid Array) 단자 전극은, 세라믹 적층 소자를 배선 기판 위에 배치하는 경우에, 배선 기판과의 전기적 접속에 이용된다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서는, 상기 제2 세라믹체와 상기 랜드 그리드 어레이 단자 전극과의 사이에 끼워진 열경화성 수지 시트를 포함하는 것을 특징으로 한다.
이와 같이 적층된 세라믹체 중 하층의 세라믹체의 저면과, 그 저면에 설치된 랜드 그리드 어레이 단자 전극 사이에 열경화성 수지를 끼워 넣음으로써, 저면의 세라믹체의 낙하 강도를 향상시킬 수 있다. 또한, 세라믹체보다 낮은 비유전율을 가지는 열경화성 수지를 끼워 넣음으로써 배선 기판과의 기생성분을 저감시킬 수 있음과 더불어, 임피던스 매칭을 변화시킬 수 있어서, 회로설계의 자유도를 향상시킬 수 있다.
또한, 본 발명에 따른 상기 세라믹 적층 소자에서, 상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 한다.
여기서, 반도체 베어칩으로서는, 바이폴라 트랜지스터, FET, 다이오드, IC 등이 있고, 실리콘과 그 외의 화합물 반도체로 구성된다. 또한, SAW 필터는, 수정, 리튬 탄탈레이트(LiTaOa), 리튬 니오베이트(LiNbOa) 등의 단결정 압전 기판을 사용해서 형성된다. 이 반도체 베어칩과 SAW 필터는, 예를 들어, 스터드 범퍼 본딩(stud bump bonding: SBB)법과 GGI(Gold to Gold Interconnection) 등의 범퍼 접속 등의 방법에 의해, 전극부를 실장하는 세라믹체의 면에 대향시켜 전기적으로 접속하고, 페이스 다운(face down) 실장할 수 있다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 제1 세라믹체는, 상방으로 요부(凹部)를 가지는 캐비티형 세라믹체이고,
상기 제1 세라믹체는, 요부의 저면에, 반도체 베어칩과 SAW 필터가 전극부를 상기 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 제1 세라믹체는, 혈개부(穴開部)를 포함하는 혈개형(穴開型) 세라믹체이고,
상기 제1 세라믹체는, 상기 혈개(穴開)부의 저면을 구성하는 상기 열경화성 수지 시트의 면에, 반도체 베어칩과 SAW 필터가 전극부를 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2 세라믹체는 비유전율이 10 이상인 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 반도체 베어칩은, UHF 대역 이상의 주파수로 동작하는 반도체 베어칩을 포함하는 것을 특징으로 한다
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 반도체 베어칩은, PIN 다이오드를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 SAW 필터는, 불평형 입력평형 출력의 단자 구조를 가지는 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제1 세라믹체와,
층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제2 세라믹체가 순차적으로 적층되어 있고,
상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅하며,
상기 제2 세라믹체는, 상기 제1 세라믹체와 대향하지 않는 면에, 랜드 그리드 어레이 단자 전극이 설치되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 제1 및 제2 세라믹체는, 비유전율이 서로 다른 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 상기 제1 세라믹체는, 상방으로 요부를 가지는 캐비티형 세라믹체이고,
상기 제1 세라믹체는, 상기 반도체 베어칩과 상기 SAW 필터가 전극부를 상기 요부의 저면에 대향시켜 실장되고, 상부를 밀봉 수지로 코팅하는 것을 특징으로 한다.
또한, 본 발명에 따른 세라믹 적층 소자에서, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제3 세라믹체를 더 포함하고,
상기 제3 세라믹체는, 상기 제1 세라믹체와 대향하지 않는 상기 제2 세라믹체의 면에 적층되고,
상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2 세라믹체는 비유전율이 10 이상이고, 상기 제3 세라믹체는 비유전율이 10 미만인 것을 특징으로 한다.
본 발명에 따른 세라믹 적층 소자는, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 가지며, 상방으로 요부를 가지는 캐비티형 세라믹체로 된 제1 세라믹체와,
층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제2 세라믹체가
순차적으로 적층되어 있고,
상기 제1 세라믹체는, 상기 요부의 저면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 한다.
또한, 상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면의 평탄부에 형성된 전극 패턴으로 된 어레이 안테나를 가지는 것을 특징으로 한다.
본 발명에 따른 이동 통신기는, 상기 세라믹 적층 소자를 가지는 것을 특징으로 한다.
여기서, 이동 통신기로는, 예를 들어, 휴대 전화기 등 이다. 상기와 같이 세라믹 적층 소자를 소형화, 고기능화할 수 있으므로, 이 세라믹 적층 소자로 이루어진 휴대 전화기도 소형화 및 고성능화 될 수 있다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조로 하여 설명한다. 여기서 동일한 부호를 붙인 부분은 실질적으로 동일한 부분을 나타낸다.
(제1 실시예)
본 발명의 제1 실시예에 따른 세라믹 적층 소자는, 도 1의 단면도에 표시된 바와 같이, 상층에 비유전율 58의 고유전율계의 세라믹체(15), 하층에 비유전율 7의 저유전율계의 세라믹체(14)가 있고, 그 사이에 비유전율이 약 4인 열경화성 수지인 접합 수지(17)가 끼워져 있다. 각 세라믹체(14, 15)는 내부에 구리 또는 은으로 된 복수의 배선 도체가 비어홀을 통해 전기적으로 접속된 다층 배선 도체를 포함하고 있다. 또한, 2개의 세라믹체(14, 15)의 사이에 끼워져 있는 접합 수지(17)에는, 상하의 세라믹체의 각 다층 패턴 사이를 서로 전기적으로 접속하는 전도성 수지가 충진된 복수 개의 관통 구멍이 설치되어 있다. 이것에 의해, 서로 다른 비유전율을 가지는 2개의 세라믹체가 그대로 접촉된 경우에 비해, 2개의 세라믹체 사이에 생기는 부유 용량을 감소시킬 수 있다. 또한, 하층 비유전율계의 세라믹체(14)의 저면에 랜드 그리드 어레이(land grid array) 단자 전극(7)이 설치되어 있다. 또한, 이 세라믹체(14)의 저면과 랜드 그리드 어레이 단자 전극(7) 사이에 추가로 열경화성 수지인 접합 수지(18)가 끼워져 있다. 이것에 의해 소자의 강도를 높일 수 있다.
여기서, 비유전율이 10 이상인 고유전율계의 세라믹체로서는 Bi-Ca-Nb-O계(비유전율 58)를 사용할 수 있으며, 이에 한정되지 않고 예를 들어, Ba-Ti-O계, Zr(Mg, Zn, Nb)-Ti-Mn-O계 등의 세라믹 재료를 이용할 수도 있다. 또한, 비유전율이 10 미만인 저유전율계의 세라믹체로서는, 아루미나 붕규산 글래스계(비유전율 7)를 이용할 수 있으며, 이에 한정되지 않고, 예를 들어, 포스테라이트(forsterite)계의 세라믹 재료를 사용하는 것도 가능하다.
다층 배선 도체(2)는, 저온소결 세라믹체(14, 15) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 적층 일체로 소성된 저온소결 세라믹체의 가운데에 형성된 다층 배선 패턴은 구리 또는 은으로 되며, 상기 배선 패턴 사이의 원하는 장소에는 층간 비어홀(3)을 배치하여 전기적으로 접속한다. 다층 배선 패턴에서 각 층의 패턴은, 예를 들어, 스크린 인쇄 등의 방법으로 형성하고, 층간 비어홀은 유전체 시트(sheet)에 펀치로 구멍을 뚫어서 도체 페이스트(paste)를 인쇄하는 방법으로 충진해서 형성한다.
또한, 이 다층 배선 도체(2)를 내부에 갖춘 세라믹체(14, 15)의 형성방법에서, 저유전율계의 세라믹체의 경우를 예로 하여 아래에 설명한다. 우선, 아루미나계 규산 등의 세라믹 분말에, 저용융점 글래스 프릿(glass frit), 유기 바인더, 유기 용제를 혼합해서 얻은 슬라이스를 성형한 글래스 세라믹 기판으로 된 그린 시트(green sheet)를 얻는다. 이 그린 시트에 상하의 세라믹체의 배선을 전기적으로 접속한 복수의 비어홀을 펀치 또는 레이저 가공으로 천공해서 형성한다. 다음으로, 은, 동, 또는 금 등의 분말성분으로 된 도전성 페이스트를 사용해서 그린 시트에 스트립 라인(strip line)과 콘덴서 전극 등의 배선 패턴을 인쇄한다. 또한, 각 그린 시트 위의 각 비어홀 내에도 마찬가지로 전도성 페이스트를 충진한다. 다음으로, 복수 개의 그린 시트를 전기적인 접속이 확실히 실행될 수 있도록 정확하게 위치조정을 하여 적층하고, 소정 조건으로 가열 및 가압해서 일체화함으로써 일체화된 그린 시트 적층체를 얻을 수 있다. 더구나, 이 적층체를 건조 후, 산화 분위기의 소성로에서 약 400℃∼500℃의 온도범위로 소성하고, 그린 시트 중의 유기 바인더를 번 아웃(burn out)한다. 다음으로, 도전체의 주성분으로서 은 또는 금의 분말을 이용하는 경우에는, 상기 소성 분위기로서는 공기 중에서와 같은 산화분위기 상태에서 약 850℃∼950℃의 온도 범위로 소성하여 세라믹체를 얻을 수 있다. 한편, 도전체의 주성분으로서 구리 분말을 사용하는 경유에는, 불활성 가스 분위기 또는 환원성 분위기에서 약 850℃∼950℃의 온도범위로 소성해서 세라믹 적층체를 얻을 수 있다.
이러한 세라믹 적층 소자에서는, 상층에 고유전율계의 세라믹체(15), 하층에 저유전율계의 세라믹체(14)를 배치하고 있지만, 이와 같은 구성에 한정되는 것은 아니다. 상기 구성과는 반대로, 상층에 저유전율의 세라믹체를, 하층에 고유전율의 세라믹체를 배치할 수도 있다. 이 경우에는 예를 들어, 상측의 저유전율계의 세라믹체 내부에 약 50 오옴의 회로를 끌어낼 수 있다. 또한, 열경화성 수지인 접합 수지(17, 18)로는, 에폭시 수지, 페놀 수지, 시안산염(cyanate) 수지 중 어느 하나를 사용할 수 있다. 본 발명에서의 열경화성 수지로서, 미국특허 제 6,038,138호(대응 일본특허 : 특개평 11-220262호 공보)에 개시되어 있는 무기 필러(filler)를 포함하는 열경화성 수지를 이용할 수도 있다. 따라서, 이 미국특허를 본원 명세서의 일부를 이루는 것으로서 여기에 밝혀 둔다.
다음으로, 상기와 같은 2개의 세라믹체(14, 15)의 사이에 비유전율 4 정도의열경화성 수지인 접합 수지(17)를 끼워 넣은 것에 대한 효과에 대해 아래에 설명한다. 먼저, 고유전율계의 세라믹체(15)와 저유전율계의 세라믹체(14)를 직접 접촉한 경우에는, 각각의 내부에 설치된 다층 배선 도체의 회로 내 임피던스의 차이로부터 인피던스 부정합이 생기고, 손실이 발생되는 경우가 많다. 이에 반해, 상기 구성에 의해, 2개의 세라믹체 사이에 열경화 수지인 접합 수지(17)를 끼움으로써, 상기 2개의 세라믹체(14, 15)와 접합 수지(17) 사이의 계면에도 패턴 형성할 수가 있어서, 임피던스 부정합을 조정할 수 가 있다. 이 경우, 접합 수지(17)는 매우 낮은 비유전율을 가지므로, 상기 패턴의 상호 간섭은 적으면서, 양호한 소자 특성을 얻을 수 있다.
또한, 하층의 세라믹체(14)와 랜드 그리드 어레이 단자 전극(7)과의 사이에 보다 낮은 비유전율을 가지는 접합 수지(18)를 개재한 것에 의한 효과에 대해 아래에 설명한다. 이 접합 수지(18)에 의해 낙하 충격을 흡수하므로, 소자의 낙하 강도를 향상시킬 수 있다. 또한, 세라믹체(14)보다 낮은 비유전율을 가지는 접합 수지(18)를 끼워 넣어서 배선 기판과의 기생성분을 줄일 수 있음과 더불어, 임피던스 매칭을 변화시킬 수 있고, 회로설계의 자유도를 향상시킬 수 있다.
또한, 상기 세라믹체(15)와 하층의 세라믹체(14)를 서로 다른 비유전율을 가지는 세라믹체로 조합시키는 것에 대하여 설명한다. 먼저, 상층의 고유전율계의 세라믹체(15)의 특징을, 다음으로, 하층의 저유전율계의 세라믹체(14)의 특징을, 그리고 서로 다른 비유전율의 세라믹체를 조합하는 경우의 조건 및 효과에 대해 설명한다.
일반적으로, 고유전율 세라믹 속에 형성될 수 있는 스트립 라인은, 파장을 단축할 수 있어서, 예를 들어, 스트립 라인 공진기에서는 공진기 길이를 비유전율의 평방근에 반비례하게 짧게 하는 것이 가능하다. 따라서, 소형으로 Q값의 높은 스트립 라인 공진기를 만드는데 적당하다. 그러나, 스트립 라인의 특성 임피던스는 통상 낮아서, 예를 들어, 스크린 인쇄에서 형성할 수 있는 최소 선폭이 100㎛이고, 실드 간격이 2㎜인 스트립 라인의 특성 임피던스는 20에서 30 오옴 정도여서, 50 오옴 선로를 형성하는 것은 실질적으로 불가능하다. 한편, 비유전율이 높기 때문에, 큰 용량값의 내층 콘덴서를 좁은 면적에 만드는 것은 쉽다.
이에 반해, 저유전율 세라믹 속에 형성될 수 있는 스트립 라인은, 파장을 그 정도로 단축할 수는 없으나, 50 오옴 이상의 높은 특성 임피던스의 실현은 용이하고, 내층 인덕터의 형성도 용이하다. 비유전율이 낮기 때문에, 근접하는 스트립 라인 사이의 전자계 결합량은 비교적 작고, 배선층을 형성하기에 적당하다.
이와 같이, 각각의 배선층 속에 최적 회로 소자를 배치하고 있는 2종류 이상의 비유전율을 가지는 세라믹체를 접합함으로써, 소형화와 고성능화를 동시에 달성할 수 있다. 또한, 스트립 라인의 특성 임피던스의 관계로부터, 각각의 세라믹체의 비유전율은, 상층의 고유전율계의 세라믹체에서는 비유전율 10 이상이 바람직하고, 특히 대략 40에서 60까지의 범위가 더욱 바람직하고, 하층의 저유전율계의 세라믹체에서는 비유전율 10 미만으로 하는 것이 바람직하다.
(제2 실시예)
도 2는 본 발명의 제2 실시예의 세라믹 적층 RF 소자의 단면도를 나타내고있다.
도 2에서, 14는 저유전율 저온소결 세라믹체이고, 15는 고유전율 저온소결 세라믹체이고, 17 및 18은 접합 수지이고, 2는 다층 배선 도체이고, 3은 층간 비어홀이고, 4는 반도체 베어칩이고, 5는 SAW 필터이고, 6은 밀봉 수지이고, 7은 LGA 이다. 이 세라믹 적층 RF 소자는, 제1 실시예에 따른 세라믹 적층 RF 소자와 비교하면, 도 2에 표시된 바와 같이, 상층의 저유전율 저온소결 세라믹체(14)의 상면에, 반도체 베어칩과 SAW 필터(5)의 전극부를 상기 세라믹체(14)의 상면에 대향 접속하여 페이스 다운(face down) 실장하고, 그 상부에 밀봉 수지(6)로 밀봉부를 형성하고 있다는 점이 다르다.
이상과 같이 구성된 세라믹 적층 RF 소자에 대해, 도 2를 사용하여 그 구성을 아래에 설명한다. 먼저, 다층 배선 도체(2)는, 저유전율 저온소결 세라믹체(14) 및 고유전율 저온소결 세라믹체(15) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 각각 적층 일체로 소성된 저유전율 저온소결 세라믹체와 고유전율 저온소결 세라믹체의 속에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 장소에는 층간 비어홀을 배치하여 전기적으로 접속한다.
다층 배선 패턴의 각 층의 패턴은, 예를 들어, 스크린 인쇄 등의 방법으로 형성하고, 층간 비어홀은 유전체 시트에 펀치로 구멍을 뚫어서 도체 페이스트를 인쇄 등의 방법으로 충진해서 형성한다.
또한, 접합 수지(17, 18)는 무기질 필러와 미경화 상태의 열경화 수지 조성물을 포함하는 화합물을 시트 형상으로 가공하고, 관통 구멍을 형성하고, 도전성수지 조성물을 충진한 시트 형태의 것이며, 이것을 저온소결 세라믹체(14, 15)의 사이에 끼워 넣고 열경화시켜 일체로 성형한다.
세라믹체의 저면에는, 외부와 접속하는 저면 단자 전극 LGA(7)가 형성되어 있다. 상기 세라믹체 상면에는 반도체 베어칩과 SAW 필터가 페이스 다운(face down) 실장되어, 상기 반도체 베어칩 및 SAW 필터를 덮어 씌우도록 세라믹체 상면을 밀봉 수지로 코팅한다. 이러한 부품 전체로서 RF 회로가 형성되고, 예를 들어, RF 적층 스위치 등의 세라믹 적층 RF 소자로서 기능한다.
여기서, 종래예와 크게 다른 점은, UHF 대역 이상의 주파수로 동작하는 반도체 베어칩 및 SAW 필터 베어칩이 평판 형태의 세라믹체 상면에 페이스 다운 실장되고, 상기 베어칩을 덮도록 상기 세라믹체의 상면을 밀봉 수지로 코팅한 구성으로 되어 있다는 것이다. 반도체 베어칩은, 바이폴라 트랜지스터, FET, 다이오드, IC 등이 있고, 실리콘과 그 외의 화합물 반도체로 구성된다. 또한, SAW 필터는 수정, 리튬 탄탈레이트(LiTaOa), 리튬 니오베이트(LiNbOa) 등의 단결정 압전 기판이고, 이것들은 예를 들어, 스터드 범퍼 본딩(stud bump bonding)법과 GGI(Gold to Gold Interconnection) 등의 범핑 접속과 같은 방법에 의해, 전극부를 실장하는 세라믹체의 면에 대향시켜 전기적으로 접속하는, 소위 페이스 다운 실장되어 있다.
또한, 저유전율 저온소결 세라믹체(14), 고유전체 저온소결 세라믹체(15)를 각각 적층 일체로 소성하고, 소결 후에, 접합 수지(17, 18)를 사용하여 접합함으로써, 소성할 때에 열팽창계수가 다른 점에 기인하여 세라믹체가 휘는 것을 접합 수지에 의해 흡수하는 것이 가능하기 때문에, 설계의 자유도를 향상시킬 뿐만 아니라, 견고하게 접착할 수 있다. 또한, 최하층에 접합 수지를 배치함으로써, 단자 전극 강도를 향상시킬 수 있어서, 낙하 시험 등에 의한 불량을 감소시킬 수 있다.
또한, 2종류 이상의 비유전율을 가지는 세라믹 시트를 일체화함으로써, 제3 실시예와 마찬가지로, 각각의 층 속에 최적 회로 소자를 배치하여 소형화와 고성능화를 동시에 달성할 수 있다. 스트립 라인의 특성 임피던스의 관계로부터, 각각의 세라믹체의 비유전율은, 상층에서는 비유전율이 10 이하이고, 하층에서는 비유전율이 10 이상이며, 가운데에서는 약 40에서 60정도로 하는 것이 바람직하다.
상기한 바와 같이 제2 실시예에 의하면, 세라믹체가 비유전율이 서로 다른 이종 세라믹체와 접합 수지로 형성된 구성으로 되어 있다. 즉, 상층을 비유전율 10 이하의 저유전율 저온소결 세라믹체로 하고, 하층을 비유전율 10 이상의 고유전율 저온소결 세라믹체로 하며, 상층과 하층의 저온소결 세라믹체 사이의 접합면과 최하층에 접합 수지를 배치하는 구성으로 함으로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있고, 또한 세라믹체의 휘어짐이 적고, 단자 강도가 강한 세라믹 적층 RF 소자를 제공할 수 있다.
(제3 실시예)
이하 본 발명의 제3 실시예에 대하여 도면을 참조하여 설명한다.
도 3은 본 발명의 제3 실시예에서의 세라믹 적층 RF 소자의 단면도를 표시하고 있다. 도 3에서, 19는 혈공형(穴空型) 비유전율 저온소결 세라믹체, 15는 고유전율 저온소결 세라믹체, 17 및 18은 접합 수지, 2는 다층 배선 도체, 3은 층간 비어홀, 4는 반도체 베어칩, 5는 SAW 필터, 6은 밀봉 수지, 7은 LGA이다.
도 2와 다른 점은, 저온소결 세라믹체(14) 대신에, 상층에는 혈공형 저유전율 저온소결 세라믹체(19)를, 하층에는 고유전율 저온소결 세라믹체(15)를 배치하고, 저온소결 세라믹체 사이의 접합면에 접합 수지(17)를 배치하고, 최하층에는 접합 수지(18)가 배치된 구조라는 것이다.
이와 같이 구성된 세라믹 적층 RF 소자에 대해, 이하 도 3을 사용하여 그 동작을 설명한다.
다층 배선 도체(2)는, 혈공형 저유전율 저온소결 세라믹체(19) 및 고유전율 저온소결 세라믹체(15) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 각각 적층 일체로 소성된 저온소결 세라믹체 속에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 장소에는 층간 비어홀이 배치되어 전기적으로 접속된다.
또한, 접합 수지(17, 18)는 무기질 필러와 미경화 상태의 열경화 수지 조성물을 포함하는 화합물을 시트 형상으로 가공하고, 관통 구멍을 형성하며, 도전성 수지 조성물을 충진한 시트 형상의 것으로서, 이것을 저온소결 세라믹체(19, 15) 사이에 끼워서 열경화시켜 일체로 형성한다.
세라믹체의 저면에는, 외부와의 접속을 실행하는 저면 단자 전극 LGA(7)가 형성되어 있다. 또한, 캐비티 내에는 반도체 베어칩(4), SAW 필터(5)가 페이스 다운 실장되어, 이 반도체 베어칩과 SAW 필터를 덮도록 밀봉 수지(6)가 캐비티 속에 충진되어 있다. 이러한 부품 전체가 RF 회로를 형성하고, 예를 들어, RF 적층 스위치 공진기와 같은 세라믹 적층 RF 소자로서 기능한다.
여기서, 제2 실시예와 크게 다른 점은, 최상층에는 혈공형 저유전율 저온소결 세라믹체(19)를, 하층에는 고유전율 저온소결 세라믹체(15)를 배치하고, 저온소결 세라믹체 사이의 접합면에 접합 수지(17)를 배치하고, 최하층에 접합 수지(18)를 배치하는 이종 적층 구조라는 것이 다르다.
이와 같이, 혈공형 저유전율 저온소결 세라믹체(19), 고유전율 저온소결 세라믹체(15)를 각각 적층 일체로 소성하고, 소결 후에, 접합 수지(17)를 사용하여 접합함으로써, 소성할 때에 열팽창 계수가 다른 것에 기인한 세라믹체의 휨을 접합 수지에 의해 흡수할 수 있어서, 설계의 자유도를 향상시킨다.
캐비티 구조를 적층 일체로 소성하여 형성하면, 구조의 상하 비대칭성으로부터 매우 쉽게 휘어지게 된다. 본 실시예의 구조는 반도체와 SAW 필터의 베어칩 실장에 불가결한 세라믹체 표면의 평탄도를 향상시키는 것에 매우 유효하다. 또한 최하층에 접합 수지를 배치함으로써, 단자 강도도 향상되기 때문에, 낙하 시험 등에 의한 불량을 감소시킬 수 있다.
또한, 최상층의 혈공형 저유전율 저온소결 세라믹체(19) 속에 배선 패턴을 형성할 수도 있어, 소형화가 도모된다.
또한, 2종 이상의 비유전율을 가지는 세라믹 시트를 일체화함으로써, 제2 실시예와 마찬가지로, 각각의 층 속에 최적 회로 소자를 배치하여, 소형화 및 고성능화를 동시에 달성할 수 있다. 스트립 라인의 특성 임피던스의 관계로부터, 각각의 세라믹체의 비유전율을, 상층에서는 비유전율이 10 이하, 하층에서는 비유전율이 10 이상, 가운데에서는 약 40에서 60 정도로 하는 것이 바람직하다.
이상과 같이 제3 실시예에 따르면, 세라믹체가 비유전율이 다른 이종 세라믹체와 접합 수지로 형성된 구성으로 되어 있다. 또한, 세라믹체를 비유전율이 다른 2층 이상의 이종 세라믹 적층체로 하고, 최상층을 비유전율 10 이상의 캐비티형 저유전율 저온소결 세라믹체로 하고, 하층을 비유전율 10 이상의 고유전율 저온소결 세라믹체로 하고 있다. 또한, 상층과 하층의 저온소결 세라믹체 사이의 접합면과 최상층에 접합 수지를 배치한 구성으로 되어 있다. 이에 따라, 소형화 및 고성능화를 동시에 달성할 수 있는 세라믹 적층 RF 소자를 제공할 수 있다.
(제4 실시예)
도 4는 본 발명의 제4 실시예에서 세라믹 적층 RF 소자의 단면도를 나타내고 있다. 도 4에서, 19는 혈공형 저유전율 저온소결 세라믹체, 15는 고유전율 저온소결 세라믹체, 16은 저유전율 저온소결 세라믹체, 17 및 18은 접합 수지, 2는 다층 배선 도체, 3은 층간 비어홀, 4는 반도체 베어칩, 5는 SAW 필터, 6은 밀봉 수지, 7은 LGA 이다.
도 3과 다른 점은, 캐비티형 저온소결 세라믹체 대신에 최상층에 혈공형 저유전율 저온소결 세라믹체(19)를, 중간층에 고유전율 저온소결 세라믹체(15)를, 하층에 저유전율 저온소결 세라믹체(16)를 배치하고, 각 저온소결 세라믹체 사이의 접합면에 접합 수지(17)를 배치하고, 최하층에는 접합 수지(18)를 배치한 구조로 된 점이다.
이상과 같이 구성된 세라믹 적층 RF 소자에 대해, 도 4를 사용하여 아래에 설명한다.
다층 배선 도체(2)는, 혈공형 저유전율 저온소결 세라믹체(19) 및 고유전율 고온소결 세라믹체(15), 저유전율 저온소결 세라믹체(16) 내에서, 내층 콘덴서와 내층 인턱터를 형성한다. 각각 적층 일체로 소성된 저온소결 세라믹체 속에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 장소에는 층간 비어홀을 배치해서 전기적으로 접속한다.
또한, 접합 수지(17, 18)는 무기질 필러와 미경화 상태의 열경화 수지 조성물을 포함하는 화합물을 시트 형상으로 가공하고, 관통 구멍을 형성하고, 도전성 수지 조성물을 충진한 시트 형상으로 되어, 이것을 저온소결 세라믹체(19, 15, 16) 사이에 끼워 넣어, 열경화시켜서 일체로 형성한다. 세라믹체 저면에는, 외부와의 접속을 실행하는 저면 단자 전극 LGA(7)이 형성되어 있다.
또한, 캐비티 내에는 반도체 베어칩(4)과 SAW 필터(5)가, 페이스 다운 실장되어, 반도체 베어칩(4)과 SAW 필터(5)를 덮도록, 밀봉 수지(6)가 그 캐비티 속에 충진된다. 이러한 부품은 전체로서 RF 회로를 형성하고, 예를 들어, RF 적층 스위치 공진기 등의 세라믹 적층 RF 소자로 기능한다.
여기서, 제3 실시예와 크게 다른 점은, 최상층에는 혈공형 저유전율 저온소결 세라믹체(19)를, 중간층에는 고유전율 저온소결 세라믹체(15)를 배치하고, 하층에 저유전율 저온소결 세라믹체(16)을 배치하고, 각각 저온소결 세라믹체 사이의 접합면에 접합 수지(17)을 배치하고, 최하층에는 접합 수지(18)를 배치한 이종 적층 구조라는 것이다.
이와 같이 저온소결 세라믹체(19, 15, 16)를 각각 적층 일체로 소성하고, 소결 후에, 접합 수지(17)를 사용하여 접합함으로써, 소성할 때에 열팽창 계수가 다른 점에 기인하는 세라믹체의 휨을 접합 수지에 의해 흡수할 수가 있다.
캐비티 구조를 적층 일체로 소성하여 형성하는 것과, 구조의 상하 비대칭성으로부터, 매우 쉽게 휘게 된다. 이에 반해, 본 실시예의 구조는 반도체와 SAW 필터의 베어칩 실장에 불가결한 세라믹체 표면의 평탄도를 향상하는데에 매우 유효하다. 또한, 최하층에 접합 수지를 배치함으로써, 단자 도도 향상되어, 낙하 시험 등에 의한 불량을 줄일 수 있다.
또한, 고유전율 저온소결 세라믹체를 저유전율 저온소결 세라믹체에 끼워 넣은 구조로 함으로써, 고용량의 콘덴서와 저손실의 공진기를 형성하는데에 적당한 고유전율 세라믹체와, 저손실 임피던스의 형성에 적당한 저유전율 세라믹체를, 그 회로 규모에 맞게 최적의 두께로 형성할 수가 있는 것과 같이, 설계의 자유도를 대폭 향상시킨다.
이상과 같이 제4 실시예에 따르면, 세라믹체가 비유전율이 다른 이종의 세라믹체와 접합 수지로 형성된 구성으로 되어 있다. 결국, 세라믹체를 비유전율이 다른 3층 이상의 이종의 세라믹 적층체로 하고 있다. 즉, 최상층을 비유전율 10 이하의 캐비티형 저유전율 저온소결 세라믹체로 하고, 중간층을 비유전율 10 이상의 고유전율 저온소결 세라믹체로 하고, 하층에는 비유전율 10 이하의 저유전율 저온소결 세라믹체로 하고, 저온소결 세라믹체 사이의 접합면과 최하층에 접합 수지를 배치하는 구성으로 되어 있다. 이에 따라, 소형화 및 고성능화를 동시에 달성할 수가 있는 세라믹 적층 RF 소자를 제공할 수 있다.
또한, 이상의 제4 실시예에 따르면, 휴대 전화와 같은 무선부 회로를 여러 가지 형태로 통합화하는 것이 가능하여, 예를 들어, 반도체 칩을 복수 개의 PIN 다이오드로 하고, SAW 필터를 불평형 입력 평형 출력으로 구성하면, 디지털 휴대 전화(global system for mobile communication: GSM)와 DCS, GSM과 IMT 2000의 듀얼 밴드 장치, 혹은 이것에 퍼스널 이동통신 시스템(personal communication system: PCS)을 부가한 트리플 밴드 장치용 안테나 스위치에 수신 SAW 필터를 통합한 형태로 일체화 할 수 있어, 소자의 소형화, 나아가서는 통신기기 자체의 소형화에 공헌할 수 있다.
더군다나, 반도체 칩은 PIN 다이오드에 한하는 것은 아니고, 스위치라면 GaAs FET 같은 것, 또는 저잡음 증폭기(low noise amplifier: LNA)와 믹서와 같은 프론트 엔드(front end) IC와의 통합화도 가능하다.
(제5 실시예)
도 5는 본 발명의 제5 실시예에서 세라믹 적층 RF 소자의 단면도를 나타내고 있다. 도 5에서, 1은 저온소결 세라믹체, 2는 다층 배선 도체, 3은 층간 비어홀, 4는 반도체 베어칩, 5는 SAW 필터, 6은 밀봉 수지, 7은 랜드 그리드 어레이(LGA) 단자 전극이다. 또한, 도 6은 제5 실시예에서 세라믹 적층 RF 소자의 저면 사시도를 나타내고 있다. 도 6에서 7은 도 5와 동일한 LGA이다.
또한, 도 7은 제5 실시예에서의 세라믹 적층 RF 소자 위에 실장된 SAW 필터의 확대 단면도이다.
이상과 같이 구성된 세라믹 적층 RF 소자에 대해, 도 5, 도 6 및 도 7을 이용하여 그 동작을 아래에 설명한다.
여기서, 비유전율이 10 이상인 고유전율계의 세라믹체로서는, Bi-Ca-Nb-O계(비유전율 58)를 사용할 수 있지만, 이에 한정되는 것은 아니고, 예를 들어, Ba-Ti-O계, Zr(Mg, Zn, Nb)-Ti-Mn-O계 등의 세라믹 재료를 사용할 수 있다. 또한, 비유전율 10 미만의 저유전율계의 세라믹체로서는, 아루미나 붕규산 글래스계(비유전율 7)를 사용할 수 있으나, 이에 한하지 않고, 예를 들어, 포스테라이트(forsterite)계 세라믹 재료를 사용할 수도 있다.
다층 배선 도체(2)는, 저온소결 세라믹체(1) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 적층 일체로 소성된 저온소결 세라믹체 속에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 위치에는 비어홀(3)을 배치하여 전기적으로 접속한다. 다층 배선 패턴의 각 층의 패턴은, 예를 들어, 스크린 인쇄와 같은 방법으로 형성되고, 층간 비어홀은 유전체 시트에 펀치로 구멍을 뚫고 도체 페이스트를 인쇄하는 등의 방법으로 충진해서 형성한다.
또한, 상기 세라믹체 상면에는 반도체 베어칩과 SAW 필터 등의 고주파 소자가 페이스 다운 실장되어, 상기 복수의 베어칩을 덮도록 세라믹체 상면이 밀봉 수지로 코팅되어 있다. 세라믹체의 저면에는 도 6에 표시한 바와 같이 외부와의 접속을 실행하는 단자 전극으로서 LGA(7)가 형성되어 있다. 이들 부품 전체가 RF 회로를 형성하고, 예를 들어, RF 적층 스위치와 같은 세라믹 적층 RF 소자로서 기능한다.
또한, 도 7의 확대도에 표시한 바와 같이 SAW 필터(5)는 저면에 SAW 전극(9)이 형성되어, 기밀 밀봉 수지(10)에 의해 밀봉되어, 그 외측에 형성된 접합용 범퍼 전극(8)을 통해서 세라믹체에 전기적으로 접속된다.
여기서, 종래예와 크게 다른 점은, UHF 대역 이상의 주파수로 동작하는 반도체 베어칩과 SAW 필터 베어칩이 평판 형태의 세라믹체의 상면에 페이스 다운 실장되어, 그 베어칩을 덮도록 세라믹체의 상면이 밀봉 수지로 코팅된 구성으로 되어 있다는 것이다. 반도체 베어칩은, 바이폴라 트랜지스터, FET, 다이오드, IC 등이며, 실리콘과 그 외의 화합물 반도체로 구성된다. 또한, SAW 필터는 수정, 리튬 탄탈레이트(LiTaOa), 리튬 니오베이트(LiNbO3) 등의 단결정 압전 기판이고, 이것들은, 예를 들어, 스터드 범퍼 본딩(SBB)법과 GGI(Gold to Gold Interconnection) 등의 범퍼 접속 등의 방법으로, 페이스 다운 실장된다.
일반적으로, 300 MHz 이상의 소위 UHF 대역 이상의 주파수에서는, 패키지 반도체는 패키지 구성 특유의 리드선과 몰드 수지 때문에 기생 임피던스 성분을 가지게 되어, 고주파에서 본래 반도체가 가지는 특유성을 충분히 발휘할 수가 없다. 즉, 이득의 저하와 주파수 편차의 증대, 잡음특성의 열화 등이 발생한다. 또한, 임피던스 정합 등으로 인해, 많은 외부 장착 부품을 필요로 하고, 부품 개수가 많아져서 회로 전체가 대형화하는 결점을 가지게 된다.
이에 반해, 본 실시예에서의 구성에서, 반도체는 베어칩으로 사용할 수 있으므로, 패키지 구성 특유의 리드선 및 몰드 수지에 기인한 기생 임피던스 성분의 영향을 전혀 받지 않는다. 또한, 실장에서는, 범퍼 접속과 같은 방법에 의해, 페이스다운 실장되기 때문에 기생 임피던스 성분은 극히 작고, 우수한 고주파 특성을 얻을 수 있다.
즉, 이득의 향상 및 주파수 편차의 축소, 양호한 잡음 특성 등이 얻어진다. 또한, 베어칩 실장에서는, 패키지의 크기를 무시할 수 있기 때문에, 일반적으로 실장 면적을 축소할 수가 있고, 소형 소자를 실현할 수가 있다. 또한, 외부 장착 부품도 전혀 필요치 않다.
또한, 반도체 베어칩 보호를 위해, 본 실시예에서의 구성은 세라믹체의 상면을 밀봉 수지로 전면 코팅한다. 일반적으로 반도체 베어칩 표면은 산화 실리콘, 질화 실리콘 등의 절연체 박막에 의해 보호되고 있으나, 이에 더하여 밀봉 수지로 코팅함으로써, 신뢰성을 한층 더 향상시킬 수 있다.
또한, 세라믹체의 상면을 밀봉 수지로 코팅함으로써, 세라믹 적층 RF 소자의 상면을 평탄하게 할 수 있다. 그 결과, 실장기기(mounter)에 의해 자동 실장이 가능한 표면실장 소자(surface mounted device: SMD)로 하는 것이 가능하고, 고주파 부품으로서 취급이 매우 용이하다.
또한, 세라믹체 저면의 단자 전극을 LGA로 구성함으로써, 다수의 핀을 갖도록 하는 것이 용이하게 되고, 상기와 같은 반도체 베어칩과 SAW 필터를 실장한 회로 규모가 큰 복합 소자를 형성하는 것이 용이하다.
또한, 수지에 의해 기밀 밀봉된 SAW 필터를 페이스 다운 실장함으로써, 종래에는 기밀을 얻기 위해 캐비티 구조의 패키지를 필요로 한 것을, 평판상의 기판에 실장할 수 있다. 이에 따라, 도 5와 같이 반도체 베어칩과의 일체 실장을 용이하게할 수 있다.
이상과 같이 본 실시예에 따르면, 적층 일체로 소성된 저온소결 세라믹체의 가운데에, 구리 또는 은으로 형성된 다층 배선 패턴을 배치하고, 각 배선 패턴 사이의 원하는 장소에는 층간 비어홀을 배치하여 전기적으로 접속한다. 또한, 세라믹 적층체의 저면에는 LGA 단자 전극을 형성하고, 세라믹체의 상면에는 UHF 대 이상의 고주파로 동작하는 반도체 베어칩과 SAW 필터를 페이스 다운 실장하고, 이 베어칩을 덮도록 상기 세라믹체의 상면을 밀봉 수지로 코팅한 구성을 하고 있다. 이에 따라, 소자로서는 우수한 고주파 특성을 얻을 수 있고, 소형 소자를 실현할 수 있고, 신뢰성을 한층 향상시킬 수 있다. 게다가, 취급이 용이한 자동 실장이 가능한 표면 실장 소자(SMD)를 제공할 수 있다.
(제6 실시예)
도 8은 본 발명의 제6 실시예에서 세라믹 적층 RF 소자의 단면도를 표시하고 있다. 도 8에서, 11은 캐비티형 저온소결 세라믹체, 2는 다층 배선 도체, 3은 층간 비어홀, 4는 반도체 베어칩, 5는 SAW 필터, 6은 밀봉 수지, 7은 LGA이다. 도 5와 다른 점은 저온소결 세라믹체(1)를 캐비티형 저온소결 세라믹체(11)로 치환한 구조라는 점이다.
이상과 같이 구성된 세라믹 적층 RF 소자에 대해, 도 8을 사용하여 그 동작을 아래에 설명한다.
다층 배선 도체(2)는, 캐비티형 저온소결 세라믹체(11) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 적층 일체로 소성된 캐비티형 저온소결 세라믹체 가운데에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 위치에는 층간 비어홀(3)을 배치하여 전기적으로 접속한다.
다층 배선 패턴의 각 층의 패턴은, 예를 들어, 스크린 인쇄와 같은 방법으로 충진하여 형성한다. 캐비티도 마찬가지로 유전체 시트에 펀치로 구멍을 뚫어 형성한다. 캐비티 내에는 반도체 베어칩(4), SAW 필터(5)를 덮도록 밀봉 수지(6)가 상기 캐비티 속에 충진된다.
또한, 세라믹체의 저면에는, 외부와의 접속을 실행하는 저면 단자 전극 LGA(7)가 형성되어 있다. 이러한 부품은, 전체로서 RF 회로를 형성하고, 예를 들어, RF 적층 스위치 등의 세라믹 적층 RF 소자로서의 기능을 한다.
여기서, 제5 실시예와 크게 다른 점은, 저온소결 세라믹체(1)를 캐비티형 저온소결 세라믹체(11)로 치환한 구조라는 점이다. 캐비티형 구조로 됨으로써, 밀봉 수지(6)가 측면 주위에 들어갈 염려가 없고, 수지가 떨어지는 것에 의한 외형 변화가 적어진다. 이에 따라, 실장할 때의 인식에 의해 불량을 저감시킬 수 있다.
또한, 세라믹체를 캐비티 구조로 함으로써, 반도체 등을 실장한 주변부의 세라믹체에도 전극 패턴(12)을 형성할 수가 있다. 이에 따라, 한정된 체적으로 내장 회로를 유효하게 형성할 수 있고, 소자 특성의 향상 및 소자의 소형화가 가능하다.
이상과 같이 제6 실시예에 따르면, 세라믹체가 상면에 요부(凹部)를 가지는 캐비티형이고, 밀봉 수지가 상기 캐비티부를 충진한 구조로 함으로써, 밀봉 수지가 측면 주위에 들어갈 염려가 적어지고, 수지가 떨어지는 것에 의한 외형 변화가 적어지게 된다. 따라서, 실장할 때의 인식에 의해 불량을 발생시키지 않는 세라믹 적층 RF 소자를 제공할 수 있다.
도 9에 나타낸 바와 같이, 세라믹체의 상면 중 한쪽에 캐비티의 요부(凹部)를 형성하고, 다른 쪽의 캐비티의 요부가 없는 부분에, 어레이 안테나(13) 등을 형성하면, 무선부 회로로서의 기능을 향상한 소자도 실현할 수 있다.
(제7 실시예)
도 10은, 본 발명의 제7 실시예에서의 세라믹 적층 RF 소자의 단면도를 나타내고 있다. 도 10에서, 14 및 16은 저유전율 저온소결 세라믹체, 15는 고유전율 저온소결 세라믹체, 2는 다층 배선 도체, 3은 층간 비어홀, 4는 반도체 베어칩, 5는 SAW 필터, 6은 밀봉 수지, 7은 LGA이다. 도 5와 다른 점은, 단일 저온소결 세라믹체(1)를 대신하여, 최상층에는 저유전율 저온소결 세라믹체(14)가, 중간층에는 고유전율 저온소결 세라믹체(15)가, 최하층에는 저유전율 저온소결 세라믹체(16)가 형성된, 3층 적층체로 되어 있다는 것이다.
이와 같이 구성된 세라믹 적층 RF 소자에 대해, 도 10을 사용하여 그 동작을 아래에 설명한다.
다층 배선 도체(2)는, 저유전율 저온소결 세라믹체(14, 16) 및 고유전율 저온소결 세라믹체(15) 내에서, 내층 콘덴서와 내층 인덕터를 형성한다. 적층 일체로 소성된 이종 적층 저온소결 세라믹체 속에 형성된 다층 배선 패턴은 구리 또는 은으로 되고, 상기 배선 패턴 사이의 원하는 위치에는 층간 비어홀을 배치하여 전기적으로 접속한다. 상기 세라믹체 상면에는 반도체 베어칩(4)과 SAW 필터(5)가 페이스 다운 실장되고, 이 반도체 베어칩(4)과 SAW 필터(5)를 덮도록 세라믹체의 상면을 밀봉 수지로 코팅한다.
세라믹체 저면에는 외부와의 접속을 실행하는 저면 단자 전극 LGA(7)가 형성되어 있다. 이러한 부품은 전체로서 RF 회로를 형성하고, 예를 들어, RF 적층 스위치와 같은 세라믹 적층 RF 소자로서의 기능을 한다.
일반적으로, 고유전율 세라믹체 속에 형성할 수 있는 스트립 라인은, 파장을 단축할 수 있어서, 예를 들어, 스트립 라인 공진기에서는 공진기 길이를 비유전율의 평방근에 역비례하도록 짧게 할 수가 있다. 따라서, 소형으로 Q값이 높은 스트립 라인 공진기를 만들고자 할 때에 적당하다. 그러나, 스트립 라인의 특성 임피던스는 통상 낮고, 예를 들어, 스크린 인쇄로 형성될 수 있는 최소 선폭은 100㎛이고, 실드 간격은 2mm인 스트립 라인의 특성 임피던스는 20에서 30 오옴 정도여서, 50 오옴 선로를 형성하는 것은 불가능하다. 한편, 비유전율이 높기 때문에, 큰 용량값의 내층 콘덴서를 좁은 면적에서 만드는 것은 용이하다.
이에 반해, 저유전율 세라믹체 속에 형성될 수 있는 스트립 라인은, 파장을 그다지 단축시킬 수가 없지만, 50 오옴 이상의 높은 특성 임피던스를 실현하는 것이 용이하고, 내층 인덕터의 형성도 용이하다. 비유전율이 낮기 때문에, 근접한 스트립 라인 사이의 전자계 결합량은 비교적 작고, 배선층을 형성하기에 적당하다.
이와 같이, 2종 이상의 비유전율을 가지는 세라믹체를 이종(異種) 접합하여, 각각의 층 속에 최적 회로 소자를 배치함으로써, 소형화와 고성능화를 동시에 달성할 수가 있다. 스트립 라인의 특성 임피던스의 관계로부터, 각각의 세라믹체의 비유전율은, 최상층에서는 비유전율을 10 이하로 하고, 중간층에서는 비유전율을 10이상, 그 중에서도 40에서 60 정도로 하고, 최하층에서는 비유전율을 10 이하로 하는 것이 바람직하다.
여기서, 고유전율 저온소결 세라믹체(15)를 저유전율 저온소결 세라믹체(14)와 저유전율 저온소결 세라믹체(16)로 끼워 넣은 구조로서, 상하를 거의 대칭적으로 하여, 소성할 때에 열팽창 계수가 다른 점에 기인한 세라믹체의 휨을 방지할 수 있다. 또한, 중앙의 고유전율 저온소결 세라믹체(15)를 상하의 저유전율 저온소결 세라믹체(14)와 저유전율 저온소결 세라믹체(16) 보다 두껍게 하여, 중앙의 고유전율 저온소결 세라믹체(15) 내부에 높은 Q값을 가지는 스트립 라인을 형성할 수 있어, 회로의 저손실화를 도모할 수 있다.
또한, 일반적으로 저온소결 세라믹체는 저유전율 쪽이 소자 강도가 강하고, 본 실시예와 같이 저유전율 저온소결 세라믹체에 저면 LGA 전극을 형성할 수 있는 배치로 함으로써, 단자 강도가 강한 소자를 형성할 수 있다.
이상과 같이 제7 실시예에 따르면, 세라믹체가 비유전율이 다른 이종 세라믹 적층체로 형성된 구성으로 하고 있다. 또한, 이에 더하여 세라믹체를 비유전율이 다른 3층 이상의 이종 세라믹 적층체로 하고, 최상층을 비유전율 10 이하의 저유전율 저온소결 세라믹체로 하고, 중간층을 비유전율 10 이상의 고유전율 저온소결 세라믹체로 하고, 최상층을 비유전율 10 이하의 저유전율 저온소결 세라믹체로 구성으로 하고 있다. 이에 따라, 소형화 및 고성능화를 동시에 달성할 수 있는 세라믹 적층 RF 소자를 제공할 수 있다.
(제8 실시예)
본 발명의 제8 실시예에 따른 이동 통신기는, 도 11에 나타낸 바와 같이, 상기 제2 실시예에 따른 세라믹 적층 RF 소자(20)를 탑재한 휴대 전화기 등이 이동 통신기(30)이다. 이 휴대 전화기는, 세라믹 적층 RF 소자(20), 표시부(32), 및 통신부(34)를 포함한다. 구체적으로는, 이 휴대 전화기에 탑재된 세라믹 적층 RF 소자(20)는, 도 1에 나타낸 바와 같이, 상면 측의 고유전율계 세라믹체(15), 하면 측의 저유전율계 세라믹체(14)를 가지고, 상하 세라믹체(14, 15) 사이에 열경화성 수지인 접합 수지(17)가 끼워져 있다. 또한, 2개의 세라믹체(14, 15) 사이에 끼워진 접합 수지(17)에는, 상하 세라믹체의 각 다층 배선 패턴의 사이를 서로 전기적으로 접속하는 도전성 수지가 충진된 복수 개의 관통 구멍이 설치되어 있다. 이에 따라, 서로 다른 비유전율을 가지는 2개의 세라믹체를 그대로 접촉시킨 경우에 비해, 2개의 세라믹체의 사이에 생기는 부유 용량을 감소시킬 수 있다. 또한, 하층 측의 저유전율계 세라믹체(14)의 저면에 랜드 그리드 어레이 단자 전극(7)이 설치되어 있다. 또한, 이 세라믹체(14)의 저면과 랜드 그리드 어레이 단자 전극(7)의 사이에 열경화성 수지인 접합 수지(18)가 하나 더 끼워져 있다. 이에 따라 소자로서의 강도를 높일 수 있다.
이 휴대 전화기(30)에는, 상술한 바와 같이, 탑재된 세라믹 적층 RF 소자(20)가 소형화, 고성능화 되어 있기 때문에, 휴대 전화기도 소형화, 고성능화를 도모할 수 있다. 더구나, 이 휴대 전화기에서는 제1 실시예에 따른 세라믹 적층 RF 소자를 사용하고 있으나, 이에 한하지 않고, 다른 실시예에 따른 세라믹 적층 RF 소자를 사용할 수도 있다.
이상과 같이 본 발명에 따르면, 각 세라믹체 사이에 열경화성 수지 시트인 접합 수지가 끼워져 있다. 이에 따라, 서로 다른 비유전율을 가지는 2개의 세라믹체를 그대로 접촉한 경우에 비해, 상하의 세라믹체 사이에 생기는 부유용량을 감소시킬 수 있다. 또한, 하층 측의 세라믹체의 저면에 랜드 그리드 어레이 단자 전극을 설치하고, 그 세라믹체의 저면과 랜드 그리드 어레이 단자 전극과의 사이에 열경화성 수지 시트인 접합 수지가 더 끼워져 있다. 따라서 소자의 강도를 높일 수 있다.
또한 본 발명에 따르면, 반도체 베어칩과 SAW 필터를 세라믹 적층 RF 소자에 넣을 수 있어서, 소자의 고기능화, 소형화, 슬림(slim)화, 제조의 용이, 신뢰성의 향상을 도모할 수 있고, 최적 회로 설계로 복수의 기능을 조합한 경우 전체 성능이 향상되는 세라믹 적층 RF 소자를 제공할 수 있다.

Claims (23)

  1. 층간 비어홀(3)을 통해 전기적으로 접속된 다층 배선 패턴(2)을 갖춘 제1 세라믹체와,
    층간 비어홀(3)을 통해 전기적으로 접속된 다층 배선 패턴(2)을 갖춘 제2 세라믹체와,
    상기 제1 및 제2 세라믹체에 끼워진 열경화성 수지 시트로 이루어지고,
    상기 열경화성 수지 시트는, 상기 제1 세라믹체의 상기 다층 배선 패턴 중 어느 하나와, 상기 제2 세라믹체의 상기 다층 배선 패턴 중 어느 하나를 전기적으로 접속하는 도전성 수지가 충진된 관통 구멍을 포함하는 것을 특징으로 하는 세라믹 적층 소자.
  2. 제1항에 있어서, 상기 세라믹체는, 적층 일체로 소성된 저온소결 세라믹체인 것을 특징으로 하는 세라믹 적층 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 세라믹체는, 상기 열경화성 수지 시트와 열경화하여 일체화되는 것을 특징으로 하는 세라믹 적층 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 세라믹체는, 비유전율이 서로 다른 것을 특징으로 하는 세라믹 적층 소자.
  5. 제1항에 있어서, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제3 세라믹체와,
    상기 제2 및 제3 세라믹체와의 사이에 끼워진 열경화성 수지 시트를 더 포함하고,
    상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2 세라믹체는 비유전율이 10 이상이고, 상기 제3 세라믹체는 비유전율이 10 미만인 것을 특징으로 하는 세라믹 적층 소자.
  6. 제5항에 있어서, 상기 제1 및 제3 세라믹체는, 실질적으로는 동일한 두께이며, 상기 제2 세라믹체는 상기 제1 및 제3 세라믹체보다 두꺼운 것을 특징으로 하는 세라믹 적층 소자.
  7. 제1항에 있어서, 상기 각 세라믹체는, 서로 다른 두께를 가지는 것을 특징으로 하는 세라믹 적층 소자.
  8. 제1항에 있어서, 상기 제2 세라믹체는 다른 세라믹체와 대향하지 않는 면에 랜드 그리드 어레이 단자 전극을 포함하는 것을 특징으로 하는 세라믹 적층 소자.
  9. 제8항에 있어서, 상기 제2 세라믹체와 상기 랜드 그리드 어레이 단자 전극과의 사이에 끼워진 열경화성 수지 시트를 포함하는 것을 특징으로 하는 세라믹 적층 소자.
  10. 제1항에 있어서, 상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 하는 세라믹 적층 소자.
  11. 제1항에 있어서, 상기 제1 세라믹체는, 상방으로 요부(凹部)를 가지는 캐비티형 세라믹체이고,
    상기 제1 세라믹체는, 상기 요부의 저면에, 반도체 베어칩과 SAW 필터가 전극부를 대향시켜 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 하는 세라믹 적층 소자.
  12. 제1항에 있어서, 상기 제1 세라믹체는, 혈개(穴開)부를 포함하는 혈개형(穴開型) 세라믹체이고,
    상기 제1 세라믹체는, 상기 혈개(穴開)부의 저면을 구성하는 상기 열경화성 수지 시트의 면에, 반도체 베어칩과 SAW 필터가 전극부를 대향시켜서 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 하는 세라믹 적층 소자.
  13. 제12항에 있어서, 상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2세라믹체는 비유전율이 10 이상인 것을 특징으로 하는 세라믹 적층 소자.
  14. 제10항에 있어서, 상기 반도체 베어칩은, UHF 대역 이상의 주파수로 동작하는 반도체 베어칩을 포함하는 것을 특징으로 하는 세라믹 적층 소자.
  15. 제10항에 있어서, 상기 반도체 베어칩은, PIN 다이오드를 포함하는 것을 특징으로 하는 세라믹 적층 소자.
  16. 제10항에 있어서, 상기 SAW 필터는, 불평형 입력 평형 출력의 단자 구조를 가지는 것을 특징으로 하는 세라믹 적층 소자.
  17. 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제1 세라믹체와,
    층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제2 세라믹체가
    순차적으로 적층되어 있고,
    상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜 실장되고, 상부를 밀봉 수지로 코팅하며,
    상기 제2 세라믹체는, 상기 제1 세라믹체와 대향하지 않는 면에, 랜드 그리드 어레이 단자 전극이 설치되어 있는 것을 특징으로 하는 세라믹 적층 소자.
  18. 제17항에 있어서, 상기 제1 및 제2 세라믹체는, 비유전율이 서로 다른 것을 특징으로 하는 세라믹 적층 소자.
  19. 제17항에 있어서, 상기 제1 세라믹체는, 상방으로 요부를 가지는 캐비티형 세라믹체이고,
    상기 제2 세라믹체는, 상기 반도체 베어칩과 상기 SAW 필터가 전극부를 상기 요부의 저면에 대향시켜 실장되고, 상부를 밀봉 수지로 코팅하는 것을 특징으로 하는 세라믹 적층 소자.
  20. 제17항에 있어서, 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제3 세라믹체를 더 포함하고,
    상기 제3 세라믹체는, 상기 제1 세라믹체와 대향하지 않는 상기 제2 세라믹체의 면에 적층되고,
    상기 제1 세라믹체는 비유전율이 10 미만이고, 상기 제2 세라믹체는 비유전율이 10 이상이고, 상기 제3 세라믹체는 비유전율이 10 미만인 것을 특징으로 하는 세라믹 적층 소자.
  21. 층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 가지며, 상방으로요부를 가지는 캐비티형 세라믹체로 된 제1 세라믹체와,
    층간 비어홀을 통해 전기적으로 접속된 다층 배선 패턴을 갖춘 제2 세라믹체가
    순차적으로 적층되어 있고,
    상기 제1 세라믹체는, 상기 요부의 저면에, 반도체 베어칩과 전극부가 기밀 밀봉된 SAW 필터가 전극부를 대향시켜 실장되고, 상부를 밀봉 수지로 코팅한 것을 특징으로 하는 세라믹 적층 소자.
  22. 제21항에 있어서, 상기 제1 세라믹체는, 상기 제2 세라믹체와 대향하지 않는 면의 평탄부에 형성된 전극 패턴으로 된 어레이 안테나를 가지는 것을 특징으로 하는 세라믹 적층 소자.
  23. 제1항에서 제22항 중 어느 하나에 기재된 상기 세라믹 적층 소자를 포함하는 것을 특징으로 하는 이동 통신기.
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