KR20010101115A - 반도체 장치, 그 제조 방법 및 전자 장치 - Google Patents

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KR20010101115A
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semiconductor
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고이찌 가네모또
마사찌까 마스다
다마끼 와다
미찌아끼 스기야마
미까꼬 기무라
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

제2 반도체 칩의 액티브(3X) 측 상에 제1 반도체 칩의 후부가 위치하며, 제1 반도체 칩(2)은 제2 반도체 칩(3)에 고정되어 본딩되고, 지지 리드(6)의 내측은 제2 반도체 칩(3)의 액티브측(3X)에 고정되어 본딩된다. 이 구조는 반도체 장치를 박형화한다.

Description

반도체 장치, 그 제조 방법 및 전자 장치{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURE THEREOF, AND ELECTRONIC DEVICE}
기억 회로 시스템의 대용량화를 도모할 목적으로서, 기억 회로 시스템이 구성된 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 적층형 반도체 장치가 제안된다. 예를 들면, 특개평 7-58281호 공보에는 LOC(Lead On Chip) 구조의 적층형 반도체 장치가 개시된다.
LOC 구조의 적층형 반도체 장치는 표리면(상호 대향하는 하나의 주면 및 다른 주면) 중 표면(하나의 주면)인 회로 형성면에 복수의 전극 패드가 형성된 제1 반도체 칩 및 제2 반도체 칩과, 제1 반도체 칩의 회로 형성면에 절연성 필름을 개재하여 접착 고정됨과 함께, 그 회로 형성면의 전극 패드에 도전성 와이어를 통해 전기적으로 접속되는 복수의 제1 리드와, 제2 반도체 칩의 회로 형성면에 절연성 필름을 개재하여 접착 고정됨과 함께, 그 회로 형성면의 전극 패드에 도전성 와이어를 통해 전기적으로 접속되는 복수의 제2 리드와, 제1 반도체 칩, 제2 반도체칩, 제1 리드의 내부, 제2 리드의 내부 및 와이어 등을 밀봉하는 수지 밀봉체를 갖는 구성으로 된다. 제1 반도체 칩, 제2 반도체 칩 각각은 각각의 회로 형성면을 상호 대향시킨 상태로 적층된다. 제1 리드, 제2 리드 각각은 각각의 접속부를 상호 정합시킨 상태에서 접합된다.
본 발명자 등은 적층형 반도체 장치의 개발에 앞서서 이하의 문제점에 직면하였다.
상기 종래의 LOC 구조에서는 2매의 리드 프레임을 이용하여 제조하기 때문에, 제조 비용이 비싸진다.
또한, 상기 종래의 기술에서는 2개의 반도체 칩을 적층하기 위해서 2매의 리드 프레임이 필요하다.
또한, 2개의 반도체 칩을 적층하기 위해서 리드 프레임 1매에서는 2개의 반도체 칩의 전극 패드를 반도체 칩의 4 방향으로 설치할 수 없다.
본 발명의 목적은, 2개의 반도체 칩을 적층하여 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 박형화를 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 2개의 반도체 칩을 적층하여 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 구조로써, 리드 프레임 1매로 2개의 반도체 칩의 적층체의 4 방향으로 설치된 전극 패드에 대응하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 기억 용량이 동일하여 실장 면적을 작게 한 멀티칩패키지가 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 2개의 반도체 칩을 적층하여 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 구조로써, 크랙의 발생을 방지하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면에 의해 명확해질 것이다.
본 발명은 반도체 장치에 관한 것으로, 특히 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 2는 도 1의 A-A선을 따른 모식적 단면도.
도 3은 도 1의 B-B선을 따른 모식적 단면도.
도 4는 도 3의 일부를 나타내는 모식적 단면도.
도 5는 도 1의 C-C선을 따른 모식적 단면도.
도 6은 실시 형태 1의 반도체 장치의 리드의 기능 및 배치를 설명하기 위한 도면.
도 7은 실시 형태 1의 반도체 장치의 제조 공정에서 이용되는 리드 프레임의 모식적 평면도.
도 8은 실시 형태 1의 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 9는 실시 형태 1의 반도체 장치의 제조에 있어서 수지 밀봉체가 형성된 리드 프레임의 모식적 평면도.
도 10은 실시 형태 1의 반도체 장치의 제조에 있어서, 수지 밀봉체가 형성된 5연 구조의 리드 프레임의 모식적 평면도.
도 11은 실시 형태 1의 반도체 장치를 실장 기판에 실장한 상태의 주요부 모식적 단면도.
도 12는 본 발명의 실시 형태 2인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 13은 본 발명의 실시 형태 3인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 14는 도 13의 D-D선을 따른 모식적 단면도.
도 15는 도 13의 E-E선을 따른 모식적 단면도.
도 16은 본 발명의 실시 형태 4인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 17은 도 16의 F-F선을 따른 모식적 단면도.
도 18은 도 16의 G-G선을 따른 모식적 단면도.
도 19는 본 발명의 실시 형태 5인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 20은 도 19의 H-H선을 따른 모식적 단면도.
도 21은 도 19의 I-I선을 따른 모식적 단면도.
도 22는 실시 형태 5인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 23은 본 발명의 실시 형태 6인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 24는 도 23의 J-J선을 따른 모식적 단면도.
도 25는 도 23의 K-K선을 따른 모식적 단면도.
도 26은 실시 형태 6인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 27은 본 발명의 실시 형태 7인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 28은 도 27의 L-L선을 따른 모식적 단면도.
도 29는 도 27의 M-M선을 따른 모식적 단면도.
도 30은 실시 형태 7인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 31은 본 발명의 실시 형태 8인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 32는 도 31의 N-N 선을 따른 모식적 단면도.
도 33은 도 31의 P-P선을 따른 모식적 단면도.
도 34는 실시 형태 8인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 35는 본 발명의 실시 형태 9인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 36은 도 35의 Q-Q선을 따른 모식적 단면도.
도 37은 도 35의 R-R선을 따른 모식적 단면도.
도 38은 도 35의 S-S선을 따른 모식적 단면도.
도 39는 도 35의 일부를 나타내는 모식적 평면도.
도 40은 도 35의 일부를 나타내는 모식적 평면도.
도 41은 도 36의 일부를 확대한 모식적 단면도.
도 42는 실시 형태 9인 반도체 장치의 제조에 이용되는 제1 반도체 웨이퍼의 개략 구성을 나타내는 도면[도 42의 (a)는 모식적 평면도, 도 42의 (b)는 모식적 단면도].
도 43은 실시 형태 9인 반도체 장치의 제조에 이용되는 제2 반도체 웨이퍼의 개략 구성을 나타내는 도면[도 43의 (a)는 모식적 평면도, 도 42의 (b)는 모식적 단면도].
도 44는 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 45는 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 46은 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 47은 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 48은 실시 형태 9인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 49는 실시 형태 9인 반도체 장치를 조립한 CF 카드의 모식적 평면도.
도 50은 본 발명의 실시 형태 9의 변형예인 반도체 장치의 모식적 단면도.
도 51은 본 발명의 실시 형태 10인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도.
도 52는 도 51의 T-T선을 따른 모식적 단면도.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다. 또, 발명의 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖는 것은 동일한 부호를 붙여서 그 반복된 설명은 생략하기로 한다.
(실시 형태 1)
본 실시 형태에서는 4 방향 리드 배열 구조인 TQFP(Thin Quad Flatpack Package)형 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 2는 도 1의 A-A선을 따른 모식적 단면도, 도 3은 도 1의 B-B선을 따른 모식적 단면도, 도 4는 도 3의 일부를 나타내는 모식적 단면도, 도 5는 도 1의 C-C선을 따른 모식적 단면도이다.
도 1, 도 2, 도 3 및 도 5에 도시한 바와 같이, 본 실시 형태 1의 반도체 장치(1)는 사각형의 반도체 기판의 회로 형성면(하나의 주면 ; 2X)에 복수의 전극 패드(4)가 형성된 반도체 칩(제1 반도체 칩 ; 2)과, 상기 반도체 칩(2)의 반도체 기판보다 큰 치수의 사각형의 반도체 기판의 회로 형성면(하나의 주면 ; 3X)에 복수의 전극 패드(4)가 형성된 반도체 칩(제2 반도체 칩 ; 3)을 가지고 있다. 본 실시 형태 1의 반도체 칩(2)으로는, 예를 들면 ASIC(Application Specific Integrated Circuit : 범용 집적 회로) 칩을 이용하고 반도체 칩(3)으로는 예를 들면 플래시 메모리(Flash Memory)칩을 이용하였다.
본 실시 형태에 있어서, 반도체 칩(2)의 평면 형상은 예를 들면 정방형으로 형성되고 반도체 칩(3)의 평면 형상은, 예를 들면 직사각형으로 형성된다. 반도체 칩(3)은 반도체 칩(2)보다 큰 평면 사이즈(외형 치수)로 형성된다.
반도체 칩(2)의 회로 형성면(2X)과 반대측의 면, 즉 회로 형성면(2X)과 대향하는 이면(다른 주면)은 반도체 칩(3)의 회로 형성면(3X) 상에 장착(배치)되어, 그 상태에서 반도체 칩(2)의 이면과 반도체 칩(3)의 회로 형성면(3X)이 접착제(5)로 접착 고정되어 반도체 칩 적층체를 구성하고 있다. 반도체 칩 적층체의 반도체 칩(3)의 회로 형성면(3X)에 지지 리드(6)가 접착 고정되어 해당 반도체 칩 적층체를 지지하고 있다.
반도체 칩(2, 3)의 반도체 칩 적층체의 외측에는, 내부(7A)와 외부(7B)로 이루어진 리드(7)의 내부(7A)가 배치된다. 각 내부(7A)와 반도체 칩(2) 및 반도체 칩(3) 각각의 전극 패드(4)가 도전성 와이어(8)에 의해 전기적으로 접속된다. 상기 반도체 칩 적층체, 와이어(8) 및 리드(7)의 내부(7A)는 수지 밀봉체(9)에 의해 수지 밀봉된다.
반도체 칩(2, 3) 각각은, 예를 들면 단결정 규소로 이루어진 반도체 기판 및 이 반도체 기판 상에 형성된 다층 배선층을 주체로 하는 구성으로 된다. 반도체 칩(3)에는 기억 회로 시스템으로서, 예를 들면 64메가비트의 플래시 메모리가 구성된다.
반도체 칩(2)의 표리면 중 표면(하나의 주면)인 회로 형성면(2X)에서 4변을 따라 복수의 전극 패드(본딩 패드 ; 4)가 형성된다. 이 복수의 전극 패드(4) 각각은 반도체 칩(2)의 다층 배선층 중 최상층의 배선층에 형성된다. 최상층의 배선층은 그 상층에 형성된 표면 보호막(최종 보호막)으로 피복되며, 이 표면 보호막에는 전극 패드(4)의 표면을 노출하는 본딩 개구가 형성된다.
반도체 칩(3)의 표리면 중 표면(하나의 주면)인 회로 형성면(3X)에 상호 대향하는 2개의 장변 중 한쪽 장변을 따라 복수의 전극 패드(4)가 형성된다. 이 복수의 전극 패드(4) 각각은 반도체 칩(3)의 다층 배선층 중 최상층의 배선층에 형성된다. 최상층의 배선층은 그 상층에 형성된 표면 보호막(최종 보호막)으로 피복되고, 이 표면 보호막에는 전극 패드(4)의 표면을 노출하는 본딩 개구가 형성된다.
수지 밀봉체(9)의 평면 형상은 사각형으로 형성되고, 본 실시 형태 1에 있어서는, 예를 들면 직사각형으로 형성된다. 이 수지 밀봉체(9)의 4변을 따라 복수의 리드(7)의 외부(7B)가 배열된다.
도 6에 도시한 바와 같이, 복수의 리드(7)의 외부(7B) 각각에는 단위명이 첨부된다. 예를 들면, VCC 단자는 전원 전위(예를 들면, 5[V])에 전위 고정되는 전원 전위 단자이다. VSS 단자는 기준 전위(예를 들면 0[V])로 전위 고정된 기준 전위 단자이다. I/O 0 단자 ∼ I/O 7 단자는 데이터 입출력 단자이다. RES 단자는 리세트 단자이다. R/B 단자는 레디/비지(ready/busy) 단자이다. CDE 단자는 커맨드 데이터 인에이블 단자이다. OE 단자는 출력 인에이블 단자이다. SC 단자는 직렬·클럭 단자이다. WE는 판독 인에이블 단자이다. CE는 칩 인에이블 단자이다. 상기 이외의 단자 기호의 설명은 표 1에 나타낸다.
이와 같이 구성함으로써, 반도체 칩(2)과 반도체 칩(3) 간에는 터브(다이 패드라고도 한다)가 존재하지 않으므로, 반도체 칩(2)의 회로 형성면(2X)에서부터 반도체 칩(3)의 회로 형성면(3X)까지의 거리를 축소할 수 있다. 또한, 반도체 칩(2)과 반도체 칩(3) 간에는 하나의 접착층 밖에 존재하지 않으므로, 반도체 칩(2)의 회로 형성면(2X)에서부터 반도체 칩(3)의 회로 형성면(3X)까지의 거리를 축소할 수 있다. 또한, 지지 리드(6)는 반도체 칩(3)의 회로 형성면(3X)에 접착 고정되어 있으므로, 지지 리드(6)의 두께는 반도체 칩(2)의 전극 패드(4)와 리드(7)의 내부(7A)를 전기적으로 접속하는 와이어(8)의 루프 높이에 의해 상쇄되어 지지 리드(6)에 의한 수지 밀봉체(9)의 두께에는 영향을 미치지 않는다.
본 실시 형태 1의 리드(7)는 도 2, 도 3 및 도 5에 도시한 바와 같이, 수지 밀봉체(9)로 밀봉되는 내부(내부 리드부 ; 7A)와 수지 밀봉체(9)의 외부에 도출되는 외부(외부 리드부 ; 7B)로 구성되어 외부(7B)는 면 실장형 형상으로서, 예를 들면 걸윙 형상으로 성형된다.
도전성 와이어(8)로서는, 예를 들면 금(Au) 와이어가 이용된다. 와이어(8)의 접속 방법으로는 예를 들면 열압착에 초음파 진동을 병용한 본딩법을 이용하고 있다.
수지 밀봉체(9)는 저응력화를 도모할 목적으로서, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 수지로 형성된다. 이 수지 밀봉체(9)는 대량 생산에 적합한 트랜스퍼 몰딩법으로 형성된다. 트랜스퍼 몰딩법은 포트, 러너, 유입 게이트 및 캐비티 등을 구비한 몰드 금형을 사용하고, 포트로부터 러너 및 유입 게이트를 통해 캐비티 내에 수지를 가압 주입하여 수지 밀봉체를 형성하는 방법이다.
도 2, 도 3 및 도 5에 있어서, 반도체 칩(2, 3) 각각의 두께는 0.24㎜이고, 접착제(5)의 두께는 0.01㎜이고, 리드(7)의 두께는 0.125㎜이고, 반도체 칩(2)의 주면(2A)으로부터 반도체 칩(2)의 전극 패드(4)와 리드(7)의 내부(7A)를 전기적으로 접속하는 와이어(8)의 꼭대기부까지의 높이(루프 높이)는 0.19㎜이고, 이 와이어(8)의 꼭대기부로부터 수지 밀봉체(9)의 상면까지의 간격은 0.065㎜이고, 수지 밀봉체(9)의 두께는 1.0㎜이고, 수지 밀봉체(9)의 상면에서부터 리드[7 ; 외부(7B)]의 실장면까지의 높이는 1.20㎜이다.
지지 리드(6)의 상면은 와이어(8)의 꼭대기부보다 낮아지고 있다. 지지 리드(6)는 도 1에 도시한 바와 같이, 반도체 칩(3)이 상호 대향하는 2개의 단변을 가로지르도록 연장된다.
도 4에 도시한 바와 같이, 반도체 칩(2, 3) 각각은 반도체 칩(2)이 상호 대향하는 2개의 변 중 한쪽 변(2A)이 반도체 칩(3)이 상호 대향하는 2개의 장변 중 한쪽 장변(3A) 측에 위치하여, 반도체 칩(2)이 상호 대향하는 2개의 변 중 다른쪽 변(2B)가 반도체 칩(3)이 상호 대향하는 2개의 장변 중 다른쪽 장변(3B) 측에 위치하도록 반도체 칩(2)의 이면과 반도체 칩(3)의 회로 형성면(3X)에 대향하고 또한 반도체 칩(2)의 한쪽 변(2A) 측의 측면에서부터 반도체 칩(3)의 한쪽 장변(3A)까지의 거리 L1이 반도체 칩(2)의 다른쪽 변(2B) 측의 측면에서부터 반도체 칩(3)의 다른쪽 장변(3B)까지의 거리 L2보다 넓어지도록 각각의 위치가 어긋난 상태로 적층된다. 즉, 반도체 칩(2, 3) 각각은 거리 L1이 거리 L2보다 넓어지는 방향으로 각각의 중심 위치가 어긋난 상태로 적층된다.
이러한 구성으로 함으로써, 반도체 칩(2)의 한쪽 변(2A) 측에서부터 반도체 칩(3)이 노출하는 면적이 커지므로, 반도체 칩(3)의 한쪽 장변(3A) 측에 배치된 전극 패드(4)에 와이어(8)를 접속할 때의 작업성이 향상된다.
다음으로, 반도체 장치(1)의 제조 공정에서 이용되는 리드 프레임에 대하여, 도 7(모식적 평면도)을 이용하여 설명한다. 또, 실제의 리드 프레임은 복수의 반도체 장치를 제조할 수 있도록 다연 구조(多漣構造)로 되어 있지만, 도면을 보기 쉽게 하기 위해서 도 7은 하나의 반도체 장치가 제조되는 영역을 나타내고 있다.
도 7에 도시한 바와 같이, 리드 프레임 LF는 프레임(11)으로 규정된 영역 내에 지지 리드(6) 및 복수의 리드(7) 등을 배치한 구성으로 된다. 복수의 리드(7)는 프레임(11)의 4변 부분을 따라 배열된다. 지지 리드(6)는 복수의 리드(7)로 이루어진 리드군 간에 배치된 현수 리드부(6A)와, 리드(7)의 내부(7A)의 선단에서 둘러싸인 중앙 공간부에 배치되는 반도체 칩 지지 리드부(버스 바 ; 6B)가 일체로 형성된 리드로 이루어져 프레임(11)과 일체화되어 지지된다.
복수의 리드(7) 각각은 수지 밀봉체(9)에 밀봉되는 내부(7A)와 수지 밀봉체(9)의 외부에 노출되는 외부(7B)로 구성되고, 타이 바(10)를 통해 상호 연결된다.
리드 프레임 LF는, 예를 들면 철(Fe)-니켈(Ni)계의 합금 또는 구리(Cu) 혹은 구리계의 합금으로 이루어진 평판재에 에칭 가공 또는 프레스 가공을 실시하여 소정의 리드 패턴을 형성함으로써 형성된다.
다음으로, 반도체 장치(1)의 제조 방법에 대하여 도 8 내지 도 10을 이용하여 설명한다. 도 8은 반도체 장치의 제조 방법을 설명하기 위한 모식적 단면도이고, 도 9는 수지 밀봉체가 형성된 리드 프레임의 모식적 평면도이고, 도 10은 수지 밀봉체가 형성된 5연 구조의 리드 프레임의 모식적 평면도이다.
우선, 도 8의 (a)에 도시한 바와 같이, 히트 스테이지(21)에 반도체 칩(3)을 장착하고, 그 위에서부터 리드 프레임 LF를 장착하고, 툴(22)을 가열하며 눌러서, 반도체 칩 리드부(버스 바 ; 6B)의 프레임 이면을 반도체 칩(3)의 회로 형성면(3X)에 접착제(5)로 접착한다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 반도체 칩(3)의 회로 형성면(3X) 상에 접착제(5 ; 예를 들면 페이스트제)를 도포하고 그 위에 반도체 칩(2)을 접착한다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 리드 프레임 LF의 상면을 프레임 가압 부재(23)로 눌러서 고정하고, 히트 스테이지(21)를 가열하여 반도체 칩(2, 3)을 따뜻하게 하고, 와이어(예를 들면, Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 6B), 반도체 칩(2, 3)의 각 전극 패드(4)를 각각 전기적으로 접속한다.
다음으로, 반도체 칩(2, 3), 지지 리드(6)의 내부[현수 리드부(6A)의 내부와 사변형 지지 리드(6B)], 리드(7)의 내부(7A) 및 와이어(8) 등을 수지로 밀봉하여 수지 밀봉체(9)를 형성한다. 수지 밀봉체(9)의 형성은 트랜스퍼 몰딩법으로 행한다. 이와 같이 하여, 도 9에 도시한 바와 같은 리드 프레임 LF의 프레임(11) 상에 본 실시 형태 1의 반도체 장치가 형성된다. 또, 실제 제조에 있어서는 리드 프레임 LF는 도 10에 도시한 바와 같이 다연 구조(예를 들면 5연 구조)로 된다.
다음으로, 리드(7)에 연결된 타이 바(10)를 절단하고, 그 후 리드(7) 각각의 외부(7B)에 도금 처리를 실시하고, 그 후 리드 프레임 LF의 프레임(11)으로부터 리드(7)를 절단하고, 그 후 리드(7) 각각의 외부(7B)를 면 실장형 형상으로서, 예를 들면 걸윙 형상으로 성형하고, 그 후, 리드 프레임 LF의 프레임(11)으로부터 지지 리드(6)를 절단함으로써 도 1 내지 도 5에 도시하는 반도체 장치(1)가 거의 완성된다.
이와 같이 하여 구성된 반도체 장치(1)는, 도 9(주요부 단면도)에 도시한 바와 같이, 하나의 회로 시스템을 구성하는 전자 장치의 구성 부품으로서 실장 기판(30)에 여러개 실장된다. 각각의 반도체 장치(1)는, 그 리드(7)의 외부(7B)와 실장 기판(30)의 배선(31)이 전기적으로 접속되어 실장 기판(30)에 실장된다.
또, 리드(7)의 외부(7B)는 수지 밀봉체(9) 두께의 1/2 수평면보다 상측으로 돌출시키면, 외부(7B)의 실장 기판까지의 거리가 길어지므로, 실장 시의 열팽창에 의한 응력을 외부(7B)에서 흡수하여 완화할 수 있다.
이상 설명한 바와 같이, 본 실시 형태 1에 따르면 이하의 효과가 얻어진다.
(1) 반도체 칩(2)의 회로 형성면(2X)으로부터 반도체 칩(3)의 회로 형성면(3X) 간에는 터브(turb)가 존재하지 않으므로, 반도체 칩(2)의 회로 형성면(2X)으로부터 반도체 칩(3)의 회로 형성면(3X)까지의 거리를 축소할 수 있어 반도체 장치(1)의 박형화를 도모할 수 있다.
(2) 지지 리드(6)는 반도체 칩(3)의 회로 형성면(3X)에 접착 고정되어 있으므로, 지지 리드(6)의 두께는 와이어(8)의 루프 높이로 상쇄되고, 지지 리드(6)에 의한 수지 밀봉체(9)의 두께로의 영향은 없다. 그 결과, 수지 밀봉체(9)의 두께를 얇게 할 수 있어 반도체 장치(1)의 박형화를 도모할 수 있다.
(3) 반도체 칩(2, 3)의 두께를 얇게 하지 않고 수지 밀봉체(9)의 두께를 얇게 할 수 있어 수율이 높은 박형 반도체 장치(1)를 제공할 수 있다.
(4) 수지 밀봉체(9)의 두께를 얇게 할 수 있어 TQFP형으로 구성할 수 있다.
(5) 반도체 칩(2, 3)으로서 반도체 기억 칩을 이용하여, 이 2개를 적층함으로써, 기억 용량이 동일하여 실장 면적을 작게 할 수 있다.
(6) 지지 리드(6)는 단순히 반도체 칩을 고정 지지하는 것 뿐만 아니라, 전원 리드 또는 기준 전위 D 리드(GND 리드)의 공유 리드로서 겸용되므로, 리드(7)의 갯수를 저감할 수 있다.
(7) 지지 리드(6)의 접착 고정 위치가 리드(7)의 높이와 동일한 평면에 있어 조립 공정의 작업성을 향상할 수 있다.
(8) 반도체 칩(2, 3) 각각은 반도체 칩(2)이 상호 대향하는 2개의 변 중 한쪽 변(2A)이 반도체 칩(3)이 상호 대향하는 2개의 장변 중 한쪽 장변(3A) 측에 위치하고, 반도체 칩(2)이 상호 대향하는 2개의 변 중 다른쪽 변(2B)이 반도체 칩(3)이 상호 대향하는 2개의 장변 중 다른쪽 장변(3B) 측에 위치하도록 반도체 칩(2)의 이면과 반도체 칩(3)의 회로 형성면(3X)을 대향하고 또한 반도체 칩(2)의 한쪽 변(2A) 측의 측면에서부터 반도체 칩(3)의 한쪽 장변(3A)까지의 거리 L1이 반도체 칩(2)의 다른쪽 변(2B) 측의 측면에서부터 반도체 칩(3)의 다른쪽 장변(3B)까지의거리 L2보다 넓어지도록 각각의 위치가 어긋난 상태로 적층된다.
이러한 구성으로 함으로써, 반도체 칩(2)의 한쪽 변(2A) 측으로부터 반도체 칩(3)이 노출하는 면적이 커지기 때문에 반도체 칩(3)의 한쪽 장변(3A) 측에 배치된 전극 패드(4)에 와이어(8)를 접속할 때의 작업성이 향상한다.
(실시 형태 2)
도 12는 본 발명의 실시 형태 2인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도이다.
본 실시 형태 2의 반도체 장치(1A)는 도 12에 도시한 바와 같이, 상기 실시 형태 1의 반도체 칩 지지 리드부(6B) 대신에, 기준 전위(Vss ; 6B1)와 전원 전위(Vcc ; 6B2)의 두종의 반도체 칩 지지 리드부로 나누어 배치한 것이다. 이와 같이 구성함으로써, 기준 전위(Vss ; 6B1)와 전원 전위(Vcc ; 6B2)의 공유 리드를 동시에 사용할 수 있다.
(실시 형태 3)
도 13은 본 발명의 실시 형태 3의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 14는 도 13의 D-D선을 따른 모식적 단면도, 도 15는 도 13의 E-E선을 따른 모식적 단면도이다.
도 13, 도 14 및 도 15에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1B)는, 전술한 실시 형태 1, 2와 기본적으로 동일한 구성으로 되어 있어 이하의 구성이 다르다.
즉, 반도체 칩(2)을 반도체 칩(3) 상에 적층할 때에, 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X)과 반대측 면(이면)끼리 접착 고정되고, 지지 리드(6)는 반도체 칩(3)의 이면에 접착제(5)로 접착 고정된다.
이와 같이 구성된 반도체 장치(1B)의 제조 방법은, 실시 형태 1의 제조 방법의 공정에서, 반도체 칩(2), 반도체 칩(3) 각각의 이면끼리를 대향한 상태에서 접착 고정하고, 반도체 칩 지지 리드(6B1, 6B2) 각각에 반도체 칩(3)의 이면을 접착제(5)로 접착 고정한 후, 와이어 본딩을 행한다.
와이어 본딩 공정은 반도체 칩(2)의 전극 패드(4)와 리드(7)의 내부(7A)를 와이어(8)로 전기적으로 접속하고, 그 후, 그 상태로 반전시켜서 히트 스테이지를 접촉시키고, 반도체 칩(3)의 전극 패드(4)와 리드(7)를 와이어(8)로 전기적으로 접속한다.
이와 같이 구성함으로써, 전술한 실시 형태 1, 2와 동일한 효과가 얻어진다.
(실시 형태 4)
도 16은 본 발명의 실시 형태 4의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 17은 도 16의 F-F선을 따른 모식적 단면도, 도 18은 도 16의 G-G선을 따른 모식적 단면도이다.
도 16, 도 17 및 도 18에 도시한 바와 같이, 본 실시 형태의 반도체 장치(40)는 전술한 실시 형태 1, 2와 기본적으로 동일한 구성으로 되어 있고 이하의 구성이 다르다. 도 16에서, 참조 부호 41은 반도체 장치(40)의 제조 방법에 있어서, 반도체 장치(40)의 완성 시에 리드 프레임으로부터 패캐지를 마지막으로 분리하는 패키지 지지 리드이다.
즉, 반도체 칩(2) 리드(7)의 내부(7A)가 반도체 칩(3)의 회로 형성면(3X) 상에 지지 리드(6)의 반도체 칩 지지 리드부(6B1, 6B2)와 마찬가지로, 접착제(필름 혹은 도포층 ; 5)로 접착 고정된다.
이와 같이 구성함으로써, 반도체 칩(3)의 단변측에 배치된 리드(7)의 내부(7A)와 반도체 칩(2) 간을 접속하는 본딩 와이어의 와이어 길이를 짧게 할 수 있다. 또한, 이에 따라, 몰드 시에 밀봉용 수지(resin)에 의해서 와이어가 기울어 「와이어 간의 쇼트」나 「와이어와 반도체 칩과의 쇼트(short)」의 발생을 방지할 수 있다.
또한, 반도체 칩(3)의 단변측에 배치된 리드(7)의 내부(7A)에서 반도체 칩(3)을 지지함으로써, 반도체 칩(3)은 「상기 반도체 칩 지지 리드부(6B1, 6B2)와 반도체 칩(3)의 단변측에 배치된 리드(7)의 내부(7A)」로 지지되기 때문에, 반도체 칩(2, 3)이 기울어질 가능성을 대폭 줄일 수 있다. 특히, 몰드 시의 반도체 칩의 기울기를 확실하게 방지할 수 있다.
(실시 형태 5)
도 19는 본 발명의 실시 형태 5의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 20은 도 19의 H-H선을 따른 모식적 단면도, 도 21은 도 19의 I-I선을 따른 모식적 단면도이다.
도 19 내지 도 21에 도시한 바와 같이, 본 실시 형태 5의 반도체 장치(50)는 전술한 실시 형태 4의 구성과 기본적으로 동일한 구성으로 되어 있지만, 이하의 구성이 다르다.
즉, 전술한 실시 형태 4의 지지 리드(6)의 형상을 바꾼 지지 리드(51)를 이용한다. 이 지지 리드(51)의 반도체 칩 지지 리드부(버스 바 ; 51B)는 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X)에 접착제(5)로 고정된다.
상기 지지 리드(51)는 현수 리드부(51A)와 반도체 칩 지지 리드부(버스 바 ; 51B)로 이루어져서 양자는 동일한 재료로 일체로 구성된다.
이와 같이 구성함으로써, 반도체 칩(2)과 반도체 칩(3)의 접착 및 반도체 칩(2, 3)의 지지를 더욱 강고하게 할 수 있다.
다음으로, 본 실시 형태 5의 반도체 장치(50)의 제조 방법에 대하여 도 22(모식적 단면도)를 이용하여 설명한다.
우선, 도 22의 (a)에 도시한 바와 같이, 히트 스테이지(24)에 반도체 칩(2)을 장착하고, 그 위에서부터 리드 프레임 LF를 장착하고, 툴(22)을 가열하며 눌러서, 리드 프레임 LF의 반도체 칩 리드부(버스 바 ; 51B)의 프레임의 이면을 반도체 칩(2)의 회로 형성면(2X)에 접착제(5)로 접착한다.
다음으로, 도 22의 (b)에 도시한 바와 같이, 히트 스테이지(25)에 반도체 칩(3)을 장착하고, 반도체 칩(3)의 회로 형성면(3X) 상에 접착제(5 ; 예를 들면 페이스트제)를 도포하고, 그 위에서부터 리드 프레임 LF의 리드(7)의 내부(7A)를 장착하여 툴(22)을 가열하며 눌러서, 반도체 칩(3)의 회로 형성면(3X) 상에 접착제(5)로 리드 접착부를 접착한다.
다음으로, 도 22의 (c)에 도시한 바와 같이, 리드 프레임 LF의 상면을 프레임 가압 부재(23)로 눌러서 고정하고, 히트 스테이지(25)를 가열하여 반도체 칩(2,3)을 따뜻하게 하고, 와이어(예를 들면 Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 51B), 반도체 칩(2, 3)의 각 전극 패드(4)를 각각 전기적으로 접속한다.
다음으로, 반도체 칩(2, 3), 지지 리드(51)의 내부[현수 리드부(51A)의 내부와 반도체 칩 지지 리드부(버스 바 ; 51B)], 리드(7)의 내부(7A) 및 와이어(8) 등을 수지로 밀봉하여 수지 밀봉체(9)를 형성한다. 수지 밀봉체(9)의 형성은 트랜스퍼 몰딩법으로 행한다. 이와 같이 하여, 도 9에 도시한 바와 같은 리드 프레임 LF에 본 실시 형태 5의 반도체 장치(50)가 형성된다.
다음으로, 리드(7)에 연결된 타이 바(10)를 절단하고, 그 후 리드(7) 각각의 외부(7B)에 도금 처리를 실시하고, 그 후 리드 프레임 LF의 프레임(11)으로부터 리드(7)를 절단하고, 그 후 리드(7)의 외부(7B)를 면 실장형 형상으로서, 예를 들면 걸윙 형상으로 성형하고, 그 후 리드 프레임 LF의 프레임(11)으로부터 지지 리드(6)를 절단함으로써, 도 19 내지 도 21에 나타내는 반도체 장치(50)가 거의 완성된다.
(실시 형태 6)
도 23은 본 발명의 실시 형태 6의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 24는 도 23의 J-J선을 따른 모식적 단면도, 도 25는 도 23의 K-K선을 따른 모식적 단면도이다.
도 23 및 도 25에 도시한 바와 같이, 본 실시 형태 6의 반도체 장치(60)는 전술한 실시 형태 3의 구성과 기본적으로 동일한 구성으로 되어 있지만, 이하의 구성이 다르다.
즉, 반도체 칩(2)을 반도체 칩(3) 상에 적층할 때에 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X)과 반대측 면(이면)끼리 접착제(5)로 접착 고정된다. 이 반도체 칩(2, 3)의 적층체는 반도체 칩 지지 리드(6)의 형상을 바꾼 반도체 칩 지지 리드(61)를 이용하여 지지된다. 즉, 지지 리드(61)의 반도체 칩 지지 리드부(버스 바 ; 61B)는 반도체 칩(2)의 회로 형성면(2X)와 반도체 칩(3)의 회로 형성면(3X)의 반대측 면(이면)에 접착제(5)로 고정된다.
반도체 칩 지지 리드(61)는 현수 리드부(61A)와 반도체 칩 지지 리드부(버스 바 ; 61B)로 이루어져서 양자는 동일한 재료로 일체로 구성된다.
이와 같이 구성함으로써, 반도체 칩(2)과 반도체 칩(3)의 접착 및 반도체 칩(2, 3)의 적층체의 지지를 더욱 강고하게 할 수 있다.
또, 본 실시 형태 6에서는 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X)과 반대측 면(이면)끼리 접착제(5)로 접착 고정되어 있지만, 이 이면끼리를 접착제(5)를 이용하지 않고, 단순하게 접촉시켜서 반도체 칩 지지 리드(61)를 이용하여 고정해도 된다.
다음으로, 본 실시 형태 6의 반도체 장치(60)의 제조 방법에 대하여, 도 26(모식적 단면도)을 이용하여 설명한다. 도 26의 (a), 도 26의 (b), 도 26의 (c)는 도 23의 K-K선을 따른 모식적 단면도이고, 도 26의 (d)는 도 23의 J-J선을 따른 모식적 단면도이다.
우선, 도 26의 (a)에 도시한 바와 같이, 히트 스테이지(26)에 반도체 칩(2)을 장착하고, 그 위에서부터 리드 프레임 LF의 반도체 칩 지지 리드(61)의 반도체 칩 리드부(버스 바 ; 61B)를 장착하여 툴(22)을 가열하며 눌러서 반도체 칩 리드부(버스 바 ; 61B)의 프레임의 이면을 반도체 칩(2)의 회로 형성면(2X)에 접착제(5)로 접착한다.
다음으로, 도 26의 (b)에 도시한 바와 같이, 다른 히트 스테이지(27)에 반도체 칩(3)을 장착하고, 반도체 칩(3)의 회로 형성면(3X)의 반대측 면(이면) 위에 접착제(5 ; 예를 들면 페이스트제)를 도포하고, 그 위에 반도체 칩(2)의 회로 형성면(2X)과 반대측의 면(이면)을 장착하고, 리드 프레임 LF의 반도체 칩 지지 리드부(버스 바 ; 61B) 및 리드(7)의 내부(7A)를 장착하여 툴(22)로 눌러서 접착 고정한다.
다음으로, 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X)과 반대측의 면(이면)끼리 접착 고정된 적층체를, 도 26의 (c)에 도시한 바와 같이, 리드 프레임 LF의 상면을 프레임 가압 부재(23)로 눌러서 반도체 칩 지지 리드부(버스 바 ; 61B) 및 리드(7)의 내부(7A)를 고정하고, 히트 스테이지(21)를 가열하여 반도체 칩(2, 3)을 따뜻하게 하고, 와이어(예를 들면, Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 61B)와, 제1 반도체 칩(2)의 전극 패드(4)를 각각 전기적으로 접속한다.
다음으로, 도 26d에 도시한 바와 같이, 상기 공정을 종료한 후, 반도체 칩(2, 3)의 적층체를 반도체 칩(3)이 위가 되도록 반전시켜, 리드 프레임 LF의 이면을 리드 프레임 가압부(23)로 고정하고, 히트 스테이지(28)를 가열하여 반도체칩(2, 3)을 따뜻하게 하고, 와이어(예를 들면, Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 51B)와, 반도체 칩(3)의 전극 패드(4)를 각각 전기적으로 접속한다.
이 공정에서, 반도체 칩(3)과 와이어(8)와의 접촉을 방지하기 위해서 히트 스테이지(28)의 양측에 깊은 오목부(28A)가 설치된다.
다음으로, 반도체 칩(2, 3), 반도체 칩 지지 리드(61)의 내부[현수 리드부(61A)와 반도체 칩 지지 리드부(61B)], 리드(7)의 내부(7A) 및 와이어(8) 등을 수지로 밀봉하여 수지 밀봉체(9)를 형성한다. 수지 밀봉체(9)의 형성은 트랜스퍼 몰딩법으로 행한다. 이와 같이 하여, 도 9에 도시한 바와 같은 리드 프레임 LF에 본 실시 형태 6의 반도체 장치(60)가 형성된다.
(실시 형태 7)
도 27은 본 발명의 실시 형태 7의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 28은 도 27의 L-L선을 따른 모식적 단면도, 도 29는 도 27의 M-M선을 따른 모식적 단면도이다.
도 27 내지 도 29에 도시한 바와 같이, 본 실시 형태 7의 반도체 장치(70)는 전술한 실시 형태 5와 기본적으로 동일한 구성으로 되어 있지만 이하의 구성이 다르다.
즉, 반도체 칩(2)은 반도체 칩(3) 상에 장착되고 또한 반도체 칩(2)의 회로 형성면(2X)과 반대측 면(이면)과 반도체 칩(3)의 회로 형성면(3X)이 수지 밀봉재[수지 밀봉체(9)의 수지(9A)]를 개재하여 고정되며, 반도체 칩 지지 리드(71)는, 반도체 칩(2, 3) 각각의 회로 형성면(2X, 3X) 상에 접착 고정된다. 반도체 칩 지지 리드(71)는 현수 리드부(71A)와 반도체 칩 지지 리드부(버스 바 ; 71B)로 이루어져 양자는 동일한 재료로 일체로 구성된다.
이와 같이 구성함으로써, 반도체 칩(2)과 반도체 칩(3)의 대향면에 접착제를 이용하지 않고, 수지 밀봉재를 개재하여 적층체를 형성하므로 반도체 장치의 리플로우 시의 열 및 동작 시의 발생열에 의한 열팽창에 의해 생기는 크랙을 방지할 수 있다.
다음으로, 본 실시 형태 7의 반도체 장치(70)의 제조 방법에 대하여 도 30(모식적 단면도)을 이용하여 설명한다.
우선, 도 30의 (a)에 도시한 바와 같이, 히트 스테이지(24)에 반도체 칩(2)을 장착하고, 그 위에서부터 리드 프레임 LF를 장착하여 툴(22)을 가열하며 눌러서, 반도체 칩 지지 리드(71)의 반도체 칩 리드부(버스 바 ; 71B)의 프레임의 이면을 반도체 칩(2)의 회로 형성면(2X)에 접착제(5)로 접착 고정한다.
다음으로, 도 30의 (b)에 도시한 바와 같이 히트 스테이지(25)에 반도체 칩(3)을 장착하고, 반도체 칩(3)의 회로 형성면(3X) 상에 접착제(5) 및 페이스트제를 도포하고, 그 위에서부터 리드 프레임 LF를 장착하고 툴(22)을 가열하며 눌러서 반도체 칩(2)의 회로 형성면(2X)과 반대측의 면(이면 ; 2Y)과 반도체 칩(3)의 회로 형성면(3X)를 대향시켜, 양자간에 간극(9B)을 개재한 적층체를 형성하도록 반도체 칩 지지 리드(71)로 양면을 고정 지지함과 함께, 반도체 칩(3)의 회로 형성면(3X) 상에 접착제(5)로 리드(7)의 내부(7A)의 리드 접착부를 접착 고정한다.
다음으로, 도 30의 (c)에 도시한 바와 같이, 리드 프레임 LF의 상면을 프레임 가압 부재(23)로 눌러서 고정하고 히트 스테이지(25)를 가열하여 리드(7)의 내부(7A)를 고정하고, 반도체 칩(2, 3) 각각의 각 전극 패드(4)와 리드(7)의 내부(7A)를 도전성 와이어(8)를 통해 전기적으로 접속한다.
다음으로, 반도체 칩(2, 3), 와이어(8) 및 리드(7)의 내부(7A)를 수지로 밀봉하여 수지 밀봉체(9)를 형성한다. 수지 밀봉체(9)의 형성은 트랜스퍼 몰딩법으로 행한다. 이와 같이 하여, 도 9에 도시한 바와 같은 리드 프레임 LF에 본 실시 형태 7의 반도체 장치(70)가 형성된다.
(실시 형태 8)
도 31은 본 발명의 실시 형태 7의 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도, 도 32는 도 30의 N-N선을 따른 모식적 단면도, 도 33은 도 31의 P-P선을 따른 모식적 단면도이다.
도 31 내지 도 33에 도시한 바와 같이, 본 실시 형태 8의 반도체 장치(80)는 전술한 실시 형태 6과 기본적으로 동일한 구성으로 되어 있지만, 이하의 구성이 다르다.
즉, 반도체 칩(2)을 반도체 칩(3) 상에 적층할 때에 반도체 칩(2, 3)의 회로 형성면(2X, 3X)과 각각의 반대측 면(이면 ; 2Y, 3Y)끼리를 대향시켜서, 양자 간에 간극을 개재하여 적층체를 형성하도록 반도체 칩 지지 리드(81)를 이용한다. 이 반도체 칩 지지 리드(81)의 반도체 칩 지지 리드부(버스 바 ; 61B)는 반도체 칩(2)의 회로 형성면(2X)과 반도체 칩(3)의 회로 형성면(3X)의 반대측의 면(이면 ; 3Y)에 접착제(5)로 접착 고정된다.
반도체 칩 지지 리드(61)는 그 일체가 현수 리드부(61A)와 반도체 칩 지지 리드부(버스 바 ; 61B)로 이루어져 양자는 동일한 재료로 구성된다.
이와 같이 구성함으로써, 반도체 칩(2)과 반도체 칩(3)의 대향면에 접착제를 이용하지 않고 수지 밀봉체(9)의 수지를 개재한 적층체로서 고정하므로, 반도체 장치의 리플로우 시의 열 및 동작 시의 발생열에 의한 열팽창에 의해 생기는 크랙을 방지할 수 있다.
다음으로, 본 실시 형태 8의 반도체 장치(80)의 제조 방법에 대하여 도 34를 이용하여 설명한다.
우선, 도 34의 (a)에 도시한 바와 같이, 히트 스테이지(26)에 반도체 칩(2)을 장착하고, 그 위에서부터 리드 프레임 LF를 장착하여 툴(22)을 가열하며 눌러서 반도체 칩 지지 리드(81)의 반도체 칩 지지 리드부(버스 바 ; 81B)의 프레임의 이면을 반도체 칩(2)의 회로 형성면(2X)에 접착제(5)로 접착 고정한다.
다음으로, 도 34의 (b)에 도시한 바와 같이, 히트 스테이지(27)와는 다른 히트 스테이지(27)에 반도체 칩(3)을 장착하고, 반도체 칩(3)의 회로 형성면(3X)과의 반대측 면(이면 ; 3Y) 상에 접착제(5 ; 예를 들면 페이스트제)를 도포하고, 그 위에서부터 리드 프레임 LF를 장착하여 툴(22)을 가열하며 눌러서, 반도체 칩(2)의 회로 형성면(2X)과의 반대측 면(이면 ; 2Y)과, 반도체 칩(3)의 회로 형성면(3X)과 반대측 면(이면 ; 3Y) 간에 간극(9B)을 개재한 적층체를 형성하도록 반도체 칩 지지 리드(81)로 양자를 접착 고정하여 지지함과 함께, 반도체 칩(3)의 이면(3Y) 상에 접착제(5)로 리드(7)의 내부(7A)의 리드 접착부를 접착 고정한다.
다음으로, 도 34의 (c)에 도시한 바와 같이, 리드 프레임 LF의 상면을 프레임 가압 부재(23)로 눌러서 고정하고, 히트 스테이지(27)를 가열하여 반도체 칩(2, 3)을 따뜻하게 하고, 와이어(예를 들면, Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 51B)와, 반도체 칩(2)의 전극 패드(4)를 각각 전기적으로 접속한다.
다음으로, 도 34의 (d)에 도시한 바와 같이, 상기 도 34의 (c)의 공정을 종료한 후, 반도체 칩(2, 3)의 적층체를 반도체 칩(3)이 위가 되도록 반전시켜서, 히트 스테이지(28)에 리드 프레임 LF의 이면을 리드 프레임 가압부(23)로 고정하고, 히트 스테이지(28)를 가열하여 반도체 칩(2, 3)을 따뜻하게 하고, 와이어(예를 들면, Au 와이어 ; 8)를 이용하여 리드(7)의 내부(7A), 반도체 칩 지지 리드부(버스 바 ; 51B)와, 반도체 칩(3)의 각 전극 패드(4)를 각각 전기적으로 접속한다.
이 공정에서, 반도체 칩(3)과 와이어(8)와의 접촉을 방지하기 때문에, 히트 스테이지(28) 양측에 깊은 오목부(28A)가 설치된다.
다음으로, 반도체 칩(2, 3), 반도체 칩 지지 리드(81)의 내부[현수 리드부(81A)와 반도체 칩 지지 리드부(81B)], 리드(7)의 내부(7A) 및 와이어(8) 등을 수지로 밀봉하여 수지 밀봉체(9)를 형성한다. 수지 밀봉체(9)의 형성은 트랜스퍼 몰딩법으로 행한다. 이와 같이 하여, 도 7에 도시한 바와 같은 리드 프레임 LF에 본 실시 형태 5의 반도체 장치(80)가 형성된다.
(실시 형태 9)
도 35는 본 발명의 실시 형태 9인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도이고, 도 36은 도 35의 Q-Q선을 따른 모식적 단면도이고, 도 37은 도 35의 R-R선을 따른 모식적 단면도이고, 도 38은 도 35의 S-S선을 따른 모식적 단면도이고, 도 39는 도 35의 일부를 나타내는 모식적 평면도이고, 도 40은 도 35의 일부를 나타내는 모식적 평면도이고, 도 41은 도 35의 일부를 확대한 모식적 단면도이다.
도 35 내지 도 38에 도시한 바와 같이, 본 실시 형태의 반도체 장치(100)는 반도체 칩(제1 반도체 칩 ; 110), 반도체 칩(제2 반도체 칩 ; 112) 각각을 상하로 적층하고, 이 반도체 칩(110, 112)을 하나의 수지 밀봉체(117)로 밀봉한 구성으로 된다.
반도체 칩(110, 112) 각각은 다른 평면 사이즈(외형 치수)로 형성되며, 각각의 평면 형상은 사각형으로 형성된다. 본 실시 형태에 있어서, 반도체 칩(110)은, 예를 들면 7.21[㎜]×7.21[㎜]의 정방형으로 형성되며, 반도체 칩(112)은, 예를 들면 11.59[㎜]×8.38[㎜]의 직사각형으로 형성된다.
반도체 칩(110, 112) 각각은, 예를 들면 단결정 실리콘으로 이루어진 반도체 기판과, 이 반도체 기판의 회로 형성면 상에 있어 절연층, 배선층 각각을 복수단 적층한 다층 배선층과, 이 다층 배선층을 덮도록 하여 형성된 표면 보호막(최종 보호막)을 주체로 하는 구성으로 된다. 반도체 칩(112)에는 기억 회로로서, 예를 들면 플래시 메모리라고 호칭하는 256메가비트의 EEPROM(Electrically Erasable Progra㎜able Read Only Memory) 회로가 내장된다. 반도체 칩(110)에는, 예를 들면 반도체 칩(112)의 기억 회로를 제어하는 제어 회로가 내장된다.
반도체 칩(110)이 상호 대향하는 하나의 주면(제1 주면) 및 다른 주면(제2 주면) 중 하나의 주면인 회로 형성면(110X)에는 복수의 전극 패드(본딩 패드 ; 111)가 형성된다. 이 복수의 전극 패드(111) 각각은 반도체 칩(110)의 다층 배선층 중 최상층의 배선층에 형성된다. 최상층 배선층은 그 상층에 형성된 표면 보호막으로 피복되며, 이 표면 보호막에는 전극 패드(111)의 표면을 노출하는 본딩 개구가 형성된다.
반도체 칩(112)이 상호 대향하는 하나의 주면(제1 주면) 및 다른 주면(제2 주면) 중 하나의 주면인 회로 형성면(112X)에는 복수의 전극 패드(본딩 패드 ; 113)가 형성된다. 이 복수의 전극 패드(113) 각각은 반도체 칩(112)의 다층 배선층 중 최상층의 배선층에 형성된다. 최상층의 배선층은 그 상층에 형성된 표면 보호막으로 피복되고, 이 표면 보호막에는 전극 패드(113)의 표면을 노출하는 본딩 개구가 형성된다.
복수의 전극 패드(111)는, 네개의 패드군으로 분할된다. 제1 패드군 각각의 전극 패드(111)는 도 39에 도시한 바와 같이, 반도체 칩(110)이 상호 대향하는 2개의 변 중 한쪽 변(110A) 측에 상기 한쪽 변(110A)을 따라 배열된다. 제2 패드군 각각의 전극 패드(111)는 반도체 칩(110)이 상호 대향하는 2개의 변 중 다른쪽 변(110B) 측에 상기 다른쪽 변(110B)을 따라 배열된다. 제3 패드군 각각의 전극 패드(111)는, 반도체 칩(110)이 상호 대향하는 것 외의 2개의 변[변(110A) 및 변(110B)과 교차하는 변] 중 한쪽 변(110C) 측에 상기 한쪽 변(110C)을 따라 배열된다. 제4 패드군 각각의 전극 패드(111)는, 반도체 칩(110)이 상호 대향하는 것 외의 2개의 변 중 다른쪽 변(110D) 측에, 상기 다른쪽 변(110D)을 따라 배열된다.
복수의 전극 패드(113)는 2개의 패드군으로 분할된다. 제1 패드군 각각의 전극 패드(113)는 반도체 칩(112)이 상호 대향하는 2개의 장변 중 한쪽 장변(112A) 측에 상기 한쪽 장변(112A)을 따라 배열된다. 제2 패드군 각각의 전극 패드(113)는 반도체 칩(112)이 상호 대향하는 2개의 장변 중 다른쪽 장변(112B) 측에 상기 다른쪽 장변(112B)을 따라 배열된다.
도 35 내지 도 38에 도시한 바와 같이, 반도체 칩(110)은 반도체 칩(110)의 다른 주면(제2 주면)인 이면(110Y)과 대향하는 반도체 칩(112)의 면 상에 배치된다. 본 실시 형태에 있어서, 반도체 칩(110)은 반도체 칩(110)의 이면(110Y)과 대향하는 반도체 칩(112)의 회로 형성면(112X) 상에 배치된다.
수지 밀봉체(117)의 평면 형상은 사각형으로 형성된다. 본 실시 형태에 있어서, 수지 밀봉체의 평면 형상은, 예를 들면 20[㎜]×14[㎜]의 직사각형으로 형성된다. 수지 밀봉체(117)는 전술한 실시 형태와 마찬가지로, 대량 생산에 적합한 트랜스포머 몰딩법으로 형성된다.
반도체 칩(110)의 바깥쪽 주변의 외측에는, 수지 밀봉체(117)가 상호 대향하는 2개의 장변 및 단변을 따라 배열된 복수의 리드(101)가 배치된다. 복수의 리드(101) 각각은 수지 밀봉체(117)의 내외에 걸쳐 연장되고, 수지 밀봉체(117)의 내부에 위치하는 내부(101A) 및 수지 밀봉체(117)의 외부에 위치하는 외부(101B)를 갖는 구성으로 된다. 복수의 리드(101) 각각의 외부는 면 실장형 리드 형상 중 하나인, 예를 들면 걸윙형 리드 형상으로 절곡 성형된다.
복수의 리드(101) 중, 리드(102)는 도 35, 도 36 및 도 38에 도시한 바와 같이, 내부가 도전성 와이어(116)를 통해 반도체 칩(110)의 전극 패드(111)에 전기적으로 접속된다. 이 리드(102)는 반도체 칩(110)의 각 변(110A ∼ 110D)의 외측에 각각 복수 설치된다.
복수의 리드(101) 중, 리드(103)는 도 35 및 도 37에 도시한 바와 같이, 내부가 도전성 와이어(116)를 통해 반도체 칩(112)의 전극 패드(113)에 전기적으로 접속된다. 이 리드(103)는 반도체 칩(112)의 2개의 장변(112A, 112B)의 외측에 각각 복수 설치된다.
복수의 리드(101) 중 리드(104)는 도 35 및 도 39에 도시한 바와 같이, 내부가 리드(105)와 일체로 형성된다. 리드(104)는 반도체 칩(110)의 변(110A) 및 변(110D)의 외측에서는 하나씩 설치되며, 반도체 칩(110)의 변(110B)의 외측에서는 2개 설치된다. 리드(105)는 리드(102, 103) 각 내부의 선단과 반도체 칩(110) 간에 배치되며, 반도체 칩(110)의 바깥쪽 주변을 둘러싸도록 하여 연장하고 있다. 본 실시 형태에 있어서, 리드(5)는 반도체 칩(112)의 한쪽 장변(112A)의 외측에 위치하는 제1 부분과, 반도체 칩(112)의 다른쪽 장변(112B)의 외측에 위치하는 제2 부분과, 반도체 칩(110)의 변(110C)의 외측에서 반도체 칩(112) 상을 연장하는 제3 부분과, 반도체 칩(110)의 변(110D)의 외측에서 반도체 칩(112) 상을 연장하는 제4 부분을 갖는 구성으로 된다. 리드(5)의 제1 부분, 제3 부분 및 제4 부분에는 이들의 부분에으로부터 분기한 분기 리드 부분이 설치된다.
리드(104)의 내부 및 리드(105)는 반도체 칩(110)의 회로 형성면(110X)에 형성된 복수의 전극 패드(111) 중 전원용 전극 패드(고정 전위용 전극 패드)에 도전성 와이어(116)를 통해 전기적으로 접속되며, 또한 반도체 칩(112)의 회로 형성면(112X)에 형성된 복수의 전극 패드(113) 중 전원용 전극 패드에 도전성 와이어(116)를 통해 전기적으로 접속된다. 즉, 리드(104) 및 리드(105)는 전원용 리드(고정 전위용 리드)로서 이용된다. 본 실시 형태에 있어서, 리드(104)의 내부 및 리드(105)는 전원용 전극 패드 중 기준 전위(예를 들면, 0[V])에 전위 고정되는 기준 전위용 전극 패드에 전기적으로 접속된다.
또, 복수의 리드(102) 중 대다수의 리드(102)는 신호용 리드로서 이용되며, 다른 리드(102)는 전원용 리드[동작 전위(예를 들면, 5[V])에 전위 고정되는 동작 전위용 리드 또는 기준 전위용 리드]로서 이용된다. 또한, 복수의 리드(103) 중, 대다수의 리드(103)는 신호용 리드로서 이용되며 다른 리드(103)는 전원용 리드로서 이용된다.
리드(105)는 분기 리드 부분이 절연성의 접착용 테이프(106)를 개재하여 반도체 칩(112)의 회로 형성면(112X)에 접착 고정된다. 즉, 리드(104) 및 리드(105)는 반도체 칩(112)을 지지하기 위한 지지 리드(현수 리드)로서 겸용된다. 접착용 테이프(106)로는 이에 한정되지는 않지만, 예를 들면 폴리이미드계의 수지로 이루어진 기재의 양 주면(상호 대향하는 하나의 주면 및 다른 주면)에 폴리이미드계의 열가소성 수지로 이루어진 접착층이 설치된 3층 구조가 이용된다.
복수의 리드(102) 중 반도체 칩(110) 변(110C)의 외측에 배치된 리드(102)및 반도체 칩(110) 변(110D)의 외측에 배치된 리드(102), 즉 반도체 칩(112)의 단변(112C, 112D)측에 배치된 리드(102)는 도 38 및 도 40에 도시한 바와 같이, 내부의 일부가 반도체 칩(110)의 외측에서 반도체 칩(112)의 회로 형성면(112X)와 중첩되도록 배치되고, 내부의 선단 부분이 반도체 칩(112)의 회로 형성면(112X)에 접착용 테이프(106)를 개재하여 접착 고정된다. 즉, 반도체 칩(110)의 변(110C)의 외측에 배치된 리드(102) 및 반도체 칩(110)의 변(110D)의 외측에 배치된 리드(102)는 반도체 칩(112)을 지지하기 위한 지지 리드로서 겸용된다.
도 39에 도시한 바와 같이, 반도체 칩(110)은 변(110A)이 반도체 칩(112)의 한쪽 장변(112)측에 위치하고, 변(110B)이 반도체 칩(112)의 다른쪽 장변(112B) 측에 위치하도록, 반도체 칩(112)의 회로 형성면(112X) 상에 배치된다. 반도체 칩(110)의 변(110A) 및 변(110B) 측에 배치된 전극 패드(111)는 반도체 칩(110)의 변(110C) 및 변(110D) 측에 배치된 전극 패드(111)보다 수가 적어진다. 즉, 반도체 칩(110, 112) 각각은 반도체 칩(110)의 각 변 중 전극 패드(111)의 수가 다른 변보다 적은 변이 반도체 칩(112)의 장변측에 위치하도록 반도체 칩(110)의 이면(110Y)과 반도체 칩(112)의 회로 형성면(112X)을 대향한 상태로 적층된다.
이러한 구성으로 함으로써, 반도체 칩(112)의 장변의 외측에서의 리드의 갯수를 저감할 수 있어서, 반도체 칩(112)의 장변 방향에서의 반도체 장치의 대형화를 억제할 수 있다.
또한, 반도체 칩(112)의 장변측에서의 와이어(116)의 갯수도 저감할 수 있기 때문에, 수지 형성할 때의 수지의 흐름에 따라 생기는 와이어 간의 쇼트를 억제할수 있다.
또, 본 실시 형태의 반도체 칩(112)은 2개의 장변측에 전극 패드(113)를 배열한 2변 배열 구조로 되어 있지만, 전술한 실시 형태 1의 반도체 칩(3)과 같이, 반도체 칩의 전극 패드가 하나의 변 배열로 된 경우에는 반도체 칩(110)의 네개의 변 중 전극 패드(111)의 수가 가장 적은 변이 반도체 칩(112)의 패드 배열 변측에 위치하는 상태에서 2개의 반도체 칩을 적층하는 것이 바람직하다.
리드(105)는 반도체 칩(112)의 전극 패드(113) 간을 가로지르고 있다. 이러한 구성으로 함으로써, 반도체 칩(112)의 바깥쪽 주변의 외측 및 반도체 칩(112) 상을 연장하는 리드(5)의 인출 자유도가 향상된다.
반도체 칩(110, 112) 각각은 반도체 칩(110)의 이면(110Y)과 반도체 칩(112)의 회로 형성면(112X)을 대향한 상태로 적층된다. 이러한 구성을 함으로써, 반도체 칩(112)의 전극 패드(113)와 리드(103)를 전기적으로 접속하는 와이어(116)의 루프 높이를 반도체 칩(110)의 두께로 상쇄할 수 있어서, 반도체 칩(110, 112) 각각의 이면끼리를 대향한 경우에 비해 수지 밀봉체(117)의 두께를 얇게 할 수 있다.
도 36 내지 도 38에 도시한 바와 같이, 반도체 칩(110)은 절연성의 접착용 테이프(114)를 개재하여 반도체 칩(112)의 회로 형성면(112X)에 접착 고정된다. 접착용 테이프(114)로는, 이에 한정되지는 않지만 도 41에 도시한 바와 같이, 예를 들면 폴리이미드계의 수지로 이루어진 기재(114A) 양면에 폴리이미드계의 열가요성 수지 및 열경화성 수지로 이루어진 접착층(114B)이 설치된 3층 구조를 이용하고 있다.
도 35 내지 도 38에 도시한 바와 같이, 반도체 칩(110,112), 복수의 리드(101) 각 내부, 와이어(116) 및 리드(107) 등은 수지 밀봉체(117)로 밀봉된다. 리드(107)는 수지 밀봉체(117)의 4개의 각부에 하나씩 설치된다. 이 리드(107)는 반도체 장치의 제조 공정에서, 리드 프레임의 프레임에 수지 밀봉체를 지지하기 위한 것이다.
이와 같이 구성된 반도체 장치(100)는 전술한 실시 형태와 마찬가지로 리드 프레임을 이용한 제조 공정으로 제조된다. 본 실시 형태의 리드 프레임은 전술한 실시 형태에서 이용한 리드 프레임과 거의 동일한 구성으로 되어 있고, 리드 패턴이 약간 다를 뿐이기 때문에, 본 실시 형태에서의 설명은 생략한다.
다음으로, 반도체 장치(100)의 제조에 대하여, 도 42 내지 도 48을 이용하여 설명한다. 도 42는 반도체 장치의 제조에 이용되는 제1 반도체 웨이퍼의 개략 구성을 나타내는 도면(도 42의 (a)는 모식적 평면도, 도 42의 (b)는 모식적 단면도)이고, 도 43은 반도체 장치의 제조에 이용되는 제2 반도체 웨이퍼의 개략 구성을 나타내는 도면(도 43의 (a)는 모식적 평면도, 도 43의 (b)는 모식적 단면도)이고, 도 44 내지 도 48은 반도체 장치의 제조를 설명하기 위한 모식적 단면도이다.
우선, 반도체 웨이퍼로서, 예를 들면 720[㎛] 정도의 두께의 단결정 실리콘으로 이루어진 제1 반도체 웨이퍼(반도체 기판 ; 120) 및 제2 반도체 웨이퍼(반도체 기판 ; 130)를 준비한다.
다음으로, 제1 반도체 웨이퍼(120)에 있어서, 제1 반도체 웨이퍼(120)의 회로 형성면(120X)에 반도체 소자, 절연층, 배선층, 전극 패드(111), 표면 보호막,본딩 개구 등을 형성하고, 실질적으로 동일한 기억 회로가 구성된 복수의 칩 형성 영역(121)을 행렬형으로 형성한다. 제2 반도체 웨이퍼(130)에 있어서, 제2 반도체 웨이퍼(130)의 회로 형성면(130X)에, 반도체 소자, 절연층, 배선층, 전극 패드(113), 표면 보호막, 본딩 개구 등을 형성하고, 실질적으로 동일한 제어 회로가 구성된 복수의 칩 형성 영역(131)을 행렬형으로 형성한다. 복수의 칩 형성 영역(121) 각각은 제1 반도체 웨이퍼(120)를 절단하기 위한 다이싱 영역(절단 영역 ; 122)을 통해 상호 이격한 상태로 배열된다. 복수의 칩 형성 영역(131)은 제2 반도체 웨이퍼(130)를 절단하기 위한 다이싱 영역(132)을 통해 상호 이격한 상태에서 배열된다. 여기까지의 공정을 도 42 및 도 43에 도시한다.
다음으로, 제1 반도체 웨이퍼(120)에 있어서, 도 44의 (a)에 도시한 바와 같이, 제1 반도체 웨이퍼(120)의 회로 형성면(120X)과 대향하는 이면(120Y)을 연삭하여 두께를 얇게 한다. 제2 반도체 웨이퍼(130)에 있어서, 제2 반도체 웨이퍼(130)의 회로 형성면(130X)과 대향하는 이면(130Y)을 연삭하여 두께를 얇게 한다. 본 실시 형태에서는, 반도체 웨이퍼의 두께가, 예를 들면 0.24[㎜] 정도가 될 때까지 연삭한다.
다음으로, 도 44의 (b)에 도시한 바와 같이, 제1 반도체 웨이퍼(120)의 이면(120Y)에 접착용 테이프(114)를 접착한다. 접착용 테이프(114)이 접합은, 이에 한정되지는 않지만, 우선 제1 반도체 웨이퍼(120)의 평면 사이즈보다 큰 접착용 테이프(114)에 제1 반도체 웨이퍼(120)를 장착하고, 그 후 열압착으로써 접착용 테이프(114)를 접착하고, 제1 반도체 웨이퍼(120)의 윤곽을 따라 접착용 테이프(114)를 클립핑함으로써 행해진다. 또, 제2 반도체 웨이퍼(130)의 이면(130Y)으로의 접착용 테이프(114)의 접합은 행하지 않는다.
그런데, 접착용 테이프(114)의 접합은 제1 반도체 웨이퍼(120)를 각각의 반도체 칩(110)으로 분할하기 전 단계, 즉 반도체 웨이퍼의 단계에서 행하는 것이 바람직하다. 그 이유는 반도체 웨이퍼(112)를 개개의 반도체 칩(112)으로 분할한 후에는 처리 단위가 웨이퍼 상태에 비해 수백배로 부풀어 오르기 때문에 처리가 번잡해져서, 품질, 비용에 영향을 미치게 된다.
다음으로, 제1 반도체 웨이퍼(120)에 있어서, 도 44의 (c)에 도시한 바와 같이, 다이싱 시트(125)의 점착층측에 반도체 웨이퍼(120)를 장착하고, 그 후 도 44의 (d)에 도시한 바와 같이, 반도체 웨이퍼(120)의 다이싱 영역(122) 및 접착용 테이프(114)를 다이싱 장치에서 다이싱한다. 이에 따라, 회로 형성면(110X)에 제어 회로 및 전극 패드(111) 등이 형성되고, 이면(110Y)에 접착용 테이프(114)가 접착된 반도체 칩(110)이 형성된다. 제2 반도체 웨이퍼(130)에 있어서, 다이싱 시트의 점착층측에 반도체 웨이퍼(130)를 장착하고, 그 후 반도체 웨이퍼(130)의 다이싱 영역(132)을 다이싱 장치에서 다이싱한다. 이에 따라, 회로 형성면(112)에 기억 회로 및 전극 패드(113) 등이 형성되며 반도체 칩(110)보다 큰 평면 사이즈로 형성된 반도체 칩(112)이 형성된다.
이 공정에서, 접착용 테이프(114)는 실리콘으로 이루어진 기판에 비해 부드러운 수지성의 재료로 형성되어 있기 때문에, 반도체 웨이퍼(120)의 다이싱을 용이하게 행할 수 있다. 또한, 접착용 테이프(114)는 반도체 웨이퍼(120)와 함께 다이싱되므로, 반도체 칩(110)의 외형 사이즈에 맞는 접착용 테이프(114)를 용이하게 형성할 수 있다.
다음으로, 리드 프레임에 반도체 칩(112)을 접착 고정한다. 리드 프레임과 반도체 칩(112)과의 접착 고정은 반도체 칩(112)의 단변(112C, 112D)측에 배치되는 리드(102)를 반도체 칩(112)의 회로 형성면(112X)에 접착 고정함으로써 행해진다. 리드(102)와 반도체 칩(112)과의 접착 고정은 도 42에 도시한 바와 같이, 히트 스테이지(141) 상에 반도체 칩(112)을 위치 결정하여 배치하고, 그 후 접착용 테이프(106)를 개재하여 반도체 칩(112)의 회로 형성면(112X)의 단변측에 리드(102)의 내부의 선단 부분을 위치 결정하여 배치하고, 그 후 가열된 본딩 툴(140)로 리드(102)의 내부의 선단 부분을 열압착함으로써 행해진다. 이 공정에서, 상세하게 도시하지 않았지만, 리드(105)의 분기 리드 부분도 열압착되며, 상기 분기 리드 부분은 접착용 칩(106)을 개재하여 반도체 칩(112)의 회로 형성면(112X)에 접착 고정된다.
이 공정에서, 반도체 칩(112)은 리드(102)를 통해 리드 프레임에 지지된다.
다음으로, 반도체 칩(112)에 반도체 칩(110)을 접착 고정한다. 반도체 칩(112)과 반도체 칩(110)과의 접착 고정은 도 46에 도시한 바와 같이, 반도체 칩(110)의 이면(110Y)에 접착된 접착용 테이프(114)가 반도체 칩(112)의 회로 형성면(112X)과 대향하는 상태에서 반도체 칩(112) 상에 반도체 칩(110)을 위치 결정하여 배치하고, 그 후 가열된 본딩 툴(142)로 반도체 칩(110)을 열압착함으로써 행해진다.
이 공정에서, 반도체 칩(112)은 리드(102)를 통해 리드 프레임에 지지되며, 반도체 칩(110)은 반도체 칩(112)에 접착 고정된다. 즉, 반도체 칩(110, 112) 각각은 리드 프레임에 지지되므로, 반도체 칩을 지지하기 위한 터브(다이 패드)를 생략할 수 있다.
그런데, 반도체 칩(112)과 반도체 칩(110)과의 접착 고정은 반도체 칩(112)의 회로 형성면(112X)에 페이스트형의 접착제를 도포하여 접착층을 형성하고, 그 후 반도체 칩(110)을 열 압착함으로써 행해질 수 있다. 그러나, 접착제의 도포는 통상 다점 도포법에 의해 행해지기 때문에, 도포량의 변동에 의해서 접착층의 두께가 불균일하게 이루어지기 쉽다. 접착층의 두께가 불균일해진 경우, 반도체 칩(112)의 회로 형성면(112X)에 대한 반도체 칩(110)의 기울기가 커진다. 반도체 칩(110)의 기울기가 커진 경우, 이 후의 와이어 본딩 공정에서 반도체 칩(110)의 전극 패드(111)와 와이어와의 접속 량이 발생하기 쉬워진다. 또한, 접착층의 두께가 불균일해짐으로써 반도체 칩(112)을 열압착했을 때 접착제가 반도체 칩(112) 주위로 비어져 나오는 비율이 증가하여, 반도체 칩(110)의 회로 형성면(110X) 측에 접착제가 잘 붙기 쉬워져서, 와이어 본딩 공정에서, 반도체 칩(110)의 전극 패드(111)와 와이어와의 접속 량이 발생하기 쉬워진다.
본 실시 형태에서는 접착용 필름(114)을 이용하여 반도체 칩(110)과 반도체 칩(112)을 접착 고정하고 있다. 접착용 필름(114)은 접착제의 도포에 의해 형성된 접착층에 비해 두께를 균일하게 할 수 있어, 반도체 칩(110)의 기울기 및 비어져 나오는 양을 억제할 수 있다.
또, 반도체 칩(110)은 반도체 칩(110)의 변(110A)이 반도체 칩(112)의 한쪽 장변(112A) 측에 위치하고, 반도체 칩(110)의 변(110B)이 반도체 칩(112)의 다른쪽 장변(112B) 측에 위치하도록 배치한다.
다음으로, 반도체 칩(110)의 전극 패드(111)와 리드의 내부(102), 반도체 칩(112)의 전극 패드(113)와 리드(103)의 내부, 반도체 칩(110, 112) 각각의 전극 패드(111, 113)와 리드(104)의 내부 및 반도체 칩(110, 112) 각각의 전극 패드(111, 113)와 리드(105)를 도전성 와이어(116)로 전기적으로 접속한다. 이들의 와이어(116)에 의한 전기적인 접속은 도 47에 도시한 바와 같이, 리드(101 ; 102, 103, 104)를 프레임 가압 부재(145)로 억제하여 고정하고 히트 스테이지(143)를 가열한 상태에서 행한다. 와이어(116)로서는, 예를 들면 금 와이어를 이용한다. 와이어(116)의 접속 방법으로는 예를 들면 열압착에 초음파 진동을 병용한 볼 본딩법을 이용한다.
이 공정에서, 반도체 칩(112)의 2개의 단변(112C, 112D)측에 배치된 리드(102)는 내부의 선단 부분이 반도체 칩(112)의 회로 형성면(112A) 상에 배치되어 있으므로, 이들의 리드(102)의 내부와 반도체 칩(112)의 전극 패드(111)를 전기적으로 접속하는 와이어(111)의 길이를 짧게 할 수 있다.
또한, 반도체 칩(110)은 접착용 테이프(114)를 개재하여 반도체 칩(112)에 접착 고정되므로, 반도체 칩(110)의 기울기 및 접착제의 비어져 나오는 양이 억제된다. 따라서, 반도체 칩(110)의 전극 패드(111)와 와이어(116)와의 접속 량을 억제할 수 있다.
또한, 반도체 칩(110)은 반도체 칩(110)의 이면(110Y)이 반도체 칩(112)의 회로 형성면(112X)과 대향하는 상태에서 반도체 칩(112) 상에 배치되어 있으므로, 반도체 칩(110)의 전극 패드(111)와 리드(102)를 전기적으로 접속하는 와이어 접속 공정과, 반도체 칩(112)의 전극 패드(113)와 리드(103)를 전기적으로 접속하는 와이어 접속 공정을 동일한 공정으로 행할 수 있다.
다음으로, 도 48에 도시한 바와 같이, 리드 프레임을 트랜스퍼 몰드 장치의 성형 금형(150)의 상형(150A)과 하형(150B) 간에 위치 결정한다. 이 때, 상형(150A) 및 하형(150B)에 의해 형성되는 캐비티(151)의 내부에는 반도체 칩(110, 112), 리드(101 ; 102, 103, 104)의 내부, 리드(105), 리드(107) 및 와이어(116) 등이 배치된다.
다음으로, 성형 금형(150)의 포트로부터 러너 및 유입 게이트를 통해 캐비티(151) 내에 유동성의 수지를 가압 주입하여 수지 밀봉체(117)를 형성한다. 반도체 칩(110, 112), 리드(101, 102, 103, 104)의 내부, 리드(105), 리드(107) 및 와이어(116) 등은 수지 밀봉체(117)에 의해서 밀봉된다. 수지로는, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 에폭시계의 열 경화성 수지를 이용한다.
다음으로, 리드(101)에 연결된 타이 바를 절단하고, 그 후 리드(101)의 외부에 도금 처리를 실시하고, 그 후 리드 프레임의 프레임으로부터 리드(101)를 절단하고, 그 후 리드(101)의 외부를 면 실장형 리드 형상 중 하나인, 예를 들면 걸윙형으로 절곡 성형하고, 그 후 리드 프레임의 프레임으로부터 리드(107)를 절단함으로써, 도 35 내지 도 38에 나타내는 반도체 장치(100)가 거의 완성된다.
그런데, 다이싱에 의해 분할된 반도체 칩에는 이면측의 주연부(절단면과 이면이 교차하는 각부)에 완전하게 분리되어 있지 않은 상태의 부재(Si 잔사)가 부착된 경우가 있으며, 하단의 반도체 칩 상에 상단의 반도체 칩을 배치할 때, 상단의 반도체 칩의 이면측 주연부에 부착하고 있던 부재가 하단의 반도체 칩으로 떨어져서, 이 떨어진 부재에 의해서 쌍방의 반도체 칩이 손상하는 등의 문제점이 발생하는 경우가 있다. 그러나, 본 실시 형태에서는 반도체 웨이퍼(120)의 이면에 접착용 테이프(114)를 접착한 상태에서 반도체 웨이퍼(120) 및 접착용 테이프(114)를 다이싱하여 반도체 칩(110)을 형성하고 있으므로, 반도체 칩(110)의 이면 주연부에 완전하게 분리되지 않은 상태의 부재가 발생해도, 부재는 접착용 테이프(114)에 의해 보유된다. 따라서, 반도체 칩(110)이 배치되는 반도체 칩(112) 상으로의 부재의 낙하를 방지할 수 있다.
다음으로, 본 실시 형태의 반도체 장치(100)를 조립한 CF 카드(Compact Flash) 카드(전자 장치)에 대하여 도 49를 이용하여 설명한다. 도 49는 CF 카드의 모식적 평면도이다.
도 49에 도시한 바와 같이, CF 카드(160)는 주로 배선 기판(161), 커넥터(163) 및 반도체 장치(100)를 갖는 구성으로 된다. 반도체 장치(100)는 배선 기판(161)의 하나의 주면 상에 실장된다.
반도체 장치(100)에 있어서, 반도체 칩(110)의 전원용 전극 패드와 반도체 칩(112)의 전원용 전극 패드는 수지 밀봉체(117)의 내부에 있어서, 리드(101 ;104)를 통해 상호 전기적으로 접속된다. 한편, 반도체 칩(110)의 신호용 전극 패드와 반도체 칩(112)의 신호용 전극 패드는 수지 밀봉체(117)의 내부에 있으며 전기적으로 접속되어 있지 않다. 따라서, 반도체 칩(110)의 신호용 전극 패드와 반도체 칩(112)의 신호용 전극 패드를 전기적으로 접속할 필요가 있다. 본 실시 형태에서는, 반도체 칩(110)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 102)와 반도체 칩(112)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 103)를 배선 기판(161)에 형성된 배선(162)을 통해 전기적으로 접속하고 있다. 당연한 것이지만, 리드(101, 102)와 리드(101, 103)와의 전기적인 접속은 전기적인 접속이 필요한 리드뿐이다.
이와 같이, 배선 기판(161)에 반도체 장치(100)를 탑재함으로써, 하나의 반도체 장치(100)에서 카드 시스템을 구성하는 것이 가능해진다. 또, 반도체 칩(110)을 탑재한 반도체 장치와 반도체 칩(112)을 탑재한 반도체 장치를 배선 기판(161)에 실장하는 경우에 비해 CF 카드의 소형화를 도모하는 것이 가능해진다.
또한, 반도체 칩(110)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 102)와 반도체 칩(112)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 103)를 배선 기판(161)의 배선(162)을 통해 전기적으로 접속함으로써, 반도체 장치(100)의 핀 배치를 간략화할 수 있고 또한 와이어(116)의 수를 적게 할 수 있으므로 생산성이 높은 반도체 장치(100)를 제공하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시 형태에 따르면 이하의 효과가 얻어진다.
(1) 반도체 칩(110)은 반도체 칩(110)의 이면(110Y)과 대향하는 반도체칩(112) 면에 접착 고정된다. 또한, 반도체 칩(110)의 전극 패드(111)에 와이어(116)를 통해 전기적으로 접속된 리드(102) 중, 반도체 칩(112)의 2개의 단변(112C, 112D)측에 배치된 리드(102)의 내부는 반도체 칩(110)의 이면(110Y)과 대향하는 반도체 칩(112)의 면에 접착 고정된다.
이러한 구성으로 함으로써, 반도체 장치의 제조에 있어서, 반도체 칩(110, 112) 각각을 리드 프레임에 지지할 수 있어서, 반도체 칩을 지지하기 위한 터브(다이 패드)를 생략할 수 있다. 또한, 리드(102)의 두께는 반도체 칩(110)의 두께로 상쇄되므로, 리드(102)로 반도체 칩(112)을 지지해도 수지 밀봉체(117)의 두께가 두꺼워지지는 않는다. 그 결과, 수지 밀봉체(117)의 두께를 얇게 할 수 있어 반도체 장치(100)의 박형화를 도모할 수 있다.
또한, 반도체 칩(110)의 전극 패드(111)와 리드(102)를 전기적으로 접속하는 와이어(116)의 길이를 짧게 할 수 있기 때문에, 신호 전파 경로의 임피던스를 작게 할 수 있다. 그 결과, 반도체 장치(100)의 고속화를 도모할 수 있다.
(2) 반도체 칩(110)은 반도체 칩(110)의 이면(110Y)과 대향하는 반도체 칩(112)의 회로 형성면(112X)에 접착 고정된다. 또한, 반도체 칩(110)의 전극 패드(111)에 와이어(116)를 통해 전기적으로 접속된 리드(102) 중 반도체 칩(112)의 2개의 단변(112C, 112D)측에 배치된 리드(102)의 내부는 반도체 칩(110)의 이면(110Y)과 대향하는 반도체 칩(112)의 회로 형성면(112X)에 접착 고정된다.
이러한 구성으로 함으로써, 반도체 칩(112)의 전극 패드(113)와 리드(103)를 전기적으로 접속하는 와이어(116)의 루프 높이를 반도체 칩(110)의 두께로 상쇄할수 있어서 반도체 칩(110, 112) 각각의 이면끼리를 대향한 경우에 비해 수지 밀봉체(117)의 두께를 얇게 할 수 있다. 그 결과, 반도체 장치(100)의 박형화를 도모할 수 있다.
또한, 반도체 장치(100)의 제조에 있어서, 반도체 칩(110)의 전극 패드(111)와 리드(102)를 전기적으로 접속하는 와이어 접속 공정과, 반도체 칩(112)의 전극 패드(113)와 리드(103)를 전기적으로 접속하는 와이어 접속 공정을 동일한 공정으로 행할 수 있다. 그 결과, 반도체 장치(100)의 생산성을 높일 수 있다.
(3) 반도체 칩(110, 112) 각각은 반도체 칩(110)의 각 변 중, 전극 패드(111)의 수가 다른 변보다 적은 변이 반도체 칩(112)의 장변측에 위치하도록, 반도체 칩(110)의 이면(110Y)과 반도체 칩(112)의 회로 형성면(112X)을 대향한 상태로 적층된다.
이러한 구성으로 함으로써, 반도체 칩(112)의 장변의 외측에서의 리드의 갯수를 저감할 수 있기 때문에, 반도체 칩(112)의 장변 방향에서의 반도체 장치의 대형화를 억제할 수 있다.
또한, 반도체 칩(112)의 장변측에서의 와이어(116)의 갯수도 저감할 수 있어, 반도체 장치의 제조에 있어서, 수지 밀봉체(117)를 형성할 때의 수지의 흐름에 의해 생기는 와이어 간의 쇼트를 억제할 수 있다. 그 결과, 반도체 장치(100)의 수율을 높일 수 있다.
(4) 리드(105)는 반도체 칩(112)의 전극 패드(113) 간을 가로지르고 있다. 이러한 구성으로 함으로써, 반도체 칩(112)의 바깥쪽 주변의 외측 및 반도체칩(112) 상을 연장하는 리드(5)의 인출 자유도가 향상된다.
(5) 반도체 장치(100)의 제조에 있어서, 반도체 칩(112)의 회로 형성면(112X)에 접착용 테이프(114)를 개재하여 반도체 칩(110)을 접착 고정한다.
이에 따라, 접착용 필름(114)은 접착제의 도포에 의해 형성된 접착층에 비해 두께를 균일하게 할 수 있어 반도체 칩(110)의 기울기 및 접착제의 비어져 나오는 양을 억제할 수 있어, 반도체 칩(110)의 전극 패드(111)와 와이어(116)와의 접속 량을 억제할 수 있다. 그 결과, 반도체 장치(100)의 수율을 높일 수 있다.
(6) 반도체 장치(100)의 제조에 있어서, 반도체 웨이퍼(120) 및 이 반도체 웨이퍼(120)의 이면(120Y)에 접착된 접착용 테이프(114)를 다이싱하여 반도체 칩(110)을 형성하고, 그 후 반도체 칩(112)의 회로 형성면(112X)에 접착용 테이프(114)를 개재하여 반도체 칩(110)을 접착한다.
이에 따라, 다이싱에 의해 분할된 반도체 칩(110)에서는 이면(110Y) 측의 주연부[절단면과 이면(110Y)이 교차하는 각부]에 완전하게 분리되지 않은 상태의 부재(Si 잔사)가 발생하는 경우가 있지만, 이러한 부재가 발생해도 접착용 테이프(114)에 의해 보유되므로, 반도체 칩(110)이 배치되는 반도체 칩(112) 상으로의 부재의 낙하를 방지할 수 있다. 그 결과, 부재의 낙하에 의해 양쪽의 반도체 칩에 발생하는 손상을 방지할 수 있기 때문에, 반도체 장치의 수율을 높일 수 있다.
또한, 접착용 테이프(114)는 실리콘으로 이루어진 기판에 비해 부드러운 수지성의 재료로 형성되어 있기 때문에, 반도체 웨이퍼(120)의 다이싱을 용이하게 행할 수 있다.
또한, 접착용 테이프(114)는 반도체 웨이퍼(120)와 같이 다이싱되기 때문에, 반도체 칩(110)의 외형 사이즈에 맞는 접착용 테이프(114)를 용이하게 형성할 수 있다.
(7) CF 카드(160)에 있어서, 배선 기판(161)에 반도체 장치(100)를 탑재함으로써, 하나의 반도체 장치(100)에서 카드 시스템을 구성하는 것이 가능해진다. 또, 반도체 칩(110)을 탑재한 반도체 장치와 반도체 칩(112)을 탑재한 반도체 장치를 배선 기판(161)에 실장하는 경우에 비해 CF 카드의 소형화를 도모하는 것이 가능해진다.
(8) CF 카드(160)에 있어서, 반도체 칩(110)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 102)와 반도체 칩(112)의 신호용 전극 패드에 전기적으로 접속된 리드(101, 103)를 배선 기판(161)의 배선(162)을 통해 전기적으로 접속함으로써, 반도체 장치(100)의 핀 배치를 간략화할 수 있고 또한 와이어(116)의 수를 적게 할 수 있어 생산성이 높은 반도체 장치(100)를 제공하는 것이 가능해진다.
또, 본 실시 형태에서는 반도체 칩(112)의 회로 형성면(112X) 상에 반도체 칩(110)을 배치한 예에 대하여 설명하였지만, 도 50에 도시한 바와 같이, 반도체 칩(112)의 이면(112Y) 상에 반도체 칩(110)을 배치해도 된다. 이 경우, 반도체 칩(110)을 열압착해도, 반도체 칩(112)의 회로 형성면(112X)으로의 손상이 생기지 않으므로, 반도체 칩(112)의 회로 형성면(112X)에 반도체 칩(110)을 열압착하는 경우에 비해 반도체 장치의 수율을 높일 수 있다.
또한, 본 실시 형태에서는 반도체 칩(110)의 이면(110Y)에 접착용 테이프(114)를 접착한 예에 대하여 설명하였지만, 접착용 테이프(114)는 반도체 칩(112)의 회로 형성면(112X)에 접착해도 된다. 이 경우, 반도체 웨이퍼의 상태에서 접착용 테이프(114)를 접착해둘 수 없기 때문에, 반도체 칩(110)의 외형 사이즈에 맞는 접착용 테이프(114)를 한장씩 반도체 칩(112)의 회로 형성면(112X)에 접착할 필요가 있다.
또한, 본 실시 형태에서는 기재(114A)의 양면에 접착층(114B)이 설치된 3층 구조의 접착용 테이프(114)를 이용한 예에 대하여 설명하였지만 접착용 테이프로서는 단층 구조를 이용해도 된다.
(실시 형태 10)
도 51은 본 발명의 실시 형태 10인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 모식적 평면도이고, 도 52는 도 51의 T-T선을 따른 모식적 단면도이다.
도 51 및 도 52에 도시한 바와 같이, 본 실시 형태의 반도체 장치(100A)는 전술한 실시 형태 9와 기본적으로 동일한 구성으로 되어 있고, 이하의 구성이 다르다.
즉, 반도체 칩(112)의 단변(112C, 112D)측에 배치된 리드(102)에 있어서 내부의 선단 부분은 반도체 칩(112)의 회로 형성면(112X) 상에 그 면에서부터 이격한 상태에서 배치되며, 반도체 칩(112)의 회로 형성면(112X)에 접착 고정되어 있지 않다. 따라서, 반도체 칩(112)의 지지는 리드(104) 및 리드(105)에 의해서 행해지고있다.
이와 같이 구성된 반도체 장치(100A)에서도 전술한 실시 형태 9와 동일한 효과가 얻어진다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태뿐만 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 본 발명은 2 방향 리드 배열 구조인 SOJ(Small Outline J-leaded Package)형, SOP(Small Outline Package)형 등의 반도체 장치에 적용할 수 있다.
또한, 본 발명은 4 방향 리드 배열 구조인 QFP(Quad Flatpack Package)형, QFJ(Quad Flatpack J-leaded Package)형 등의 반도체 장치에 적용할 수 있다.
본 원에 있어서 개시되는 발명 중 대표적인 개요를 간단히 설명하면 하기와 같다.
(1) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되며,
상기 지지 리드의 내부는 상기 제2 반도체 칩의 회로 형성면에 접착 고정된다.
(2) 상기 수단 (1)에 기재된 반도체 장치에 있어서,
상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된다.
(3) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각각이 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의이면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되고,
상기 지지 리드의 내부는 상기 제2 반도체 칩의 이면에 접착 고정된다.
(4) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각각이 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되고,
상기 지지 리드의 내부는 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 회로 형성면에 접착 고정된다.
(5) 상기 수단 (4)에 기재된 반도체 장치에 있어서,
상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된다.
(6) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각각이 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은, 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되고,
상기 지지 리드의 내부는, 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 이면에 접착 고정된다.
(7) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에형성된 복수의 전극 패드를 갖고 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각각이 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면 사이에 상기 수지 밀봉체의 수지를 개재한 상태에서 상기 제2 반도체 칩 상에 배치되며,
상기 지지 리드의 내부는 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 회로 형성면에 접착 고정된다.
(8) 상기 수단 (7)에 기재된 반도체 장치에 있어서,
상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된다.
(9) 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩과,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
각각이 내부 및 외부를 갖고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
내부 및 외부를 갖고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 갖는 반도체 장치에 있어서,
상기 제1 반도체 칩은, 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면 간에 상기 수지 밀봉체의 수지를 개재한 상태에서 상기 제2 반도체 칩 상에 배치되고,
상기 지지 리드의 내부는, 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 이면에 접착 고정된다.
(10) 상기 수단 (1) 내지 (9) 중 어느 한 항에 기재된 반도체 장치에 있어서,
상기 지지 리드는 전원 리드 또는 기준 전위 리드와 겸용된 구조이다.
(11) 반도체 체조 방법에 있어서,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩을 준비하고 또한 회로 형성면 및상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 접착 고정하여 반도체 칩 적층체를 형성하는 공정과,
상기 제2 반도체 칩의 회로 형성면에 지지 리드의 내부를 접착 고정하는 공정과,
상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 각각 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한다.
(12) 상기 수단 (11)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 리드의 내부의 일부를 상기 제2 반도체 칩의 회로 형성면 상에 배치하는 공정을 포함한 반도체 장치의 제조 방법이다.
(13) 반도체 장치의 제조 방법에 있어서,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩을 준비하고 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 가지고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 접착 고정하여 반도체 칩 적층체를 형성하는 공정과,
상기 제2 반도체 칩의 이면에 지지 리드의 내부를 접착 고정하는 공정과,
상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 각각 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한 반도체 장치의 제조 방법이다.
(14) 반도체 장치의 제조 방법에 있어서,
회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩을 준비하고 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향시키고, 양면 사이에 간극을 개재한 반도체 칩 적층체를 형성하도록 지지 리드의 내부에서 양면을 고정 지지하는 공정과,
상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 각각 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한다.
(15) 상기 수단 (14)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 리드의 내부의 일부를 상기 제2 반도체 칩의 회로 형성면 상에 배치하는 공정을 포함한다.
(16) 반도체 장치의 제조 방법에 있어서, 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖는 제1 반도체 칩을 준비하고 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 갖고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 대향시켜서 양자간에 간극을 개재한 반도체 칩 적층체를 형성하도록 지지 리드의 내부에서 양면을 고정 지지하는 공정과,
상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 각각 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 하기와 같다.
(1) 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치의 박형화를 도모할 수 있다.
(2) 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치에서 리드 프레임 1개로 2개의 반도체 칩에 설치된 외부 전극에 대응할 수 있다.
(3) 반도체 장치의 조립 공정에서의 작업성을 향상할 수 있다.
(4) 상기 반도체 장치의 수율을 높일 수 있다.
(5) 제1 반도체 칩과 제2 반도체 칩의 대향면에 접착제를 이용하지 않고, 수지 밀봉체를 개재하여 적층체를 형성하므로, 반도체 장치의 리플로우 시의 열 및 동작 시의 발생열에 의한 열팽창에 의해 생기는 크랙을 방지할 수 있다.

Claims (37)

  1. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되며,
    상기 지지 리드의 내부는 상기 제2 반도체 칩의 회로 형성면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되며,
    상기 지지 리드의 내부는 상기 제2 반도체 칩의 이면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되며,
    상기 지지 리드의 내부는 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 회로 형성면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 대향한 상태에서 상기 제2 반도체 칩에 접착 고정되고,
    상기 지지 리드의 내부는, 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체칩의 이면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면 사이에 상기 수지 밀봉체의 수지를 개재한 상태에서 상기 제2 반도체 칩 상에 배치되고,
    상기 지지 리드의 내부는, 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 회로 형성면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 리드의 내부의 일부가 상기 제2 반도체 칩의 회로 형성면 상에 배치된 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 복수의 리드와,
    내부 및 외부를 포함하고, 상기 내부에서 상기 제1 반도체 칩 및 제2 반도체 칩을 지지하는 지지 리드와,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 밀봉하는 수지 밀봉체를 포함하며,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면 간에 상기 수지 밀봉체의 수지를 개재한 상태에서 상기 제2 반도체 칩 상에배치되고,
    상기 지지 리드의 내부는, 상기 제1 반도체 칩의 회로 형성면 및 제2 반도체 칩의 이면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 지지 리드는, 전원 리드 또는 기준 전위 리드와 겸용된 구조인 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치의 제조 방법에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩을 준비하고, 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
    상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 접착 고정하여 칩 적층체를 형성하는 공정과,
    상기 제2 반도체 칩의 회로 형성면에 지지 리드의 내부를 접착 고정하는 공정과,
    상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 전기적으로 접속하는 공정과,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 리드의 내부의 일부를 상기 제2 반도체 칩의 회로 형성면 상에 배치하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩을 준비하고 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
    상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 접착 고정하여 칩 적층체를 형성하는 공정과,
    상기 제2 반도체 칩의 이면에 지지 리드의 내부를 접착 고정하는 공정과,
    상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 전기적으로 접속하는 공정과,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 장치의 제조 방법에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩을 준비하고 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
    상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 회로 형성면을 대향시켜서 양면 사이에 간극을 개재한 칩 적층체를 형성하도록 지지 리드의 내부에서 양면을 고정 지지하는 공정과,
    상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 전기적으로 접속하는 공정과,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 리드의 내부의 일부를 상기 제2 반도체 칩의 회로 형성면 상에 배치하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함한 제1 반도체 칩을 준비하고, 또한 회로 형성면 및 상기 회로 형성면과 대향하는 이면과, 상기 회로 형성면에 형성된 복수의 전극 패드를 포함하고, 상기 제1 반도체 칩보다 큰 평면 사이즈로 이루어진 제2 반도체 칩을 준비하는 공정과,
    상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면을 대향시켜서 양자간에 간극을 개재한 칩 적층체를 형성하도록 지지 리드의 내부에서 양면을 고정지지하는 공정과,
    상기 제1 반도체 칩 및 제2 반도체 칩의 각 전극 패드와 복수의 리드 각 내부를 도전성 와이어를 통해 전기적으로 접속하는 공정과,
    상기 제1 반도체 칩, 제2 반도체 칩, 리드의 내부, 지지 리드의 내부 및 와이어를 수지 밀봉체로 밀봉하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성된 제1 반도체 칩에서, 상기 제1 주면은 상호 대향하는 제1 변 및 제2 변 중 상기 제1변측에 상기 제1 변을 따라 배열된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성되며, 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩에서, 상기 제1 주면이 상호 대향하는 제1 변 및 제2 변 중 제1 변측에 상기 제1 변을 따라 배열된 복수의 전극 패드를 포함한 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제2 반도체 칩의 제1 변의 외측에 배치되며 또한 상기 각 내부가 상기 제1 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제1 리드와,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제2 반도체 칩의 제1 변의 외측에 배치되며 또한 상기 제2 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제1 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 복수의 제1 리드 각 내부, 상기 제2 리드 각 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩, 제2 반도체 칩 각각은 상기 제1 반도체칩의 제1 변이 상기 제2 반도체 칩의 제1 변측에 위치하도록 상기 제1 반도체 칩의 제2 주면과 상기 제2 반도체 칩의 제1 주면을 대향하고 또한 상기 제1 반도체 칩의 제1 변측의 측면부터 상기 제2 반도체 칩의 제1 변까지의 거리가 상기 제1 반도체 칩의 제2 변측의 측면에서부터 상기 제2 반도체 칩의 제2 변까지의 거리보다 넓어지도록 각각의 위치가 어긋난 상태로 적층된 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되며, 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제1 리드와,
    내부 및 외부를 포함하고, 상기 내부가 상기 제2 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 내부, 상기 제2 리드의 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면 상에 배치되고,
    상기 제1 리드의 내부의 선단 부분은 상기 제1 반도체 칩의 외측에서 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면 상에 배치된 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 반도체 칩 및 상기 제1 리드의 내부의 선단 부분은 상기 제2 반도체 칩의 제1 주면 상에 배치된 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 반도체 칩 및 상기 제1 리드의 내부의 선단 부분은 상기 제2 반도체 칩의 제2 주면 상에 배치된 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서,
    내부 및 외부를 포함한 제3 리드와,
    상기 제3 리드의 내부와 일체로 형성되며, 또한 상기 제1 리드, 제2 리드 각 내부의 선단과 상기 제1 반도체 칩 간에 배치된 제4 리드를 더 포함하고,
    상기 제4 리드는 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  22. 제18항에 있어서,
    상기 제1 반도체 칩은 상기 제2 반도체 칩에 접착 고정된 것을 특징으로 하는 반도체 장치.
  23. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성된제1 반도체 칩에서, 상기 제1 주면의 하나의 변측에 상기 하나의 변을 따라 배열된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩에서, 상기 제1 주면의 하나의 변측에 상기 하나의 변을 따라 배열된 복수의 전극 패드를 포함한 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고 상기 각 내부가 상기 제2 반도체 칩의 하나의 변의 외측에 배치되며 또한 상기 각 내부가 상기 제1 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제1 리드와,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제2 반도체 칩의 제1 변의 외측에 배치되며 또한 상기 각 내부가 상기 제2 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제1 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 복수의 제1 리드 각 내부, 상기 복수의 제2 리드 각 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 하나의 변이 상기 제2 반도체 칩의 하나의 변과 교차하는 다른 변측에 위치하는 상태에서, 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면 상에 배치되며,
    상기 복수의 제1 리드 각 내부는 일부가 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면과 중첩되도록 배치된 것을 특징으로 하는 반도체 장치.
  24. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되며, 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제1 리드와,
    내부 및 외부를 포함하고, 상기 내부가 상기 제2 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 내부, 상기 제2 리드의 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정되며,
    상기 제1 리드의 내부는 상기 제1 반도체 칩의 외측에서 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 제1 반도체 칩 및 상기 제1 리드의 내부는 상기 제2 반도체 칩의 제1 주면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서,
    상기 제1 반도체 칩 및 상기 제1 리드의 내부는 상기 제2 반도체 칩의 제2 주면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  27. 상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성된 제1 반도체 칩에서, 상기 제1 주면의 하나의 변측에 상기 하나의 변을 따라 배열된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩에서, 상기 제1 주면의 하나의 변측에 상기 하나의 변을 따라 배열된 복수의 전극 패드를 포함한 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩의 하나의 변의 외측에 배치되며 또한 상기 각 내부가 상기 제1 반도체 칩의 각 전극 패드에 도전성 와이어를 통하여 전기적으로 접속된 복수의 제1 리드와,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제2 반도체 칩의 하나의 변의 외측에 배치되며 또한 상기 각 내부가 상기 제2 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제2 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 복수의 제1 리드 각 내부, 상기 제2 리드 각 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 하나의 변이 상기 제2 반도체 칩의 하나의 변과 교차하는 다른 변측에 위치하는 상태에서, 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면 상에 배치되며,
    상기 복수의 제1 리드 각 내부는 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  28. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 제1 전극 패드 및 제2 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 제1 전극 패드 및 제2 전극 패드가 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 제1 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제1 리드와,
    내부 및 외부를 포함하고, 상기 내부가 상기 제2 반도체 칩의 제1 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 리드와,
    내부 및 외부를 포함한 제3 리드와,
    상기 제3 리드와 일체로 형성되어, 상기 제1 리드, 제2 리드 각 내부의 선단과 상기 제1 반도체 칩 간에 배치되며 또한 상기 제1 반도체 칩의 제2 전극 및 상기 제2 반도체 칩의 제2 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 제4 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 내부, 상기 제2 리드의 내부, 상기 제3 리드의 내부, 제4 리드 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정되며,
    상기 제4 리드는 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 제1 반도체 칩 및 상기 제4 리드는 상기 제2 반도체 칩의 제1 주면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  30. 제28항에 있어서,
    상기 제1 반도체 칩 및 상기 제4 리드는 상기 제2 반도체 칩의 제2 주면에 접착 고정된 것을 특징으로 하는 반도체 장치.
  31. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성된 제1 반도체 칩에서, 상기 제1 주면에 상기 제1 주면의 각 변을 따라 배열된 복수의 전극 패드를 포함한 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 평면이 사각형으로 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩에서, 상기 제1 주면의 하나의 변측에 상기 하나의 변을 따라 배열된 복수의 전극 패드를 포함한 제2 반도체 칩과,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제1 반도체 칩의 외측에 배치되고 또한 상기 각 내부가 상기 제1 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제1 리드와,
    각각이 내부 및 외부를 포함하고, 상기 각 내부가 상기 제2 반도체 칩의 하나의 변의 외측에 배치되고 또한 상기 각 내부가 상기 제2 반도체 칩의 각 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 복수의 제2 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 복수의 제1 리드 각 내부, 상기 제2 리드 각 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩, 제2 반도체 칩 각각은 상기 제1 반도체 칩의 각 변 중 전극 패드의 수가 다른 변보다 적은 변이 상기 제2 반도체 칩의 하나의 변측에 위치하도록 상기 제1 반도체 칩의 제2 주면과 제2 반도체 칩의 제1 주면을 대향한 상태로 적층된 것을 특징으로 하는 반도체 장치.
  32. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 제1 전극 패드 및 제2 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 제1 전극 패드 및 제2 전극 패드가 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 제1 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제1 리드와,
    내부 및 외부를 포함하고 상기 내부가 상기 제2 반도체 칩의 제1 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 리드와,
    내부 및 외부를 포함한 제3 리드와,
    상기 제3 리드와 일체로 형성되고 상기 제1 리드, 제2 리드 각 내부의 선단과 상기 제1 반도체 칩 간에 배치되고 또한 상기 제1 반도체 칩의 제2 전극 및상기 제2 반도체 칩의 제2 전극에 도전성 와이어를 통해 각각 전기적으로 접속된 제4 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 내부, 상기 제2 리드의 내부, 상기 제3 리드의 내부, 제4 리드 및 상기 도전성 와이어를 밀봉하는수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면에 접착 고정되고,
    상기 제4 리드는 상기 제2 반도체 칩의 전극 패드 간을 가로지르는 것을 특징으로 하는 반도체 장치.
  33. 반도체 장치의 제조 방법에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되며 또한 상기 제2 주면에 절연성 접착용 테이프가 접착된 제1 반도체 칩을 준비하고,
    또한 상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되며 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩을 준비하는 공정과,
    상기 제2 반도체 칩의 제1 주면 혹은 제2 주면에 상기 접착용 테이프를 개재하여 상기 제1 반도체 칩을 접착하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 반도체 장치에 있어서,
    제1 주면에 복수의 칩 형성 영역이 형성되고, 상기 제1 주면과 대향하는 제2 주면에 절연성 접착용 테이프가 접착된 반도체 웨이퍼 및 상기 접착용 테이프를 다이싱하여, 제1 주면에 전극이 형성되고 또한 상기 제1 주면과 대향하는 제2 주면에 상기 접착용 테이프가 접착된 제1 반도체 칩을 준비하고,
    또한 상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩을 준비하는 공정과,
    상기 제2 반도체 칩의 제1 주면 혹은 제2 주면에 상기 접착용 테이프를 개재하여 상기 제1 반도체 칩을 접착하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제33항 또는 제34항에 있어서,
    상기 접착용 테이프는 수지 기재의 양면에 접착층이 설치된 구조로 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 반도체 장치에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되며 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 전극 패드에도전성 와이어를 통해 전기적으로 접속된 제1 리드와,
    내부 및 외부를 포함하고, 상기 내부가 상기 제2 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 내부, 상기 제2 리드의 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 대향하는 상기 제2 반도체 칩의 면 상에 절연성의 접착용 테이프를 개재하여 접착 고정된 것을 특징으로 하는 반도체 장치.
  37. 전자 장치에 있어서,
    배선을 포함한 배선 기판과,
    상기 배선 기판의 주면 상에 탑재된 반도체 장치를 포함한 전자 장치에 있어서,
    상기 반도체 장치는,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고 상기 제1 주면에 전극 패드가 형성된 제1 반도체 칩과,
    상호 대향하는 제1 주면 및 제2 주면을 포함하고, 상기 제1 주면에 전극 패드가 형성되고 또한 상기 제1 반도체 칩보다 큰 평면 사이즈로 형성된 제2 반도체 칩과,
    내부 및 외부를 포함하고, 상기 내부가 상기 제1 반도체 칩의 전극 패드에도전성 와이어를 통하여 전기적으로 접속된 제1 신호용 리드와,
    내부 및 외부를 포함하고, 상기 내부가 상기 제2 반도체 칩의 전극 패드에 도전성 와이어를 통해 전기적으로 접속된 제2 신호용 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 신호용 리드의 내부, 상기 제2 신호용 리드의 내부 및 상기 도전성 와이어를 밀봉하는 수지 밀봉체를 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 제2 주면과 마주보는 상기 제2 반도체 칩의 면 상에 배치되고,
    상기 제1 신호용 리드의 외부는 상기 배선 기판의 배선을 통해 상기 제2 신호용 리드에 전기적으로 접속된 것을 특징으로 하는 전자 장치.
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