KR20000062792A - 반도체 디바이스 시험장치 - Google Patents

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KR20000062792A
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오타키미키오
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사와무라 시코
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01K1/16—Special arrangements for conducting heat from the object to the sensitive element

Abstract

파인 피치의 전극을 가진 반도체 디바이스에 대응 가능하고, 내구성이 높은 반도체 디바이스 시험장치를 제공한다. 반도체 디바이스 시험장치는, 회로기판(103) 및 필름(105)을 포함하는 구성을 갖는다. 회로기판(103)에는, 피측정 디바이스(201)의 복수의 전극(201a)에 대향하는 위치에 복수의 전극(103c)이 형성되어 있다. 필름(105)의 피측정 디바이스(201)측의 표면에는, 피측정 디바이스(201)의 복수의 전극(201a)에 대향하는 위치에 범프(105b)가 형성되어 있다. 필름(105)의 회로기판(103)측의 표면에는, 회로기판(103)의 복수의 전극(103c)에 대향하는 위치에, 전극(105c)이 형성되어 있다. 필름(105)의 다른 표면에 형성된 범프(105b)와 전극(105c)은, 관통구멍(105d)을 통해서 전기적으로 접속되어 있다.

Description

반도체 디바이스 시험장치{SEMICONDUCTOR DEVICE TEST APPARATUS}
본 발명은 반도체 디바이스 시험장치에 관한 것이다.
종래, 신규로 개발된 디바이스를 시험하는 경우, 피측정 디바이스의 형상에 합쳐진 IC 소켓(socket)이 사용되고 있었다. IC 소켓은, 피측정 디바이스와 전기적으로 접촉하는 것으로, 주변장치와 피측정 디바이스와의 전기신호의 전달수단으로서의 기능을 하는 것이다.
IC 소켓, 피측정 디바이스, 및 IC 소켓과 피측정 디바이스와의 접속관계에 관해서 도 29, 도 30, 및 도 31을 사용하여 설명한다.
도 29는, 피측정 디바이스(1), IC 소켓(3), 및 회로기판(5)의 접속관계를 나타내는 실장 단면도이다. IC 소켓(3)은, 복수의 접촉자(3a)를 구비하고 있고, 이 접촉자(3a)에 의해서 회로기판(5)에 납땜되어 있다. 피측정 디바이스(1)는, 프레스(press)부(7)에 의해서 프레스되어, IC 소켓(3)의 접촉자(3a)와 전기적으로 접속된다.
도 30은, 피측정 디바이스(1)를 전극이 형성되는 면에서 본 사시도이다. 여기서, 피측정 디바이스(1)는, 칩 사이즈로 패키징된, 소위 CSP(Chip Size Package)디바이스이다. 피측정 디바이스(1)는, 전기신호의 입출력 및 전원공급을 위한 복수의 전극(1a)을 구비하고 있다. IC 소켓(3)에 구비된 각 접촉자(3a)는, 대응하는 전극(1a)과 접촉하도록 배치되어 있다.
도 31은, 피측정 디바이스(1) 및 IC 소켓(3)이 탑재된 회로기판(5)을 상면에서 본 평면도이다. 회로기판(5)은, 접속단자(5a, 5b)를 통해, IC 테스터, 번인(burn-in)장치 등의 주변장치(미도시)와 전기신호의 전달이 가능하게 된다.
피측정 디바이스(1), IC 소켓(3), 및 회로기판(5)이 상기와 같이 배치되는 것에 따라, 주변장치로부터 접속단자(5a, 5b)를 통해 회로기판(5)에 입력된 전기신호 및 전원전압은, IC 소켓(3)의 접촉자(3a)를 경유하여, 전극(1a)으로부터 피측정 디바이스(1)에 공급되게 된다. 또한, 피측정 디바이스(1)로부터 출력된 전기신호는, 반대의 경로를 통해서, 주변장치에 도달한다. 이와 같이 전기적으로 접속되는 것에 따라, 피측정 디바이스(1)의 기능 시험이 가능해진다.
이상과 같이 IC 소켓을 사용하는 것 외에, 특히 웨이퍼 레벨의 디바이스의 기능 시험을 행하는 경우에는, 그 디바이스의 신호 입출력 전극 및 전원용 전극인 웨이퍼 패드에 대하여 탐침(prove)을 접촉시키는 방법을 취하고 있다.
이 탐침에 의한 기능 시험에서는, 웨이퍼와 탐침의 접촉 회수가 많아지기 때문에, 탐침의 접촉 내구성이 문제로 된다. 탐침의 접촉 내구성이 낮은 경우, 기능시험에 드는 비용이 증가하고, 결과적으로 디바이스 그 자체의 가격을 올리게 된다. 이 때문에, 일반적으로, 탐침의 재료로서 경도가 높은 텅스텐(tungsten) 또는 베릴륨 동(beryllium copper) 등이 사용된다.
탐침(11)이 구비된 프로브 카드(prove card)(13)를 도 32에 나타낸다. 이 프로브 카드(13)는, 피측정 디바이스에 응한 소정의 회로가 프린트되어 있고, 접속단자(13a, 13b)를 통해, 주변장치(미도시)와 전기신호의 전달이 가능하게 된다.
프로브 카드(13)와 피측정 디바이스인 웨이퍼(15)와의 위치관계를 도 33에 나타낸다. 주변장치로부터 공급되는 전기신호는, 접속단자(13a, 13b)로부터 프로브 카드(13)에 입력되고, 프로브 카드(13)에 형성된 회로를 경유하여, 탐침(11)에 도달한다. 그리고, 탐침11로부터 웨이퍼15에 형성된 패드에 대하여 전기신호가 인가된다. 또한, 웨이퍼(15)로부터 출력된 전기신호는, 반대의 경로를 통해서, 주변장치에 도달한다. 이상의 구성에 의해서, 웨이퍼(15)의 기능시험이 가능해진다.
그러나, IC 소켓에 의한 기능시험, 및, 탐침에 의한 기능시험은, 각각 이하의 과제를 가지고 있었다.
현재의 IC 소켓의 접촉자의 최소 피치(pitch)는, 일반적으로 0.65mm으로 되어 있다. 한편, CSP에 대표되는 것으로, 최근, 패키지 사이즈가 축소화되고, 이것에 따라 디바이스의 전극 피치는, 1.27mm에서 0.8mm, 0.5mm으로 이행하고 있다. 이와 같이, 디바이스의 전극 피치가 좁아짐에 따라, IC 소켓의 접촉자의 피치도 협소화시킬 필요가 있다.
그러나, IC 소켓의 접촉자의 피치를 0.65mm 이하로 좁히기 위해서는 IC 소켓의 가공 정밀도를 높일 필요가 있다. 이 경우, IC 소켓의 제조비용의 상승은 피할 수 없고, 결과적으로 디바이스의 가격의 상승 등에 연결되는 염려도 있었다.
또, IC 소켓의 보디 사이즈(body size)의 관계로부터, 회로기판에 탑재 가능한 IC 소켓의 개수에 제한이 생기고 있었다. 회로기판에 탑재되는 IC 소켓의 개수가 제한됨에 따라, 한번에 기능 시험하는 것이 가능한 디바이스의 개수도 제한되게 된다. 즉, 종래의 IC 소켓에 의한 디바이스의 기능시험은, 반드시 효율이 좋은 것은 아니었다.
탐침에 의한 기능시험의 효율화를 도모하기 위해서는, 프로브 카드에 실장하는 탐침의 개수를 늘리고, 동시에 많은 디바이스를 시험하는 것이 바람직하다. 그러나, 탐침은, 종래, 프로브 카드에 대하여 수지 등으로 고정되고, 넓은 고정 공간이 필요하기 때문에, 프로브 카드의 사이즈를 증대시키지 않고 탐침의 개수를 증가시키는 것은 곤란했다.
또한, 디바이스의 고집적화가 진행하고 있어, 탐침이 접촉하는 디바이스의 패드의 피치는 협소화된다. 이와 같이 패드의 피치가 좁아지는 것에 따른, 프로브 카드에 실장되는 탐침의 피치도 좁힐 필요가 있다. 그러나, 종래의 구성에서는, 탐침의 피치를 좁히는 것은 곤란했다.
본 발명은, 상기와 같은 문제점을 감안하여 이루어진 것으로, 그 목적은, 파인 피치(fine pitch)의 전극을 가진 반도체 디바이스에 대응 가능하고, 내구성이 높은 반도체 디바이스 시험장치를 제공하는 것에 있다. 또한, 다수의 반도체 디바이스를 일괄해서 시험하는 것이 가능한 반도체 디바이스 시험장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 복수의 전극을 구비한 1 또는 2이상의 반도체 디바이스를 시험하는 반도체 디바이스 시험장치가 제공된다. 그리고, 이 반도체 디바이스 시험장치는, 청구항 1에 기재된 바와 같이, 반도체 디바이스에 대응하는 회로를 구비하고, 반도체 디바이스의 각 전극에 대응하는 복수의 전극을 구비한 회로기판과, 반도체 디바이스의 각 전극과 회로기판의 각 전극을 1 대 1로 전기적으로 접속하는 복수의 도전부를 가진 접속판을 구비한 것을 특징으로 한다. 이러한 구성에 의하면, 디바이스는, 접속판을 통해 회로기판에 전기적으로 접속되게 된다. 회로기판에 대하여, 주변장치로부터 각종 전기신호를 입력함으로써, 반도체 디바이스를 구동시키는 것이 가능해져, 반도체 디바이스로부터 출력된 각종 전기신호는, 주변장치에 전달되게 된다. 또한, 반도체 디바이스의 각 전극과 회로기판의 각 전극과의 전기적 접속에 관련하여, 복수의 도전부를 가진 접속판이 구비되어, 매우 간단한 장치 구성이 실현된다.
청구항 2에 의하면, 각 도전부는, 접속판에 설치된 복수의 관통 구멍에 형성된다. 반도체 디바이스의 전극의 파인 피치화가 진행한 경우에 있어서도, 회로기판의 전극의 피치를 좁히는 동시에 관통 구멍의 피치를 좁히는 것에 따라, 반도체 디바이스의 시험을 용이하게 행하는 것이 가능해진다.
청구항 3에 의하면, 접속판과 반도체 디바이스와의 사이에는, 접속판의 각 도전부와 반도체 디바이스의 각 전극을 1 대 1로 전기적으로 접속하는 도전성 탄성체가 구비된다. 이러한 구성에 의하면, 전기적인 접속시에, 반도체 디바이스의 각 전극에 대한 접촉판의 각 도전부에서의 압력이 완화되게 된다. 예컨대, 반도체 디바이스의 전극이, 볼 타입(ball-type)인 경우에 유효하다.
또, 청구항 4 및 청구항 5에 기재된 바와 같이, 반도체 디바이스를 고정하는 위치 결정부를 구비하도록 해도 좋다. 예컨대, 이 위치 결정부로서, 반도체 디바이스의 형상에 응한 관통부가 형성된 판형 부재를 사용하는 것이 가능하고, 이러한 구성에 의하면, 반도체 디바이스는, 매우 간단한 구성으로 고정되게 된다. 게다가, 반도체 디바이스를 고정하기 위해서 필요한 공간을 감소하는 것이 가능해진다.
청구항 6에 기재된 바와 같이, 회로기판, 접속판, 및 위치 결정부를 일체화하도록 해도 좋다. 또한, 청구항 7에 기재된 바와 같이, 회로기판, 접속판, 도전성 탄성체, 및 위치 결정부를 일체화하도록 해도 좋다. 이러한 구성에 의하면, 반도체 디바이스를 시험할 때에, 회로기판, 접속판, 및 위치 결정부를 조립할 필요가 없어, 시험의 효율화가 도모된다.
또, 청구항 8에 기재된 바와 같이, 반도체 디바이스를 접속판의 방향으로 누르는 프레스부를 구비하도록 하면, 반도체 디바이스의 위치가 고정되는 동시에, 회로기판과의 전기적 접속이 확실화된다.
청구항 9에 의하면, 프레스부는, 반도체 디바이스에 접하는 개소에, 완충재를 구비하는 것을 특징으로 한다. 이와 같이 완충재를 구비하는 것에 따라, 반도체 디바이스에는, 프레스부로부터의 압력이, 균등하게 또는 적절하게 주어지게 된다.
청구항 10에 기재된 바와 같이, 접속판으로서 필름을 사용함에 따라, 박형의 접속판이 실현된다. 또한, 자유롭게 만곡하는 것이 가능하여, 반도체 디바이스의 각 전극과, 회로기판의 각 전극과의 전기적인 접속이 확실화된다.
청구항 11에 기재된 바와 같이, 접속판으로서 프린트기판을 사용하는 것도 가능하다. 이 프린트기판에 의하면, 필름을 사용하는 경우에 대하여, 비용의 감소가 가능해진다.
청구항 12에 기재된 바와 같이, 반도체 디바이스로서 칩을 사용하는 것이 가능하다. 또한, 청구항 13에 기재된 바와 같이, 반도체 디바이스로서 웨이퍼를 사용하는 것도 가능하다.
청구항 14에 의하면, 복수의 전극을 구비한 1 또는 2 이상의 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서, 반도체 디바이스의 각 전극에 1 대 1로 대응하는 복수의 탐침의 각 첨단부(sharp end) 및 각 첨단부의 반대측의 각 단부가 노출하도록, 복수의 탐침이 삽입된 탐침 보유부를 구비한 것을 특징으로 하는, 반도체 디바이스 시험장치가 제공된다. 그러나, 이러한 구성에 의하면, 복수의 프로브를 좁은 면적으로 실장하는 것이 가능해져, 반도체 디바이스의 전극의 파인 피치화에 대응 가능해진다.
청구항 15에 기재된 바와 같이, 각 탐침에 대하여, 탐침 보유부의 내부에 위치하는 영역에 노치부(notched portion)를 형성함으로써, 탐침 보유부는, 각 탐침을 확실히 보유하는 것이 가능해진다.
또, 청구항 16에 기재된 바와 같이, 각 탐침에 1 대 1로 대응하는 복수의 도전 고무부(conductive elastic portion)를 구비함에 따라, 각 탐침의 첨단부를 반도체 디바이스에 대하여, 확실히 접촉시키는 것이 가능해진다.
청구항 17에 기재된 바와 같이, 적어도, 각 탐침의 각 도전 고무부가 접촉하는 영역에 대하여 금피막(gold-clad film)을 형성하는 것이 바람직하다. 이 금피막에 의해서, 산화막의 발생이 방지되고, 각 탐침과 각 도전 고무부와의 사이의 미약 전류의 도통이 양호해진다.
청구항 18에 기재된 바와 같이, 반도체 디바이스로서 칩을 사용하는 것이 가능하다. 또한, 청구항 19에 기재된 바와 같이, 반도체 디바이스로서 웨이퍼를 사용하는 것도 가능하다.
도 1은 제 1 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 사시도,
도 2는 도 1의 반도체 디바이스 시험장치의 단면도,
도 3은 도 2의 반도체 디바이스 시험장치의 단면도의 확대도,
도 4는 제 2 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 단면도,
도 5는 도 4의 반도체 디바이스 시험장치의 단면도의 확대도,
도 6은 제 3 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 단면도,
도 7은 제 4 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 사시도,
도 8은 도 7의 반도체 디바이스 시험장치의 단면도,
도 9는 도 8의 반도체 디바이스 시험장치의 단면도의 확대도,
도 10은 제 5 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 단면도,
도 11은 도 10의 반도체 디바이스 시험장치의 단면도의 확대도,
도 12는 제 6 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 단면도,
도 13은 제 7 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 사시도,
도 14는 도 13의 반도체 디바이스 시험장치에 의해서 시험 가능한 피측정 웨이퍼를 나타내는 평면도,
도 15는 도 14의 피측정 웨이퍼로부터 얻을 수 있는 CSP 디바이스의 단면도,
도 16은 도 13의 반도체 디바이스 시험장치에 대하여 도 14의 피측정 웨이퍼가 조립되기 직전의 상태를 나타내는 단면도,
도 17은 도 13의 반도체 디바이스 시험장치에 대하여 도 14의 피측정 웨이퍼가 조립된 상태를 나타내는 단면도,
도 18은 도 17의 반도체 디바이스 시험장치의 단면도의 확대도,
도 19는 제 8 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 사시도,
도 20은 도 19의 반도체 디바이스 시험장치에 의해서 시험 가능한 피측정 웨이퍼를 나타내는 평면도,
도 21은 도 20의 피측정 웨이퍼로부터 얻을 수 있는 CSP 디바이스의 단면도,
도 22는 도 19의 반도체 디바이스 시험장치에 대하여 도 20의 피측정 웨이퍼가 조립되기 직전의 상태를 나타내는 단면도,
도 23은 도 19의 반도체 디바이스 시험장치에 대하여 도 20의 피측정 웨이퍼가 조립된 상태를 나타내는 단면도,
도 24는 도 23의 반도체 디바이스 시험장치의 단면도의 확대도면,
도 25는 제 9 실시예에 따른 반도체 디바이스 시험장치의 구성을 나타내는 사시도,
도 26은 도 25의 반도체 디바이스 시험장치의 단면도의 확대도,
도 27은 도 25의 반도체 디바이스 시험장치에 의해서 시험 가능한 IC 칩을 나타내는 평면도,
도 28은 도 25의 반도체 디바이스 시험장치에 대하여 도 27의 IC 칩이 접촉한 상태를 나타내는 단면도,
도 29는 종래의 피측정 디바이스, IC 소켓, 및 회로기판의 접속관계를 나타내는 단면도,
도 30은 도 29의 피측정 디바이스를 전극이 형성되는 표면에서 본 사시도,
도 31은 도 29의 피측정 디바이스 및 IC 소켓이 탑재된 회로기판을 상면에서 본 평면도,
도 32는 종래의 탐침이 구비된 프로브 카드(13)를 나타내는 평면도,
도 33은 도 32의 프로브 카드에 구비된 탐침에 대하여 웨이퍼가 접촉한 상태를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
103: 회로기판 105: 필름
107: 위치 결정판, 109: 프레스판
113: 완충재 115: 프린트기판
121: 제 1 유니트 122: 제 2 유니트
131: 고무 시이트 131b: 이방성 도전 고무부
201: 피측정 디바이스. 303: 회로기판
305: 필름 307: 위치 결정판
309: 프레스판 313: 완충재
331: 고무 시이트 331b: 이방성 고무부
401: 피측정 웨이퍼 503: 회로기판
511: 탐침 521: 프로브 시이트
531: 고무 시이트 531a: 이방성 도전 고무부
e1: 반도체 디바이스 시험장치
이하에 첨부도면을 참조하면서, 본 발명에 이러한 반도체 디바이스 시험장치가 바람직한 실시예에 관해서 상세히 설명한다. 또, 이하의 설명 및 첨부된 도면에 있어서, 대략 동일한 기능 및 구성을 갖는 구성요소에 관해서는, 동일부호를 부착함으로써 중복 설명을 생략한다.
(제 1 실시예)
본 발명의 제 1 실시예에 따른 반도체 디바이스 시험장치 e1은, 도 1에 나타낸 바와 같이, 회로기판(103), 필름(105), 위치 결정판(107), 및 프레스판(109)을 포함하는 구성을 가지고 있다.
회로기판(103)은, 접속단자(103a, 103b)에 의해서 주변장치(미도시 )에 접속되고, 각종 전기신호 및 전원전압이 입출력 가능하게 되어 있다. 예컨대, 회로기판(103)으로서 다층기판이 사용된다.
필름(105), 위치 결정판(107), 및 프레스판(109)은, 각각 기준 구멍(105a, 107a, 109a)을 4개의 코너에 구비하고 있고, 핀(111)에 의해서 회로기판(103)에 고정된다.
위치 결정판(107)은, 위치 결정부로서의 복수의 관통 구멍(107b)을 구비하고 있고, 피측정 디바이스(201)의 위치 맞춤이 가능하게 되어 있다. 이 관통 구멍(107b)은, 피측정 디바이스(201)의 외형에 합쳐서 형성되어 있다.
도 2는, 제 1의 실시예에 따른 반도체 디바이스 시험장치 e1, 및, 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e1에 조립된 복수의 피측정 디바이스(201)를 나타내는 단면도이다. 각 피측정 디바이스(201)는, 위치 결정판(107)의 관통 구멍(107b)에 삽입되어 있고, 프레스판(109)에 의해서, 필름(105)에 단단히 눌러져 있다. 그리고, 프레스판(109)으로부터의 압력을 각 피측정 디바이스(201)에 대하여, 균등 또한 적절하게 주기 때문에, 각 피측정 디바이스(201)와 프레스판(109) 사이에는, 완충재(113)가 구비되어 있다. 또한, 필름(105)은, 프레스판(109)으로부터의 압력에 의해서 회로기판(103)에 단단히 눌러져 있다.
피측정 디바이스(201), 필름(105), 및 회로기판(103)의 접속에 관해서, 도 2를 확대한 도 3을 사용하여 설명한다.
회로기판(103)에는, 피측정 디바이스(201)의 복수의 전극(201a)에 대향하는 위치에 복수의 전극(103c)이 형성되어 있다.
필름(105)의 피측정 디바이스(201)측의 표면에는, 피측정 디바이스(201)의 복수의 전극(201a)에 대향하는 위치에 범프(105b)가 형성되어 있다. 이 범프(105b)는, 전원전압의 공급 및 각종 전기신호의 입출력이 가능한 단자에 있어서, 전해 도금에 의해서 반구형으로 형성된 것이다. 예컨대, 동에 의해서 형성되고, 표면이 금 도금 처리된다. 그 외에, 이것 대신에 에칭에 의해서 돌기부를 형성하도록 해도 좋다.
필름(105)의 회로기판(103)측의 표면에는, 회로기판(103)의 복수의 전극(103c)에 대향하는 위치에, 전극(랜드(land))(105c)이 형성되어 있다. 그리고, 필름(105)의 다른 표면에 형성된 범프(105b)와 전극(105c)은, 관통 구멍(105d)을 통해서 전기적으로 접속되어 있다.
피측정 디바이스(201)의 기능시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(103a, 103b)로부터 회로기판(103)으로 입력되고, 회로기판(103)에 형성된 배선회로를 경유하여, 전극(103c)에 도달한다. 이때, 도 2, 도 3에 나타낸 바와 같이, 전극(103c)은, 필름(105)에 형성되어 있는 전극(105c), 범프(105b)를 통해서, 피측정 디바이스(201)에 형성되어 있는 전극(201a)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 디바이스(201)에 공급되고, 피측정 디바이스(201)는, 전기적으로 구동되게 된다. 또한, 피측정 디바이스(201)로부터 출력된 각종 전기신호는, 필름(105)에 형성된 범프(105b) 및 전극(105c)을 경유하여, 전극(103c)으로부터 회로기판(103)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 의하면, 종래의 IC 소켓(3)과 같이 기계가공에 의해서 형성되는 접촉자가 존재하지 않기 때문에, 각 피측정 디바이스(201)에 형성되어 있는 복수의 전극(201a)의 피치의 협소화에 대응 가능해진다. 예컨대, 전극(201a)의 피치가 0.5mm 이하만으로도, 피측정 디바이스(201)에 대한 기능시험을 실시하는 것이 가능하다.
또한, 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 의하면, 복수의 피측정 디바이스(201)를 일괄해서 위치맞춤하는 위치 결정판(107)이 구비되어 있기 때문에, 종래와 같이 각 피측정 디바이스(201)마다 IC 소켓을 준비할 필요가 없다. 따라서, IC 소켓에 드는 비용이 삭감되게 된다. 더욱, 종래, IC 소켓의 보디(body)부에 점유되어 있던 회로기판(103) 상의 영역을 이용함으로써, 회로기판(103)에 탑재 가능한 피측정 디바이스(201)의 개수가 증가하여, 한번에 다수의 피측정 디바이스의 기능시험이 가능해진다.
(제 2 실시예)
도 4는, 본 발명의 제 2 실시예에 따른 반도체 디바이스 시험장치 e2 및 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e2에 삽입된 복수의 피측정 디바이스(201)를 나타내는 단면도이다. 제 2 실시예에 따른 반도체 디바이스 시험장치 e2는, 도 4에 나타낸 바와 같이, 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 대하여, 필름(105)이 프린트기판(115)으로 대체된 구성을 갖는다.
각 피측정 디바이스(201)는, 위치 결정판(107)의 관통 구멍(107b)에 삽입되어 있고, 프레스판(109)에 의해서, 프린트기판(115)에 단단히 눌러져 있다. 그리고, 프레스판(109)으로부터의 압력을 각 피측정 디바이스(201)에 대하여, 균등 또한 적절하게 주기 때문에, 각 피측정 디바이스(201)와 프레스판(109) 사이에는, 완충재(113)가 구비되어 있다. 또한, 프린트기판(115)은, 프레스판(109)으로부터의 압력에 의해서 회로기판(103)에 단단히 눌러져 있다.
피측정 디바이스(201), 프린트기판(115), 및 회로기판(103)의 접속에 관해서, 도 4를 확대한 도 5를 사용하여 설명한다.
프린트기판(115)의 피측정 디바이스(201)측의 표면에는, 피측정 디바이스(201)의 복수의 전극(201a)에 대향하는 위치에 범프(115b)가 형성되어 있다. 이 범프(115b)는, 전원전압의 공급 및 각종 전기신호의 입출력이 가능한 단자에 있어서, 전해 도금에 의해서 반구형으로 형성된 것이다. 예컨대, 동(copper)으로 형성되고, 표면이 금 도금 처리된다. 그 외에, 이것 대신에 에칭에 의해서 돌기부를 형성하 도록 해도 좋다.
프린트기판(115)의 회로기판(103)측의 표면에는, 회로기판(103)의 복수의 전극(103c)에 대향하는 위치에, 전극(랜드)(115c)이 형성되어 있다. 따라서, 프린트기판(115)이 다른 표면에 형성된 범프(115b)와 전극(115c)은, 관통 구멍(115d)을 통해 전기적으로 접속되어 있다.
피측정 디바이스(201)의 기능 시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(103a, 103b)로부터 회로기판(103)으로 입력되고, 회로기판(103)에 형성된 배선회로를 경유하여, 전극(103c)에 도달한다. 이때, 도 4, 도 5에 나타낸 바와 같이, 전극(103c)은, 프린트기판(115)에 형성되어 있는 전극(115c), 범프(115b)를 통해, 피측정 디바이스(201)에 형성되어 있는 전극(201a)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 디바이스(201)에 공급되고, 피측정 디바이스(201)는, 전기적으로 구동되게 된다. 또한, 피측정 디바이스(201)로부터 출력된 각종 전기신호는, 프린트기판(115)에 형성된 범프(115b) 및 전극(115c)을 경유하여, 전극(103c)으로부터 회로기판(103)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 2 실시예에 따른 반도체 디바이스 시험장치 e2에 의하면, 제 1 실시예에 따른 반도체 디바이스 시험장치 e1과 동일한 효과를 얻을 수 있다.
또, 제 2 실시예에 따른 반도체 디바이스 시험장치 e2에 의하면, 피측정 디바이스(201)와 회로기판(103)과의 전기적 접속을 위해, 프린트기판(115)이 구비되어, 필름(105)을 구비하는 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 대하여, 비용의 감소가 도모되게 된다.
(제 3 실시예)
본 발명의 제 3 실시예에 따른 반도체 디바이스 시험장치 e3은, 도 6에 나타낸 바와 같이, 제 2 실시예에 따른 반도체 디바이스 시험장치 e2를 구성하는 회로기판(103), 프린트기판(115), 위치 결정판(107), 프레스판(109), 및 완충재(113)를 포함하는 구성을 갖는다.
단지, 제 3 실시예에 따른 반도체 디바이스 시험장치 e3에 있어서, 회로기판(103), 프린트기판(115), 및 위치 결정판(107)은, 제 1 유니트(121)로서 일체화되어 있고, 프레스판(109) 및 완충재(113)는, 제 2 유니트(122)로서 일체화되어 있다.
피측정 디바이스(201)의 기능시험을 행하는 경우, 피측정 디바이스(201)는, 제 1 유니트(121)를 구성하는 위치 결정판(107)의 관통 구멍(107b)에 의해서 창출되는 디바이스 고정부(121a)에 격납된다. 그리고, 피측정 디바이스(201)는, 제 2 유니트(122)에 의해서 프레스되고, 제 1 유니트(121)를 구성하는 프린트기판(115)에 전기적으로 접속되게 된다. 또한, 프린트기판(115)은, 미리 회로기판(103)과 전기적으로 접속되기 때문에, 주변장치로부터 출력된 전기신호 및 전원전압은, 피측정 디바이스(201)에 공급되고, 피측정 디바이스(201)로부터 출력되는 전기신호도 주변장치에 전달되게 된다.
이상과 같이, 제 3 실시예에 따른 반도체 디바이스 시험장치 e3에 의하면, 제 2 실시예에 따른 반도체 디바이스 시험장치 e2와 동일한 효과를 얻을 수 있다.
또, 제 3 실시예에 따른 반도체 디바이스 시험장치 e3은, 회로기판(103), 프린트기판(115), 및 위치 결정판(107)을 일체로서 이루어진 제 1 유니트(121)와, 프레스판(109) 및 완충재(113)를 일체로서 이루어지는 제 2 유니트(122)로 구성되어 있기 때문에, 피측정 디바이스(201)를 시험할 때에 회로기판(103), 프린트기판(115), 위치 결정판(1O7), 프레스판(109), 및 완충재(113)를 새롭게 조립할 필요가 없어, 종래의 IC 소켓을 사용한 경우와 대략 동일한 순서로 피측정 디바이스의 기능시험을 행하는 것이 가능해진다. 따라서, 기능시험의 효율화가 도모되어, 시험에 드는 비용삭감도 가능해진다.
또, 제 3 실시예에 따른 반도체 디바이스 시험장치 e3에 있어서, 프린트기판(115)을 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 구비되어 있는 필름(105)으로 대체하는 것도 가능하다.
(제 4 실시예)
본 발명의 제 4 실시예에 따른 반도체 디바이스 시험장치 e4는, 도 7에 나타낸 바와 같이, 회로기판(103), 필름(106), 고무 시이트(rubber sheet)(131), 위치 결정판(107), 및 프레스판(109)을 포함하는 구성을 갖는다. 즉, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4는, 제 1 실시예에 따른 반도체 디바이스 시험장치 e1에 대하여, 필름(105)이 필름(106)으로 대체되고, 고무 시이트(131)가 추가된 구성을 갖는다.
필름(106) 및 고무 시이트(131)는, 각각 기준 구멍(106a, 131a)을 4개의 코너에 구비하고 있고, 위치 결정판(107) 및 프레스판(109)과 동시에 핀(111)에 의해서 회로기판(103)에 고정된다.
또, 도 7에는, 피측정 디바이스(202)가 표시되어 있다. 이 피측정 디바이스(202)는, 상술한 피측정 디바이스(201)와 같은 CSP 디바이스에 있어서, BGA(Ball Grid Array)이다. 위치 결정판(107)은, 위치 결정부로서의 복수의 관통구멍(107b)을 구비하고 있고, 피측정 디바이스(202)의 위치맞춤이 가능하게 되어 있다. 이 관통 구멍(107b)은, 피측정 디바이스(202)의 외형에 합쳐서 형성되어 있다.
도 8은, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4와, 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e4에 삽입된 복수의 피측정 디바이스(202)를 나타내는 단면도이다. 각 피측정 디바이스(202)는, 위치 결정판(107)의 관통구멍(107b)에 삽입되어 있고, 프레스판(109)에 의해서, 고무 시이트(131)에 단단히 눌러져 있다. 그리고, 프레스판(109)으로부터의 압력을 각 피측정 디바이스(202)에 대하여, 균등 또한 적절하게 주기 때문에, 각 피측정 디바이스(202)와 프레스판(109) 사이에는 완충재(113)가 구비되어 있다. 또한, 고무 시이트(131), 필름(106), 및 회로기판(103)의 접속에 관해서, 도 8을 확대한 도 9를 사용하여 설명한다.
피측정 디바이스(202)는, 상술한 대로 BGA이며, 복수의 땜납 볼이 전극(202a)으로서 배치되어 있다.
회로기판(103)에는, 피측정 디바이스(202)의 복수의 전극(202a)에 대향하는 위치에 복수의 전극(103c)이 형성되어 있다.
필름(106)의 고무 시이트(131)측의 표면에는, 전극(106b)이 형성되어 있다. 필름(106)의 회로기판(103)측의 표면에는, 회로기판(103)의 복수의 전극(103c)에 대향하는 위치에, 전극(106c)이 형성되어 있다. 그리고, 필름(106)의 다른 표면에 형성된 전극(106b)과 전극(106c)은, 관통구멍(l06d)을 통해 전기적으로 접속되어 있다.
고무 시이트(131)는, 필름(106)의 전극(106b) 및 피측정 디바이스(202)의 전극(202a)에 대향하는 위치에 이방성 도전 고무부(131b)를 구비하고 있다.
피측정 디바이스(202)의 기능시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(103a, 103b)로부터 회로기판(103)으로 입력되고, 회로기판(103)에 형성된 배선회로를 경유하여, 전극(103c)에 도달한다. 이 때, 도 8, 도 9에 나타낸 바와 같이, 전극(103c)은, 필름(106)에 형성되어 있는 전극(106c), 전극(106b)을 통해, 고무 시이트(131)에 매설되어 있는 이방성 도전 고무부(131b)에 전기적으로 접속되어 있다. 또, 이방성 도전 고무부(131b)는, 피측정 디바이스(202)에 형성되어 있는 전극(202a)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 디바이스(202)에 공급되고, 피측정 디바이스(202)는, 전기적으로 구동되게 된다. 또한, 피측정 디바이스(202)로부터 출력된 각종 전기신호는, 고무 시이트(131)에 매설되어 있는 이방성 도전 고무부(131b)와, 필름(106)에 형성된 전극(106b, 106c)을 경유하여, 전극(103c)으로부터 회로기판(103)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 4 실시예에 따른 반도체 디바이스 시험장치 e4에 의하면, 종래의 IC 소켓(3)과 같이 기계가공에 의해서 형성되는 접촉자가 존재하지 않기 때문에, 제 1 실시예에 따른 반도체 디바이스 시험장치 e1과 같이 각 피측정 디바이스(202)에 형성되어 있는 복수의 전극(202a)의 피치의 협소화에 대응 가능해진다. 예컨대, 전극(202a)의 피치가 0.5mm 이하만으로도, 피측정 디바이스(202)에 대한 기능시험을 실시하는 것이 가능하다.
또한, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4에 의하면, 복수의 피측정 디바이스(202)를 일괄해서 위치맞춤하는 위치 결정판(107)이 구비되어 있기 때문에, 종래와 같이 각 피측정 디바이스(202)마다 IC 소켓을 준비할 필요가 없다. 따라서, IC 소켓에 드는 비용이 삭감되게 된다. 또, 종래, IC 소켓의 보디부에 점유되어 있던 회로기판(103) 상의 영역을 이용함으로써, 회로기판(103)에 탑재 가능한 피측정 디바이스(202)의 개수가 증가하여 한번에 다수의 피측정 디바이스의 기능시험이 가능하게 된다.
그러나, 피측정 디바이스(202)와 같은 BGA의 경우, 각종 기능시험을 행할 때에, 볼형의 전극의 변형에 유의해야 한다. 이 점에서, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4는, 탄력성을 가지면서 두께 방향으로만 전기적인 접속이 가능한 고무 시이트(131)를 구비하고 있기 때문에, 피측정 디바이스(202)에 형성되어 있는 전극(202a)이 변형되는 일은 없다. 그리고, 고무 시이트(131)에 구비된 이방성 도전 고무부(131b)는, 그 탄력성에 의해서, 피측정 디바이스(202)에 구비된 볼 형상의 전극(202a)보다 넓은 면적으로 접촉하게 된다. 따라서, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4에 의하면, 각 피측정 디바이스(202)는, 주변장치와 확실히 전기적으로 접속되어, 정밀도가 높은 기능시험이 가능해진다.
(제 5 실시예)
도 10은, 본 발명의 제 5 실시예에 따른 반도체 디바이스 시험장치 e5와, 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e5에 삽입된 복수의 피측정 디바이스(202)를 나타내는 단면도이다. 제 5 실시예에 따른 반도체 디바이스 시험장치 e5는, 도 10에 나타낸 바와 같이, 제 4실시예에 따른 반도체 디바이스 시험장치 e4에 대하여, 필름(106)이 프린트기판(116)으로 대체된 구성을 갖는다.
각 피측정 디바이스(202)는, 위치 결정판(107)의 관통 구멍(107b)에 삽입되어 있고, 프레스판(109)에 의해서, 고무 시이트(131)에 단단히 눌러져 있다. 그리고, 프레스판(109)으로부터의 압력을 각 피측정 디바이스(202)에 대하여, 균등 또한 적절하게 주기 때문에, 각 피측정 디바이스(202)와 프레스판(109) 사이에는, 완충재(113)가 구비되어 있다. 또한, 고무 시이트(131)는, 프레스판(109)으로부터의 압력에 의해서 프린트기판(116)에 단단히 눌러지고, 또, 프린트기판(116)은, 회로기판(103)에 단단히 눌러져 있다.
피측정 디바이스(202), 고무 시이트(131), 프린트기판(116), 및 회로기판(103)의 접속에 대하여, 도 10을 확대한 도 11을 이용하여 설명한다.
프린트기판(116)의 고무 시이트(131)측의 표면에는, 전극(116b)이 형성되어 있다. 프린트기판(116)의 회로기판(103)측의 표면에는, 회로기판(103)의 복수의 전극(103c)에 대향하는 위치에, 전극(116c)이 형성되어 있다. 그리고, 프린트기판(116)의 다른 표면에 형성된 전극(116b)과 전극(116c)은, 관통 구멍(116d)을 통해 전기적으로 접속되어 있다.
고무 시이트(131)는, 프린트기판(116)의 전극(116b) 및 피측정 디바이스(202)의 전극(202a)에 대향하는 위치에 이방성 도전 고무부(131b)를 구비하고 있다.
피측정 디바이스(202)의 기능시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(103a, 103b)에서 회로기판(103)으로 입력되고, 회로기판(103)에 형성된 배선회로를 경유하여, 전극(103c)에 도달한다. 이때, 도 10, 도 11에 나타낸 바와 같이, 전극(103c)은, 프린트기판(116)에 형성되어 있는 전극(116c), 전극(116b)을 통해, 고무 시이트(131)에 매설되어 있는 이방성 도전 고무부(131b)에 전기적으로 접속되어 있다. 또, 이방성 도전 고무부(131b)는, 피측정 디바이스(202)에 형성되어 있는 전극(202a)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 디바이스(202)에 공급되고, 피측정 디바이스(202)는, 전기적으로 구동되게 된다. 또한, 피측정 디바이스(202)로부터 출력된 각종 전기신호는, 고무 시이트(131)에 매설되어 있는 이방성 도전 고무부(131b)와, 프린트기판(116)에 형성된 전극(116b, 116c)을 경유하여, 전극(103c)에서 회로기판(103)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 5 실시예에 따른 반도체 디바이스 시험장치 e5에 의하면, 제 4 실시예에 따른 반도체 디바이스 시험장치 e4와 동일한 효과를 얻을 수 있다.
또한, 제 5 실시예에 따른 반도체 디바이스 시험장치 e5에 의하면, 피측정 디바이스(202)와 회로기판(103)과의 전기적 접속을 위해, 프린트기판(116)이 구비되어 있고, 필름(106)을 구비하는 제 4 실시예에 따른 반도체 디바이스 시험장치 e4에 대하여, 비용의 감소가 가능하게 된다.
(제 6 실시예)
본 발명의 제 6 실시예에 따른 반도체 디바이스 시험장치 e6은, 도 12에 나타낸 바와 같이, 제 5 실시예에 따른 반도체 디바이스 시험장치 e5를 구성하는 회로기판(103), 프린트기판(116), 고무 시이트(131), 위치 결정판(107), 프레스판(109), 및 완충재(113)를 포함하는 구성을 갖는다.
단지, 제 6 실시예에 따른 반도체 디바이스 시험장치 e6에 있어서, 회로기판(103), 프린트기판(116), 고무 시이트(131) 및 위치 결정판(107)은, 제 1 유니트(141)로서 일체화되어 있고, 프레스판(109) 및 완충재(113)는, 제 2 유니트(142)로서 일체화되어 있다.
피측정 디바이스(202)의 기능시험을 행하는 경우, 피측정 디바이스(202)는, 제 1 유니트(141)를 구성하는 위치 결정판(107)의 관통 구멍(107b)에 의해서 창출되는 디바이스 고정부(141a)에 격납된다. 그리고, 피측정 디바이스(202)는, 제 2 유니트(142)에 의해서 프레스되어, 제 1 유니트(141)를 구성하는 고무 시이트(131)에 전기적으로 접속되게 된다. 또한, 고무 시이트(131)는, 미리 프린트기판(116)과 전기적으로 접속되어 있고, 프린트기판(116)은, 미리 회로기판(103)과 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 전기신호 및 전원전압은, 피측정 디바이스(202)에 공급되고, 피측정 디바이스(202)로부터 출력되는 전기신호도 주변장치에 전달되게 된다.
이상과 같이, 제 6 실시예에 따른 반도체 디바이스 시험장치 e6에 의하면, 제 5 실시예에 따른 반도체 디바이스 시험장치 e5와 동일한 효과를 얻을 수 있다.
또, 제 6 실시예에 따른 반도체 디바이스 시험장치 e6은, 회로기판(103), 프린트기판(116), 고무 시이트(131), 및 위치 결정판(107)을 일체로서 이루는 제 1 유니트(141)와, 프레스판(109) 및 완충재(3)를 일체로서 이루는 제 2 유니트(142)로 구성되어 있기 때문에, 피측정 디바이스(202)를 시험할 때에 회로기판(103), 프린트기판(116), 고무 시이트(131), 위치 결정판(107), 프레스판(109), 및 완충재(113)를 새롭게 조립할 필요가 없어, 종래의 IC 소켓을 사용한 경우와 대략 동일한 순서로 피측정 디바이스의 기능시험을 행하는 것이 가능해진다. 따라서, 기능시험의 효율화가 도모되어, 시험에 드는 비용삭감도 가능해진다.
또, 제 6 실시예에 따른 반도체 디바이스 시험장치 e6에 있어서, 프린트기판(116)을 제 4 실시예에 따른 반도체 디바이스 시험장치 e4에 구비되어 있는 필름(106)으로 대체하는 것도 가능하다.
(제 7 실시예)
본 발명의 제 7 실시예에 따른 반도체 디바이스 시험장치 e7은, 도 13에 나타낸 바와 같이, 회로기판(303), 필름(305), 위치 결정판(307), 및 프레스판(309)을 포함하는 구성을 갖는다.
회로기판(303)은, 접속단자(303a, 303b)에 의해서 주변장치(미도시)에 접속되고, 각종 전기신호 및 전원전압이 입출력 가능하게 되어 있다. 예컨대, 회로기판(303)으로서 다층기판이 사용된다.
필름(305), 위치 결정판(307), 및 프레스판(309)은, 각각 기준구멍(305a, 307a, 309a)을 4개의 코너에 구비하고 있고, 핀(311)에 의해서 회로기판(303)에 고정된다.
위치 결정판(307)은, 위치 결정부로서의 관통 구멍(307b)을 구비하고 있고, 피측정 웨이퍼(401)의 위치맞춤이 가능하게 되어 있다. 이 관통 구멍(307b)은, 피측정 웨이퍼(401)의 외형에 합쳐서 형성되어 있다.
프레스판(309)에는, 복수의 통풍용 관통구멍(309b)이 형성되어 있다. 예컨대, 피측정 웨이퍼(401)에 대하여 번 인(burn-in)을 행하는 경우, 피측정 웨이퍼(401)를 순환 대류하는 공기에 노출시키는 것이 가능해진다. 또, 번 인 이외에는 이것들의 통풍용 관통구멍(309b)을 생략해도 좋다.
제 7 실시예에 따른 반도체 디바이스 시험장치 e7에 의한 각종 기능시험의 대상으로 되는 피측정 웨이퍼(401)에 관해서, 도 14를 사용하여 설명한다.
피측정 웨이퍼(401)는, 수지 코팅되어 있고, 최종적으로는 복수의 CSP 디바이스(411)로 분할된다. 도 14에 있어서의 CSP 디바이스(411)의 A-A'단면을 도 15에 나타낸다. 디바이스 보디(device body)(411a)의 표면에는, 복수의 전극(411b)이 구비되어 있다. 여기서, 각 전극(411b)은, 표면이 평평한, 소위 랜드타입(LGA)으로 되어 있다.
도 16은, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7과, 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e7에 조립되기 직전의 피측정 웨이퍼(401)의 상태를 나타내는 단면도이다. 프레스판(309)에는, 피측정 웨이퍼(401)에 대향하는 위치에 완충재(313)가 구비되고 있다. 그리고, 회로기판(303), 필름(305), 및 위치 결정판(307)은, 도 16에 나타낸 바와 같이, 미리 조립하여 일체로 이루는 것이 바람직하다.
그리고, 피측정 웨이퍼(401)는, 도 17에 나타낸 바와 같이, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7에 조립된다. 피측정 웨이퍼(401)는, 위치 결정판(307)의 관통구멍(307b)에 삽입되어 있고, 프레스판(309)에 의해서, 필름(305)에 단단히 눌러져 있다. 그리고, 프레스판(309)에 구비되고 있는 완충재(313)에 의해서, 프레스판(309)으로부터의 압력은, 피측정 웨이퍼(401)에 대하여, 균등 또한 적절하게 주어진다. 또한, 필름(305)은, 프레스판(309)으로부터의 압력에 의해서 회로기판(303)에 단단히 눌러져 있다.
피측정 웨이퍼(401), 필름(305), 및 회로기판(303)의 접속에 관해서, 도 17을 확대한 도 18을 사용하여 설명한다.
회로기판(303)에는, 피측정 웨이퍼(401)의 복수의 전극(411b)에 대향하는 위치에 복수의 전극(303c)이 형성되어 있다.
필름(305)의 피측정 웨이퍼(401)측의 표면에는, 피측정 웨이퍼(401)의 복수의 전극(411b)에 대향하는 위치에 범프(305b)가 형성되어 있다. 이 범프(305b)는, 전원전압의 공급 및 각종 전기신호의 입출력이 가능한 단자에 있어서, 전해 도금에 의해서 반구형으로 형성된 것이다. 예컨대, 동에 의해서 형성되고, 표면이 금 도금 처리된다. 그 외, 이것 대신에 에칭에 의해서 돌기부를 형성하도록 해도 좋다.
필름(305)의 회로기판(303)측의 표면에는, 회로기판(303)의 복수의 전극(303c)에 대향하는 위치에, 전극(랜드)(305c)이 형성되어 있다. 그리고, 필름(305)이 다른 표면에 형성된 범프(305b)와 전극(305c)은, 관통구멍(305d)을 통해 전기적으로 접속되어 있다.
피측정 웨이퍼(401)의 기능시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(303a, 303b)에서 회로기판(303)으로 입력되고, 회로기판(303)에 형성된 배선회로를 경유하여, 전극(303c)에 도달한다. 이때, 도 17, 도 18에 나타낸 바와 같이, 전극(303c)은, 필름(305)에 형성되어 있는 전극(305c), 범프(305b)를 통해, 피측정 웨이퍼(4O1)에 형성되어 있는 전극(411b)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 웨이퍼(401)에 공급되고, 피측정 웨이퍼(401)는, 전기적으로 구동되게 된다. 또한, 피측정 웨이퍼(401)로부터 출력된 각종 전기신호는, 필름(305)에 형성된 범프(305b) 및 전극(305c)을 경유하여, 전극(303c)에서 회로기판(303)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 7 실시예에 따른 반도체 디바이스 시험장치 e7에 의하면, 기계가공에 의해서 형성되는 접촉자가 존재하지 않기 때문에, 피측정 웨이퍼(401)에 형성되어 있는 복수의 전극(411b)의 피치의 협소화에 대응 가능해진다. 예컨대, 전극(411b)의 피치가 0.5mm 이하만으로도, 피측정 웨이퍼(401)에 대한 기능시험을 실시하는 것이 가능하다.
또한, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7에 의하면, 칩으로 분할하는 일없이 웨이퍼 레벨에서의 각종 기능시험이 가능해진다. 따라서, 칩마다 IC 소켓을 준비할 필요가 없기 때문에, IC 소켓에 드는 비용이 삭감되게 된다.
또, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7은, 수지 코팅된 CSP 레벨 웨이퍼에 대응하고 있어, 이 반도체 디바이스 시험장치 e7을 종래의 테스트/모니터 번인 장치에 조립하는 것으로, 일괄 테스트/번 인이 가능해진다.
또, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7에는, 필름(305)이 구비되어 있지만, 이것 대신에 프린트기판을 사용해도 좋다.
(제 8 실시예)
본 발명의 제 8 실시예에 따른 반도체 디바이스 시험장치 e8은, 도 19에 나타낸 바와 같이, 회로기판(303), 필름(306), 고무 시이트(331), 위치 결정판(307), 및 프레스판(309)을 포함하는 구성을 갖는다. 즉, 제 8 실시예에 따른 반도체 디바이스 시험장치 e8은, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7에 대하여, 필름(305)이 필름(306)으로 대체되고, 고무 시이트(331)가 추가된 구성을 갖는다.
필름(306) 및 고무 시이트(331)는, 각각 기준구멍(306a, 331a)을 4개의 코너에 구비하고 있고, 위치 결정판(307) 및 프레스판(309)과 동시에 핀(311)에 의해서 회로기판(303)에 고정된다.
위치 결정판(307)은, 위치 결정부로서의 관통구멍(307b)을 구비하고 있고, 피측정 웨이퍼(402)의 위치맞춤이 가능하게 되어 있다. 이 관통구멍(307b)은, 피측정 웨이퍼(402)의 외형에 합쳐서 형성되어 있다.
제 8 실시예에 따른 반도체 디바이스 시험장치 e8에 의한 각종 기능시험의 대상으로 되는 피측정 웨이퍼(402)에 관해서, 도 20을 사용하여 설명한다.
피측정 웨이퍼(402)는, 상술한 피측정 웨이퍼(401)와 마찬가지로, 수지 코팅되어 있고, 최종적으로는 복수의 CSP 디바이스(412)로 분할되는 것이다. 도 20에 있어서의 CSP 디바이스(412)의 B-B'단면을 도 21에 나타낸다. 디바이스 보디(412a)의 표면에는, 복수의 전극(412b)이 구비되고 있다. 여기서, 각 전극(412b)은 볼 타입이며, CSP 디바이스(412)는, BGA로서 구성되어 있다.
도 22는 제 8 실시예에 따른 반도체 디바이스 시험장치 e8과, 각종 기능시험을 위해 이 반도체 디바이스 시험장치 e8에 조립되기 직전의 피측정 웨이퍼(402)의 상태를 나타내는 단면도이다. 프레스판(309)에는, 피측정 웨이퍼(402)에 대향하는 위치에 완충재(313)가 구비되고 있다. 그리고, 회로기판(303), 필름(306), 고무 시이트(331), 및 위치 결정판(307)은, 도 22에 나타낸 바와 같이, 미리 조립하여 일체로 이루어지는 것이 바람직하다.
그리고, 피측정 웨이퍼(402)는, 도 23에 나타낸 바와 같이, 제 8 실시예에 따른 반도체 디바이스 시험장치 e8에 조립된다. 피측정 웨이퍼(402)는, 위치결정 판(307)의 관통구멍(307b)에 삽입되어 있고, 프레스판(309)에 의해서, 고무 시이트(331)에 단단히 눌러져 있다. 그리고, 프레스판(309)에 구비되고 있는 완충재(313)에 의해서, 프레스판(309)으로부터의 압력은, 피측정 웨이퍼(402)에 대하여, 균등 또한 적절하게 주어진다. 또한, 고무 시이트(331)는, 프레스판(309)으로부터의 압력에 의해서 필름(306)에 단단히 눌러지고, 필름(306)은, 회로기판(303)에 단단히 눌러져 있다.
피측정 웨이터(402), 고무 시이트(331), 필름(306), 및 회로기판(303)의 접속에 관해서, 도 23을 확대한 도 24를 사용하여 설명한다.
피측정 웨이퍼(402)는, 상술한 대로 BGA이며, 복수의 땜납 볼이 전극(412b)으로서 배치되어 있다.
회로기판(303)에는, 피측정 웨이퍼(402)의 복수의 전극(412b)에 대향하는 위치에 복수의 전극(303c)이 형성되어 있다.
필름(306)의 고무 시이트(331)측의 표면에는, 전극(306b)이 형성되어 있다. 필름(306)의 회로기판(303)측의 표면에는 회로기판(303)의 복수의 전극(303c)에 대향하는 위치에, 전극(306c)이 형성되어 있다. 그리고 필름(306)의 다른 표면에 형성된 전극(306b)과 전극(306c)은, 관통구멍(306d)을 통해 전기적으로 접속되어 있다.
고무 시이트(331)는, 필름(306)의 전극(306b) 및 피측정 웨이퍼(402)의 전극(412b)에 대향하는 위치에 이방성 도전 고무부(331b)를 구비하고 있다.
피측정 웨이퍼(402)의 기능시험을 행하는 경우, 주변장치(미도시)로부터 출력된 각종 전기신호 및 전원전압은, 접속단자(303a, 303b)에서 회로기판(303)으로 입력되고, 회로기판(303)에 형성된 배선회로를 경유하여, 전극(303c)에 도달한다. 이때, 도 23, 도 24에 나타낸 바와 같이, 전극(303c)은, 필름(306)에 형성되어 있는 전극(306c), 전극(306b)을 통해, 고무 시이트(331)에 매설되어 있는 이방성 도전 고무부(331b)에 전기적으로 접속되어 있다. 또, 이방성 도전 고무부(331b)는, 피측정 웨이퍼(402)에 형성되어 있는 전극(412b)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 피측정 웨이퍼(402)에 공급되고, 피측정 웨이퍼(402)는, 전기적으로 구동되게 된다. 또한, 피측정 웨이퍼(402)로부터 출력된 각종 전기신호는, 고무 시이트(331)에 매설되어 있는 이방성 도전 고무부(331b)와, 필름(306)에 형성된 전극(306b, 306c)을 경유하여, 전극(303c)에서 회로기판(303)으로 입력되어, 주변장치로 송출되게 된다.
이상과 같이 제 8 실시예에 따른 반도체 디바이스 시험장치 e8에 의하면, 제 7 실시예에 따른 반도체 디바이스 시험장치 e7과 동일한 효과를 얻을 수 있다.
그런데, 피측정 웨이퍼(402)와 같은 BGA의 경우, 각종 기능시험을 행할 때에, 볼형의 전극의 변형에 유의해야 한다. 이 점에서, 제 8 실시예에 따른 반도체 디바이스 시험장치 e8은, 탄력성을 가지면서 두께 방향으로만 전기적인 접속이 가능한 고무 시이트(331)를 구비하고 있기 때문에, 피측정 웨이퍼(402)에 형성되어 있는 전극(412b)이 변형되는 일은 없다. 그리고, 고무 시이트(331)에 구비된 이방성 도전 고무부(331b)는, 그 탄력성에 의해서, 피측정 웨이퍼(402)에 구비된 볼 형상의 전극(412b)보다 넓은 면적으로 접촉하게 된다. 따라서, 제 8 실시예에 따른 반도체 디바이스 시험장치 e8에 의하면, 피측정 웨이퍼(402)는, 주변장치와 확실히 전기적으로 접속되어, 정밀도가 높은 기능시험이 가능해진다.
또, 제 8 실시예에 따른 반도체 디바이스 시험장치 e8에는, 필름(306)이 구비되어 있지만, 이것 대신에 프린트기판을 사용해도 좋다.
(제 9 실시예)
본 발명의 제 9 실시예에 따른 반도체 디바이스 시험장치 e9는, 도 25에 나타낸 바와 같이, 회로기판(503), 탐침(511), 프로브 시이트(521), 고무 시이트(531)를 포함하는 구성을 갖는다.
회로기판(503)은, 주변장치(미도시)에 접속되어 있고, 각종 전기신호 및 전원전압이 입출력 가능하게 되어 있다.
탐침(511)은, 텅스텐 또는 베릴륨 동으로 구성되어 있다. 또한, 탐침(511)에 있어서, 고무 시이트(531)와의 접점부(511a)는, 산화를 방지하여 양호한 접촉성을 확보하기 위해서, 금 도금(511)이 시행되어 있다. 또, 금 도금 처리는, 접점부(511a)에 한정하지 않고, 탐침(511) 전면에 시행하도록 해도 좋다.
프로브 시이트(521)로서, 내열성이 있는 고무 시이트 또는 유리 섬유/폴리이미드로 형성된 멤브레인 시이트(membrane sheet)가 사용된다. 그리고, 탐침(511)은, 이 프로브 시이트(521)에 매설되어 있고, 도 26에 나타낸 바와 같이 노치부(511b)를 구비하는 것에 따라 프로브 시이트(521)로부터의 탈락이 방지되어 있다.
고무 시이트(531)는, 회로기판(503)에 형성되어 있는 복수의 전극(503a)과 복수의 탐침(511)의 접점부(511a)를 각각 전기적으로 접속하는 이방성 도전 고무부(531a)를 구비하고 있다.
제 9 실시예에 따른 반도체 디바이스 시험장치 e9에 의해서 각종 기능시험이 가능한 피측정 웨이퍼에 관해서 설명한다. 여기서는 일례로서, 피측정 웨이퍼의 하나의 구획된 영역에 형성된 IC칩(601)을 도 27에 나타낸다. 이 IC 칩(601)은, 복수의 패드(601a)를 구비하고 있다. 통상, 패드(601a)는, 알루미늄으로 형성된다. 또한, IC 칩(601)의 패드(601a)가 형성되어 있는 영역을 제외한 전 영역(특히, 회로가 형성되어 있는 영역)은, 레지스트막(601b)에 의해서 외부의 분위기로부터 보호되어 있다.
제 9 실시예에 따른 반도체 디바이스 시험장치 e9를 사용하여 IC 칩(601)에 대하여 각종 기능시험을 실시하는 경우, 도 28에 나타낸 바와 같이, 각 탐침(511)을 대응하는 패드(601a)에 접촉시킨다. 상술한 바와 같이, 패드(601a)에는, 레지스트막(601b)이 형성되어 있지 않기 때문에, 패드(601a)와 탐침(511)은, 전기적으로 접속되게 된다.
IC 칩(601)의 기능시험을 행하는 경우, 주변장치(미도시)부터 출력된 각종 전기신호 및 전원전압은, 회로기판(503)에 입력되고, 회로기판(503)에 형성된 배선회로를 경유하여, 전극(503a)에 도달한다. 이때, 도 25에 나타낸 바와 같이, 전극(503a)은, 고무 시이트(531)에 구비되고 있는 이방성 도전 고무부(531a)에 의해서 탐침(511)에 전기적으로 접속되어 있다. 따라서, 주변장치로부터 출력된 각종 전기신호 및 전원전압은, 탐침(511)을 통해서, IC 칩(601)에 공급되고, IC 칩(601)은, 전기적으로 구동되게 된다. 또한, IC 칩(601)으로부터 출력된 각종 전기신호는, 탐침(511) 및 고무 시이트(531)에 구비되어 있는 이방성 도전 고무부(531a)를 경유하여, 전극(503a)에서 회로기판(503)으로 입력되어, 주변장치로 송출되게 된다.
또한, 예컨대 IC 칩(601)의 적층구조에 의해서 각 패드에 다소의 단차가 생긴 경우에 있어서도, 그 단차는, 고무 시이트(531) 및 프로브 시이트(521)에 의해서 흡수되기 때문에, 각 탐침(511)은, IC 칩(601)에 형성되어 있는 패드(601a)에 대하여 확실히 접촉하게 된다. 또한, 제 9 실시예에 따른 반도체 디바이스 시험장치 e9를 제조할 때에, 각 탐침(411)의 선단 정렬의 정밀도에 관해서 여유를 갖게 하는 것이 가능해진다.
이상과 같이 제 9 실시예에 따른 반도체 디바이스 시험장치 e9에 의하면, 텅스텐 또는 베릴륨 동을 재료로 한 탐침(511)이 구비되어 있고, 이 탐침(511)이 시험 대상물에 접촉하도록 구성되어 있기 때문에, 종래의 프로브 카드(13)와 동등의 접촉 내구성을 얻을 수 있다. 따라서, 반도체 디바이스 시험장치 e9를 반도체 디바이스의 개발단계에서의 기능시험뿐만 아니라, 제품검사공정에서 사용하는 것도 가능해진다.
게다가, 이 반도체 디바이스 시험장치 e9에 의하면, 탐침(511)의 선단이 시험 대상물에 대하여 수직하게 접촉하도록 구성되어 있기 때문에, 시험 대상물의 패드의 파인 피치화(예컨대, 전극의 피치가 0.5mm 이하)에도 대응 가능해진다. 또한, 시험 대상물에 형성되어 있는 모든 패드에 대하여 일괄해서 탐침(511)을 접촉시키는 것도 가능해진다. 그리고, 탐침(511)의 프로브 시이트(521)에의 매립에 관해서는, 자동화에 의해서 양산시의 제조비용을 낮추는 것도 가능하다.
또한, 제 9 실시예에 따른 반도체 디바이스 시험장치 e9를 웨이퍼 레벨 테스트 번인 장치와 조합하는 것도 가능하다. 이것에 의해서, 반도체 디바이스의 완성품 테스트에 있어서의 테스터로의 투자를 삭감하는 것이 가능해지고, 결과적으로 테스트 비용삭감 및 디바이스 비용의 삭감에 연결되게 된다.
이상, 첨부도면을 참조하면서 본 발명이 바람직한 실시예에 관해서 설명하였지만, 본 발명은 이러한 실시예에 한정되지 않는다. 당업자이면, 특허청구범위에 기재된 기술적 사상의 범주 내에서 각종의 변경예 또는 수정예에 생각이 미칠 수 있는 것은 분명하고, 그것들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
이상 설명한 바와 같이, 본 발명에 의하면, 파인 피치의 전극을 가진 반도체 디바이스의 시험을 용이 또한 저비용으로 행하는 것이 가능해진다. 또한, 반도체 디바이스의 시험에 대한 내구성을 향상시키는 것이 가능해진다. 또, 다수의 반도체 디바이스를 일괄해서 시험하는 것이 가능해져, 시험의 효율화가 실현된다.

Claims (19)

  1. 복수의 전극을 구비한 1 또는 2이상의 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
    상기 반도체 디바이스에 대응하는 회로를 구비하고, 상기 반도체 디바이스의 각 전극에 대응하는 복수의 전극을 구비한 회로기판과,
    상기 반도체 디바이스의 각 전극과 상기 회로기판의 각 전극을 1 대 1로 전기적으로 접속하는 복수의 도전부를 가진 접속판을 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  2. 제 1 항에 있어서,
    상기 각 도전부는, 상기 접속판에 설치된 복수의 관통구멍에 형성되는 것을 특징으로 하는 반도체 디바이스 시험장치.
  3. 제 1 항에 있어서,
    상기 접속판과 상기 반도체 디바이스 사이에는, 상기 접속판의 각 도전부와 상기 반도체 디바이스의 상기 각 전극을 1 대 1로 전기적으로 접속하는 도전성 탄성체가 구비된 것을 특징으로 하는 반도체 디바이스 시험장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 디바이스를 고정하는 위치 결정부를 더 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  5. 제 3 항에 있어서,
    상기 반도체 디바이스를 고정하는 위치 결정부를 더 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  6. 제 4 항에 있어서,
    상기 회로기판, 상기 접속판, 및 상기 위치 결정부는, 일체화되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  7. 제 5 항에 있어서,
    상기 회로기판, 상기 접속판, 상기 도전성 탄성체, 및 상기 위치 결정부는, 일체화되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  8. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항 또는 제 7 항에 있어서,
    상기 반도체 디바이스를 상기 접속판의 방향으로 누르는 프레스부를 더 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  9. 제 8 항에 있어서,
    상기 프레스부는, 상기 반도체 디바이스에 접하는 개소에, 완충재를 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  10. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항 또는 제 9 항에 있어서,
    상기 접속판은, 필름인 것을 특징으로 하는 반도체 디바이스 시험장치.
  11. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항 또는 제 9 항에 있어서,
    상기 접속판은, 프린트기판인 것을 특징으로 하는 반도체 디바이스 시험장치.
  12. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 디바이스는, 칩인 것을 특징으로 하는 반도체 디바이스 시험장치.
  13. 제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 디바이스는, 웨이퍼인 것을 특징으로 하는 반도체 디바이스 시험장치.
  14. 복수의 전극을 구비한 1 또는 2 이상의 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
    상기 반도체 디바이스의 각 전극에 1 대 1로 대응하는 복수의 탐침의 각 첨단부 및 상기 각 첨단부의 반대측의 각 단부가 노출하도록, 상기 복수의 탐침이 내부에 조립된 탐침 보유부를 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  15. 제 14 항에 있어서,
    상기 각 탐침은, 상기 탐침 보유부의 내부에 위치하는 영역에 노치부가 형성되는 것을 특징으로 하는 반도체 디바이스 시험장치.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 각 탐침에 1 대 1로 대응하는 복수의 도전성 고무부를 더 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  17. 제 16 항에 있어서,
    적어도, 상기 각 탐침의 상기 각 도전 고무부가 접촉하는 영역에는, 금피막이 형성되는 것을 특징으로 하는 반도체 디바이스 시험장치.
  18. 제 14 항, 제 15 항, 제 16 항 또는 제 17 항에 있어서,
    상기 반도체 디바이스는, 칩인 것을 특징으로 하는 반도체 디바이스 시험장치.
  19. 제 14 항, 제 15 항, 제 16 항 또는 제 17 항에 있어서,
    상기 반도체 디바이스는, 웨이퍼인 것을 특징으로 하는 반도체 디바이스 시험장치.
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