KR101785428B1 - 반도체소자 테스트소켓 - Google Patents

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KR101785428B1
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조용호
박상희
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(주) 마이크로프랜드
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Abstract

본 발명의 일 실시예는, 제1면 및 제1면과 대향하는 제2면을 가지며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층; 상기 베이스층의 표면에 일부 노출되도록 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴; 상기 제1면에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴; 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층;을 포함하는 반도체소자의 테스트소켓을 제공한다.

Description

반도체소자 테스트소켓{Test Socket of Semiconductor Device}
본 발명은 반도체소자의 전기적인 신뢰성을 검사하는 반도체소자 테스트소켓에 관한 것으로, 더욱 상세하게는 미세 피치에 대응 가능한 반도체소자 테스트소켓에 관한 것이다.
반도체소자는 제조된 이후에 제품의 신뢰성을 확인하기 위하여 각종 테스트를 실시하게 된다. 예컨대, 반도체소자의 모든 입출력 단자를 검사 신호 발생 회로와 연결하여 정상적인 동작 및 단선 여부를 검사하는 전기적 특성 테스트와, 반도체소자의 전원 입력 단자 등 몇몇 입출력 단자들을 검사 신호 발생 회로와 연결하여 정상 동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체소자의 수명 및 결함 발생 여부를 체크하는 번인 테스트(Burn-In Test)가 있다.
통상 신뢰성 검사는 테스트소켓에 반도체소자를 탑재시킨 상태에서 테스트가 진행된다. 테스트소켓은 기본적으로 반도체소자의 형태에 따라서 그 모양이 결정되며, 반도체소자의 외부접속단자와 테스트소켓의 전극 간의 물리적 또는 전기적인 접촉에 의해 반도체소자를 검사장비와 연결하는 매개체의 역할을 한다.
이러한 테스트 공정을 진행하기 위해, 기존에는 포고핀(Pogo Pin) 타입의 테스트소켓을 이용하여 반도체소자를 테스트하였는데, 포고핀은 반도체소자의 외부접속단자에 손상을 줄 수 있으며, 이로 인해 반도체소자와 검사장비 간의 신호 흐름을 원활하게 하지 못하는 현상을 야기할 수 있다.
또한, 최근 전자산업의 추세에 맞추어 반도체소자 또한 경량화, 소형화, 고속화, 고성능화 및 높은 신뢰성을 갖는 제품이 요구되고 있고, 이에 따라 미세 피치에 대응 가능한 테스트소켓이 요구되고 있으나, 기존의 포고핀 타입의 테스트소켓은 이러한 점에서 한계가 있다.
그리고 BGA 패키지의 솔더볼은 소켓핀에 포고핀 접촉 방식으로 접촉하게 되는데, 포고핀의 솔더볼에 대한 접촉 정도에 따라서 접촉 저항의 변화 의 폭이 큰 문제점을 안고 있다. 예컨대, 접촉 저항은 수십mΩ 내지 수백mΩ으로 변화의 폭이 크다. 상기한 문제는 포고핀 내부에서 소프트 컨택(Soft Contact)을 하는 포고핀 자체의 특성으로 인해 발생되는 근원적인 문제이다. 이와 같은 접촉 저항은 테스트 공정시 노이즈로 작용하고, 고주파 신호전달 특성을 떨어뜨리는 요인으로 작용한다.
한국등록실용 20-0327630
본 발명은 반도체소자와 물리적, 전기적 접촉에 의해 검사장비와의 전기적인 연결을 원활히 수행하여 테스트 신뢰성을 향상시킬 수 있도록 한 반도체소자 테스트소켓을 제공한다.
또한, 본 발명은 반도체소자의 외부접속단자의 미세 피치에 대응 가능한 반도체소자 테스트소켓을 제공한다.
본 발명의 목적은 전술한 바에 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있다.
본 발명의 일 실시예에 의한 반도체소자의 테스트소켓은, 제1면 및 제1면과 대향하는 제2면을 가지며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층; 상기 베이스층의 표면에 일부 노출되도록 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴; 상기 제1면에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴; 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층;을 포함할 수 있다.
일 실시예에 있어서, 상기 베이스층의 재질은 폴리이미드일 수 있다.
일 실시예에 있어서, 상기 회로패턴은, 상기 외부접속패드와 전기적으로 연결되도록 재배치되는 제1회로패턴, 상기 제1회로패턴 및 상기 전극패턴과 전기적으로 연결되도록 일부가 상기 베이스층의 제1면으로 노출되는 제2회로패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 전극패턴은, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴, 상기 제1전극패턴과 전기적으로 연결되는 빔 형태의 제2전극패턴, 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴, 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 빔 형태로 노출되는 제4전극패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 탄성층의 재질은 PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 외부접속패드와 인접한 외부접속패드 간의 피치는 상기 전극패턴과 인접한 전극패턴 간의 피치보다 크게 형성될 수 있다.
일 실시예에 있어서, 상기 탄성층의 내측 및 외측에 각각 배치되어 탄성층을 지지하는 내측댐 및 외측댐을 더 포함할 수 있다.
일 실시예에 있어서, 상기 내측댐은, 상기 탄성층과 인접하는 제1내측댐 및 상기 제1내측댐으로부터 내측 방향으로 이격 배치되는 제2내측댐을 포함할 수 있다.
일 실시예에 있어서, 상기 내측댐은, 제1내측댐과 제2내측댐을 연결하는 복수의 연결댐을 더 포함할 수 있다.
일 실시예에 있어서, 상기 내측댐과 외측댐을 지지하는 복수의 지지댐을 더 포함할 수 있다.
일 실시예에 있어서, 상기 지지댐과 지지댐 간의 간격은 상기 연결댐과 연결댐 간의 간격보다 작게 형성될 수 있다.
또한, 본 발명의 일 실시예에 의한 반도체소자의 테스트소켓의 제조방법은, 기판을 준비하는 기판 준비단계; 상기 기판의 저면에 복수의 외부접속패드를 형성하는 외부접속패드 형성단계; 상기 기판 상에 베이스층을 형성하고, 상기 베이스층에 외부접속패드와의 전기적인 연결을 위해 회로패턴을 재배치하는 회로패턴 형성단계; 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 상기 베이스층 상에 전극패턴을 형성하는 전극패턴 형성단계; 상기 베이스층 상에 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층을 형성하는 탄성층 형성단계;를 포함할 수 있다.
일 실시예에 있어서, 상기 회로패턴 형성단계는, 제1베이스층에 외부접속패드들 간의 간격에 대응되도록 제1회로패턴을 형성하는 제1회로패턴 형성단계; 제2베이스층에 상기 제1회로패턴과 전기적으로 연결되도록 제2회로패턴을 형성하는 제2회로패턴 형성단계;를 포함할 수 있다.
일 실시예에 있어서, 상기 베이스층은 액상의 폴리이미드 소재를 도포 후 경화시켜 제조될 수 있다.
일 실시예에 있어서, 상기 전극패턴 형성단계는, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴을 형성하는 제1전극패턴 형성단계; 상기 제1전극패턴과 전기적으로 연결되는 제2전극패턴을 형성하는 제2전극패턴 형성단계; 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴을 형성하는 제3전극패턴 형성단계; 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 노출되도록 제4전극패턴을 형성하는 제4전극패턴 형성단계;를 포함할 수 있다.
일 실시예에 있어서, 상기 탄성층을 지지하기 위한 내측댐 및 외측댐을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 내측댐과 외측댐의 서로 마주보는 방향에 내측댐과 외측댐을 지지하기 위한 지지댐을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 배선 등이 미세 피치로 구현된 반도체소자의 테스트 시 안정적인 테스트를 가능하고, 고속 동작이 요구되는 고주파 소자의 테스트시 신호 지연이나 왜곡을 방지함으로써 테스트 신뢰성을 확보할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 의한 테스트소켓의 평면도이다.
도 2는 도 1의 “A-A'”선을 절취한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 베이스층 및 회로패턴의 제조공정을 순차적으로 도시한 단면도이다.
도 4a 내지 도 4q는 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 전극패턴 및 탄성층의 제조공정을 순차적으로 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 테스트소켓의 평면도이고, 도 2는 도 1의 “A-A'”선을 절취한 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 의한 반도체소자 테스트소켓(100)은 반도체 검사장비에 전기적으로 연결되는 테스트보드에 탑재되는 베이스층(110), 베이스층(110) 내에 형성되는 회로패턴(120), 베이스층(110) 상에 형성되는 복수의 전극패턴, 전극패턴을 탄력적으로 지지하는 탄성층(140)을 포함한다.
베이스층(110)은 제1면(110a) 및 제1면과 대향하는 제2면(110b)을 구비하며, 평면에서 봤을 때 대략 사각형으로 이루어질 수 있다. 제1면(110a)에는 전극패턴(130) 및 탄성층(140)이 형성될 수 있고, 제2면(110b)은 테스트보드(도시 생략)에 안착될 수 있다.
베이스층(110)은 예컨대, 세라믹 재질 또는 폴리이미드(PI) 재질로 형성될 수 있다. 세라믹 재질을 이용하여 베이스층(110)을 제조할 경우, 베이스층(110)의 제조 시간이 증가하고 고가의 세라믹 재질로 인해 가격 부담이 증가할 수 있다. 따라서, 일 실시예에서는 세라믹 재질과 거의 유사한 성능을 나타내면서도 제조 시간을 단축할 수 있고 가격도 상대적으로 저렴한 폴리이미드(PI) 재질로 베이스층(110)을 형성하는 것이 바람직하다. 폴리이미드(PI)는 주쇄에 이미드 결합(-CO-NH-CO-)을 가지는 내열성 수지의 총칭을 나타내는데, 이러한 폴리이미드(PI) 재질의 특징은 높은 내열성에 있으며, 특히 고온에서 장기간 사용해도 특성이 노화되지 않는 장점을 갖는다. 또한, 세라믹 재질은 반도체 웨이퍼와 열팽창 계수가 다를 수 있으며, 이에 따라 베이스층(110)을 반도체 웨이퍼에 대응시키는데 어려움이 있으나, 폴리이미드(PI) 재질은 높은 내열성으로 인해 상기와 같은 문제점을 극복할 수 있다.
베이스층(110)의 제2면(110b)에는 복수의 외부접속패드(114)가 형성될 수 있다. 각각의 외부접속패드(114)는 회로패턴(120) 및 테스트보드의 전극단자와 전기적으로 연결될 수 있다. 외부접속패드(114)들은 일정 간격 또는 불규칙한 간격으로 배치될 수 있다.
베이스층(110)의 내부에는 도전성 재질의 회로패턴(120)이 MEMS 방식으로 복수 형성될 수 있다. 회로패턴(120)은 전극패턴(130) 및 반도체소자의 외부접속단자와 전기적으로 연결될 수 있다. 복수의 회로패턴(120)은 일정 간격 또는 불규칙한 간격으로 형성될 수 있다.
각각의 회로패턴(120)은 예컨대, 베이스층(110)의 내부에 형성되며 외부접속패드(114)와 전기적으로 연결되는 제1회로패턴(121), 일단은 제1회로패턴(121)과 전기적으로 연결되고 타단은 베이스층(110) 상에 노출되어 전극패턴(130)과 전기적으로 연결되는 제2회로패턴(122)을 포함할 수 있다. 제1회로패턴(121)은 반도체소자에서 미세 피치의 외부접속단자가 범용 테스트보드 상의 전극단자와 연결되도록 재배치된 것이다. 제1회로패턴(121)의 배치 형태, 위치 등은 테스트하기 위한 반도체소자의 외부접속단자의 위치, 구조 등에 따라 다양하게 변화될 수 있다. 제1회로패턴(121)은 도전성 금속 예컨대, Cu 또는 Au으로 형성될 수 있고, 제2회로패턴(122)은 전극패턴(130)과의 접속 및 지지를 위해 Ni 또는 Ni-Co로 형성될 수 있다.
전극패턴(130)은 베이스층(110)의 제1면(110a)에 복수 형성되고, 회로패턴(120) 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 도전성 재질로 형성될 수 있으며, MEMS 방식으로 형성될 수 있다. 복수의 전극패턴(130)은 일정 간격 또는 불규칙한 간격으로 형성될 수 있다.
각각의 전극패턴(130)은 예컨대, 회로패턴(120)과 전기적으로 연결되는 제1전극패턴(131), 제1전극패턴(131)과 전기적으로 연결되며 빔(Beam) 형태로 형성되는 제2전극패턴(132), 제2전극패턴(132)과 전기적으로 연결되는 제3전극패턴(133), 제3전극패턴(133)과 전기적으로 연결되며 탄성층(140)의 상면에 노출되는 제4전극패턴(134)을 포함할 수 있다. 제4전극패턴(134)의 표면에는 테스트하기 위한 반도체소자의 외부접속단자가 물리적 또는 전기적으로 접촉될 수 있다. 전극패턴(130)에 사용되는 도전성 소재로는 산화 등의 외부 요인에 대해 안정적인 기능을 제공할 수 있도록 니켈(Ni), 니켈코발트 합금(Ni-Co) 등이 사용될 수 있다.
전극패턴(130)은 그 일부를 제외하고 탄성층(140)에 의해 밀봉 형성된다. 즉, 제1 내지 제3전극패턴은 탄성층(140)에 의해 밀봉되고, 제4전극패턴(134)은 탄성층(140)의 외부로 노출되어 반도체소자의 외부접속단자와 전기적으로 연결될 수 있다. 탄성층(140)은 후술하는 내측댐 및 외측댐의 높이와 동일한 높이를 가질 수 있으며, 탄성층(140)의 높이는 제4전극패턴(134)의 저면과 대응되도록 형성될 수 있다. 탄성층(140)은 전극패턴(130)과 반도체소자의 외부접속단자 간의 접속 신뢰성을 향상시킬 수 있도록 전극패턴에 탄성력을 부여할 수 있는 재질 예컨대, PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 등의 각종 합성고무(Rubber)류 및 수지류가 사용될 수 있다. 따라서, 테스트를 위해 전극패턴과 반도체소자의 외부접속단자의 접촉시 외부접속단자의 손상을 최소화하여 테스트 신뢰성을 향상시킬 수 있다. 즉, 외부 압력에 의해 이동되는 반도체소자의 외부전속단자가 전극패턴과 접촉되는 경우, 외부접속단자가 제4전극패턴(134)에 면 접촉되고 탄성층(140)에 의해 탄력적으로 지지되므로 외부접속단자에 발생할 수 있는 손상을 최소화시킬 수 있다.
일 실시예에 의한 테스트소켓은, 외부접속패드(114)와 인접한 외부접속패드(114) 간의 피치가 전극패턴과 인접한 전극패턴 간의 피치보다 크게 형성될 수 있다. 즉, 전극패턴들은 소형화 및 미세화를 구현하기 위한 반도체소자의 외부접속단자들과 대응되는 피치로 형성되어 있으므로, 이를 테스트보드에 바로 연결하여 테스트를 진행하는 것에 제약이 발생할 수 있다. 따라서, 외부접속패드(114)들을 테스트보드의 전극단자에 대응되면서 전극패턴들 간의 피치보다 큰 피치를 갖도록 재배치함으로써 보다 신뢰성 있는 반도체소자의 테스트를 수행할 수 있다.
일 실시예에 의한 테스트소켓은, 탄성층(140)의 내측 및 외측에 각각 배치되어 탄성층(140)을 안정적으로 지지하는 내측댐(150) 및 외측댐(160)을 더 포함할 수 있다. 내측댐(150) 및 외측댐(160)은 예컨대, Ni, Ni-Co 합금 등이 사용될 수 있다.
내측댐(150)은 베이스층(110)의 제1영역(Ⅰ)과 제2영역(Ⅱ) 사이에 형성될 수 있다. 내측댐(150)은 전극패턴(130)의 높이와 대응되거나 그보다 낮은 높이를 가질 수 있다. 예컨대, 내측댐(150)의 상단은 제4전극패턴(134)의 저면의 높이와 같게 형성될 수 있다.
내측댐(150)은 복수 형성되어 상호 간에 이격 배치될 수 있다. 예컨대, 내측댐(150)은 제1내측댐(151)과 제2내측댐(152)을 포함할 수 있으며, 제1내측댐(151)과 제2내측댐(152)은 충분한 이격 거리를 가질 수 있다. 제1내측댐(151)과 제2내측댐(152)은 연결댐(170)으로 상호 연결될 수 있다. 연결댐(170)은 일정 간격 또는 불균일한 간격으로 배치될 수 있다.
외측댐(160)은 베이스층(110)의 제2영역(Ⅱ)과 제3영역(Ⅲ) 사이에 형성될 수 있다. 외측댐(160)은 내측댐과 마찬가지로 복수 형성될 수 있으며, 외측댐(160)은 내측댐(150)의 높이와 동일한 높이를 가질 수 있다. 제1내측댐(151)과 외측댐(160)의 서로 마주보는 방향에는 각각 지지댐(180)이 형성될 수 있다. 지지댐(180)은 제1지지댐(181) 및 제2지지댐(182)을 포함할 수 있다. 제1지지댐(181) 및 제2지지댐(182)은 일정 간격 또는 불균일한 간격으로 배치될 수 있다. 제1지지댐(181)과 제1지지댐(181) 간의 간격 및 제2지지댐(182)과 제2지지댐(182) 간의 간격은 연결댐(170)과 연결댐(170) 간의 간격보다 작을 수 있다. 예컨대, 제1지지댐들 간의 간격 및 제2지지댐들 간의 간격은 연결댐들 간의 간격의 1/2일 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 베이스층(110) 및 회로패턴의 제조공정을 순차적으로 도시한 단면도이다. 도 3a 내지 도 3g는 도 1의 “A-A'”선을 절취한 것을 기준으로 도시되어 있다. 이하의 공정은 MEMS 방식으로 진행될 수 있다.
도 3a를 참고하면, 베이스 기판(200)을 준비한다. 베이스 기판(200)으로는 세라믹, 유리 등의 절연체 기판을 사용할 수 있다. 이때, 베이스 기판(200)의 표면을 세정 및 건조하여 베이스 기판(200)에 부착된 이물질 등을 제거하는 공정이 더 포함될 수 있다.
도 3b를 참고하면, 베이스 기판(200)의 상부에 스퍼터링(Sputtering), 전기도금, 증착(CVD) 등을 이용하여 제1 시드층(210)을 형성한다. 제 1 시드층은 1㎛ 내지 2㎛의 두께로 형성될 수 있다. 제 1 시드층의 재질로는 구리(Cu), 티타늄(Ti), 크롬(Cr) 중 적어도 어느 하나를 사용할 수 있다. 또한, 제1시드층(210)은 하부층(211)과 상부층(212)의 복층 구조로 형성될 수 있으며, 하부층(211)은 티타늄(Ti)이나 크롬(Cr)으로 형성되고 상부층(212)은 구리(Cu)로 형성될 수 있다.
도 3c 및 도 3d를 참고하면, 제1시드층(210)의 표면에 외부접속패드(114)를 형성한다. 예컨대, 제1시드층(210)의 표면에 포토레지스트(Photo Resist)를 도포하고, 마스크 패턴을 따라 외부접속패드가 형성될 부분의 제1시드층(210)이 노출되도록 패드홀을 형성한 후, 패드홀에 Ni 또는 Ni-Co 도금을 이용하여 외부접속패드(114)를 형성할 수 있다. 외부접속패드(114)가 형성된 후 포토레지스트는 식각 등에 의해 제거될 수 있다.
도 3e를 참고하면, 외부접속패드(114)를 포함하여 제1시드층(210)의 표면에 희생층(300)을 형성할 수 있다. 예컨대, 희생층(300)은 외부접속패드(114) 주변의 포토레지스트를 제거하고, 제1시드층 및 외부접속패드(114)의 표면에 전기도금을 통해 형성될 수 있다. 그 후, 폴리싱 및 평탄화 공정을 통해 외부접속패드(114)의 상면이 외부로 노출되도록 한다. 희생층(300)으로는 예컨대, 구리가 사용될 수 있다. 그 후, 외부접속패드(114)의 상면이 노출되도록 그 상면에 증착된 희생층을 제거하는 랩핑(Lapping) 공정이 진행될 수 있다.
도 3f를 참고하면, 희생층(300) 및 외부접속패드(114)의 상면에 제1베이스층(111) 및 제1회로패턴(121)을 형성한다. 제1베이스층(111)으로는 폴리이미드(PI) 재질이 적용될 수 있다. 예컨대, 제1베이스층(111)은 액상의 폴리이미드(PI) 소재를 도포 후 경화시킴으로써 형성될 수 있다. 또는, 고상의 폴리이미드(PI) 소재를 희생층(300)의 표면에 압착함으로써 제1베이스층이 형성될 수 있다.
제1회로패턴(121)은 상부가 제1베이스층 상에 노출되고 하부는 외부접속패드(114)와 전기적으로 연결되도록 제1베이스층(111) 내에 형성된다. 예컨대, 마스크 패턴에 따라 외부접속패드(114)와 대응되는 부분의 제1베이스층(111)을 식각함으로써 제1회로패턴(121)이 형성될 부분에 패턴홀을 형성하고, 패턴홀에 전기 도금 등의 방식으로 Cu 또는 Au 소재를 증착하여 제1회로패턴(121)을 형성할 수 있다. 제1회로패턴(121)은 예컨대, “T”자, “ㄱ”자 등의 단면을 가질 수 있다. 제1회로패턴의 높이 및 길이는 필요에 따라 증가 또는 감소시킴으로써 이후 외부접속패드와 전극패턴 간의 전기적인 연결을 위한 재배치 패턴으로서 기능할 수 있다.
도 3g를 참고하면, 제1베이스층(111) 상에 폴리이미드(PI) 소재를 도포함으로써 제2베이스층(112)을 형성한다.
그리고 제2베이스층(112) 상에 상부가 노출되고 하부는 제1회로패턴(121)의 상부와 전기적으로 연결되도록 Ni 또는 Ni-Co 재질의 제2회로패턴(122)을 형성한다. 제2회로패턴(122)은 예컨대, “T”자, “ㄱ”자 등의 단면을 가질 수 있으며, 그 상부는 전극패턴과 전기적으로 연결된다.
도 4a 내지 도 4q는 본 발명의 일 실시예에 의한 테스트소켓의 제조방법 중 전극패턴(130) 및 탄성층(140)의 제조공정을 순차적으로 도시한 단면도이다. 도 4a 내지 도 4q는 도 1의 “A-A'”선을 절취한 것을 기준으로 도시되어 있다. 이하의 공정은 MEMS 방식으로 진행될 수 있다.
도 4a를 참고하면, 베이스층 특히, 제2베이스층(112) 상에 제1전극패턴(131)을 형성한다. 예컨대, 제2베이스층(112)의 표면에 제1PR을 도포하고, 마스크 패턴에 따라 제1전극패턴(131) 및 댐을 형성할 부분의 PR을 식각하여 패턴홀 및 댐홀을 형성한다. 패턴홀은 제2회로패턴과 연결되는 위치에 형성되고, 패턴홀에는 Ni 또는 Ni-Co 합금 등을 전기도금을 이용하여 제1전극패턴(131)을 형성한다. 이와 더불어, 댐홀에 내측댐 및 외측댐을 위한 소재를 전기도금 등에 의해 내측댐과 외측댐을 형성한다. 이하에서 내측댐 및 외측댐의 형성 과정은 전극패턴의 형성 과정과 유사하므로 더 이상의 설명은 생략한다.
도 4b 내지 도 4d를 참고하면, 제1PR의 상면에 제2시드층(220)을 형성한다. 예컨대, 제1전극패턴(131)의 상부가 노출되도록 제1PR을 소정 높이 제거한다. 그 후, 제1PR 상에 제2시드층의 하부층(221)을 형성한다. 다음으로, 제2시드층의 하부층(221) 표면에 제2PR을 도포하고, 제1전극패턴(131)의 상단 및 그 주변 일부가 노출되도록 제2PR을 제거한 후, 제1전극패턴(131)과 전기적으로 연결되도록 제2PR이 제거되어 노출된 하부층(221) 상에 상부층(222)을 형성한다.
도 4e를 참고하면, 제1전극패턴(131)과 전기적으로 연결되도록 제1전극패턴(131)의 노출된 상면 및 상부층(222)의 상면에 제2전극패턴(132)을 형성한다. 그리고 제1전극패턴(131) 및 제2전극패턴(132)을 포함하여 제2시드층(220) 상에 제3PR을 도포한다.
도 4f를 참고하면, 제2전극패턴(132)과 전기적으로 연결되도록 제3전극패턴(133)을 형성한다. 예컨대, 제3PR 및 제2전극패턴(132)의 상면에 제4PR을 도포하고, 제2전극패턴(132)과 전기적으로 연결되도록 제3전극패턴(133)을 형성한다. 예컨대, 제3PR의 표면에 제4PR을 도포하고, 마스크를 사용하여 제3전극패턴을 형성할 부분의 제2전극패턴(132) 표면을 식각용액으로 제거한 후, 니켈 등을 전기도금하여 제3전극패턴(133)을 형성할 수 있다.
도 4g 내지 도 4i를 참고하면, 제4PR의 상면에 제3시드층(230)을 형성한다. 제3전극패턴(134)의 상단이 노출되도록 제4PR을 제거한 후, 제3시드층의 하부층(231)을 형성한다. 다음으로, 제3전극패턴(133)의 상단 및 그 주변 일부가 노출되도록 제4PR을 제거한다. 그 후, 제3전극패턴(133)과 전기적으로 연결되도록 제4PR이 제거되어 노출된 제3시드층의 하부층(231) 상에 상부층(232)을 형성한다.
도 4j를 참고하면, 제4PR 상에 제3전극패턴(133)과 전기적으로 연결되도록 제4전극패턴(134)을 형성한다. 예컨대, 제3시드층(230) 및 제3전극패턴(133) 상에 제5PR을 도포한 후, 제3전극패턴(134) 및 제3전극패턴의 주변이 노출되도록 제5PR을 제거하고, 노출된 제3전극패턴(133)의 상면 및 제3시드층의 상부층(232)의 상면에 제4전극패턴(134)을 형성한다.
도 4k 내지 도 4o를 참고하면, 전극패턴을 제외한 PR들 및 시드층들을 적층된 역순으로 제거한다. 예컨대, 제5PR을 제거하고, 제3시드층을 제거하며, 제4PR 및 제3PR을 제거하고, 제2시드층을 제거한 후, 제2PR 및 제1PR을 제거하여 베이스층 상에 전극패턴만이 형성되도록 한다.
도 4p를 참고하면, 전극패턴(130)을 감싸도록 형성하여 전극패턴을 탄성 지지할 수 있는 탄성층(140)을 형성한다. 예컨대, 제1내측댐(151)과 외측댐(160)의 내부에 액상의 탄성층(140) 소재를 주입한 후 소성 및 경화시킴으로써 탄성층(140)을 형성할 수 있다. 탄성층(140)의 재질로는 PDMS가 적용될 수 있다.
도 4q를 참고하면, 베이스 기판(200) 상에 희생층을 매개로 형성된 베이스층(110)을 베이스 기판(200)으로부터 분리하여 테스트소켓의 제조를 완료한다.
이와 같이 제조된 테스트소켓은, 전극패턴(130)이 탄성층(140)에 의해 탄력 지지되므로 반도체소자의 외부접속단자와의 접촉시 외부접속단자에 손상을 유발하는 것을 최소화할 수 있으며, 외부접속단자가 미세 피치로 형성되더라도 베이스층(110)에 재배치된 회로패턴(120)에 의해 범용 테스트보드를 통해 안정적으로 대응 접속하여 테스트를 진행할 수 있으므로, 테스트 신뢰성을 높일 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
즉, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
따라서, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100; 테스트소켓
110; 베이스층 111; 제1베이스층
112; 제2베이스층 114; 외부접속패드
120; 회로패턴 121; 제1회로패턴
122; 제2회로패턴
130; 전극패턴 131; 제1전극패턴
132; 제2전극패턴 133; 제3전극패턴
134; 제4전극패턴
140; 탄성층 150; 내측댐
160; 외측댐 170; 연결댐
180; 지지댐
200; 베이스 기판 210; 제1시드층
220; 제2시드층 230; 제3시드층
300; 희생층

Claims (17)

  1. 반도체소자와 테스트보드 간의 전기적 연결을 위한 테스트소켓에 있어서,
    제1면 및 제1면과 대향하는 제2면을 가지며, 상기 제2면에 테스트보드의 전극단자와 대응되는 피치로 형성된 외부접속패드를 구비한 베이스층;
    상기 베이스층의 표면에 일부 노출되도록 형성되며, 상기 외부접속패드와 대응되는 피치로 재배치된 복수의 회로패턴;
    상기 제1면에 상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 형성되며, 상기 외부접속단자와 대응되는 피치로 배치된 복수의 전극패턴;
    상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층;
    상기 탄성층의 내측 및 외측에 각각 배치되어 탄성층을 지지하는 내측댐 및 외측댐;
    을 포함하는 반도체소자의 테스트소켓.
  2. 제1항에 있어서,
    상기 베이스층의 재질은 폴리이미드인 것을 특징으로 하는 반도체소자의 테스트소켓.
  3. 제1항에 있어서,
    상기 회로패턴은, 상기 외부접속패드와 전기적으로 연결되도록 재배치되는 제1회로패턴, 상기 제1회로패턴 및 상기 전극패턴과 전기적으로 연결되도록 일부가 상기 베이스층의 제1면으로 노출되는 제2회로패턴을 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  4. 제1항에 있어서,
    상기 전극패턴은, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴, 상기 제1전극패턴과 전기적으로 연결되는 빔 형태의 제2전극패턴, 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴, 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 빔 형태로 노출되는 제4전극패턴을 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  5. 제1항에 있어서,
    상기 탄성층의 재질은 PDMS(Polydimethylsiloxane), 폴리우레탄(PU), 폴리우레탄아크릴레이트(PUA), 실리콘 러버(Silicon Rubber), PMMA(Polymethylmethacrylate) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  6. 제1항에 있어서,
    상기 외부접속패드와 인접한 외부접속패드 간의 피치는 상기 전극패턴과 인접한 전극패턴 간의 피치보다 큰 것을 특징으로 하는 반도체소자의 테스트소켓.
  7. 삭제
  8. 제1항에 있어서,
    상기 내측댐은, 상기 탄성층과 인접하는 제1내측댐 및 상기 제1내측댐으로부터 내측 방향으로 이격 배치되는 제2내측댐을 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  9. 제8항에 있어서,
    상기 내측댐은, 제1내측댐과 제2내측댐을 연결하는 복수의 연결댐을 더 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  10. 제9항에 있어서,
    상기 내측댐과 외측댐을 지지하는 복수의 지지댐을 더 포함하는 것을 특징으로 하는 반도체소자의 테스트소켓.
  11. 제10항에 있어서,
    상기 지지댐과 지지댐 간의 간격은 상기 연결댐과 연결댐 간의 간격보다 작은 것을 특징으로 하는 반도체소자의 테스트소켓.
  12. 반도체소자와 테스트보드 간의 전기적 연결을 위한 테스트소켓의 제조방법에 있어서,
    기판을 준비하는 기판 준비단계;
    상기 기판의 저면에 복수의 외부접속패드를 형성하는 외부접속패드 형성단계;
    상기 기판 상에 베이스층을 형성하고, 상기 베이스층에 외부접속패드와의 전기적인 연결을 위해 회로패턴을 재배치하는 회로패턴 형성단계;
    상기 회로패턴 및 반도체소자의 외부접속단자와 전기적으로 연결되도록 상기 베이스층 상에 전극패턴을 형성하는 전극패턴 형성단계;
    상기 베이스층 상에 상기 전극패턴의 일부가 노출되도록 전극패턴을 감싸는 탄성층을 형성하는 탄성층 형성단계;
    상기 탄성층을 지지하기 위한 내측댐 및 외측댐을 형성하는 단계;
    를 포함하는 테스트소켓의 제조방법.
  13. 제12항에 있어서,
    상기 회로패턴 형성단계는, 제1베이스층에 외부접속패드들 간의 간격에 대응되도록 제1회로패턴을 형성하는 제1회로패턴 형성단계; 제2베이스층에 상기 제1회로패턴과 전기적으로 연결되도록 제2회로패턴을 형성하는 제2회로패턴 형성단계;를 포함하는 것을 특징으로 하는 테스트소켓의 제조방법.
  14. 제12항에 있어서,
    상기 베이스층은 액상의 폴리이미드 소재를 도포 후 경화시켜 제조되는 것을 특징으로 하는 테스트소켓의 제조방법.
  15. 제12항에 있어서,
    상기 전극패턴 형성단계는, 상기 회로패턴과 전기적으로 연결되는 제1전극패턴을 형성하는 제1전극패턴 형성단계; 상기 제1전극패턴과 전기적으로 연결되는 제2전극패턴을 형성하는 제2전극패턴 형성단계; 상기 제2전극패턴과 전기적으로 연결되는 제3전극패턴을 형성하는 제3전극패턴 형성단계; 상기 제3전극패턴과 전기적으로 연결되며 상기 탄성층의 상면에 노출되도록 제4전극패턴을 형성하는 제4전극패턴 형성단계;를 포함하는 것을 특징으로 하는 테스트소켓의 제조방법.
  16. 삭제
  17. 제12항에 있어서,
    상기 내측댐과 외측댐의 서로 마주보는 방향에 내측댐과 외측댐을 지지하기 위한 지지댐을 형성하는 단계를 더 포함하는 것을 특징으로 하는 테스트소켓의 제조방법.
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