KR20000062555A - 안정화된 도체 스트립을 갖는 집적 반도체 회로 장치 - Google Patents

안정화된 도체 스트립을 갖는 집적 반도체 회로 장치 Download PDF

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Abstract

본 발명은 상이한 평면에서 뻗는 도체 스트립(11 내지 15; 22)을 갖는 집적 반도체 회로 장치에 관한 것이다. 레이아웃(layout)으로 인한 도체 스트립의 임계(critical) 위치(11 내지 15)에 더미-콘택부(dummy-contact)(16 내지 20)가 제공된다.

Description

안정화된 도체 스트립을 갖는 집적 반도체 회로 장치 {INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT WITH STABILIZED STRIP CONDUCTOR}
본 발명은 적어도 2개의 상이한 평면에 뻗는 도체 스트립을 갖는 집적 반도체 회로 장치에 관한 것이며, 상기 평면 중 적어도 하나에는 도체 스트립이 매우 근접하여 서로 평행하게 뻗도록 제공된다.
예를 들어 반도체 메모리와 같은 집적 반도체 회로 장치의 제조시, 예를 들어 도체 스트립이 매우 근접하여 서로 평행하게 뻗으며, 상기 도체 스트립 중 하나는 중단된다. 즉 소위 근접 효과(proximity effect)가 발생하며, 상기 근접 효과는 결국, 도체 스트립이 이러한 영역에서, 상기 도체 스트립이 불안정적으로 되고 심지어 끊기는 경향이 있는 임계 위치(critical position)를 나타내는 결과를 가져온다. 이것은 도체 스트립 2가 중간에서 끊긴, 3개의 도체 스트립 1 내지 3의 평면도를 도시하는 도 4에 의해 설명된다. 이러한 끊김은 예를 들어, 도 4에서 서로 맞은편에 위치하는 이러한 도체 스트립(2)의 중간 단부가 콘택부를 통해 다른 금속 평면에 위치하는 소자와 접속되는 것에서 기인한다. 어쨌든 도체 스트립 2의 이러한 끊김으로 인해 도체 스트립 1과 3에 있어서 그것의 인접성의 불연속성이 생긴다. 이러한 불연속성은 특히, 예를 들어 반도체 메모리에서 서로 인접한 2개의 도체 스트립이 트위스트(twist) 영역에서 교차될 때, 생긴다. 이럴 경우, 이러한 트위스트 영역에 접하는 추가 도체 스트립은 트위스트 영역의 불연속성을 "본다".
이러한 불연속성에 의해 인접한 도체 스트립이 영향을 받는 것이 도시된다: 즉, 불연속성이 생기면, 제조시 인접한 도체 스트립, 즉 본 예에서 도체 스트립 1과 3이, 도체 스트립 1 또는 3에 대한 점선으로 나타나듯이, 불연속 영역에서 감소된 횡단면을 가질 수 있다.
도 3은 이러한 불연속성이 도체 스트립(1)에 어떻게 작용하는 지를 횡단면(A-A')으로 도시한다: 예를 들어 이산화실리콘으로 이루어진 절연층(5)상에서 뻗는 도체 스트립(1)이 도체 스트립 2의 불연속 영역에서 점선(4)으로 나타난 감소된 횡단면을 가진다.
이러한 불연속성이 도체 스트립의 양쪽으로 생기면, 이러한 도체 스트립은 불안정적으로 되고 경우에 따라서 심지어 끊어지게 된다.
도체 스트립의 이러한 임계 위치는 무조건적으로 소위 근접 효과로부터만 기인하지 않는다. 도체 스트립의 특정 가이드, 특히 작은 휨반경을 갖는 휨이 이러한 임계 위치로 유도될 수 있다.
물론 이러한 임계 위치는 매우 바람직하지 않다. 왜냐 하면 이 위치에서 자주 도체 스트립의 형태적 치수가 확대되기 때문이다. 이러한 형성은, 도체 스트립 또는 상기 도체 스트립간의 간격이 확대되는 단점이 있으며, 이것은 지속적으로 추구되는 집적 반도체 회로 장치의 축소화에 상반되는 것이다.
본 발명의 목적은, 임계 위치에서 도체 스트립의 불안정성이 확실히 억제될 수 있는 집적 반도체 회로 장치를 제공하는 것이다.
상기 목적은, 2개의 평면 중 적어도 하나에서 도체 스트립이 매우 근접하며 서로 평행하게 제공되는, 적어도 2개의 상이한 평면에서 뻗는 도체 스트립을 갖는 집적 반도체 회로 장치에서 본 발명에 따라, 도체 스트립의 설계로 인한 임계 위치에서 상기 도체 스트립 아래에 더미-콘택부(dummy-contact)가 배치됨으로써, 달성된다.
본 발명에 따른 집적 반도체 회로 장치는 특히 근접 효과로 인해 임계 위치에 대한 문제점의 놀라울 정도로 간단한 해결책을 제시한다: 이러한 위치에서 도체 스트립 아래에 간단하게 더미-콘택부가 배치되며, 상기 더미 콘택부는 전기적 접속 없이 그 아래에 위치하는 금속 평면까지 이어진다. 따라서, 도체 스트립 임계 위치 영역에서 충분한 횡단면을 가져, 도체 스트립의 불안정성 또는 도체 스트립의 끊김이 확실히 방지된다.
예를 들어, 이러한 더미-콘태부가 근접하여 평행하게 뻗는 2개의 도체 스트립 중 하나가 끊김으로 인해 생기는 임계 위치에 제공될 수 있다.
도체 스트립은 약 150 내지 250 nm의 폭을 가질 수 있으며 서로 약 130 내지 180 nm 정도의 간격을 가질 수 있다.
본 발명에 따른 집적 반도체 회로 장치에서 도체 스트립의 임계 위치에는 더미-콘택부가 제공될 수 있다. 이러한 더미-콘택부에 의해 이러한 임계 위치에서 도체 스트립의 횡단면이 커져서, 더이상 도체 스트립의 불안정성 또는 심지어 도체 스트립의 끊김이 생기지 않는다. 또한, 엘렉트로마이그레이션(electromigration)의 상승이 확실히 방지된다.
더미-콘택부를 사용함으로써, 임계 형태, 즉 매우 작은 구조의 레이아웃이 제공될 수 있어서, 본 발명이 집적 반도체 회로 장치의 추가 소형화에 기여한다.
본 발명은 특히 집적 회로의 소위 물결무늬(damascene)- 또는 듀얼-물결무늬-금속층 시스템에서 장점이 있다. 왜냐 하면, 이러한 시스템에서 더미-콘택부가 도체 스트립 형태의 국부적인 확대뿐만 아니라 도체 횡단면의 국부적인 상승을 가져오기 때문이다.
본 발명은 바람직하게 집적 회로뿐만 아니라 경우에 따라 리토그래픽 (lithographic)적으로 규정된 다른 금속층 시스템에도 사용될 수 있다.
도 1은 본 발명에 따른 더미-콘택부를 갖는 다양한 도체 스트립의 평면도.
도 2는 본 발명에 따른 더미-콘택부를 갖는 도체 스트립의 단면도.
도 3은 기존의 도체 스트립의 단면도.
도 4는 본 발명의 기본적인 목적을 설명하기 위한 도체 스트립의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 2, 3, 10, 11, 12, 13, 14, 15, 22: 도체 스트립
16, 17, 18, 19, 20: 더미-콘택부
5: 절연층
21: 도체 스트립 평면
23: 이산화실리콘층
도 3 및 도 4는 도입부에서 이미 설명되었다. 상기 도면에서 서로 상응하는 부분에 대해서는 동일한 도면 부호가 제공된다.
도 1은 금속 평면상의 도체 스트립(10 내지 15)의 평면도를 도시하며, 상기 도체 스트립(10 내지 15) 중 도체 스트립 10과 11이 그리고 14와 15가 서로 각각 트위스트-영역에서 교차된다. 즉, 도체(10)가 도 1의 금속 평면 위에 위치하는 추가 평면에 간격을 두고 절연층에 의해 분리되어 도체 스트립(11) 위로 뻗는다. 이에 반해 도체 스트립 12와 13은 계속 이어지는 도체 스트립이다.
도체 스트립 14 및 15는 도체 스트립 10 및 11과 유사한 구조를 갖는다.
이러한 도체 스트립(10 내지 15)에서는 예를 들어 메모리 셀 필드(memory cell field)의 비트 라인이 다루어질 수 있다. 도체 스트립의 폭은 150 내지 250 nm이고 바람직하게 약 200 nm이다. 도체 스트립 사이의 간격은 130 내지 180 nm이다. 도체 스트립 자체는 알루미늄 또는 구리 또는 적합한 기타 재료로 이루어질 수 있다.
도체 스트립(10 내지 15)의 금속층에서 근접 효과로 인해 도체 스트립의 인접성의 불연속성이 발생하는 곳에서 임계 위치가 생기는 것이 도시된다. 이러한 불연속성은 인접한 도체 스트립이 끊길때 생긴다. 이러한 불연속 위치에서 도체 스트립은 불안정성을 가지며, 이러한 불안정성은 심지어 도체 스트립의 끊김을 유발할 수 있다.
본 발명에 따라 이러한 임계 위치에 더미-콘택부(16 내지 20)가 제공되며, 상기 더미-콘택부(16 내지 20)는 도 1의 도체 스트립 아래에 위치하는 평면으로 이어진다.
도 2는 이러한 더미-콘택부 예를 들어 더미-콘택부(17)의 단면을 도시한다. 도체 스트립(11)은 불연속적인 인접성으로 인해 횡단면이 감소되며, 이러한 횡단면 감소는 도 2에 도시되는 바와 같이 경우에 따라서 양쪽으로 이루어질 수 있다. 따라서, 도체 스트립(11)의 강화를 위해, 상기 도체 스트립(11)의 아래에 더미-콘택부(17)가 제공되며, 상기 더미-콘택부(17)는 이산화실리콘으로 이루어진 절연층(5)을 통과하여 깊이 위치하는 도체 스트립 평면(21)으로 이어진다. 이러한 도체 스트립 평면(21)상에는 추가 도체 스트립(22)이 뻗으며, 상기 도체 스트립(22)은 이산화실리콘층(23)상에 위치하고 더미-콘택부(17)로부터 전기적으로 절연된다.
본 발명에서는, 도체 스트립의 임계 위치에 의도적으로 더미-콘택부가 제공되어, 도체 스트립의 불안정성 또는 도체 스트립의 끊김이 확실히 방지되는 것이 중요하다. 이러한 더미-콘택부는 물론 다음 도체 스트립 평면까지 도달할 필요는 없다. 오히려 더미-콘택부가 횡단면, 즉 상기 횡단면에 의해 강화된 도체 스트립의 불안정성 또는 끊김이 확실히 방지될 수 있도록하는 횡단면을 가지는 것으로 충분하다.
본 발명에 의해 임계 위치에서의 도체 스트립의 불안정성이 확실히 방지될 수 있는 집적 반도체 회로 장치가 제공된다.

Claims (6)

  1. 적어도 2개의 평면에 뻗는 도체 스트립(11 내지 15; 22)을 가지며, 상기 평면 중 적어도 하나에서 도체 스트립(11 내지 15)이 서로 근접하여 평행하게 뻗는, 집적 반도체 회로에 있어서,
    도체 스트립(11 내지 15)의 레이아웃으로 인한 임계 위치에서 상기 도체 스트립 아래(11 내지 15)에 더미-콘택부(16 내지 20)가 위치하는 것을 특징으로 하는 집적 반도체 회로 장치.
  2. 제 1항에 있어서,
    서로 근접하여 평행하게 뻗는 2개의 도체 스트립 중 하나가 끊김으로 인해 생기는 상기 임계 위치에 더미-콘택부(16 내지 20)가 제공되는 것을 특징으로 하는 집적 반도체 회로 장치.
  3. 제 1항 또는 제 2항에 있어서,
    도체 스트립이 150 내지 250 nm의 폭을 갖는 것을 특징으로 하는 집적 반도체 회로 장치.
  4. 제 3항에 있어서,
    도체 스트립이 200 nm의 폭을 갖는 것을 특징으로 하는 집적 반도체 회로 장치.
  5. 제 1항 또는 제 2항에 있어서,
    도체 스트립(11 내지 15)의 간격이 130 내지 180 nm인 것을 특징으로 하는 집적 반도체 회로 장치.
  6. 제 1항 또는 제 2항에 있어서,
    도체 스트립이 알루미늄 또는 구리로 이루어지는 것을 특징으로 하는 집적 반도체 회로 장치.
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