JP2000243837A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000243837A JP2000243837A JP2000038349A JP2000038349A JP2000243837A JP 2000243837 A JP2000243837 A JP 2000243837A JP 2000038349 A JP2000038349 A JP 2000038349A JP 2000038349 A JP2000038349 A JP 2000038349A JP 2000243837 A JP2000243837 A JP 2000243837A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- conductor paths
- critical
- paths
- conductor tracks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 導体路のクリティカルスポットでの不安定性
を確実に回避できる半導体集積回路装置を提供する。 【解決手段】 導体路はレイアウトに起因するクリティ
カルスポットではダミーコンタクトにより支持されてい
る。
を確実に回避できる半導体集積回路装置を提供する。 【解決手段】 導体路はレイアウトに起因するクリティ
カルスポットではダミーコンタクトにより支持されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
異なる平面に延在する導体路を有しており、少なくとも
１つの平面に導体路が密に近接して相互にほぼ平行に設
けられている半導体集積回路装置に関する。
異なる平面に延在する導体路を有しており、少なくとも
１つの平面に導体路が密に近接して相互にほぼ平行に設
けられている半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置、例えば半導体メモ
リを製造する際には、例えば導体路が密に隣接して相互
に平行に延在しており、これらの導体路のうちの１つが
遮断されると、いわゆる近接効果ないしプロキシミティ
効果が発生することがある。この効果は、このような領
域における導体路が限界的な個所にあって、不安定かつ
遮断傾向にあることを示している。このことを図４に即
して説明する。図４には３つの導体路１〜３の平面図が
示されており、これらの導体路のうち中央の導体路２は
遮断されている。この遮断は例えば、導体路２が図４の
対向している中央の端部でコンタクトを介して別の金属
化平面に位置する素子に接続されていることに基づいて
いる。いずれの場合でも導体路２の遮断部のために導体
路１〜３では近接領域での不連続性が存在している。こ
のような不連続性は特に例えば半導体メモリにおいて相
互に隣接する２つの導体路がツイスト領域でクロスオー
バする場合に発生する。こうしたツイスト領域を区切る
別の導体路にはツイスト領域の不連続性が“現れる”。
リを製造する際には、例えば導体路が密に隣接して相互
に平行に延在しており、これらの導体路のうちの１つが
遮断されると、いわゆる近接効果ないしプロキシミティ
効果が発生することがある。この効果は、このような領
域における導体路が限界的な個所にあって、不安定かつ
遮断傾向にあることを示している。このことを図４に即
して説明する。図４には３つの導体路１〜３の平面図が
示されており、これらの導体路のうち中央の導体路２は
遮断されている。この遮断は例えば、導体路２が図４の
対向している中央の端部でコンタクトを介して別の金属
化平面に位置する素子に接続されていることに基づいて
いる。いずれの場合でも導体路２の遮断部のために導体
路１〜３では近接領域での不連続性が存在している。こ
のような不連続性は特に例えば半導体メモリにおいて相
互に隣接する２つの導体路がツイスト領域でクロスオー
バする場合に発生する。こうしたツイスト領域を区切る
別の導体路にはツイスト領域の不連続性が“現れる”。
【０００３】いずれの場合にもこのような不連続性によ
り隣接する複数の導体路が損なわれる。すなわち不連続
性が存在するので、製造の際に隣接する複数の導体路
（この実施例では導体路１、３）の断面が不連続な領域
内で縮小されてしまう。このことは導体路１、３に対し
て破線４で示されている。
り隣接する複数の導体路が損なわれる。すなわち不連続
性が存在するので、製造の際に隣接する複数の導体路
（この実施例では導体路１、３）の断面が不連続な領域
内で縮小されてしまう。このことは導体路１、３に対し
て破線４で示されている。
【０００４】図３には断面図Ａ−Ａ’においてこの不連
続性が導体路１にどのように作用するかが示されてい
る。ここでは例えば二酸化ケイ素から成る絶縁層５上に
延在する導体路１が導体路２の不連続な領域に、破線４
によって区切られる縮小された断面積を有する。
続性が導体路１にどのように作用するかが示されてい
る。ここでは例えば二酸化ケイ素から成る絶縁層５上に
延在する導体路１が導体路２の不連続な領域に、破線４
によって区切られる縮小された断面積を有する。
【０００５】このような不連続部分が導体路の両側に存
在する場合、この種の導体路は不安定となり、場合によ
っては破断してしまう。
在する場合、この種の導体路は不安定となり、場合によ
っては破断してしまう。
【０００６】このような導体路のクリティカルスポット
（kritische Stelle）は必ずしもいわゆる近接効果のみ
に基づいて発生するのではない。導体路の所定の導入
線、特に小さな曲率半径を有する湾曲部もこのようなク
リティカルスポットを発生させることがある。
（kritische Stelle）は必ずしもいわゆる近接効果のみ
に基づいて発生するのではない。導体路の所定の導入
線、特に小さな曲率半径を有する湾曲部もこのようなク
リティカルスポットを発生させることがある。
【０００７】もちろんこの種のクリティカルスポットは
非常に望ましくないので、この個所ではしばしば導体路
のジオメトリ寸法が拡大される。しかしこのような手段
によると不可避的に導体路ないし導体路間の相互間隔を
拡大しなければならず、この欠点は常に微細化が志向さ
れる半導体集積回路装置に対立する。
非常に望ましくないので、この個所ではしばしば導体路
のジオメトリ寸法が拡大される。しかしこのような手段
によると不可避的に導体路ないし導体路間の相互間隔を
拡大しなければならず、この欠点は常に微細化が志向さ
れる半導体集積回路装置に対立する。
【０００８】
【発明が解決しようとする課題】本発明の課題は、導体
路のクリティカルスポットでの不安定性を確実に回避で
きる半導体集積回路装置を提供することである。
路のクリティカルスポットでの不安定性を確実に回避で
きる半導体集積回路装置を提供することである。
【０００９】
【課題を解決するための手段】この課題は、少なくとも
２つの平面に延在する導体路を有しており、少なくとも
１つの導体路の平面に導体路が密に近接して相互にほぼ
平行に設けられている半導体集積回路装置において、導
体路はレイアウトに起因するクリティカルスポットでは
ダミーコンタクトにより支持されている構成により解決
される。
２つの平面に延在する導体路を有しており、少なくとも
１つの導体路の平面に導体路が密に近接して相互にほぼ
平行に設けられている半導体集積回路装置において、導
体路はレイアウトに起因するクリティカルスポットでは
ダミーコンタクトにより支持されている構成により解決
される。
【００１０】
【発明の実施の形態】本発明の半導体集積回路装置は、
上述のクリティカルスポットの問題、特に近接効果によ
るクリティカルスポットの問題に対する驚くほど簡単な
解決手段を提供する。すなわちこのようなクリティカル
スポットでは導体路を簡単にダミーコンタクトにより支
持するのである。このダミーコンタクトは下方に位置す
る金属化平面にまで通じているが、そこで導電接続を形
成しない。このため導体路はクリティカルスポットの領
域に充分な断面積を有することになり、これにより導体
路の不安定性ないし導体路の遮断が確実に回避される。
上述のクリティカルスポットの問題、特に近接効果によ
るクリティカルスポットの問題に対する驚くほど簡単な
解決手段を提供する。すなわちこのようなクリティカル
スポットでは導体路を簡単にダミーコンタクトにより支
持するのである。このダミーコンタクトは下方に位置す
る金属化平面にまで通じているが、そこで導電接続を形
成しない。このため導体路はクリティカルスポットの領
域に充分な断面積を有することになり、これにより導体
路の不安定性ないし導体路の遮断が確実に回避される。
【００１１】例えばダミーコンタクトは、密に近接する
２つの平行な導体路の遮断に起因するクリティカルスポ
ットに設けることができる。
２つの平行な導体路の遮断に起因するクリティカルスポ
ットに設けることができる。
【００１２】導体路は約１５０ｎｍ〜２５０ｎｍの幅を
有しており、約１３０ｎｍ〜１８０ｎｍのオーダの相互
間隔を有する。
有しており、約１３０ｎｍ〜１８０ｎｍのオーダの相互
間隔を有する。
【００１３】したがって本発明の半導体集積回路装置で
は導体路のクリティカルスポットにダミーコンタクトが
設けられる。このダミーコンタクトによりこのクリティ
カルスポットにおける導体路の断面積が増大され、これ
によりもはや導体路の不安定性または破断が生じない。
またエレクトロマイグレーションの発生傾向の高まりが
確実に回避される。
は導体路のクリティカルスポットにダミーコンタクトが
設けられる。このダミーコンタクトによりこのクリティ
カルスポットにおける導体路の断面積が増大され、これ
によりもはや導体路の不安定性または破断が生じない。
またエレクトロマイグレーションの発生傾向の高まりが
確実に回避される。
【００１４】ダミーコンタクトを使用することにより、
限界的なジオメトリを有するレイアウトすなわち特に小
さな構造体を構成することができる。このため本発明は
半導体集積回路装置の更なる微細化に対しても有利であ
る。
限界的なジオメトリを有するレイアウトすなわち特に小
さな構造体を構成することができる。このため本発明は
半導体集積回路装置の更なる微細化に対しても有利であ
る。
【００１５】本発明は特に有利には、集積回路のいわゆ
るダマシン金属化装置およびデュアルダマシン金属化装
置において有利である。なぜならこれらの装置ではダミ
ーコンタクトにより導体路のジオメトリの局所的な拡大
が行えるだけでなく、接続線路の断面積の局所的な拡大
も行えるからである。
るダマシン金属化装置およびデュアルダマシン金属化装
置において有利である。なぜならこれらの装置ではダミ
ーコンタクトにより導体路のジオメトリの局所的な拡大
が行えるだけでなく、接続線路の断面積の局所的な拡大
も行えるからである。
【００１６】場合により本発明を有利には集積回路のみ
にとどまらない他のリソグラフィで定められる金属化装
置で使用することもできる。
にとどまらない他のリソグラフィで定められる金属化装
置で使用することもできる。
【００１７】
【実施例】以下に本発明を図に即して詳細に説明する。
【００１８】図３、図４は既に説明した。図中相互に相
応する素子には同一の参照番号を付してある。
応する素子には同一の参照番号を付してある。
【００１９】図１には金属化平面の平面図に導体路１０
〜１５が示されており、これらの導体路のうち導体路１
０、１１および１４、１５はそれぞれ相互にツイスト領
域でクロスオーバされている。すなわち線路１０は図１
の金属化平面の上方に存在する別の平面で絶縁層を介し
て間隔を置いて分離され、導体路１１を越えて接続され
ている。導体路１２、１３はこれに対して連続した導体
路である。
〜１５が示されており、これらの導体路のうち導体路１
０、１１および１４、１５はそれぞれ相互にツイスト領
域でクロスオーバされている。すなわち線路１０は図１
の金属化平面の上方に存在する別の平面で絶縁層を介し
て間隔を置いて分離され、導体路１１を越えて接続され
ている。導体路１２、１３はこれに対して連続した導体
路である。
【００２０】導体路１４、１５は導体路１０、１１と同
様の構造を有している。
様の構造を有している。
【００２１】導体路１０〜１５は例えばメモリセルフィ
ールドのビット線である。これらの導体路の幅は１５０
ｎｍ〜２５０ｎｍであり、有利には約２００ｎｍであ
る。導体路間の間隔は１３０ｎｍ〜１８０ｎｍである。
導体路自体はアルミニウムまたは銅、またはその他の適
切な材料から形成することができる。
ールドのビット線である。これらの導体路の幅は１５０
ｎｍ〜２５０ｎｍであり、有利には約２００ｎｍであ
る。導体路間の間隔は１３０ｎｍ〜１８０ｎｍである。
導体路自体はアルミニウムまたは銅、またはその他の適
切な材料から形成することができる。
【００２２】導体路１０〜１５を金属化する際に近接効
果のために導体路の近接部分において不連続性が生じる
個所にクリティカルスポットが発生することが示されて
いる。このような不連続性は隣接する導体路が遮断され
ている場合に発生する。この不連続な個所では導体路が
不安定性を有しており、導体路の破断を引き起こすこと
さえある。
果のために導体路の近接部分において不連続性が生じる
個所にクリティカルスポットが発生することが示されて
いる。このような不連続性は隣接する導体路が遮断され
ている場合に発生する。この不連続な個所では導体路が
不安定性を有しており、導体路の破断を引き起こすこと
さえある。
【００２３】本発明によればこのクリティカルスポット
にダミーコンタクト１６〜２０が設けられており、これ
らのダミーコンタクトは図１の導体路平面の下方に位置
する平面にまで通じている。
にダミーコンタクト１６〜２０が設けられており、これ
らのダミーコンタクトは図１の導体路平面の下方に位置
する平面にまで通じている。
【００２４】図２にはこのようなダミーコンタクト例え
ばダミーコンタクト１７の断面図が示されている。導体
路１１はここでは不連続な近接部分のために断面積が縮
小されており、図２に示されているようにこうした断面
積の縮小部は場合によっては両側に生じることもある。
したがって導体路１１を補強するためにこの導体路の下
方にダミーコンタクト１７が設けられており、このダミ
ーコンタクトは二酸化ケイ素から成る絶縁層５を貫通し
てさらに下方の導体路平面２１まで通じている。この導
体路平面２１上には付加的な導体路２２が延在してお
り、この付加的な導体路は二酸化ケイ素層２３上にあ
り、ダミーコンタクト１７から電気的に絶縁されてい
る。
ばダミーコンタクト１７の断面図が示されている。導体
路１１はここでは不連続な近接部分のために断面積が縮
小されており、図２に示されているようにこうした断面
積の縮小部は場合によっては両側に生じることもある。
したがって導体路１１を補強するためにこの導体路の下
方にダミーコンタクト１７が設けられており、このダミ
ーコンタクトは二酸化ケイ素から成る絶縁層５を貫通し
てさらに下方の導体路平面２１まで通じている。この導
体路平面２１上には付加的な導体路２２が延在してお
り、この付加的な導体路は二酸化ケイ素層２３上にあ
り、ダミーコンタクト１７から電気的に絶縁されてい
る。
【００２５】したがって本発明で重要なのは、クリティ
カルスポットにある導体路に意図的にダミーコンタクト
を設け、これにより導体路の不安定性ないし導体路の破
断を確実に回避することである。このダミーコンタクト
はもちろん次の導体路平面にまで達していなくともよ
く、補強される導体路の不安定性ないし破断が確実に排
除されるような断面積を有していれば充分である。
カルスポットにある導体路に意図的にダミーコンタクト
を設け、これにより導体路の不安定性ないし導体路の破
断を確実に回避することである。このダミーコンタクト
はもちろん次の導体路平面にまで達していなくともよ
く、補強される導体路の不安定性ないし破断が確実に排
除されるような断面積を有していれば充分である。
【図１】本発明のダミーコンタクトを有する種々の導体
路の平面図である。
路の平面図である。
【図２】本発明のダミーコンタクトを有する導体路の断
面図である。
面図である。
【図３】既存のダミーコンタクトを有する導体路の断面
図である。
図である。
【図４】本発明の基礎となる問題点を説明するための導
体路の平面図で合うｒ．
体路の平面図で合うｒ．
１０〜１５ 導体路 １６〜２０ ダミーコンタクト ２１ 導体路平面 ２２ 付加的な導体路 ２３ 酸化ケイ素層
Claims (6)
- 【請求項１】 少なくとも２つの異なる平面に延在する
導体路（１１〜１５、２２）を有しており、 少なくとも１つの平面で導体路（１１〜１５）が密に近
接して相互にほぼ平行に設けられている半導体集積回路
装置において、 導体路（１１〜１５）はレイアウトに起因するクリティ
カルスポットではダミーコンタクト（１６〜２０）によ
り支持されている、ことを特徴とする半導体集積回路装
置。 - 【請求項２】 ダミーコンタクト（１６〜２０）は２つ
の密に近接する平行な導体路の遮断部に起因するクリテ
ィカルスポットに設けられている、請求項１記載の装
置。 - 【請求項３】 導体路の幅は１５０ｎｍ〜２５０ｎｍで
ある、請求項１または２記載の装置。 - 【請求項４】 導体路の幅は２００ｎｍである、請求項
３記載の装置。 - 【請求項５】 導体路（１１〜１５）の間隔は１３０ｎ
ｍ〜１８０ｎｍである、請求項１から４までのいずれか
１項記載の装置。 - 【請求項６】 導体路はアルミニウムまたは銅から形成
されている、請求項１から５までのいずれか１項記載の
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19907127.6 | 1999-02-19 | ||
| DE19907127A DE19907127C1 (de) | 1999-02-19 | 1999-02-19 | Integrierte Halbleiterschaltungsanordnung mit stabilisierten Leiterbahnen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243837A true JP2000243837A (ja) | 2000-09-08 |
Family
ID=7898136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038349A Pending JP2000243837A (ja) | 1999-02-19 | 2000-02-16 | 半導体集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6281586B1 (ja) |
| EP (1) | EP1030367B1 (ja) |
| JP (1) | JP2000243837A (ja) |
| KR (1) | KR100366272B1 (ja) |
| DE (2) | DE19907127C1 (ja) |
| TW (1) | TW457686B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19908428C2 (de) * | 1999-02-26 | 2000-12-07 | Siemens Ag | Halbleiterspeicheranordnung mit Bitleitungs-Twist |
| US6717268B2 (en) * | 2001-11-13 | 2004-04-06 | Intel Corporation | Electromigration-reliability improvement of dual damascene interconnects |
| DE10308924B3 (de) * | 2003-02-28 | 2004-10-28 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Vielzahl von Speicherzellen |
| US8796855B2 (en) | 2012-01-13 | 2014-08-05 | Freescale Semiconductor, Inc. | Semiconductor devices with nonconductive vias |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206298A (ja) * | 1992-01-28 | 1993-08-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0897216A (ja) * | 1994-07-26 | 1996-04-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH08321450A (ja) * | 1995-05-24 | 1996-12-03 | Fujitsu Ltd | マスクパターン補正方法、パターン形成方法及びフォトマスク |
| JPH1050706A (ja) * | 1997-04-07 | 1998-02-20 | Toshiba Corp | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194747A (ja) * | 1985-02-22 | 1986-08-29 | Mitsubishi Electric Corp | 樹脂封止型半導体集積回路装置 |
| JPH03129738A (ja) * | 1989-07-10 | 1991-06-03 | Nec Corp | 半導体装置 |
| US6109775A (en) * | 1991-07-19 | 2000-08-29 | Lsi Logic Corporation | Method for adjusting the density of lines and contact openings across a substrate region for improving the chemical-mechanical polishing of a thin-film later disposed thereon |
| JP3141486B2 (ja) * | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| JP3396921B2 (ja) * | 1993-08-31 | 2003-04-14 | ソニー株式会社 | Ａｌ系配線構造及びＡｌ系配線構造の形成方法 |
| US5625232A (en) * | 1994-07-15 | 1997-04-29 | Texas Instruments Incorporated | Reliability of metal leads in high speed LSI semiconductors using dummy vias |
| JP3102281B2 (ja) * | 1994-09-28 | 2000-10-23 | 川崎製鉄株式会社 | 半導体集積回路チップのレイアウト設計方法及び半導体集積回路チップ |
| JP3457123B2 (ja) * | 1995-12-07 | 2003-10-14 | 株式会社リコー | 半導体装置 |
| JPH09293721A (ja) * | 1995-12-15 | 1997-11-11 | Lsi Logic Corp | 集積回路構造の処理のためにパターンデザインを改善するための方法 |
| JPH10154808A (ja) * | 1996-11-25 | 1998-06-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2923912B2 (ja) * | 1996-12-25 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| JP3442630B2 (ja) * | 1997-11-20 | 2003-09-02 | 株式会社日立製作所 | 半導体装置 |
-
1999
- 1999-02-19 DE DE19907127A patent/DE19907127C1/de not_active Expired - Fee Related
-
2000
- 2000-02-07 EP EP00102589A patent/EP1030367B1/de not_active Expired - Lifetime
- 2000-02-07 DE DE50010202T patent/DE50010202D1/de not_active Expired - Fee Related
- 2000-02-11 TW TW089102306A patent/TW457686B/zh active
- 2000-02-16 KR KR1020000007242A patent/KR100366272B1/ko not_active IP Right Cessation
- 2000-02-16 JP JP2000038349A patent/JP2000243837A/ja active Pending
- 2000-02-22 US US09/510,637 patent/US6281586B1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206298A (ja) * | 1992-01-28 | 1993-08-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0897216A (ja) * | 1994-07-26 | 1996-04-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH08321450A (ja) * | 1995-05-24 | 1996-12-03 | Fujitsu Ltd | マスクパターン補正方法、パターン形成方法及びフォトマスク |
| JPH1050706A (ja) * | 1997-04-07 | 1998-02-20 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6281586B1 (en) | 2001-08-28 |
| EP1030367A2 (de) | 2000-08-23 |
| DE19907127C1 (de) | 2000-08-10 |
| KR20000062555A (ko) | 2000-10-25 |
| DE50010202D1 (de) | 2005-06-09 |
| EP1030367A3 (de) | 2003-05-02 |
| EP1030367B1 (de) | 2005-05-04 |
| TW457686B (en) | 2001-10-01 |
| KR100366272B1 (ko) | 2002-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005039220A (ja) | 半導体装置 | |
| JP3129836B2 (ja) | Ｖｌｓｉ回路の導体路配置 | |
| US20060244150A1 (en) | Memory Packages Having Stair Step Interconnection Layers | |
| JP4908055B2 (ja) | 半導体装置および電気ヒューズの切断方法 | |
| JP4050151B2 (ja) | 電気的接続素子を備えた集積回路 | |
| KR100380514B1 (ko) | 집적회로및그동작방법 | |
| JP2000243837A (ja) | 半導体集積回路装置 | |
| US5880520A (en) | Low mutual inductance lead frame device | |
| KR100667379B1 (ko) | 집적 반도체 칩 | |
| CN100358141C (zh) | 电性内连线交截处的接合及半导体装置 | |
| JP3696706B2 (ja) | 半導体装置の電源線構造 | |
| US20070273028A1 (en) | Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy | |
| US6897563B2 (en) | Current crowding reduction technique using selective current injection | |
| JP3455995B2 (ja) | 高周波回路装置のエアブリッジ配線 | |
| US20030122258A1 (en) | Current crowding reduction technique using slots | |
| US20010052649A1 (en) | Semiconductor device | |
| US20230187289A1 (en) | Semiconductor device and method of forming the same | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| KR19980070981A (ko) | 반도체 집적회로 장치 | |
| JPH11163130A (ja) | 半導体装置およびその配線方法 | |
| JP2007005447A (ja) | 半導体集積回路装置 | |
| KR200309911Y1 (ko) | 다층 배선 | |
| JP2000353750A (ja) | ヒューズ構造およびその形成方法 | |
| JP2002270692A (ja) | 半導体装置 | |
| JPH07297218A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100910 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110218 |