JPH1050706A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1050706A JPH1050706A JP9088390A JP8839097A JPH1050706A JP H1050706 A JPH1050706 A JP H1050706A JP 9088390 A JP9088390 A JP 9088390A JP 8839097 A JP8839097 A JP 8839097A JP H1050706 A JPH1050706 A JP H1050706A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- contact portion
- word line
- insulating film
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】本発明は、コンタクト部などの段差の厳しい部
分の近くにＡｌ配線などが設けられてなる半導体装置に
おいて、パターニングの際の露光によりＡｌ配線などが
部分的に細るのを防止できるようにすることを最も主要
な特徴とする。 【解決手段】たとえば、Ａｌ配線３１の近傍に存在する
ベリードコンタクト３２の上部に、図示していない絶縁
膜を介して、ダミー配線６１を形成する。これにより、
ダミー配線６１上のレジストによって、露光時の光散乱
を防止する構成となっている。
分の近くにＡｌ配線などが設けられてなる半導体装置に
おいて、パターニングの際の露光によりＡｌ配線などが
部分的に細るのを防止できるようにすることを最も主要
な特徴とする。 【解決手段】たとえば、Ａｌ配線３１の近傍に存在する
ベリードコンタクト３２の上部に、図示していない絶縁
膜を介して、ダミー配線６１を形成する。これにより、
ダミー配線６１上のレジストによって、露光時の光散乱
を防止する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、半導体メモリ形成時のパターン改良
に使用されるものである。
するもので、特に、半導体メモリ形成時のパターン改良
に使用されるものである。
【０００２】
【従来の技術】半導体メモリにおいては、同一パターン
を有した多くの同一繰り返しブロックが用いられてい
る。その一例として、ローデコーダ、カラムデコーダ、
メモリセルアレイを有したコア部があげられる。図５は
その概略的平面図で、１〜５はメモリセルアレイ、６〜
９はワード線と金属配線の接地部、１０はローデコー
ダ、１１はカラムデコーダ、ＷＬはワード線、１２はポ
リシリコンよりなるワード線とその上のＡｌ配線とのコ
ンタクト部である。
を有した多くの同一繰り返しブロックが用いられてい
る。その一例として、ローデコーダ、カラムデコーダ、
メモリセルアレイを有したコア部があげられる。図５は
その概略的平面図で、１〜５はメモリセルアレイ、６〜
９はワード線と金属配線の接地部、１０はローデコー
ダ、１１はカラムデコーダ、ＷＬはワード線、１２はポ
リシリコンよりなるワード線とその上のＡｌ配線とのコ
ンタクト部である。
【０００３】上記のような構成において、繰り返しから
非繰り返しとなる部分をパターニングする場合、配線が
細ってしまうなどの問題が生じている。特にデザインル
ールの厳しいコア部においては、このような現象が起こ
りやすく、セルアレイ１〜５の外周や、ワード線ＷＬの
タップ（ワード線のＣＲによる遅延を小さくするため、
ポリシリコンのワード線上にＡｌ配線を沿わせて走ら
せ、これら両配線間で間隔的にコンタクトをとっている
部分）付近で集中してビット線不良が存在しやすい。ま
た一番端に位置したビット線のみ、他のビット線に比べ
て細り、ビット線どうしの配線容量が異なるため、端の
ビット線対のセンスマージンが悪化するなどの問題も生
じてくる。
非繰り返しとなる部分をパターニングする場合、配線が
細ってしまうなどの問題が生じている。特にデザインル
ールの厳しいコア部においては、このような現象が起こ
りやすく、セルアレイ１〜５の外周や、ワード線ＷＬの
タップ（ワード線のＣＲによる遅延を小さくするため、
ポリシリコンのワード線上にＡｌ配線を沿わせて走ら
せ、これら両配線間で間隔的にコンタクトをとっている
部分）付近で集中してビット線不良が存在しやすい。ま
た一番端に位置したビット線のみ、他のビット線に比べ
て細り、ビット線どうしの配線容量が異なるため、端の
ビット線対のセンスマージンが悪化するなどの問題も生
じてくる。
【０００４】図６、図７は上記問題点を更に詳しく説明
するためのもので、２１1 〜２１3は例えばＡｌ配線、
３１も同配線、３２はベリードコンタクト（ダイレクト
コンタクトともいう）部である。即ちコア部のデザイン
ルールは、その周辺回路部に比べて厳しく、例えばデザ
インルールの厳しい図６の間隔Ｌ1 に合わせてエッチン
グした場合、Ｌ1 に比べＬ2 （Ｌ1 ＜Ｌ2 ）の方が、ド
ライエッチング用のガスがたまりやすく、エッチングレ
ートが異なって、斜線部分２２がオーバーエッチングと
なり、配線２１2 、２１3 が細る。
するためのもので、２１1 〜２１3は例えばＡｌ配線、
３１も同配線、３２はベリードコンタクト（ダイレクト
コンタクトともいう）部である。即ちコア部のデザイン
ルールは、その周辺回路部に比べて厳しく、例えばデザ
インルールの厳しい図６の間隔Ｌ1 に合わせてエッチン
グした場合、Ｌ1 に比べＬ2 （Ｌ1 ＜Ｌ2 ）の方が、ド
ライエッチング用のガスがたまりやすく、エッチングレ
ートが異なって、斜線部分２２がオーバーエッチングと
なり、配線２１2 、２１3 が細る。
【０００５】図７（ａ）はパターン平面図、同図（ｂ）
は同側面図であるが、コンタクト部３２などの段差の厳
しい部分の近くにＡｌ配線３１などがある場合、露光時
に光３３の散乱効果などが生じて、斜線部３４で示され
る如き配線細りが生じる。
は同側面図であるが、コンタクト部３２などの段差の厳
しい部分の近くにＡｌ配線３１などがある場合、露光時
に光３３の散乱効果などが生じて、斜線部３４で示され
る如き配線細りが生じる。
【０００６】
【発明が解決しようとする課題】上記したように、従来
においては、コンタクト部などの段差の厳しい部分の近
くにある配線は、露光時の光散乱などにより、部分的に
細るという問題があった。
においては、コンタクト部などの段差の厳しい部分の近
くにある配線は、露光時の光散乱などにより、部分的に
細るという問題があった。
【０００７】そこで、この発明は、製造装置やプロセス
の変更なしに、コンタクト部などの段差の厳しい部分の
近くにある配線が部分的に細るのを防止することが可能
な半導体装置を提供することを目的としている。
の変更なしに、コンタクト部などの段差の厳しい部分の
近くにある配線が部分的に細るのを防止することが可能
な半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、ベリードコン
タクト部と、このベリードコンタクト部上を被う層間絶
縁膜と、この層間絶縁膜を介して、前記ベリードコンタ
クト部に近接して設けられた配線と、前記ベリードコン
タクト部の上部に、前記層間絶縁膜を介して設けられた
ダミー配線とから構成されている。
めに、この発明の半導体装置にあっては、ベリードコン
タクト部と、このベリードコンタクト部上を被う層間絶
縁膜と、この層間絶縁膜を介して、前記ベリードコンタ
クト部に近接して設けられた配線と、前記ベリードコン
タクト部の上部に、前記層間絶縁膜を介して設けられた
ダミー配線とから構成されている。
【０００９】また、この発明の半導体装置にあっては、
コンタクト部などが形成された、絶縁膜の段差の厳しい
部分の近傍に設けられた配線と、前記絶縁膜の段差の厳
しい部分の上部に設けられたダミー配線とから構成され
ている。
コンタクト部などが形成された、絶縁膜の段差の厳しい
部分の近傍に設けられた配線と、前記絶縁膜の段差の厳
しい部分の上部に設けられたダミー配線とから構成され
ている。
【００１０】この発明の半導体装置によれば、段差の厳
しい部分での露光時の光散乱を軽減できるようになる。
これにより、光散乱によって配線の一部が余計にエッチ
ングされるのを防ぐことが可能となるものである。
しい部分での露光時の光散乱を軽減できるようになる。
これにより、光散乱によって配線の一部が余計にエッチ
ングされるのを防ぐことが可能となるものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は本発明の実施の一形態にかかる、半
導体メモリのコア部のパターン平面図、図２、図３
（ａ）は同要部のパターン平面図、図３（ｂ）は同図
（ａ）の側面図であるが、これらは前記従来例と対応さ
せた場合の例であるから、対応個所に同一符号を付して
説明を省略し、特徴とする点の説明を行う。図１の半導
体メモリのコア部は、ワード線を選択するローデコーダ
１０と、ビット線を選択するカラムデコーダ１１と、メ
モリセルアレイ１〜５と、セルアレイの外周に配置され
たダミーパターン４１1 〜４１5 及び内部のダミーパタ
ーン４１10は、セルアレイとパターンレイアウト（材質
を含む）が同一条件となるようにしてあるが、電気的に
アクティブな状態にないもの（フローティングまたは固
定電位）である。また各セルアレイ間には、図５の場合
と同様にワード線遅延を少なくするための、ポリシリコ
ンワード線と該線上のＡｌ配線の接地部（コンタクト
部）６〜９が設けられている。
導体メモリのコア部のパターン平面図、図２、図３
（ａ）は同要部のパターン平面図、図３（ｂ）は同図
（ａ）の側面図であるが、これらは前記従来例と対応さ
せた場合の例であるから、対応個所に同一符号を付して
説明を省略し、特徴とする点の説明を行う。図１の半導
体メモリのコア部は、ワード線を選択するローデコーダ
１０と、ビット線を選択するカラムデコーダ１１と、メ
モリセルアレイ１〜５と、セルアレイの外周に配置され
たダミーパターン４１1 〜４１5 及び内部のダミーパタ
ーン４１10は、セルアレイとパターンレイアウト（材質
を含む）が同一条件となるようにしてあるが、電気的に
アクティブな状態にないもの（フローティングまたは固
定電位）である。また各セルアレイ間には、図５の場合
と同様にワード線遅延を少なくするための、ポリシリコ
ンワード線と該線上のＡｌ配線の接地部（コンタクト
部）６〜９が設けられている。
【００１３】このような構成においてパターニングを行
うと、セルアレイの外周と内部にダミーパターンが配置
されていることにより、実際に動作を行うセルアレイ１
〜５は、全て同一条件下（上下左右に同一繰り返しパタ
ーン４１1 〜４１5 ，４１10）にてパターニングでき
る。例えば図２において、ダミーパターン５１により、
配線２１1 ，２１2 間、２１2 ，５１間が同一条件とな
るので、配線２１1 ，２１2 を同じ幅に形成できる。ま
た図３において、ベリードコンタクト３２上のダミー配
線６１上の例えばレジストにより、図７（ｂ）の如き光
散乱が防止できるため、同図（ａ）の如きＡｌ配線３１
の細りを防止できる。
うと、セルアレイの外周と内部にダミーパターンが配置
されていることにより、実際に動作を行うセルアレイ１
〜５は、全て同一条件下（上下左右に同一繰り返しパタ
ーン４１1 〜４１5 ，４１10）にてパターニングでき
る。例えば図２において、ダミーパターン５１により、
配線２１1 ，２１2 間、２１2 ，５１間が同一条件とな
るので、配線２１1 ，２１2 を同じ幅に形成できる。ま
た図３において、ベリードコンタクト３２上のダミー配
線６１上の例えばレジストにより、図７（ｂ）の如き光
散乱が防止できるため、同図（ａ）の如きＡｌ配線３１
の細りを防止できる。
【００１４】また図４において７１1 〜７１3 はベリー
ドコンタクトを構成するポリシリコン配線で、７１1 は
実配線、７１2 ，７１3 はダミー配線であるが、ベリー
ドコンタクトの実配線７１1 に隣接してダミーのベリー
ドコンタクト配線７１2 ，７１3 を設けたため、酸化膜
７２を平坦に形成できる。これは図７（ｂ）の段差構造
と比較すれば、いかに図４の構造が優れているかが分か
る。
ドコンタクトを構成するポリシリコン配線で、７１1 は
実配線、７１2 ，７１3 はダミー配線であるが、ベリー
ドコンタクトの実配線７１1 に隣接してダミーのベリー
ドコンタクト配線７１2 ，７１3 を設けたため、酸化膜
７２を平坦に形成できる。これは図７（ｂ）の段差構造
と比較すれば、いかに図４の構造が優れているかが分か
る。
【００１５】なお本発明は上記の形態に限らず種々の応
用が可能である。例えば本発明においては、規則、不規
則両パターン領域の材質は、Ａｌなどの配線金属、ポリ
シリコン、ポリサイド、ベリードコンタクト部等を用い
ることができる。
用が可能である。例えば本発明においては、規則、不規
則両パターン領域の材質は、Ａｌなどの配線金属、ポリ
シリコン、ポリサイド、ベリードコンタクト部等を用い
ることができる。
【００１６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造装置やプロセスの変更なしに、コンタクト部な
どの段差の厳しい部分の近くにある配線が部分的に細る
のを防止することが可能な半導体装置を提供できる。
ば、製造装置やプロセスの変更なしに、コンタクト部な
どの段差の厳しい部分の近くにある配線が部分的に細る
のを防止することが可能な半導体装置を提供できる。
【図１】この発明の実施の一形態にかかる、半導体メモ
リのコア部を概略的に示すパターン平面図。
リのコア部を概略的に示すパターン平面図。
【図２】同じく、要部のパターン平面図。
【図３】同じく、要部のパターン概略図。
【図４】本発明の実施の他の形態にかかる、要部のパタ
ーン断面図。
ーン断面図。
【図５】従来技術とその問題点を説明するために、半導
体メモリのコア部を概略的に示すパターン平面図。
体メモリのコア部を概略的に示すパターン平面図。
【図６】同じく、従来における要部のパターン平面図。
【図７】同じく、従来における要部のパターン概略図。
１〜５…メモリセルアレイ ６〜９…ワード線と金属配線との接地部 １０…ローデコーダ １１…カラムデコーダ ２１1 ，２１2 ，３１…Ａｌ配線 ３２…ベリードコンタクト ４１1 〜４１5 ，４１10，５１…ダミーパターン ６１…ダミー配線 ７１1 …実配線 ７１2 ，７１3 …ダミーのベリードコンタクト配線 ７２…酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】 ベリードコンタクト部と、 このベリードコンタクト部上を被う層間絶縁膜と、 この層間絶縁膜を介して、前記ベリードコンタクト部に
近接して設けられた配線と、 前記ベリードコンタクト部の上部に、前記層間絶縁膜を
介して設けられたダミー配線とを具備したことを特徴と
する半導体装置。 - 【請求項２】 コンタクト部などが形成された、絶縁膜
の段差の厳しい部分の近傍に設けられた配線と、 前記絶縁膜の段差の厳しい部分の上部に設けられたダミ
ー配線とを具備したことを特徴とする半導体装置。 - 【請求項３】 前記ダミー配線は、電気的に一定の電位
に固定されていることを特徴とする請求項１または２の
いずれかに記載の半導体装置。 - 【請求項４】 前記配線は、半導体メモリにおけるロー
デコーダ、カラムデコーダ、メモリセルアレイを有する
コア部の、前記メモリセルアレイの規則的なパターン領
域の最も端に形成されたビット線であることを特徴とす
る請求項１または２のいずれかに記載の半導体装置。 - 【請求項５】 前記コンタクト部は、半導体メモリのコ
ア部における、ワード線と、このワード線のＣＲによる
遅延を小さくするために、前記ワード線上に、そのワー
ド線に沿わせて走らせた金属配線とを接続するものであ
ることを特徴とする請求項１または２のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09088390A JP3093674B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09088390A JP3093674B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288438A Division JPH0828467B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11020000A Division JPH11265891A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050706A true JPH1050706A (ja) | 1998-02-20 |
| JP3093674B2 JP3093674B2 (ja) | 2000-10-03 |
Family
ID=13941477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09088390A Expired - Fee Related JP3093674B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093674B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243837A (ja) * | 1999-02-19 | 2000-09-08 | Infineon Technologies Ag | 半導体集積回路装置 |
-
1997
- 1997-04-07 JP JP09088390A patent/JP3093674B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243837A (ja) * | 1999-02-19 | 2000-09-08 | Infineon Technologies Ag | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3093674B2 (ja) | 2000-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
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