JPH09139384A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09139384A JPH09139384A JP7296552A JP29655295A JPH09139384A JP H09139384 A JPH09139384 A JP H09139384A JP 7296552 A JP7296552 A JP 7296552A JP 29655295 A JP29655295 A JP 29655295A JP H09139384 A JPH09139384 A JP H09139384A
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- wiring
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- wiring pattern
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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Abstract
(57)【要約】
【課題】 配線パターンを覆う絶縁膜が複数の異なる絶
縁膜で形成されると、熱処理時に絶縁膜間の収縮率の相
違によって応力が発生し、特に配線パターンが繰り返し
配設されている領域の端部において配線パターンがシフ
トされ、電気的なショートが生じることがある。 【解決手段】 繰り返し配設領域の端部の外側に、配線
パターン６Ａ〜６Ｃと同層にダミーパターン６Ｄ，６Ｅ
を配設する。繰り返し領域の端部の配線パターン６Ｃ
が、ダミーパターンによって端部の状態ではなくなり、
シリコン酸化膜７とＴＥＯＳＢＰＳＧ膜８との熱収縮率
の差によって生じる応力が配線パターン６Ｃ等に加わる
ことが緩和され、配線パターン６Ｃのシフトが防止さ
れ、電気的なショートが防止される。
縁膜で形成されると、熱処理時に絶縁膜間の収縮率の相
違によって応力が発生し、特に配線パターンが繰り返し
配設されている領域の端部において配線パターンがシフ
トされ、電気的なショートが生じることがある。 【解決手段】 繰り返し配設領域の端部の外側に、配線
パターン６Ａ〜６Ｃと同層にダミーパターン６Ｄ，６Ｅ
を配設する。繰り返し領域の端部の配線パターン６Ｃ
が、ダミーパターンによって端部の状態ではなくなり、
シリコン酸化膜７とＴＥＯＳＢＰＳＧ膜８との熱収縮率
の差によって生じる応力が配線パターン６Ｃ等に加わる
ことが緩和され、配線パターン６Ｃのシフトが防止さ
れ、電気的なショートが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に配線層上に異なる層間絶縁膜が積層形成され、かつ
配線繰り返し領域に隣接して配線パターンが存在しない
周辺領域を有する半導体装置に関する。
特に配線層上に異なる層間絶縁膜が積層形成され、かつ
配線繰り返し領域に隣接して配線パターンが存在しない
周辺領域を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、配線層パターンを覆う層
間絶縁膜を形成しているが、場合によってはこの層間絶
縁膜を積層した異なる絶縁膜で構成することがある。例
えば、素子パターンや配線パターンの微細化に伴って製
造歩留りが低下されている半導体記憶装置の分野では、
不良メモリセル、不良行または不良列を予備エレメント
で置換する冗長構成が採用されている。一般に、これら
不良メモリセルを予備エレメントに置換する際は、ヒュ
ーズをレーザ光等により溶断して回路接続を変更するこ
とで行われる。このヒューズを下層配線層にて形成する
場合、ヒューズ上に厚い絶縁膜が存在すると、レーザ光
のエネルギが絶縁膜で吸収されてヒューズを完全に溶断
することが困難になる。一方、ヒューズが露呈されてい
ると、溶断は容易であるがデバイス内に侵入された水分
によってヒューズが短絡され、信頼性が低下されること
になる。
間絶縁膜を形成しているが、場合によってはこの層間絶
縁膜を積層した異なる絶縁膜で構成することがある。例
えば、素子パターンや配線パターンの微細化に伴って製
造歩留りが低下されている半導体記憶装置の分野では、
不良メモリセル、不良行または不良列を予備エレメント
で置換する冗長構成が採用されている。一般に、これら
不良メモリセルを予備エレメントに置換する際は、ヒュ
ーズをレーザ光等により溶断して回路接続を変更するこ
とで行われる。このヒューズを下層配線層にて形成する
場合、ヒューズ上に厚い絶縁膜が存在すると、レーザ光
のエネルギが絶縁膜で吸収されてヒューズを完全に溶断
することが困難になる。一方、ヒューズが露呈されてい
ると、溶断は容易であるがデバイス内に侵入された水分
によってヒューズが短絡され、信頼性が低下されること
になる。
【０００３】このため、ヒューズ上には適当な厚さの絶
縁膜を形成することが好ましく、１０００Å程度の厚さ
に設定管理している。そして、この膜厚の管理を容易に
するために、従来ではヒューズ上の絶縁膜を２層に形成
している。すなわち、図３はその一例を示す断面図であ
り、シリコン基板１上に不純物領域２、素子分離酸化膜
３、ゲート酸化膜４ａ、ゲート電極４ｂを形成してトラ
ンジスタを形成した後、ＴＥＯＳ（テトラエトキシラ
ン）ＢＰＳＧ膜５を形成して平坦化を目的とした熱処理
を行う。その後、ＴＥＯＳＢＰＳＧ膜５上に下層配線層
となるタングステンシリサイド膜を２０００Å程度形成
し、所定の形状に加工して下層配線６の一部で構成され
るヒューズ６Ｘを形成する。
縁膜を形成することが好ましく、１０００Å程度の厚さ
に設定管理している。そして、この膜厚の管理を容易に
するために、従来ではヒューズ上の絶縁膜を２層に形成
している。すなわち、図３はその一例を示す断面図であ
り、シリコン基板１上に不純物領域２、素子分離酸化膜
３、ゲート酸化膜４ａ、ゲート電極４ｂを形成してトラ
ンジスタを形成した後、ＴＥＯＳ（テトラエトキシラ
ン）ＢＰＳＧ膜５を形成して平坦化を目的とした熱処理
を行う。その後、ＴＥＯＳＢＰＳＧ膜５上に下層配線層
となるタングステンシリサイド膜を２０００Å程度形成
し、所定の形状に加工して下層配線６の一部で構成され
るヒューズ６Ｘを形成する。
【０００４】続いて、シリコン酸化膜７を１５００Å程
度形成し、その上にＴＥＯＳＢＰＳＧ膜８を５０００Å
程度形成し、積層構造の層間絶縁膜を形成する。さら
に、表面のリフローを目的とした熱処理を行った後、必
要に応じて上層配線層と下地或いは下層配線層とを接続
するためのコンタクト孔を公知のフォトリソグラフィ技
術により開口し、このコンタクト孔を含む領域にアルミ
ニウム配線層を９０００Å程度形成し、上層配線層９を
形成する。さらに、耐湿性向上を目的とした保護膜１０
を全面に形成し、図外のアルミニウムパッド上の保護膜
を開口するエッチング工程において、前記ヒューズ６Ｘ
上の絶縁膜をエッチングして開口部１１を開設する。
度形成し、その上にＴＥＯＳＢＰＳＧ膜８を５０００Å
程度形成し、積層構造の層間絶縁膜を形成する。さら
に、表面のリフローを目的とした熱処理を行った後、必
要に応じて上層配線層と下地或いは下層配線層とを接続
するためのコンタクト孔を公知のフォトリソグラフィ技
術により開口し、このコンタクト孔を含む領域にアルミ
ニウム配線層を９０００Å程度形成し、上層配線層９を
形成する。さらに、耐湿性向上を目的とした保護膜１０
を全面に形成し、図外のアルミニウムパッド上の保護膜
を開口するエッチング工程において、前記ヒューズ６Ｘ
上の絶縁膜をエッチングして開口部１１を開設する。
【０００５】この開口部１１の開設においては、ＴＥＯ
ＳＢＰＳＧ膜８のエッチングレートが６００〜７００Å
／分であり、シリコン酸化膜７のエッチングレートが４
００〜５００Å／分であるため、仮にエッチング時間が
少し長すぎた場合でも、シリコン酸化膜７が一種のスト
ッパとして機能するため、ヒューズ６Ｘ上の膜厚を容易
に管理することができ、ヒューズ６Ｘの露呈を防ぐ一方
でレーザ光によるヒューズの溶断を容易なものとする。
ＳＢＰＳＧ膜８のエッチングレートが６００〜７００Å
／分であり、シリコン酸化膜７のエッチングレートが４
００〜５００Å／分であるため、仮にエッチング時間が
少し長すぎた場合でも、シリコン酸化膜７が一種のスト
ッパとして機能するため、ヒューズ６Ｘ上の膜厚を容易
に管理することができ、ヒューズ６Ｘの露呈を防ぐ一方
でレーザ光によるヒューズの溶断を容易なものとする。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体記憶装置では、そのリフロー時の熱処理工程
において、ＴＥＯＳＢＰＳＧ膜８とシリコン酸化膜７と
の熱収縮率の相違等により、シリコン酸化膜７が熱収縮
され、この収縮力によって下層配線層６に応力が働き、
下層配線層が平面方向に移動され、隣接する配線層、例
えばコンタクト孔に近接ないし接触して電気的に短絡さ
れてしまうことがある。特に、このような現象は、メモ
リセル領域に隣接する形でセンスアンプやレジスタ部、
デコーダ部が設けられている半導体記憶装置において、
メモリセル領域の端部、すなわち同様な形状のパターン
が繰り返し設けられている領域の端部で発生し易いもの
となっている。
うな半導体記憶装置では、そのリフロー時の熱処理工程
において、ＴＥＯＳＢＰＳＧ膜８とシリコン酸化膜７と
の熱収縮率の相違等により、シリコン酸化膜７が熱収縮
され、この収縮力によって下層配線層６に応力が働き、
下層配線層が平面方向に移動され、隣接する配線層、例
えばコンタクト孔に近接ないし接触して電気的に短絡さ
れてしまうことがある。特に、このような現象は、メモ
リセル領域に隣接する形でセンスアンプやレジスタ部、
デコーダ部が設けられている半導体記憶装置において、
メモリセル領域の端部、すなわち同様な形状のパターン
が繰り返し設けられている領域の端部で発生し易いもの
となっている。
【０００７】発明者の検討によれば、繰り返しパターン
の端部ほど応力によるシフト量が大きく、１５本程度の
パターンが繰り返されているパターン領域の内側ではシ
フトは殆ど発生されないが、この繰り返しパターンの端
部ではシフト量が大きく、しかも細長いパターンほどシ
フトし易いことが判明した。この理由としては、繰り返
しパターン領域の外側には、応力を緩和する機能を有す
るパターンの存在しない領域が広がっているため、発生
した応力が直接に端部のパターンに作用してシフトさせ
ているためと考えられている。そして、この端部のパタ
ーンがシフトすることにより順次応力が緩和され、端部
から内部に進むにつれて次第にシフト量が減少して行く
ものと考えられる。
の端部ほど応力によるシフト量が大きく、１５本程度の
パターンが繰り返されているパターン領域の内側ではシ
フトは殆ど発生されないが、この繰り返しパターンの端
部ではシフト量が大きく、しかも細長いパターンほどシ
フトし易いことが判明した。この理由としては、繰り返
しパターン領域の外側には、応力を緩和する機能を有す
るパターンの存在しない領域が広がっているため、発生
した応力が直接に端部のパターンに作用してシフトさせ
ているためと考えられている。そして、この端部のパタ
ーンがシフトすることにより順次応力が緩和され、端部
から内部に進むにつれて次第にシフト量が減少して行く
ものと考えられる。
【０００８】また、繰り返しパターン領域では、コンタ
クト孔により上下の配線層や下地が接続されており、こ
のコンタクト孔パターンを下地に固定する役割を果たし
ている。しかし、コンタクト孔の間隔が大きいと、その
間の部分ではシフトが発生し、そのシフト量はコンタク
ト孔からの距離に応じて増大すると考えられる。このた
め、一般にはコンタクト孔が存在しない部分が長くなる
細長いパターンほどシフトし易いものと考えられる。
クト孔により上下の配線層や下地が接続されており、こ
のコンタクト孔パターンを下地に固定する役割を果たし
ている。しかし、コンタクト孔の間隔が大きいと、その
間の部分ではシフトが発生し、そのシフト量はコンタク
ト孔からの距離に応じて増大すると考えられる。このた
め、一般にはコンタクト孔が存在しない部分が長くなる
細長いパターンほどシフトし易いものと考えられる。
【０００９】図４は繰り返し領域の一例の平面図、図５
はそのＢＢ線断面図である。トランジスタの上にタング
ステンシリサイドで細長い配線パターン６Ａ〜６Ｃが設
けられている。これら配線には下地に固定されるような
コンタクト孔は設けられてはいない。また、図の左側が
繰り返し領域であり、配線パターン６Ｃが繰り返し領域
の端部に位置する配線となる。そして、この配線パター
ン６Ｃの右側に同層のパターンの無い広い領域が広がっ
ている。また、配線パターン６Ｂ，６Ｃの間には、不純
物領域２に接続される上層のアルミニウム配線９で構成
されるコンタクト孔が設けられている。
はそのＢＢ線断面図である。トランジスタの上にタング
ステンシリサイドで細長い配線パターン６Ａ〜６Ｃが設
けられている。これら配線には下地に固定されるような
コンタクト孔は設けられてはいない。また、図の左側が
繰り返し領域であり、配線パターン６Ｃが繰り返し領域
の端部に位置する配線となる。そして、この配線パター
ン６Ｃの右側に同層のパターンの無い広い領域が広がっ
ている。また、配線パターン６Ｂ，６Ｃの間には、不純
物領域２に接続される上層のアルミニウム配線９で構成
されるコンタクト孔が設けられている。
【００１０】このような半導体装置において、応力によ
り配線パターンがシフトした状態を図６に示す。同図に
おいては、配線パターン６Ｂ，６Ｃが右方向にシフトし
ている。この結果、配線パターン６Ｂがコンタクト孔９
に極めて接近し、場合によってはショートしてしまう。
り配線パターンがシフトした状態を図６に示す。同図に
おいては、配線パターン６Ｂ，６Ｃが右方向にシフトし
ている。この結果、配線パターン６Ｂがコンタクト孔９
に極めて接近し、場合によってはショートしてしまう。
【００１１】このような応力による配線パターンのシフ
トを防止するために、下地の絶縁膜に意図的に溝を設
け、配線の一部をこの溝内に侵入させることで配線を固
定する技術がある。例えば、特開平４−３４８０５４号
公報に記載されているものは、図７（ａ）の平面図、
（ｂ）のＣＣ線断面図に示すように、シリコン基板２１
のフィールド酸化膜２２上に形成したＢＰＳＧ膜２３に
コンタクト開孔技術を用いて溝２４を堀り、その上に配
線層２５を設けている。この配線層２５はその下面の一
部が溝２４内に侵入しているため、その位置を固定する
ことが可能である。
トを防止するために、下地の絶縁膜に意図的に溝を設
け、配線の一部をこの溝内に侵入させることで配線を固
定する技術がある。例えば、特開平４−３４８０５４号
公報に記載されているものは、図７（ａ）の平面図、
（ｂ）のＣＣ線断面図に示すように、シリコン基板２１
のフィールド酸化膜２２上に形成したＢＰＳＧ膜２３に
コンタクト開孔技術を用いて溝２４を堀り、その上に配
線層２５を設けている。この配線層２５はその下面の一
部が溝２４内に侵入しているため、その位置を固定する
ことが可能である。
【００１２】しかしながら、この技術では、溝２４を形
成する箇所の下層に下層配線層２６等が存在している
と、この下層配線層２６に配線層２５がショートされ易
くなるため、溝２４の下側にはトランジスタ等の素子を
形成することが困難になる。特に、前記したセンスアン
プやレジスタ部、デコーダ部では素子が非常に密に配置
されているため、このような箇所に溝を形成することは
半導体記憶装置の集積度を著しく低下させてしまうこと
になる。
成する箇所の下層に下層配線層２６等が存在している
と、この下層配線層２６に配線層２５がショートされ易
くなるため、溝２４の下側にはトランジスタ等の素子を
形成することが困難になる。特に、前記したセンスアン
プやレジスタ部、デコーダ部では素子が非常に密に配置
されているため、このような箇所に溝を形成することは
半導体記憶装置の集積度を著しく低下させてしまうこと
になる。
【００１３】本発明の目的は、配線パターンの繰り返し
領域の端部における配線パターンのシフトを防止して、
配線パターンのショート等の不具合を防止することが可
能な半導体装置を提供することにある。
領域の端部における配線パターンのシフトを防止して、
配線パターンのショート等の不具合を防止することが可
能な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、繰り返し配列
された配線パターンが複数の絶縁膜で被覆されている半
導体装置において、配線パターンの繰り返し領域の端部
に隣接する領域に、配線パターンと同層のダミーパター
ンを備えることを特徴とする。特に、本発明は複数の絶
縁膜が、シリコン酸化膜とＴＥＯＳＢＰＳＧ膜との積層
膜で構成されている半導体装置に有効である。また、ダ
ミーパターンは、配線パターンと同じ配線材料で形成さ
れることが好ましい。
された配線パターンが複数の絶縁膜で被覆されている半
導体装置において、配線パターンの繰り返し領域の端部
に隣接する領域に、配線パターンと同層のダミーパター
ンを備えることを特徴とする。特に、本発明は複数の絶
縁膜が、シリコン酸化膜とＴＥＯＳＢＰＳＧ膜との積層
膜で構成されている半導体装置に有効である。また、ダ
ミーパターンは、配線パターンと同じ配線材料で形成さ
れることが好ましい。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態の平面図
であり、図２はそのＡＡ線断面図である。これらの図に
おいて、シリコン基板１上に素子分離酸化膜３を形成し
て素子領域を画成し、この素子領域にはゲート酸化膜と
ポリシリコンを堆積し、これらを選択エッチングするこ
とでゲート酸化膜４ａとゲート電極４ｂを形成する。ま
た、このゲート電極４ｂを利用してシリコン基板１に不
純物を導入することでソース・ドレイン領域としての不
純物領域２を形成し、これによりトランジスタを形成す
る。
参照して説明する。図１は本発明の一実施形態の平面図
であり、図２はそのＡＡ線断面図である。これらの図に
おいて、シリコン基板１上に素子分離酸化膜３を形成し
て素子領域を画成し、この素子領域にはゲート酸化膜と
ポリシリコンを堆積し、これらを選択エッチングするこ
とでゲート酸化膜４ａとゲート電極４ｂを形成する。ま
た、このゲート電極４ｂを利用してシリコン基板１に不
純物を導入することでソース・ドレイン領域としての不
純物領域２を形成し、これによりトランジスタを形成す
る。
【００１６】しかる上で、全面にＴＥＯＳＢＰＳＧ膜５
を形成して平坦化を目的とした熱処理を行い、その後、
ＴＥＯＳＢＰＳＧ膜５上に下層配線層となるタングステ
ンシリサイド膜を２０００Å程度形成し、所定の形状に
加工して下層配線６で構成される配線パターン６Ａ〜６
Ｃ及びヒューズ６Ｘを形成する。続いて、シリコン酸化
膜７を１５００Å程度形成し、その上にＴＥＯＳＢＰＳ
Ｇ膜８を５０００Å程度形成し、積層構造の層間絶縁膜
を形成する。さらに、表面のリフローを目的とした熱処
理を行った後、必要な箇所に上層配線層と下地或いは下
層配線層とを接続するためのコンタクト孔を公知のフォ
トリソグラフィ技術により開口し、このコンタクト孔を
含む領域にアルミニウム配線層を９０００Å程度形成
し、上層配線層９を形成する。さらに、耐湿性向上を目
的とした保護膜１０を全面に形成する。
を形成して平坦化を目的とした熱処理を行い、その後、
ＴＥＯＳＢＰＳＧ膜５上に下層配線層となるタングステ
ンシリサイド膜を２０００Å程度形成し、所定の形状に
加工して下層配線６で構成される配線パターン６Ａ〜６
Ｃ及びヒューズ６Ｘを形成する。続いて、シリコン酸化
膜７を１５００Å程度形成し、その上にＴＥＯＳＢＰＳ
Ｇ膜８を５０００Å程度形成し、積層構造の層間絶縁膜
を形成する。さらに、表面のリフローを目的とした熱処
理を行った後、必要な箇所に上層配線層と下地或いは下
層配線層とを接続するためのコンタクト孔を公知のフォ
トリソグラフィ技術により開口し、このコンタクト孔を
含む領域にアルミニウム配線層を９０００Å程度形成
し、上層配線層９を形成する。さらに、耐湿性向上を目
的とした保護膜１０を全面に形成する。
【００１７】そして、図３に示したように、図外のアル
ミニウムパッド上の保護膜を開口するエッチング工程に
おいて、前記ヒューズ６Ｘ上の保護膜１０を選択エッチ
ングし、さらにその直下のＴＥＯＳＢＰＳＧ膜８を選択
的に所要深さまでエッチングして開口を開設し、ヒュー
ズ溶断用の開口部１１として構成する。
ミニウムパッド上の保護膜を開口するエッチング工程に
おいて、前記ヒューズ６Ｘ上の保護膜１０を選択エッチ
ングし、さらにその直下のＴＥＯＳＢＰＳＧ膜８を選択
的に所要深さまでエッチングして開口を開設し、ヒュー
ズ溶断用の開口部１１として構成する。
【００１８】このような半導体装置において、前記ヒュ
ーズ６Ｘを形成したタングステンシリサイドからなる下
層配線は、本来は図４に示したような配線パターン６Ａ
〜６Ｃで構成されるが、ここでは同じタングステンシリ
サイドを利用して繰り返し領域の端部の外側に広がる周
辺領域に、実際の回路動作とは無関係な配線パターン６
Ｄ，６Ｅをダミーパターンとして形成配置している。こ
の実施形態では、これらダミーパターン６Ｄ，６Ｅは、
前記下層配線パターン６Ａ〜６Ｃと同じ幅寸法で、しか
も平行に配置している。
ーズ６Ｘを形成したタングステンシリサイドからなる下
層配線は、本来は図４に示したような配線パターン６Ａ
〜６Ｃで構成されるが、ここでは同じタングステンシリ
サイドを利用して繰り返し領域の端部の外側に広がる周
辺領域に、実際の回路動作とは無関係な配線パターン６
Ｄ，６Ｅをダミーパターンとして形成配置している。こ
の実施形態では、これらダミーパターン６Ｄ，６Ｅは、
前記下層配線パターン６Ａ〜６Ｃと同じ幅寸法で、しか
も平行に配置している。
【００１９】したがって、この構成によれば、前記した
上層配線等の形成に際してのリフロー時の熱処理工程に
おいて、シリコン酸化膜７の熱収縮によって下層配線層
６に応力が作用しようとするが、本来の配線パターン、
特に繰り返し領域の端部に位置される配線パターン６Ｃ
には、これに隣接してダミーパターン６Ｄ，６Ｅが配設
されるため、前記したような繰り返し領域の端部の配線
パターン６Ｃは、繰り返し領域の端部ではない状態とな
り、この端部において生じ易い配線パターンのシフトが
防止される。これは、ダミーパターン６Ｄ，６Ｅを設け
ることによって、繰り返しパターン領域の外側には、応
力を緩和する機能を有するパターンの存在しない領域が
形成されることが解消されるためであり、これにより配
線パターン６Ａ〜６Ｃに加えられる応力は均一な状態で
緩和され、シフトの発生が抑制されることになる。
上層配線等の形成に際してのリフロー時の熱処理工程に
おいて、シリコン酸化膜７の熱収縮によって下層配線層
６に応力が作用しようとするが、本来の配線パターン、
特に繰り返し領域の端部に位置される配線パターン６Ｃ
には、これに隣接してダミーパターン６Ｄ，６Ｅが配設
されるため、前記したような繰り返し領域の端部の配線
パターン６Ｃは、繰り返し領域の端部ではない状態とな
り、この端部において生じ易い配線パターンのシフトが
防止される。これは、ダミーパターン６Ｄ，６Ｅを設け
ることによって、繰り返しパターン領域の外側には、応
力を緩和する機能を有するパターンの存在しない領域が
形成されることが解消されるためであり、これにより配
線パターン６Ａ〜６Ｃに加えられる応力は均一な状態で
緩和され、シフトの発生が抑制されることになる。
【００２０】なお、ダミーパターン６Ｄ，６Ｅによる応
力緩和の効果は、ダミーパターン自体をシフトさせて応
力を吸収させることによりさらに高いものとなるため、
ダミーパターン６Ｄ，６Ｅは可及的に細幅に形成するこ
とが好ましい。特に、幅寸法と長さ寸法の比を１：２０
以上にすれば、その効果はより有効なものとなる。ま
た、この実施形態では、ダミーパターンを２本配設した
例であるが、この数に限られるものではなく、必要に応
じて設定できる。ただ、本発明者が確認したところで
は、繰り返し領域では配線パターンが１５本並列された
内側位置ではシフトが殆ど生じていないところから、ダ
ミーパターンも１５本程度、好ましくは２０本程度を配
置すれば、殆ど完全にシフトを防止することができる。
さらに、ダミーパターンは配線パターンとは異なる配線
材料で形成することも可能であるが、応力緩和効果を高
めるためには、同じ配線材料で形成することが好まし
い。
力緩和の効果は、ダミーパターン自体をシフトさせて応
力を吸収させることによりさらに高いものとなるため、
ダミーパターン６Ｄ，６Ｅは可及的に細幅に形成するこ
とが好ましい。特に、幅寸法と長さ寸法の比を１：２０
以上にすれば、その効果はより有効なものとなる。ま
た、この実施形態では、ダミーパターンを２本配設した
例であるが、この数に限られるものではなく、必要に応
じて設定できる。ただ、本発明者が確認したところで
は、繰り返し領域では配線パターンが１５本並列された
内側位置ではシフトが殆ど生じていないところから、ダ
ミーパターンも１５本程度、好ましくは２０本程度を配
置すれば、殆ど完全にシフトを防止することができる。
さらに、ダミーパターンは配線パターンとは異なる配線
材料で形成することも可能であるが、応力緩和効果を高
めるためには、同じ配線材料で形成することが好まし
い。
【００２１】また、ダミーパターンは、基本的には繰り
返し領域端部の外側に広がる周辺領域を埋めるかたちで
設ければよいため、同層の配線パターンが配置されてい
る場合にはその部分を避けた領域に配置すればよい。さ
らに、このダミーパターンが隣接する配線パターンに対
してノイズ等のような回路上の影響をおよぼすことを防
ぐ目的で、ダミーパターンに何らかの電位、例えば電源
電位の１／２の電位や接地電位等を供給してもよい。ま
た、本発明は前記実施形態で示したヒューズを有する半
導体記憶装置に限られるものではなく、一般の半導体装
置に適用することも可能である。
返し領域端部の外側に広がる周辺領域を埋めるかたちで
設ければよいため、同層の配線パターンが配置されてい
る場合にはその部分を避けた領域に配置すればよい。さ
らに、このダミーパターンが隣接する配線パターンに対
してノイズ等のような回路上の影響をおよぼすことを防
ぐ目的で、ダミーパターンに何らかの電位、例えば電源
電位の１／２の電位や接地電位等を供給してもよい。ま
た、本発明は前記実施形態で示したヒューズを有する半
導体記憶装置に限られるものではなく、一般の半導体装
置に適用することも可能である。
【００２２】なお、半導体装置にダミーパターンを設け
る技術として、例えば特開昭６１−１９４７７１号公報
に提案されたものがあるが、これは、半導体装置のメモ
リセル領域とこれに隣接する領域との間に生じる表面段
差を緩和するために隣接する領域にダミーパターンを形
成してその平坦化を図るものであり、本発明のように応
力の緩和を目的としたものではない。また、米国特許第
５２５１１６８号等には、メモリセル領域の外周を囲む
ようにダミーメモリセルを配置したものであるが、これ
はメモリセル領域外からの影響によるメモリセルのリー
クを防止するものであり、本発明のように応力の緩和を
目的としているものではない。
る技術として、例えば特開昭６１−１９４７７１号公報
に提案されたものがあるが、これは、半導体装置のメモ
リセル領域とこれに隣接する領域との間に生じる表面段
差を緩和するために隣接する領域にダミーパターンを形
成してその平坦化を図るものであり、本発明のように応
力の緩和を目的としたものではない。また、米国特許第
５２５１１６８号等には、メモリセル領域の外周を囲む
ようにダミーメモリセルを配置したものであるが、これ
はメモリセル領域外からの影響によるメモリセルのリー
クを防止するものであり、本発明のように応力の緩和を
目的としているものではない。
【００２３】
【発明の効果】以上説明したように本発明は、繰り返し
配列された配線パターンが複数の絶縁膜で被覆されてい
る半導体装置において、配線パターンの繰り返し領域の
端部に隣接する領域に、配線パターンと同層のダミーパ
ターンを設けていることにより、リフロー時に絶縁膜に
生じる熱収縮によって配線パターンに加えられる応力を
ダミーパターンによって緩和することができ、配線パタ
ーンのシフトを防止して半導体装置における電気的なシ
ョートの発生を未然に防止し、半導体装置の信頼性を向
上することができる効果が得られる。
配列された配線パターンが複数の絶縁膜で被覆されてい
る半導体装置において、配線パターンの繰り返し領域の
端部に隣接する領域に、配線パターンと同層のダミーパ
ターンを設けていることにより、リフロー時に絶縁膜に
生じる熱収縮によって配線パターンに加えられる応力を
ダミーパターンによって緩和することができ、配線パタ
ーンのシフトを防止して半導体装置における電気的なシ
ョートの発生を未然に防止し、半導体装置の信頼性を向
上することができる効果が得られる。
【図１】本発明の一実施形態の平面レイアウト図であ
る。
る。
【図２】図１のＡＡ線断面図である。
【図３】ヒューズを有する半導体記憶装置の断面図であ
る。
る。
【図４】図３の半導体記憶装置の平面レイアウト図であ
る。
る。
【図５】図４のＢＢ線断面図である。
【図６】図４の半導体記憶装置における不具合を説明す
るための図５と同じ断面図である。
るための図５と同じ断面図である。
【図７】従来の改善された半導体装置の平面レイアウト
図とそのＣＣ線断面図である。
図とそのＣＣ線断面図である。
１ シリコン基板 ４ｂ ゲート電極 ５ ＴＥＯＳＢＰＳＧ膜 ６ 下層配線 ６Ａ〜６Ｃ 配線パターン ６Ｄ，６Ｅ ダミーパターン ６Ｘ ヒューズ ７ シリコン酸化膜 ８ ＴＥＯＳＢＰＳＧ膜 ９ 上層配線 １０ 保護膜 １１ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ
Claims (5)
- 【請求項１】 半導体基板上に複数本の配線パターンが
繰り返し配列され、かつこれら配線パターンが複数の絶
縁膜で被覆されてなる半導体装置において、前記配線パ
ターンの繰り返し領域の端部に隣接する領域に、前記配
線パターンと同層のダミーパターンを備えることを特徴
とする半導体装置。 - 【請求項２】 複数の絶縁膜が、シリコン酸化膜とＴＥ
ＯＳＢＰＳＧ膜との積層膜からなる請求項１の半導体装
置。 - 【請求項３】 ダミーパターンは、配線パターンと同じ
配線材料で形成されてなる請求項１または２の半導体装
置。 - 【請求項４】 配線パターンは半導体記憶装置の冗長回
路として設けられるヒューズであり、その直上にシリコ
ン酸化膜が形成され、その上にＴＥＯＳＢＰＳＧ膜が形
成され、かつこのＴＥＯＳＢＰＳＧ膜には装置表面から
ヒューズ表面に近接される深さまで開口部が設けられる
請求項２または３の半導体装置。 - 【請求項５】 ダミーパターンは、配列された配線パタ
ーンと平行に向けて形成され、その幅と長さの寸法比が
１：２０以上である請求項３または４の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07296552A JP3135039B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体装置 |
| CN96120651A CN1085406C (zh) | 1995-11-15 | 1996-11-15 | 半导体器件 |
| KR1019960055499A KR100255538B1 (ko) | 1995-11-15 | 1996-11-15 | 반도체 장치 및 반도체 장치 형성 방법 |
| US08/749,855 US5773857A (en) | 1995-11-15 | 1996-11-15 | Semiconductor device having dummy wiring conductors for suppressing heat-treatment-induced shifting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07296552A JP3135039B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01583999A Division JP3288325B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139384A true JPH09139384A (ja) | 1997-05-27 |
| JP3135039B2 JP3135039B2 (ja) | 2001-02-13 |
Family
ID=17835021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07296552A Expired - Lifetime JP3135039B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5773857A (ja) |
| JP (1) | JP3135039B2 (ja) |
| KR (1) | KR100255538B1 (ja) |
| CN (1) | CN1085406C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
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| KR0170456B1 (ko) * | 1993-07-16 | 1999-03-30 | 세끼사와 다까시 | 반도체 장치 및 그 제조방법 |
| US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US5766803A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization |
| JP3159108B2 (ja) * | 1997-03-27 | 2001-04-23 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| JP2000077609A (ja) | 1998-08-28 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| KR20000027568A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 소자의 금속 배선 구조 |
| US6121074A (en) * | 1998-11-05 | 2000-09-19 | Siemens Aktiengesellschaft | Fuse layout for improved fuse blow process window |
| JP2000286263A (ja) * | 1999-03-29 | 2000-10-13 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001274163A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 半導体装置 |
| US6518642B2 (en) * | 2001-06-06 | 2003-02-11 | Samsung Electronics Co., Ltd. | Integrated circuit having a passive device integrally formed therein |
| JP3961335B2 (ja) * | 2002-04-19 | 2007-08-22 | シャープ株式会社 | 半導体集積回路装置 |
| DE10253626A1 (de) * | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Teststruktur zur Bestimmung der elektrischen Belastbarkeit von Kontakten |
| US8624398B2 (en) | 2009-08-26 | 2014-01-07 | United Microelectronics Corp. | Semiconductor circuit structure |
| KR102096614B1 (ko) * | 2013-10-11 | 2020-04-03 | 삼성전자주식회사 | 반도체 장치의 이-퓨즈 구조체 |
| US9768182B2 (en) * | 2015-10-20 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method for forming the same |
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| JPH0778818A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体装置 |
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| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
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| US5251168A (en) * | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
| US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
-
1995
- 1995-11-15 JP JP07296552A patent/JP3135039B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-15 US US08/749,855 patent/US5773857A/en not_active Expired - Lifetime
- 1996-11-15 KR KR1019960055499A patent/KR100255538B1/ko active IP Right Grant
- 1996-11-15 CN CN96120651A patent/CN1085406C/zh not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3135039B2 (ja) | 2001-02-13 |
| CN1085406C (zh) | 2002-05-22 |
| KR100255538B1 (ko) | 2000-05-01 |
| KR970030373A (ko) | 1997-06-26 |
| CN1156333A (zh) | 1997-08-06 |
| US5773857A (en) | 1998-06-30 |
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