KR101100759B1 - 반도체 소자의 플랫롬 - Google Patents

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Abstract

본 발명은 반도체 소자의 플랫롬에 관한 것으로서, 복수의 메인 BN 라인이 형성된 기판과, 상기 메인 BN 라인 상에 형성되어 있으며 상기 메인 BN 라인과 전기적으로 연결된 콘택을 가지는 층간 절연막 및 상기 층간 절연막 상에 형성되어 있으며 상기 콘택을 통해 상기 메인 BN 라인과 병렬 연결되는 더미 BN 라인을 포함하는 반도체 소자의 플랫롬에 관한 것이다.
플랫롬, 메인, 더미, BN 라인, 병렬, 콘택

Description

반도체 소자의 플랫롬{Flat ROM of Semiconductor Device}
도 1은 종래 기술에 따라 제조된 플랫롬을 나타낸 평면도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시예에 따른 플랫롬을 나타낸 평면도이다.
도 4는 도 3의 B-B' 단면도이다.
도 5는 본 발명의 일 실시예에 따른 플랫롬의 메인 BN 라인과 더미 BN 라인의 병렬구조를 나타낸 회로도이다.
< 도면의 주요부분에 대한 부호의 설명 >
210 : 메인 BN 라인 220 : 제1 층간 절연막
230 : 더미 BN 라인 240 : 제2 층간 절연막
250 : 제1 콘택 260 : 제2 콘택
270 : 플로팅 게이트 라인
본 발명은 반도체 소자의 플랫롬에 관한 것으로서, 보다 상세하게는 집적화 및 소형화 되는 플랫롬(Flat ROM) 소자의 BN 라인(Buried N+ Line) 저항을 줄이는 반도체 소자의 플랫롬에 관한 것이다.
일반적으로, 플랫롬 소자는, 비트라인(Bit Line)과 워드라인(Word Line)등을 포함하고 있다. 이때, 상기 비트라인과 워드라인은 다른 소자보다 단차가 심하지 않게 형성되며, 코딩(Coding) 작업을 마스크 공정으로 하여 선택적으로 셀(Cell) 내에 원하는 0이나 1을 형성하는 특징이 있다. 또한, 상기 플랫롬 소자를 마스크롬이라 하기도 한다.
그런데, 상기 플랫롬 소자는 집적화 및 소형화 됨에 따라 소자의 속도가 낮아지고 있다. 따라서, 최근에는 상기 소자의 속도를 개선하기 위한 많은 기술들이 연구되고 있다.
그러면, 이하 도 1 및 도 2를 참조하여 종래 기술에 따라 제조된 플랫롬에 대하여 상세히 설명한다.
도 1은 종래 기술에 따라 제조된 플랫롬을 나타낸 평면도이며, 도 2는 도 1의 A-A'선 단면도이다.
먼저, 도 1에 도시한 바와 같이, 종래 기술에 따라 제조된 플랫롬의 구조는 어느 일방향으로 길게 뻗어있는 BN 라인(110)과, 상기 BN 라인(110) 상에 형성되어 있으며 상기 BN 라인(110)과 교차되는 방향으로 뻗어있는 플로팅 게이트 라인(120) 과, 상기 BN 라인(110)의 일측부의 끝단부에 형성되어 있으며 외부소자(미도시함)와 상기 BN 라인(110)을 연결시키기 위한 콘택(140) 및 상기 콘택(140) 상에 형성되어 있으며 상기 콘택(140)과 외부소자를 연결시키기 위한 금속패드(150)를 포함하여 이루어진다.
보다상세하게, 도 2에 도시한 바와 같이 종래 기술에 따라 제조된 플랫롬은, 반도체 기판(100) 상에는 상기 BN 라인(110)이 형성되어 있고, 상기 BN 라인(110) 상에는 상기 BN 라인(110)과 교차되는 방향으로 뻗어있는 플로팅 게이트 라인(120)이 위치한다.
또한, 상기 BN 라인(110) 및 플로팅 게이트 라인(120) 상에는 층간 절연막(130)이 형성되어 있으며, 이때, 상기 층간 절연막(130)은, 상기 BN 라인(110)의 일측 끝단부와 외부소자(미도시함)를 연결시키기 위한 콘택(140)을 가진다. 그리고, 상기 콘택(140) 상에는 외부소자와 상기 BN 라인(110)을 연결시키기 위한 금속패드(150)가 형성되어 있다.
이와 같이, 종래에는 소자가 집적화 및 소형화 됨에 따라, 소자의 밀도를 증가시키기 위해 상기 BN 라인(110)을 길게 배치하였다. 그러나, 이와같이, 상기 BN 라인(110)을 길게 배치하게 되면, 상기 BN 라인(110)의 저항이 증가하게 되어 소자의 속도가 감소하는 문제가 있다. 이는 하기 [수학식 1]에서 확인할 수 있다.
[수학식 1]
Figure 112005075045752-pat00001
R은 상기 BN 라인(110)의 저항, ρ은 도전율 그리고 L은 상기 BN 라인(110)의 길이를 나타낸다.
즉, 종래 기술에 따른 플랫롬처럼, 소자의 밀도를 증가시키기 위해 상기 BN 라인(100)의 길이(L)를 길게하면, 상기 [수학식 1]에서 알수 있듯이, 상기 BN 라인(110)의 저항(R)이 증가하는 문제가 있다. 이와 같이, 상기 BN 라인(110)을 길게 배치하게 되면 소자의 속도가 낮아지게 되는바, 소자의 특성 및 신뢰성 또한 낮아지는 문제가 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 메인 BN 라인 상에 형성된 더미 BN 라인을 더 구비하여, 콘택을 통하여 상기 메인 BN 라인과 더미 BN 라인을 병렬로 연결하므로, 상기 BN 라인의 전체 저항을 감소시킬 수 있는 반도체 소자의 플랫롬을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수의 메인 BN 라인이 형성된 기판과, 상기 메인 BN 라인 상에 형성되어 있으며 상기 메인 BN 라인과 전기적으로 연결된 콘택을 가지는 층간 절연막 및 상기 층간 절연막 상에 형성되어 있으며 상기 콘택을 통해 상기 메인 BN 라인과 병렬 연결되는 더미 BN 라인을 포함하는 반도체 소자의 플랫롬을 제공한다.
또한, 본 발명에 따른 플랫롬에 있어서, 상기 더미 BN 라인 상에 형성되어 있으며 상기 더미 BN 라인과 절연되어 상기 메인 BN 라인과 교차하는 방향으로 뻗어있는 플로팅 게이트 라인을 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 플랫롬에 있어서, 상기 콘택은, 상기 메인 BN 라인의 양측부 끝단부에 위치하는 것이 바람직하다.
또한, 본 발명에 따른 플랫롬에 있어서, 상기 더미 BN 라인은, 유전물질로 이루어지며, 상기 유전물질은 보론과 인 중 어느 하나로 이루어진 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
그러면, 이하 도 3 내지 도 5를 참조하여 본 발명에 따른 반도체 소자의 플랫롬에 대하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 플랫롬을 나타낸 평면도이며, 도 4는 도 3의 B-B'선 단면도이고, 도 5는 본 발명의 일 실시예에 따른 플랫롬의 메인 BN 라 인과 더미 BN 라인의 병렬구조를 나타낸 회로도이다.
우선, 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플랫롬의 구조는, 어느 일방향으로 길게 뻗어있는 메인 BN 라인(210)과, 상기 메인 BN 라인(210) 상에 상기 메인 BN 라인(210)과 동일한 방향으로 형성된 더미 BN 라인(230)과, 상기 더미 BN 라인(230) 상에 형성되어 있으며 상기 더미 BN 라인(230)과 교차하는 방향으로 뻗어있는 플로팅 게이트 라인(Floating Gate Line: 270)과, 상기 메인 BN 라인(210)의 양측 끝단부에 형성되어 상기 메인 BN 라인(210)과 상기 더미 BN 라인(230)을 연결시키기 위한 제1 콘택(250) 및 상기 더미 BN 라인(230)의 양측 끝단부에 형성되어 상기 메인 BN 라인(210)과 상기 더미 BN 라인(230)을 연결시키기 위한 제2 콘택(260)을 포함하여 이루어진다.
특히, 본 발명에 따른 플랫롬의 상기 메인 BN 라인(210)과 더미 BN 라인(230)은, 상기 메인 BN 라인(210)과 더미 BN 라인(230) 양측 끝단부에 형성되어 있는 제1 콘택(250) 및 제2 콘택(260)이 금속배선(280)을 통해 전기적으로 병렬 연결되어 있다.
보다상세하게, 도 4에 도시한 바와 같이, 본 발명에 따른 플랫롬은, 소정의 하부구조를 가지는 반도체 기판(200) 상에 어느 일방향으로 뻗어있는 메인 BN 라인(210)이 형성되어 있고, 상기 메인 BN 라인(210) 상에는 상기 메인 BN 라인(210)의 길이보다 짧은 길이를 가지는 더미 BN 라인(230)이 형성되어 있으며, 상기 메인 BN 라인(210)과 더미 BN 라인(230) 사이에는 이들을 전기적으로 절연하는 제1 층간 절연막(220))이 삽입되어 있는 구조를 가진다.
이때, 상기 더미 BN 라인(230)은, 상기 메인 BN 라인(210) 상에 상기 메인 BN 라인(210)과 동일한 방향으로 형성되며, 상기 메인 BN 라인(210)의 저항을 감소시키기 위해 저항이 작은 유전물로 형성된다. 상기 유전물로는, 보론(Boron)과 인(Phosphorus)을 사용하는 것이 바람직하다.
또한, 상기 더미 BN 라인(230) 상에 제2 층간 절연막(240)이 형성되어 있으며, 이때 상기 제2 층간 절연막(240)의 양측 끝단부에는 상기 메인 BN 라인(210) 및 더미 BN 라인(230)을 병렬로 연결시키기 위한 제1 콘택(250) 및 제2 콘택(260)이 형성되어 있다.
보다상세하게, 상기 제1 콘택(250)은, 상기 더미 BN 라인(230)의 양측 끝단부와 소정간격 이격되어 절연되어 있으며, 상기 메인 BN 라인(210)의 양측 끝단부와 전기적으로 연결되어 있다. 상기 제2 콘택(260)은, 상기 더미 BN 라인(230)의 양측 끝단부와 전기적으로 연결되어 있다.
또한, 상기 제2 층간 절연막(240) 상에는 상기 제1 콘택(250) 및 제2 콘택(260)을 전기적으로 연결시켜 메인 BN 라인(210)과 더미 BN 라인(230)을 병렬 연결하는 금속배선(280)이 위치한다.
또한, 상기 금속배선(280)과 동일한 층에 형성되어 있으며 상기 메인 BN 라인(210)과 교차하는 방향으로 뻗어있는 플로팅 게이트 라인(270)이 형성된다. 상기 플로팅 게이트 라인(270)은, 상기 메인 BN 라인(210)과 상기 더미 BN 라인(230)으로 이루어진 BN 라인(225)을 서로 연결해 주는 게이트(Gate) 역할을 한다.
또한, 상기 금속배선(280) 상에 외부 소자(미도시함)와 상기 금속배선(280) 을 전기적으로 연결시키기 위한 제3 콘택(285)을 가지는 제3 층간 절연막(290)이 형성되어 있으며, 상기 제3 층간 절연막(290) 상에는 외부소자와 제3 콘택(285)을 전기적으로 연결시키기 위한 금속패드(295)가 위치한다.
즉, 도 5에 도시한 바와 같이, 상기 메인 BN 라인(210)과 상기 더미 BN 라인(230)이 상기 제1 콘택(250)과 제2 콘택(260)을 통해 병렬구조로 연결되어 있으므로, 상기 병렬구조에 의해 BN 라인(225)의 전체 저항은 감소한다. 이는, 하기 [수학식 2]에서 확인할 수 있다.
[수학식 2]
Figure 112005075045752-pat00002
여기서, R은 상기 BN 라인(225a)의 전체저항을, Ra는 상기 메인 BN 라인의 저항(210)을 그리고 Rb는 상기 더미 BN 라인(230)의 저항(230b)을 나타낸다.
예를 들면, 상기 메인 BN 라인(210)의 저항인 Ra의 값이 10이고, 상기 더미 BN 라인(230)의 저항인 Rb의 값이 2일때, 상기 BN라인(225a)의 전체저항 R은 1.66으로 감소하게 된다.
따라서, 상기 메인 BN 라인(210)과 더미 BN 라인(230)은 병렬로 연결되어, 상기 BN 라인(225)의 전체저항(R)이 감소함으로써, 소자의 전송 속도가 증가하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 메인 BN 라인 상에 메인 BN 라인과 동일한 방향을 가지며 저항이 작은 더미 BN 라인을 형성하여, 상기 메인 BN 라인과 콘택을 통해 병렬구조로 연결됨으로써, 상기 BN 라인의 전체 저항을 줄일 수 있다.
이에 따라, 반도체 소자의 전송 속도를 증가시킬 수 있는 효과가 있다.

Claims (5)

  1. 복수의 메인 BN 라인이 형성된 기판과,
    상기 메인 BN 라인 상에 형성되어 있으며 상기 메인 BN 라인과 전기적으로 연결된 콘택을 가지는 층간 절연막 및
    상기 층간 절연막 상에 형성되어 있으며 상기 콘택을 통해 상기 메인 BN 라인과 병렬 연결되는 더미 BN 라인을 포함하는 반도체 소자의 플랫롬.
  2. 제1항에 있어서,
    상기 더미 BN 라인 상에 형성되어 있으며 상기 더미 BN 라인과 절연되어 상기 더미 BN 라인과 교차하는 방향으로 뻗어있는 플로팅 게이트 라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 플랫롬.
  3. 제1항에 있어서,
    상기 콘택은, 상기 메인 BN 라인의 양측부 끝단부에 위치하는 것을 특징으로 하는 반도체 소자의 플랫롬.
  4. 제1항에 있어서,
    상기 더미 BN 라인은, 전기 저항이 작은 유전물로 이루어진 것을 특징으로 하는 반도체 소자의 플랫롬.
  5. 제4항에 있어서,
    상기 유전물은, 보론과 인 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 플랫롬.
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