JP2003196158A

JP2003196158A - 不揮発性半導体記憶装置

Info

Publication number: JP2003196158A
Application number: JP2001394541A
Authority: JP
Inventors: Hideaki Kondo; 英明近藤; Shiroji Shoren; 城二勝連
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-12-26
Filing date: 2001-12-26
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】ＲＯＭをチップ上部から物理解析されても、
ＲＯＭに格納された機密情報、個人情報、プログラムな
どの解読を困難にし、耐タンパー性を向上する。【解決手段】真のＲＯＭパターンであるコンタクトパ
ターン１の上層にダミーコンタクトパターン６を配列し
その上層にダミービット線７を配置する。チップ解析の
とき、ダミービット線７を除去するとＲＯＭパターンと
予想されるパターンが現れるが、これはダミーコンタク
トパターン６であり、これを読み取っても有益な情報と
は無関係な全く無意味なデータであり、真のＲＯＭパタ
ーンは更に層の除去を進めないと現れない。このように
チップ解析を行いＲＯＭパターンを暴こうとしても容易
に暴くことは出来ず、耐タンパー性向上を実現してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣカードなどハ
イセキュリティが要求される不揮発性半導体記憶装置に
関し、ユーザデータやプログラムデータなど特に重要な
情報を格納しているＲＯＭ等に対し物理的な保護を加え
ることにより耐タンパー性の向上を実現した不揮発性半
導体記憶装置に関するものである。

【０００２】

【従来の技術】ＲＯＭのデータは、通常メタル層間のコ
ンタクトでデータパターンを形成することが一般的であ
る。

【０００３】ＩＣカード用半導体装置では、ＲＯＭに対
し重要な個人情報やプログラムなどの情報がデータ入力
されるが、セキュリティの面からデータ情報が読み出さ
れたり、改竄されたりしにくくするという物理解析に対
する耐性、いわゆる耐タンパー技術が重要である。

【０００４】図１２に従来のＲＯＭにおける物理的な構
造を半導体チップ断面からみた図を示す。図１２におい
て、１はコンタクトパターン、２は活性化領域、３は素
子分離領域、４はワード線、５はビット線である。メモ
リセルトランジスタの活性化領域２はコンタクトパター
ン１が存在するメモリセルにおいてはビット線５に接続
している。図１３は、従来のＲＯＭにおける回路図を表
したものである。符号は図１２と同じである。８はメモ
リセルトランジスタを表す。この構成によると、ＲＯＭ
のデータ０、１はメモリセルトランジスタ−ビット線間
のコンタクトの有無で区別される。またマトリクス状の
データはＸ方向のアドレスすなわちビット線５のアドレ
スと、Ｙ方向のアドレスすなわちワード線４のアドレス
が、それぞれ物理的に順番に並んでいる。

【０００５】また、図１４は、従来のＲＯＭを搭載した
半導体記憶装置のブロック図である。４はワード線、５
はビット線、３１はロウデコーダ、３２はカラムデコー
ダ、３３は例えば図１３の回路図で示されるメモリセル
アレイ、３７はビット線５を介してメモリセルから読み
出されるデータを出力するデータ配線である。Ｘ方向の
アドレスＸ０からＸｎをカラムデコーダ３２に入力し、
デコード出力がビット線５であり、Ｙ方向のアドレスＹ
０からＹｍをロウデコーダ３１に入力し、デコード出力
がワード線４である。ビット線５はＸ方向のアドレスデ
コード値の小さい方から順番に、左から並んでおり、ワ
ード線４はＹ方向のアドレスデコード値の小さい方から
順番に、上から並んでいる。またＸ方向のアドレスとＹ
方向のアドレスを決定したときに一度にデータ配線３７
から出力されるデータ数、すなわちビット幅を例えば６
４ビット幅とする。ビット幅は図１４に示すように、Ｘ
方向アドレスの上位アドレスに相当し、ビット数の小さ
い順に左から並んでいる。ビット線５の並びは、ビット
毎にビット線０〜Ｎまでが順番に並ぶ配置となってい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ＲＯＭをチップ上部から物理解析された
とき、マトリクス状のコンタクトのパターンが現れる
と、これがＲＯＭのパターン情報であると予測されてし
まう。更に、パターンは、Ｘ方向、Ｙ方向に順番に並ん
でいるため、順番にパターンを読んでいくだけで、ＲＯ
Ｍに格納された機密情報、個人情報、プログラムなどを
解読されてしまう危険性を孕んでいる。このように耐タ
ンパー性の点で劣っている。

【０００７】本発明の目的は上記従来の問題を解決する
もので、耐タンパー性を向上することができる不揮発性
半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】本発明の請求項１記載の
不揮発性半導体記憶装置は、複数のワード線と複数のビ
ット線との各交差部に配置されたメモリセルトランジス
タを有し、メモリセルトランジスタとビット線との間の
第１の層間絶縁層に設けられてメモリセルトランジスタ
とビット線とを電気的に接続するコンタクト部の有無に
より異なる情報が記憶された複数のメモリセルを備えた
不揮発性半導体記憶装置であって、第１の層間絶縁層よ
りも上層の第２の層間絶縁層にダミーコンタクト部を設
けたことを特徴とする。

【０００９】この構成によれば、真の記憶情報を示すコ
ンタクト部よりも上層にダミーコンタクト部が設けられ
ているため、チップ上部から物理解析されても容易に記
憶情報を解読することはできず、耐タンパー性を向上す
ることができる。

【００１０】本発明の請求項２記載の不揮発性半導体記
憶装置は、請求項１記載の不揮発性半導体記憶装置にお
いて、ダミーコンタクト部上でダミーコンタクト部と接
続された複数のダミービット線を設けている。

【００１１】この構成によれば、ダミーコンタクト部上
にダミービット線を設けているため、ダミーコンタクト
部がダミーであることを予測するのが困難となり、より
耐タンパー性を向上することができる。

【００１２】本発明の請求項３記載の不揮発性半導体記
憶装置は、請求項２記載の不揮発性半導体記憶装置にお
いて、ダミービット線の端部でダミービット線に接続さ
れたダミー回路を設けている。

【００１３】この構成によれば、ダミービット線がダミ
ー回路に接続されているため、ダミービット線がダミー
であることを予測するのが困難となり、さらにより耐タ
ンパー性を向上することができる。

【００１４】本発明の請求項４記載の不揮発性半導体記
憶装置は、請求項１，２または３記載の不揮発性半導体
記憶装置において、第１の層間絶縁層が複数の絶縁層か
らなり、メモリセルトランジスタとビット線とを電気的
に接続するコンタクト部の有無が複数の絶縁層の各層に
設けられる各層コンタクト部の有無の論理演算により決
定されたことを特徴とする。

【００１５】この構成によれば、真の記憶情報を示すコ
ンタクト部の有無が複数の各層コンタクト部の有無の論
理演算により決定されるため、真の記憶情報を暴くこと
はより困難となり、さらによりいっそう耐タンパー性を
向上することができる。

【００１６】本発明の請求項５記載の不揮発性半導体記
憶装置は、順序付けされて出力される複数の読み出しビ
ットに対応した複数のデータ線と、複数のデータ線に対
応して配置されそれぞれ所定の情報が記憶されて複数の
データ線へ記憶された情報が読み出される複数のメモリ
セルとを備えた不揮発性半導体記憶装置であって、複数
のデータ線の並び方向順に配置されたメモリセルに対応
するビットの順序を順序付けされた読み出しビットの順
序と異ならせたことを特徴とする。

【００１７】この構成によれば、複数のメモリセルの個
々の記憶情報が暴露されたとしても、その記憶情報はデ
ータ線の並び方向にスクランブルされているため、意味
のあるデータすなわち順序付けされた読み出しビットの
順序に返還するのが困難であり、耐タンパー性を向上す
ることができる。またこの構成は、動作速度の遅延やチ
ップコストの増加などを招くことなく実現できる。

【００１８】本発明の請求項６記載の不揮発性半導体記
憶装置は、請求項５記載の不揮発性半導体記憶装置にお
いて、複数のデータ線の並び方向順に配置されたメモリ
セルに対応するビットの順序を順序付けされた読み出し
ビットの順序と異ならせるために、順序付けされて出力
される複数の読み出しビットの配線を複数のデータ線と
は層間絶縁層を介して異なる配線層により設けるととも
に、任意の読み出しビットの配線と任意のデータ線とを
層間絶縁層にコンタクト部を設けることで接続可能な構
成とし、所定の読み出しビットの配線と所定のデータ線
とを所定のコンタクト部で接続したことを特徴とする。

【００１９】この構成によれば、読み出しビットの配線
とデータ線とを接続するコンタクト部の配置によって容
易にメモリセルの記憶情報をデータ線の並び方向にスク
ランブルさせることができる。例えばＲＯＭの記憶情報
を示すコンタクト部と上記スクランブルさせるためのコ
ンタクト部とを同層で形成すると、ＲＯＭの記憶情報を
示すコンタクト部のパターンを修正する都度、上記スク
ランブルさせるためのコンタクト部のパターンも変更す
ることができ、コスト負担を軽減できるとともに、毎回
スクランブルのかけかたを変えることができさらに耐タ
ンパー性を高めることができる。

【００２０】本発明の請求項７記載の不揮発性半導体記
憶装置は、複数のワード線と複数のビット線との各交差
部に配置されそれぞれＸ方向およびＹ方向アドレスを有
しＸ方向およびＹ方向アドレスに応じて所定の情報が記
憶された複数のメモリセルと、Ｘ方向アドレス入力に応
じてビット線を選択するカラムデコーダと、Ｙ方向アド
レス入力に応じてワード線を選択するロウデコーダとを
備えた不揮発性半導体記憶装置であって、ビット線の並
び方向順に配置されたメモリセルが有するＸ方向アドレ
スの順番をＸ方向アドレス入力のアドレス順と異ならせ
たことを特徴とする。

【００２１】この構成によれば、複数のメモリセルの個
々の記憶情報が暴露されたとしても、その記憶情報はビ
ット線の並び方向にスクランブルされているため、意味
のあるデータに返還するのが困難であり、耐タンパー性
を向上することができる。またこの構成は、動作速度の
遅延やチップコストの増加などを招くことなく実現でき
る。

【００２２】本発明の請求項８記載の不揮発性半導体記
憶装置は、請求項７記載の不揮発性半導体記憶装置にお
いて、ビット線の並び方向順に配置されたメモリセルが
有するＸ方向アドレスの順番をＸ方向アドレス入力のア
ドレス順と異ならせるために、複数のＸ方向アドレス配
線によって伝送されるＸ方向アドレス入力を、複数のＸ
方向アドレス配線とは層間絶縁層を介して異なる配線層
からなる複数のカラムデコーダ入力配線によってカラム
デコーダに入力するとともに、任意のＸ方向アドレス配
線と任意のカラムデコーダ入力配線とを層間絶縁層にコ
ンタクト部を設けることで接続可能な構成とし、所定の
Ｘ方向アドレス配線と所定のカラムデコーダ入力配線と
を所定のコンタクト部で接続したことを特徴とする。

【００２３】この構成によれば、Ｘ方向アドレス配線と
カラムデコーダ入力配線とを接続するコンタクト部の配
置によって容易にメモリセルの記憶情報をビット線の並
び方向にスクランブルさせることができる。例えばＲＯ
Ｍの記憶情報を示すコンタクト部と上記スクランブルさ
せるためのコンタクト部とを同層で形成すると、ＲＯＭ
の記憶情報を示すコンタクト部のパターンを修正する都
度、上記スクランブルさせるためのコンタクト部のパタ
ーンも変更することができ、コスト負担を軽減できると
ともに耐タンパー性を高めることができる。

【００２４】本発明の請求項９記載の不揮発性半導体記
憶装置は、複数のワード線と複数のビット線との各交差
部に配置されそれぞれＸ方向およびＹ方向アドレスを有
しＸ方向およびＹ方向アドレスに応じて所定の情報が記
憶された複数のメモリセルと、Ｘ方向アドレス入力に応
じてビット線を選択するカラムデコーダと、Ｙ方向アド
レス入力に応じてワード線を選択するロウデコーダとを
備えた不揮発性半導体記憶装置であって、ワード線の並
び方向順に配置されたメモリセルが有するＹ方向アドレ
スの順番をＹ方向アドレス入力のアドレス順と異ならせ
たことを特徴とする。

【００２５】この構成によれば、複数のメモリセルの個
々の記憶情報が暴露されたとしても、その記憶情報はワ
ード線の並び方向にスクランブルされているため、意味
のあるデータに返還するのが困難であり、耐タンパー性
を向上することができる。またこの構成は、動作速度の
遅延やチップコストの増加などを招くことなく実現でき
る。

【００２６】本発明の請求項１０記載の不揮発性半導体
記憶装置は、請求項９記載の不揮発性半導体記憶装置に
おいて、ワード線の並び方向順に配置されたメモリセル
が有するＹ方向アドレスの順番をＹ方向アドレス入力の
アドレス順と異ならせるために、複数のＹ方向アドレス
配線によって伝送されるＹ方向アドレス入力を、複数の
Ｙ方向アドレス配線とは層間絶縁層を介して異なる配線
層からなる複数のロウデコーダ入力配線によってロウデ
コーダに入力するとともに、任意のＹ方向アドレス配線
と任意のロウデコーダ入力配線とを層間絶縁層にコンタ
クト部を設けることで接続可能な構成とし、所定のＹ方
向アドレス配線と所定のロウデコーダ入力配線とを所定
のコンタクト部で接続したことを特徴とする。

【００２７】この構成によれば、Ｙ方向アドレス配線と
ロウデコーダ入力配線とを接続するコンタクト部の配置
によって容易にメモリセルの記憶情報をワード線の並び
方向にスクランブルさせることができる。例えばＲＯＭ
の記憶情報を示すコンタクト部と上記スクランブルさせ
るためのコンタクト部とを同層で形成すると、ＲＯＭの
記憶情報を示すコンタクト部のパターンを修正する都
度、上記スクランブルさせるためのコンタクト部のパタ
ーンも変更することができ、コスト負担を軽減できると
ともに耐タンパー性を高めることができる。

【００２８】本発明の請求項１１記載の不揮発性半導体
記憶装置は、複数のワード線と複数のビット線との各交
差部に配置されそれぞれＸ方向およびＹ方向アドレスを
有しＸ方向およびＹ方向アドレスに応じて所定の情報が
記憶された複数のメモリセルと、Ｘ方向アドレス入力に
応じてビット線を選択するカラムデコーダと、Ｙ方向ア
ドレス入力に応じてワード線を選択するロウデコーダと
を備えた不揮発性半導体記憶装置であって、ビット線の
並び方向順に配置されたメモリセルが有するＸ方向アド
レスの順番をＸ方向アドレス入力のアドレス順と異なら
せるとともに、ワード線の並び方向順に配置されたメモ
リセルが有するＹ方向アドレスの順番をＹ方向アドレス
入力のアドレス順と異ならせたことを特徴とする。

【００２９】この構成によれば、複数のメモリセルの個
々の記憶情報が暴露されたとしても、その記憶情報はビ
ット線の並び方向およびワード線の並び方向にスクラン
ブルされているため、意味のあるデータに返還するのが
困難であり、耐タンパー性を向上することができる。ま
たこの構成は、動作速度の遅延やチップコストの増加な
どを招くことなく実現できる。

【００３０】本発明の請求項１２記載の不揮発性半導体
記憶装置は、請求項５〜１１のうちいずれかに記載の不
揮発性半導体記憶装置において、複数のメモリセルは、
複数のワード線と複数のビット線との各交差部に配置さ
れたメモリセルトランジスタを有し、メモリセルトラン
ジスタとビット線との間の第１の層間絶縁層に設けられ
てメモリセルトランジスタとビット線とを電気的に接続
するコンタクト部の有無により異なる情報が記憶される
構成であり、かつ、第１の層間絶縁層が複数の絶縁層か
らなり、メモリセルトランジスタとビット線とを電気的
に接続するコンタクト部の有無が複数の絶縁層の各層に
設けられる各層コンタクト部の有無の論理演算により決
定されたことを特徴とする。

【００３１】この構成によれば、真の記憶情報を示すコ
ンタクト部の有無が複数の各層コンタクト部の有無の論
理演算により決定されるため、真の記憶情報を暴くこと
はより困難となり、よりいっそう耐タンパー性を向上す
ることができる。

【００３２】本発明の請求項１３記載の不揮発性半導体
記憶装置は、複数のワード線と複数のビット線との各交
差部に配置されたメモリセルトランジスタを有し、メモ
リセルトランジスタとビット線との間の第１の層間絶縁
層に設けられてメモリセルトランジスタとビット線とを
電気的に接続するコンタクト部の有無により異なる情報
が記憶された複数のメモリセルを備えた不揮発性半導体
記憶装置であって、第１の層間絶縁層が複数の絶縁層か
らなり、メモリセルトランジスタとビット線とを電気的
に接続するコンタクト部の有無が複数の絶縁層の各層に
設けられる各層コンタクト部の有無の論理演算により決
定されたことを特徴とする。

【００３３】この構成によれば、真の記憶情報を示すコ
ンタクト部の有無が複数の各層コンタクト部の有無の論
理演算により決定されるため、真の記憶情報を暴くこと
は困難であり、耐タンパー性を向上することができる。

【００３４】本発明の請求項１４記載の不揮発性半導体
記憶装置は、複数のワード線と複数のビット線との各交
差部に配置されそれぞれＸ方向およびＹ方向アドレスを
有しＸ方向およびＹ方向アドレスに応じて所定の情報が
記憶された複数のメモリセルを備えた不揮発性半導体記
憶装置であって、複数のビット線および複数のワード線
のうち少なくとも一方を全てが平行である以外のレイア
ウト形状にすることで、ビット線の並び方向順に配置さ
れたメモリセルが有するＸ方向アドレスおよびワード線
の並び方向順に配置されたメモリセルが有するＹ方向ア
ドレスのうち少なくとも一方を不規則な順番にしたこと
を特徴とする。

【００３５】この構成によれば、複数のメモリセルの個
々の記憶情報が暴露されたとしても、その記憶情報はビ
ット線の並び方向およびワード線の並び方向のうち少な
くとも一方向にスクランブルされているため、意味のあ
るデータに返還するのが困難であり、耐タンパー性を向
上することができる。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３７】（第１の実施の形態）図１に本発明の第１
の実施の形態である、不揮発性半導体記憶装置を示す。
図１は物理的な構造を半導体チップ断面からみた図であ
る。図１において、１はコンタクトパターン、２は活性
化領域、３は素子分離領域、４はワード線、５はビット
線、６はダミーコンタクトパターン、７はダミービット
線を表す。メモリセルトランジスタの活性化領域２はコ
ンタクトパターン１が存在するメモリセルにおいてはビ
ット線５に接続している。また、コンタクトパターン１
の上層コンタクトにおいて、ダミーコンタクトパターン
６の存在する箇所は、ビット線５とビット線５に対して
上層に存在するダミービット線７が接続されている。

【００３８】図２は、本発明の第１の実施の形態におけ
る回路図を表したものである。図２における符号は図１
と同じである。８はメモリセルトランジスタを表す。回
路図ではあるが、ワード線４、ビット線５、メモリセル
トランジスタ８の配置は物理的な位置関係も表してい
る。以下、本実施の形態の動作について、図１及び図２
を参照しながら説明する。

【００３９】まず、ワード線４とビット線５が選択さ
れ、一つのメモリセルが決定される。例えば、図２にお
いて、ＷＬ１とＢＬ０が選択されると、メモリセルトラ
ンジスタ８は、Ｍ１０に決定される。Ｍ１０はコンタク
トパターン１が存在するのでＭ１０のメモリセルトラン
ジスタ８の状態がビット線５に伝達される。更にダミー
コンタクトパターン６を介してダミービット線７に伝達
される。また、ＷＬ０とＢＬ０が選択されると、メモリ
セルトランジスタ８は、Ｍ００に決定される。Ｍ００は
コンタクトパターン１が存在しないのでＭ００のメモリ
セルトランジスタ８の状態はビット線５には伝達されな
い。このコンタクトパターン１がＲＯＭデータであり、
例えばコンタクトパターン１が存在する場合、データは
“０”であり、コンタクトパターン１が存在しない場
合、データは“１”である。この“０”、“１”の情報
を配列することにより、個人的情報、金銭データ、プロ
グラムデータ、などを格納している。ダミーコンタクト
パターン６はコンタクトパターン１の上層、例えば第一
メタル層と第二メタル層間のコンタクトに対して配列す
る。この配列データは、ＲＯＭデータとは全く無関係で
情報として無意味なコンタクトパターンを配列する。

【００４０】なお、第一メタル層、第二メタル層、・・
・は、その順に下層から半導体基板上に形成される金属
配線層であり、本実施の形態では、ポリシリコン等から
なるワード線４上に層間絶縁層を介して第一メタル層で
ビット線４が形成され、さらにその上に層間絶縁層を介
して第二メタル層でダミービット線７が形成されてい
る。

【００４１】物理的解析手法を用いて、半導体チップ解
析を行う場合、チップ表面から一枚一枚各層を除去して
表面観察していくのが普通である。この不揮発性半導体
記憶装置をチップ解析していくと何層か除去した後、ま
ずＲＯＭのメモリセル領域上にワード線もしくはビット
線と予想される配線パターン（ダミービット線７）が現
れる。更にこのパターンを除去すると、ＲＯＭデータと
予想されるコンタクトパターンが現れる。しかしこのパ
ターンはダミーコンタクトパターン６であり、これを読
み取っても有益な情報とは無関係な全く無意味なデータ
である。真のＲＯＭパターンは更に層の除去を進めない
と現れない。

【００４２】このように本実施の形態によれば、真のＲ
ＯＭパターン（コンタクトパターン１）の上層にダミー
コンタクトパターン６を配列しその上層にダミービット
線７を配置することにより、チップ解析を行いＲＯＭパ
ターンを暴こうとしても容易に暴くことは出来ず、耐タ
ンパー性向上を実現している。

【００４３】半導体プロセスの技術向上により、多層化
が進んでいるが、本発明の第１の実施の形態におけるダ
ミーコンタクトパターン６及びダミービット線７の配置
を更に上位の層にも展開し、例えば第二メタル層と第三
メタル層とのコンタクト層で第二のダミーコンタクトパ
ターンを形成し、第三メタル層で第二のダミービット線
を形成するなど、複数層のダミーコンタクトパターンや
ダミービット線を配置することも可能である。

【００４４】なお、本実施の形態では、ダミーコンタク
トパターン６及びダミービット線７を配置したが、ダミ
ービット線７を配置せずに、真のＲＯＭパターン（コン
タクトパターン１）の上層にダミーコンタクトパターン
６を配列するだけでも、チップ解析によるＲＯＭパター
ンを暴くことは困難となり、耐タンパー性の向上を図る
ことができる。本実施の形態のようにダミービット線７
を備えることにより、ダミーコンタクトパターン６がダ
ミーであることを予測することがより困難となり、より
耐タンパー性の向上を図ることができる。

【００４５】（第２の実施の形態）図３に本発明の第２
の実施の形態である、不揮発性半導体記憶装置の回路図
を示す。図３における符号は図１、図２と同じである。
１１はセンスアンプ、１２はダミー回路を示す。ビット
線５はセンスアンプ１１と接続しており、ダミービット
線７はダミー回路１２と接続している。センスアンプ１
１は第１の実施の形態では図示していないだけであり、
第２の実施の形態は、第１の実施の形態の構成にダミー
回路１２を追加した構成であり、その他の構成は第１の
実施の形態と同じである。以下、本実施の形態の動作に
ついて、図３を参照しながら説明する。

【００４６】まず、ワード線４とビット線５が選択さ
れ、一つのメモリセルが決定される。例えば、図３にお
いて、ＷＬ１とＢＬ０が選択されると、メモリセルトラ
ンジスタ８は、Ｍ１０に決定される。Ｍ１０はコンタク
トパターン１が存在するのでＭ１０のメモリセルトラン
ジスタ８の状態がビット線５に伝達される。更にダミー
コンタクトパターン６を介してダミービット線７に伝達
される。また、ＷＬ０とＢＬ０が選択されると、メモリ
セルトランジスタ８は、Ｍ００に決定される。Ｍ００は
コンタクトパターン１が存在しないのでＭ００のメモリ
セルトランジスタ８の状態はビット線５には伝達されな
い。ビット線５の状態はセンスアンプ１１に伝達され増
幅される。またダミービット線７はダミー回路１２と接
続されているが、動作的にはなんら意味をなさない。

【００４７】物理的解析手法を用いて、この不揮発性半
導体記憶装置をチップ解析していくと何層か除去した
後、まずＲＯＭのメモリセル領域上にワード線もしくは
ビット線と予想される配線パターン（ダミービット線
７）が現れる。この配線パターンは、なんらかの回路
（トランジスタ等で構成されたダミー回路１２）と物理
的に接続されている。この回路は動作的には意味をなさ
ない回路ではあるが、物理的に接続されているため、物
理的解析を進めているこの段階で配線パターンがダミー
であることを予測するのは困難である。更にこの配線パ
ターンを除去すると、ＲＯＭデータと予想されるコンタ
クトパターンが現れる。しかしこのパターンはダミーコ
ンタクトパターン６であり、これを読み取っても有益な
情報とは無関係な全く無意味なデータである。真のＲＯ
Ｍパターンは更に層の除去を進めないと現れない。

【００４８】このように本実施の形態によれば、真のＲ
ＯＭパターン（コンタクトパターン１）の上層にダミー
コンタクトパターン６を配列しその上層にダミービット
線７を配置し、更にダミービット線７をダミー回路１１
に物理的に接続することにより、ダミービット線７がダ
ミーであることを予測するのが困難であるため、第１の
実施の形態よりも更に耐タンパー性の向上を実現してい
る。

【００４９】（第３の実施の形態）図４に本発明の第３
の実施の形態である、不揮発性半導体記憶装置のブロッ
ク構成図を示す。図４において、４はワード線、５はビ
ット線、３１はロウデコーダ、３２はカラムデコーダ、
３３は例えば図１３の回路図で示されるようなメモリセ
ルアレイ、３７はビット線５を介してメモリセルから読
み出されるデータを出力するデータ配線である。Ｘ方向
のアドレスＸ０からＸｎをカラムデコーダ３２に入力
し、デコード出力がビット線５であり、Ｙ方向のアドレ
スＹ０からＹｍをロウデコーダ３１に入力し、デコード
出力がワード線４である。ビット線５はＸ方向のアドレ
スデコード値の小さい方から順番に、左から並んでお
り、ワード線４はＹ方向のアドレスデコード値の小さい
方から順番に、上から並んでいる。またＸ方向のアドレ
スとＹ方向のアドレスを決定したときに一度にデータ配
線３７から出力されるデータ数、すなわちビット幅を例
えば６４ビット幅とする。ビット幅は図４に示すよう
に、Ｘ方向アドレスの上位アドレスに相当し、配列は０
から６３ビットの数を適当にスクランブルし順番に意味
の無い配列にしている。以下、本実施の形態の動作につ
いて、図４を参照しながら説明する。

【００５０】まず、Ｘ方向アドレスとＹ方向アドレス入
力により、一つのアドレスが決定する。一つのアドレス
が決まると、ビット幅分のデータ、本実施の形態の場合
６４個のデータが決定する。このデータは、Ｘ方向アド
レスＸ０〜ＸｎをデコードしたＮ本のビット線毎に６４
個並んでいる。この並びは従来例の図１４では、左から
順番に並んでいるが、本実施の形態では、物理的にスク
ランブルしている。

【００５１】物理的解析手法を用いて、この不揮発性半
導体記憶装置をチップ解析し、ＲＯＭパターンが現れた
とする。しかしこのパターンはビット幅方向にスクラン
ブルしているため、もしＸ方向アドレスＸ０〜Ｘｎをデ
コードしたＮ本のビット線毎に並んでいることが予測さ
れたとしても、物理的にスクランブルしているため、元
の６４ビットのデータ並びに返還することは困難であ
る。すなわち、パターン情報が露呈されても、ＲＯＭに
格納された機密情報、個人情報、プログラムなどの有益
な情報に返還することは困難である。

【００５２】このように本実施の形態によれば、ビット
幅方向に物理的スクランブルを施すことにより、ＲＯＭ
パターンが暴露されても、ビット幅方向の意味あるデー
タに返還するのが困難であるため、耐タンパー性の向上
を実現している。

【００５３】また、これはスクランブル用の回路などを
追加することなく、ビット幅方向の物理的配置をスクラ
ンブルしているため、動作速度の遅延やチップコストの
増加などを招くことなく耐タンパー性の向上を実現する
という優れた不揮発性半導体記憶装置である。

【００５４】（第４の実施の形態）図５に本発明の第４
の実施の形態である、不揮発性半導体記憶装置のブロッ
ク構成図を示す。図５における符号は図４と同じであ
る。第３の実施の形態とは異なり、Ｘ方向のアドレス入
力Ｘ０〜Ｘｎを物理的にスクランブルしてカラムデコー
ダ３２に入力している。スクランブルしたアドレスをカ
ラムデコーダ３２でデコードするため、スクランブルに
従ってビット線５もスクランブルされた配置順になる。
またＹ方向のアドレス入力Ｙ０〜Ｙｍもスクランブルし
てロウデコーダ３１に入力している。スクランブルした
アドレスをロウデコーダ３１でデコードするため、スク
ランブルに従ってワード線４もスクランブルされた配置
順になる。以下、本実施の形態の動作について、図５を
参照しながら説明する。

【００５５】物理的解析手法を用いて、この不揮発性半
導体記憶装置をチップ解析し、ＲＯＭパターンが現れた
とする。しかしこのパターンはＸアドレス方向にスクラ
ンブルしＹアドレス方向にもスクランブルが掛かってい
るため、あるビットにおけるメモリ領域、Ｎ×Ｍのメモ
リ領域において二次元的にスクランブルが掛かっている
ことになる。これを配置順に読み出したとしても、元の
アドレス順のデータ並びに返還することは困難である。
すなわち、パターン情報が露呈されても、ＲＯＭに格納
された機密情報、個人情報、プログラムなどの有益な情
報に返還することは困難である。

【００５６】このように本実施の形態によれば、Ｘアド
レス方向及びＹアドレス方向に物理的スクランブルを施
すことにより、ＲＯＭパターンが暴露されても、アドレ
ス順方向の意味あるデータに返還するのが困難であるた
め、耐タンパー性の向上を実現している。

【００５７】また、これはスクランブル用の回路などを
追加することなく、アドレス方向の物理的配置をスクラ
ンブルしているため、動作速度の遅延やチップコストの
増加などを招くことなく耐タンパー性の向上を実現する
という優れた不揮発性半導体記憶装置である。

【００５８】なお、本実施の形態では、Ｘアドレス方向
及びＹアドレス方向の両方向に物理的スクランブルを施
したが、Ｘアドレス方向だけや、Ｙアドレス方向だけに
スクランブルを施してもよい。

【００５９】また、Ｘアドレス方向及びＹアドレス方向
の両方向、あるいはＸアドレス方向だけや、Ｙアドレス
方向だけのスクランブルと、第３の実施の形態で述べた
ビット幅方向のスクランブルとの組み合わせも可能であ
る。図６にビット幅方向とＸアドレス方向とＹアドレス
方向の全てに対しスクランブルを施した不揮発性半導体
記憶装置のブロック構成図を示す。図６における符号は
図４と同じである。この構成によれば、ビット幅方向の
意味あるデータに対して、Ｘアドレス方向の意味あるデ
ータに対して、Ｙアドレス方向の意味あるデータに対し
て全て耐タンパー性を高めることが出来る。

【００６０】（第５の実施の形態）図７に本発明の第５
の実施の形態である、不揮発性半導体記憶装置のパター
ン配線図を示す。図７において、３２はカラムデコー
ダ、３４は第一メタル配線、３５は第二メタル配線、３
６は第一メタル層と第二メタル層間のコンタクト、３７
はデータ配線である。この図７は第３の実施の形態にお
けるビット幅方向に物理的スクランブルを施す場合のデ
ータ配線パターンを表している。この第５の実施の形態
におけるＲＯＭデータは第一メタル層と第二メタル層間
のコンタクトパターンで形成されるものとする。第一メ
タル配線３４はどの第二メタル配線３５とも第一メタル
層と第二メタル層間のコンタクト３６を配置できるよ
う、冗長領域を持たせてある。また第二メタル配線３５
はどの第一メタル配線３４とも第一メタル層と第二メタ
ル層間のコンタクト３６を配置できるよう、冗長領域を
持たせてある。比較のため図８に従来例における不揮発
性半導体記憶装置のパターン配線図を示す。図８におい
て符号は図７と同じである。以下、本実施の形態の動作
について、図７と図８を参照しながら説明する。

【００６１】データビット幅方向に物理的なスクランブ
ルを施す場合、図７に示すようにＲＯＭ外部からのデー
タ配線３７をカラムデコーダ３２に入力する前でスクラ
ンブルする。スクランブルさせたいテーブルなどに従っ
てスクランブルするには、第一メタル層と第二メタル層
間のコンタクト３６の配置を変更するだけで実施でき
る。このスクランブルに合わせてＲＯＭパターンも物理
的にスクランブルを掛ける。ＲＯＭパターンも第一メタ
ル層と第二メタル層間のコンタクトで形成されているた
め、コンタクト層１つの変更で実施できる。またスクラ
ンブルテーブルをその都度変更できる。図８に示す従来
の構成では、スクランブルを施すため第一メタル配線３
４と第二メタル配線３５も合わせてパターン修正が必要
になる。また、ＲＯＭパターンと配線スクランブルの修
正層との関係もないため更に実施コストが掛かる。

【００６２】本実施の形態によれば、ＲＯＭパターンに
合わせた層で配線のスクランブルを決定することと、ス
クランブルを掛ける配線を冗長にすることにより、一つ
の層でデータビット方向の物理的スクランブルを実施で
き、ＲＯＭパターン修正の都度スクランブルテーブルも
変える事が出来る。すなわちコスト負担なしに耐タンパ
ー性の向上を実現する、優れた不揮発性半導体記憶装置
である。

【００６３】なお、本実施の形態では、第３の実施の形
態におけるビット幅方向に物理的スクランブルを施す場
合のデータ配線パターンについて説明したが、このよう
な構成は、第４の実施の形態におけるＸアドレス方向及
びＹアドレス方向に物理的スクランブルを施す場合のカ
ラムデコーダ３２に入力する前のＸ方向アドレス配線パ
ターンや、ロウデコーダ３１に入力する前のＹ方向アド
レス配線パターンに対しても同様に実施できる。

【００６４】（第６の実施の形態）図９に本発明の第６
の実施の形態である、不揮発性半導体記憶装置の回路図
を示す。図９における符号は図２と同じである。２１は
メモリセルトランジスタ８と第一メタル層とのコンタク
トパターン、２２は第一メタル層とビット線５とのコン
タクトパターンである。この場合、ビット線５は第二メ
タル層で形成されている。コンタクトパターン２１が存
在するメモリセルにおいては、メモリセルトランジスタ
８と第一メタル層は接続され、コンタクトパターン２２
が存在するメモリセルにおいては、第一メタル層とビッ
ト線５は接続されている。以下、本実施の形態の動作に
ついて、図９を参照しながら説明する。

【００６５】まず、ワード線４とビット線５が選択さ
れ、一つのメモリセルが決定される。この時、コンタク
トパターン２１が存在すれば、メモリセルトランジスタ
８の状態が第一メタル層まで伝達される。しかし、コン
タクトパターン２２が存在しなければ、ビット線５まで
伝達されない。同様にコンタクトパターン２２が存在し
てもコンタクトパターン２１が存在しなければ、メモリ
セルトランジスタ８の状態はビット線５まで伝達されな
い。すなわち、コンタクトパターン２１とコンタクトパ
ターン２２の論理積（ＡＮＤ）で真のデータパターンを
形成する構成を成している。

【００６６】物理的解析手法を用いて、この不揮発性半
導体記憶装置をチップ解析していくと何層か除去した
後、ＲＯＭのメモリセル領域上にワード線もしくはビッ
ト線と予想される配線パターンが現れる。更にこの配線
パターンを除去すると、ＲＯＭデータと予想されるコン
タクトパターン２２が現れる。しかしこのパターンはこ
の下層に存在するコンタクトパターン２１との論理積で
もって初めて意味を成すデータであり、このまま読み取
っても有益な情報には返還できない。

【００６７】本実施の形態では、真のＲＯＭパターンを
そのままパターニングせず二つのコンタクト層の論理積
で形成することにより、真のＲＯＭパターンを物理的に
そのまま読み出すのは不可能であるため、耐タンパー性
の向上を実現している。

【００６８】これは、論理積（ＡＮＤ）ではなく論理和
（ＯＲ）など他の論理演算でもＲＯＭパターンを形成で
き、また二つのコンタクト層に限らず、三つ以上のコン
タクト層でも形成できることは容易に考えられる。

【００６９】また、例えば、図１３のような回路構成に
おけるＢＬ０，ＢＬ１等の各ビット線５が、図１０のよ
うにポリサイド配線とＡＬ等のメタル配線の２本からな
り、その２本の配線出力の論理和をビット線出力とする
ような場合、メモリセルトランジスタ８の拡散領域とビ
ット線５とを接続する場合、同拡散領域とポリサイド配
線を接続するコンタクトＣＭと、同拡散領域とメタル配
線を接続するコンタクトＣＷとのいずれかのコンタクト
を設ければよく、このような場合、コンタクトＣＭとコ
ンタクトＣＷの有無による論理和（ＯＲ）でＲＯＭパタ
ーンを形成できる。

【００７０】また、本実施の形態の構成と、前述の第１
〜第５の実施の形態の構成とを組み合わせることで、よ
り耐タンパー性の向上を図ることができる。

【００７１】（第７の実施の形態）図１１に本発明の第
７の実施の形態である、不揮発性半導体記憶装置の回路
図を示す。図１１における符号は図２と同じである。ワ
ード線４はＸ方向に直線状に形成するのではなく、図１
１のＷＬ０、ＷＬ１に示すように途中でお互い交差（ツ
イスト）するような状態に形成している。また、ビット
線５もＹ方向に直線状に形成するのではなく、図１１の
ＢＬ０、１、２、３に示すように、途中でお互い交差
（ツイスト）するような状態に形成している。ワード線
４とビット線５をこのような物理配置をすることによ
り、メモリセルの物理配置も従来例のような、左上よりＭ００、Ｍ１０、Ｍ２０、Ｍ３０、Ｍ４０・Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１、Ｍ４１・Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２、Ｍ４２という整列した配置から、図１１に示すような、左上よ
りＭ００、Ｍ１０、Ｍ２０、Ｍ３１、Ｍ４１・Ｍ１１、Ｍ０１、Ｍ２１、Ｍ３０、Ｍ４０・Ｍ１２、Ｍ０２、Ｍ２２、Ｍ３３、Ｍ４３という、ワード線４とビット線５の物理配置に従って配
列変換された配置になる。以下、本実施の形態の動作に
ついて、図１１を参照しながら説明する。

【００７２】物理的解析手法を用いて、この不揮発性半
導体記憶装置をチップ解析していくと何層か除去した
後、ＲＯＭのメモリセル領域上にワード線もしくはビッ
ト線と予想される配線パターンが現れる。更にこの配線
パターンを除去すると、ＲＯＭデータと予想されるコン
タクトパターン１が現れる。しかしこのパターンはワー
ド線４とビット線５の物理的変形により、整列していた
配置を配列変換してあるためこのパターンをそのまま順
番に読み取っても、有益な情報には返還できない。ワー
ド線４とビット線５の物理的変形により、整列していた
ＲＯＭデータの配置を配列変換しているため、耐タンパ
ー性の向上を実現している。

【００７３】ワード線４とビット線５の物理的変形は、
途中でお互い交差（ツイスト）する形状だけでなく、あ
らゆる物理的変形が可能である。

【００７４】上記説明した本発明の実施の形態は、ＲＯ
Ｍ搭載の半導体装置であるが、第３、第４、第５、第７
の実施の形態に示すような構成は、ＲＯＭ以外の例えば
ＥＥＰＲＯＭなどのあらゆる不揮発性メモリ搭載の半導
体装置に対しても、物理的解析に対して耐タンパー性向
上が実現できるという、同様な効果が得られる。

【００７５】

【発明の効果】本発明の請求項１記載の不揮発性半導体
記憶装置によれば、真の記憶情報を示すコンタクト部よ
りも上層にダミーコンタクト部が設けられているため、
チップ上部から物理解析されても容易に記憶情報を解読
することはできず、耐タンパー性を向上することができ
る。

【００７６】さらに請求項２記載の不揮発性半導体記憶
装置によれば、ダミーコンタクト部上にダミービット線
を設けているため、ダミーコンタクト部がダミーである
ことを予測するのが困難となり、より耐タンパー性を向
上することができる。

【００７７】さらに請求項３記載の不揮発性半導体記憶
装置によれば、ダミービット線がダミー回路に接続され
ているため、ダミービット線がダミーであることを予測
するのが困難となり、さらにより耐タンパー性を向上す
ることができる。

【００７８】さらに請求項４記載の不揮発性半導体記憶
装置によれば、真の記憶情報を示すコンタクト部の有無
が複数の各層コンタクト部の有無の論理演算により決定
されるため、真の記憶情報を暴くことはより困難とな
り、さらによりいっそう耐タンパー性を向上することが
できる。

【００７９】また、本発明の請求項５記載の不揮発性半
導体記憶装置によれば、複数のメモリセルの個々の記憶
情報が暴露されたとしても、その記憶情報はデータ線の
並び方向にスクランブルされているため、意味のあるデ
ータすなわち順序付けされた読み出しビットの順序に返
還するのが困難であり、耐タンパー性を向上することが
できる。またこの構成は、動作速度の遅延やチップコス
トの増加などを招くことなく実現できる。

【００８０】さらに本発明の請求項６記載の不揮発性半
導体記憶装置によれば、読み出しビットの配線とデータ
線とを接続するコンタクト部の配置によって容易にメモ
リセルの記憶情報をデータ線の並び方向にスクランブル
させることができる。例えばＲＯＭの記憶情報を示すコ
ンタクト部と上記スクランブルさせるためのコンタクト
部とを同層で形成すると、ＲＯＭの記憶情報を示すコン
タクト部のパターンを修正する都度、上記スクランブル
させるためのコンタクト部のパターンも変更することが
でき、コスト負担を軽減でき、更に耐タンパー性を高め
ることができる。

【００８１】また、本発明の請求項７記載の不揮発性半
導体記憶装置によれば、複数のメモリセルの個々の記憶
情報が暴露されたとしても、その記憶情報はビット線の
並び方向にスクランブルされているため、意味のあるデ
ータに返還するのが困難であり、耐タンパー性を向上す
ることができる。またこの構成は、動作速度の遅延やチ
ップコストの増加などを招くことなく実現できる。

【００８２】さらに本発明の請求項８記載の不揮発性半
導体記憶装置によれば、Ｘ方向アドレス配線とカラムデ
コーダ入力配線とを接続するコンタクト部の配置によっ
て容易にメモリセルの記憶情報をビット線の並び方向に
スクランブルさせることができる。例えばＲＯＭの記憶
情報を示すコンタクト部と上記スクランブルさせるため
のコンタクト部とを同層で形成すると、ＲＯＭの記憶情
報を示すコンタクト部のパターンを修正する都度、上記
スクランブルさせるためのコンタクト部のパターンも変
更することができ、コスト負担を軽減できるとともに耐
タンパー性を高めることができる。

【００８３】また、本発明の請求項９記載の不揮発性半
導体記憶装置によれば、複数のメモリセルの個々の記憶
情報が暴露されたとしても、その記憶情報はワード線の
並び方向にスクランブルされているため、意味のあるデ
ータに返還するのが困難であり、耐タンパー性を向上す
ることができる。またこの構成は、動作速度の遅延やチ
ップコストの増加などを招くことなく実現できる。

【００８４】さらに本発明の請求項１０記載の不揮発性
半導体記憶装置によれば、Ｙ方向アドレス配線とロウデ
コーダ入力配線とを接続するコンタクト部の配置によっ
て容易にメモリセルの記憶情報をワード線の並び方向に
スクランブルさせることができる。例えばＲＯＭの記憶
情報を示すコンタクト部と上記スクランブルさせるため
のコンタクト部とを同層で形成すると、ＲＯＭの記憶情
報を示すコンタクト部のパターンを修正する都度、上記
スクランブルさせるためのコンタクト部のパターンも変
更することができ、コスト負担を軽減できるとともに耐
タンパー性を高めることができる。

【００８５】また、本発明の請求項１１記載の不揮発性
半導体記憶装置によれば、複数のメモリセルの個々の記
憶情報が暴露されたとしても、その記憶情報はビット線
の並び方向およびワード線の並び方向にスクランブルさ
れているため、意味のあるデータに返還するのが困難で
あり、耐タンパー性を向上することができる。またこの
構成は、動作速度の遅延やチップコストの増加などを招
くことなく実現できる。

【００８６】さらに本発明の請求項１２記載の不揮発性
半導体記憶装置によれば、請求項５〜１１のうちいずれ
かに記載の不揮発性半導体記憶装置において、真の記憶
情報を示すコンタクト部の有無が複数の各層コンタクト
部の有無の論理演算により決定されるため、真の記憶情
報を暴くことはより困難となり、よりいっそう耐タンパ
ー性を向上することができる。

【００８７】また、本発明の請求項１３記載の不揮発性
半導体記憶装置によれば、真の記憶情報を示すコンタク
ト部の有無が複数の各層コンタクト部の有無の論理演算
により決定されるため、真の記憶情報を暴くことは困難
であり、耐タンパー性を向上することができる。

【００８８】また、本発明の請求項１４記載の不揮発性
半導体記憶装置によれば、複数のメモリセルの個々の記
憶情報が暴露されたとしても、その記憶情報はビット線
の並び方向およびワード線の並び方向のうち少なくとも
一方向にスクランブルされているため、意味のあるデー
タに返還するのが困難であり、耐タンパー性を向上する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における不揮発性半
導体記憶装置の断面を斜めから見た図

【図２】本発明の第１の実施の形態における不揮発性半
導体記憶装置の回路図

【図３】本発明の第２の実施の形態における不揮発性半
導体記憶装置の回路図

【図４】本発明の第３の実施の形態における不揮発性半
導体記憶装置のブロック構成図

【図５】本発明の第４の実施の形態における不揮発性半
導体記憶装置のブロック構成図

【図６】本発明の第４の実施の形態における不揮発性半
導体記憶装置の他の例を示すブロック構成図

【図７】本発明の第５の実施の形態における不揮発性半
導体記憶装置の要部のパターン配線図

【図８】比較のために示した従来例の不揮発性半導体記
憶装置（ＲＯＭ）の要部のパターン配線図

【図９】本発明の第６の実施の形態における不揮発性半
導体記憶装置の回路図

【図１０】本発明の第６の実施の形態における他の例を
説明するための図

【図１１】本発明の第７の実施の形態における不揮発性
半導体記憶装置の回路図

【図１２】従来例の不揮発性半導体記憶装置（ＲＯＭ）
の断面を斜めから見た図

【図１３】従来例の不揮発性半導体記憶装置（ＲＯＭ）
の回路図

【図１４】従来例の不揮発性半導体記憶装置（ＲＯＭ）
のブロック構成図

【符号の説明】

１コンタクトパターン２活性化領域３素子分離領域４ワード線５ビット線６ダミーコンタクトパターン７ダミービット線８メモリセルトランジスタ１１センスアンプ１２ダミー回路２１メモリセルと第一メタル層とのコンタクト２２第一メタル層と第二メタル層とのコンタクト３１ロウデコーダ３２カラムデコーダ３３メモリセルアレイ３４第一メタル配線３５第二メタル配線３６第一メタル層と第二メタル層間のコンタクト３７データ配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/112 Ｆターム(参考） 5B003 AA05 AA06 AB05 AC00 AD06 AD08 5B017 AA03 BB00 CA12 5B035 AA13 BB09 CA11 5F083 CR03 LA12 LA16 ZA28

Claims

【特許請求の範囲】

【請求項１】複数のワード線と複数のビット線との各
交差部に配置されたメモリセルトランジスタを有し、前
記メモリセルトランジスタと前記ビット線との間の第１
の層間絶縁層に設けられて前記メモリセルトランジスタ
と前記ビット線とを電気的に接続するコンタクト部の有
無により異なる情報が記憶された複数のメモリセルを備
えた不揮発性半導体記憶装置であって、前記第１の層間絶縁層よりも上層の第２の層間絶縁層に
ダミーコンタクト部を設けたことを特徴とする不揮発性
半導体記憶装置。
【請求項２】ダミーコンタクト部上で前記ダミーコン
タクト部と接続された複数のダミービット線を設けた請
求項１記載の不揮発性半導体記憶装置。
【請求項３】ダミービット線の端部で前記ダミービッ
ト線に接続されたダミー回路を設けた請求項２記載の不
揮発性半導体記憶装置。
【請求項４】第１の層間絶縁層が複数の絶縁層からな
り、メモリセルトランジスタとビット線とを電気的に接
続するコンタクト部の有無が前記複数の絶縁層の各層に
設けられる各層コンタクト部の有無の論理演算により決
定されたことを特徴とする請求項１，２または３記載の
不揮発性半導体記憶装置。
【請求項５】順序付けされて出力される複数の読み出
しビットに対応した複数のデータ線と、前記複数のデー
タ線に対応して配置されそれぞれ所定の情報が記憶され
て前記複数のデータ線へ記憶された情報が読み出される
複数のメモリセルとを備えた不揮発性半導体記憶装置で
あって、前記複数のデータ線の並び方向順に配置された前記メモ
リセルに対応するビットの順序を前記順序付けされた読
み出しビットの順序と異ならせたことを特徴とする不揮
発性半導体記憶装置。
【請求項６】複数のデータ線の並び方向順に配置され
たメモリセルに対応するビットの順序を順序付けされた
読み出しビットの順序と異ならせるために、順序付けさ
れて出力される複数の読み出しビットの配線を前記複数
のデータ線とは層間絶縁層を介して異なる配線層により
設けるとともに、任意の前記読み出しビットの配線と任
意の前記データ線とを前記層間絶縁層にコンタクト部を
設けることで接続可能な構成とし、所定の前記読み出し
ビットの配線と所定の前記データ線とを所定の前記コン
タクト部で接続したことを特徴とする請求項５記載の不
揮発性半導体記憶装置。
【請求項７】複数のワード線と複数のビット線との各
交差部に配置されそれぞれＸ方向およびＹ方向アドレス
を有し前記Ｘ方向およびＹ方向アドレスに応じて所定の
情報が記憶された複数のメモリセルと、Ｘ方向アドレス
入力に応じて前記ビット線を選択するカラムデコーダ
と、Ｙ方向アドレス入力に応じて前記ワード線を選択す
るロウデコーダとを備えた不揮発性半導体記憶装置であ
って、前記ビット線の並び方向順に配置された前記メモリセル
が有するＸ方向アドレスの順番を前記Ｘ方向アドレス入
力のアドレス順と異ならせたことを特徴とする不揮発性
半導体記憶装置。
【請求項８】ビット線の並び方向順に配置されたメモ
リセルが有するＸ方向アドレスの順番をＸ方向アドレス
入力のアドレス順と異ならせるために、複数のＸ方向ア
ドレス配線によって伝送されるＸ方向アドレス入力を、
前記複数のＸ方向アドレス配線とは層間絶縁層を介して
異なる配線層からなる複数のカラムデコーダ入力配線に
よってカラムデコーダに入力するとともに、任意の前記
Ｘ方向アドレス配線と任意の前記カラムデコーダ入力配
線とを前記層間絶縁層にコンタクト部を設けることで接
続可能な構成とし、所定の前記Ｘ方向アドレス配線と所
定の前記カラムデコーダ入力配線とを所定の前記コンタ
クト部で接続したことを特徴とする請求項７記載の不揮
発性半導体記憶装置。
【請求項９】複数のワード線と複数のビット線との各
交差部に配置されそれぞれＸ方向およびＹ方向アドレス
を有し前記Ｘ方向およびＹ方向アドレスに応じて所定の
情報が記憶された複数のメモリセルと、Ｘ方向アドレス
入力に応じて前記ビット線を選択するカラムデコーダ
と、Ｙ方向アドレス入力に応じて前記ワード線を選択す
るロウデコーダとを備えた不揮発性半導体記憶装置であ
って、前記ワード線の並び方向順に配置された前記メモリセル
が有するＹ方向アドレスの順番を前記Ｙ方向アドレス入
力のアドレス順と異ならせたことを特徴とする不揮発性
半導体記憶装置。
【請求項１０】ワード線の並び方向順に配置されたメ
モリセルが有するＹ方向アドレスの順番をＹ方向アドレ
ス入力のアドレス順と異ならせるために、複数のＹ方向
アドレス配線によって伝送されるＹ方向アドレス入力
を、前記複数のＹ方向アドレス配線とは層間絶縁層を介
して異なる配線層からなる複数のロウデコーダ入力配線
によってロウデコーダに入力するとともに、任意の前記
Ｙ方向アドレス配線と任意の前記ロウデコーダ入力配線
とを前記層間絶縁層にコンタクト部を設けることで接続
可能な構成とし、所定の前記Ｙ方向アドレス配線と所定
の前記ロウデコーダ入力配線とを所定の前記コンタクト
部で接続したことを特徴とする請求項９記載の不揮発性
半導体記憶装置。
【請求項１１】複数のワード線と複数のビット線との
各交差部に配置されそれぞれＸ方向およびＹ方向アドレ
スを有し前記Ｘ方向およびＹ方向アドレスに応じて所定
の情報が記憶された複数のメモリセルと、Ｘ方向アドレ
ス入力に応じて前記ビット線を選択するカラムデコーダ
と、Ｙ方向アドレス入力に応じて前記ワード線を選択す
るロウデコーダとを備えた不揮発性半導体記憶装置であ
って、前記ビット線の並び方向順に配置された前記メモリセル
が有するＸ方向アドレスの順番を前記Ｘ方向アドレス入
力のアドレス順と異ならせるとともに、前記ワード線の
並び方向順に配置された前記メモリセルが有するＹ方向
アドレスの順番を前記Ｙ方向アドレス入力のアドレス順
と異ならせたことを特徴とする不揮発性半導体記憶装
置。
【請求項１２】複数のメモリセルは、複数のワード線
と複数のビット線との各交差部に配置されたメモリセル
トランジスタを有し、前記メモリセルトランジスタと前
記ビット線との間の第１の層間絶縁層に設けられて前記
メモリセルトランジスタと前記ビット線とを電気的に接
続するコンタクト部の有無により異なる情報が記憶され
る構成であり、かつ、前記第１の層間絶縁層が複数の絶
縁層からなり、前記メモリセルトランジスタと前記ビッ
ト線とを電気的に接続するコンタクト部の有無が前記複
数の絶縁層の各層に設けられる各層コンタクト部の有無
の論理演算により決定されたことを特徴とする請求項５
〜１１のうちいずれかに記載の不揮発性半導体記憶装
置。
【請求項１３】複数のワード線と複数のビット線との
各交差部に配置されたメモリセルトランジスタを有し、
前記メモリセルトランジスタと前記ビット線との間の第
１の層間絶縁層に設けられて前記メモリセルトランジス
タと前記ビット線とを電気的に接続するコンタクト部の
有無により異なる情報が記憶された複数のメモリセルを
備えた不揮発性半導体記憶装置であって、前記第１の層間絶縁層が複数の絶縁層からなり、前記メ
モリセルトランジスタと前記ビット線とを電気的に接続
するコンタクト部の有無が前記複数の絶縁層の各層に設
けられる各層コンタクト部の有無の論理演算により決定
されたことを特徴とする不揮発性半導体記憶装置。
【請求項１４】複数のワード線と複数のビット線との
各交差部に配置されそれぞれＸ方向およびＹ方向アドレ
スを有し前記Ｘ方向およびＹ方向アドレスに応じて所定
の情報が記憶された複数のメモリセルを備えた不揮発性
半導体記憶装置であって、前記複数のビット線および前記複数のワード線のうち少
なくとも一方を全てが平行である以外のレイアウト形状
にすることで、前記ビット線の並び方向順に配置された
前記メモリセルが有するＸ方向アドレスおよび前記ワー
ド線の並び方向順に配置された前記メモリセルが有する
Ｙ方向アドレスのうち少なくとも一方を不規則な順番に
したことを特徴とする不揮発性半導体記憶装置。