KR19980042915A

KR19980042915A - 테이프 캐리어 패키지 및 이를 사용한 표시장치

Info

Publication number: KR19980042915A
Application number: KR1019970064351A
Authority: KR
Inventors: 나오유키 타지마; 야스노리 치카와; 슈니찌 무라하시; 세이지로오 교오텐
Original assignee: 쯔지 하루오; 샤프 가부시끼가이샤
Priority date: 1996-11-29
Filing date: 1997-11-29
Publication date: 1998-08-17
Also published as: JPH10214858A; TW448334B; KR100256510B1; CN1184260A; JP3405657B2; CN1143170C; US20010040664A1; US6407796B2

Abstract

본 발명의 테이프 캐리어 패키지는, 테이프 기재의 일면측에 설치된 배선과,

상기 테이프 기재의 타측면에 탑재되어 상기 배선과 전기적으로 접속되는 전극을 갖는 반도체칩을 구비한다. 상기 배선은 테이프 기재의 일변 단부로부터 반대측 단부까지 연장되며, 양단의 중간에 위치한 중간배선부가 상기 전극과 전기적으로 접속되는 접속부를 포함한다.

Description

테이프 캐리어 패키지 및 이를 사용한 표시장치

본 발명은 컴퓨터나 워드 프로세서 등에 사용되는 액정표시장치 등의 표시장치 및 이 표시장치에 탑재되어 액정 등의 표시매체를 구동하기 위한 반도체 칩을 구비한 테이프 캐리어 패키지에 관한 것이다.

도 23은 액정표시장치의 일예를 도시하고 있으며, 도시된 바와 같이 액정표시장치는 액정(도시되지 않음)을 협지하도록 설치되는 상부 글래스판(15)과 하부 글래스판(16)을 포함하는 액정패널과, 광원으로서 역할을 하는 백라이트 유니트(21)와, 액정 구동용 반도체 칩(5)과, 반도체 칩(5)과 하부 글래스판(16) 위에 구비된 배선(또는 라인)을 접속하는 테이프 캐리어 패키지(TCP)(7)와, 다수의 TCP(7)를 서로 접속하기 위한 프린트 기판(23)과, 액정패널을 둘러싸기 위한 베셀(22)을 포함한다.

액정을 구동하기 위한 반도체 칩을 탑재하기 위한 주지된 방법은 반도체 칩을 직접 액정패널에 탑재하는 방식과 테이프 캐리러 패키지(TCP)의 형태로 공급되는 반도체 칩을 액정패널에 찹재하는 방식이다.

후자의 방식의 경우는 도 23에 도시된 바와 같이, 하부 글래스판(16) 위에 설치된 전극과 TCP(7) 위에 도체 패턴부분을 이방성 도전막(도시되지 않음)을 통하여 열압착하는 것에 의해 액정패널의 주변에 다수의 TCP를 탑재시킨다. 또한 액정패널의 주변부에 탑재된 다수의 TCP(7)는 프린트 배선에 설치된 공통 프린트 기판(23)에 접속된다. 액정을 통하여 표시하기 위한 신호는 프린트 기판(23)을 통하여 TCP(7)로 공급한다. 더욱이, 반도체 칩(5) 내에 포함될 수 없는 어떤 칩부품(예를 들어, 칩 캐패시터)이 프린트 기판(23) 위에 탑재되어 있다. 베셀(22)은 액정패널의 주변을 둘러싸도록 설치되어 있다.

액정표시장치의 조립공정은 TCP(7)의 액정구동 출력단자를 하부 클랜스판(16)의 상부에 설치된 전극에 이방성 도전막(도시되지 않음)을 통하여 접속하고, 그 후 TCP(7)의 입력신호단자를 프린트 기판(23)에 솔더링 또는 이방성 도전막을 통하여 접속한다.

도 24에 도시된 바와 같이 TCP에 절곡된 가능한 TCP(25)를 사용하는 경우는 그 후 TCP(25)를 절곡하여 프린트 기판(23)을 모듈 형상에 맞추도록 한다.

한편, 전자의 방식은 금속 범프(bump)를 갖는 반도체 칩(5)을 하부 글래스판(16) 위에 설치된 배선으로 페이스 다운시켜 직접 탑재하는 칩-온-글래스(COG : Chip In Glass)방법이 있다. 이러한 COG 방법에 있어서 접속에는 상이한 방식들이 있으며, 그 중 하나는 솔더 범프에 의해 직접 접속하여 그 후 반도체 칩과 글래스판과의 공극(gap)을 수지로 충진하는 방식이 일본특개평4-105331호 등에 개시되어 있고; 다른 한 방식은 도 25에 도시된 바와 같이, 반도체 칩(5)의 금속 범프를 하부 글래스판(16) 위의 배선에 도전성 입자(20a)를 포함하는 수지(바인더)(20b)로 이루어진 이방성 도전막(ACF)(20)을 통하여 접속하는 방식이 일본특개평4-76929호, 특개평4-71246호, 특개평4-317347호 등에 개시되어 있다. 후자의 방식은 이방성 도전막(20)의 수지(바인더)(20b)가 전자의 방식에서 충전수지 대신에 사용된다. 현재는 수리가 용이하고 수지 충진이 필요없는 이방성 도전막을 사용하는 COG 방법이 널리 사용되고 있다.

또한 상기한 프린트 기판을 사용하는 방법 또는 COG 방법에 사용되는 각각의 반도체 칩에는 프린트 기판 위의 배선 또는 액정패널 위에 배선된 ITO 배선에 의해 각각의 반도체 칩 마다 입력신호와 전원전압이 병렬로 입력된다. 그러나, 칩선택신호만은 병렬로 입력되는 클럭신호에 동기하여 다른 반도체 칩과의 사이에 신호가 전달된다.

최근에는 액정패널이 글래스판 넘어로 연장된 폭(즉, 프레임 사이즈)을 축소하여 일정한 모듈 사이즈에 대하여 더큰 표시면적을 확보하도록 하는 경향이 있다. 또한 액정패널은 CRT와 비교하여 비용이 더 높아 비용절감의 요구도 매우 크다.

이러한 상황하에서 TCP를 사용하는 방법으로서 글래스판 넘어로 연장된 TCP의 폭을 축소하기 위하여 반도체 칩을 세장형상(elongated shape)으로 변형한 슬림타입의 TCP를 사용하는 것이 일본의장출원평2-40145호에 제안되었다. 또한 상기한 바와 같이 글래스판 넘어로 연장된 TCP의 일부를 절곡하여 프레임 사이즈를 축소시키는 것이 일본특개평2-132418 등에 제안되었다.

그러나, 양 제안방법도 프린트 기판, TCP 및 액정패널을 필요로 하며, 그외 조립공정은 액정패널의 글래스판과 TCP와의 접속과, TCP와 프린트 기판과의 접속의 2회의 접속공정을 필요로 한다. 이것은 재료비와 공정수를 증가시켜 액정모듈의 비용절감을 행하는데에 장해로 되고 있다.

더욱이 도 26A에 도시된 바와 같이 프린트 기판을 사용하지 않고 액정패널(도면에 부재번호 15가 액정패널의 상부 글래스판을 지칭함)과 TCP(7) 만으로 액정표시장치를 구성하는 다른 방법이 제안되었다(일본특개평5-297394호, 특개평6-258653호 등), 이 방법에서는 도 26B에 도시된 바와 같이 인접한 2개의 TCP(7)가 서로 직접 접속되는 것에 의해 TCP(7) 만으로 입력신호를 송수신하고 있다.

그러나 이 제안방법의 경우는 비록 프린트 기판에 대한 재료비를 절감하는 것은 가능하게 되었으나 접속회수는 액정패널의 글래스판과 TCP(7)의 접속과, TCP(7)와 TCP(7)의 접속의 2회의 접속이 필요하여, 공정수면에서의 비용절감은 제공하지 못하였다. 더욱이 이 제안방법에 있어서 연속하여 접속되어 있는 TCP(7, 7)중의 한개가 결함이 있는 경우 불량 TCP(7)를 제거하여야 한다. 이러한 불량 TCP를 제거할 때 인접한 TCP(7)에도 기계적인 손상이 가해질 수 있고 또한 접속을 해제하는 장소가 불량 TCP(7)의 좌우 입력단자와 출력단자의 3개소가 요구되어 공정수면에서도 부담이 되고 있다. 또한 입력신호의 송수신이 TCP(7, 7) 사이에서 모두 수행되기 때문에 입력단자들은 각각 TCP(7)의 출력단자가 있는 변에 수직인 좌우변에 배열될 필요가 있다. 각각의 입력단자에 접속된 입력배선은 모두 배열되어야 하므로 따라서 TCP(7)의 폭을 증가시켜 액정패널의 프레임 사이즈 제한에 저촉될 가능성이 있다. 더욱이, TCP(7)의 면적증대에 의해 재료비용이 증가하게 된다. 따라서 상기한 제안방법은 수선에 어려움이 있고, 접속공정수가 축소되지 않으며, TCP 사이즈가 증가하는 점에 문제가 있다.

다른 한편으로 COG 방법에 있어서는 반도체 칩을 직접 글래스판 위에 탑재하기 때문에 TCP를 사용하는 방법에 비하여 그것의 패키지 비용이 낮다. 더욱이 입력신호가 글래스판 위의 배선을 통하여 반도체 칩에 공급될 수 있는 경우 프린트 기판도 제거될 수 있으며, 이는 비용면에서 중요한 이점을 제공하게 된다. 이러한 경우에 실장도 반도체 칩을 글래스판 위에 탑재하는 것만 하므로 실장비용을 저감시킬 수 있는 다른 이점도 있다.

그러나, 실제로는 상기와 같은 구성은 약 3-6인치 정도의 비교적 소형의 액정패널에 대해서만 가능하며, 현재 주류인 약 10인치 이상의 대형 액정패널에서는 불가능하다. 이러한 이유는 글래스판의 배선에 사용되고 있는 재료의 시트(sheet)저항이 높기 때문에 입력신호배선의 배선저항을 저레벨로 억압할 수가 없다는 것이다. 글래스판이 소형일 때 글래스판의 배선길이는 짧다. 그러나, 글래스판의 큰 경우 글래스판의 배선길이는 길어지게 되고, 글래스판의 길이에 따른 접압강하가 발생되어 액정구동용 반도체 칩에 정상적인 신호를 전송하지 못하게 된다.

더욱이 상기한 배선저항을 고려하면, 소형 액정패널에 있어서도 글래스판 위의 배선폭을 증가시키지 않으면 안되므로 글래스판 위의 칩 탑재 면적이 TCP보다 더 넓게 된다. 이와 같은 글래스판 사이즈의 확대는 일 마더 글래스로부터 얻을 수 있는 패널의 수를 감소시켜서, 모듈 전체로부터 볼 때 비용절감을 이룰 수가 없게 된다.

일본실개평4-77134호 등에 개시된 방법이 상기한 문제에 대한 해결방안으로서 제안되었다. 도 27에 도시된 바와 같이 이 방법에 있어서는 액정패널의 하부 글래스판(16) 위에 가요성 배선판(18)을 각 반도체 칩(5)의 탑재부 근처에 배치하여 가요성 배선판(18)의 배선을 하부 글래스판(16) 위의 배선에 직접 접속시킨 구성으로 이루어져서, 가요성 배선판(18)을 통하여 입력신호를 전송하는 방법에 제안되어 있다. 이 방법에서는 결국 TCP를 사용하는 방법의 프린트 기판에 상당하는 가요성 배선판이 필요하며 따라서 비용면, 공정면에서 어떠한 이점도 제시하지 못하고 있다.

한편, 프린트 기판을 사용한 경우 액정패널 사이즈가 커지게 되면 프린트 기판과 글래스판과의 선팽창계수의 차이로 인하여 TCP에 응력이 가해진다. 그 결과, TCP에 형성된 배선의 단선을 야기하여 신뢰성이 저하된다. 다른 제안방법(일본특개평8-15716호)은 프린트 기판 대신에 글래스판에 배선된 기판을 사용하는 것이다. 그러나, 이 방법은 또한 글래스판 배선기판의 가격이 높고 그것의 배선저항이 프린트 기판보다 높다는 문제가 있다.

또한 COG법에 의한 경우는 베어칩(bare chip)으로서 칩이 공급되기 때문에 통상 웨이퍼 형태로 테스트는 이루어지나 다이싱하여 개별 칩으로 분할된 후에는 테스트되지 않는다. 따라서 글래스판에 반도체 칩을 탑재하는 경우에 그의 반도체 칩이 양품인지 또는 불량품인지의 보증이 어렵다(주지된 양품 다이는 아님). 특히 탑재 개수가 많은 대형 패널인 경우에는 수선율이 증가할 가능성이 크고 비용상승의 우려가 있다.

또한 상기한 바와 같이 COG법 또는 프린트 기판 대신에 글래스판에 배선된 기판을 사용하는 경우, 입력신호를 전송하는 배선의 저항이 높게 되는 것이 문제로 되나 반도체 칩 내에 설치된 알루미늄 배선을 유용하는 것에 의해 저저항화를 도모하는 것이 가능하며, 고정항화를 회피하는 것이 가능하다. 그러나 반도체 칩 내부배선을 사용하는 경우, 반도체 칩에 큰 전류가 흐르는 것 및 신뢰성 등을 고려하면 내부배선을 큰 폭으로 설계할 필요가 있다. 폭의 증가에 따라 칩 내의 배선영역이 크게 되고 칩면적이 증대되어 재료비용이 상승함과 동시에 클럭신호가 반도체 칩내를 경유하는 것에 의해 노이즈의 영향을 받을 가능성이 있어 전송이 되지 않는다. 예를 들어, 반도체 칩을 통하여 전송된 클럭신호는 칩으로부터의 노이즈에 의해 깨질 수 있다.

본 발명은 이러한 종래기술의 과제를 해결하고자 하는 것이며, 반도체 칩이 양품인지 또는 불량품인지의 보상을 탑재하기 전에 용이하게 할 수 있는 테이프 캐리어 패키지 및 이를 사용하여 접속공정을 소감화시키고 또한 수선이 용이하며 신뢰성도 향상할 수 있는 표시장치를 제공하는데 목적이 있다.

도 1A 내지 도 1D는 각각 본 발명의 제 1실시예에 따른 TCP를 보여주는 평면도로서, 도 1A는 절단공정 전의 TCP를 보여주는 평면도, 도 1B는 남겨진 입력단자부를 보여주는 평면도, 도 1C는 본 발명의 요부를 보여주는 평면도, 도 1D는 우측 입력단자부를 보여주는 평면도,

도 2는 좌우의 입력단자부 사이에 제 1실시예에 따른 TCP의 중간부분을 보여주는 단면도,

도 3은 본 발명의 제 2실시예에 따른 TCP의 요부를 보여주는 평면도,

도 4는 도 3의 A-A선을 따른 단면도,

도 5A는 본 발명의 제 3실시예에 따른 TCP를 보여주는 평면도이고, 도 5B는 그것의 일부를 보여주는 확대 평면도,

도 6A는 본 발명의 제 4실시예에 따른 TCP를 보여주는 평면도이고, 도 6B는 그것의 일부를 보여주는 확대 평면도,

도 7은 본 발명의 제 5실시예에 따른 TCP를 보여주는 평면도,

도 8은 본 발명의 제 6실시예에 따른 TCP를 보여주는 평면도,

도 9A는 본 발명의 제 7실시예에 따른 액정표시장치의 TCP 장착부분을 보여주는 사시도, 도 9B는 그것의 요부를 보여주는 단면도,

도 10은 본 발명의 제 7실시예에 따른 액정표시장치에 있어서 전기적 접속부분의 신호 흐름을 보여주는 도,

도 11은 본 발명의 제 8실시예에 따른 액정표시장치의 TCP 장착부분을 보여주는 사시도,

도 12A 및 도 12B는 각각 제 8실시예에 따른 액정표시장치의 변형예로서, 도 12A는 TCP간 접속용 기판에 전자부품을 탑재한 경우를 보여주는 사시도, 도 12B는 그의 TCP간 접속용 기판에 LTCC 기판을 사용하여 기판 내부 또는 기판 표면에 전자부품을 조립한 경우를 보여주는 사시도,

도 13은 본 발명의 제 9실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 14는 도 13에 도시된 버퍼회로의 논리회로도의 일예,

도 15는 도 13에서 버퍼회로의 위치가 변경된 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 16은 본 발명의 제 10실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 17A는 도 16A에 도시된 입력버퍼회로의 논리회로도의 일예, 도 17B는 도 16에 도시된 출력버퍼회로의 논리회로도의 일예,

도 18은 본 발명의 제 11실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 19는 도 18에 도시된 입/출력 버퍼회로의 논리회로도의 일예,

도 20은 본 발명의 제 11실시예에 따른 다른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 21은 본 발명의 제 11실시예에 따른 또 다른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도,

도 22는 도 20 및 도 21에 도시된 입/출력 버퍼회로의 논리회로도의 일예,

도 23은 종래의 플랫실장방식에 의해 얻어진 액정표시장치의 주변부를 보여주는 단면도,

도 24는 종래의 절곡실장방식에 의해 얻어진 액정표시장치의 주변부를 보여주는 단면도,

도 25는 종래의 ACF-COG법에 의해 얻어진 액정표시장치의 주변부를 보여주는 단면도,

도 26A는 종래의 인접한 TCP를 직접접속하여 실장하는 방법을 보여주는 평면도, 도 26B는 도 26A에 도시된 TCP를 보여주는 확대 평면도,

도 27은 종래의 가요성 배선판을 통하여 입력신호를 공급하는 COG방식에 따른 액정표시장치를 보여주는 사시도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 테이프 기판2 : 접착제층

3 : 동박4 : 봉지수지

5 : 반도체 칩6 : 솔더-레지스트

7 : TCP(테이프 캐리어 패키지)8 : 다른 개구부(다른 디바이스 홀)

9 : 절결부10a : 전원전극 범프

10b, 10c : 범프11a : 전원리드

11b, 11c : 입력단자12a : 오버행 패턴

12b, 12c : 내부리드13 : 칩내부배선

14 : 칩부품15 : 상부 글래스판

16 : 하부 글래스판17 : 배선패턴

18 : 가요성 배선판19 : TCP간 접속용 기판

20 : 이방성 도전막(ACF)21 : 백라이트 유니트

22 : 베셀23 : 프린트 기판

26 : TCP 상부배선27 : 출력단자군

28 : 버퍼회로29a, 29b, 29c : 알루미늄 배선 등의 배선

30 : 인버터 회로31 : 입력버퍼회로

32 : 출력버퍼회로33 : 입출력버퍼회로

34 : 클럭동기 인버터회로35 : NAND회로

36 : NOR회로37 : PMOS 트랜지스터

38 : NMOS 트랜지스터

본 발명의 일특징에 따르면, 테이프 캐리어 패키지는 테이프 기재의 일면측에 설치된 배선과, 상기 테이프 기재의 타측면에 탑재되어 상기 배선과 전기적으로 접속되는 전극을 갖는 반도체칩을 구비한다. 상기 배선은 테이프 기재의 일변 단부로부터 반대측 단부까지 연장되며, 양단의 중간에 위치한 중간배선부가 상기 전극과 전기적으로 접속되는 접속부를 갖춘다.

본 발명의 일 실시예에 있어서, 상기 접속부는 상기 테이프 기재에 설치된 디바이스 홀로부터 오버행되어 형성되어 그의 오버행 부분에 상기 반도체 칩의 전극과 전기적으로 접속된다.

본 발명의 다른 실시예에 있어서, 상기 접속부를 포함하는 상기 중간 배선부는 상기 디바이스 홀 위를 통하도록 연장되어 돌출하도록 형성되며, 상기 접속부가 디바이스 홀로부터 오버행된 부분에 존재한다.

본 발명의 또다른 실시예에 있어서, 상기 돌출되어 형성되어 있는 중간 배선부는 I 자 형상 또는 U자 형상으로 되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 디바이스 홀은 직선상으로 연장되어 있는 중간 배선부가 통하는 부분에 절결부가 설치되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 접속부를 포함하는 상기 중간 배선부는 상기 디바이스 홀측에 V자 형상으로 굴곡되거나 또는 중간 배선부의 디바이스 홀의 위를 통하는 부분이 직선상으로 되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 절결부를 통하는 직선상의 중간 배선부에는 절곡된 완충부가 설치되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 디바이스 홀은 상기 테이프 기재에 형성된 다른 개구부와는 분리되어 형성되며, 디바이스 홀의 위를 상기 중간 배선부가 직선상으로 횡절하여 설치되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 배선이 전원용이며, 상기 반도체 칩의 전극과 전기적으로 접속되는 신호용 배선은 더욱이 상기 테이프 기재에 형성되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 테이프 기재 위에 다수의 배선이 형성되어 있고 그의 상호간에 상기 반도체 칩과는 상이한 전자부품이 접속 탑재되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 반도체 칩은 다른 테이프 캐리어 패키지에 구비된 반도체 칩들 사이의 신호접속을 위하여 버퍼회로를 내장하고 있다.

본 발명의 또다른 실시예에 있어서, 상기 반도체 칩에 내장된 버퍼회로는 입력버퍼회로와 출력버퍼회로에 의해 구성되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 반도체 칩에 내장된 버퍼회로는 입출력 버퍼회로에 의해 구성되어 있어도 좋다.

본 발명의 다른 특징에 따르면, 표시장치는 표시패널의 글래스판 위에 상기한 테이프 캐리어 패키지를 포함한다. 그의 인접한 하나의 테이프 캐리어 패키지는 글래스판 위에 설치된 배선을 통하여 전기적으로 다른 것에 접속된다.

본 발명의 일 실시예에 있어서, 상기 글래스판 위에 설치된 배선과 테이프 캐리어 패키지와의 접속에 이방성 도전막이 사용된다.

본 발명의 다른 실시예에 있어서, 상기 글래스판 위에 설치된 배선은 상기 글래스판 위에 직접 형성된 배선이다.

본 발명의 또다른 실시예에 있어서, 상기 글래스판 위에 설치된 배선에는 상기 반도체 칩과는 상이한 전자부품이 접속 탑재되어 있다.

본 발명의 또다른 실시예에 있어서, 상기 표시패널은 액정패널로서 구성된다.

본 발명의 또다른 실시예에 있어서, 상기 글래스판 위에 설치된 배선은 상기 글래스판 이외의 기재에 형성된 배선이다.

이하에 본 발명의 작용에 대하여 설명한다.

본 발명의 TCP에 있어서는 출력단자 변에 수직인 변에 배선의 입력단자를 배치하고 있으므로 그의 입력단자를 사용하여 테스트하는 것에 의해 반도체 칩의 질(즉, 칩이 양품인지 불량품인지를 판단할 수 있다) 보장이 가능하게 된다.

또한 본 발명의 표시장치에 있어서는 입력단자를 포함하는 TCP가 표시패널 위에 탑재되어 있고, 인접한 TCP 사이의 전기적 접속을 표시패널 위의 배선에 의해 행하고 있다. 따라서, 최대의 과제인 입력신호에 대한 배선을 TCP와 글래스판만으로 형성하면 좋기 때문에 재료의 비용절감을 도모하는 것이 가능한 것은 물론, TCP를 실장하는 것에 의해 입출력단자의 접속을 1회로 가능하므로 접속공정수를 종래의 1/3로 저감할 수 있다. 따라서 접속공정수에서도 큰 비용절감이 가능하다.

또한 본 발명에서는 글래스판으로부터 불량 TCP 만을 박리하고, 글래스판위만 세정하면 좋으므로 종래의 기술의 1/2 작업으로 수선이 가능하다. 더욱이 글래스판 넘어로 연장된 부분의 TCP는 베셀 등을 실장할 때 절곡하는 것도 가능하기 때문에 프레임 사이즈도 저감될 수 있다.

신뢰성면에서는 선팽창 게수가 큰 프린트 배선판을 사용하지 않으므로 온도 환경변화에 대하여 신뢰성은 종래보다 향상되고, 진동 등에 대한 기계적인 신뢰성도 종래의 TCP 방식의 TCP나 크린트 배선판과 비교할 때 어떤 가동부분이나 공진부분이 없기 때문에 COG 방법의 레벨과 비교 가능한 레벨로 증가될 수 있다.

더욱이, 글래스판에는 이방성 도전막을 통하여 단일 공정으로 본딩처리가 수행된다. 그리고 TCP 위의 배선, 반도체 칩 내의 배선, 글래스판 위의 배선을 이방성 도전막으로 전기적인 상호 접속하는 것이 가능하여 종래의 프린트 기판이 갖는 다층 배선이 기능을 대행하여 가요성 배선판이나 프린트 기판과 같은 연속된 대형 외부기판을 사용하지 않고 저배선 저항으로 입력신호를 송수신하는 것이 가능하다.

또한 반도체 칩 내의 알루미늄 배선을 사용하지 않고 반도체 칩 내에 버퍼회로를 내장하는 것에 의해 반도체 칩 내부의 배선영역을 감축할 수 있고, 또한 칩면적을 작게 할 수 있어, 저 코스트화를 도모함과 동시에 신뢰성 향상을 기할 수 있다.

더욱이 반도체 칩 내에 버퍼회로를 경유하여 입력신호를 전송함에 의해 입력신호를 파형정형할 수 있어, 그 결과 노이즈의 영향을 억압함과 동시에 클럭신호와 같은 고속동작을 필요로 하는 신호에 있어서도 신뢰성 있게 정상적인 방식으로 신호를 전송할 수 있게 된다.

또한, 버퍼회로를 입출력 버퍼회로의 구조를 갖도록 함에 의해 신호전달 방향을 외부로부터 자유롭게 변경할 수 있게 되며, 따라서 반도체 칩의 공통화(share)가 가능해진다.

따라서, 상기한 본 발명의 (1) 반도체 칩의 품질을 쉽게 보장할 수 있는(즉, 칩이 양품인지 또는 불량품인지를 판단할 수 있음) 테이프 캐리어 패키지를 제공하며, (2) 접속공정수가 줄어들고, 수선이 쉽게 이루어지고 신뢰성이 향상되는 테이프 캐리어 패키지를 사용한 표시장치를 제공하는 것을 가능하게 한다.

본 발명의 이들 및 다른 이점은 첨부도면을 참고한 다음의 상세한 설명을 읽고 이해함에 따라 당분야의 통상의 지식을 가진 자에게 명확하게 될 것이다.

이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 상세하게 설명한다.

(제 1실시예)

도 1A 내지 도 1D는 각각 본 발명의 제 1실시예에 따른 TCP를 보여주는 평면도로서, 도 1A는 절단공정 전의 TCP를 보여주는 평면도이고, 도 1B는 남겨진 입력단자를 보여주는 평면도이며, 도 1C는 본 발명의 요부를 보여주는 평면도이고, 도 1D는 우측 입력단자부를 보여주는 평면도이다.

본 실시예에 사용된 TCP(7)는 테이프 기재(1)(우베 인더스트리 (주)에서 생산된 약 50㎛ 두께)로서 우피렉스(Upilex) 위에 접착제층(2)을 통하여 전해동박(두께 : 약 18㎛, 최소배선폭 : 30㎛)을 적층시킨 것을 사용한다. 상기 테이프 기재(1)의 재료로서는 우피렉스 이외의 아피칼(Apical)(가네가푸찌 캐미칼 인더스터리 (주)) 또는 캡톤(Kapton)(듀폰-도레이 (주))과 같은 폴리이미드 필름을 사용할 수 있다. 더욱이 폴리이미드 이외의 것도 사용 가능하다. 예를 들어, 글래스 에폭시, 아라미드, BT 수지, 폴리에틸렌 테페프탈레이트, 폴리페닐에테르와 같은 필름도 사용될 수 있다. 또한 접착제층(2)을 사용하지 않고 기재(1) 위에 직접 도체인 전해동박(3)을 패턴형성하고 있는 TCP를 형성하는데 적용 가능하다.

도 1A에 도시된 제 1실시예에서 전해동박(3)은 TCP(7)의 길이방향을 따라 TCP의 중앙부에 도면의 하측에 배치된 출력단자군(27)과, 도면의 상측에 배치된 전원용 리드(11a)와, 입력단자(11b, 11c)와, 내부리드(12b, 12c) 등의 배선을 형성한다. 또한, 도 2에 도시된 바와 같이 전해동박(3)의 일부(예를 들어, 단자부)를 제외하고 봉지(sealing)수지(4)가 전해동박(3) 위에 설치되어 있다. 또한 테이프 기재(1)의 하부에 반도체 칩(5)이 설치되어 있으며 반도체 칩(5)의 주변을 둘러싸는 봉지수지(4)가 설치되어 있다.

상기 전원용 리드(11a)는 도 1C에 도시된 바와 같이 디바이스 홀(8)의 중앙 부근에 디바이스 홀(8) 내에 오버행되어 있고(overhang), 이 오버행 패턴(12a) 부분이 디바이스 홀(8)의 하측에 위치한 반도체 칩(5)위에 구비된 전원 전극범프(10a)에 접속되어 있다. 전원 전극범프(10a) 이외의 입력단자(11b)에는 배선의 일단이 각각 접속되어 있고, 배선의 타측단에는 디바이스 홀(8)에 설치된 내부리드(12b)를 통하여 반도체 칩(5) 위에 형성된 범프(10b)에 내부리드 본딩된다. 따라서, 입력신호는 반도체 칩(5) 내의 로직히로부분에 전송되며 칩 내부의 배선(13)을 통하여 반대측에 있는 범프(10c)에 전달된다. 이때 필요한 경우에는 반도체 칩(5) 내에 버퍼회로를 구비하여 입력신호의 동기를 취한후에 범프(10c)로부터 취출하는 것도 가능하다. 그 후 내부리드(12c)를 통하여 다시 TCP 위에 배선을 통하여 입력단자(11c)로부터 입력신호를 꺼내는 것도 가능하다.

즉, TCP에서는 좌우 입력단자들이 TCP 위의 연속 리드(11a)에 의해 서로 접속되며; 이 연속된 리드(11a)를 횡절하도록 케이프 기재에 개구부로서 디바이스 홀(8)을 설치하고, 이 개구부에 대항하는 반도체 칩(5) 위에 전극파 범프가 형성되며; 그 후 개구부에 오버행되도록 TCP(7) 위에 연속된 리드(11a)에 대한 본딩공정을 수행하고; 그리고 반도체 칩(5)에 신호를 공급한다. 따라서, 칩 내의 배선은 배선저항요구가 예를 들어 전원단자에 엄격한 단자에 대하여 신호전파경로로서 사용될 필요성이 있는 것이 아니다.

모든 내부리드는 두께가 약 0.2㎛로 되도록 주석도금이 실시되며, 반도체 칩(5) 위의 접속용 범프에 접속된다. 주석이외에도 TCP에 도금되는 도전재료는 Ni/Au 또는 솔더가 사용될 수 있다. 디바이스 홀(8)의 주변은 수지봉지(4)로 봉지되어 있다.

제 1실시예에서, 단일 TCP로 절단될 테이프의 부분은 일점쇄선(7a)에 의해 표시되어 있다. 전원리드(11a)의 단부는 점선(7a)으로 지지된 절단위치를 변경함에 의해 각종 형상중 하나로 적절하게 형성을 가질 수 있다.

(제 2실시예)

도 3은 본 발명의 제 2실시예에 따른 TCP의 요부를 나타내는 평면도이고, 도 4는 도 3의 A-A선을 따라 취한 단면도이다.

제 2실시예의 특징사항은 전원리드(11a)의 배치에 있다. 특히, 최외측단의 전원리드(11a)에 있어 디바이스 홀(8) 측의 오버행 패턴(12a)을 I형상으로 하였고, 다른 전원리드(11a)에 있는 디바이스 홀(8) 측의 오버행 패턴(12a)을 U형상으로 하여 반도체 칩(5)의 위에 설치된 전원전극 범프(10a)에 각각 접속되어 있다. 도면에서 출력단자군(27)의 일부는 생략되었다.

이와 같은 경우는 제 1실시예와 비교할 때 I형상의 리드(11a) 길이 만큼 배선 길이를 짧게 할 수 있어 저항을 작게 할 수 있으며, U형 패턴의 배선영역을 작게 할 수 있어 설계의 자유도가 높아진다.

(제 3실시예)

도 5는 본 발명의 제 3실시예에 따른 TCP를 도시한 평면도이고, 도 5A는 그의 수개분을 도시하며, 도 5B는 TCP의 요부를 보여준다.

제 3실시예는 제 1실시예와 신호의 흐름이나 기능은 동일하다. 디바이스 홀(8)의 일부에 절결부(notch)(9)를 설치함과 동시에 이 절결부(9) 부분에 있는 오버행 패턴(12a)의 형상을 직선상으로 하며, 절결부(9) 부분에 오버행 패턴(12a)과 반도체 칩(5) 위의 전원전극 범프(10a)가 서로 접속되어 있다. 제 3실시예에 전원리드(11a)의 오버행 패턴(12a) 근방부분은 전체적으로 V형 패턴을 이룬다.

이 오버행 패턴(12a)의 경우는 디바이스 홀(8) 부분에 있는 U형으로 만곡된 부분을 상대적으로 짧게 또는 생략할 수 있는 장점이 있다. 단, 전원전극 범프(10a)가 출력단자군(27)의 열에 대하여 수직방향으로 연장되어 있으므로 반도체 칩의 폭이 넓어질 가능성도 있다. 따라서 이는 TCP가 사용될 상황이나 LSI의 레이아웃에 따라 생산 기술 및 코스트면에 있어서 유리한 제 1 내지 제 3실시예 중의 하나를 선택하는 것이 바람직하다.

(제 4실시예)

도 6A 및 도 6B는 각각 본 발명의 제 4실시예에 따른 TCP를 보여주는 평면도로서, 도 6A는 몇개의 TCP를 보여주며, 도 6B는 그것의 요부를 보여준다.

제 4실시예에서는 제 3실시예와 비교하여 오버행 패턴(12a)에 완충기능을 갖는 경우이다. 구체적으로는 디바이스 홀(8) 넘어로 오버행되어 있는 오버행 패턴(12a)의 일부에 완충기능이 부여되어 있으며, 예를 들어 도 6B에 도시된 예의 경우는 2개소에 S자부를 각 리드에 설치하고 있다. 따라서 제 4실시예에서는 오버행 패턴(12a)의 양단간에 약간의 운동 자유도를 부여할 수 있고, 내부리드 본딩을 할 때 전원리드(11a)의 신장에 용이하게 되어 단선에 대하여 강한 상태로 된다.

또한 범프 사이에 스페이스가 충분하게 확보되지 않은 경우 완충부가 S자에서는 불필요하고, 자 형상, 또는 W자 형상을 이루어도 좋다.

본 실시예는 제 3실시예에 대하여 만은 아니고 제 1실시예 및 제 2실시예에 대하여 적용할 수 있다.

(제 5실시예)

도 7은 본 발명의 제 5실시예에 따른 TCP를 보여주는 평면도이다.

본 실시예의 TCP는 테이프 기재 위의 리드(11a)에 칩부품(예를 들어 칩 캐패시터)(14)이 탑재되어 있다. 이 경우 전원리드(11a)에 있는 전원라인(Vdd)과 접지라인(GND) 사이에 솔더리용 패드(11d)를 설치하고, 그의 주변을 솔더 레지스트(6)로 커버하여 칩부품(14)을 찹재하는 것이 바람직하다. 칩부품(14)의 탑재는 테이프 기재상태, 반도체 칩(5)을 실장한 후의 TCP 상태, TCP를 액정패널에 실장한 후의 상태 중 어느 경우에라도 가능하다.

(제 6실시예)

도 8은 본 발명의 제 6실시예에 따른 TCP를 보여주는 평면도이다.

본 실시예에서 전원리드(11a)는 대략 직선상으로 형성되며 또한 그의 중간 배선부가 디바이스 홀(8)의 상부를 대략 직선상으로 통과하도록 형성되어 있고, 중간 배선부의 중간에 있어서 반도체 칩(5)의 전원전극 범프(10a)와 접속부를 통하여 전기적으로 접속된다. 또한 디바이스 홀(8)이 다른 개구부(다른 디바이스 홀)(8a)와 분리되어 형성된다. 본 실시예에 도시된 바와 같이 디바이스 홀(8)은 반도체 칩(5)과 전원리드(11a) 사이에 접속이 가능한 형상이라면 좋으며, 필요에 따라 적당한 형상을 가질 수 있다. 또한 출력단자군(27)의 일부는 도 8에서 생략하여 표시하고 있다. 기타의 부분은 도 3에 도시된 제 2실시예와 동일하므로 상세한 설명은 생략한다.

(제 7실시예)

도 9A는 본 발명의 제 7실시예에 따른 액정표시장치의 TCP 장착부분을 보여주는 사시도이고, 도 9B는 액정표시장치에 TCP가 어떻게 장착되는지를 보여주는 단면도이다.

본 실시예의 액정표시장치는 TCP(7)가 테이프로부터 타발된 상태로 1개씩 액정패널의 하부 글래스판(16) 위에 형성된 배선패턴(17)과 이방성 도전막(20)을 통하여 접속되어 고정된다. 또한 본 도면에서 TCP(7)는 테이프도 포함하여 완전히 하부 글래스판(16) 위에 올라가 있으나 경우에 따라서는 TCP(7)의 테이프 또는 반도체 칩(5)의 일부가 하부 글래스 판(16)으로부터 외측으로 뻗어 있는 경우도 있다. 그러나 이 경우에도 본 발명의 이점으로서 공통배선기판인 프린트 기판이 불필요한 특징을 갖는다.

실장공정은 하기와 같이 이루어진다. TCP(7)는 먼저 테이프 상태로 공급되어 금형 등으로 소정의 형상으로 타발되어 제작된다. 이어서 TCP(7)를 액정패널의 하부 글래스판의 상부에 구비된 소정의 배선접속부에 얼라인먼트하여 가접속을 행한다. 그 후 본 압착을 행하여 TCP(7)의 입출력단자부를 액정패널의 하부 글래스판에 고정한다.

액정패널의 하부 글래스판(16)과 TCP(7)의 접속은 상기 이방성 도전막(20)을 사용하여 행하며, 본딩 툴의 형상이나 장치를 조정하는 것에 의해 출력단자와 입력단자를 동시에 1회로 접속하는 것이 가능하다. 또한 TCP(7) 중의 하나가 모든 TCP(7)를 탑재한 후의 검사에서 불량인 것으로 검출된 경우라도 불량 TCP(7)와 인접한 TCP(7)를 손상시키지 않고 양품 TCP(7)로 대체될 수 있게 하부 글래스판(16)로부터 불량 TCP(7)를 제거할 수 있다. 수선을 하는 경우는 결함 TCP(7)를 약간의 열을 가하여 하부 글래스판(16)으로부터 제거하고 하부글래스판(16)을 전용 용제를 사용하여 세정한 후 별개의 양품 TCP(7)를 상기한 바와 같은 절차에 따라 탑재한다.

도 10은 액정패널과 TCP 사이의 전기적인 접속부분의 신호의 흐름을 나타낸다. 도시된 바와 같이 전기신호는 일부의 액정패널의 하부 글래스판(16) 위의 배선패턴(17)을 통하여 다수의 TCP(7)에 공급된다. 도 10에서 부재번호 26은 TCP 상부배선, 23은 칩 내부배선을 나타낸다.

다음에 본 실시예의 입력 배선저항과, 종래기술인 도 15에 도시된 ACF-COG 방식으로 입력배선 모두가 글래스판 상부배선 구비된 경우의 입력 배선저항과를 계산에 의해 비교한다. 테스트 계산을 위해 본 실시예에는 11.3 인치 SVGA 단순 매트릭스형 액정패널이 사용된다. 이 경우 240개의 출력을 갖는 20 액정 구동용 TCP를 액정패널의 각측상에 탑재하여 각 TCP의 입력신호 배선수는 약 20이다.

11.3인치 액정패널의 TCP 탑재부분의 길이가 약 220㎜라고 가정하면, 부품이 탑재되는 TCP 1개당 탑재 가능한 길이는 약 22㎜이다. 그런데 TCP 1개의 길이가 약 21.5㎜라고 가정하면, 하부 글래스판(16) 위의 배선패턴(17)의 평균거리는 약 0.5㎜이다.

본 발명에 있어서는 1개의 반도체 칩의 양단의 전극은 동박으로 이루어진 TCP의 배선과 서로 접속되므로 배선의 길이는 벤딩을 고려하면 약 23㎜이다. 즉, 본 발명에서 액정패널의 일측편에 대한 배설길이는 동박으로 이루어진 TCP의 배선에 대하여 23×10 = 230㎜이고, 하부 글래스 판(16) 위에 구비된 배선패턴(17)은 0.5×10 = 5㎜이다. 또한 배선패턴(17)의 계산에 있어서 10배로 한 것은 TCP 사이는 9개소이나, 양단의 최외곽 TCP의 외측의 1/2 길이분의 배선을 더 고려한 것이다. 또한 TCP의 동박으로 이루어진 배선과 하부 글래스판(16) 위의 배선패턴(17)의 이방성 도전막(20)에 의한 접속 개소가 2×10 = 20 개이다.

한편, 종래기술의 도 25에 도시된 ACF-COG 방식에서 입력배선을 모두 글래스 상부의 배선에 형성한 경우는 하부 글래스판(16) 상부의 배선 만이고 그의 길이는 220㎜이며, 또한 이방성 도전막(20)에 의한 접속이 1회로 이루어진다.

동의 비저항이 약 1.7×10^-6Ω㎝이고, 글래스판 상부의 배선의 시트 저항이 약 1Ω/□, 배선폭이 약 1㎜, 이방성 도전막(20)의 접속저항을 약 0.1/Ω 개소로 하면 액정패널의 편측의 모든 배선저항은 종래의 ACF-COG 방식의 경우에는 약 220Ω이고, 본 발명의 경우는 약 17Ω으로 된다. 이와 같이 종래의 방법에 비하여 본 발명의 경우는 배선저항이 크게 감소되는 효과를 갖는다.

이와 같은 효과는 제 1 내지 제 6실시예의 TCP를 사용하는 경우 모두에 나타난다. 또한 제 1 내지 제 6실시예에 모두 TCP에 있어서는 반도체 칩 위에 설치된 배선의양단중 일단에 연속된 리드(11a)를 2분할한 일측단을 접속하고, 반도체 칩 상부의 배선의 타측단에 2분할된 리드의 타측단을 접속한 경우(즉, 전원을 리드(11a)로부터 반도체 칩 상부에 있는 배선의 일단과 바이패스를 통하여 타단으로 전송하는 경우) 더욱더 배선저항을 극소하게 할 수 있다. 그 이유는 본 발명의 리드는 전해(또는 압연 등)에 의해 형성된 비교적 후막(예를 들면 약 18㎛)으로서 그의 시트 저항이 약 0.01-0.003Ω인 것에 대하여 반도체 칩 상부의 배선은 증착 등에 의해 형성된 후막(예를 들어 약 1㎛)으로 이루어져 있고 그의 시트저항이 약 0.1-0.5Ω으로 큰 값을 갖기 때문이다.

(제 8실시예)

도 11은 본 발명의 제 8실시예에 따른 액정표시장치의 TCP 장착부분을 보여주는 사시도이다.

본 실시예는 특히 저배선저항이 필요한 대형 패널에 있어서 전원라인 배선부분만이 하부 글래스판 상부의 배선을 사용하지 않고 TCP간 접속용 기판(19)의 위에 형성된 배선(19a)을 통하여 인접한 TCP(7) 사이를 접속한 경우이다. 양단의 TCP(7)에는 하부 글래스판(16) 위에 설치된 배선패턴(17)이 접속되어 있다. 또한 도 11 중의 부재번호 26은 TCP 상부의 배선이다.

이경우 먼저 액정패널의 하부 글래스판(16)의 위에 있는 TCP 사이에 상당하는 위치에 TCP간 접속용 기판(19)을 배선(19a)의 패턴면이 노출되는 방향으로 장착한다. 그 후 제 7실시예와 동일한 순서로 TCP(7)를 실장한다. 이 방법에 있어서는 TCP간 접속용 기판(19)의 배선은 본 발명의 TCP의 배선과 동일하게 시트저항이 약 0.01Ω 이하의 배선으로 하는 것에 의해 배선저항은 1Ω 이하로 되며, 액정패널의 사이즈가 이후에 더욱더 대형화된 경우에도 배선저항이 비례증가하는 것을 방지하는 효과가 있다.

또한 도 12A에 도시된 바와 같이 TCP간 접속용 기판(19) 위에 또한 도 12B에 도시된 바와 같이 TCP간 접속용 기판(19)의 내부에 칩 캐패시터 등의 전자부품(14)을 탑재하여도 좋다. 기판 내부에 칩부품이 탑재되는 경우 기판재료로서는 도 12B에 도시한 LTCC(Low Temperature Cofired Ceramic) 기판을 사용하며, 기판내부 또는 표면에 인쇄 등의 방법으로 캐패시터 전자부품(14)을 형성하는 것이 바람직하다. 이와 같이 하면 실장비용을 억압할 수 있어 설계의 자유도가 증가될 수 있다.

또한 상기한 설명에서는 액정표시장치의 경우를 예를 들었으나 본 발명은 이것에 한정되지 않고 표시매체가 액정 이외의 다른 것인 표시장치 일반에 적용될 수 있음은 물론이다.

(제 9실시예)

도 13은 본 발명의 제 9실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도이다. 여기서 TCP 부분은 상기한 다른 실시예에 대하여 설명되어 있는 어떤 TCP에 의해 실현될 수 있다.

우선 도 13의 반도체 칩(5)의 구성 및 동작에 대하여 설명한다. 여기서 설명의 목적으로 반도체 칩(5)에의 입력신호는 도면에서 (A)측으로부터 콘트롤러 또는 다른 반도체 칩으로부터 글래스패널 상부의 ITO 배선 등을 경유하여 공급되며, 도면의 (B)측으로부터 출력되어 글래스 패널 상부의 ITO 배선을 경유하여 별도의 TCP(7)에 설치된 다른 반도체 칩에 공급된다.

(A)측의 단자(11b)로부터 입력된 입력신호는 TCP(7) 위의 내부리드 배선을 경유하여 반도체 칩(5) 위의 범프(10b)에 인가된다. 이 범프(10b)는 반도체 칩(5) 내의 알루미늄 배선 등의 배선(29a)과 전기적으로 접속되어 있고, 그의 반도체 칩 내의 알루미늄 배선 등의 배선(29a)은 버퍼회로(28)에 접속되어 있다. 버퍼회로(28)는 입력신호를 파형정형하여 이 파형정형된 신호를 내부 로직회로(도시되지 않음)에 접속되어 있는 트랜지스터를 구동함과 동시에 배선(29b) 및 범프(10b), 및 TCP(7) 위의 내부리드 배선을 경유하여 (B)측의 단자(11b)로부터 출력되어 다음의 반도체 칩에 공급된다.

배선(29a)은 버퍼회로(28)의 트랜지스터에의 충방전 전류를 고려한 배선폭으로 설계하는 것이 가능하며, 또한 배선(29b)은 내부 로직회로에 접속되는 트랜지스터 및 다음 반도체 칩의 버퍼회로의 트랜지스터의 충방전 전류와 ITO 배선 등의 접속부하를 고려한 배선폭으로 설계하는 것이 가능하다. 이에 따라 이제까지 접속된 모든 반도체 칩 및 ITO 배선 등의 접속부하를 고려하여 설계된 배선폭과 비교하여 그 폭을 크게 삭감할 수 있으며, 또한 칩면적을 삭감할 수 있다. 또한 버퍼회로(28)에 의해 각각의 반도체 칩(5)마다 파형정형되므로 구동되는 트랜지스터나 ITO 접속배선부하 등의 영향을 받지 않고 정상적인 상태로 신호를 전송하는 것이 가능하고 오작동을 방지할 수 있으며 노이즈의 영향을 억제할 수 있다.

한편, 내부 로직회로에 접속되어 있는 트랜지스터를 경유한 신호는 각종 논리회로를 경유하여, 출력단자로부터 출력되어 표시장치의 표시매체를 구동한다. 여기서는 그 부분의 회로에 대하여는 설명을 생략한다.

다음에 도 14은 도 13의 버퍼회로(28) 부분의 일예이다. 도 14에서는 버퍼회로(28)가 4단의 인버터회로(30)로 구성되어 있으나 2단이나 6단 등의 다른 2의 배수단수로 구성하는 것이 가능하다. 또한 도 14의 일단에 인버터회로(30)를 쉬미트회로나 입력 비교기회로록 구성하는 것도 가능하다.

또한 도 15는 도 13의 버퍼회로(28)의 설치위치를 변경한 도면이다. 버퍼회로(28)의 설치위치를 변경하여도 상기한 동일한 효과가 얻어진다.

(제 10실시예)

도 16은 본 발명의 제 10실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도이다. 여기서 TCP 부분은 상기한 다른 실시예에 대하여 설명되어 있는 어떤 TCP도 적용 가능하다.

도 16은 상기한 도 13에서 설명된 반도체 칩(5) 내의 버퍼회로를 입력버퍼회로(31)와 출력버퍼회로(32)로 각각 분할하고, 각각의 버퍼회로(31, 32)를 반도체 칩(5)내의 알루미늄 배선 등의 배선(29a, 29b, 29c)에 의해 접속된 것이다. 또한 각각의 버퍼회로(31, 32)를 접속하는 배선(29b)은 내부 로직회로에 접속되어 있는 트랜지스터에 접속되어 있다.

동작에 대하여는 제 9실시예에서 설명된 내용과 동일하게 도 16의 (A)측의 단자(11b)로부터 입력된 입력신호가 TCP(7) 위의 내부리드 배선, 범프(10b), 반도체 칩(5) 내의 알루미늄 배선등의 배선(29a)을 경유하여 입력버퍼회로(31)를 구동한다. 입력버퍼회로(31)는 그 후에 배선(29b)에 의해 접속되어 있는 출력버퍼회로(32) 및 내부 로직회로에 접속된 트랜지스터를 구동한다. 더욱이 출력버퍼회로(32)로부터 배선(29c)으 내부리드 배선, 범프(10b), TCP(7) 상부의 내부리드 배선을 경유하여 (B)측의 단자(11b)로부터 출력됨과 동시에 다음 반도체 칩을 구동한다.

상기한 내용은 제 9실시예와 동일하며, 신호는 (A)측으로부터 입력되어 (B)측으로 출력되는 것을 가정하여 이루어졌다. 그러나, 실제에는 (B)측으로부터 신호가 입력되어 (A)측으로 출력될 때도 있다. 또한 반대로, (B)측으로부터 입력되어, (A)측으로 출력되는 경우에 도 16의 입력버퍼회로(31)와 출력버퍼회로(32)의 위치는 스위칭된다. 반도체 칩(5) 내의 알루미늄 배선 등의 배선(29a)은 입력버퍼회로(31)의트랜지스터에 대한 충방전 전류 등을 고려하며, 알루미늄 배선 등의 배선(29b)은 내부 로직회로에 접속되어 있는 트랜지스터 및 출력버퍼회로(32)의 트랜지스터에 대한 충방전 전류 등을 고려하고, 알루미늄 배선 등의 배선(29c)은 ITO 접속배선 부하 및 다음의 반도체 칩의 입력버퍼회로의 트랜지스터에 대한 충방전 전류 등을 고려하여 각각의 배선폭을 설계할 수 있다.

각각의 배선(29a, 29b, 29c)의 폭은 모든 반도체 칩이 반도체 칩 내의 배선에 의해 다른 것에 접속될 때에 비교하여 더 작게 이루어질 수 있다. 더욱이 배선(29b)은 반도체 칩(5)의 외부에 접속되지 않고 구동하는 부하보다 더 작기 때문에 그것의 배선폭은 더 작게 될 수 있으며, 또한 외부 노이즈의 영향을 받지 않는다. 또한 입력버퍼회로(31) 및 출력버퍼회로(32)를 각각의 배선(29a, 29c)에 접속되어 있는 범프(10b)의 근처에 배치함에 의해 범프(10b)와 각 버퍼회로(31, 32) 사이의 배선(29a, 29c)을 단축하여 외부 노이즈의 영향을 더욱 억제함과 동시에 반도체 칩(5) 내에 점유하고 있는 배선영역을 보다 감축할 수 있다. 또한 입력버퍼회로(31) 및 출력버퍼회로(32)는 제 9실시예에서 설명된 버퍼회로와 동등한 기능과 효과를 제공한다.

도 17A는 도 16의 입력버퍼회로(31)의 로직회로도의 일예를 보여주며, 도 17B는 도 16에 도시된 출력버퍼회로(32)의 로직회로도의 일예를 보여준다. 도 17A에서 입력버퍼회로(31)는 2단 인버터회로(30)로 형성되고, 도 17B에서 출력버퍼회로(32)는 4단 인버터회로(30)로 형성된다. 그러나, 입력버퍼회로(31)에 및 출력버퍼회로(32)에 사용되고 있는 인버터회로(30)의 수는 인버터회로(30)의 전체수가 2의 배수로 되도록 변경될 수 있다. 예를 들어, 입력버퍼회로(31)는 1단, 출력버퍼회로(32)는 3단으로 구성할 수 있다. 또한 입력버퍼회로(31)의 초단 인버터회로(30) 및 출력버퍼회로(32)의 초단 인버터회로(30)는 각각 필요에 따라 쉬미트회로나 입력 비교기회로로 구성하는 것도 가능하다. 또한 상기와 동등한 효과가 얻어지는 다른 회로구성이 채용될 수 있다.

(제 11실시예)

도 18은 본 발명의 제 11실시예에 따른 TCP와 그 위에 탑재된 반도체 칩을 보여주는 평면도이다. 여기서 TCP의 일부는 상기한 다른 실시예중의 어즈 하나에 따른 TCP에 의해 실현될 수 있는 것임에 유의해야 한다.

도 18에 도시된 구성에서, 도 16과 관련하여 설명된 입력버퍼회로(31) 및 출력버퍼회로(32)를 각각 입출력버퍼회로(33)로 차단된다. 각각의 입출력버퍼회로(33)는 입력되는 신호의 방향에 따라 하나가 입력버퍼회로로서 작용을 하면, 다른 하나가 출력버퍼회로로서 작용을 한다. 또한 신호가 입력되는 방향에 따라 반도체 칩(5)의 외부로부터 입출력버퍼회로(33)를 입력버퍼회로 또는 출력버퍼회로 중 어느 하나로 설정되도록 할 수 있다. 더욱이 신호가 입력되는 방향이 결정되면 반도체 칩(5)의 내부 또는 TCP(7)에 방향선택신호가 소정의 전원레벨로 고정될 수 있다. 또한 본 실시예의 작동 등의 다른 특징은 제 10실시예와 동일하며, 따라서 이에 대한 설명은 생략한다.

도 19은 도 18에 도시된 입출력버퍼회로(33)의 일예를 보여준다. 도 19를 참고하면, 회로의 1/2이 방향선택신호(SHL)에 따라 입력버퍼회로로서 기능을 하면, 회로의 나머지 1/2은 출력버퍼회로로서 기능을 한다. 도 19에서 부재번호 30은 인버터회로, 34는 클럭동기 인버터회로, 35는 NAND회로, 36은 NOR회로, 37은 PMOS트랜지스터, 38은 NMOS 트랜지스터이다. 또한 하나의 입출력버퍼회로(33)를 구성하는 트랜지스터의 단수는 변경이 가능하며 입출력버퍼회로(33)의 일부에 쉬미트회로나 입력 비교기회로를 사용할 수 있다. 사용되는 트랜지스터의 단수에 대하여는 제 10실시예에서 설명한 내용과 동일하기 때문에 이에 대한 설명은 생략한다.

도 20 및 도 21은 각각 본 발명의 제 11실시예에 따른 다른 TCP의 요부와 그 위에 탑재된 반도체 칩을 보여주는 평면도이다. 여기서 TCP 부분은 상기한 실시예 중의 어느 하나에 따른 TCP에 의해 실현될 수 있음에 유의해야 한다.

도 20은 도 13에서 설명된 버퍼회로(28)는 입출력버퍼회로(33)로 대체되었다. 또한 도 21에서 도 15에서 설명된 버퍼회로(28)는 입출력버퍼회로(33)로 대체되었다. 동작 등에 대해서는 제 9실시예와 동일하므로 이에 대한 설명은 생략한다.

도 22는 도 20 및 도 21의 입출력버퍼회로(33) 부분의 일예이다. 도 22의 회로는 상기와 같이 하나의 입출력버퍼회로(33)에 구비된 트랜지스터의 단수는 변경될 수 있으며, 그것의 일부 회로에 대하여는 쉬미트회로나 입력 비교기회로를 사용하는 것도 가능하다. 또한 다른 회로구성도 사용 가능하다.

상기한 제 11실시예의 구성을 채용하는 것에 의해 예를 들어 STN 액정패널은 그것이 대형패널일 때 표시품질을 고려하여 하나의 표시 화면을 상하 2개의 화면으로 분할하여 각각을 구동하는 듀얼 스크린 구동방법으로 구동되고 있다. 이러한 경우에 상측에 사용되는 반도체 칩과 하측에 사용되는 반도체 칩의 신호의 입력방향은 역으로 된다. 그러나, 신호의 입력방향이 외부로부터 설정될 수 있다면 동일한 반도체 칩으로 공통화를 도모할 수 있다. 또한 신호의 입력방향 마다 반도체 칩을 개발할 필요없이 개발효율의 향상과 개발관리의 간이화를 도모할 수 있다.

이상 상술한 바와 같이 본 발명의 TCP에 있어서 출력단자 변에 수직인 변에 배선에 대한 입력단자를 배치하였기 때문에 그의 입력단자를 사용하여 테스트하는 것에 의해 반도체 칩이 양품인지 여부를 결정하여 반도체 칩의 질을 보장할 수 있다.

또한 본 발명의 표시장치에서는 입력단자를 포함하는 TCP가 표시패널에 탑재되어 인접한 TCP 사이에 전기적인 접속을 표시패널 위의 내선에 의해 행하여지기 때문에 TCP를 실장하는 것에 의해 입출력단자의 접속을 1회로 가능하므로 접속공정수를 종래의 1/3로 감축할 수 있다. 또한 본 발명에서는 글래스판으로부터 결함있는 TCP를 박리하여 단지 글래스판 위의 표면만을 세정하는 것이 가능하여 종래의 작업을 반으로 수선이 가능하다. 더욱이, 글래스판 넘어로 연장된 부분의 TCP는 베셀 등을 실장할 때 절곡될 수 있어 프레임 사이즈도 또한 감축될 수 있다. 신뢰성면에서는 선팽창 계수가 큰 프린트 배선판을 사용하지 않기 때문에 온도 환경변화에 대한 신뢰성은 종래보다 향상되며, 진동 등에 대한 기계적인 신뢰성도 종래의 TCP 방식의 TCP나 프린트 기판과 같은 가동부분이 없기 때문에 COG법에서의 신뢰성과 비교하여 레벨이 향상될 수 있다.

더욱이 종래방법에서는 프린트 기판과 글래스 기판의 선팽창계수의 차이에 기인하여 TCP 접속부에 큰 응력이 가해져서 패턴 단성을 야기할 가능성이 높았으나, 본 발명에서는 프린트 기판을 사용하지 않기 때문에 그와 같은 응력이 생성되지 않으며 대형패널에의 실장을 안전하게 행할 수 있다.

또한 본 발명의 반도체 칩은 버퍼회로를 내장하고 있으므로 반도체 칩 면적을 삭감하여 저코스트화와 신뢰성 향상을 도모할 수 있다. 더욱이 노이즈의 영향을 억제할 수 있고, 클럭신호 등의 고속동작을 필요로 하는 신호에 대하야도 확실하게 정상적인 방식으로 신호를 전송할 수 있으며 반도체 칩의 오동작을 방지할 수 있다.

또한 바퍼회로를 입출력 버퍼회로로서 구성하는 것에 의해 신호전달방향을 외부로부터 자유롭게 변경할 수 있게 되어 반도체 칩의 공통화(shared)를 도모할 수 있게 된다.

이상에서는 본 발명을 특정의 바람직할 실시예를 예를 들어 도시하고 설명하였으나, 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다. 따라서 첨부된 청구의 범위는 상기한 설명에 제한되지 않고 오히려 청구범위는 넓게 해석되어야 한다.

Claims

테이프 기재의 일면측에 설치된 배선과,

상기 테이프 기재의 타측면에 탑재되어 상기 배선과 전기적으로 접속되는 전극을 갖는 반도체칩을 구비하고,

상기 배선은 테이프 기재의 일변 단부로부터 반대측 단부까지 연장되며, 양단의 중간에 위치한 중간배선부가 상기 전극과 전기적으로 접속되는 접속부를 포함하는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 접속부는 상기 테이프 기재에 설치된 디바이스 홀로부터 오버행되어 형성되어 그의 오버행 부분에 상기 반도체 칩의 전극과 전기적으로 접속되는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 접속부를 포함하는 상기 중간 배선부는 상기 디바이스 홀 위를 통하도록 연장되어 돌출하도록 형성되며,

상기 접속부가 디바이스 홀로부터 오버행된 부분에 존재하는 테이프 캐리어 패키지.
제 3항에 있어서, 상기 돌출되어 형성되어 있는 중간 배선부는 I 자 형상 또는 U자 형상으로 되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 디바이스 홀은 직선상으로 연장되어 있는 중간 배선부가 통하는 부분에 절결부가 설치되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 접속부를 포함하는 상기 중간 배선부는 상기 디바이스 홀측에 V자 형상으로 굴곡되어 있고;

중간 배선부의 디바이스 홀의 위를 통하는 부분이 직선상으로 되어 있는 테이프 캐리어 패키지.
제 5항에 있어서, 상기 절결부를 통하는 직선상의 중간 배선부에는 절곡돈 완충부가 설치되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 디바이스 홀은 상기 테이프 기재에 형성된 다른 개구부와는 분리되어 형성되며;

디바이스 홀의 위를 상기 중간 배선부가 직선상으로 횡절하여 설치되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 배선이 전원용이고;

상기 테이프 기재에는 상기 반도체 칩의 전극과 전기적으로 접속되는 신호용 배선이 더 제공되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 테이프 기재 위에 다수의 배선이 형성되어 있고;

상기 배선들간에 상기 반도체 칩과는 상이한 전자부품이 접속 탑재되어 있는 테이프 캐리어 패키지.
제 1항에 있어서, 상기 반도체 칩은 다른 테이프 캐리어 패키지에 구비된 반도체 칩들 사이의 신호접속을 위하여 버퍼회로를 내장하고 있는 테이프 캐리어 패키지.
제 11항에 있어서, 상기 반도체 칩에 내장된 버퍼회로는 입력버퍼회로와 출력버퍼회로에 의해 구성되어 있는 테이프 캐리어 패키지.
제 11항에 있어서, 상기 반도체 칩에 내장된 버퍼회로는 입출력 버퍼회로에 의해 구성되어 있는 테이프 캐리어 패키지.
제 1항에 의한 테이프 캐리어 패키지는 표시패널의 글래스판 위에 제공되며;

상기 테이프 캐리어 패키지들의 인전합 테이프 캐리어 패키지는 글래스판 위에 설치된 배선을 통하여 전기적으로 서로 접속되는 표시 장치.
제 14항에 있어서, 상기 글래스판 위에 설치된 배선과 테이프 캐리어 패키지와의 접속에 이방성 도전막이 사용되는 표시 장치.
제 14항에 있어서, 상기 글래스판 위에 설치된 배선은 상기 글래스판 위에 직접 형성된 배선인 표시 장치.
제 16항에 있어서, 상기 글래스판 위에 설치된 배선에는 상기 반도체 칩과는 상이한 전자부품이 접속 탑재되어 있는 표시 장치.
제 14항에 있어서, 상기 표시패널은 액정패널인 표시 장치.
제 14항에 있어서, 상기 글래스판 위에 설치된 배선은 상기 글래스판 이외의 기재에 형성된 배선인 표시 장치.
제 19항에 있어서, 상기 글래스판 위에 설치된 배선에는 상기 반도체 칩과는 상이한 전자부품이 접속 탑재되어 있는 표시 장치.