KR102397186B1 - 반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기의 구동 방법 - Google Patents

반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기의 구동 방법 Download PDF

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히데키 우오치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

이미지 캡처링 기간이 짧은 고체 촬상 장치를 제공한다. n번째 행 m번째 열의 화소에서의 제 1 포토다이오드가 트랜지스터를 통하여 (n+1)번째 행 m번째 열의 화소에서의 제 2 포토다이오드에 접속된다. 제 1 포토다이오드 및 제 2 포토다이오드는 동시에 수광하고, 수광량에 따른 전위가 n번째 행 m번째 열의 화소에서 유지되고, 리셋 동작을 행하지 않고 수광량에 따른 전위가 (n+1)번째 행 m번째 열의 화소에서 유지된다. 그리고, 각 전위가 판독된다. 대량의 광 아래에서는 제 1 포토다이오드 또는 제 2 포토다이오드의 어느 한쪽을 사용한다.

Description

반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기의 구동 방법{SEMICONDUCTOR DEVICE, METHOD FOR DRIVING SEMICONDUCTOR DEVICE, AND METHOD FOR DRIVING ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치와 그 구동 방법에 관한 것이다. 구체적으로, 본 발명은 포토센서가 제공된 복수의 화소를 포함하는 고체 촬상 장치와 그 고체 촬상 장치의 구동 방법에 관한 것이다. 또한, 본 발명은 고체 촬상 장치를 포함하는 전자 기기에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 예를 들어, 본 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 예를 들어, 본 발명의 일 형태는 메모리 장치, 프로세서, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에 있어서 반도체 장치란, 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 따라서, 트랜지스터 또는 다이오드 등의 반도체 소자, 및 반도체 회로는 반도체 장치이다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 고체 촬상 장치, 및 전자 기기 등은 반도체 소자 또는 반도체 회로를 포함할 수 있다. 따라서, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 고체 촬상 장치, 및 전자 기기 등은 반도체 장치를 포함하는 경우가 있다.
CMOS 센서라고 불리는 MOS 트랜지스터의 증폭 기능을 이용한 포토센서는, 일반적인 CMOS 공정에 의하여 제작될 수 있다. 따라서, 각 화소에 CMOS 센서를 포함하는 고체 촬상 장치의 제작 비용을 낮출 수 있고, 하나의 기판 위에 형성된 포토센서와 표시 소자를 가지는 반도체 장치를 실현할 수 있다. 또한, CMOS 센서는 CCD 센서보다 낮은 구동 전압을 필요로 하기 때문에, 고체 촬상 장치의 저소비 전력화로 이어진다.
CMOS 센서를 포함하는 고체 촬상 장치는 일반적으로, 포토다이오드에 전하를 축적하는 동작과 이 전하를 판독하는 동작을 행마다 순차적으로 행하는 롤링 셔터 방식을 촬상에 채용한다(특허문헌 1 참조). 경우에 따라서, 이러한 고체 촬상 장치는 롤링 셔터 방식 대신에, 전하를 축적하는 동작을 모든 화소에서 한번에 행하는 글로벌 셔터 방식을 채용한다(비특허문헌 1 참조).
일본 공개 특허 출원 제2009-141717호
M.Furuta 등, "A High-Speed, High-Sensitivity Digital CMOS Image Sensor With a Global Shutter and 12-bit Column-Parallel Cyclic A/D Converters", IEEE Journal of Solid-State Circuits, April 2007, Vol.42, No.4, pp.766-774
롤링 셔터 방식 또는 글로벌 셔터 방식의 어느 쪽을 사용할 때, CMOS 센서를 포함하는 고체 촬상 장치는, 다양한 환경에서의 이미지 캡처링을 행하기 위한 다이내믹 레인지(dynamic range)의 향상, 또는 연속 촬영에서의 이미지 캡처링 기간의 단축을 필요로 한다.
예를 들어, 외광의 조도가 낮은 환경(야간 또는 어두운 실내) 하에서의 촬상에서는 포토다이오드에 들어가는 광이 약하기 때문에(광량이 적음), 노광 시간을 길게 할 필요가 있다. 또한, 노광 시간 동안 대상이 움직이거나 또는 고체 촬상 장치가 이동되면, 왜곡된 대상의 이미지의 데이터가 생성된다. 따라서, 노광 시간을 길게 하면 왜곡된 대상의 이미지의 데이터가 생성될 수 있다.
고체 촬상 장치의 크기를 축소하면, 포토다이오드에서 광이 조사되는 영역이 축소되어, 외광의 조도가 낮은 환경 하에서의 촬상이 더 어려워진다.
고속으로 움직이는 대상의 이미지를 연속적으로 찍는 경우, 이미지 캡처링 기간을 단축할 필요가 있다.
저소비 전력은 고체 촬상 장치의 성능의 평가에 있어서 중요한 성능의 하나이다. 특히, 휴대 전화 등의 휴대 전자 기기에서는, 고체 촬상 장치의 높은 소비 전력이 짧은 연속 동작 시간이라는 단점으로 이어진다.
본 발명의 일 형태의 과제는, 다이내믹 레인지의 향상을 가능하게 하는 고체 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 캡처 이미지의 질의 향상을 가능하게 하는 고체 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 이미지 캡처링 기간이 짧은 고체 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 저소비 전력의 고체 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 신규 반도체 장치 등을 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 제 1 단계, 제 2 단계, 제 3 단계, 및 제 4 단계를 포함하는, 제 1 회로, 제 2 회로, 및 제 6 트랜지스터를 포함하는 반도체 장치의 구동 방법이다. 제 1 회로는 제 1 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함한다. 제 2 회로는 제 2 광전 변환 소자, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함한다. 제 1 광전 변환 소자는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속된다. 제 3 트랜지스터의 게이트는 제 1 노드에 전기적으로 접속된다. 제 2 광전 변환 소자는 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 노드에 전기적으로 접속된다. 제 5 트랜지스터의 게이트는 제 2 노드에 전기적으로 접속된다. 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속된다. 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속된다. 제 1 단계에서, 제 1 트랜지스터 및 제 4 트랜지스터는 각각 오프 상태이다. 제 1 단계에서, 제 2 트랜지스터 및 제 6 트랜지스터는 각각 온 상태이다. 제 1 단계에서, 제 2 광전 변환 소자에 의한 수광량에 대응하는 제 1 전위가 제 1 노드에 기록된다. 제 2 단계에서, 제 1 트랜지스터 및 제 2 트랜지스터는 각각 오프 상태이다. 제 2 단계에서, 제 4 트랜지스터 및 제 6 트랜지스터는 각각 온 상태이다. 제 2 단계에서, 제 2 광전 변환 소자에 의한 수광량에 대응하는 제 2 전위가 제 2 노드에 기록된다. 제 3 단계에서, 제 1 전위에 대응하는 데이터가 제 3 트랜지스터를 통하여 판독된다. 제 4 단계에서, 제 2 전위에 대응하는 데이터가 제 5 트랜지스터를 통하여 판독된다. 제 3 단계 및 제 4 단계는 제 1 단계 및 제 2 단계의 완료 후에 행해진다.
산화물 반도체를 포함하는 트랜지스터를 제 1 트랜지스터로서 사용하는 것이 바람직하다. 산화물 반도체를 포함하는 트랜지스터를 제 2 트랜지스터 및 제 4 트랜지스터 각각에 사용하는 것이 바람직하다. 산화물 반도체를 포함하는 트랜지스터를 제 6 트랜지스터로서 사용하는 것이 바람직하다.
제 1 광전 변환 소자 및 제 2 광전 변환 소자 각각에 pin 접합을 가지는 광전 변환 소자를 사용할 수 있다.
본 발명의 일 형태에 따라, 다이내믹 레인지가 향상된 고체 촬상 장치 등을 제공할 수 있다. 또는, 찍은 이미지의 질을 향상시키는 고체 촬상 장치 등을 제공할 수 있다. 또는, 이미지 캡처링 기간이 짧은 고체 촬상 장치 등을 제공할 수 있다. 또는, 저소비 전력의 고체 촬상 장치를 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 고체 촬상 장치의 구조예를 도시한 것이다.
도 2의 (A) 및 (B)는 각각 화소의 구조예를 도시한 것이다.
도 3의 (A) 내지 (D)는 각각 화소의 구성예를 도시한 것이다.
도 4의 (A) 및 (B)는 각각 화소의 구조예를 도시한 것이다.
도 5는 화소의 회로 구성예를 도시한 것이다.
도 6은 캡처링 동작의 예를 나타낸 타이밍 차트이다.
도 7의 (A) 및 (B)는 각각 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 8의 (A) 및 (B)는 각각 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 9의 (A) 및 (B)는 각각 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 10은 이미지 캡처링 동작의 예를 나타낸 타이밍 차트이다.
도 11의 (A) 및 (B)는 각각 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 12의 (A) 및 (B)는 각각 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 13의 (A) 및 (B)는 각각 화소의 회로 구성예를 도시한 것이다.
도 14의 (A) 및 (B)는 각각 화소의 회로 구성예를 도시한 것이다.
도 15는 본 발명의 일 형태에 따른 촬상 장치의 구조예를 도시한 것이다.
도 16은 화소의 회로 구성예를 도시한 것이다.
도 17은 이미지 캡처링 동작의 예를 나타낸 타이밍 차트이다.
도 18은 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 19는 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 20은 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 21은 이미지 캡처링 동작의 예를 나타낸 회로도이다.
도 22는 화소의 회로 구성예를 도시한 것이다.
도 23은 촬상 장치의 구조예를 도시한 것이다.
도 24는 트랜지스터의 예를 도시한 것이다.
도 25는 에너지 밴드 구조를 나타낸 것이다.
도 26의 (A) 및 (B)는 각각 트랜지스터의 예를 도시한 것이다.
도 27의 (A) 내지 (E)는 각각 회로 구성의 예를 도시한 것이다.
도 28의 (A) 및 (B)는 각각 회로 구성의 예를 도시한 것이다.
도 29의 (A) 내지 (C)는 각각 회로 구성의 예를 도시한 것이다.
도 30의 (A1) 및 (A2), 그리고 도 30의 (B1) 및 (B2)는 각각 트랜지스터의 일 형태를 도시한 것이다.
도 31의 (A1), (A2), 및 (A3), 그리고 도 31의 (B1) 및 (B2)는 각각 트랜지스터의 일 형태를 도시한 것이다.
도 32의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 것이다.
도 33의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 것이다.
도 34의 (A) 내지 (F)는 각각 본 발명의 일 형태에 따른 전자 기기를 도시한 것이다.
도 35의 (A) 및 (B)는 실시예에 따른 고체 이미지 센서의 사진 및 블록도이다.
도 36은 실시예에 따른 고체 이미지 센서의 용도를 나타낸 것이다.
도 37은 실시예에 따른 고체 이미지 센서에 포함되는 화소의 회로도이다.
도 38은 실시예에 따른 고체 이미지 센서의 이미지 캡처링 동작을 나타낸 타이밍 차트이다.
도 39는 실시예에 따른 고체 이미지 센서의 캡처링 동작을 나타낸 것이다.
도 40의 (A) 및 (B)는 실시예에 따른 고체 이미지 센서로 이미지를 캡처한 대상의 사진이다.
도 41의 (A) 및 (B)는 FET의 V g-I d 특성 및 노이즈 특성을 나타낸 것이다.
도 42는 실시예에 따른 고체 이미지 센서의 화소 레이아웃 도면이다.
도 43은 실시예에 따른 주변 회로의 측정 결과를 나타낸 것이다.
도 44의 (A)는 고체 촬상 장치의 외관 사진이고, 도 44의 (B)는 고체 촬상 장치의 적층 구조를 나타낸 것이다.
도 45는 고체 촬상 장치의 회로 구성을 나타낸 블록도이다.
도 46은 고체 촬상 장치의 사양을 나타낸 것이다.
도 47은 화소의 회로 구성을 나타낸 것이다.
도 48은 고체 촬상 장치로 캡처한 이미지를 나타낸 것이다.
도 49의 (A) 내지 (C)는 캡처 이미지의 그레이스케일의 히스토그램을 나타낸 것이다.
도 50의 (A) 내지 (F)는 상이한 캡처링 방법에 따른 화소마다의 그레이스케일 차이의 히스토그램을 나타낸 것이다.
도 51의 (A) 내지 (C)는 상이한 캡처링 방법에 따른 화소마다의 그레이스케일 차이의 히스토그램을 나타낸 것이다.
도 52는 캡처링 방법에 의하여 얻은, 5 프레임 중 2 프레임 사이의 그레이스케일 차이의 표준 편차를 나타낸 것이다.
도 53의 (A) 내지 (C)는 팬의 외관 사진 및 고속으로 회전시킨 팬의 사진이다.
도 54의 (A) 및 (B)는 소비 전력의 측정 결과를 나타낸 것이다.
도 55의 (A) 및 (B)는 고체 촬상 장치의 외관 사진, 및 고체 촬상 장치에 포함되는 화소의 확대 사진이다.
도 56은 고체 촬상 장치의 사양을 나타낸 것이다.
도 57의 (A1) 및 (A2), 그리고 도 57의 (B1) 및 (B2)는 고체 촬상 장치로 캡처한 사진이다.
도 58의 (A) 및 (B)는 광학 흐름 시스템의 블록도 및 고체 촬상 장치의 외관을 나타낸 사진이다.
도 59는 고체 촬상 장치의 회로 구성을 나타낸 블록도이다.
도 60은 고체 촬상 장치의 사양을 나타낸 것이다.
도 61은 화소의 회로 구성을 나타낸 것이다.
도 62는 실시예에 따른 고체 촬상 장치의 캡처링 동작을 나타낸 타이밍 차트이다.
도 63은 파장 측정을 나타낸 것이다.
도 64의 (A) 내지 (C)는 고체 촬상 장치로 캡처한 사진이다.
도 65의 (A) 내지 (C)는 고체 촬상 장치로 캡처한 사진이다.
도 66의 (A) 및 (B)는 고체 촬상 장치로 캡처한 사진이다.
도 67의 (A) 및 (B)는 고체 촬상 장치의 소비 전력 및 소비 에너지의 측정 결과를 나타낸 것이다.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 여기에 개시(開示)된 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태 및 실시예의 기재에 한정하여 해석되지 않는다. 또한, 실시형태를 도시하기 위하여 사용하는 모든 도면에서, 동일한 부분 또는 비슷한 기능을 가지는 부분은 동일한 부호로 나타내고, 그 반복 설명을 생략할 수 있다.
또한, 본 명세서 등에 있어서 "전극" 또는 "배선" 등의 용어는 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선"이라는 용어는, 집적된 형태로 형성된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어 도면 및 문장으로 나타낸 접속 관계에 한정되지 않고, 도면 및 문장으로 나타낸 접속 관계를 가지는 구성 요소들 사이에 다른 구성 요소가 제공되어도 좋다.
여기서 X 및 Y는 각각 물체(예를 들어, 장치, 소자, 회로, 선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
X와 Y가 직접적으로 접속되어 있는 경우의 예에는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속되어 있지 않은 경우, 및 X와 Y가 X와 Y의 전기적인 접속을 가능하게 하는 소자를 개재(介在)하지 않고 접속되어 있는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되어 있는 경우, X와 Y의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프로 제어된다. 즉, 스위치는 전도 또는 비전도가 되어(온 또는 오프가 되어) 스위치를 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우를 포함한다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, DC-DC 컨버터, 스텝업 DC-DC 컨버터, 또는 스텝다운 DC-DC 컨버터) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 메모리 회로; 및/또는 제어 회로)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 예를 들어 X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y 사이에 다른 회로가 제공되어 있더라도 X와 Y는 기능적으로 접속되어 있다고 할 수 있다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우 및 X와 Y가 전기적으로 접속되어 있는 경우를 포함한다.
또한, 본 명세서 등에 있어서 "X와 Y가 전기적으로 접속되어 있다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되어 있는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우), X와 Y가 기능적으로 접속되어 있는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우), 그리고 X와 Y가 직접 접속되어 있는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)을 의미한다. 즉, 본 명세서 등에 있어서 "X와 Y가 전기적으로 접속되어 있다"라는 명시적인 기재는, "X와 Y가 접속되어 있다"라는 기재와 동일하다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되어 있는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우를, 다음 표현 중 어느 것을 사용하여 표현할 수 있다.
상기 표현에는 예를 들어, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되어 있다", "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되어 있다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공되어 있다"가 포함된다. 상술한 예와 같은 표현에 의하여, 회로 구성에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다.
표현의 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)이 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로 상에 있다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)가 제 1 접속 경로 상의 적어도 Z1을 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)이 제 3 접속 경로 상의 적어도 Z2를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"라는 표현을 사용하는 것도 가능하다. 표현의 또 다른 예는 "트랜지스터의 소스(또는 제 1 단자 등)가 제 1 전기적 경로 상의 적어도 Z1을 통하여 X에 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)까지의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 제 3 전기적 경로 상의 적어도 Z2를 통하여 Y에 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)까지의 전기적 경로이다"이다. 상술한 예와 같은 표현에 의하여, 회로 구조에서의 접속 경로를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다.
또한, 이들 표현은 예이며, 표현에 한정은 없다. 여기서, X, Y, Z1, 및 Z2는 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
회로도에 있어서 독립된 구성 요소들이 서로 전기적으로 접속되어 있더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 가지는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 가지는 경우도 그 범주에 포함한다.
또한, 본 명세서 등에서 트랜지스터는 다양한 기판을 사용하여 형성될 수 있다. 기판의 종류는 특정한 종류에 한정되지 않는다. 기판으로서는 예를 들어, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 접합 필름, 섬유 재료를 포함하는 종이, 또는 베이스 재료 필름(base material film) 등을 사용할 수 있다. 유리 기판의 예로서는, 바륨 붕규산염 유리 기판, 알루미노 붕규산염 유리 기판, 및 소다 석회 유리 기판 등을 들 수 있다. 플렉시블 기판에는 예를 들어, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에터설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 플렉시블 합성 수지를 사용할 수 있다. 접합 필름의 재료의 예에는 폴리플루오린화 바이닐 또는 염화 바이닐 등의 바이닐, 폴리프로필렌, 및 폴리에스터가 포함된다. 베이스 재료 필름에는 예를 들어, 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이 등을 사용할 수 있다. 구체적으로, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 형성하면, 특성, 크기, 또는 형상 등의 편차가 적고, 전류 공급 능력이 높으며 크기가 작은 트랜지스터를 형성하는 것이 가능하다. 이러한 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 소비 전력을 저감하거나 또는 회로를 고집적화할 수 있다.
또한, 하나의 기판을 사용하여 트랜지스터를 형성한 다음, 트랜지스터를 다른 기판으로 전치(轉置)하여도 좋다. 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어, 견(silk), 면(cotton), 또는 마(hemp)), 합성 섬유(예를 들어, 나일론, 폴리우레탄, 또는 폴리에스터), 또는 재생 섬유(예를 들어, 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등을 트랜지스터를 전치할 기판으로서 사용할 수 있다. 이러한 기판을 사용함으로써, 특성이 우수한 트랜지스터 또는 소비 전력이 낮은 트랜지스터를 형성할 수 있고, 내구성이 높은 장치를 형성할 수 있고, 높은 내열성을 제공할 수 있고, 또는 경량화 또는 박형화를 실현할 수 있다.
도면 등에 도시된 각 구성 요소의 위치, 크기, 및 범위 등은 발명의 이해를 용이하게 하기 위하여 정확히 나타내어지지 않은 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 또는 범위 등에 한정되지는 않는다. 예를 들어, 실제의 제작 공정에 있어서, 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도치 않게 줄어들 수 있고, 이해를 용이하게 하기 위하여 그것을 도시하지 않은 경우가 있다.
특히 상면도(평면도라고도 함)에 있어서, 이해하기 용이하게 하기 위하여, 일부의 구성 요소를 도시하지 않은 경우가 있다. 숨은선 등의 묘화를 부분적으로 생략한 경우가 있다.
또한, 본 명세서 등에서 "위" 또는 "아래"라는 용어는 반드시 구성 요소가 "바로 위" 또는 "바로 아래"에 위치하거나, 다른 구성 요소와 직접 접촉되는 것을 의미하지는 않는다. 예를 들어, "절연층(A) 위의 전극(B)"라는 표현은 반드시 전극(B)이 절연층(A) 위에 직접 접촉되는 것을 의미하지는 않으며, 절연층(A)과 전극(B) 사이에 다른 구성 요소가 제공되어 있는 경우를 의미할 수 있다.
또한, 소스 및 드레인의 기능은, 예를 들어 상이한 극성의 트랜지스터를 채용하거나, 또는 회로 동작에 있어서 전류 흐름의 방향이 변화되는 등, 동작 조건에 따라 교체될 수 있다. 그러므로, 어느 쪽이 소스(또는 드레인)라고 규정하기 어렵다. 그러므로, 본 명세서에서 "소스" 및 "드레인"이라는 용어는 교체될 수 있다.
본 명세서에서, "평행"이라는 용어는 2개의 직선이 이루는 각이 -10° 이상 10° 이하인 것을 나타내기 때문에, 그 각이 -5° 이상 5° 이하인 경우도 포함한다. 또한, "수직"이라는 용어는 2개의 직선이 이루는 각이 80° 이상 100° 이하인 것을 나타내기 때문에 그 각이 85° 이상 95° 이하인 경우도 포함한다.
전압은 보통 소정의 전위와 기준 전위(예를 들어, 소스 전위 또는 접지 전위(GND 전위))의 전위차를 말한다. 전압을 전위라고 할 수 있고, 그 반대도 마찬가지이다.
또한, "반도체"는 예를 들어 도전성이 충분히 낮을 때는 "절연체"의 특성을 포함하는 경우가 있다. 그러므로, "반도체"와 "절연체"는 서로 교체될 수 있다. 또한, "반도체"와 "절연체"의 경계는 분명하지 않기 때문에, "반도체"와 "절연체"는 엄격히 구별될 수 없다. 따라서, 본 명세서에서의 "반도체"는 "절연체"와 교체될 수 있는 경우가 있다.
또한, "반도체"는 예를 들어 도전성이 충분히 높을 때는 "도전체"의 특성을 포함하는 경우가 있다. 그러므로, "반도체"와 "도전체"는 서로 교체될 수 있다. 또한, "반도체"와 "도전체"의 경계는 분명하지 않기 때문에, "반도체"와 "도전체"는 엄격히 구별될 수 없다. 따라서, 본 명세서에서의 "반도체"는 "도전체"와 교체될 수 있는 경우가 있다.
또한, 반도체에서의 불순물이란 예를 들어 반도체의 주성분 이외의 원소를 가리킨다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물로 간주할 수 있다. 불순물이 함유되면, 반도체에서의 DOS(density of states)가 증가되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속이 포함되며, 구체적으로는 예를 들어 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물의 침입으로 인하여 산소 빈자리가 형성될 수 있다. 또한, 반도체가 실리콘막인 경우, 반도체 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수사는 구성 요소들의 혼동을 피하기 위하여 사용하는 것이며, 단계의 순서 또는 적층 순서 등, 우선도 또는 순서를 나타내지는 않는다. 본 명세서 등에서 서수사가 없는 용어에, 구성 요소의 혼동을 피하기 위하여, 청구범위에서 서수사가 붙여질 수 있다. 또한, 본 명세서 등에서 서수사가 있는 용어에, 청구범위에서 다른 서수사가 붙여질 수 있다. 또한, 본 명세서 등에서 서수사가 있는 용어에, 청구범위에서 서수사가 붙여지지 않을 수 있다.
또한, 본 명세서에서 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서 채널 길이는 모든 영역에서 반드시 동일하지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 동일한 값을 가지지는 않는다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타나는 채널 폭(이하 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 반도체 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려울 수 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하려면 가정 조건으로서 반도체의 형상을 아는 것으로 가정할 필요가 있다. 따라서 반도체의 형상을 정확히 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 및 외견상 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리킬 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 판정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW를 계산에 사용하여도 좋다. 그 경우에는, 실효적인 채널 폭을 계산에 사용하는 경우와는 상이한 값이 얻어지는 경우가 있다.
고전원 전위 V DD(이하 단순히 V DD 또는 H전위라고도 함)는 저전원 전위 V SS보다 높은 전원 전위이다. 저전원 전위 V SS(이하 단순히 V SS 또는 L전위라고도 함)는 고전원 전위 V DD보다 낮은 전원 전위이다. 또한, V DD 또는 V SS로서 접지 전위를 사용할 수 있다. 예를 들어, V DD로서 접지 전위를 사용하는 경우, V SS는 접지 전위보다 낮고, V SS로서 접지 전위를 사용하는 경우에는 V DD는 접지 전위보다 높다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 촬상 장치에 대하여 도면을 참조하여 설명한다.
[촬상 장치(100)의 구조예]
도 1의 (A)는 본 발명의 일 형태에 따른 촬상 장치(100)의 구조예를 도시한 평면도이다. 촬상 장치(100)는 화소부(110), 및 화소부(110)를 구동시키기 위한 주변 회로(제 1 주변 회로(260), 제 2 주변 회로(270), 제 3 주변 회로(280), 및 제 4 주변 회로(290))를 포함한다. 화소부(110)는 p행 q열(p 및 q는 각각 2 이상의 자연수)의 매트릭스로 배치된 복수의 화소(111)를 포함한다. 제 1 주변 회로(260) 내지 제 4 주변 회로(290)는 복수의 화소(111)에 접속되고, 각각 복수의 화소(111)를 구동시키기 위한 신호를 공급하는 기능을 가진다. 본 명세서 등에서, 제 1 주변 회로(260) 내지 제 4 주변 회로(290) 등을 "주변 회로" 또는 "구동 회로"라고 하는 경우가 있다. 예를 들어, 제 1 주변 회로(260)는 주변 회로의 일부로 간주할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 컨버터 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(110)가 형성되는 기판 위에 형성되어도 좋다. 또는, 주변 회로의 일부 또는 전체에 IC 등의 반도체 장치가 탑재되어도 좋다. 또한 주변 회로에서, 제 1 주변 회로(260) 내지 제 4 주변 회로(290) 중 적어도 하나를 생략하여도 좋다. 예를 들어, 제 1 주변 회로(260) 및 제 4 주변 회로(290) 중 한쪽이 제 1 주변 회로(260) 및 제 4 주변 회로(290) 중 다른 쪽의 기능을 더 가지는 경우, 제 1 주변 회로(260) 및 제 4 주변 회로(290) 중 다른 쪽을 생략하여도 좋다. 다른 예로서, 제 2 주변 회로(270) 및 제 3 주변 회로(280) 중 한쪽이 제 2 주변 회로(270) 및 제 3 주변 회로(280) 중 다른 쪽의 기능을 더 가지는 경우, 제 2 주변 회로(270) 및 제 3 주변 회로(280) 중 다른 쪽을 생략하여도 좋다. 다른 예로서, 제 1 주변 회로(260) 내지 제 4 주변 회로(290) 중 하나가 나머지 회로들의 기능을 더 가지는 경우, 나머지 회로들을 생략하여도 좋다.
도 1의 (B)에 도시된 바와 같이, 촬상 장치(100)에 포함되는 화소부(110)에, 화소(111)를 기울어지도록 제공하여도 좋다. 화소(111)가 기울어져 있으면, 행 방향 및 열 방향의 화소들 사이의 공간(피치)을 축소할 수 있다. 이로써, 촬상 장치(100)로 캡처되는 이미지의 질을 더 높일 수 있다.
[화소(111)의 구조예]
촬상 장치(100)에 포함되는 화소(111)를 복수의 부화소(112)로 형성하고, 각 부화소(112)를 특정한 파장 대역의 광을 투과시키는 필터(컬러 필터)와 조합함으로써, 컬러 이미지 표시를 구현하기 위한 데이터를 얻을 수 있다.
도 2의 (A)는 컬러 이미지를 얻는 화소(111)의 예를 나타낸 평면도이다. 도 2의 (A)에 도시된 화소(111)는, 적색(R)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(112)("부화소(112R)"라고도 함), 녹색(G)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(112)("부화소(112G)"라고도 함), 및 청색(B)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(112)("부화소(112B)"라고도 함)를 포함한다. 부화소(112)는 포토센서로서 기능할 수 있다.
부화소(112)(부화소(112R), 부화소(112G), 및 부화소(112B))는 배선(131), 배선(141), 배선(144), 배선(146), 및 배선(135)에 전기적으로 접속되어 있다. 또한, 부화소(112R), 부화소(112G), 및 부화소(112B)는 독립적으로 제공된 각 배선들(137)에 접속된다. 본 명세서 등에서는 예를 들어, n번째 행의 화소(111)에 접속된 배선(144) 및 배선(146)을 배선(144[n]) 및 배선(146[n])이라고 한다. 예를 들어, m번째 열의 화소(111)에 접속된 배선(137)을 배선(137[m])이라고 한다. 또한, 도 2의 (A)에 있어서, m번째 열의 화소(111)의 부화소(112R), 부화소(112G), 및 부화소(112B)에 접속된 배선(137)을 배선(137[m]R), 배선(137[m]G), 및 배선(137[m]B)이라고 한다. 부화소(112)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
본 실시형태의 촬상 장치(100)는, 부화소(112)가 스위치를 통하여, 인접한 화소(111)의 부화소(112)에 접속되는 구조를 가진다. 이 구조에서, 부화소들(112)에 제공된 컬러 필터들은 동일한 파장 대역의 광을 투과시킨다. 도 2의 (B)는, 부화소(112)의 접속의 예를 나타낸 것이다: n번째(n은 1 이상 p 이하의 자연수) 행 m번째(m은 1 이상 q 이하의 자연수) 열에 배치된 화소(111)의 부화소(112)와, (n+1)번째 행 m번째 열에 배치된 인접한 화소(111)의 부화소(112)이다. 도 2의 (B)에서, n번째 행 m번째 열에 배치된 부화소(112R)와 (n+1)번째 행 m번째 열에 배치된 부화소(112R)는 스위치(201)를 통하여 서로 접속되어 있다. n번째 행 m번째 열에 배치된 부화소(112G)와 (n+1)번째 행 m번째 열에 배치된 부화소(112G)는 스위치(202)를 통하여 서로 접속되어 있다. n번째 행 m번째 열에 배치된 부화소(112B)와 (n+1)번째 행 m번째 열에 배치된 부화소(112B)는 스위치(203)를 통하여 서로 접속되어 있다.
부화소(112)에 사용되는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 도 3의 (A)에 도시된 바와 같이 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터를 사용하여도 좋다. 3개의 다른 파장 대역의 광을 검지하는 부화소(112)를 하나의 화소(111)에 제공함으로써, 풀 컬러 이미지를 얻을 수 있다.
도 3의 (B)는 적색(R), 녹색(G), 및 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(112)에 더하여, 황색(Y)의 광을 투과시키는 컬러 필터가 제공된 부화소(112)를 포함하는 화소(111)를 나타낸 것이다. 도 3의 (C)는 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터가 제공된 부화소(112)에 더하여, 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(112)를 포함하는 화소(111)를 도시한 것이다. 4개의 다른 파장 대역의 광을 검지하는 부화소(112)를 하나의 화소(111)에 제공하면, 얻어지는 이미지의 색 재현성을 높일 수 있다.
예를 들어, 도 2의 (A)에서 적색의 파장 대역을 검지하는 부화소(112), 녹색의 파장 대역을 검지하는 부화소(112), 및 청색의 파장 대역을 검지하는 부화소(112)에 관련하여, 그 화소수비(또는 수광 면적의 비)는 반드시 1:1:1일 필요는 없다. 도 3의 (D)에 도시된 바와 같이, 적색:녹색:청색의 화소수비(수광 면적의 비)를 1:2:1(Bayer 배열)로 하여도 좋다. 또는, 적색:녹색:청색의 화소수비(수광 면적의 비)를 1:6:1로 하여도 좋다.
화소(111)에 제공되는 부화소(112)의 수는 하나라도 좋지만, 2개 이상의 부화소를 제공하는 것이 바람직하다. 예를 들어, 동일한 파장 대역을 검지하는 2개 이상의 부화소(112)를 제공하면 용장성이 높아지고, 촬상 장치(100)의 신뢰성을 높일 수 있다.
가시광의 파장 이하의 파장의 광을 흡수 또는 반사하며 적외광을 투과시키는 IR(infrared) 필터를 필터로서 사용하면, 적외광을 검지하는 촬상 장치(100)를 실현할 수 있다. 또는, 자외광 이상의 파장의 광을 흡수 또는 반사하며 자외광을 투과시키는 UV(ultra violet) 필터를 필터로서 사용하면, 자외광을 검지하는 촬상 장치(100)를 실현할 수 있다. 또는, 방사선을 자외광 또는 가시광으로 바꾸는 신틸레이터를 필터로서 사용하면, 촬상 장치(100)를 X선 또는 γ선을 검출하는 방사선 검출기로서 사용할 수 있다.
ND(neutral density) 필터(감광 필터)를 필터로서 사용하면, 광전 변환 소자(수광 소자)에 지나치게 많은 양의 광이 들어갈 때에 발생되는, 출력 포화 현상을 방지할 수 있다. 감광 성능이 상이한 ND 필터의 조합에 의하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에, 화소(111)에 렌즈를 제공하여도 좋다. 도 4의 (A) 및 (B)의 단면도를 사용하여 화소(111), 필터(602), 및 렌즈(600)의 배치예를 설명한다. 렌즈(600)를 사용함으로써, 입사광이 광전 변환 소자에 의하여 효율적으로 수광될 수 있다. 구체적으로는, 도 4의 (A)에 도시된 바와 같이, 광(660)이 렌즈(600), 필터(602)(필터(602R), 필터(602G), 및 필터(602B)), 및 화소 회로(230) 등을 통하여 광전 변환 소자(220)에 들어간다.
그러나, 이점쇄선으로 둘러싸인 영역에 도시된 바와 같이, 화살표로 나타낸 광(660)의 일부가 배선층(604)의 일부에 의하여 차단되어도 좋다. 그러므로, 도 4의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(600) 및 필터(602)를 제공함으로써 입사광이 광전 변환 소자(220)에 의하여 효율적으로 수광되는 구조가 바람직하다. 광전 변환 소자(220) 측에 광(660)이 입사하면, 감도가 높은 촬상 장치(100)를 제공할 수 있다.
[부화소(112)의 회로 구성예]
다음에, 도 5의 회로도를 참조하여 부화소(112)의 구체적인 회로 구성예를 설명한다. 도 5는 n번째 행의 화소(111)에서의 부화소(112[n])가 트랜지스터(129)를 통하여 (n+1)번째 행의 화소(111)에서의 부화소(112[n+1])에 전기적으로 접속되는 회로 구성예를 나타낸 것이다. 트랜지스터(129)는 스위치(201), 스위치(202), 또는 스위치(203)로서 기능할 수 있다.
구체적으로, n번째 행의 화소(111)에서의 부화소(112[n])는 포토다이오드(PD[n])(광전 변환 소자), 트랜지스터(121), 트랜지스터(123), 및 트랜지스터(124)를 포함한다. (n+1)번째 행의 화소(111)에서의 부화소(112[n+1])는 포토다이오드(PD[n+1]), 트랜지스터(125), 트랜지스터(127), 및 트랜지스터(128)를 포함한다.
본 실시형태에서, 트랜지스터(121 내지 129)로서 n채널 트랜지스터를 사용하는 경우를 나타낸다. 그러므로, 트랜지스터들(121 내지 129)은 각각 게이트에 공급되는 신호가 H전위일 때에 소스와 드레인 사이에서 전기 전도를 가지고(온 상태에 있고), 트랜지스터들(121 내지 129)은 상기 신호가 L전위일 때에 전기 전도를 가지지 않는다(오프 상태에 있다).
그러나, 본 발명의 일 형태는 상술한 것에 한정되지 않고 트랜지스터(121 내지 129)로서 p채널 트랜지스터를 사용할 수 있다. 또는, n채널 트랜지스터와 p채널 트랜지스터를 적절히 조합하여 사용하여도 좋다.
도 5의 회로 구성에서, 포토다이오드(PD[n])의 애노드 및 캐소드 중 한쪽은 전위(VP)를 공급할 수 있는 배선(131)에 전기적으로 접속되어 있다. 포토다이오드(PD[n])의 애노드 및 캐소드 중 다른 쪽, 트랜지스터(121)의 소스 및 드레인 중 한쪽, 및 트랜지스터(122)의 소스 및 드레인 중 한쪽은 노드(ND[n])에 전기적으로 접속되어 있다. 트랜지스터(122)의 소스 및 드레인 중 다른 쪽은 전위(VR)를 공급하는 배선(133)에 전기적으로 접속되어 있다. 트랜지스터(122)의 게이트는 전위(PR)를 공급하는 배선(141)에 전기적으로 접속되어 있다. 트랜지스터(121)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(123)의 게이트는 노드(FD[n])에 전기적으로 접속되어 있다. 트랜지스터(121)의 게이트는 전위(TX)를 공급할 수 있는 배선(144[n])에 전기적으로 접속되어 있다. 트랜지스터(123)의 소스 및 드레인 중 한쪽은 전위(VO)를 공급할 수 있는 배선(135)에 전기적으로 접속되어 있고, 트랜지스터(123)의 소스 및 드레인 중 다른 쪽은 트랜지스터(124)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(124)의 소스 및 드레인 중 다른 쪽은 배선(137[m])에 전기적으로 접속되어 있고, 트랜지스터(124)의 게이트는 전위(SEL)를 공급할 수 있는 배선(146[n])에 전기적으로 접속되어 있다. 트랜지스터(129)의 소스 및 드레인 중 한쪽은 노드(ND[n])에 전기적으로 접속되어 있고, 트랜지스터(129)의 게이트는 전위(PA)를 공급할 수 있는 배선(142)에 전기적으로 접속되어 있다.
포토다이오드(PD[n+1])의 애노드 및 캐소드 중 한쪽은 전위(VP)를 공급할 수 있는 배선(132)에 전기적으로 접속되어 있다. 포토다이오드(PD[n+1])의 애노드 및 캐소드 중 다른 쪽, 트랜지스터(125)의 소스 및 드레인 중 한쪽, 및 트랜지스터(126)의 소스 및 드레인 중 한쪽은 노드(ND[n+1])에 전기적으로 접속되어 있다. 트랜지스터(126)의 소스 및 드레인 중 다른 쪽은 전위(VR)를 공급할 수 있는 배선(134)에 전기적으로 접속되어 있다. 트랜지스터(126)의 게이트는 전위(PR)를 공급할 수 있는 배선(143)에 전기적으로 접속되어 있다. 트랜지스터(125)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(127)의 게이트는 노드(FD[n+1])에 전기적으로 접속되어 있다. 트랜지스터(125)의 게이트는 전위(TX)를 공급할 수 있는 배선(144[n+1])에 전기적으로 접속되어 있다. 트랜지스터(127)의 소스 및 드레인 중 한쪽은 전위(VO)를 공급할 수 있는 배선(136)에 전기적으로 접속되어 있다. 트랜지스터(127)의 소스 및 드레인 중 다른 쪽은 트랜지스터(128)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은 배선(137[m])에 전기적으로 접속되어 있다. 트랜지스터(128)의 게이트는 전위(SEL)를 공급할 수 있는 배선(146[n+1])에 전기적으로 접속되어 있다. 트랜지스터(129)의 소스 및 드레인 중 다른 쪽은 노드(ND[n+1])에 전기적으로 접속되어 있다.
도 5에는 배선(131)과 배선(132)을 개별적으로 도시하였지만 하나의 공통 배선으로 하여도 좋다. 도 5에는 배선(141)과 배선(143)을 개별적으로 도시하였지만 하나의 공통 배선으로 하여도 좋다. 도 5에는 배선(135)과 배선(136)을 개별적으로 도시하였지만 하나의 공통 배선으로 하여도 좋다.
<동작예 1>
다음에, 글로벌 셔터 시스템에 의한 촬상 장치(100)의 캡처링 동작의 예에 대하여 도 6, 도 7의 (A) 및 (B), 도 8의 (A) 및 (B), 그리고 도 9의 (A) 및 (B)를 참조하여 설명한다. 글로벌 셔터 시스템에 의한 이미지 캡처링은 다음과 같이 행해질 수 있다: 모든 부화소(112)에서 리셋 동작과 축적 동작을 동시에 행하고, 판독 동작을 순차적으로 행한다. 부화소(112)의 동작예로서, 부화소(112[n]) 및 부화소(112[n+1])를 참조하여 설명한다.
도 6은 부화소(112)의 동작을 나타낸 타이밍 차트이고, 도 7의 (A) 및 (B), 도 8의 (A) 및 (B), 그리고 도 9의 (A) 및 (B)는 부화소(112)의 동작 상태를 나타낸 회로도이다. 구동 방법을 이해하기 쉽게 하기 위하여, 본 실시형태에서 나타낸 타이밍 차트에서는 언급하지 않는 한 상술한 배선 및 노드에 H전위 또는 L전위의 어느 쪽이 공급된다.
글로벌 셔터 시스템에 의하여, 하나의 기간 동안에 모든 화소(111)의 축적 동작을 행할 수 있다. 그러므로 롤링 셔터 시스템을 사용하는 경우와 달리, 상이한 기간에 축적 동작이 행해지는 것에 기인하는, 캡처 이미지의 왜곡이 발생되지 않는다. 또한, 글로벌 셔터 시스템을 사용하는 경우의 프레임 기간을 도 6에서 기간(301)이라고 한다. 기간(301)은 리셋 동작, 축적 동작, 및 모든 행의 화소로부터 데이터를 판독하는 동작에 필요한 시간의 합에 상당한다.
동작예 1에서, 전위(PA)가 L전위로 설정되고 트랜지스터(129)가 오프 상태인 경우의 캡처링 동작에 대하여 설명한다. 전위(PA)를 L전위로 설정하면, 부화소(112[n]) 및 부화소(112[n+1])를 독립적으로 동작시킬 수 있다. 또한, 전위(VR)를 H전위로 설정하고, 전위(VP) 및 전위(VO)를 L전위로 설정한다. 전위(SEL[n]) 및 전위(SEL[n+1])를 L전위로 설정한다.
[리셋 동작]
먼저, 시각(T1)에 전위(PR) 및 전위(TX)를 H전위로 설정함으로써, 트랜지스터(121) 및 트랜지스터(122)가 온이 되고 노드(ND[n]) 및 노드(FD[n])가 H전위가 된다. 또한, 트랜지스터(125) 및 트랜지스터(126)가 온이 되고 노드(ND[n+1]) 및 노드(FD[n+1])가 H전위가 된다. 이 동작에 의하여 노드(FD[n]) 및 노드(FD[n+1])에 축적된 전하의 양이 리셋된다(도 7의 (A) 참조). 시각(T1)과 시각(T2) 사이의 기간을 "리셋 기간"이라고 한다. 리셋 기간 중의 동작을 "리셋 동작"이라고 한다.
도시되어 있지 않지만, 리셋 기간에 촬상 장치(100)의 모든 노드(FD[n]) 및 노드(FD[n+1])가 리셋된다.
[축적 동작]
다음에, 시각(T2)에 전위(PR)를 L전위로 설정한다. 전위(TX)는 H전위로 유지된다. 또한, 시각(T2)에 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])는 역 바이어스를 공급받는다. 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 역 바이어스가 인가된 상태에서 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 광이 들어가면, 각 포토다이오드의 전극들 중 한쪽으로부터 다른 쪽 전극으로 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])를 통하여 전류가 흐른다(도 7의 (B) 참조). 이 상태에서, 전류의 양은 광의 강도에 따라 변동된다. 바꿔 말하면, 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 들어가는 광의 강도가 높아질수록 전류의 양이 증가되고, 노드(FD[n]) 및 노드(FD[n+1])로부터 흘러나가는 전하의 양이 증가된다. 한편, 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 들어가는 광의 강도가 낮을수록 전류의 양이 감소되어, 노드(FD[n]) 및 노드(FD[n+1])로부터 흘러나가는 전하의 양이 감소된다. 따라서, 광의 강도가 높아질수록 노드(FD[n]) 및 노드(FD[n+1])의 전위의 변화량이 커지고, 광의 강도가 낮아질수록 변화량이 작아진다.
다음에, 시각(T3)에 전위(TX)를 L전위로 설정함으로써, 트랜지스터(121) 및 트랜지스터(125)가 오프가 된다. 트랜지스터(121) 및 트랜지스터(125)가 오프가 되면, 노드(FD[n]) 및 노드(FD[n+1])로부터 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])로의 전하의 이동이 정지되어, 노드(FD[n]) 및 노드(FD[n+1])의 전위가 정해진다(도 8의 (A) 참조). 시각(T2)과 시각(T3) 사이의 기간을 "노광 기간"이라고 한다. 동작예 1에서의 노광 기간을 도 6에서 기간(311)이라고 한다. 노광 기간 중의 동작을 "축적 동작"이라고 한다.
[판독 동작]
다음에 시각(T4)에, 배선(146[n])에 공급되는 전위(SEL)를 H전위로 설정한다. 여기서, n=1(1번째 행)의 경우를 설명한다. 배선(146[n])에 H전위가 공급되기 직전에, 전위가 H전위가 되도록 배선(137[m])을 프리차지한다. 배선(146[n])에 공급되는 전위(SEL)가 H전위이면, 트랜지스터(124)가 온이 되고 배선(137[m])의 전위가 노드(FD[n])의 전위에 대응하는 속도로 저하된다(도 8의 (B) 참조). 시각(T5)에, 배선(146[n])에 공급되는 전위(SEL)를 L전위로 설정함으로써, 트랜지스터(124)가 오프가 되고, 배선(137[m])의 전위가 정해진다. 이때의 배선(137[m])의 전위를 측정함으로써 부화소(112[n])에 의한 수광량을 계산할 수 있다.
다음에 시각(T5)에, 배선(146[n+1])(이 경우 2번째 행의 배선(146))에 공급되는 전위(SEL)를 H전위로 설정한다. 배선(146[n+1])에 공급되는 전위를 H전위로 설정하기 직전에, 전위가 H전위가 되도록 배선(137[m])을 프리차지한다. 배선(146[n+1])에 공급되는 전위(SEL)가 H전위로 설정되면, 트랜지스터(128)가 온이 되고 배선(137[m])의 전위가 노드(FD[n+1])의 전위에 대응하는 속도로 저하된다(도 9의 (A) 참조). 시각(T6)에, 배선(146[n+1])에 공급되는 전위(SEL)를 L전위로 설정함으로써, 트랜지스터(128)가 오프가 되고, 배선(137[m])의 전위가 정해진다(도 9의 (B) 참조). 이때의 배선(137[m])의 전위를 측정함으로써 부화소(112[n+1])에 의한 수광량을 계산할 수 있다.
시각(T6) 후, 3번째 행부터 차례로 배선(137[m])의 전위를 측정함으로써, n번째 행 및 (n+1)번째 행의 배선(137[m])의 전위를 얻을 수 있다. 1 내지 p번째 행의 배선(137[m])의 전위를 측정함으로써, 촬상 장치(100)의 화소(111)에 의한 수광량을 얻을 수 있다. 이로써 촬상 장치(100)로 캡처된 대상의 이미지 데이터를 얻을 수 있다. 예를 들어, 시각(T4)부터 시각(T5)까지의 기간 등, 각 행에서의 수광량을 계산하는 기간을 "판독 기간"이라고 한다. 판독 기간 중의 동작을 "판독 동작"이라고 한다. 또한, 판독 기간을 행하는 타이밍은 적절히 결정할 수 있다. n번째 행에 접속된 1 내지 q번째 열의 배선(137)의 전위는 1번째 열부터 차례로 측정하여도 좋고, 1번째부터 q번째 열까지 동시에 측정하여도 좋고, 또는 복수의 열 단위로 측정하여도 좋다.
글로벌 셔터 시스템에서, 리셋 동작은 모든 화소에서 동시에 행해지고, 축적 동작은 모든 화소에서 동시에 행해진다. 그러므로, 모든 열의 화소의 전위(TX) 및 전위(PR)를 모두 동시에 변화시켜도 좋다.
각 행의 화소에서 노드(FD)에 전하가 유지되는, 축적 동작의 종료와 판독 동작의 시작 사이의 기간을 "전하 유지 기간"이라고 부른다. 글로벌 셔터 시스템에서, 모든 화소에 리셋 동작과 축적 동작이 동시에 행해지기 때문에, 노광 기간은 모든 화소에서 실질적으로 동일한 타이밍에서 종료된다. 그러나, 판독 동작은 행마다 순차적으로 화소에 행해지기 때문에, 행들간에서 전하 유지 기간이 달라진다. 예를 들어, 1번째 행의 전하 유지 기간은 시각(T3)과 시각(T4) 사이에 있고, 2번째 행의 전하 유지 기간은 시각(T3)과 시각(T5) 사이에 있다. 판독 동작은 행마다 행해지기 때문에, 판독 기간이 시작되는 타이밍은 행마다 달라진다. 그러므로, 마지막 행의 전하 유지 기간의 길이가 가장 길다.
그레이스케일 레벨이 균일한 이미지를 얻으면, 모든 화소에서의 출력 신호가 이상적으로는 동일한 레벨의 전위를 가진다. 그러나, 전하 유지 기간의 길이가 화소행마다 달라지는 경우, 각 행의 화소의 노드(FD)에 축적된 전하가 시간이 지나면서 누설되면, 출력 신호의 전위가 행마다 달라지게 되고, 이미지 데이터의 그레이스케일 레벨이 행마다 달라지게 된다.
그러므로, 트랜지스터(121) 및 트랜지스터(125)는 오프 상태 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(121) 및 트랜지스터(125)에 오프 상태 전류가 매우 낮은 트랜지스터를 사용하면, 글로벌 셔터 시스템으로 이미지를 캡처하는 경우에도, 전하 유지 기간의 길이의 차이로 인한 노드(FD[n]) 및 노드(FD[n+1])의 전위 변화량을 작게 할 수 있다. 그 경우, 글로벌 셔터 시스템으로 이미지를 캡처하는 경우에도, 전하 유지 기간의 길이의 차이로 인한 이미지 데이터의 그레이스케일 레벨의 변동을 억제할 수 있어, 캡처 이미지의 질을 향상시킬 수 있다.
본 명세서 등에서 동작예 1에 기재된 구동 방법을 통상 GS 구동 방법이라고 부른다.
도 5의 회로 구성을 사용하여 통상 GS 구동 방법을 행하는 경우, n번째 행의 화소의 이미지 데이터가 (n+1)번째 행의 화소의 이미지 데이터와 혼합될 가능성이 있다. 그러므로, 트랜지스터(129)는 오프 상태 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 오프 상태 전류가 매우 낮은 트랜지스터를 트랜지스터(129)에 사용하면, 이미지 데이터의 혼합을 억제할 수 있다.
본 발명의 일 형태에 따르면 캡처 이미지의 질을 향상시킬 수 있다.
<동작예 2>
다음에, 고속 이미지 캡처링이 가능한 촬상 장치(100)의 동작예에 대하여 도 10, 도 11의 (A) 및 (B), 그리고 도 12의 (A) 및 (B)를 참조하여 설명한다. 도 10은 부화소(112)의 동작을 나타낸 타이밍 차트이고, 도 11의 (A) 및 (B) 그리고 도 12의 (A) 및 (B)는 각각 부화소(112)의 동작 조건을 나타낸 회로도이다.
또한, 동작예 2에서의 프레임 기간을 도 10에서 기간(302)이라고 한다. 기간(302)은 리셋 동작, 축적 동작, 및 모든 행의 화소로부터 데이터를 판독하는 동작에 필요한 시간의 합에 상당한다.
동작예 2에서, 전위(PA)를 H전위로 설정하여 트랜지스터(129)를 온으로 하는 경우의 캡처링 동작에 대하여 설명한다. 전위(PA)를 H전위로 설정함으로써, 부화소(112[n])의 포토다이오드(PD[n]) 및 부화소(112[n+1])의 포토다이오드(PD[n+1])를 병렬로 접속하고 동시에 사용할 수 있다. 바꿔 말하면, 수광 면적을 실질적으로 확대시킬 수 있다. 동작예 1과 같이, 전위(VR)를 H전위로 설정하고, 전위(VP) 및 전위(VO)를 L전위로 설정한다. 전위(SEL[n]) 및 전위(SEL[n+1])를 L전위로 설정한다.
[리셋 동작]
먼저, 시각(T1)에 전위(PR) 및 전위(TX)를 H전위로 설정함으로써, 트랜지스터(121) 및 트랜지스터(122)를 온으로 하고, 노드(ND[n]) 및 노드(FD[n])를 H전위로 설정한다. 또한, 트랜지스터(125) 및 트랜지스터(126)를 온으로 하고, 노드(ND[n+1]) 및 노드(FD[n+1])를 H전위로 설정한다. 이 동작을 거쳐 노드(FD[n]) 및 노드(FD[n+1])에 축적된 전하의 양이 리셋된다(도 11의 (A) 참조).
동작예 2에서 트랜지스터(129)는 온 상태이기 때문에, 트랜지스터(122) 또는 트랜지스터(126)의 어느 쪽을 리셋 기간 동안 오프 상태로 하여도 좋다. 도시되어 있지 않지만, 촬상 장치(100)의 모든 노드(FD[n]) 및 노드(FD[n+1])는 리셋 기간에 리셋된다.
[축적 동작]
다음에, 시각(T2)에 전위(PR)를 L전위로 설정한다. 배선(144[n+1])에 공급되는 전위(TX)를 전위(TX)로 설정한다. 배선(144[n])에 공급되는 전위(TX)는 H전위로 유지된다. 또한, 시각(T2)에 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 역 바이어스가 인가된다. 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 역 바이어스가 인가된 상태에서 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 광이 들어가면, 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1]) 각각의 전극들 중 한쪽으로부터 다른 쪽 전극으로 전류가 흐른다(도 11의 (B) 참조). 상술한 바와 같이, 이때 전류의 양은 광의 강도에 따라 변화된다. 따라서, 광의 강도가 높을수록 노드(FD[n])의 전위의 변화량이 커지고, 광의 강도가 낮을수록 변화량이 작아진다.
다음에, 시각(T3)에 배선(144[n])에 공급되는 전위(TX)를 L전위로 설정함으로써, 트랜지스터(121)가 오프가 되고, 노드(FD[n])의 전위가 정해진다(도 12의 (A) 참조).
시각(T3)에, 배선(144[n+1])에 공급되는 전위(TX)를 H전위로 함으로써, 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])에 의한 수광량에 따라 노드(FD[n+1])의 전위가 변화된다(도 12의 (B) 참조).
다음에 시각(T4)에, 배선(144[n+1])에 공급되는 전위(TX)를 L전위로 설정함으로써, 트랜지스터(125)가 오프가 되고, 노드(FD[n+1])의 전위가 정해진다. 또한, 동작예 2에서의 노광 기간을 도 10에서 기간(312)이라고 한다.
n번째 행의 축적 동작 후, 리셋 동작을 생략하고 (n+1)번째 행의 축적 동작을 행함으로써 프레임 기간을 단축할 수 있다.
[판독 동작]
판독 동작은 동작예 1과 비슷한 식으로 행해질 수 있다.
동작예 2에서, 포토다이오드(PD[n]) 및 포토다이오드(PD[n+1])는 병렬로 접속된다; 이들이 동일한 양의 광을 수광한 경우, 노드(FD[n]) 및 노드(FD[n+1])의 전위는 동작예 1의 경우보다 짧은 시간에 정해질 수 있다. 그러므로, 노광 기간을 단축할 수 있고, 프레임 기간을 단축할 수 있다.
n번째 행의 축적 동작 후의 리셋 동작을 생략하고 (n+1)번째 행의 축적 동작을 행하면, 프레임 기간을 단축할 수 있다. 그러므로, 짧은 기간에 고속으로 이미지를 캡처링할 수 있는 고체 촬상 장치를 제공할 수 있다.
예를 들어, 배선(144[n])이 홀수 행에 있고 배선(144[n+1])이 짝수 행에 있는 조건에서 리셋 동작 및 축적 동작을 행하여도 좋다. 포토다이오드(PD)의 다른 쪽 전극을 공유하는 화소의 수를 늘림으로써, 연속된 축적 동작의 빈도를 높일 수 있다. 바꿔 말하면, 연속된 프레임의 이미지 데이터를 다음과 같이 m 짧은 간격으로 얻을 수 있다; A개의 화소에서, 포토다이오드의 다른 쪽 전극이 서로 공유되고; A번 행해지는 연속된 축적 동작을 거쳐 화소의 전하 축적 영역에 전하가 순차적으로 축적되고; 화소에서의 캡처 이미지 데이터가 순차적으로 판독된다. 본 발명의 일 형태에 따르면 이미지 캡처링 기간이 짧은 고체 촬상 장치를 제공할 수 있다.
또한, 본 명세서 등에서 동작예 2에 기재된 구동 방법을 고속 GS 구동 방법이라고 부른다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는 부화소(112)의 회로 구성의 다른 예에 대하여 도면을 참조하여 설명한다.
부화소(112)에서 포토다이오드(PD)의 애노드 및 캐소드 중 한쪽은 노드(ND)에 전기적으로 접속되어도 좋고, 애노드 및 캐소드 중 다른 쪽은 배선(131)(또는 배선(132))에 전기적으로 접속되어도 좋다(도 13의 (A) 참조). 이 경우, 전위(VR)를 L전위로 설정하고 전위(VP)를 H전위로 설정함으로써, 촬상 장치(100)를 상술한 동작예와 같이 동작시킬 수 있다.
또한, 부화소(112)의 노드(FD)에 커패시터(151)를 제공하여도 좋다(도 13의 (B) 참조). 커패시터(151)에 의하여 노드(FD)에서의 이미지 데이터의 데이터 유지 시간을 늘릴 수 있다. 또한, 촬상 장치(100)의 다이내믹 레인지를 크게 할 수 있다.
트랜지스터(122)의 소스 및 드레인 중 한쪽은 노드(FD[n])에 전기적으로 접속되어도 좋다. 트랜지스터(126)의 소스 및 드레인 중 한쪽은 노드(FD[n+1])에 전기적으로 접속되어도 좋다(도 14의 (A) 참조).
트랜지스터(122)와 비슷한 기능을 가질 수 있는 트랜지스터(154)를 제공하여도 좋다. 트랜지스터(126)와 비슷한 기능을 가질 수 있는 트랜지스터(155)를 제공하여도 좋다(도 14의 (B) 참조). 트랜지스터(154)의 소스 및 드레인 중 한쪽은 노드(FD[n])에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(133)에 전기적으로 접속되고, 게이트는 전위(PR)를 공급하는 배선에 전기적으로 접속되어 있다. 트랜지스터(155)의 소스 및 드레인 중 한쪽은 노드(FD[n+1])에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(134)에 전기적으로 접속되고, 게이트는 전위(PR)를 공급하는 배선에 전기적으로 접속되어 있다.
트랜지스터(122)뿐만 아니라 트랜지스터(154)를 제공하면, 리셋 동작에 필요한 시간을 단축할 수 있다. 이에 따라 촬상 장치(100)의 동작 속도를 높일 수 있다. 트랜지스터(122), 트랜지스터(126), 트랜지스터(154), 및 트랜지스터(155) 중 적어도 하나가 동작할 수 있으면, 리셋 동작을 행할 수 있다. 이와 같이 촬상 장치(100)의 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 촬상 장치(1100)에 대하여 도면을 참조하여 설명한다. 본 실시형태의 촬상 장치(1100)는 상술한 실시형태에 기재된 촬상 장치(100)보다 다이내믹 레인지를 더 크게 할 수 있는 구조를 가질 수 있다. 도 15는 본 발명의 일 형태에 따른 촬상 장치(1100)의 구조예를 도시한 평면도이다. 촬상 장치(1100)는 상술한 실시형태에 기재된 촬상 장치(100)와 비슷한 구조를 가질 수 있지만, 화소(111)의 부화소가 다른 구조를 가진다. 본 실시형태에서는 촬상 장치(1100)가 촬상 장치(100)와 다른 점(부화소의 구조)에 대하여 설명한다. 또한, 본 실시형태에서 구체적으로 설명하지 않는 촬상 장치(1100)의 구조에 대해서는 상술한 실시형태의 촬상 장치(100)에 대한 기재를 참조한다.
[부화소(1112)의 회로 구성예]
촬상 장치(1100)의 부화소(1112)의 구체적인 회로 구성예에 대하여 설명한다. 촬상 장치(1100)에 있어서, 부화소(1112)는 홀수 행 또는 짝수 행의 어느 한쪽의 화소(111)에 제공되고, 부화소(112)는 홀수 행 또는 짝수 행의 다른 한쪽의 화소에 제공되어 있다. 본 실시형태에서, 부화소(1112)는 홀수 행의 화소(111)에 사용되고, 부화소(112)는 짝수 행의 화소(111)에 사용된다. 그러므로, 본 실시형태에서 n은 1 이상 p 이하의 홀수이다.
부화소(1112)는 상술한 실시형태의 부화소(112)에 트랜지스터(152)가 제공된 구조를 가진다. 도 16은 화소(111[n])에서의 부화소(1112[n])가 트랜지스터(129)를 통하여 화소(111[n+1])에서의 부화소(112[n+1])에 전기적으로 접속되는 회로 구성예를 나타낸 것이다.
부화소(1112[n])는 포토다이오드(PD[n])(광전 변환 소자), 트랜지스터(121), 트랜지스터(123), 트랜지스터(124), 및 트랜지스터(152)를 포함한다. 도 16에 나타낸 부화소(1112[n])에서, 포토다이오드(PD[n])의 애노드 및 캐소드 중 한쪽은 전위(VP)를 공급하는 배선(131)에 전기적으로 접속되어 있다. 포토다이오드(PD[n])의 애노드 및 캐소드 중 다른 쪽은 트랜지스터(152)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(152)의 소스 및 드레인 중 다른 쪽은 노드(ND[n])에 전기적으로 접속되어 있다. 트랜지스터(152)의 게이트는 전위(PB)를 공급할 수 있는 배선(161[n])에 전기적으로 접속되어 있다.
도 16에서 트랜지스터(152)로서 n채널 트랜지스터를 사용하였지만, p채널 트랜지스터를 사용할 수도 있다. 구조의 다른 부분은 촬상 장치(100)와 비슷하기 때문에 본 실시형태에서 자세한 설명을 생략한다.
촬상 장치(1100)는, 트랜지스터(129)를 오프로 하고 트랜지스터(152)를 온으로 하는 조건하에서, 촬상 장치(100)의 경우와 같이 통상 GS 구동 방법으로 이미지를 캡처할 수 있다. 또한 촬상 장치(1100)는, 트랜지스터(129) 및 트랜지스터(152)를 온으로 하는 조건하에서, 촬상 장치(100)의 경우와 같이 고속 GS 구동 방법으로 이미지를 캡처할 수 있다. 또한, 트랜지스터(129)를 온으로 하고 트랜지스터(152)를 오프로 하는 조건하에서, 촬상 장치(1100)는 수광 소자에 대한 입사광의 양이 많아도 출력 포화가 일어나기 어려운 고속 GS 구동 방법으로 이미지를 캡처할 수 있다. 바꿔 말하면, 촬상 장치(1100)는 수광 소자에 대한 입사광의 양이 많아도 고속 GS 구동 방법에 의하여 정확하게 이미지를 캡처할 수 있다. 촬상 장치(1100)는 촬상 장치(100)보다 다이내믹 레인지를 크게 할 수 있다.
<동작예 3>
다음에, 많은 광량 하에서도 출력 포화가 일어나기 어려운 고속 이미지 캡처링이 가능한 촬상 장치(1100)의 동작예에 대하여 도 17, 도 18, 도 19, 도 20, 및 도 21을 참조하여 설명한다. 도 17은 부화소(1112)의 동작을 나타낸 타이밍 차트이고, 도 18, 도 19, 도 20, 및 도 21은 각각 부화소(1112)의 동작 상태를 나타낸 회로도이다.
동작예 3에서의 프레임 기간을 도 17에서 기간(303)이라고 한다. 기간(303)은 리셋 동작, 축적 동작, 및 모든 행의 화소로부터 데이터를 판독하는 동작에 필요한 시간의 합에 상당한다.
[리셋 동작]
먼저 시각(T1)에, 전위(PB)를 L전위로 설정한다. 전위(PR) 및 전위(TX)를 각각 H전위로 설정한다. 이로써 트랜지스터(152)가 오프가 되고, 트랜지스터(121) 및 트랜지스터(122)가 온이 되고, 노드(ND[n]) 및 노드(FD[n])가 각각 H전위로 설정된다. 또한, 트랜지스터(125) 및 트랜지스터(126)가 온이 되고, 노드(ND[n+1]) 및 노드(FD[n+1])가 각각 H전위로 설정된다. 이 동작을 거쳐 노드(FD[n]) 및 노드(FD[n+1])에 저장된 전하의 양이 리셋된다(도 18 참조).
또한, 동작예 2의 경우와 같이 트랜지스터(129)는 온 상태이기 때문에, 트랜지스터(122) 또는 트랜지스터(126)의 어느 쪽을 리셋 기간 동안 오프 상태로 하여도 좋다. 나타내지 않았지만, 촬상 장치(1100)의 모든 노드(FD[n]) 및 노드(FD[n+1])는 리셋 기간에 리셋된다.
[축적 동작]
다음에, 시각(T2)에 전위(PR)를 L전위로 설정한다. 배선(144[n+1])에 공급되는 전위(TX)를 L전위로 설정한다. 배선(144[n])에 공급되는 전위(TX)는 H전위로 유지된다. 시각(T2)에 포토다이오드(PD[n+1])에 역 바이어스가 인가된다. 역 바이어스가 인가된 포토다이오드(PD[n+1])에 광이 들어가면, 포토다이오드(PD[n+1])의 전극들 중 한쪽으로부터 다른 쪽 전극으로 전류가 흐른다(도 19 참조). 설명한 바와 같이, 이 단계에서의 전류의 양은 광의 강도에 따라 변화된다. 따라서, 광의 강도가 높을수록 노드(FD[n])의 전위의 변화량이 커지고, 광의 강도가 낮을수록 변화량이 작아진다.
다음에, 시각(T3)에 배선(144[n])에 공급되는 전위(TX)를 L전위로 설정함으로써, 트랜지스터(121)가 오프가 되고, 노드(FD[n])의 전위가 정해진다(도 20 참조).
시각(T3)에, 배선(144[n+1])에 공급되는 전위(TX)를 H전위로 설정함으로써, 포토다이오드(PD[n+1])에 의한 수광량에 따라 노드(FD[n+1])의 전위가 변화된다(도 21 참조).
다음에 시각(T4)에, 배선(144[n+1])에 공급되는 전위(TX)를 L전위로 설정함으로써, 트랜지스터(121)가 오프가 되고, 노드(FD[n+1])의 전위가 정해진다. 또한, 동작예 3에서의 노광 기간을 도 17에서 기간(313)이라고 한다.
n번째 행의 축적 동작 후에 리셋 동작을 행하지 않고 (n+1)번째 행의 축적 동작을 행함으로써 프레임 기간을 단축할 수 있다.
[판독 동작]
판독 동작은 상술한 실시형태에서의 동작예 1과 비슷한 식으로 행해질 수 있다.
동작예 2와 달리, 동작예 3에서는 포토다이오드(PD[n+1])만을 사용하고 포토다이오드(PD[n])를 사용하지 않고, 이에 따라 수광 소자에 대한 입사광의 양이 많은 경우에 일어나기 쉬운 출력 포화가 거의 일어나지 않는다.
또한, 본 명세서 등에서 동작예 3에 나타낸 구동 방법을 고휘도 고속 동작 GS 구동 방법이라고 부른다. 본 실시형태에 기재된 촬상 장치(1100)는 통상 GS 구동 방법, 고속 동작 GS 구동 방법, 및 고휘도 고속 동작 GS 구동 방법으로 이미지를 캡처할 수 있다. 본 발명의 일 형태에 따라, 다이내믹 레인지가 큰 고속 이미지 캡처링이 가능한 촬상 장치를 제공할 수 있다.
도 22에 나타낸 바와 같이, 화소(111[n+1])의 부화소로서 부화소(1112[n+1])를 제공하여도 좋다. 도 22에 나타낸 부화소(1112[n+1])는 상술한 실시형태에 기재된 부화소(112)에 트랜지스터(153)가 제공된 구조를 가진다.
도 22에 나타낸 부화소(1112[n+1])에서, 포토다이오드(PD[n+1])의 애노드 및 캐소드 중 한쪽은 전위(VP)를 공급할 수 있는 배선(132)에 전기적으로 접속되어 있다. 포토다이오드(PD[n+1])의 애노드 및 캐소드 중 다른 쪽은 트랜지스터(153)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(153)의 소스 및 드레인 중 다른 쪽은 노드(ND[n+1])에 전기적으로 접속되어 있다. 트랜지스터(153)의 게이트는 전위(PC)를 공급할 수 있는 배선(161[n+1])에 전기적으로 접속되어 있다.
도 22에 나타낸 바와 같이 트랜지스터(152)에 더하여 트랜지스터(153)를 제공함으로써, 포토다이오드(PD[n]) 대신에 포토다이오드(PD[n+1])를 고휘도 고속 동작 GS 구동 방법에 사용할 수 있다. 고휘도 고속 동작 GS 구동 방법에서 포토다이오드를 포토다이오드(PD[n])와 포토다이오드(PD[n+1]) 간에서 적절히 전환함으로써, 포토다이오드의 열화를 저감할 수 있고, 촬상 장치의 신뢰성을 향상시킬 수 있다.
도 22에서 트랜지스터(152)로서 n채널 트랜지스터를 사용하였지만, p채널 트랜지스터를 사용할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 실시형태에서는 촬상 장치(100)가 고체 이미지 센서의 일종인 CMOS 이미지 센서를 포함하는 예에 대하여 도 23, 도 24, 도 25, 및 도 26의 (A) 및 (B)를 참조하여 설명한다. 도 23에 단면도로 나타낸 화소 영역(251)은 촬상 장치(100)의 화소(111)의 일부에 상당한다. 도 23에 단면도로 나타낸 주변 회로 영역(252)은 촬상 장치(100)의 주변 회로의 일부에 상당한다. 도 24는 도 23의 트랜지스터(241)의 확대도이다. 도 26의 (A)는 도 23의 트랜지스터(281)의 확대도이다. 도 26의 (B)는 도 23의 트랜지스터(282)의 확대도이다.
본 실시형태에 기재된 촬상 장치(100)는 기판(101) 위의 절연층(102), 및 절연층(102) 위의 pin 접합을 가지는 광전 변환 소자(220)를 포함한다. 광전 변환 소자(220)는 p형 반도체층(221), i형 반도체층(222), 및 n형 반도체층(223)을 포함한다. 평면에서 볼 때, 광전 변환 소자(220)는 i형 반도체층(222)이 p형 반도체층(221)과 n형 반도체층(223) 사이에 끼워진 구조를 가진다. 또한, 광전 변환 소자(220)는 i형 반도체층(222) 없이 p형 반도체층(221) 및 n형 반도체층(223)으로 형성되어도 좋다. 광전 변환 소자(220)에 i형 반도체층(222)을 제공하면, 광전 감도를 높일 수 있다. 본 실시형태에 기재된 광전 변환 소자(220)는 상술한 실시형태에 기재된 포토다이오드(PD)로서 기능할 수 있다.
또한, 진성 반도체(i형 반도체)는 이상적으로는 불순물을 포함하지 않고 페르미 레벨이 금제대의 실질적으로 중앙에 있는 반도체이지만, 본 명세서 등에서는 도너로서 작용하는 불순물 또는 억셉터로서 작용하는 불순물이 첨가되고 페르미 레벨이 금제대의 실질적으로 중앙에 있는 반도체도 진성 반도체의 범주에 포함된다. 반도체가 도너로서 작용하는 불순물 또는 억셉터로서 작용하는 불순물을 포함하더라도, 그 반도체가 진성 반도체로서 기능할 수 있는 한, 그 반도체는 진성 반도체의 범주에 포함된다.
또한, 기판(101)은 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판, 또는 반도체 기판 등이어도 좋다. 또는, 본 실시형태의 처리 온도에 대한 내열성을 가지는 플라스틱 기판을 사용하여도 좋다. 그 기판의 예에는 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI(silicon on insulator) 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 및 텅스텐 포일을 포함하는 기판이 포함된다. 유리 기판의 예로서는 바륨 붕규산 유리 기판, 알루미노 붕규산 유리 기판, 또는 소다 석회 유리 기판 등을 들 수 있다.
광전 변환 소자(220) 및 화소 회로(230)를 형성한 후, 기계적 연마법 또는 에칭법 등에 의하여 기판(101)을 제거하여도 좋다. 기판(101)을 남기는 경우, 광전 변환 소자(220)에 의하여 검지되는 광을 투과시키는 재료를 기판(101)에 사용하여도 좋다.
절연층(102)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 산화물 재료; 또는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등의 질화물 재료 등을 사용한 단층 구조 또는 다층 구조를 가지도록 형성할 수 있다. 절연층(102)은 스퍼터링법, CVD법, 열산화법, 도포법, 또는 인쇄법 등에 의하여 형성할 수 있다.
p형 반도체층(221), i형 반도체층(222), 및 n형 반도체층(223)의 형성을 다음과 같이 행하여도 좋다: 절연층(102) 위에 섬 형상의 i형 반도체층(222)을 형성하고, i형 반도체층(222) 위에 마스크를 형성하고, i형 반도체층(222)의 일부에 불순물 원소를 선택적으로 도입한다. 불순물 원소의 도입은, 예를 들어 질량 분리를 수반하는 이온 주입법, 또는 질량 분리를 수반하지 않는 이온 도핑법에 의하여 행하여도 좋다. 불순물 원소를 첨가한 후, 마스크를 제거한다.
p형 반도체층(221), i형 반도체층(222), 및 n형 반도체층(223)은 단결정 반도체, 다결정 반도체, 미결정 반도체, 나노 결정 반도체, 반(semi)비정질 반도체, 또는 비정질 반도체 등을 사용하여 형성할 수 있다. 예를 들어, 비정질 실리콘 또는 미결정 저마늄 등을 사용할 수 있다. 또는, 탄소화 실리콘 또는 갈륨 비소 등의 화합물 반도체를 사용할 수 있다.
p형 반도체층(221), i형 반도체층(222), 및 n형 반도체층(223)의 형성 재료로서 실리콘을 사용하는 경우, 예를 들어 p형 불순물 원소로서 13족 원소를 사용할 수 있다. n형 불순물 원소로서, 예를 들어 15족 원소를 사용할 수 있다.
예를 들어 SOI를 사용하여 반도체층을 형성하는 경우, 절연층(102)은 BOX(buried oxide)층이어도 좋다.
본 실시형태의 촬상 장치(100)는 p형 반도체층(221), i형 반도체층(222), 및 n형 반도체층(223) 위의 절연층(103) 및 절연층(104)을 포함한다. 절연층(103) 및 절연층(104)은 절연층(102)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 절연층(103) 또는 절연층(104)의 어느 한쪽을 제공하지 않아도 되고, 또는 3개 이상의 층이 적층된 절연층을 제공하여도 좋다.
본 실시형태의 촬상 장치(100)는 절연층(104) 위의 평탄한 표면을 가지는 절연층(105)을 포함한다. 절연층(105)은 절연층(102)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 절연층(105)에는 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 사용하여도 좋다. 절연층(105) 표면에 CMP(chemical mechanical polishing) 처리(이하 CMP 처리라고 함)를 행하여도 좋다. CMP 처리에 의하여, 표면의 요철을 저감할 수 있고, 나중에 형성되는 절연층 또는 도전층의 피복성을 높일 수 있다.
p형 반도체층(221)과 중첩되는, 절연층(103) 내지 절연층(105)을 포함하는 영역에 개구(224)가 형성되고, n형 반도체층(223)과 중첩되는, 절연층(103) 내지 절연층(105)을 포함하는 영역에 개구(225)가 형성되어 있다. 개구(224) 및 개구(225)에 콘택트 플러그(106)가 형성된다. 콘택트 플러그들(106)은 각각 절연층에 제공된 개구(via)에 도전 재료를 매립함으로써 형성된다. 도전 재료로서는, 텅스텐 또는 폴리실리콘 등의 매립성이 높은 도전 재료를 사용할 수 있다. 도시하지 않았지만, 재료의 측면 및 하면을, 타이타늄층, 질화 타이타늄층, 또는 이들 층의 적층 등의 배리어층(확산 방지층)으로 덮을 수 있다. 이 경우, 배리어층을 콘택트 플러그의 일부로 간주하는 경우가 있다.
절연층(105) 위에, 전극(226) 및 전극(227)이 형성되어 있다. 전극(226)은 콘택트 플러그(106)를 통하여 개구(224)에서 p형 반도체층(221)에 전기적으로 접속되어 있다. 전극(227)은 콘택트 플러그(106)를 통하여 개구(225)에서 n형 반도체층(223)에 전기적으로 접속되어 있다.
전극(226) 및 전극(227)을 덮도록 절연층(107)이 형성되어 있다. 절연층(107)은 절연층(105)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 또한, 절연층(107) 표면에 CMP 처리를 행하여도 좋다. CMP 처리에 의하여, 표면의 요철을 저감할 수 있고, 나중에 형성되는 절연층 또는 도전층의 피복성을 높일 수 있다.
전극(226) 및 전극(227)은 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 망가니즈, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것, 또는 이들 금속 중 어느 것을 주성분으로서 함유하는 합금을 사용한 단층 구조 또는 적층 구조로 형성할 수 있다. 예를 들어, 망가니즈를 함유하는 구리막의 단층 구조; 타이타늄막 위에 알루미늄막이 적층된 2층 구조; 텅스텐막 위에 알루미늄막이 적층된 2층 구조; 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조; 타이타늄막 위에 구리막이 적층된 2층 구조; 텅스텐막 위에 구리막이 적층된 2층 구조; 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조; 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조; 및 텅스텐막, 구리막, 및 텅스텐막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄을 함유하는 합금막 또는 질화막을 사용하여도 좋다.
또한, 인듐 주석 산화물, 아연 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 산소를 함유하는 도전 재료, 또는 질화 타이타늄 또는 질화 탄탈럼 등의 질소를 함유하는 도전 재료를 사용하여도 좋다. 상술한 금속 원소를 함유하는 재료 및 산소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다. 상술한 금속 원소를 함유하는 재료 및 질소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다. 상술한 금속 원소를 함유하는 재료, 산소를 함유하는 도전 재료, 및 질소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다.
광전 변환 소자(220)는 절연층(102) 측에 입사한 광(660)을 검지한다.
화소(111)에 포함되는 트랜지스터는 광전 변환 소자와 중첩하도록 제공되어도 좋다. 도 23에서는 광전 변환 소자(220) 위에 트랜지스터(241) 및 트랜지스터(246)가 제공되어 있다. 구체적으로는, 트랜지스터(241) 및 트랜지스터(246)가 절연층(108) 및 절연층(109)을 개재하여 절연층(107) 위에 형성되어 있다.
본 실시형태에서 트랜지스터(241), 트랜지스터(246), 및 트랜지스터(289)는 각각 톱 게이트 트랜지스터이지만, 보텀 게이트 트랜지스터를 채용하여도 좋다.
상술한 트랜지스터로서, 역 스태거(inverted staggered) 트랜지스터 또는 스태거(forward staggered) 트랜지스터를 사용할 수도 있다. 채널이 형성되는 반도체층이 2개의 게이트 전극 사이에 개재되는 듀얼 게이트 트랜지스터를 사용할 수도 있다. 또한, 트랜지스터는 싱글 게이트 구조를 가지는 트랜지스터에 한정되지 않고; 더블 게이트 트랜지스터 등, 복수의 채널 형성 영역을 가지는 멀티 게이트 트랜지스터를 사용하여도 좋다.
트랜지스터로서, 플레이너형, FIN형, 및 Tri-Gate형 등 다양한 구조 중 어느 것의 트랜지스터를 사용할 수 있다.
트랜지스터들은 동일한 구조 또는 상이한 구조를 가져도 좋다. 또한, 각 트랜지스터의 크기(예를 들어, 채널 길이 및 채널 폭) 등을 적절히 조정하여도 좋다.
촬상 장치(100)에서의 복수의 트랜지스터가 모두 동일한 구조를 가지는 경우, 트랜지스터들을 동일한 공정에서 동시에 형성할 수 있다.
트랜지스터(241)는 게이트 전극으로서 기능할 수 있는 전극(243), 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있는 전극(244), 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있는 전극(245), 게이트 절연층으로서 기능할 수 있는 절연층(117), 및 반도체층(242)을 포함한다(도 24 참조).
또한 도 23에서는 트랜지스터(241)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 전극, 및 트랜지스터(246)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있는 전극의 양쪽 모두가 전극(245)을 사용하여 형성되어 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(241)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 전극, 및 트랜지스터(246)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있는 전극을 상이한 전극을 사용하여 형성하여도 좋다.
절연층(108)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등의 불순물의 확산을 방지하는 기능을 가지는 절연막을 사용하여 형성하는 것이 바람직하다. 절연막의 예에는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 및 산화 질화 알루미늄 등이 포함된다. 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 또는 산화 알루미늄 등을 사용하여 절연막을 형성하면, 광전 변환 소자(220) 측으로부터 반도체층(242)으로의 불순물의 확산을 저감할 수 있다. 또한, 절연층(108)은 스퍼터링법, CVD법, 퇴적법, 또는 열산화법 등에 의하여 형성할 수 있다. 절연층(108)은 이들 재료 중 어느 것의 단층 구조 또는 적층 구조로 형성할 수 있다.
절연층(109)은 절연층(102)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 반도체층(242)에 산화물 반도체를 사용하는 경우, 화학량론적 조성을 초과하여 산소를 함유하는 절연층을 절연층(108)에 사용하는 것이 바람직하다. 화학량론적 조성보다 많이 산소를 함유하는 절연층으로부터, 산소의 일부가 가열에 의하여 이탈된다. 화학량론적 조성보다 많이 산소를 함유하는 절연층은, TDS 분석에서 산소 원자로 변환한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 절연층이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
화학량론적 조성보다 많이 산소를 함유하는 절연층은, 절연층에 산소를 첨가하는 처리를 거쳐 형성할 수 있다. 산소를 첨가하는 처리는, 산소 분위기에서의 가열 처리에 의하여 행해질 수 있고, 또는 이온 주입 장치, 이온 도핑 장치, 또는 플라스마 처리 장치를 사용하여 행해질 수 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등을 사용할 수 있다. 본 명세서에서는 산소를 첨가하는 처리를 "산소 도핑 처리"라고도 한다.
트랜지스터(241), 트랜지스터(246), 및 트랜지스터(289) 등에서의 각 반도체층은 단결정 반도체, 다결정 반도체, 미결정 반도체, 나노 결정 반도체, 반비정질 반도체, 또는 비정질 반도체 등을 사용하여 형성할 수 있다. 예를 들어, 비정질 실리콘 또는 미결정 저마늄 등을 사용할 수 있다. 또는, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 또는 질화물 반도체 등의 화합물 반도체, 또는 유기 반도체 등을 사용할 수 있다.
본 실시형태에서는, 반도체층(242)에 산화물 반도체를 사용하는 예에 대하여 설명한다. 또한, 본 실시형태에서는 반도체층(242)이 반도체층(242a), 반도체층(242b), 및 반도체층(242c)의 적층인 경우에 대하여 설명한다.
반도체층(242a), 반도체층(242b), 및 반도체층(242c)은 각각 In 또는 Ga의 어느 한쪽, 또는 이들의 양쪽을 함유하는 재료를 사용하여 형성된다. 대표적인 예는 In-Ga 산화물(In 및 Ga를 함유하는 산화물), In-Zn 산화물(In 및 Zn을 함유하는 산화물), 및 In-M-Zn 산화물(In, 원소 M, 및 Zn을 함유하는 산화물; 원소 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 및 Hf 중에서 선택되는 1종류 이상의 원소이며 In보다 산소와의 결합력이 높은 금속 원소에 상당함)이다.
반도체층(242a) 및 반도체층(242c)은 반도체층(242b)에 함유되는 1종류 이상의 금속 원소를 함유하는 재료를 사용하여 형성되는 것이 바람직하다. 이러한 재료를 사용하면, 반도체층(242a)과 반도체층(242b)의 계면, 그리고 반도체층(242c)과 반도체층(242b)의 계면의 계면 준위가 발생되기 어렵다. 따라서, 계면에서 캐리어가 산란 또는 포획되기 어렵고, 그 결과 트랜지스터의 전계 효과 이동도가 향상된다. 또한, 트랜지스터의 문턱 전압의 편차를 저감할 수 있다. 그러므로, 양호한 전기 특성을 가지는 반도체 장치를 얻을 수 있다.
반도체층(242a) 및 반도체층(242c)의 두께는 각각 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하이다. 반도체층(242b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
반도체층(242b)이 In-M-Zn 산화물이고 반도체층(242a) 및 반도체층(242c)이 각각 In-M-Zn 산화물인 경우, 예를 들어 반도체층(242a) 및 반도체층(242c)은 각각 원자수비가 In:M:Zn=x 1:y 1:z 1이고, 반도체층(242b)은 원자수비가 In:M:Zn=x 2:y 2:z 2이다. 이 경우, 반도체층(242a), 반도체층(242c), 및 반도체층(242b)의 조성은, y 1/x 1이 y 2/x 2보다 커지도록 정해진다. 반도체층(242a), 반도체층(242c), 및 반도체층(242b)의 조성은, y 1/x 1이 y 2/x 2의 1.5배 이상 커지도록 정해지는 것이 바람직하다. 반도체층(242a), 반도체층(242c), 및 반도체층(242b)의 조성은, y 1/x 1이 y 2/x 2의 2배 이상 커지도록 정해지는 것이 더 바람직하다. 반도체층(242a), 반도체층(242c), 및 반도체층(242b)의 조성은, y 1/x 1이 y 2/x 2의 3배 이상 커지도록 정해지는 것이 더욱 바람직하다. 이때, 반도체층(242b)에 있어서 y 1이 x 1 이상이면 트랜지스터의 안정된 전기 특성을 실현할 수 있으므로 바람직하다. 단, y 1이 x 1의 3배 이상이면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y 1은 x 1의 3배 미만인 것이 바람직하다. 반도체층(242a) 및 반도체층(242c)이 상술한 조성을 가지면, 반도체층(242a) 및 반도체층(242c)을 각각 반도체층(242b)보다 산소 빈자리가 발생되기 어려운 층으로 할 수 있다.
반도체층(242a) 및 반도체층(242c)이 각각 In-M-Zn 산화물일 때, 함유된 In 및 원소 M의 비율은 Zn 및 O를 고려하지 않고 다음과 같은 것이 바람직하다: In의 함유율이 50atomic％ 미만이고 M의 비율이 50atomic％ 이상이다. In과 M의 함유율은 다음과 같은 것이 더 바람직하다: In의 함유율이 25atomic％ 미만이고 M의 함유율이 75atomic％ 이상이다. 반도체층(242b)에 In-M-Zn 산화물을 사용하는 경우, In 및 원소 M의 함유율은 Zn 및 O를 고려하지 않고 In의 비율이 25atomic％ 이상이고 M의 비율이 75atomic％ 미만인 것이 바람직하다. In 및 원소 M의 함유율은 In의 비율이 34atomic％ 이상이고 M의 비율이 66atomic％ 미만인 것이 더 바람직하다.
예를 들어, 원자수비 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6의 타깃을 사용하여 형성된 In-Ga-Zn 산화물, 또는 원자수비 In:Ga=1:9의 타깃을 사용하여 형성된 In-Ga 산화물을 In 또는 Ga를 함유하는 반도체층(242a) 및 반도체층(242c) 각각에 사용할 수 있다. 또한, 원자수비 In:Ga:Zn=3:1:2, 1:1:1, 5:5:6, 또는 4:2:4.1의 타깃을 사용하여 형성된 In-Ga-Zn 산화물을 반도체층(242b)에 사용할 수 있다. 또한, 반도체층(242a) 및 반도체층(242b) 각각의 원자수비는 오차로서 상술한 원자수비 중 어느 것의 ±20％ 범위에서 변동할 수 있다.
반도체층(242b)을 포함하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 반도체층(242b)의 불순물 및 산소 빈자리를 저감하여 고순도화된 반도체층을 얻는 것이 바람직하고; 이에 따라 반도체층(242b)을 진성 또는 실질적으로 진성의 반도체층으로 간주할 수 있다. 또한, 적어도 반도체층(242b)의 채널 형성 영역을 진성 또는 실질적으로 진성의 반도체층으로 간주하는 것이 바람직하다.
또한, 실질적으로 진성의 산화물 반도체층이란, 캐리어 밀도가 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만인 산화물 반도체층을 말한다.
[산화물 반도체의 에너지 밴드 구조]
도 25에 나타낸 에너지 밴드 구조도를 사용하여 반도체층(242a), 반도체층(242b), 및 반도체층(242c)을 포함하는 적층인 반도체층(242)의 기능 및 효과에 대하여 설명한다. 도 25는 도 24에서의 일점쇄선 C1-C2를 따르는 부분을 나타낸 에너지 밴드 구조도이다. 그러므로, 도 25는 트랜지스터(241)의 채널 형성 영역의 에너지 밴드 구조를 나타낸 것이다.
도 25에서, Ec(382), Ec(383a), Ec(383b), Ec(383c), 및 Ec(386)는 각각, 절연층(109), 반도체층(242a), 반도체층(242b), 반도체층(242c), 및 절연층(117)의 전도대 하단의 에너지이다.
여기서, 진공 준위와 전도대 하단의 에너지의 차(이 차를 "전자 친화력"이라고도 함)는, 진공 준위와 가전자대 상단의 에너지의 차(이 차를 이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 빼서 얻어지는 값에 대응한다. 또한, 에너지 갭은 분광 엘립소미터(UT-300, HORIBA JOBIN YVON S.A.S. 제조)를 사용하여 측정될 수 있다. 진공 준위와 가전자대 상단의 에너지 차는, UPS(ultraviolet photoelectron spectroscopy) 장치(VersaProbe, ULVAC-PHI, Inc. 제조)를 사용하여 측정될 수 있다.
또한, 원자수비 In:Ga:Zn=1:3:2의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.5eV의 에너지 갭, 및 약 4.5eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:3:4의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.4eV의 에너지 갭, 및 약 4.5eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:3:6의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.3eV의 에너지 갭, 및 약 4.5eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:6:2의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.9eV의 에너지 갭, 및 약 4.3eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:6:8의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.5eV의 에너지 갭, 및 약 4.4eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:6:10의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.5eV의 에너지 갭, 및 약 4.5eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=1:1:1의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 3.2eV의 에너지 갭, 및 약 4.7eV의 전자 친화력을 가진다. 원자수비 In:Ga:Zn=3:1:2의 타깃을 사용하여 형성된 In-Ga-Zn 산화물은 약 2.8eV의 에너지 갭, 및 약 5.0eV의 전자 친화력을 가진다.
절연층(109) 및 절연층(117)은 절연체이기 때문에, Ec(382) 및 Ec(386)는 Ec(383a), Ec(383b), 및 Ec(383c)보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec(383a)는 Ec(383b)보다 진공 준위에 가깝다. 구체적으로는, Ec(383a)는 Ec(383b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가깝게 위치하는 것이 바람직하다.
또한, Ec(383c)는 Ec(383b)보다 진공 준위에 가깝다. 구체적으로는, Ec(383c)는 Ec(383b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가깝게 위치하는 것이 바람직하다.
반도체층(242a)과 반도체층(242b)의 계면 부근, 그리고 반도체층(242b)과 반도체층(242c)의 계면 부근에는 혼합 영역이 형성되기 때문에, 전도대 하단의 에너지는 연속적으로 변화된다. 바꿔 말하면, 이들 계면에서 상태(states)가 없거나 또는 상태가 적게 존재한다.
따라서, 상술한 에너지 밴드 구조를 가지는 적층 구조에서, 전자는 주로 반도체층(242b)을 통하여 이동한다. 그러므로, 반도체층(242a)과 절연층(107)의 계면 또는 반도체층(242c)과 절연층(117)의 계면에 계면 상태가 존재하더라도, 계면 상태가 전자의 이동에 거의 영향을 미치지 않는다. 또한, 반도체층(242a)과 반도체층(242b)의 계면 및 반도체층(242c)과 반도체층(242b)의 계면에 계면 상태가 존재하지 않거나 또는 거의 존재하지 않기 때문에, 이 영역에서 전자의 이동이 저해되지 않는다. 따라서, 상술한 적층된 산화물 반도체를 가지는 트랜지스터(241)는 높은 전계 효과 이동도를 가질 수 있다.
또한, 도 24에 나타낸 바와 같이, 반도체층(242a)과 절연층(109)의 계면 부근 및 반도체층(242c)과 절연층(117)의 계면 부근에 불순물 또는 결함으로 인한 포획 상태(390)가 형성될 수 있지만, 반도체층(242a) 및 반도체층(242c)이 존재하기 때문에 반도체층(242b)을 포획 상태에서 떨어지게 할 수 있다.
특히, 본 실시형태에 기재된 트랜지스터(241)에서 반도체층(242b)의 상면은 반도체층(242c)과 접촉되고, 반도체층(242b)의 하면은 반도체층(242a)과 접촉되어 있다. 이와 같이, 반도체층(242b)을 반도체층(242a) 및 반도체층(242c)으로 둘러쌈으로써, 포획 상태의 영향을 더 저감할 수 있다.
그러나, Ec(383a) 또는 Ec(383c)와 Ec(383b)의 에너지 차가 작은 경우, 반도체층(242b)의 전자가 에너지 갭을 넘어 포획 상태에 도달할 수 있다. 포획 상태에 의하여 전자가 포획되어 절연층과의 계면에 음의 고정 전하가 발생되면, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
따라서, Ec(383a)과 Ec(383b), 그리고 Ec(383c)과 Ec(383b)의 에너지 차를 각각 바람직하게는 0.1eV 이상, 더 바람직하게는 0.15eV 이상으로 설정하면, 트랜지스터의 문턱 전압의 변화를 저감할 수 있고, 트랜지스터가 양호한 전기 특성을 가질 수 있다.
반도체층(242a) 및 반도체층(242c)의 밴드갭은 각각 반도체층(242b)보다 큰 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성의 편차가 작은 트랜지스터를 제공할 수 있다. 따라서, 전기 특성의 편차가 작은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 신뢰성이 높은 트랜지스터를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체는 2eV 이상의 밴드 갭을 가지기 때문에, 채널이 형성되는 반도체층에 산화물 반도체를 포함하는 트랜지스터는 오프 상태 전류량이 매우 적다. 구체적으로는, 실온에서의 채널 폭 1μm당 오프 상태 전류가 1×10-20A 미만, 바람직하게는 1×10-22A 미만, 더 바람직하게는 1×10-24A 미만일 수 있다. 즉, 트랜지스터의 온/오프비가 20자릿수 이상 150자릿수 이하일 수 있다.
본 발명의 일 형태에 의하여 저소비 전력의 트랜지스터를 제공할 수 있다. 따라서, 저소비 전력의 반도체 장치 또는 촬상 장치를 제공할 수 있다.
산화물 반도체는 밴드갭이 크기 때문에, 산화물 반도체를 포함하는 반도체 장치를 사용할 수 있는 환경의 온도 범위는 넓다. 본 발명의 일 형태에 의하여 온도 범위가 넓은 촬상 장치 또는 반도체 장치를 제공할 수 있다.
또한, 상술한 3층 구조는 예이다. 예를 들어, 반도체층(242a) 및 반도체층(242c) 중 어느 한쪽이 없는 2층 구조를 채용하여도 좋다.
[산화물 반도체]
반도체층(242)에 적용 가능한 산화물 반도체에 대하여 자세히 설명한다.
반도체층에 산화물 반도체를 사용하는 경우, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), 또는 비정질 산화물 반도체 등을 사용할 수 있다.
CAAC-OS막은 복수의 c축 배향된 결정부를 가지는 산화물 반도체막 중 하나이다.
TEM(transmission electron microscope)에 의하여, CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)를 관찰한다. 그 결과, 복수의 결정부가 명확하게 관찰된다. 그러나, 고분해능 TEM 이미지에서 결정부들의 경계, 즉 결정립계는 명확하게 관찰되지 않는다. 그러므로, CAAC-OS막에서 결정립계로 인한 전자 이동도의 저하는 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 금속 원자들이 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
고분해능 단면 TEM 이미지 및 고분해능 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에 배향성이 보인다.
c축 배향을 가지는 CAAC-OS막에서는, 결정부들 사이에서 a축 및 b축의 방향이 불규칙하게 배향되어 있지만, c축은 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있다.
또한, 결정부는 CAAC-OS막의 퇴적과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화되는 경우, c축은 반드시 형성 표면의 법선 벡터 또는 CAAC-OS막 상면의 법선 벡터에 평행하지 않을 수 있다.
또한, CAAC-OS막에서 c축 배향된 결정부의 분포는 반드시 균일하지는 않다. 예를 들어, CAAC-OS막의 결정부를 형성하는 결정 성장이 막의 상면 부근으로부터 일어나는 경우, 상면 부근에서의 c축 배향된 결정부의 비율이 형성 표면 부근보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물이 첨가되는 경우, 불순물이 첨가된 영역이 변질되어, CAAC-OS막에서 c축 배향된 결정부의 비율이 영역에 따라 달라지는 경우가 있다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 함유되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 작용하거나, 또는 수소가 포획되면 캐리어 발생원으로서 작용하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리 수가 적은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성"의 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 그러므로, 상기 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 상기 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출되는 데 긴 시간이 걸리기 때문에 고정 전하처럼 작용할 수 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기 특성의 변동이 작다.
다음에, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막의 고분해능 TEM 이미지에서, 결정립이 관찰된다. 대부분의 경우, 다결정 산화물 반도체막에서의 결정립의 크기는 예를 들어, 고분해능 TEM 이미지에서 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하이다. 또한, 다결정 산화물 반도체막의 고분해능 TEM 이미지에서 결정들 사이의 경계가 관찰될 수 있다.
다결정 산화물 반도체막은 복수의 결정립을 포함하여도 좋고, 복수의 결정립에서 결정의 배향이 달라도 좋다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM 이미지에서 결정부가 관찰되는 영역과, 고분해능 TEM 이미지에서 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, 미결정 산화물 반도체의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 특히 nc(nanocrystal: 나노 결정)라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS막의 고분해능 TEM 이미지에서, 예를 들어 nc-OS막의 결정립계가 명확하게 보이지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. 또한, nc-OS막의 상이한 결정부들 사이에서 결정의 배향에 규칙성은 없다. 그러므로, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체와 구별될 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰 전자 빔(예를 들어, 50nm 이상)을 사용하여 얻은 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에서는 헤일로(halo) 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 작은 전자 빔을 사용하여 얻은 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 휘도가 높고 원형(고리형) 패턴의 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막에서 상이한 결정부들 사이에 결정 배향의 규칙성은 없다. 따라서, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
그러므로, nc-OS막은 CAAC-OS막보다 캐리어 밀도가 높을 수 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높을 수 있다. 따라서, nc-OS막을 포함하는 트랜지스터는, 전계 효과 이동도가 높을 수 있다. nc-OS막은 CAAC-OS막보다 결함 상태 밀도가 높기 때문에, 캐리어 트랩을 많이 가질 수 있다. 따라서, nc-OS막을 포함하는 트랜지스터는 CAAC-OS막을 포함하는 트랜지스터보다 전기 특성의 변동이 크고 신뢰성이 낮다. nc-OS막은 비교적 대량의 불순물이 포함되어 있어도 형성될 수 있기 때문에, nc-OS막은 CAAC-OS막에 비하여 쉽게 형성될 수 있어, 목적에 따라서는 nc-OS막을 적합하게 사용할 수 있는 경우가 있다. 그러므로 nc-OS막을 포함하는 트랜지스터를 포함하는 반도체 장치는 높은 생산성으로 제작될 수 있는 경우가 있다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 가지고 결정부를 가지지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 정형 상태를 가지지 않는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 않는다.
XRD 장치를 사용하여 out-of-plane법으로 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 헤일로 패턴이 나타나지만 스폿이 나타나지 않는다.
비정질 산화물 반도체막은 수소 등의 불순물을 높은 농도로 함유한다. 또한, 비정질 산화물 반도체막은 결함 상태의 밀도가 높다.
불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막은, 캐리어 트랩이 많거나 또는 캐리어 발생원이 많다.
따라서, 비정질 산화물 반도체막은 캐리어 밀도가 nc-OS막보다 훨씬 높다. 그러므로, 비정질 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 노멀리 온으로 할 필요가 있는 트랜지스터에 비정질 산화물 반도체층을 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 상태의 밀도가 높기 때문에, 캐리어 트랩이 증가될 수 있다. 따라서, 비정질 산화물 반도체막을 포함하는 트랜지스터는 CAAC-OS 또는 nc-OS를 포함하는 트랜지스터보다 전기 특성의 변동이 크고 신뢰성이 낮다.
다음에, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은 불순물 농도가 더 낮고 결함 상태의 밀도가 더 낮다(산소 빈자리가 적다). 그러므로, 캐리어 밀도가 저감될 수 있다. 따라서, 단결정 산화물 반도체막을 포함하는 트랜지스터는, 노멀리 온이 되기 어렵다. 또한, 단결정 산화물 반도체막은 불순물 농도가 더 낮고 결함 상태의 밀도가 더 낮기 때문에, 캐리어 트랩이 저감될 수 있다. 그러므로, 단결정 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작아서 신뢰성이 높다.
또한, 산화물 반도체막의 결함이 적으면 그 밀도가 높아진다. 산화물 반도체막의 결정성이 높으면 그 밀도가 높아진다. 산화물 반도체막의 수소 등 불순물의 농도가 낮으면 그 밀도가 높아진다. 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높다. CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물리적 성질을 가지는 구조를 가질 수 있다. 이러한 구조를 가지는 산화물 반도체막을, 특히 amorphous-like OS(amorphous-like oxide semiconductor)막이라고 한다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 가진다. InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 쌓인 구조를 가진다. 따라서, 이들 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서 격자 줄무늬(lattice fringe)에 착안할 때 거리가 0.28nm부터 0.30nm까지의 격자 줄무늬는 각각 InGaZnO4 결정의 a-b면에 대응하는 것으로 간주한다. 격자 무늬가 관찰되는 영역에서의 최대 길이를, amorphous-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 크기가 0.8nm 이상인 결정부를 선택적으로 평가한다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2종류 이상을 포함하는 적층막이어도 좋다.
산화물 반도체막이 CAAC-OS막이더라도, nc-OS막 등과 비슷한 회절 패턴이 부분적으로 관찰되는 경우가 있다. 그러므로, CAAC-OS막이 양호한지 여부는 소정의 부분에서 CAAC-OS막의 회절 패턴이 관찰되는 영역의 비율(CAAC 비율이라고도 함)로 결정될 수 있다. 질(quality)이 높은 CAAC-OS막의 경우, 예를 들어 CAAC 비율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95% 이상이다. 또한, CAAC 영역 이외의 영역의 비율을 비CAAC 비율이라고 한다.
반도체층(242a), 반도체층(242b), 및 반도체층(242c)에 사용될 수 있는 산화물 반도체의 예로서 인듐을 함유하는 산화물을 들 수 있다. 산화물은, 예를 들어 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 산화물 반도체는 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용될 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 등이다. 또한, 상술한 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어, 산화물의 에너지 갭을 크게 할 수 있는 원소이다. 또한, 산화물 반도체는 아연을 함유하는 것이 바람직하다. 산화물이 아연을 함유하면, 예를 들어 산화물이 쉽게 결정화된다.
또한, 산화물 반도체는, 인듐을 함유하는 산화물에 한정되지 않는다. 산화물 반도체는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물, 또는 갈륨 산화물이어도 좋다.
산화물 반도체에는 에너지 갭이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
이하에서는, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다. 트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체의 불순물 농도를 저감하여 캐리어 밀도를 낮게 함으로써 산화물 반도체를 고순도화시키는 것이 효과적이다. 산화물 반도체의 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만으로 설정한다. 산화물 반도체의 불순물 농도를 저감하기 위해서는, 산화물 반도체에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다.
예를 들어, 산화물 반도체에서의 실리콘은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. SIMS(secondary ion mass spectrometry)로 측정되는 산화물 반도체의 실리콘 농도는 1×1019atoms/cm3 미만인 것이 바람직하고, 5×1018atoms/cm3 미만인 것이 더 바람직하고, 2×1018atoms/cm3 미만인 것이 더욱 바람직하다.
또한, 산화물 반도체에 수소가 함유되면, 캐리어 밀도가 높아지는 경우가 있다. 따라서, SIMS로 측정되는 산화물 반도체의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 설정할 수 있다. 산화물 반도체에 질소가 함유되면, 캐리어 밀도가 높아지는 경우가 있다. SIMS로 측정되는 산화물 반도체의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 설정한다.
산화물 반도체의 수소 농도를 저감하기 위해서는 반도체층(242)과 접촉되는 절연층(109) 및 절연층(117)의 수소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 절연층(109) 및 절연층(117)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이다. 산화물 반도체의 질소 농도를 저감하기 위해서는 절연층(109) 및 절연층(117)의 질소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 절연층(109) 및 절연층(117)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이다.
본 실시형태에서는 먼저, 절연층(109) 위에 반도체층(242a)을 형성하고, 반도체층(242a) 위에 반도체층(242b)을 형성한다.
또한, 산화물 반도체층들은 각각 스퍼터링법에 의하여 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, 또는 AC 스퍼터링법 등을 사용할 수 있다. DC 스퍼터링법 및 AC 스퍼터링법은, RF 스퍼터링법에 비하여 균일한 막을 형성할 수 있는 경우가 있다.
본 실시형태에서는, 반도체층(242a)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용한 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물을 퇴적한다. 또한, 반도체층(242a)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
반도체층(242a)의 형성 후에 산소 도핑 처리를 행하여도 좋다.
다음에, 반도체층(242a) 위에 반도체층(242b)을 형성한다. 본 실시형태에서는, 반도체층(242b)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용한 스퍼터링법에 의하여 두께 30nm의 In-Ga-Zn 산화물을 퇴적한다. 또한, 반도체층(242b)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
반도체층(242b)의 형성 후에 산소 도핑 처리를 행하여도 좋다.
다음에, 가열 처리를 행하여 반도체층(242a) 및 반도체층(242b)에 함유되는 수분 또는 수소 등의 불순물을 더 저감함으로써, 반도체층(242a) 및 반도체층(242b)을 고순도화하여도 좋다.
예를 들어, 감압 분위기, 질소 또는 희가스 등의 불활성 가스 분위기, 산화성 분위기, 또는 초건조 공기 분위기(CRDS(cavity ring down laser spectroscopy) 시스템의 노점계에 의하여 측정을 행하는 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하)에서 반도체층(242a) 및 반도체층(242b)에 가열 처리를 행한다. 또한 산화성 분위기란, 산소, 오존, 또는 산화 질소 등의 산화성 가스를 10ppm 이상 포함하는 분위기를 말한다. 불활성 가스 분위기란, 산화성 가스를 10ppm 미만 포함하고, 질소 또는 희가스로 충전된 분위기를 말한다.
가열 처리에 의하여, 불순물의 방출과 동시에 절연층(109)에 포함되는 산소가 반도체층(242a) 및 반도체층(242b)에 확산되어, 반도체층(242a) 및 반도체층(242b)의 산소 빈자리를 저감할 수 있다. 또한, 불활성 가스 분위기에서 가열 처리를 행한 다음, 산화성 가스를 10ppm 이상, 1％ 이상, 또는 10％ 이상 함유하는 분위기에서 또 가열 처리를 행하는 식으로 가열 처리를 행하여도 좋다. 가열 처리는 반도체층(242b)을 형성한 후이면 언제 행하여도 좋다. 예를 들어, 반도체층(242b)을 선택적으로 에칭한 후에 가열 처리를 행하여도 좋다.
제 1 가열 처리를, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 행한다. 처리 시간은 24시간 이하이다. 24시간을 초과하는 가열 처리는 생산성이 저하되기 때문에 바람직하지 않다.
다음에, 반도체층(242b) 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 반도체층(242a) 및 반도체층(242b)을 선택적으로 부분적으로 에칭한다. 이 단계에서, 절연층(109)의 일부가 에칭되어 절연층(109)이 돌출부를 가지게 되어도 좋다.
반도체층(242a) 및 반도체층(242b)의 에칭에는, 건식 에칭법 또는 습식 에칭법의 어느 한쪽을 사용하여도 좋고, 이들의 양쪽을 사용하여도 좋다. 에칭 후, 레지스트 마스크를 제거한다.
트랜지스터(241)에서, 반도체층(242b)과 접촉되는 전극(244) 및 전극(245)이 반도체층(242b) 위에 제공된다. 전극(244) 및 전극(245)(이들 전극과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)은 전극(226)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다.
또한, 트랜지스터(241)는 반도체층(242b), 전극(244), 및 전극(245) 위에 반도체층(242c)을 포함한다. 반도체층(242c)은 반도체층(242b), 전극(244), 및 전극(245) 각각과 부분적으로 접촉된다.
본 실시형태에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 반도체층(242c)을 형성한다. 또한, 반도체층(242c)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다. 예를 들어, 산화 갈륨을 반도체층(242c)에 사용하여도 좋다. 또한, 반도체층(242c)에 산소 도핑 처리를 행하여도 좋다.
또한 트랜지스터(241)에서, 반도체층(242c) 위에 절연층(117)이 제공된다. 절연층(117)은 게이트 절연층으로서 기능할 수 있다. 절연층(117)은 절연층(102)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 절연층(117)에 산소 도핑 처리를 행하여도 좋다.
반도체층(242c) 및 절연층(117)을 형성한 후, 절연층(117) 위에 마스크를 형성하고, 반도체층(242c) 및 절연층(117)의 일부를 선택적으로 에칭하여, 반도체층(242c) 및 절연층(117)을 섬 형상으로 형성하여도 좋다.
또한, 트랜지스터(241)에서, 절연층(117) 위에 전극(243)이 제공된다. 전극(243)(이 전극과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)은 전극(226)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다.
본 실시형태에서, 전극(243)은 전극(243a) 및 전극(243b)을 포함하는 적층 구조를 가진다. 예를 들어, 질화 탄탈럼을 사용하여 전극(243a)을 형성하고, 구리를 사용하여 전극(243b)을 형성한다. 전극(243a)은 배리어층으로서 기능하고, 이에 따라 구리 원소의 확산이 방지될 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 트랜지스터(241)는 전극(243)을 덮는 절연층(118)을 포함한다. 절연층(118)은 절연층(102)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 절연층(118)에 산소 도핑 처리를 행하여도 좋다. 또한, 절연층(118) 표면에 CMP 처리를 행하여도 좋다.
또한, 절연층(118) 위에 절연층(113)이 형성된다. 절연층(113)은 절연층(105)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 또한, 절연층(113) 표면에 CMP 처리를 행하여도 좋다. CMP 처리에 의하여, 표면의 요철을 저감할 수 있고, 나중에 형성되는 절연층 또는 도전층의 피복성을 높일 수 있다. 또한, 절연층(113) 및 절연층(118)의 일부에 개구가 형성된다. 개구에 콘택트 플러그(114)가 형성된다.
절연층(113) 위에, 배선(261), 배선(265), 및 배선(267)(이 배선들과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)이 형성된다. 배선(267)은 절연층(113) 및 절연층(118)에 형성된 개구에서 콘택트 플러그(114)를 통하여 전극(249)에 전기적으로 접속된다. 배선(265)은 절연층(113) 및 절연층(118)에 형성된 개구에서 콘택트 플러그(114)를 통하여 전극(244)에 전기적으로 접속된다.
촬상 장치(100)는 배선(261), 배선(265), 및 배선(267)(이 배선들과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)을 덮기 위한 절연층(115)을 포함한다. 절연층(115)은 절연층(105)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 절연층(115) 표면에 CMP 처리를 행하여도 좋다. CMP 처리에 의하여, 표면의 요철을 저감할 수 있고, 나중에 형성되는 절연층 또는 도전층의 피복성을 높일 수 있다. 또한, 절연층(115)의 일부에 개구가 형성된다.
또한, 절연층(115) 위에, 배선(263) 및 배선(266)(이 배선들과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)이 형성된다.
배선(263) 및 배선(266)(이 배선들과 동일한 층으로부터 형성되는 다른 전극 또는 배선을 포함함)은 각각 절연층에 형성된 개구 및 콘택트 플러그를 통하여 다른 배선 또는 다른 전극에 전기적으로 접속될 수 있다.
또한, 배선(263) 및 배선(266)을 덮도록 절연층(116)이 제공된다. 절연층(116)은 절연층(105)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 또한, 절연층(116) 표면에 CMP 처리를 행하여도 좋다.
도 23에 도시된 트랜지스터(241)는 트랜지스터(121)에 상당한다. 화소에 포함되는 트랜지스터를 광전 변환 소자(220) 위에 제공하면, 평면에서 볼 때 광전 변환 소자(220)에 의하여 점유되는 면적을 크게 할 수 있다. 따라서, 촬상 장치(100)의 광전 감도를 높일 수 있다. 또한, 해상도가 높아도 광전 감도가 저하되기 어려운 촬상 장치(100)를 실현할 수 있다.
도 26의 (A)는 주변 회로에 포함되는 트랜지스터의 예로서 도 23에 도시된 트랜지스터(281)의 확대 단면도이다. 도 26의 (B)는 도 23에 도시된 트랜지스터(282)의 확대 단면도이다. 본 실시형태에서는 예를 들어, 트랜지스터(281)가 p채널 트랜지스터이고, 트랜지스터(282)가 n채널 트랜지스터이다.
p채널 트랜지스터(281)는 채널이 형성되는 i형 반도체층(283), p형 반도체층(285), 절연층(286), 전극(287), 및 측벽(288)을 포함한다. i형 반도체층(283)에서 측벽(288)과 중첩되는 영역에는 저농도 p형 불순물 영역(284)이 제공된다.
p채널 트랜지스터(281)에 포함되는 i형 반도체층(283)은 광전 변환 소자(220)의 i형 반도체층(222)을 형성하는 단계에서 동시에 형성될 수 있다. p채널 트랜지스터(281)에 포함되는 p형 반도체층(285)은 광전 변환 소자(220)의 p형 반도체층(221)을 형성하는 단계에서 동시에 형성될 수 있다.
절연층(286)은 게이트 절연층의 기능을 가질 수 있다. 전극(287)은 게이트 전극으로서 기능할 수 있다. 저농도 p형 불순물 영역(284)은 전극(287)을 형성하고 나서 측벽(288)을 형성하기 전에, 전극(287)을 마스크로서 사용하여 불순물 원소를 첨가하는 식으로 형성할 수 있다. 바꿔 말하면, 저농도 p형 불순물 영역(284)은 자기 정합식(self-aligned manner)으로 형성될 수 있다. 저농도 p형 불순물 영역(284)은 p형 반도체층(285)과 도전형이 동일하고, p형 반도체층(285)보다 도전형을 부여하는 불순물의 농도가 낮다.
n채널 트랜지스터(282)는 p채널 트랜지스터(281)와 비슷한 구조를 가지지만, 저농도 p형 불순물 영역(284) 및 p형 반도체층(285) 대신에 저농도 n형 불순물 영역(294) 및 n형 반도체층(295)이 제공되어 있다는 점에서 차이가 있다.
n채널 트랜지스터(282)에 포함되는 n형 반도체층(295)은 광전 변환 소자(220)의 n형 반도체층(223)을 형성하는 단계에서 동시에 형성될 수 있다. p채널 트랜지스터(281)의 경우와 같이, 저농도 n형 불순물 영역(294)은 자기 정합식으로 형성될 수 있다. 저농도 n형 불순물 영역(294)은 n형 반도체층(295)과 도전형이 동일하고, n형 반도체층(295)보다 도전형을 부여하는 불순물의 농도가 낮다.
본 명세서 등에 개시된 금속막, 반도체막, 무기 절연막 등의 다양한 막은 스퍼터링법 또는 플라스마 CVD(chemical vapor deposition)법에 의하여 형성할 수 있지만, 이러한 막을 다른 방법, 예를 들어 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용하여도 좋다.
열 CVD법은 막을 형성하는 데 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인한 결함이 생성되지 않는 이점을 가진다.
열 CVD법에 의한 퇴적은 원료 가스와 산화제를 한번에 체임버에 공급하여, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다.
ALD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록 제 1 원료 가스를 도입하고, 제 1 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 한번에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 제 1 층이 형성된 다음; 제 2 원료 가스를 도입하여 제 1 층과 반응시키고; 그 결과, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 원하는 두께가 얻어질 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서의 반복 횟수에 의하여 조절할 수 있기 때문에; ALD법은 두께를 정확하게 조절할 수 있으므로, 미세한 FET(field effect transistor)를 제조하는 데 적합하다.
실시형태에 개시된 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용하여 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 2종류의 가스, 즉 액체 및 하프늄 전구체 화합물을 함유하는 용매(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸 아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻은 원료 가스와, 산화제로서의 오존(O3)을 사용한다. 또한, 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용하여 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 예를 들어 용매 및 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, TMA(trimethylaluminum))를 기화시킴으로써 얻은 원료 가스와, 산화제로서의 H2O를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD법을 사용하여 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 표면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 채용하는 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스와 B2H6 가스를 순차적으로 복수 회 도입하여 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 번갈아 한번에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 채용하는 퇴적 장치를 사용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우, In(CH3)3 가스와 O3 가스를 순차적으로 복수 회 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 번갈아 도입하여 GaO층을 형성한 다음, Zn(CH3)2 가스와 O3 가스를 번갈아 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정하지 않는다. 이들 가스를 사용함으로써 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어지는 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 5)
주변 회로 및 화소 회로에, OR 회로, AND 회로, NAND 회로, 및 NOR 회로 등의 논리 회로, 인버터 회로, 버퍼 회로, 시프트 레지스터 회로, 플립플롭 회로, 인코더 회로, 디코더 회로, 증폭 회로, 아날로그 스위치 회로, 적분 회로, 미분 회로, 및 메모리 소자 등을 적절히 제공할 수 있다.
본 실시형태에서는 주변 회로 및 화소 회로에 사용할 수 있는 CMOS 회로 등의 예에 대하여 도 27의 (A) 내지 (E)를 참조하여 설명한다. 도 27의 (A) 내지 (E)의 회로도에서, 트랜지스터가 산화물 반도체를 포함하는 것을 명확히 보여주기 위하여 트랜지스터 곁에 "OS"라고 기재하였다.
도 27의 (A)에 나타낸 CMOS 회로는, p채널 트랜지스터(281)와 n채널 트랜지스터(282)가 서로 직렬로 접속되며 트랜지스터들의 게이트가 서로 접속되어 있는 소위 인버터 회로의 구성을 가진다.
도 27의 (B)에 나타낸 CMOS 회로는, p채널 트랜지스터(281)와 n채널 트랜지스터(282)가 서로 접속되어 있는 소위 아날로그 스위치 회로의 구성을 가진다.
도 27의 (C)에 나타낸 회로는, n채널 트랜지스터(289)의 소스 및 드레인 중 한쪽이 p채널 트랜지스터의 게이트 및 커패시터(257)의 한쪽 전극에 접속되어 있는 소위 메모리 소자의 구성을 가진다. 도 27의 (D)에 나타낸 회로는, n채널 트랜지스터(289)의 소스 및 드레인 중 한쪽이 커패시터(257)의 한쪽 전극에 접속되어 있는 소위 메모리 소자의 구성을 가진다.
도 27의 (C) 및 (D)에 나타낸 회로들 각각에서, 트랜지스터(289)의 소스 및 드레인 중 다른 쪽으로부터 주입된 전하는 노드(256)에 저장될 수 있다. 트랜지스터(289)는, 전하가 노드(256)에 오랫동안 유지될 수 있게 하는, 산화물 반도체를 포함하는 트랜지스터이다. p채널 트랜지스터(281)는 채널이 형성되는 반도체층에 산화물 반도체를 포함하는 트랜지스터이어도 좋다.
도 27의 (E)에 나타낸 회로는 광 센서의 구성을 가진다. 도 27의 (E)에서, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(292)의 소스 및 드레인 중 한쪽은 포토다이오드(291)에 전기적으로 접속되고, 트랜지스터(292)의 소스 및 드레인 중 다른 쪽은 노드(254)를 통하여 트랜지스터(293)의 게이트에 전기적으로 접속되어 있다. 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(292)는 오프 상태 전류의 양이 매우 적기 때문에, 수광량에 따라 정해지는 노드(254)의 전위가 거의 변화되지 않는다. 따라서, 노이즈에 의한 영향을 거의 받지 않는 촬상 장치를 제공할 수 있다. 또한, 선형성이 높은 촬상 장치를 제공할 수 있다.
주변 회로에, 도 28의 (A)에 나타낸 시프트 레지스터 회로(1800)와 버퍼 회로(1900)를 조합한 회로를 제공하여도 좋다. 또는, 주변 회로에, 도 28의 (B)에 나타낸 시프트 레지스터 회로(1810)와 버퍼 회로(1910)와 아날로그 스위치 회로(2100)를 조합한 회로를 제공하여도 좋다. 수직 출력선들(2110)이 아날로그 스위치 회로(2100)에 의하여 선택되고, 출력 신호가 출력선(2200)에 출력된다. 아날로그 스위치 회로(2100)는 시프트 레지스터 회로(1810) 및 버퍼 회로(1910)에 의하여 순차적으로 선택될 수 있다.
상술한 실시형태에서 나타낸 회로도에서, 도 29의 (A), (B), 및 (C)에 나타낸 적분 회로들 중 어느 것이 배선(137)(OUT)에 접속되어도 좋다. 이러한 회로에서는, 판독 신호의 S/N비를 높여 더 약한 광을 검지할 수 있고, 즉 촬상 장치의 감도를 높일 수 있다.
도 29의 (A)는 연산 증폭 회로(증폭기(op-amp)라고도 함)를 포함하는 적분 회로를 나타낸 것이다. 연산 증폭 회로의 반전 입력 단자는 레지스터(R)를 통하여 배선(137)에 접속되어 있다. 연산 증폭 회로의 비반전 입력 단자는 접지되어 있다. 연산 증폭 회로의 출력 단자는 커패시터(C)를 통하여 연산 증폭 회로의 반전 입력 단자에 접속되어 있다.
도 29의 (B)는 도 29의 (A)와는 다른 구조를 가지는 연산 증폭 회로를 사용한 적분 회로를 나타낸 것이다. 연산 증폭 회로의 반전 입력 단자는 레지스터(R) 및 커패시터(C1)를 통하여 배선(137)(OUT)에 접속되어 있다. 연산 증폭 회로의 비반전 입력 단자는 접지되어 있다. 연산 증폭 회로의 출력 단자는 커패시터(C2)를 통하여 연산 증폭 회로의 반전 입력 단자에 접속되어 있다.
도 29의 (C)는 도 29의 (A) 및 (B)와는 다른 구조를 가지는 연산 증폭 회로를 포함하는 적분 회로를 나타낸 것이다. 연산 증폭 회로의 비반전 입력 단자는 레지스터(R)를 통하여 배선(137)(OUT)에 접속되어 있다. 연산 증폭 회로의 반전 입력 단자는 연산 증폭 회로의 출력 단자에 접속되어 있다. 레지스터(R)와 커패시터(C)는 CR 적분 회로를 구성한다. 연산 증폭 회로는 유니티 게인 버퍼(unity gain buffer)이다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터에 사용할 수 있는 트랜지스터의 구조예에 대하여 도 30의 (A1), (A2), (B1), 및 (B1), 도 31의 (A1), (A2), (A3), (B1), 및 (B2), 도 32의 (A) 내지 (C), 도 33의 (A) 내지 (C)를 참조하여 설명한다.
[보텀 게이트 트랜지스터]
도 30의 (A1)에 예시된 트랜지스터(410)는 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터이다. 트랜지스터(410)는 반도체층(242)의 채널 형성 영역 위에 채널 보호층으로서 기능할 수 있는 절연층(209)을 포함한다. 절연층(209)은 절연층(117)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 전극(244)의 일부 및 전극(245)의 일부는 절연층(209) 위에 형성된다.
채널 형성 영역 위에 제공된 절연층(209)에 의하여, 전극(244) 및 전극(245)을 형성할 때에 반도체층(242)이 노출되는 것을 방지할 수 있다. 따라서, 전극(244) 및 전극(245)을 형성할 때에 반도체층(242)의 두께가 얇아지는 것을 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
도 30의 (A2)에 도시된 트랜지스터(411)는 백 게이트 전극으로서 기능할 수 있는 전극(213)이 절연층(118) 위에 제공되어 있다는 점에서 트랜지스터(410)와 다르다. 전극(213)은 전극(243)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다.
일반적으로, 백 게이트 전극은 도전층을 사용하여 형성되며, 반도체층의 채널 형성 영역이 게이트 전극과 백 게이트 전극 사이에 위치하도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 비슷한 식으로 기능할 수 있다. 백 게이트 전극의 전위는 게이트 전극과 동일하여도 좋고, 또는 GND 전위 또는 소정의 전위로 하여도 좋다. 백 게이트 전극의 전위를 게이트 전극의 전위와는 별도로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(243) 및 전극(213)은 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층들(117, 209, 및 118)은 모두 게이트 절연층으로서 기능할 수 있다.
전극(243) 및 전극(213) 중 한쪽을 단순히 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 하는 경우가 있다. 예를 들어, 트랜지스터(411)에서 전극(213)을 "게이트 전극"이라고 하는 경우, 전극(243)을 "백 게이트 전극"이라고 한다. 전극(213)이 "게이트 전극"으로서 사용되는 경우, 트랜지스터(411)는 보텀 게이트 트랜지스터의 일종이다. 또한, 전극(243) 및 전극(213) 중 한쪽을 "제 1 게이트 전극"이라고 하여도 좋고, 다른 쪽을 "제 2 게이트 전극"이라고 하여도 좋다.
반도체층(242)을 사이에 개재하는 전극(243)과 전극(213)을 제공하고, 또한 전극(243)과 전극(213)의 전위를 동일하게 설정함으로써, 반도체층(242)에서 캐리어가 흐르는 영역이 막 두께 방향으로 확장되기 때문에, 이동하는 캐리어 수가 증가한다. 그 결과, 트랜지스터(411)의 온 상태 전류 및 전계 효과 이동도가 높아진다.
따라서 트랜지스터(411)는, 점유하는 면적에 대하여 온 상태 전류의 양이 크다. 즉, 트랜지스터(411)에 의하여 점유되는 면적을, 요구되는 온 상태 전류의 양에 대하여 작게 할 수 있다. 본 발명의 일 형태에 의하여, 트랜지스터에 의하여 점유되는 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 의하여, 집적도가 높은 반도체 장치를 제공할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층을 사용하여 형성되기 때문에, 트랜지스터의 외부에서 발생되는 전계가, 채널이 형성되는 반도체층에 영향을 미치는 것을 방지하는 기능(특히 정전기를 차단하는 기능)을 각각 가진다.
전극(243) 및 전극(213) 각각이 외부에서 발생되는 전계를 차단하는 기능을 가지기 때문에, 절연층(109) 측 또는 전극(213) 위에 발생되는 하전 입자 등의 전하가 반도체층(242)의 채널 형성 영역에 영향을 미치지 않는다. 따라서, 스트레스 테스트(예를 들어, 게이트에 음의 전하가 인가되는 -GBT(negative gate bias temperature) 스트레스 테스트)에서의 열화가 저감될 수 있고, 상이한 드레인 전압에서의 온 상태 전류의 상승 전압의 변화가 저감될 수 있다. 또한, 이 효과는 전극들(243 및 213)이 동일한 전위 또는 상이한 전위를 가지는 경우에 나타난다.
BT 스트레스 테스트는 가속 시험의 일종이며, 장기 사용에 의한 트랜지스터의 특성 변화(즉, 시간에 따른 변화)를 짧은 시간에 평가할 수 있다. 특히, BT 스트레스 테스트 전후 간의 트랜지스터의 문턱 전압의 변화량은, 트랜지스터의 신뢰성을 조사할 때에 중요한 지표이다. BT 스트레스 테스트 전후 간에서, 문턱 전압의 변화량이 작으면, 트랜지스터는 신뢰성이 높다.
전극(243) 및 전극(213)을 제공하고, 또한 전극(243) 및 전극(213)의 전위를 동일하게 설정함으로써, 문턱 전압의 변화량이 저감된다. 따라서, 복수의 트랜지스터 간의 전기 특성의 편차도 저감된다.
백 게이트 전극을 포함하는 트랜지스터는, 백 게이트 전극을 포함하지 않는 트랜지스터보다, 게이트에 양의 전하가 인가되는 +GBT 스트레스 테스트 전후 간의 문턱 전압의 변화가 작다.
백 게이트 전극 측에 광이 입사하는 경우, 차광성 도전막을 사용하여 백 게이트 전극을 형성하면, 광이 백 게이트 전극 측으로부터 반도체층에 들어가는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지할 수 있고, 문턱 전압의 시프트 등의 트랜지스터의 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 의하여 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 30의 (B1)에 예시된 트랜지스터(420)는 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터이다. 트랜지스터(420)는 트랜지스터(410)와 실질적으로 동일한 구조를 가지지만, 절연층(209)이 반도체층(242)을 덮고 있다는 점에서 트랜지스터(410)와 다르다. 또한, 반도체층(242)은, 반도체층(242)과 중첩되는 절연층(209)의 일부를 선택적으로 제거하여 형성된 개구에서 전극(244)에 전기적으로 접속된다. 반도체층(242)은, 반도체층(242)과 중첩되는 절연층(209)의 일부를 선택적으로 제거하여 형성된 개구에서 전극(245)에 전기적으로 접속된다. 절연층(209)에서 채널 형성 영역과 중첩되는 영역은 채널 보호층으로서 기능할 수 있다.
도 30의 (B2)에 도시된 트랜지스터(421)는 백 게이트 전극으로서 기능할 수 있는 전극(213)이 절연층(118) 위에 제공되어 있다는 점에서 트랜지스터(420)와 다르다.
절연층(209)에 의하여, 전극(244) 및 전극(245)을 형성할 때에 반도체층(242)이 노출되는 것을 방지할 수 있다. 따라서, 전극(244) 및 전극(245)을 형성할 때에 반도체층(242)의 두께가 얇아지는 것을 방지할 수 있다.
트랜지스터(420 및 421)에서의 전극(244)과 전극(243) 사이의 길이 및 전극(245)과 전극(243) 사이의 길이는 트랜지스터(410 및 411)보다 길어진다. 따라서, 전극(244)과 전극(243) 사이에 발생되는 기생 용량을 저감할 수 있다. 또한, 전극(245)과 전극(243) 사이에 발생되는 기생 용량을 저감할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
[톱 게이트 트랜지스터]
도 31의 (A1)에 예시된 트랜지스터(430)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(430)는 절연층(109) 위의 반도체층(242); 반도체층(242) 및 절연층(109) 위의, 반도체층(242)의 일부와 접촉되는 전극(244) 및 반도체층(242)의 일부와 접촉되는 전극(249); 반도체층(242), 전극(244), 및 전극(245) 위의 절연층(117); 및 절연층(117) 위의 전극(243)을 포함한다.
트랜지스터(430)에서, 전극(243)은 전극(244)과도 전극(245)과도 중첩되지 않기 때문에, 전극(243)과 전극(244) 사이에 발생되는 기생 용량, 및 전극(243)과 전극(245) 사이에 발생되는 기생 용량을 저감할 수 있다. 전극(243)의 형성 후에, 전극(243)을 마스크로서 사용하여 반도체층(242)에 불순물 원소(255)를 도입함으로써, 반도체층(242)에 자기 정합식으로 불순물 영역을 형성할 수 있다(도 31의 (A3) 참조). 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
불순물 원소(255)의 도입은 이온 주입 장치, 이온 도핑 장치, 또는 플라스마 처리 장치로 행해질 수 있다.
불순물 원소(255)로서, 예를 들어 13족 원소 및 15족 원소 중 적어도 하나의 원소를 사용할 수 있다. 반도체층(242)에 산화물 반도체를 사용하는 경우, 불순물 원소(255)로서 희가스, 수소, 및 질소 중 적어도 1종류의 원소를 사용할 수 있다.
도 31의 (A2)에 도시된 트랜지스터(431)는 전극(213) 및 절연층(217)이 포함된다는 점에서 트랜지스터(430)와 다르다. 트랜지스터(431)는 절연층(109) 위에 형성된 전극(213), 및 전극(213) 위에 형성된 절연층(217)을 포함한다. 상술한 바와 같이, 전극(213)은 백 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(217)은 게이트 절연층으로서 기능할 수 있다. 절연층(217)은 절연층(205)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다.
트랜지스터(411)뿐만 아니라 트랜지스터(431)는, 점유하는 면적에 대하여 온 상태 전류의 양이 크다. 즉, 트랜지스터(431)에 의하여 점유되는 면적을, 요구되는 온 상태 전류의 양에 대하여 작게 할 수 있다. 본 발명의 일 형태에 의하여, 트랜지스터에 의하여 점유되는 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 의하여, 집적도가 높은 반도체 장치를 제공할 수 있다.
도 31의 (B1)에 예시된 트랜지스터(440)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(440)는 전극(244) 및 전극(249)의 형성 후에 반도체층(242)이 형성된다는 점에서 트랜지스터(430)와 다르다. 도 31의 (B2)에 도시된 트랜지스터(441)는 전극(213) 및 절연층(217)이 포함된다는 점에서 트랜지스터(440)와 다르다. 따라서, 트랜지스터(440 및 441)에서, 반도체층(242)의 일부는 전극(244) 위에 형성되고, 반도체층(242)의 다른 일부는 전극(245) 위에 형성된다.
트랜지스터(411)와 같이 트랜지스터(441)는, 점유하는 면적에 대하여 온 상태 전류의 양이 크다. 즉, 트랜지스터(441)에 의하여 점유되는 면적을, 요구되는 온 상태 전류의 양에 대하여 작게 할 수 있다. 본 발명의 일 형태에 의하여, 트랜지스터에 의하여 점유되는 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 의하여, 집적도가 높은 반도체 장치를 제공할 수 있다.
트랜지스터(440 및 441)도 전극(243)의 형성 후에, 전극(243)을 마스크로서 사용하여 반도체층(242)에 불순물 원소(255)를 도입함으로써 반도체층(242)에 자기 정합식으로 불순물 영역을 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 따라서, 본 발명의 일 형태에 따라, 집적도가 높은 반도체 장치를 제공할 수 있다.
[s-channel 트랜지스터]
도 32의 (A) 내지 (C)에 도시된 트랜지스터(450)는 반도체층(242b)의 상면 및 측면이 반도체층(242a)으로 덮여 있는 구조를 가진다. 도 32의 (A)는 트랜지스터(450)의 상면도이다. 도 32의 (B)는 도 32의 (A)에서의 일점쇄선 X1-X2를 따라 취한 단면도(채널 길이 방향)이다. 도 32 (C)는 도 32 (A)에서의 일점쇄선 Y1-Y2를 따라 취한 단면도(채널 폭 방향)이다.
절연층(109)의 돌출 위에 제공된 반도체층(242)에 의하여, 반도체층(242b)의 측면이 전극(243)으로 덮이도록 할 수 있다. 따라서, 트랜지스터(450)는 반도체층(242b)이 전극(243)의 전계에 의하여 전기적으로 둘러싸일 수 있는 구조를 가진다. 상술한 바와 같이 반도체가 도전막의 전계에 의하여 전기적으로 둘러싸이는 구조를 s-channel(surrounded channel) 구조라고 부른다. s-channel 구조를 가지는 트랜지스터를 "s-channel 트랜지스터" 또는 "s-channel 트랜지스터"라고 부른다.
s-channel 구조를 가지는 트랜지스터에서는 반도체층(242b) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 드레인 전류가 높아져, 더 많은 양의 온 상태 전류를 얻을 수 있다. 또한, 전극(243)의 전계에 의하여, 반도체층(242b)의 채널 형성 영역 전체를 공핍화(空乏化)할 수 있다. 따라서, s-channel 구조를 가지는 트랜지스터의 오프 상태 전류의 양을 더 저감할 수 있다.
절연층(109)의 돌출의 높이를 높이고 채널 폭을 짧게 하면, 온 상태 전류를 높이고 오프 상태 전류를 저감하는 s-channel 구조의 효과를 높일 수 있다. 반도체층(242b)의 형성에 있어서 노출된 반도체층(242a)의 일부를 제거하여도 좋다. 이 경우, 반도체층(242a) 및 반도체층(242b)의 측면이 서로 일치하는 경우가 있다.
또한, 도 33의 (A) 내지 (C)에 도시된 트랜지스터(451)와 같이, 절연층을 개재하여 반도체층(242) 아래에 전극(213)을 제공하여도 좋다. 도 33의 (A)는 트랜지스터(451)의 상면도이다. 도 33의 (B)는 도 33의 (A)에서의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 33의 (C)는 도 33의 (A)에서의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기의 예에 대하여 설명한다.
본 발명의 일 형태에 따른 촬상 장치를 각각 사용한 전자 기기들의 구체적인 예는 다음과 같다: 텔레비전 및 모니터 등의 표시 장치, 조명 장치, 데스크톱 퍼스널 컴퓨터 및 랩톱 퍼스널 컴퓨터, 워드 프로세서, DVD(digital versatile disc) 등의 기록 매체에 저장된 정지 화상 및 동영상을 재생하는 화상 재생 장치, 휴대형 CD 플레이어, 휴대형 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽시계, 코드리스 폰 수화기, 트랜스시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 태블릿 정보 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 공책, 전자책 리더, 전자 번역기, 음성 입력 장치, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어 드라이어, 에어컨디셔너 등의 공기 조절 시스템, 가습기, 및 제습기, 식기 세척기, 식기 건조기, 빨래 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 전동 공구, 연기 탐지기, 투석기 등의 의료 기기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기 등이다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 및 전력량의 평준화 및 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 연료 엔진, 및 비수계 이차 전지로부터의 전력을 사용한 전동기에 의하여 움직이는 이동체 등도 전자 기기의 범주에 포함된다. 이동체의 예에는 전기 자동차(EV), 내연 기관과 전동기를 둘 다 포함하는 하이브리드 전기 자동차(HEV), 플러그인 하이브리드 전기 자동차(PHEV), 이들 자동차의 차륜을 무한궤도식 바퀴로 바꾼 궤도 차량, 전동 어시스트 자전거를 포함하는 원동기 장치 자전거, 오토바이, 전동 휠체어, 골프 카트, 보트, 배, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 및 우주선이 있다.
도 34의 (A)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은, 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)에 의하여 변경될 수 있다. 표시부(943)에 표시되는 이미지는 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환되어도 좋다. 본 발명의 일 형태에 따른 촬상 장치는 렌즈(945)의 초점 위치에 제공될 수 있다.
도 34의 (B)는 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입출력 단자(956), 및 조작 버튼(955) 등이 제공된 하우징(951)을 포함하는 휴대 전화를 도시한 것이다. 카메라(959)에는 본 발명의 일 형태에 따른 촬상 장치가 사용될 수 있다.
도 34의 (C)는 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 및 렌즈(925) 등을 포함하는 디지털 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 촬상 장치는 렌즈(925)의 초점 위치에 제공될 수 있다.
도 34의 (D)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 및 카메라(909) 등을 포함하는 휴대형 게임기를 도시한 것이다. 도 34의 (A)에서의 휴대형 게임기는 2개의 표시부(903 및 904)를 가지지만, 휴대형 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 34의 (E)는 하우징(931), 표시부(932), 손목밴드(933), 및 카메라(939) 등을 포함하는 손목시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이어도 좋다. 카메라(909)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 34의 (F)는 제 1 하우징(911), 표시부(912), 및 카메라(919) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 표시부(912)의 터치 패널 기능은 정보의 입력과 출력을 가능하게 한다. 카메라(909)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치를 포함하는 한, 본 발명의 일 형태는 상술한 전자 기기에 한정되지 않는 것은 말할 나위 없다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
[실시예]
이하에서, 상술한 실시형태에 관한 예에 대하여 설명한다.
(실시예 1)
상술한 실시형태에 기재된 고체 촬상 장치(800)를 제작하고 촬상 데이터를 얻었다. 도 35의 (A)는 제작한 고체 촬상 장치의 외관의 사진이다. 제작한 고체 촬상 장치는 화소 영역(화소 어레이)에 매트릭스로 배치된 복수의 화소를 포함한다. 또한, 각 화소에 신호를 공급하는 주변 회로(행 드라이버 및 열 드라이버)가 화소 어레이 외측에 제공되어 있다. 열 드라이버는 아날로그 데이터를 디지털 데이터로 변환하는 A/D 컨버터를 포함한다. 도 35의 (B)는 고체 촬상 장치(800)의 구조를 나타낸 블록도이다. 고체 촬상 장치(800)의 사양은 도 36의 중앙의 열에 나타내었다.
도 37은 고체 촬상 장치(800)에 포함되는 화소의 회로도를 나타낸 것이다. 고체 촬상 장치(800)의 화소는 상술한 실시형태에 기재된 화소와 비슷한 회로 구성을 가진다. 고체 촬상 장치(800)의 각 화소는 공유 트랜지스터로서 기능하는 트랜지스터(829)를 포함한다. 트랜지스터(829)는 상술한 실시형태에 기재된 트랜지스터(129)에 상당한다. 도 37의 트랜지스터(821)는 상술한 실시형태에 기재된 트랜지스터(121) 또는 트랜지스터(125)에 상당한다. 트랜지스터(821)는 전송 트랜지스터로서 기능한다.
본 실시예에서, 트랜지스터(829) 및 트랜지스터(821)는 각각 산화물 반도체를 사용하여 형성되었다.
도 38은 고체 촬상 장치(800)의 캡처링 동작을 나타낸 타이밍 차트이다. 도 38에 나타낸 바와 같이 Tx1 내지 Txn에 대응하는 화소들이 순차적으로 리셋되고 노광된다. 그리고, 모든 행의 화소로부터 데이터가 순차적으로 판독되어 A/D 컨버터에 의하여 디지털 데이터로 변환된다.
도 39에 나타낸 바와 같이, 트랜지스터들(821)을 Tx1 내지 Txn에 할당하고 순차적으로 온으로 함으로써, 짧은 간격으로 연속적으로 노광을 행할 수 있다(이 동작을 "단간격 연속 캡처링"이라고 부름). 연속 캡처링 후에 이미지 데이터를 순차적으로 판독한 다음, A/D 변환을 행한다. 바꿔 말하면, 단시간 캡처링/느린 판독으로 고속 연속 캡처링을 행할 수 있고, A/D 컨버터에 추가적인 고속 성능이 요구되지 않는다. 따라서, 주변 회로에 의하여 점유되는 면적을 작게 할 수 있다. 또한, 주변 회로의 소비 전력을 저감할 수 있다.
이 캡처링 방법에 의하여, 노광부터 판독까지의 시간은 화소 행간에서 상이하다; 그러나, 산화물 반도체를 포함하는 FET를 트랜지스터(821)에 사용하면, 노드(FD)로부터의 전하 누설량을 매우 작게 할 수 있다. 또한, 트랜지스터들(829)에서 복수의 포토다이오드를 공통으로 사용할 수 있고, 복수의 노드(FD)를 개별적으로 차지(charge)할 수 있다. 따라서, 노광 시간 기간의 단축에 기인하는 이미지 열화를 보상할 수 있다.
도 40의 (A) 및 (B)는 고체 촬상 장치(800)로 캡처한, 약 6000rpm으로 회전하는 대상의 이미지를 나타낸 것이다. 이 경우, 노광 Tx1의 시작과 노광 Tx2의 시작 사이의 시간 간격은 300μs이다. Tx1에 대응하는 화소에서의 캡처 이미지(도 40의 (A)) 및 Tx2에 대응하는 화소에서의 캡처 이미지(도 40의 (B))에 비하여, 시간 간격 300μs에 기인하는 약 10°의 차이가 나타난다. 바꿔 말하면, 제안된 캡처링 동작에 의하여 짧은 기간에 이미지를 연속적으로 캡처할 수 있는 것을 알았다. 또한, 이 캡처링 동작을 사용하면 주변 회로에 초고속 성능이 요구되지 않게 된다.
(실시예 2)
실리콘을 사용한 n채널 FET(Nch-Si), 실리콘을 사용한 p채널 FET(Pch-Si), 및 In-Ga-Zn 산화물을 사용한 CAAC-OS-FET(CAAC-IGZO-FET)를 제작하였다. 도 41의 (A)는 이들 FET의 V g-I d 특성을 나타낸 것이다. 도 41의 (A)에서, 가로축은 게이트와 소스 사이의 전압을 가리키고, 세로축은 드레인을 통하여 흐르는 전류의 값을 가리킨다. 또한, p채널 FET에서 드레인을 통하여 흐르는 전류는 다른 FET와 반대의 방향이기 때문에, 표시된 값은 -1을 곱한 값이다. 소스와 드레인 사이의 전압은 1.9V였다(p채널 FET에서 -1.9V).
도 41의 (B)는 FET의 노이즈 특성을 나타낸 것이다.
도 41의 (A) 및 (B)에 따라, CAAC-IGZO-FET는 미세화에 의하여 향상된 구동 성능을 가지며 노이즈에 있어서 Nch-Si-FET보다 우월성을 가진다. 따라서, Nch-Si-FET가 없는 고체 이미지 센서의 유효성을 기대할 수 있다. 모든 화소 트랜지스터가 CAAC-IGZO-FET이고, 드라이버 및 A/D 컨버터 회로 등의 주변 회로가 Pch-Si-FET 및 CAAC-IGZO-FET를 포함하는 CMOS(이 CMOS를 "Hybrid CMOS"라고도 함)를 사용하여 형성된 구조를 가지도록 고체 이미지 센서의 프로토타입을 제작하였다. 주변 회로의 동작 유효성을 조사하였다. 프로토타입의 고체 이미지 센서의 사양을 도 36의 오른쪽 열에 나타내었다.
도 42는 화소의 레이아웃을 나타낸 것이다. 프로토타입의 고체 이미지 센서는 표면 조사(front side illumination) 구조를 채용하며 필 팩터(fill factor)가 31%이다. 고체 이미지 센서가 후면 조사(back side illumination) 구조를 채용하면, 필 팩터를 100%로 할 수 있다.
도 43은 주변 회로의 측정 결과를 나타낸 것이다. 측정 결과에 나타낸 바와 같이, 열 드라이버는 클럭(CCK)에 동기하여 이미지 데이터 출력 인에이블 신호(COUT)를 출력한다. 상술한 것으로부터, CAAC-IGZO-FET/Pch-Si-FET Hybrid CMOS를 포함하는 고체 이미지 센서의 주변 회로의 실제의 동작을 실증할 수 있다.
(실시예 3)
상술한 실시형태에 관한 표시 장치로서 고체 촬상 장치(810)를 제작하고 이미지 데이터를 얻었다. 도 44의 (A)는 제작한 고체 촬상 장치(810)의 외관의 사진이다. 도 44의 (B)는 고체 촬상 장치(810)의 적층 구조를 나타낸 개략도이다. 도 45는 고체 촬상 장치(810)의 회로 구성을 나타낸 블록도이다. 제작한 고체 촬상 장치(810)의 사양은 도 46에 나타내었다.
고체 촬상 장치(810)는 화소 영역(화소 어레이)에 매트릭스로 배치된 복수의 화소를 포함한다. 또한, 고체 촬상 장치(810)에는 화소 어레이 외측에 행 드라이버, 열 드라이버, 및 A/D 컨버터 등의 주변 회로가 제공되어 있다.
행 드라이버는 이미지 캡처링에 의하여 얻어진 이미지 데이터를 판독하는 화소를 선택하는 기능을 가진다. A/D 컨버터는 판독된 이미지 데이터를 아날로그 데이터로부터 디지털 데이터로 변환하는 기능을 가진다. 열 드라이버는 고체 촬상 장치(810)의 외측으로 전송되는 이미지 데이터(디지털 데이터)를 순차적으로 선택하는 기능을 가진다.
화소 영역에 포함되는 모든 트랜지스터는 CAAC-IGZO-FET이다. 따라서, 화소 트랜지스터를 실리콘 기판 위에 제공할 필요는 없고, 실리콘 기판 위의 포토다이오드의 크기를 부화소의 크기까지 크게 할 수 있다. 따라서, 고체 촬상 장치(810)의 광전 감도의 향상을 기대할 수 있다. 또한, 고체 촬상 장치(810)는 칩 상면으로부터 광이 얻어지는 표면 조사 구조를 채용하고, 상부 배선의 영향으로 인하여 필 팩터가 31%이다. 후면 조사 구조를 채용할 수 있으면, 필 팩터를 100%로 할 수 있다.
고체 촬상 장치(810)는 테크놀로지 사이즈 0.18μm의 Pch-Si-FET와 테크놀로지 사이즈 0.35μm의 CAAC-IGZO-FET를 사용하여 하이브리드 공정에 의하여 제작하였다. 다이 사이즈는 6.5mm×6.0mm였다. 고체 촬상 장치(810)에서 하나의 화소는 2개의 부화소로 구성된다. 컬러 이미지의 캡처링을 고려하여 베이어 패턴을 채택하기 위하여, 2개의 부화소 사이에, 다른 화소에 속하는 부화소를 끼운다(도 47 참조).
상술한 실시형태에 관한 고체 촬상 장치(810)는 부화소들 간에서 포토다이오드(PD)가 공유되는 캡처링 방식(이 방식을 "연속 공유 캡처링 방식"이라고도 함), 및 부화소들 간에서 포토다이오드(PD)가 공유되지 않는, 즉 포토다이오드들이 각 부화소에 독립적으로 사용되는 캡처링 방식(이 방식을 "연속 비공유 캡처링 방식"이라고도 함)을 채용할 수 있다. 또한, 이미지 캡처링의 대상 또는 목적에 따라서는, 부화소가 개개의 화소로서 제공되는 캡처링 방식(이 방식을 "통상 캡처링 방식"이라고도 함) 등을 채용할 수 있다.
<캡처링 방식>
이하에서 각 캡처링 방식에 대하여 설명한다.
[연속 공유 캡처링 방식]
먼저, 연속 공유 캡처링 방식에 대하여 설명한다. 이 방식에서는 공유 트랜지스터인 트랜지스터(829)를 온 상태로 설정하고, 부화소들을 접속하여 하나의 화소로 한다. 부화소들의 포토다이오드들(PD)이 서로 결합됨으로써 감도가 높은 화소를 얻을 수 있다. 화소의 구동 방법에서, 각 화소에 대응하는 부화소 TX1 내지 TXn이 순차적으로 리셋되고 노광된다. 그리고, 모든 행의 부화소로부터 데이터가 순차적으로 판독되고, A/D 컨버터에 의하여 데이터가 디지털 데이터로 변환된다. 고속 A/D 변환 없이 연속 캡처링을 행할 수 있다.
리셋 동작은 다음과 같이 행해진다: 리셋 트랜지스터, 전송 트랜지스터인 트랜지스터(821), 및 트랜지스터(829)를 온 상태로 설정하고, 대응하는 부화소의 포토다이오드(PD) 및 공유 패스(sharing path, 2개의 화소의 트랜지스터들(829)을 접속하는 배선)를 리셋 전위(VR)로 차지한다. 노광 동작은 다음과 같이 행해진다: 트랜지스터(821) 및 트랜지스터(829)를 온 상태로 설정하고, n개의 포토다이오드(PD)의 광전류를 대응하는 부화소의 포토다이오드(PD)에 흘린다. 판독 동작은 다음과 같이 행해진다: 선택 트랜지스터를 온 상태로 설정하고, 증폭 트랜지스터로부터의 소스 폴로어 출력을 OUT 배선에 접속된 A/D 컨버터에 의하여 디지털 데이터로 변환한다.
[연속 비공유 캡처링 방식]
다음에, 연속 비공유 캡처링 방식에 대하여 설명한다. 이 방식에서는 공유 트랜지스터를 오프로 하고, 각 부화소를 개개의 화소로 간주한다. 화소의 구동 방법에서, 각 화소에 대응하는 부화소(모든 화소) TX1 내지 TXn이 순차적으로 리셋되고 노광된다. 그리고, 모든 행의 부화소로부터 데이터가 순차적으로 판독되고, A/D 컨버터에 의하여 데이터가 디지털 데이터로 변환된다. 이로써 연속 캡처링 방식을 행할 수 있다. 이 방식에서는 부화소들 간에서 포토다이오드가 공유되지 않고, 연속 공유 캡처링 방식에 비하여 감도가 저하되지만, 노이즈원으로서 작용하는 공유 패스의 기여가 없으므로 노이즈에 있어서 유리하다.
[통상 캡처링 방식]
그리고, 통상 캡처링 방식에 대하여 설명한다. 이 방식에서는 트랜지스터(829)를 오프 상태로 설정하고, 각 부화소를 개개의 화소로 간주한다. 화소의 구동 방법으로서, 각 화소에 대응하는 부화소(모든 화소) TX1 내지 TXn이 동시에 리셋되고 노광된다. 그리고, 모든 행의 부화소로부터 데이터가 순차적으로 판독되고, A/D 컨버터에 의하여 데이터가 디지털 데이터로 변환된다. 이로써 통상 이미지 센서와 비슷한 식으로 이미지 캡처링을 행할 수 있다.
<이미지 캡처링 결과>
연속 공유 캡처링 방식, 연속 비공유 캡처링 방식, 및 통상 캡처링 방식을 이미지 캡처링에 적용 가능한 것을 증명하기 위하여, 안정적인 광원으로부터 균일한 광이 고체 촬상 장치(810)에 입사하는 조건하에서 상술한 캡처링 방식에 의하여 이미지를 캡처하였다.
구체적으로, 밝기가 균일한 광원의 이미지를 다음 7가지 조건하에서 캡처하였다: 연속 공유 캡처링 방식(이하, "방식 A"라고 함)에 의한 캡처링; 연속 공유 캡처링 방식을 사용한 TX1에 대응하는 부화소만의 캡처링(이하, "방식 B"라고 함); 연속 공유 캡처링 방식을 사용한 TX2에 대응하는 부화소만의 캡처링(이하, "방식 C"라고 함); 연속 비공유 캡처링 방식(이하, "방식 D"라고 함)에 의한 캡처링; 연속 비공유 캡처링 방식을 사용한 TX1에 대응하는 부화소만의 캡처링(이하, "방식 E"라고 함); 연속 비공유 캡처링 방식을 사용한 TX2에 대응하는 부화소만의 캡처링(이하, "방식 F"라고 함); 및 통상 캡처링 방식(이하, "방식 G"라고 함)에 의한 캡처링이다. 광원으로서는 HAYASHI WATCH-WORKS CO., LTD. 제조의 메탈 핼라이드 램프 LA-180Me-R4를 사용하였다. 이미지 캡처링의 리셋 시간은 90μs였고, 이미지 캡처링의 노광 시간은 180μs였다.
도 48은 캡처 이미지를 나타낸 것이다. 도 49의 (A) 내지 (C)는 각각 캡처 이미지의 그러데이션 히스토그램을 나타낸 것이다. 도 50의 (A) 내지 (F) 및 도 51의 (A) 내지 (C)는 상이한 캡처링 방식에 따른 화소마다의 그러데이션 차이를 나타낸 히스토그램을 나타낸 것이다. 도 52는 5개의 프레임 중 2개의 프레임 사이의 그러데이션 차이의 표준 편차를 나타낸 것이다. 또한, 그래프에서의 "그러데이션"은, 휘도에 대응하는, 캡처 이미지의 A/D 변환 후의 출력 디지털 값이다. 그 값이 클수록 휘도가 높아진다. 그 값이 작을수록 휘도가 낮아진다. 캡처링 방식을 통하여 생성된, 공유 패스 등의 기여를 포함하는 미가공 노이즈를 비교하기 위하여, CDS(correlated double sampling)를 행하지 않은 미가공 데이터를 캡처 이미지로서 나타내었다. 그러므로, CDS에 의하여 제거될 수 있는 노이즈가 포함된다.
[연속 공유 캡처링 방식에 의하여 얻어진 결과]
먼저, 연속 공유 캡처링 방식을 조사하였다. 구체적으로, 짧은 기간에 연속적으로 캡처된 TX1 및 TX2에 대응하는 부화소에서의 이미지에 대한 효과를 평가하기 위하여, 방식 A에 의하여 얻은 TX1 이미지와 TX2 이미지; 방식 A에 의하여 얻은 TX1 이미지와 방식 B에 의하여 얻은 TX1 이미지; 및 방식 A에 의하여 얻은 TX2 이미지와 방식 C에 의하여 얻은 TX2 이미지를 비교하였다. 또한, 이들 캡처 이미지는 본질적으로 서로 일치되어야 한다.
도 49의 (A)에 나타낸 히스토그램에 따르면, 방식 A에 의한 TX1 이미지와 TX2 이미지 사이, 방식 A에 의한 TX1 이미지와 방식 B에 의한 TX1 이미지 사이, 그리고 방식 C에 의한 TX2 이미지와 방식 C에 의한 TX2 이미지 사이의 그러데이션의 평균값의 차이는 각각 0.11, 0.15, 및 0.08이고, 이는 히스토그램들이 거의 동일한 패턴을 가지는 것을 의미한다.
도 50의 (A), (B), 및 (C)에서의 히스토그램에 따르면, 방식 A에 의한 TX1 이미지와 TX2 이미지 사이, 방식 A에 의한 TX1 이미지와 방식 B에 의한 TX1 이미지 사이, 그리고 방식 A에 의한 TX2 이미지와 방식 C에 의한 TX2 이미지 사이의 그러데이션 차이에 대하여, 표준 편차는 각각 15.91, 8.12, 및 7.30이다. 방식 A에 의한 TX1 이미지와 TX2 이미지 사이의 그러데이션 차이는 도 49의 (A)의 히스토그램의 표준 편차 12.02 및 12.30으로부터 추정되는 표준 편차 (12.022＋12.302)1/2＝17.20 내이다. 그러므로, 그러데이션의 차이는 화소의 면내 편차로부터 추정되는 범위 내에 분포되는 것을 알 수 있다.
방식 A에 의한 TX1 이미지와 방식 B에 의한 TX1 이미지 사이, 및 방식 A에 의한 TX2 이미지와 방식 C에 의한 TX2 이미지 사이의 그러데이션의 차이는 도 52에 나타낸 표준 편차 5.19 내지 8.35 및 5.50 내지 8.08과 실질적으로 동일하다. 그러므로, 각 그러데이션의 차이는 프레임 간에서의 편차로부터 추정되는 분포를 가지는 것을 알 수 있다.
상술한 것에 따르면, 연속 공유 캡처링 방식에 의하여, TX1 및 TX2에 대응하는 부화소에서, 동일한 포토다이오드를 사용하여 독립적으로 이미지를 캡처할 수 있다.
[연속 비공유 캡처링 방식에 의하여 얻어진 결과]
다음에, 연속 비공유 캡처링 방식을 조사하였다. 구체적으로, TX1 및 TX2에 대응하는 부화소에서 짧은 기간에 연속적으로 캡처된 이미지에 대한 효과를 평가하기 위하여, 방식 D에 의하여 얻은 TX1 이미지와 TX2 이미지; 방식 D에 의한 TX1 이미지와 방식 E에 의한 TX1 이미지; 및 방식 D에 의한 TX2 이미지와 방식 F에 의한 TX2 이미지를 비교하였다. 또한, 이들 이미지는 TX1 및 TX2에 대응하는 부화소의 위치의 차이에 기인하는 광 강도의 어긋남의 범위를 제외하고는 서로 일치되어야 한다.
도 49의 (B)에 나타낸 히스토그램에 따르면, 방식 D에 의한 TX1 이미지와 TX2 이미지 사이, 방식 D에 의한 TX1 이미지와 방식 E에 의한 TX1 이미지 사이, 그리고 방식 D에 의한 TX2 이미지와 방식 F에 의한 TX2 이미지 사이의 그러데이션의 평균값의 차이는 각각 0.61, 0.66, 및 0.33이다. 따라서, 히스토그램들이 거의 동일한 패턴을 가지는 것을 알 수 있다.
도 50의 (D), (E), 및 (F)에서의 히스토그램에 따르면, 방식 D에 의한 TX1 이미지와 TX2 이미지 사이, 방식 D에 의한 TX1 이미지와 방식 E에 의한 TX1 이미지 사이, 그리고 방식 D에 의한 TX2 이미지와 방식 F에 의한 TX2 이미지 사이의 그러데이션 차이에 대하여, 표준 편차는 각각 9.14, 4.71, 및 5.19이다. 방식 D에 의한 TX1 이미지와 TX2 이미지 사이의 그러데이션의 차이는 도 49의 (B)의 히스토그램의 표준 편차 7.61 및 7.40으로부터 추정되는 표준 편차의 범위 내 (7.612＋7.402)1/2＝10.61이다. 그러므로, 그러데이션의 차이는 화소의 면내 편차로부터 추정되는 범위 내에 분포되는 것을 알 수 있다.
방식 D에 의한 TX1 이미지와 방식 E에 의한 TX1 이미지 사이, 및 방식 D에 의한 TX2 이미지와 방식 F에 의한 TX2 이미지 사이의 그러데이션의 차이는 도 52에 나타낸 표준 편차 2.75 내지 3.68 및 3.22 내지 3.89와 실질적으로 같다. 그러므로, 각 차이는 프레임 간에서의 편차로부터 추정되는 분포를 가지는 것을 알 수 있다.
상술한 것에 따르면, 연속 비공유 캡처링 방식에 의하여, TX1 및 TX2에 대응하는 부화소에서, 개별적으로 이미지를 캡처할 수 있다.
[통상 캡처링 방식에 의하여 얻어진 결과]
다음에, 통상 캡처링 방식을 조사하였다. 구체적으로, TX1 및 TX2에 대응하는 부화소에서 동시에 또는 독립적으로 캡처된 이미지에 대한 효과를 평가하기 위하여, 방식 G에 의한 TX1 이미지와 TX2 이미지; 방식 E에 의한 TX1 이미지와 방식 G에 의한 TX1 이미지; 및 방식 F에 의한 TX2 이미지와 방식 G에 의한 TX2 이미지를 비교하였다. 또한, 이들 캡처 이미지는 TX1 및 TX2에 대응하는 부화소의 위치의 차이에 기인하는 광 강도의 어긋남의 범위를 제외하고는 서로 일치되어야 한다.
도 49의 (C)의 히스토그램에 따르면, 방식 G에 의한 TX1 이미지와 TX2 이미지 사이, 방식 E에 의한 TX1 이미지와 방식 G에 의한 TX1 이미지 사이, 그리고 방식 F에 의한 TX2 이미지와 방식 G에 의한 TX2 이미지 사이의 그러데이션의 평균값의 차이는 각각 0.55, 0.37, 및 0.79이다. 따라서, 히스토그램들이 거의 동일한 패턴을 가지는 것을 알 수 있다.
도 51의 (A), (B), 및 (C)에서의 히스토그램에 따르면, 방식 G에 의한 TX1 이미지와 TX2 이미지 사이, 방식 E에 의한 TX1 이미지와 방식 G에 의한 TX1 이미지 사이, 그리고 방식 F에 의한 TX2 이미지와 방식 G에 의한 TX2 이미지 사이의 그러데이션의 차이에 대하여, 표준 편차는 각각 8.91, 4.92, 및 4.12이다. 방식 G에 의한 TX1 이미지와 TX2 이미지 사이의 그러데이션의 차이는 도 49의 (C)의 히스토그램의 표준 편차 8.23 및 7.89로부터 추정되는 표준 편차 (8.232＋7.892)1/2＝11.40 내이다. 그러므로, 그러데이션의 차이는 화소의 면내 편차로부터 추정되는 범위에 분포되는 것을 알 수 있다.
방식 G에 의한 TX1 이미지와 방식 E에 의한 TX1 이미지 사이, 및 방식 G에 의한 TX2 이미지와 방식 F에 의한 TX2 이미지 사이의 그러데이션의 차이는 도 52에 나타낸 표준 편차 2.75 내지 4.86 및 2.93 내지 3.95와 실질적으로 같다. 그러므로, 각 차이는 프레임 간에서의 편차로부터 추정되는 분포를 가지는 것을 알 수 있다.
상술한 것에 따르면, 통상 캡처링 방식을 사용하는 경우 및 연속 공유 캡처링 방식을 사용하는 경우 양쪽에서, TX1 및 TX2에 대응하는 부화소에서 캡처되는 이미지를 서로 거의 같게 할 수 있다.
[연속 공유 캡처링 방식과 연속 비공유 캡처링 방식의 감도 비교]
다음에, 공유 트랜지스터를 온으로 함으로써 제시되는 감도 향상 효과가 증명되도록, 연속 공유 캡처링 방식의 감도와 연속 비공유 캡처링 방식의 감도를 비교한다. 양쪽 방식을 통하여, HAYASHI WATCH-WORKS CO., LTD. 제조의 메탈 핼라이드 램프 LA-180Me-R4로부터 강도를 변화시키고 균일한 광을 조사하는 조건하에서 이미지를 캡처하였다. 또한, 리셋 시간은 90μs였고 노광 시간은 180μs였다. 각 캡처링 방식에 의하여 얻어진 리셋 이미지를 사용하여 소프트웨어에서 캡처 이미지에 CDS 처리를 행한 다음, 각 캡처링 방식에 관하여 광량(조사 강도×조사 시간)과 A/D 변환 후의 출력 디지털 값(그레이 레벨)의 관계를 조사하였다.
A/D 컨버터 회로의 입력 전압(화소의 소스 폴로어 출력 전압에 대응함)과 그레이 레벨의 관계로부터, 그레이 레벨과 화소의 소스 폴로어 전압의 관계를 명확화하여, 감도를 계산하였다. 그 결과, 연속 공유 캡처링 방식의 감도와 연속 비공유 캡처링 방식의 감도는 각각 도 46에 나타낸 바와 같이 0.224V/(lx·s) 및 0.196V/(lx·s)였다.
상술한 결과는 공유 트랜지스터를 온으로 함으로써 감도가 약 14% 높아진 것을 가리킨다. 공유 패스의 최적화에 의하여, 한층 더한 감도의 향상을 기대할 수 있다.
상술한 캡처링 방식에 의하여 짧은 기간에 연속 캡처링을 행할 수 있는 것을 증명하기 위하여, 고속으로 회전하는 팬(도 53의 (A) 참조)의 이미지를 고체 촬상 장치(810)로 캡처하였다. 촬상은 고체 촬상 장치(810)가 평면 광원 앞에 위치한 조건에서 행하였다. 그러므로, 실제로 팬의 그림자가 캡처되었다. 또한, 팬의 회전 레이트는 6000rpm이었고 이미지 캡처링 기간은 300μs였다. TX1 및 TX2에 대응하는 부화소에서 캡처된 이미지를 도 53의 (B) 및 (C)에 나타내었다. 소프트웨어를 사용하여, 미리 캡처해 둔 리셋 이미지 및 전백(all-white) 이미지를 그레이스케일 레벨 0 및 255로 설정하는 처리를 이미지에 행함으로써, 콘트라스트를 조정하였다. 도 53의 (B) 및 (C)의 TX1 및 TX2에 대응하는 부화소에서 캡처된 이미지의 비교에 의하여, 기간 300μs에 6000rpm으로 회전함에 기인하는 각도에 대응하는 약 11°의 차이가 관찰되었다. 바꿔 말하면, 상술한 캡처링 방식에 의하여 짧은 기간에 연속 캡처링을 행할 수 있다.
[단간격 연속 캡처링]
다음에, 이미지 캡처링 기간이 300μs인 고체 촬상 장치(810)의 소비 전력을 측정하였다. 소비 전력의 측정 결과를 도 54의 (A)에 나타내었다. 도 54의 (A)는 고체 촬상 장치(810)의 각 부분에서 소비되는 전력을 나타낸 것이다. 또한, 고체 촬상 장치(810)의 총 소비 전력은 809μW였다.
다음에, 종래의 고체 촬상 장치(비특허문헌 1에 개시된 고속 카메라의 이미지 센서)의 소비 전력과 고체 촬상 장치(810)의 소비 전력을 비교하였다. 종래의 고체 촬상 장치와 고체 촬상 장치(810)의 비교를 도 54의 (B)에 나타내었다. 도 54의 (B)에서, FOM(figure of merit)을 FOM=소비 전력÷(화소 수×프레임 레이트×A/D 컨버터의 분해능)로 정의하였다. 고체 촬상 장치(810)에 의하여, 이미지 캡처링 기간을 300μs로 할 수 있고, 즉 3333fps로의 이미지 캡처링이 가능하고, FOM은 1.58pW/(pixel×fps×bit)이다. 종래의 고체 촬상 장치에서는 이미지의 해상도가 514×530이고, A/D 컨버터의 분해능이 12bit이고, 3500fps에서의 소비 전력이 1W이고; FOM은 87.40pW/(pixel×fps×bit)이다. 2개의 캡처링 방식의 FOM의 비교에서, 고체 촬상 장치(810)의 소비 전력은 종래의 고체 촬상 장치의 소비 전력의 약 1/55이다. 그러므로, 고체 촬상 장치(810)는 소비 전력 면에서 종래의 고체 촬상 장치보다 뛰어나다.
본 발명의 일 형태에 따른 고체 촬상 장치에는 고속 A/D 변환 회로가 불필요하기 때문에, 저소비 전력화를 달성할 수 있다. 본 발명의 일 형태에 의하여, A/D 변환 회로, 행 드라이버, 및 열 드라이버 등의 주변 회로를 Pch-Si-FET 및 CAAC-IGZO-FET에 의하여 구성할 수 있다. 화소 회로는 CAAC-IGZO-FET 및 포토다이오드에 의하여 구성될 수 있다. 따라서, 본 발명의 일 형태에 의하여 Pch-Si-FET 및 CAAC-IGZO-FET를 포함하는 적층 CMOS를 실현할 수 있다. 바꿔 말하면, Nch-Si-FET가 없는 CMOS를 실현할 수 있다.
(실시예 4)
상술한 실시형태에 관한 표시 장치로서 고체 촬상 장치(820)를 제작하였다. 도 55의 (A)는 제작한 고체 촬상 장치(820)의 외관을 나타낸 사진이다.
고체 촬상 장치(820)는 화소 영역(화소 어레이)에 매트릭스로 배치된 복수의 화소를 포함한다. 고체 촬상 장치(820)에는 화소 어레이 외측에 주변 회로(행 드라이버, 열 드라이버, 및 A/D 컨버터 등)가 제공되어 있다.
행 드라이버는 이미지 캡처링에 의하여 얻어진 이미지 데이터를 판독하는 화소를 선택하는 기능을 가진다. A/D 컨버터는 판독된 이미지 데이터를 아날로그 데이터로부터 디지털 데이터로 변환하는 기능을 가진다. 열 드라이버는 고체 촬상 장치(820)의 외측으로 전송되는 이미지 데이터(디지털 데이터)를 순차적으로 선택하는 기능을 가진다.
도 55의 (B)는 도 55의 (A)에 나타낸 화소(825)를 확대한 것을 나타낸 사진이다. 화소는 포토다이오드 및 복수의 트랜지스터를 포함한다. 화소 영역에 포함되는 모든 트랜지스터는 CAAC-IGZO-FET이다. 따라서, 화소 트랜지스터를 실리콘 기판 위에 제공할 필요는 없고, 실리콘 기판 위에 제공된 포토다이오드의 크기를 크게 할 수 있다. 고체 촬상 장치(820)의 광전 감도의 향상을 기대할 수 있다. 고체 촬상 장치(820)는 칩 상면으로부터 조사광이 얻어지는 표면 조사 구조를 채용하고, 필 팩터가 30%이다. 후면 조사 구조를 채용할 수 있으면, 필 팩터를 100%로 할 수 있다.
고체 촬상 장치(820)의 사양을 도 56에 나타내었다. 고체 촬상 장치(820)는 테크놀로지 사이즈(채널 길이) 0.18μm의 Si-FET와 테크놀로지 사이즈(채널 길이) 0.35μm의 CAAC-IGZO-FET를 사용하여 하이브리드 공정으로 제작하였다. 다이 사이즈는 6.5mm×6.0mm이다.
고체 촬상 장치(820)로 캡처한 약 400rpm으로 회전하는 대상의 이미지를 도 57의 (A2)에 나타내었다. 도 57의 (A1)은 정지 상태의 대상의 캡처 이미지이다. 도 57의 (A1) 및 (A2)에 나타낸 이미지는 글로벌 셔터 시스템에 의하여 캡처한 것이다. 스마트폰(상용 제품)에 탑재된 카메라로 캡처한 약 400rpm으로 회전하는 대상의 이미지를 도 57의 (B2)에 나타내었다. 도 57의 (B1)은 정지 상태의 대상의 캡처 이미지이다. 도 57의 (B1) 및 (B2)에 나타낸 이미지는 롤링 셔터 시스템에 의하여 캡처한 것이다.
도 57의 (B2)에 따르면 롤링 셔터 시스템에 의한 회전하는 대상의 이미지는 왜곡되어 있다. 한편, 도 57의 (A2)에 따르면, 회전하는 대상을 글로벌 셔터 시스템으로 촬영함으로써 거의 왜곡되지 않은 대상의 이미지를 얻을 수 있다.
(실시예 5)
DSP 및 이미지 센서(촬상 장치)를 포함하는 광학 흐름 시스템에서 광학 흐름을 정확하게 얻기 위해서는, 고속 이미지 캡처링이 요구되지만, 광학 흐름의 계산에 모든 이미지가 필요하지는 않다. 따라서, 프레임 레이트가 높은 종래의 이미지 센서는, 불필요한 이미지가 자주 캡처되고 소비 전력이 높기 때문에 반드시 효과적인 것은 아니다.
따라서, 상술한 실시형태에 관한 고체 촬상 장치(830)를 제작하고, 고체 촬상 장치(830)를 사용한 광학 흐름 시스템(880)을 제안한다. 상술한 실시형태에 관한 고체 촬상 장치(830)는 기간 100μs, 10000fps 상당의 연속 캡처링을 행할 수 있고, 1fps로 데이터를 판독할 수 있다. 그러므로, 고체 촬상 장치(830)를 사용하여, 광학 흐름을 계산하는 데 충분한 이미지 데이터를 낮은 소비 전력으로 얻을 수 있다.
도 58의 (A)는 광학 흐름 시스템(880)의 블록도이다. 도 58의 (B)는 제작한 고체 촬상 장치(830)의 외관을 나타낸 사진이다. 광학 흐름 시스템(880)에서, 전원 시스템에 대한 부담의 저감을 고려하여 순시 전력을 저감하기 위하여, 고체 촬상 장치(830)는 고속으로 2개의 이미지를 캡처하고, DSP 블록(835)에 의한 광학 흐름의 계산의 시작까지 캡처 이미지 데이터를 저속으로 판독한다.
고체 촬상 장치(830)는 화소 영역(화소 어레이)에 매트릭스로 배치된 복수의 화소를 포함한다. 고체 촬상 장치(830)에는 화소 영역 외측에 주변 회로(행 드라이버, 열 드라이버, 및 A/D 컨버터 등)가 제공되어 있다. 도 59는 고체 촬상 장치(830) 전체의 블록도이다.
행 드라이버는 이미지 캡처링에 의하여 얻어진 이미지 데이터를 얻는 화소를 선택하는 기능을 가진다. A/D 컨버터는 판독된 이미지 데이터를 아날로그 데이터로부터 디지털 데이터로 변환하는 기능을 가진다. 열 드라이버는 고체 촬상 장치(830)의 외측으로 전송되는 이미지 데이터(디지털 데이터)를 순차적으로 선택하는 기능을 가진다.
화소는 포토다이오드 및 복수의 트랜지스터를 포함한다. 화소 영역의 모든 트랜지스터는 CAAC-IGZO-FET이다. 따라서, 화소 트랜지스터를 실리콘 기판 위에 제공할 필요는 없고, 실리콘 기판 위의 포토다이오드의 크기를 크게 할 수 있다.
고체 촬상 장치(830)의 사양을 도 60에 나타내었다. 고체 촬상 장치(830)는 테크놀로지 사이즈(채널 길이) 0.18μm의 Si-FET와 테크놀로지 사이즈(채널 길이) 0.35μm의 CAAC-IGZO-FET를 사용하여 하이브리드 공정으로 제작하였다.
고체 촬상 장치(830)는 단간격 연속 캡처링 및 저속 판독을 행할 수 있다. 고체 촬상 장치(830)는 짧은 간격으로 2개의 이미지를 캡처할 수 있고 낮은 프레임 레이트로 이미지 데이터를 판독할 수 있다.
DSP 블록(835)은 2개의 이미지로부터 광학 흐름을 만든다. 고체 촬상 장치(830)의 화소의 회로도를 도 61에 나타내었다. 하나의 화소는 2개의 부화소를 포함한다. 각 부화소는 4개의 트랜지스터, 하나의 포토다이오드, 및 하나의 공유 트랜지스터를 포함한다. 공유 트랜지스터를 통하여 화소에서의 2개의 부화소 간에서 포토다이오드를 공유할 수 있다. 또한, 컬러 이미지의 캡처링을 고려하여 베이어 패턴을 채택하기 위하여, 2개의 부화소 사이에, 다른 화소에 속하는 부화소를 끼운다. 화소 트랜지스터를 CAAC-IGZO-FET로 형성하면, FD에서의 전하 유지 특성을 향상시킬 수 있고, 이미지의 열화가 적은 데이터를 저속으로 판독할 수 있다.
도 62의 타이밍 차트에 나타낸 바와 같이, 고체 촬상 장치(830)에서, TX1 및 TX2를 순차적으로 작동시킴으로써, 노광을 짧은 간격으로 연속적으로 행할 수 있다. 연속 노광 후, 촬상 데이터가 모든 행에서 순차적으로 판독되고 A/D 변환이 행해진다. 바꿔 말하면, 단시간 캡처링/느린 판독으로 고속 연속 캡처링을 행할 수 있고, A/D 컨버터에 추가적인 고속 성능이 요구되지 않기 때문에, 저소비 전력을 기대할 수 있다.
6500rpm으로 회전하는 팬 A와 10000rpm으로 회전하는 팬 B를 고체 촬상 장치(830)로 촬영하고, 캡처 이미지로부터 광학 흐름을 계산하였다. 캡처링 간격이 100μs 및 1000μs였을 때의 광학 흐름을 프레임 레이트 1fps로 계산하였다. 예로서, 캡처링 간격이 100μs였을 때의 측정 파형을 도 63에 나타내었다.
도 64의 (A) 내지 (C)는 각각 캡처링 간격이 100μs일 때의 이미지를 나타낸 것이다. 도 64의 (A)는 TX1 이미지이고 도 64의 (B)는 TX2 이미지이다. 도 64의 (C)는 Lucas-Kaneda법에 의하여 계산한 광학 흐름을 나타낸 것이다. 도 65의 (A) 내지 (C)는 각각 캡처링 간격이 1000μs일 때의 이미지를 나타낸 것이다. 도 65의 (A)는 TX1 이미지이고 도 65의 (B)는 TX2 이미지이다. 도 65의 (C)는 Lucas-Kaneda법에 의하여 계산한 광학 흐름을 나타낸 것이다.
도 64의 (A) 및 (B) 그리고 도 65의 (A) 및 (B)로부터, 캡처링 간격에서 팬의 회전에 의하여 만들어진 각도 차이가 나타날 수 있다. 도 64의 (C)는 캡처링 간격이 100μs일 때의 2개의 팬의 정확한 광학 흐름을 나타낸 것이다. 캡처링 간격이 1000μs인 경우를 나타낸 도 65의 (C)에서는, 팬 A의 흐름의 방향이 무질서하고, 팬 B의 흐름은 마치 팬 B가 반대로 회전한 것처럼 나타나고 있다. 상술한 결과는 고체 촬상 장치(830)로 고속 연속 캡처링에 의하여 얻어진 이미지로부터 광학 흐름을 정확하게 얻을 수 있는 것을 가리킨다.
다음에, 저속 판독에 의해서도 화질이 거의 열화되지 않는 것을 증명하기 위하여, 다음 조건에서 정지 상태의 팬의 이미지를 캡처하였다: 프레임 레이트는 1fps였고; 프레임 레이트는 60fps였다. 도 66의 (A)는 프레임 레이트 1fps로 캡처한 이미지이다. 도 66의 (B)는 프레임 레이트 60fps로 캡처한 이미지이다. 어느 쪽 프레임 레이트로도 팬의 이미지를 통상적으로 캡처할 수 있다.
프레임 레이트가 1fps인 경우와 프레임 레이트가 60fps인 경우의 양쪽에서, 균일한 평면 광원의 이미지 캡처링을 행하고, 판독에서의 1번째 행과 마지막 행의 그레이스케일의 차이를 추산하였다. 추산 결과는, 프레임 레이트 1fps일 때의 그레이스케일의 차이는 0.16였고, 프레임 레이트가 60fps일 때의 그레이스케일의 차이는 0.064였다. CAAC-IGZO-FET의 낮은 누설 특성 때문에, 낮은 프레임 레이트로도 화질이 거의 열화되지 않는 것이 확인되었다.
고체 촬상 장치(830)의 소비 전력의 저감 효과를 평가하기 위하여, 도 67의 (A)에 나타낸 3가지 조건하에서의 프레임당 소비 전력 및 소비 에너지를 측정하였다. 도 67의 (B)는 측정 결과를 나타낸 것이다. 제 1 조건(조건 1)을 기준으로 간주할 때, 주파수만을 줄인 제 2 조건(조건 2) 하에서의 전력은 조건 1 하에서의 92.3%였고, 주파수 및 전압을 줄인 제 3 조건(조건 3) 하에서의 전력은 조건 1 하의 0.71%였다. 또한 결과는, 조건 3 하에서의 프레임당 소비 에너지가 조건 1 하보다 낮은 것을 나타낸다. 프레임 레이트가 낮은 조건하에서는 주파수뿐만 아니라 전압을 줄일 수 있기 때문에, 프레임당 소비 에너지를 줄일 수 있을 정도의 에너지 절약 효과가 보였다.
예를 들어, 다음 경우를 고려한다: 고체 촬상 장치(830)(화소 수 128×128)를 사용하여 10000fps로 8bit 그레이스케일의 이미지를 캡처하고, 1fps로 광학 흐름을 계산하였다. 도 67의 (B)의 조건 3으로부터 고체 촬상 장치(830)의 전력은 7.9μW(=9.2μW/(240×80)×(128×128))로 추산될 수 있다. 상술한 실시형태에 관한 고체 촬상 장치(830)를 사용하여, 정확도가 높고 순시 전력이 낮은 광학 흐름 시스템을 실현할 수 있다.
103: 절연층, 104: 절연층, 105: 절연층, 106: 콘택트 플러그, 107: 절연층, 108: 절연층, 109: 절연층, 110: 화소부, 111: 화소, 112: 부화소, 113: 절연층, 114: 콘택트 플러그, 115: 절연층, 116: 절연층, 117: 절연층, 118: 절연층, 121: 트랜지스터, 122: 트랜지스터, 123: 트랜지스터, 124: 트랜지스터, 125: 트랜지스터, 126: 트랜지스터, 127: 트랜지스터, 128: 트랜지스터, 129: 트랜지스터, 131: 배선, 132: 배선, 133: 배선, 134: 배선, 135: 배선, 136: 배선, 137: 배선, 141: 배선, 142: 배선, 143: 배선, 144: 배선, 146: 배선, 151: 커패시터, 152: 트랜지스터, 153: 트랜지스터, 154: 트랜지스터, 155: 트랜지스터, 161: 배선, 201: 스위치, 202: 스위치, 203: 스위치, 205: 절연층, 207: 포토다이오드, 209: 절연층, 213: 전극, 217: 절연층, 220: 광전 변환 소자, 221: p형 반도체층, 222: i형 반도체층, 223: n형 반도체층, 224: 개구, 225: 개구, 226: 전극, 227: 전극, 230: 화소 회로, 235: 전극, 241: 트랜지스터, 242: 반도체층, 243: 전극, 244: 전극, 245: 전극, 246: 트랜지스터, 249: 전극, 251: 화소 영역, 252: 주변 회로 영역, 254: 노드, 255: 불순물 원소, 256: 노드, 257: 커패시터, 260: 주변 회로, 261: 배선, 263: 배선, 265: 배선, 266: 배선, 267: 배선, 270: 주변 회로, 280: 주변 회로, 281: 트랜지스터, 282: 트랜지스터, 283: i형 반도체층, 284: 저농도 p형 불순물 영역, 285: p형 반도체층, 286: 절연층, 287: 전극, 288: 측벽, 289: 트랜지스터, 290: 주변 회로, 291: 포토다이오드, 292: 트랜지스터, 293: 트랜지스터, 294: 저농도 n형 불순물 영역, 295: n형 반도체층, 301: 기간, 302: 기간, 303: 기간, 311: 기간, 312: 기간, 313: 기간, 382: Ec, 386: Ec, 390: 포획 상태, 410: 트랜지스터, 411: 트랜지스터, 420: 트랜지스터, 421: 트랜지스터, 430: 트랜지스터, 431: 트랜지스터, 440: 트랜지스터, 441: 트랜지스터, 450: 트랜지스터, 451: 트랜지스터, 600: 렌즈, 602: 필터, 604: 배선층, 660: 광, 800: 고체 촬상 장치, 810: 고체 촬상 장치, 820: 고체 촬상 장치, 821: 트랜지스터, 825: 화소, 829: 트랜지스터, 830: 고체 촬상 장치, 835: DSP블록, 880: 광학 흐름 시스템, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 921: 하우징, 922: 셔터 버튼, 923: 마이크로폰, 925: 렌즈, 927: 발광부, 931: 하우징, 932: 표시부, 933: 손목밴드, 939: 카메라, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 하우징, 952: 표시부, 954: 스피커, 955: 버튼, 956: 입출력 단자, 957: 마이크로폰, 959: 카메라, 1100: 촬상 장치, 1112: 부화소, 1800: 시프트 레지스터 회로, 1810: 시프트 레지스터 회로, 1900: 버퍼 회로, 1910: 버퍼 회로, 2100: 아날로그 스위치 회로, 2110: 수직 출력선, 2200: 출력선, 108c: 반도체층, 112B: 부화소, 112G: 부화소, 112R: 부화소, 242a: 반도체층, 242b: 반도체층, 242c: 반도체층, 243a: 전극, 243b: 전극, 383a: Ec, 383b: Ec, 383c: Ec, 602B: 필터, 602G: 필터, 602R: 필터
본 출원은 2014년 4월 11일에 일본 특허청에 출원된 일련 번호 2014-082063의 일본 특허 출원, 2014년 4월 30일에 일본 특허청에 출원된 일련 번호 2014-093786의 일본 특허 출원, 2014년 5월 15일에 일본 특허청에 출원된 일련 번호 2014-101672의 일본 특허 출원, 2014년 9월 5일에 일본 특허청에 출원된 일련 번호 2014-181468의 일본 특허 출원, 2014년 10월 16일에 일본 특허청에 출원된 일련 번호 2014-211511의 일본 특허 출원, 2015년 1월 23일에 일본 특허청에 출원된 일련 번호 2015-010893의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (14)

  1. 제 1 회로, 제 2 회로, 및 제 6 트랜지스터를 포함하는 반도체 장치의 제 1 내지 제 4 단계를 포함하는 구동 방법에 있어서,
    상기 제 1 회로는 제 1 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 2 회로는 제 2 광전 변환 소자, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하고,
    상기 제 1 광전 변환 소자는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 노드에 전기적으로 접속되고,
    상기 제 2 광전 변환 소자는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 2 노드에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 1 단계에서, 상기 제 1 트랜지스터 및 상기 제 4 트랜지스터는 각각 오프 상태이고,
    상기 제 1 단계에서, 상기 제 2 트랜지스터 및 상기 제 6 트랜지스터는 각각 온 상태이고,
    상기 제 1 단계에서, 상기 제 2 광전 변환 소자에 의한 수광량에 대응하는 제 1 전위가 상기 제 1 노드에 기록되고,
    상기 제 2 단계에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 오프 상태이고,
    상기 제 2 단계에서, 상기 제 4 트랜지스터 및 상기 제 6 트랜지스터는 각각 온 상태이고,
    상기 제 2 단계에서, 상기 제 2 광전 변환 소자에 의한 수광량에 대응하는 제 2 전위가 상기 제 2 노드에 기록되고,
    상기 제 3 단계에서, 상기 제 1 전위에 대응하는 데이터가 상기 제 3 트랜지스터를 통하여 판독되고,
    상기 제 4 단계에서, 상기 제 2 전위에 대응하는 데이터가 상기 제 5 트랜지스터를 통하여 판독되고,
    상기 제 3 단계 및 상기 제 4 단계는 상기 제 1 단계 및 상기 제 2 단계가 완료된 후에 행해지는, 반도체 장치의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  3. 제 1 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 각각 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  4. 제 1 항에 있어서,
    상기 제 6 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  5. 제 1 항에 있어서,
    상기 제 1 내지 제 6 트랜지스터는 각각 n채널 트랜지스터인, 반도체 장치의 구동 방법.
  6. 제 1 항에 있어서,
    상기 제 1 내지 제 6 트랜지스터는 각각 p채널 트랜지스터인, 반도체 장치의 구동 방법.
  7. 제 1 항에 있어서,
    상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자는 각각 pin 접합인, 반도체 장치의 구동 방법.
  8. 렌즈, 표시부, 및 반도체 장치를 포함하는 전자 기기의 구동 방법에 있어서,
    상기 반도체 장치는 제 1 항에 따른 반도체 장치의 구동 방법을 사용하는, 전자 기기의 구동 방법.
  9. 반도체 장치에 있어서,
    제 1 회로;
    제 2 회로; 및
    제 5 트랜지스터를 포함하고,
    상기 제 1 회로는 제 1 광전 변환 소자, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하고,
    상기 제 2 회로는 제 2 광전 변환 소자, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고,
    상기 제 1 광전 변환 소자는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 노드에 전기적으로 접속되고,
    상기 제 2 광전 변환 소자는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제 2 노드에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 트랜지스터는 각각 산화물 반도체를 포함하는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 5 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 내지 제 5 트랜지스터는 각각 n채널 트랜지스터인, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제 1 내지 제 5 트랜지스터는 각각 p채널 트랜지스터인, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자는 각각 pin 접합인, 반도체 장치.
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