KR101987176B1 - 반도체 장치 - Google Patents

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KR101987176B1
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히데키 우오치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 미세화가 용이하고, 단채널 효과가 생기기 어려운 반도체 장치를 제공한다.
트랜지스터의 채널 길이 방향의 단면 형상에 있어서, 애스펙트비가 큰 게이트 전극 위에 반도체층을 형성함으로써, 트랜지스터를 미세화하여도 단채널 효과가 생기기 어려운 채널 길이를 확보할 수 있다. 또한, 반도체층과 중첩하고, 게이트 전극보다 하층에 절연층을 통하여 하부 전극을 구비한다. 하부 전극과 중첩하는 반도체층은, 하부 전극의 전위(전계)에 의해 도전형이 부여되고, 소스 영역 및 드레인 영역이 형성된다. 반도체층의, 게이트 절연층을 통해 게이트 전극과 대향하는 영역은, 게이트 전극이 실드로서 기능하고, 하부 전극의 전계의 영향을 받지 않는다. 즉, 불순물 도입 공정을 이용하지 않고, 자기 정합에 의해 채널 형성 영역, 소스 영역 및 드레인 영역을 형성할 수 있다. 이에 의해, 미세화가 용이하고, 단채널 효과가 생기기 어려운 반도체 장치가 실현된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 특히, 반도체 집적회로의 미세화 기술에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 소자, 전기 광학 장치, 기억 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
반도체 소자의 하나로서 트랜지스터가 널리 알려져 있고, SRAM이나 DRAM 등의 기억 장치, 액정 소자나 EL 소자 등을 이용한 표시 장치 등에 활발히 사용되고 있다. 또한, 이들 반도체 장치의 고집적화, 고정밀화의 요구에 의하여, 하나의 트랜지스터가 차지하는 면적을 줄이는 것이 요구되고 있다. 그렇지만, 하나의 트랜지스터의 점유 면적이 작아지고, 특히 트랜지스터의 채널 길이가 100 nm 이하로 되면, 단채널 효과에 의하여 소스와 드레인이 의도하지 않게 도통하게 되는 펀치스루(punch―through) 현상이 일어나기 쉬워지고, 트랜지스터가 스위칭 소자로서 기능하지 않게 되는 것이 문제시되었다.
이러한 문제에 대해서, 트랜지스터를 3차원으로 형성하고, 하나의 트랜지스터의 점유 면적을 축소하면서, 트랜지스터의 실효적인 채널 길이를 단채널 효과가 생기지 않을 정도로 유지하는 방법이 생각되어 왔다.
예를 들어, 특허문헌 1에서는, 역스태거(inversed staggered) 구조의 트랜지스터에서, 트랜지스터의 채널을 2개의 게이트 전극을 횡단하도록 설치하여, 게이트 전극의 단차분을 채널 길이에 가산하는 구성으로 나타낸다.
또한, 특허문헌 2에서는 특허문헌 1의 구성에 더하여, 각각의 게이트 전극의 두께를 각각의 게이트 전극의 폭보다 두껍게 하여, 상대적으로 게이트 전극의 두께만큼 채널 길이를 길게 하는 구성으로 나타낸다.
또한, 특허문헌 3에서는 역스태거 구조의 트랜지스터에서, 게이트 전극을 오목 형상으로 하고, 트랜지스터의 채널을 게이트 전극의 오목 형상의 단차를 횡단하도록 설치하여, 게이트 전극의 단차분을 채널 길이에 가산하는 구성으로 나타낸다.
또한, 특허문헌 4에서는 특허문헌 3의 구성에 더하여, 오목 형상의 게이트 전극의 두께를 오목 형상의 게이트 전극의 단차간 간격보다 두껍게 하여, 상대적으로 게이트 전극의 두께만큼 채널 길이를 길게 하는 구성으로 나타낸다. 이것에 의해서, 하나의 트랜지스터의 점유 면적이 축소되고, 평면 치수가 미세화하여도 단채널 효과에 의한 펀치스루 현상을 일으키기 어려운 채널 길이를 확보하는 것이 가능해진다.
일본국 특개평 5―110095호 공보 일본국 특개평 5―110096호 공보 일본국 특개평 5―110097호 공보 일본국 특개평 5―110098호 공보
그렇지만, 상기 구성에서는 하나의 트랜지스터에 대하여 게이트 전극을 복수 형성할 필요가 있다. 또한, 게이트 전극에, 게이트 전극을 오목 형상으로 하기 위한 패인 부분을 형성할 필요가 있다. 또한, 소스 영역 및 드레인 영역의 형성을, 레지스트를 마스크로서 이용한 이온 주입법에 의해 행하기 위해서, 레지스트 마스크 형성을 위한 포토리소그래피(photolithography) 공정에 있어서의 위치 맞춤 오차를 고려할 필요가 있어, 트랜지스터의 미세화가 어렵다는 문제가 있다.
그래서 본 발명의 일양태는 미세화가 용이한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일양태는 미세화하여도 단채널 효과가 생기기 어려운 반도체 장치를 제공하는 것을 과제의 하나로 한다.
생산성이 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
신뢰성이 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
소비전력이 적은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 명세서에서 개시하는 발명의 일양태는 상기 과제의 적어도 하나를 해결한다.
트랜지스터의 게이트 전극을, 트랜지스터의 채널 길이 방향의 단면 형상에서, 게이트 전극의 높이가 바닥변의 길이 이상이 되도록 형성한다. 그리고, 이 게이트 전극 위에, 게이트 절연층을 통하여 반도체층을 형성한다. 반도체층의 게이트 절연층을 통하여 게이트 전극과 대향하는 영역에 채널이 형성된다. 이러한 구성으로 함으로써, 실효적인 채널 길이를, 트랜지스터를 상면에서 보았을 때의 채널 길이의 2배 이상으로 하는 것이 가능하게 되고, 미세화하여도 단채널 효과가 생기기 어려워, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한, 반도체층과 중첩하고, 게이트 전극보다 하층에 절연층을 통해서 전극(이하, 「하부 전극」이라고도 칭한다.)을 설치한다. 하부 전극과 중첩하는 반도체층은 하부 전극의 전위(전계)에 의하여 도전형이 부여되고, 소스 영역 및 드레인 영역이 형성된다. 반도체층 중, 게이트 절연층을 통하여 게이트 전극과 대향하는 영역은 게이트 전극이 실드로서 기능하기 때문에, 하부 전극으로부터의 전계 영향을 받지 않는다.
즉, 불순물 도입 공정을 이용하지 않고, 자기 정합에 의하여 채널 형성 영역, 소스 영역 및 드레인 영역을 형성할 수 있다. 불순물 도입 공정이 불필요하기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 트랜지스터의 미세화가 용이해진다.
또한, 하부 전극의 전위를 조절하는 것으로 인하여, 소스 영역 및 드레인 영역의 저항값을 변화시킬 수 있다.
본 발명의 일양태는 기판 위에 하부 전극이 형성되고, 하부 전극 위에 절연층을 통하여 게이트 전극이 형성되고, 게이트 전극 위에 게이트 절연층이 형성되고, 게이트 절연층 위에 반도체층이 형성되고, 반도체층은 하부 전극과 대향하는 제 1 영역 및 제 2 영역과, 게이트 전극과 대향하는 제 3 영역을 가지고, 게이트 전극의 높이는 게이트 전극의 채널 길이의 방향의 단면에 있어서의 바닥변의 길이 이상인 것을 특징으로 하는 반도체 장치이다.
반도체층의 제 1 영역 또는 제 2 영역의 어느 한쪽이 소스 영역으로서 기능하고, 다른 한쪽이 드레인 영역으로서 기능한다. 또한, 반도체층의 제 3 영역에 채널이 형성된다.
채널 길이 방향의 단면에서의 게이트 전극의 높이를 바닥변의 길이로 나눈 값(애스펙트비)은 1 이상이 바람직하고, 2 이상이 더욱 바람직하다. 게이트 전극의 애스펙트비가 클수록 단채널 효과가 억제되어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한, 하부 전극을 적어도 제 1 전극과 제 2 전극으로 나누어 형성하고, 반도체층의 제 1 영역과 중첩하는 제 1 전극에 제 1 전위를 공급하고, 반도체층의 제 2 영역과 중첩하는 제 2 전극에 제 2 전위를 공급하여, 제 1 영역과 제 2 영역의 저항값을 상이하게 할 수 있다. 즉, 반도체층의 소스 영역과 드레인 영역의 저항값을 상이하게 할 수 있다.
본 발명의 일양태는 기판 위에, 제 1 전극과 제 2 전극이 형성되고, 제 1 전극 및 제 2 전극의 상층에 절연층을 통하여 게이트 전극이 형성되고, 게이트 전극 위에 게이트 절연층을 통하여 반도체층이 형성되고, 반도체층은 제 1 전극과 중첩하는 제 1 영역과, 제 2 전극과 중첩하는 제 2 영역과, 게이트 전극과 대향하는 제 3 영역을 가지고, 게이트 전극의 높이는 상기 게이트 전극의, 채널 길이 방향의 단면에 있어서의 바닥변의 길이 이상인 것을 특징으로 하는 반도체 장치이다.
또한, 제 1 전극 및 제 2 전극은 게이트 전극과 중첩하고 있지 않아도 좋다.
또한, 제 1 전극과 제 2 전극에 극성이 상이한 전위를 공급하고, 제 1 영역과 제 2 영역에 상이한 도전형을 부여할 수 있다. 즉, 하나의 반도체 소자를 트랜지스터, 다이오드, 광전 변환 소자 등으로 전환해 이용할 수 있다. 또한, 하나의 트랜지스터를, p형 트랜지스터 또는 n형 트랜지스터로 임의로 전환할 수 있다.
본 발명의 일양태에 의하면, 미세화가 용이한 반도체 장치를 제공할 수 있다.
본 발명의 일양태에 의하면, 미세화하여도 단채널 효과가 생기기 어려운 반도체 장치를 제공할 수 있다.
본 발명의 일양태에 의하면, 생산성이 좋은 반도체 장치를 제공할 수 있다.
본 발명의 일양태에 의하면, 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
본 발명의 일양태에 의하면, 소비전력이 적은 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 구성을 설명한 도면이다.
도 2는 반도체 장치의 제작 공정을 설명한 도면이다.
도 3은 반도체층의 제작 방법의 일례를 설명한 도면이다.
도 4는 반도체 장치의 구성을 설명한 도면이다.
도 5는 반도체 장치의 구성을 설명한 도면이다.
도 6은 반도체 장치의 구성을 설명한 도면이다.
도 7은 반도체 장치의 구성을 설명한 도면이다.
도 8은 반도체 장치의 구성을 설명한 도면이다.
도 9는 반도체 장치의 구성을 설명한 도면이다.
도 10은 CPU의 구체예를 나타낸 도면이다.
도 11은 전자기기의 일례를 설명한 도면이다.
이하에 개시되는 발명의 실시의 양태에 대해서, 도면을 참조하여 설명한다. 단, 이하에 개시되는 발명은 다수의 상이한 양태로 실시하는 것이 가능하고, 이하에 개시되는 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 나타낸 도면에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 교부하고, 그 반복 설명은 생략한다.
또한, 도면 등에서 나타낸 각 구성의 위치, 크기, 범위 등은 간단히 이해시키기 위하여, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 그렇기 때문에, 개시하는 발명은 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT：Thin Film Transistor)를 포함한다.
또한, 전압이란 두 점 사이에 있어서의 전위차를 말하며, 전위란 어떤 한 점에 있어서의 정전장 안에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 한 점에 있어서의 전위와 기준이 되는 전위(예를 들어 접지 전위)와의 전위차를, 단순히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 많이 사용된다. 그렇기 때문에, 본 명세서에서는 특히 지정하는 경우를 제외하고, 전위를 전압이라고 바꿔 읽어도 좋고, 전압을 전위라고 바꿔 읽어도 좋은 것으로 한다.
또한, 본 명세서 등에서의 「제 1」, 「제 2」, 「제 3」 등의 서수는, 구성요소의 혼동을 피하기 위해서 부여한 것이고, 수적으로 한정하는 것은 아니다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 그렇기 때문에, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 바꿔 쓸 수 있는 것으로 한다.
또한, 본 명세서 등에서 「위」나 「아래」의 용어는, 구성요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것이 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일양태인 트랜지스터의 구성 및 제작 방법에 대해서, 도 1 내지 도 3을 이용하여 설명한다.
도 1(A1)은, 트랜지스터(100)의 상면을 나타내고, 도 1(B1)은 도 1(A1)에서의 X1―X2로 나타낸 부위의 단면을 나타낸다. 또한, 도 1(A2)은, 트랜지스터 (100)의 상면을 나타내고, 도 1(B2)은 도 1(A2)에서의 X1―X2로 나타낸 부위의 단면을 나타낸다. 또한, 도 1(B1) 및 도 1(B2)은, 트랜지스터(100)의 채널 길이 방향의 단면도이다.
트랜지스터(100)는 기판(101) 위에 전극(102)이 형성된다. 또한, 전극(102) 위에 절연층(103)이 형성되고, 절연층(103) 위에 게이트 전극(104)이 형성된다. 게이트 전극(104)은 높이(두께)가, 채널 길이 방향의 단면에서의 바닥변의 길이보다 높은 형상을 가진다.
또한, 게이트 전극(104) 위에 게이트 절연층(105)이 형성되고, 게이트 절연층(105) 위에 섬 형상의 반도체층(106)이 형성된다. 또한, 섬 형상의 반도체층(106) 위에 절연층(108)이 형성되고, 절연층(108) 위에 절연층(109)이 형성된다. 또한, 절연층(109) 위에 소스 전극(111a) 및 드레인 전극(111b)이 형성되고, 절연층(108) 및 절연층(109)에 형성된 컨택트홀(110)을 통하여 섬 형상의 반도체층(106)에 전기적으로 접속된다. 또한, 소스 전극(111a) 및 드레인 전극(111b) 위에 절연층(112)이 형성된다. 또한, 컨택트홀(110)은 반도체층(106) 중의 소스 영역(107a)이 형성되는 영역 위와, 드레인 영역(107b)이 형성되는 영역 위에, 각각 형성된다.
전극(102)에 전위를 공급하고, 전극(102)과 중첩하는 섬 형상의 반도체층 (106)에 전계를 더함으로써, 섬 형상의 반도체층(106) 중에 캐리어를 생기게 한다. 도 1(A2) 및 도 1(B2)은 전극(102)에 섬 형상의 반도체층(106) 중에 캐리어를 생기게 하는 전위를 공급하고, 섬 형상의 반도체층(106) 중의 전극(102)과 중첩하는 영역에 소스 영역(107a) 및 드레인 영역(107b)이 형성된 상태를 나타낸다. 또한, 섬 형상의 반도체층(106) 중, 게이트 절연층(105)을 통하여 게이트 전극(104)과 대향하는 영역은, 전극(102)으로부터 생기는 전계가 게이트 전극(104)에서 차단되어 캐리어가 생기지 않는다. 그렇기 때문에, 섬 형상의 반도체층(106)의, 게이트 절연층(105)을 통하여 게이트 전극(104)과 대향하는 영역은 채널 형성 영역(107c)이 된다.
예를 들어, 섬 형상의 반도체층(106)을 진성(i형) 반도체 또는 실질적으로 진성인 반도체를 이용하여 형성하고, 전극(102)에 정(正)의 전위를 공급하면, 소스 영역(107a) 및 드레인 영역(107b)이 n형화 되어, 채널 형성 영역(107c)은 i형 또는 실질적으로 i형인 채로 된다. 또한, 전극(102)에 공급하는 전위의 크기에 의하여, 소스 영역(107a) 및 드레인 영역(107b)의 캐리어 농도를 변화시키는 것이 가능하다. 따라서, 전극(102)에 공급하는 전위의 크기에 의하여, 소스 영역(107a) 및 드레인 영역(107b)의 저항값을 제어하는 것이 가능해진다.
또한, 진성 반도체는, 이상적으로는, 불순물을 포함하지 않고 페르미 레벨이 금제대(禁制帶)의 거의 중앙에 위치하는 반도체이지만, 본 명세서에서는 도너가 되는 불순물 또는 억셉터가 되는 불순물을 첨가하고, 페르미 레벨이 금제대의 거의 중앙에 위치하도록 한 반도체도 포함한다.
또한, 섬 형상의 반도체층(106)의, 게이트 절연층(105)을 통해서 게이트 전극(104)과 대향하는 영역은 게이트 전극(104)이 실드로서 기능하고, 전극(102)의 전위(전계)에 영향을 받지 않는다. 즉, 자기 정합에 의하여 채널 형성 영역(107c)이 형성된다. 또한, 이온 주입법 등에 의한 불순물 도입 공정을 이용하지 않고 소스 영역(107a) 및 드레인 영역(107b)을 형성하는 것이 가능하기 때문에, 미세화가 가능하여, 생산성이 우수한 반도체 장치를 제작할 수 있다.
또한, 게이트 전극(104)을, 채널 길이 방향의 단면 형상에서, 높이가 바닥변의 길이 이상이 되는 형상으로 하고, 게이트 전극(104)을 덮어 섬 형상의 반도체층(106)을 형성함으로써, 트랜지스터의 점유 면적을 작게 하면서, 트랜지스터의 채널 길이를 단채널 효과가 생기기 어려운 길이로 할 수 있다. 구체적으로는, 바닥변의 길이가 50 nm이고, 높이가 50 nm인 게이트 전극(104)을 덮어 섬 형상의 반도체층(106)을 형성하면, 상면에서 본 채널 길이는 50 nm이지만, 실효적인 채널 길이는 100 nm 이상이 된다. 즉, 실효적인 채널 길이를, 상면에서 본 채널 길이(게이트 전극(104)의 채널 길이 방향의 단면 형상에서의 바닥변의 길이)의 2배 이상으로 할 수 있다. 게이트 전극(104)의 높이를 바닥변의 길이로 나눈 값(애스펙트비)은, 1 이상이 바람직하고, 2 이상이 더 바람직하다.
계속해서, 본 실시형태에 개시하는 트랜지스터(100)의 제작 방법의 일례에 대해서 도 2를 이용하여 설명한다.
우선, 기판(101) 위에 전극(102)을 형성한다. 기판(101)에 사용할 수 있는 기판에 큰 제한은 없지만, 유리 기판, 세라믹 기판, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 가지는 플라스틱 기판 등을 이용할 수 있다. 또한, 기판(101)에 스테인리스 스틸 합금 등의 금속 기판을 이용할 수도 있다. 기판(101)에 도전성 기판을 이용하는 경우는 기판(101)을 전극(102)으로서 이용함으로써, 전극(102)을 생략할 수 있다.
유리 기판으로는, 예를 들어, 바륨 붕규산 유리, 알루미노 붕규산 유리 혹은 알루미노 규산 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 그 밖에, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 기판(101)으로서, 가요성 기판(flexible substrate)을 사용해도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터를 직접 제작해도 좋고, 다른 제작 기판 위에 트랜지스터를 제작하고, 그 후 가요성 기판에 박리, 전치하여도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위하여, 제작 기판과 트랜지스터와의 사이에 박리층을 형성하면 좋다.
또한, 기판(101)과 전극(102)의 사이에, 하지층을 형성하여도 좋다. 하지층은 질화 알루미늄, 산화 알루미늄, 질화 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘 또는 산화 질화 실리콘으로부터 선택된 재료를, 단층으로 또는 적층하여 형성할 수 있고, 기판(101)으로부터의 불순물 원소의 확산을 방지하는 기능을 가진다. 또한, 본 명세서 중에서, 질화 산화란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이고, 산화 질화란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것을 나타낸다. 또한, 각 원소의 함유량은 예를 들어, 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 등을 이용해서 측정할 수 있다. 하지층은 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 이용할 수 있다.
또한, 하지층에 염소, 불소 등의 할로겐 원소를 포함함으로써, 기판(101)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. 하지층에 포함시킨 할로겐 원소의 농도는 SIMS(2차 이온 질량 분석계)를 이용한 분석에서 얻을 수 있는 농도 피크에서, 1×1015/cm3 이상 1×1020/cm3으로 하면 좋다.
다음으로, 스퍼터링법, 진공 증착법, 또는 도금법을 이용하여 전극(102)이 되는 도전층을 형성한다. 도전층은 필요에 의해 선택적으로 에칭해도 좋다. 도전층을 선택적으로 에칭하는 경우는, 도전층 위에 레지스트 마스크를 형성하고, 드라이 에칭법 또는 웨트 에칭법에 의하여, 도전층의 불필요한 부분을 제거하면 좋다. 도전층 위에 형성하는 레지스트 마스크는 인쇄법, 잉크젯법, 포토리소그래피법 등을 적절히 이용할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 원가를 저감할 수 있다.
또한, 특별한 설명이 없다면, 본 명세서에서 말하는 포토리소그래피 공정에는, 레지스트 마스크의 형성 공정과 도전층 또는 절연층의 에칭 공정과 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
전극(102)이 되는 도전층의 재료로서는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 금속 원소, 상기 금속 원소를 성분으로 하는 합금, 상기 금속 원소를 조합한 합금, 상기 금속 원소의 질화물 등을 이용해 형성할 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 중의 어느 하나 또는 복수로부터 선택된 금속 원소를 포함한 재료를 이용하여도 좋다.
또한, 전극(102)이 되는 도전층은, 단층 구조로 하여도, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함한 알루미늄을 이용한 단층 구조, 알루미늄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈 위에 텅스텐을 적층하는 2층 구조, Cu―Mg―Al 합금 위에 Cu를 적층하는 2층 구조, 티탄과 그 티탄 위에 알루미늄을 적층하고, 그 위에 티탄을 더 형성하는 3층 구조 등이 있다.
또한, 전극(102)이 되는 도전층은 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소를 포함한 재료의 적층 구조로 할 수도 있다.
다음으로, 전극(102) 위에 절연층(103)을 형성한다. 절연층(103)은 질화 알루미늄, 산화 알루미늄, 질화 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘 또는 산화 질화 실리콘으로부터 선택된 재료를, 단층으로 또는 적층하여 형성할 수 있다.
또한, 절연층(103)으로서, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)), 산화 하프늄, 산화 이트륨 등의 high―k 재료를 이용함으로써, 실질적인(예를 들면, 산화 실리콘 환산의) 절연층의 두께를 바꾸지 않은 채, 물리적인 절연층을 두껍게 함으로써, 이후 형성하는 게이트 전극(104)과 전극(102) 사이에 생기는 누출 전류(리크 전류)를 저감할 수 있다. 또한, high―k 재료와 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 및 산화 갈륨 중 어느 하나 이상과의 적층 구조로 할 수 있다. 절연층(103)의 두께는 10 nm 이상 300 nm 이하, 보다 바람직하게는 50 nm 이상 200 nm 이하로 하면 좋다.
절연층(103)은, 스퍼터링법, CVD법 등에 의하여 형성한다. 또한, 절연층(103)의 형성은 스퍼터링법이나 CVD법 등 외, μ파(波)(예를 들어, 주파수 2.45 GHz)를 이용한 고밀도 플라즈마 CVD법 등의 성막 방법을 적용할 수 있다.
또한, 절연층(103)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함한다)를 도입하여 절연층(103)을 산소 과잉인 상태로 하여도 좋다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법(plasma immersion ion implantation method), 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다. 예를 들어, 산소를 포함한 분위기 하에서 실시하는 플라즈마 처리를 행하는 경우는, 애싱 장치를 이용할 수 있다.
본 실시형태에서는 절연층(103)으로서, 스퍼터링법에 의하여 전극(102) 위에 산화 실리콘을 100 nm의 두께로 형성한다.
다음으로, 절연층(103) 위에 도전층을 형성하고, 포토리소그래피 공정에 의하여 도전층을 선택적으로 에칭 제거하고, 게이트 전극(104)(이것과 같은 층에서 형성되는 배선을 포함한다)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 원가를 저감할 수 있다. 또한, 채널 길이(L)가 짧고 미세한 트랜지스터를 제작할 때는, 패턴의 해상도를 향상시키기 위해서, 포토리소그래피의 광원으로서 i선(365 nm) 이하 파장의 짧은 광을 이용하는 것이 바람직하다.
게이트 전극(104)에 이용하는 도전층은, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 금속 원소, 상기 금속 원소를 성분으로 하는 합금, 상기 금속 원소를 조합한 합금, 상기 금속 원소의 질화물 등을 이용하여 형성할 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 중의 어느 하나 또는 복수로부터 선택된 금속 원소를 포함한 재료를 이용하여도 좋다.
또한, 게이트 전극(104)으로 이루어지는 도전층은 단층 구조로 하여도, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄을 이용한 단층 구조, 알루미늄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈 위에 텅스텐을 적층하는 2층 구조, Cu―Mg―Al 합금 위에 Cu를 적층하는 2층 구조, 티탄과 그 티탄 위에 알루미늄을 적층하여, 한층 더 그 위에 티탄을 형성하는 3층 구조 등이 있다.
또한, 게이트 전극(104)으로 이루어지는 도전층은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소를 포함하는 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극(104)으로 이루어지는 도전층에, 질소를 포함하는 인듐 갈륨 아연 산화물이나, 질소를 포함한 인듐 주석 산화물이나, 질소를 포함하는 인듐 갈륨 산화물이나, 질소를 포함하는 인듐 아연 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함한 인듐 산화물이나, 금속 질화물(InN, ZnN 등)을 이용하여도 좋다.
이러한 재료는 5 eV 이상의 일 함수를 가지고, 게이트 절연층(105)을 통하여 이후 형성하는 반도체층(106)과 대향시킴으로써, 트랜지스터의 전기 특성의 스레시홀드 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 n형 트랜지스터를 실현할 수 있다.
또한, 예를 들어, 반도체층(106)에 질소를 포함한 인듐 갈륨 아연 산화물을 이용하는 경우, 적어도 반도체층(106)보다 높은 질소 농도, 구체적으로는 질소 농도가 7 원자% 이상의 인듐 갈륨 아연 산화물을 이용하면 좋다.
또한, 게이트 전극(104)으로 이루어지는 도전층은, 상기 5 eV 이상의 일 함수를 가지는 재료, 상기 투광성을 가지는 도전성 재료, 또는 상기 금속 원소를 포함하는 재료를 적절하게 조합한 적층 구조로 할 수도 있다.
게이트 전극(104)으로 이루어지는 도전층의 에칭은, 드라이 에칭법이나 웨트 에칭법이라도 좋고, 양쪽 모두를 이용해도 괜찮다. 드라이 에칭법으로 행하는 경우의 에칭 가스로는, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4) 혹은 사염화 탄소(CCl4) 등을 대표로 하는 염소계 가스, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3) 혹은 트리플루오로메탄(CHF3) 등을 대표로 하는 불소계 가스, 브롬화수소(HBr) 또는 산소를 적절히 이용할 수 있다. 또한, 이용하는 에칭용 가스에 불활성 기체를 첨가해도 좋다. 또한, 드라이 에칭으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다.
본 실시형태에서는, 게이트 전극(104)으로 이루어지는 도전층으로서 두께 100 nm의 텅스텐을 형성하고, 포토리소그래피 공정에 의하여 애스펙트비 2(채널 길이 방향의 단면에서의 바닥변의 길이가 50 nm)의 게이트 전극(104)을 형성한다(도 2(A) 참조).
또한, 게이트 전극(104)의 측면 형상을, 순테이퍼로 하는 것이 바람직하다. 순테이퍼란 단면에 있어서, 하지가 되는 층에 다른 층이 두께를 늘려 접하는 구성을 말한다. 테이퍼각이란 테이퍼 형상을 가지는 층(예를 들어, 게이트 전극 104))을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때에, 해당 층의 측면과 저면이 이루는 경사각을 나타낸다. 테이퍼각이 90° 미만인 경우를 순테이퍼라고 하고, 테이퍼각이 90° 이상인 경우를 역 테이퍼라고 한다. 층의 단부를 순테이퍼 형상으로 함으로써, 그 위에 형성하는 층이 중단되어 버리는 현상(절단)을 막고, 피복성을 향상시킬 수 있다.
다음으로, 게이트 전극(104) 위에 게이트 절연층(105)을 형성한다. 게이트 절연층(105)은 절연층(103)과 같은 재료 및 방법으로 형성할 수 있다. 게이트 절연층(105)의 두께는 1 nm 이상 300 nm 이하, 더욱 바람직하게는 100 nm 이하로 하는 것이 좋다. 또한, 이 후 형성하는 반도체층(106)에 산화물 반도체를 이용하는 경우는 게이트 절연층(105)에, 가열에 의하여 산소 방출되는 재료를 이용하는 것이 바람직하다. 「가열에 의해 산소 방출된다」라는 것은, TDS(Thermal Desorption Spectroscopy：승온(昇溫) 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
또한, 게이트 절연층(105)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 것을 포함한다)를 도입하여 게이트 절연층(105)을 산소 과잉인 상태로 하여도 좋다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다. 예를 들어, 산소를 포함한 분위기 하에서 행하는 플라즈마 처리를 행하는 경우는, 애싱 장치를 이용할 수 있다.
본 실시형태에서는 게이트 절연층(105)으로서, 게이트 전극(104) 위에 산화 실리콘을 50 nm의 두께로 형성한다.
다음으로, 게이트 절연층(105) 위에 반도체막을 형성하고, 포토리소그래피 공정에 의하여 섬 형상의 반도체층(106)을 형성한다. 섬 형상의 반도체층(106)을 형성하기 위한 반도체막으로서는, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 이용할 수 있다. 또한, 반도체막의 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 들 수 있다. 상기 반도체막은 스퍼터링법, CVD법에 의해 형성할 수 있다.
또한, 반도체층(106)을 형성하기 위한 반도체막에 산화물 반도체를 이용할 수도 있다. 산화물 반도체는, 에너지 갭이 3.0 eV 이상으로 크고, 또한, 산화물 반도체를 적절한 조건으로 가공하여 얻어지는 트랜지스터에 대해서는, 오프 전류를 사용할 때의 온도 조건하(예를 들어, 25℃)에서, 100 zA(1×10-19 A) 이하, 혹은 10 zA(1×10-20 A) 이하, 또는 1 zA(1×10-21 A) 이하로 할 수 있다. 그렇기 때문에, 소비 전력이 적은 반도체 장치를 실현할 수 있다.
산화물 반도체막은 스퍼터링법에 의하여 형성할 수 있다. 반도체막에 산화물 반도체를 이용하는 경우는 산화물 반도체에 수소, 수산기 및 수분이 가능한 포함되지 않게 하기 위해서, 산화물 반도체의 성막의 전(前)처리로서 스퍼터링 장치의 예비 가열실에서, 게이트 전극(104) 및 게이트 절연층(105)이 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 또한, 이 예비 가열은 게이트 절연층(105)의 형성 전에, 게이트 전극(104)까지 형성한 기판(101)에도 마찬가지로 행하여도 좋다.
또한, 산화물 반도체로서 비정질 산화물 반도체를 이용해도 좋지만, 결정성 산화물 반도체를 이용하는 것이 바람직하다. 반도체층(106)에 결정성 산화물 반도체를 이용함으로써, 가시광이나 적외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 억제하여, 신뢰성이 높은 반도체 장치로 할 수 있다. 또한, 이 결정성 산화물 반도체는 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor； CAAC―OS라고도 부른다)이다.
여기서, 도 3에 c축 배향을 가진 결정성 산화물 반도체를 얻는 방법에 대해서 3개를 예시한다. 첫째는, 성막 온도를 400℃ 이상 450℃ 이하로 하여 산화물 반도체의 성막을 행하고, 도 3(A)에서 나타낸 화살표 방향으로 c축 배향시키는 방법이다. 둘째는, 막 두께를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 도 3(B)에서 나타낸 화살표 방향으로 c축 배향시키는 방법이다. 셋째는, 1층째의 막 두께를 얇게 성막한 후, 200℃ 이상 700 ℃ 이하의 가열 처리를 행하고, 2층째의 성막을 행하고, 도 3(C)에 나타내는 화살표 방향으로 c축 배향시키는 방법이다.
도 3(A), 도 3(B), 및 도 3(C)에 나타낸 바와 같이, 어느 방법이어도, 산화물 반도체층(144)의 표면의 요철에 대해 수직인 방향으로 결정 성장을 하여, c축 배향한 결정성 산화물 반도체를 얻을 수 있다.
산화물 반도체로서는, 아연을 포함한 금속 산화물 반도체를 이용할 수 있다. 또한, 사원계 금속의 산화물인 In―Sn―Ga―Zn계 산화물 반도체나, 삼원계 금속의 산화물인 In―Ga―Zn계 산화물 반도체, In―Sn―Zn계 산화물 반도체, In―Al―Zn계 산화물 반도체, Sn―Ga―Zn계 산화물 반도체, Al―Ga―Zn계 산화물 반도체, Sn―Al―Zn계 산화물 반도체나, 이원계 금속의 산화물인 In―Zn계 산화물 반도체, Sn―Zn계 산화물 반도체, Al―Zn계 산화물 반도체, Zn―Mg계 산화물 반도체, Sn―Mg계 산화물 반도체, In―Mg계 산화물 반도체나, In―Ga계의 재료, In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 이용할 수 있다. 또, 상기 산화물 반도체에 SiO2를 포함시켜도 괜찮다. 산화물 반도체는, 적어도 In, Ga, Sn 및 Zn로부터 선택된 일종 이상의 원소를 함유한다.
여기에서, 예를 들어, In―Ga―Zn계 산화물 반도체라는 것은, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물 반도체라는 의미이고, 그 조성비는 묻지 않는다. 또한, In과 Ga과 Zn 이외의 원소를 포함해도 좋다. 이때, 산화물 반도체의 화학량론비에 대하여, O를 과잉으로 하면 바람직하다. O를 과잉으로 함으로써 산화물 반도체의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체는 화학식 InMO3(ZnO) m(m＞0)으로 표기되는 박막을 이용할 수 있다. 여기에서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In―Zn계 산화물 반도체를 이용하는 경우, 원자수비로, In/Zn＝0.5~50, 바람직하게는 In/Zn＝1~20, 더욱 바람직하지는 In/Zn＝1.5~15로 한다. Zn의 원자수비를 바람직한 전기 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기에서, 화합물의 원자수비가 In：Zn：O＝X：Y：Z 때, Z＞1.5X＋Y로 한다.
본 실시형태에서는 반도체막으로서 산화물 반도체를 In―Ga―Zn계 산화물 타겟을 이용하여 스퍼터링법에 의해 30 nm의 두께로 형성한다. 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법에 의하여 형성할 수 있다.
여기에서, 산화물 반도체막을 형성하는 스퍼터링 장치에 대하여, 이하에 상세하게 설명한다.
산화물 반도체를 형성하는 성막실은 리크 레이트를 1×10-10 Pa·m3/초 이하로 하는 것이 바람직하고, 그것에 의한 스퍼터링법에 의하여 성막할 때, 막 중에의 불순물의 혼입을 저감할 수 있다.
리크 레이트를 낮게 하려면, 외부 리크 뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크란, 미소한 구멍이나 씰 불량 등에 의해서 진공계의 밖으로부터 기체가 유입하는 것이다. 내부 리크란, 진공계 내의 밸브 등의 칸막이로부터의 누출이나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 1×10―10 Pa·m3/초 이하로 하기 위해서는 외부 리크 및 내부 리크의 양면에서 대책을 세울 필요가 있다.
외부 리크를 줄이려면, 성막실의 개폐 부분은 메탈 개스킷(metal gasket)으로 씰하면 좋다. 메탈 개스킷은, 불화철, 산화 알루미늄, 또는 산화 크롬에 의해서 피복된 금속재료를 이용하면 바람직하다. 메탈 개스킷은 O링과 비교해서 밀착성이 높고, 외부 리크를 저감할 수 있다. 또, 불화철, 산화 알루미늄, 산화 크롬 등의 부동태에 의해서 피복 된 금속재료를 이용함으로써, 메탈 개스킷으로부터 생기는 수소를 포함한 방출 가스가 억제되어, 내부 리크도 저감할 수 있다.
성막실의 내벽을 구성하는 부재로서, 수소를 포함한 방출 가스가 적은 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 상기 재료를 철, 크롬 및 니켈 등을 포함한 합금 재료에 피복하여 이용해도 좋다. 철, 크롬 및 니켈 등을 포함한 합금재료는 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기에서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의해서 저감해두면, 방출 가스를 저감할 수 있다. 혹은, 상기 성막 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복하여도 좋다.
또한, 스퍼터 가스를 성막실에 도입하기 직전에, 스퍼터 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기로부터 성막실까지의 배관의 길이를 5 m 이하, 바람직하게는 1 m 이하로 한다. 배관의 길이를 5 m 이하 또는 1 m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다.
성막실의 배기는 드라이 펌프 등의 러프 진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 좋다. 또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 그래서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프 등의 흡착형의 진공 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(더욱 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
성막실의 내측에 존재하는 흡착물은 내벽에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그렇기 때문에, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 이용하여 성막실에 존재하는 흡착물을 가능한 한 탈리시키고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진시키기 위해서, 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 행하면 좋다. 이때, 불활성 가스를 첨가하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
스퍼터링법에서, 플라즈마를 발생시키기 위한 전원 장치는 RF전원 장치, AC전원 장치, DC전원 장치 등을 적절히 이용할 수 있다.
산화물 반도체를 스퍼터링법으로 제작하기 위한 타겟은 예를 들어, In, Ga 및 Zn를 포함한 금속 산화물을, In2O3：Ga2O3：ZnO＝1：1：1［mol수비］의 조성비로 가지는 타겟을 이용할 수 있다. 또, In2O3：Ga2O3：ZnO＝1：1：2［mol수비］의 조성비를 가지는 타겟, 또는 In2O3：Ga2O3：ZnO＝1：1：4［mol수비］의 조성비를 가지는 타겟, In2O3：Ga2O3：ZnO＝2：1：8［mol수비］의 조성비를 가지는 타겟을 이용할 수도 있다.
또한, 금속 산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타겟을 이용하는 것에 의하여, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 스퍼터링 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다. 예를 들어, 스퍼터 가스로서 아르곤을 이용하는 경우는, 순도 9 N, 노점 ―121℃, 함유 H2O량 0.1 ppb 이하, 함유 H2량 0.5 ppb 이하가 바람직하고, 산소를 이용하는 경우는, 순도 8 N, 노점 ―112℃, 함유 H2O량 1 ppb 이하, 함유 H2량 1 ppb 이하가 바람직하다.
산화물 반도체의 성막은 감압 상태에 보유된 성막실 내에 기판을 보유하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 300℃ 이상 500℃ 이하로 하여 행한다.
기판을 가열하면서 성막함으로써, 성막한 산화물 반도체에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 산화물 반도체막을 형성한다.
또한, 산화물 반도체 중의 Na이나 Li 등의 알칼리 금속의 농도는, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하면 좋다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 전력 0.5 kW, 스퍼터 가스로서 산소(산소 유량 비율 100%)를 이용하는 조건이 적용된다. 또한, 펄스 직류 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 한다)을 경감할 수 있고, 막 두께 분포도 균일이 되기 때문에 바람직하다.
또한 상기 스퍼터링 장치를 이용하여도, 산화물 반도체막은 적지 않게 질소를 포함하여 형성되는 경우가 있다. 예를 들어, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 산화물 반도체막 중의 질소 농도가, 5×1018atoms/cm3 미만으로 포함되는 경우가 있다.
또한, 게이트 절연층(105)의 형성과 섬 형상의 반도체층(106)이 되는 산화물 반도체막의 형성은, 도중에 대기에 접하지 않고 연속하여 행하는 것이 바람직하다. 대기에 접하지 않고 연속하여 행함으로써, 게이트 절연층(105)으로 산화물 반도체막의 계면에, 물, 수소, 하이드로 카본 등의 불순물이 부착하는 것을 막을 수 있다.
다음으로, 제 1 가열 처리를 행한다. 이 제 1 가열 처리에 의해서 산화물 반도체막 중의 과잉인 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하고, 산화물 반도체막을 고순도화할 수 있다.
제 1 가열 처리는 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(Cavity Ring-Down laser Spectroscopy) 방식의 노점 온도계를 이용하여 측정했을 경우의 수분량이 20 ppm(노점 환산으로 ―55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기) 분위기 하에서, 250℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만의 온도로 행한다. 예를 들어, 가열 처리 장치의 하나인 전기로(電氣爐)에 기판을 도입하고, 산화물 반도체막에 대해서 질소 분위기 하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해서, 피처리물을 가열하는 장치를 설치하여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프(Metal halide lamp), 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온 가스를 이용하여 가열 처리를 행하는 장치이다. 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 마찬가지의 가열 처리에 의해서 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들어, 제 1 가열 처리로서 650℃ 이상 700℃ 이하의 고온에 가열한 불활성 가스 중에 기판을 이동시켜 넣고 몇 분간 가열한 후, 기판을 이동시켜 고온에 가열한 불활성 가스 중에서 내는 GRTA를 행하여도 좋다.
가열 처리를, 질소 또는 희가스 등의 불활성 가스, 산소, 초건조 에어 가스 분위기 하에서 행하는 경우는, 이러한 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6 N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 한다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함한다)를 도입해 산화물 반도체막중에 산소를 공급하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함한 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)는, 그 후, 산화물 반도체에 산소를 공급하고, 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성)의 산화물 반도체 또는 i형에 한없이 가까운(실질적으로 i형화 한) 산화물 반도체로 할 수 있다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮은 특성을 가진다. 구체적으로는 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상기 산화물 반도체층 중의 수소 농도는, 2차 이온 질량분석법(SIMS)으로 측정되는 것이다.
다음으로, 산화물 반도체막을 포토리소그래피 공정에 의하여 선택적으로 에칭 제거하고, 섬 형상의 반도체층(106)을 형성한다(도 2(B) 참조). 또, 섬 형상의 반도체층(106)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 원가를 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭이나 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO―07N(칸토 가가큐사(Kanto Chemical Co., Inc.) 제조)를 이용하여도 좋다. 다음으로, 섬 형상의 반도체층(106) 위에, 절연층(108)을 형성한다. 절연층(108)은 게이트 절연층(105)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 섬 형상의 반도체층(106)에 산화물 반도체를 이용하는 경우, 절연층(108)으로서 또는, 절연층(108)으로 적층하고, 산화물 반도체와 동종 성분을 포함한 금속 산화물층을 형성하여도 좋다.
본 실시형태에서는 절연층(108)으로서 막 두께 100 nm의 산화 실리콘을 스퍼터링법을 이용하여 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다. 또한, 타겟에는 산화 실리콘 또는 실리콘을 이용할 수 있다. 예를 들어, 실리콘을 타겟으로 이용하고, 산소를 포함한 분위기 하에서 스퍼터링법에 따르는 성막을 행하면 산화 실리콘을 형성할 수 있다.
또한, 섬 형상의 반도체층(106)에 산화물 반도체를 이용했을 경우, 절연층(108) 형성 후에, 감압 분위기 하, 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어 250℃ 이상 550℃ 이하)를 행하여도 좋다. 예를 들어, 질소 분위기 하에서 450℃, 1시간의 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리를 행하면, 산화물 반도체층이 절연층(108)으로 접한 상태로 승온된다. 또한, 상기 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다.
섬 형상의 반도체층(106)에 산화물 반도체를 이용했을 경우, 섬 형상의 반도체층(106)과 산소를 포함한 절연층(108)을 접한 상태로 열처리를 행하면, 산소를 포함한 절연층(108)으로부터 섬 형상의 반도체층(106)에 산소를 공급할 수 있다. 산화물 반도체 중에 산소가 공급됨으로써, 탈수화 또는 탈수소화에 의해 생긴 산화물 반도체 중의 산소 결손을 보충하고, 산화물 반도체를 i형(진성)화할 수 있다.
다음으로, 절연층(108) 위에 절연층(109)을 형성한다. 절연층(109)은, 표면 요철을 저감하기 위한 평탄화 절연층으로서 기능하는 절연층이 바람직하다. 절연층(109)로서는, 예를 들어 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지(benzocyclobutene-based resin), 폴리아미드, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료를 이용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low―k 재료), 실록산계 수지, PSG(Phosphoilicate Glass: 인 유리), BPSG(Borophosphosilicate Glass: 인 붕소 유리) 등의 단층, 또는 적층을 이용할 수 있다(도 2(C) 참조).
또한, 절연층(109) 형성 후에 CMP 처리를 행하여, 절연층(109)의 표면 요철을 경감시켜도 좋다. 여기에서, CMP 처리란, 피가공물의 표면을 화학적·기계적인 복합 작용에 의하여 평탄화하는 방법이다. 보다 구체적으로는, 연마 스테이지 위에 연마포를 붙이고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시키고, 피가공물의 표면을 슬러리와 피가공물 표면 사이에서의 화학반응과, 연마포와 피가공물의 기계적 연마 작용에 의하여, 피가공물의 표면을 연마하는 방법이다.
상기 CMP 처리에 의해서, 절연층(109)의 표면의 제곱 평균 평방근(RMS) 조도를 1 nm 이하(바람직하게는 0.5 nm 이하)로 할 수 있다. CMP 처리를 행함으로써, 후에 전극 또는 배선 등이 형성되는 표면의 평탄성을 향상시켜, 반도체 장치의 고집적화를 용이하게 하고, 신뢰성을 향상시킬 수 있다.
또한, CMP 처리는, 1회만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는, 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합하는 것에 의해서, 절연층(109)의 표면의 평탄성을 더욱 향상시킬 수 있다.
다음으로, 절연층(108) 및 절연층(109)의 일부를 포토리소그래피 공정에 의해 선택적으로 에칭하고 컨택트홀(110)을 형성하고, 섬 형상의 반도체층(106)의 일부를 노출시킨다. 절연층(108) 및 절연층(109)의 에칭은 드라이 에칭법이나 웨트 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다.
다음으로, 절연층(103) 위에 도전층을 형성하고, 포토리소그래피 공정에 의하여 도전층을 선택적으로 에칭 제거하여, 소스 전극(111a) 및 드레인 전극(111 b)(이것과 같은 층에서 형성되는 배선을 포함한다)을 형성한다(도 2(D) 참조). 소스 전극(111a) 및 드레인 전극(111b)의 형성은, 게이트 전극(104)과 같은 재료 및 방법에 의해 행할 수 있다. 이상의 공정에 의해, 트랜지스터(100)를 형성할 수 있다.
또한, 소스 전극(111a) 및 드레인 전극(111b) 위에, 절연층(112)을 더 형성하여도 좋다. 예를 들어, 플라즈마 CVD법이나 스퍼터링법 등을 이용해 질화 실리콘층을 형성한다. 절연층(112)에는, 수분이나, 수소이온이나, OH-등의 불순물을 거의 포함하지 않고, 또한 이러한 외부로부터의 침입을 막을 수 있는 무기 절연물인 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄 등을 이용하면 좋다. 본 실시형태에서는 절연층(112)에 질화 실리콘을 이용한다(도 2(D) 참조).
트랜지스터(100)의 형성 후, 대기 중에서 100℃이상 200℃이하, 1시간 이상 30시간 이하로의 가열 처리를 더 행하여도 좋다. 이 가열 처리는 일정한 가열 온도를 보유하고 가열하여도 좋고, 실온으로부터 가열 온도로의 승온과 가열 온도로부터 실온까지의 강온을 1 사이클로 하는 처리를 복수회 반복하여 행하여도 좋다.
본 실시형태에 의하면, 트랜지스터의 점유 면적이 작아도 단채널 효과가 생기기 어렵고 신뢰성 높은 반도체 장치를 제작할 수 있다. 또한, 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터(100)와 일부 상이한 구성을 가지는 트랜지스터(150)에 대해서, 도 4를 이용해서 설명한다.
도 4(A)는 트랜지스터(150)의 상면을 나타내고 있고, 도 4(B) 및 도 4(C)는 도 4(A)에서의 Y1―Y2로 나타낸 부위의 단면을 나타내고 있다. 또한, 4(B) 및 도 4(C)는 트랜지스터(150)의 채널 길이 방향의 단면도이다.
본 실시형태에서 나타내는 트랜지스터(150)는, 실시형태 1에 설명한 트랜지스터(100)와 게이트 절연층의 구성이 상이하다. 반도체 소자의 미세화가 진행되면, 스케일링 법칙(scaling law)에 따라 게이트 절연층의 박막화가 요구된다. 게이트 절연층의 박막화가 진행되면, 핀홀 등의 결함에 의한 리크 전류의 증대나, 절연 내압의 저하 등이 문제가 된다. 그래서, 트랜지스터(150)의 게이트 절연층을 양극 산화법에 의하여 형성한다.
도 4(B)는 게이트 전극(104) 위에 양극 산화법에 의하여 산화층(115)을 형성하고, 산화층(115)을 통해서 반도체층(106)을 형성하는 트랜지스터(150)의 단면 구성을 나타낸다. 산화층(115)은 게이트 절연층으로서 기능 한다. 산화층(115)은, 양극 산화 가능한 재료에 의하여 형성되고, 전해 용액 중에서 게이트 전극(104)의 표면을 산화시키는 것에 의하여 형성할 수 있다. 양극 산화 가능한 재료의 일례로는, 알루미늄, 탄탈, 티탄 등을 들 수 있다. 예를 들어, 게이트 전극(104)로서 알루미늄을 이용해 양극 산화법을 행하면, 산화층(115)으로서 산화 알루미늄을 형성할 수 있다.
산화층(115)은 양극 산화의 조건에 의하여, 막질(치밀한 산화층, 다공질의 산화층 등)을 변화시켜 형성할 수 있다. 본 실시형태에서는 산화층(115)을 게이트 절연층으로서 이용하기 위해서, 게이트 전극(104) 위에 치밀한 산화층을 형성한다.
예를 들어, 전해 용액으로서 3%의 주석산의 에틸렌글리콜 용액을 암모니아수로 중화하여, PH＝6.8에서 7.2 정도로 조정한 것을 사용한다. 이 전해 용액 중에서, 백금을 음극, 게이트 전극(104)을 양극으로 하여, 화성 전류 5~6 mA/cm2, 화성 전압 10 V로 하여 양 전극 사이에 전류를 흘림으로써, 게이트 전극(104)의 표면에 치밀하고 강고한 막질의 산화층을 형성할 수 있다.
이 양극 산화막의 막 두께는, 화성 전압의 크기에 의해 제어할 수 있다. 화성 전압 1 V 당 0.1 nm에서 1.5 nm의 두께의 양극 산화막을 형성할 수 있다. 양극 산화법은 원리적으로 핀홀이 생기기 어렵고, 시료 표면에 의도하지 않은 부착물 등이 존재하여도, 부착물과 게이트 전극(104) 사이에 전해 용액이 안으로 들어가 산화되기 때문에, 매우 균일한 피막을 형성할 수 있다.
게이트 전극(104)으로서 탄탈을 이용하여 양극 산화법을 행하면, 산화층(115)으로서 산화 탄탈을 형성할 수 있다. 또한, 게이트 전극(104)로서 티탄을 이용하여 양극 산화법을 실시하면, 산화층(115)으로서 산화 티탄을 형성할 수 있다. 이와 같이, 산화층(115)에는, 게이트 전극(104)의 구성 원소가 함유되게 된다.
또한, 도 4(C)에서 나타낸 바와 같이, 산화층(115)을 형성하고, 산화층(115) 위에 게이트 절연층(105)을 형성하여도 좋다.
게이트 전극(104) 위에 양극 산화법에 의해서 산화층(115)을 형성하고, 산화층(115)을 게이트 절연층으로서 이용함으로써, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한, 양극 산화법에 의하여, 전극(102)의 표면에 산화층을 형성하여도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 명세서에서 개시하는 트랜지스터를 이용한 반도체 장치의 일례로서, 기억장치의 구성예에 대해서 도 5 및 도 6을 이용하여 설명한다.
도 5(A)는 기억장치가 가지는 메모리 셀(210)의 상면을 나타내고 있고, 도 5(B)는 도 5(A)에서의 Z1―Z2로 나타낸 부위의 단면을 나타낸다. 또한, 도 5(C)는 메모리 셀(210)의 등가 회로도이다. 또한, 도 5(D)는, 메모리 셀(210)을 복수 가지는 기억장치의 개념도이다. 본 실시형태에서 나타낸 메모리 셀(210)은 이른바 DRAM(Dynamic Random Access Memory)에 상당하는 구성을 가진다.
메모리 셀(210)은 트랜지스터(201)와 용량 소자(202)를 가진다. 트랜지스터(201)은 상기 실시형태에 설명한 트랜지스터를 적용할 수 있다. 트랜지스터(201)의 소스 영역(107a) 및 드레인 영역(107b)은 전극(102)에 전위를 공급함으로써 형성된다. 용량 소자(202)는 드레인 영역(107b)과 전극(102)을 전극으로 하고, 절연층(103) 및 게이트 절연층(105)을 유전체층으로 하여 형성된다. 전극(102)은 메모리 셀(210)의 전면에 형성되어 있기 때문에, 드레인 영역(107b)의 면적을 조정함으로써, 용량 소자(202)의 용량값을 결정할 수 있다. 또한, 전극(102)을 용량 소자(202)의 한쪽의 전극으로서 이용할 수 있기 때문에, 새롭게 용량 소자용의 전극을 설치할 필요가 없고, 메모리 셀(210)의 미세화에 용이하다.
도 5(C)에서, 트랜지스터(201)의 소스 또는 드레인의 한쪽은 비트선(BL)에 전기적으로 접속되고, 트랜지스터(201)의 게이트는 워드선(WL)에 전기적으로 접속되고, 트랜지스터(201)의 소스 또는 드레인의 다른 한쪽은 용량 소자(202)의 한쪽의 전극에 전기적으로 접속되고, 용량 소자(202)의 다른 한쪽의 전극은 공통 전극에 전기적으로 접속되어 있다.
트랜지스터(200)는, 미세화하여도 단채널 효과가 생기기 어려운 구성을 가지는 트랜지스터이기 때문에, 용량 소자(202)에 축적된 전하를 장시간에 걸쳐서 보유하는 것이 가능하다. 또한, 트랜지스터(200)의 반도체층(106)(소스 영역(107a), 드레인 영역(107b) 및 채널 형성 영역(107c)을 포함하는 층)에 산화물 반도체를 이용하면, 트랜지스터(200)의 오프 전류를 극히 작게 하는 것이 가능하게 된다. 그렇기 때문에, 용량 소자(202)에 축적된 전하를 더욱 장시간 보유하는 것이 가능하여진다.
다음으로, 메모리 셀(210)의, 정보의 기입 및 보유에 대하여 설명한다. 우선, 워드선(WL)의 전위를, 트랜지스터(201)가 온(ON) 상태가 되는 전위로 하여, 트랜지스터(201)를 온 상태로 한다. 이것에 의해서, 비트선(BL)의 전위가 용량 소자(202)의 한쪽 전극에 부여된다(기입). 그 후, 워드선(WL)의 전위를, 트랜지스터(201)가 오프(OFF) 상태가 되는 전위로 하여, 트랜지스터(201)를 오프 상태로 함으로써, 용량 소자(202)의 한쪽의 전극의 전위가 보관 유지된다(보관 유지).
다음으로, 정보의 판독에 대해서 설명한다. 트랜지스터(201)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(202)가 도통하고, 비트선(BL)과 용량 소자(202) 사이에서 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화한다. 비트선(BL)의 전위의 변화량은, 용량 소자(202)의 한쪽의 전극의 전위(혹은 용량 소자(202)에 축적된 전하)에 의해서, 상이한 값을 취한다.
예를 들어, 용량 소자(202)의 한쪽 전극의 전위를 V, 용량 소자(202)의 용량을 C, 비트선(BL)이 가지는 용량 성분(이하, 비트선 용량이라고도 칭한다)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트선(BL)의 전위는, (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀(210) 상태로서, 용량 소자(202)의 한쪽 전극의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1를 보유하고 있는 경우의 비트선(BL)의 전위(＝(CB×VB0＋C×V1)/(CB＋C))는, 전위 V0를 보유하고 있는 경우의 비트선(BL)의 전위(＝(CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다. 또한, 정보를 판독하면, 용량 소자(202)에 보유된 전하가 감소하기 때문에, 판독 종료 후에, 재차 정보의 기입을 행한다.
이와 같이, 도 5에서 나타낸 반도체 장치는, 미세화하여도 단채널 효과가 생기기 어려운 트랜지스터(201)를 가지기 때문에, 미세화하여도 오프 전류의 증가가 억제되고, 용량 소자(202)에 축적된 전하를 장시간에 걸쳐서 보유하는 것이 가능하다. 또한, 반도체 장치의 제작시에 불순물 도입 공정이 불필요하기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 트랜지스터(201)의 반도체층(106)에 산화물 반도체를 이용하면, 트랜지스터(201)의 오프 전류를 극히 작게 하는 것이 가능해진다. 이때문에, 용량 소자(202)에 축적된 전하를 더욱 장시간 보유하는 것이 가능해진다. 즉, 리프레쉬 동작이 필요하지 않게 되거나, 또는, 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기에 걸쳐서 기억 내용을 보유하는 것이 가능하다.
다음으로, 도 5(D)에서 나타낸 반도체 장치에 대해서 설명한다. 도 5(D)에서 나타낸 기억장치는 상부에 메모리 셀(210)을 복수로 가지는 메모리 셀 어레이(220)를 가지고, 하부에 메모리 셀 어레이(220)를 동작시키기 위해서 필요한 구동 회로(230)를 가진다.
도 5(D)에서 나타낸 구성으로 함으로써, 구동 회로(230)를 메모리 셀 어레이(220)의 바로 아래에 설치할 수 있기 때문에, 반도체 장치의 소형화를 도모할 수 있다.
또한, 본 명세서에서 개시하는 트랜지스터를 이용하여, SRAM(Static Random Access Memory)에 상당하는 메모리 셀을 구성하는 것도 가능하다.
도 6에, SRAM에 상당하는 구성의 반도체 장치의 일례를 나타낸다. 도 6에 나타내는 메모리 셀 어레이(1140)는, 복수의 메모리 셀(1150)이 매트릭스 상으로 배열된 구성으로 할 수 있다. 또한, 메모리 셀 어레이(1140)는 제 1 배선(w워드선(WL)), 제 2 배선(비트선(BL)) 및 제 3 배선(반전 비트선(/BL))을 각각 복수개를 가진다.
메모리 셀(1150)은, 제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 3 트랜지스터(1153), 제 4 트랜지스터(1154), 제 5 트랜지스터(1155) 및 제 6 트랜지스터(1156)를 가지고 있다. 제 1 트랜지스터(1151)와 제 2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154) 중에, 한쪽은 n형 트랜지스터(여기에서는, 제 4 트랜지스터(1154))이며, 다른 한쪽은 p형 트랜지스터(여기에서는, 제 3 트랜지스터(1153))이다. 즉, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154)에 의해서 CMOS 회로가 구성되어 있다. 마찬가지로, 제 5 트랜지스터(1155)와 제 6 트랜지스터(1156)에 의해서 CMOS 회로가 구성되어 있다.
제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 4 트랜지스터(1154), 제 6 트랜지스터(1156)는 n채널형의 트랜지스터이고, 제 3 트랜지스터(1153)와 제 5 트랜지스터(1155)는 p채널형의 트랜지스터이다. 또한, 본 명세서에서 개시한 트랜지스터를 이용한 CMOS 회로의 구성예에 대해서는, 다른 실시형태에 상세하게 설명한다.
본 실시형태는, 상기 실시형태와 적절히 조합해 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 3에서 설명한 메모리 셀과 상이한 구성을 가지는 메모리 셀의 예에 대해서, 도 7을 이용하여 설명한다. 도 7(A)에서 나타낸 메모리 셀(1170)은, 제 1 배선(SL), 제 2 배선(BL), 제 3 배선(S1), 제 4 배선(S2)과, 제 5 배선(WL)과, 트랜지스터(1171)(제 1 트랜지스터)와 트랜지스터(1172)(제 2 트랜지스터)와, 용량 소자(1173)로 구성되어 있다.
트랜지스터(1171) 및 트랜지스터(1172)는, 상기 실시형태에서 설명한 트랜지스터를 적용할 수 있다. 또한, 트랜지스터(1172)는, 채널 형성 영역에 산화물 반도체를 이용하는 것이 바람직하다.
여기에서, 트랜지스터(1171)의 게이트 전극과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(1173)의 한쪽의 전극은, 노드(A)에 전기적으로 접속되어 있다. 또한, 제 1 배선(SL)과, 트랜지스터(1171)의 소스 전극은 전기적으로 접속되고, 제 2 배선(BL)과 트랜지스터(1171)의 드레인 전극은 전기적으로 접속되고, 제 3 배선(S1)과 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(S2)과 트랜지스터(1172)의 게이트 전극은 전기적으로 접속되고, 제 5 배선(WL)과, 용량 소자 1173의 다른 한쪽의 전극은 전기적으로 접속되어 있다.
다음으로, 회로의 동작에 대하여 구체적으로 설명한다.
메모리 셀(1170)에의 기입을 행하는 경우는, 제 1 배선(SL)을 0 V, 제 5 배선(WL)을 0 V, 제 2 배선(BL)을 0 V, 제 4 배선(S2)을 2 V로 한다. 데이터 “1”을 기입하는 경우에는 제 3 배선(S1)을 2 V, 데이터“0”을 기입하는 경우에는 제 3 배선(S1)을 0 V로 한다. 이때, 트랜지스터(1172)는 온 상태가 된다. 또한, 기재를 종료할 때에는, 제 3 배선(S1)의 전위가 변화하기 전에, 제 4 배선(S2)을 0 V로서 트랜지스터(1172)를 오프 상태로 한다.
그 결과, 데이터“1”의 기입 후에는 트랜지스터(1171)의 게이트 전극에 접속되는 노드(A)의 전위가 약 2 V, 데이터“0”의 기입 후에는 노드(A)의 전위가 약 0 V가 된다.
메모리 셀(1170)의 판독을 행하는 경우는, 제 1 배선(SL)을 0 V, 제 5 배선(WL)을 2 V, 제 4 배선(S2)을 0 V, 제 3 배선(S1)을 0 V로 하고, 제 2 배선(BL)에 접속되고 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1172)는 오프 상태가 된다.
제 5 배선(WL)을 2 V로 했을 경우의 트랜지스터(1171) 상태에 대해 설명한다. 트랜지스터(1171) 상태를 결정하는 노드(A)의 전위는, 제 5 배선(WL)와 노드(A) 사이의 용량(C1)과 트랜지스터(1171)의 게이트 전극과, 소스 전극 및 드레인 전극 사이의 용량(C2)에 의존한다.
또한, 판독 때의 제 3 배선(S1)은 0 V로 하였지만, 플로팅 상태나 0 V 이상의 전위에 충전되어 있어도 상관없다. 데이터“1”과 데이터“0”은 편의상의 정의이며, 역이어도 상관없다.
기입 시의 제 3 배선(S1)의 전위는 기입 후에 트랜지스터(1172)가 오프 상태가 되고, 또한, 제 5 배선(WL)의 전위가 0 V의 경우에 트랜지스터(1171)가 오프 상태인 범위에서, 데이터“0”, “1”의 전위를 각각 선택하면 좋다. 판독 때의 제 5 배선(WL)의 전위는 데이터“0”의 경우에 트랜지스터(1171)가 오프 상태가 되고, 데이터“1”의 경우에 트랜지스터(1171)가 온 상태가 되도록 선택하면 좋다. 또한, 트랜지스터(1171)의 스레시홀드 전압도 일례이다. 상기 트랜지스터(1171)의 상태를 바꾸지 않는 범위이면, 어떠한 스레스홀드값이라도 상관없다.
또한, 제 1 게이트 전극 및 제 2 게이트 전극을 가지는 선택 트랜지스터와, 용량 소자를 가지는 메모리 셀을 이용하는 NOR형의 반도체 기억장치의 예에 대하여 도 7(B)을 이용해 설명한다.
도 7(B)에서 나타낸 메모리 셀 어레이는, i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)에 매트릭스 상으로 배열된 복수의 메모리 셀(1180)과 i개의 워드선(WL)(워드선(WL＿1) 내지 워드선(WL＿i))과 i개의 용량 선 (CL)(용량 선(CL＿1) 내지 용량 선(CL＿i))과 j개의 비트선(BL)(비트선(BL＿1) 내지 비트선(＿j))과 소스 선(SL)을 구비한다.
또한, 복수의 메모리 셀(1180)의 각각(메모리 셀(1180)(M, N)(다만, M은 1 이상 i 이하의 자연수, N는 1 이상 j 이하의 자연수)이라고도 한다)은, 트랜지스터(1181)(M, N)와 용량 소자(1183)(M, N)와 트랜지스터(1182)(M, N)를 구비한다.
또한, 반도체 기억장치에서, 용량 소자는 제 1 용량 전극, 제 2 용량 전극이 유전체층을 통하여 대향하는 구성을 가진다. 용량 소자는 제 1 용량 전극과 제 2 용량 전극 사이에 인가되는 전압에 따라 전하를 축적한다.
트랜지스터(1181)(M, N)는 n형 트랜지스터이고, 소스 전극, 드레인 전극, 제 1 게이트 전극 및 제 2 게이트 전극을 가진다. 또한, 본 실시형태의 반도체 기억장치에서 반드시 트랜지스터(1181)을 n형 트랜지스터로 하지 않아도 좋다.
트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 한쪽은 비트선(BL＿N)에 접속되고, 트랜지스터(1181)(M, N)의 제 1 게이트 전극은 워드선(WL＿M)에 접속되고, 트랜지스터(1181)(M, N)의 제 2 게이트 전극은 게이트 선(BGL＿M)에 접속된다. 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 한쪽이 비트선(BL＿N)에 접속되는 구성으로 함으로써, 메모리 셀마다 선택적으로 데이터를 읽어낼 수 있다.
트랜지스터(1181)(M, N)는 메모리 셀(1180)(M, N)에서 선택 트랜지스터로서의 기능을 가진다.
트랜지스터(1181)(M, N)로서는 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 이용할 수 있다.
트랜지스터(1182)(M, N)는 p형 트랜지스터이다. 또한, 본 실시형태의 반도체 기억장치에 있어서, 반드시 트랜지스터(1182)를 p형 트랜지스터로 하지 않아도 좋다.
트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극의 한쪽은 소스 선(SL)에 접속되고, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극의 한쪽은 비트선(BL＿N)에 접속되고, 트랜지스터(1181)(M, N)의 게이트 전극은, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극의 다른 한쪽에 접속된다.
트랜지스터(1182)(M, N)는, 메모리 셀(1180)(M, N)에서, 출력 트랜지스터로서의 기능을 가진다. 트랜지스터(1182)(M, N)로서는, 예를 들어 단결정 실리콘을 채널 형성 영역에 이용하는 트랜지스터를 이용할 수 있다.
용량 소자(1183)(M, N)의 제 1 용량 전극은 용량 선(CL＿M)에 접속되고, 용량 소자(1183)(M, N)의 제 2 용량 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 다른 한쪽에 접속된다. 또한 용량 소자(1183)(M, N)는 보유 용량으로서의 기능을 가진다.
워드선(WL＿1) 내지 워드선(WL＿i)의 각각의 전압은 예를 들어 디코더를 이용한 구동 회로에 의해 제어된다.
비트선(BL＿1) 내지 비트선(BL＿j)의 각각의 전압은 예를 들어 디코더를 이용한 구동 회로에 의해 제어된다.
용량 선(CL＿1) 내지 용량 선(CL＿i)의 각각의 전압은 예를 들어 디코더를 이용한 구동 회로에 의해 제어된다.
게이트 선 구동 회로는 예를 들면 다이오드 및 제 1 용량 전극이 다이오드의 애노드(anode)에 전기적으로 접속되는 용량 소자를 갖추는 회로에 의해 구성된다.
본 실시형태에서 개시하는 메모리 셀은, 실시형태 3에 개시한 메모리 셀보다도 회로 구성이 복잡하게 되지만, 정보의 판독 시에 용량 소자(1173)에 보유된 전하의 감소가 생기지 않기 때문에, 판독 종료 후에, 재차 정보의 기입을 행할 필요가 없다. 따라서, 실시형태 3에 개시한 메모리 셀보다 적은 소비 전력으로 동작하는 것이 가능해진다.
본 실시형태에 개시한 메모리 셀에, 상기 실시형태에서 개시한 미세화하여도 단채널 효과가 생기기 어려운 트랜지스터를 적용함으로써, 미세화해도 오프 전류의 증가가 억제되어, 소비 전력이 적은 반도체 장치를 실현하고, 또한, 노드(A)의 전위를 장시간 보유하는 것이 가능하다. 또한, 반도체 장치의 제작시에 불순물 도입 공정이 불필요하기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 트랜지스터(1172)의 채널 형성 영역에 산화물 반도체를 이용함으로써, 트랜지스터(1172)를 오프 전류가 극히 적은 트랜지스터로 할 수 있기 때문에, 노드(A)의 전위를 더욱 장시간 보유하는 것이 가능해진다. 즉, 리프레쉬 동작이 필요하지 않게되거나, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 명세서에서 개시한 트랜지스터를 이용한 인버터 회로(반전 회로)의 구성예에 대해서 도 8을 이용해 설명한다.
도 8(A)은, 인버터 회로(300)의 상면을 나타내고 있고, 도 8(B)은, 도 8(A)에서의 J1―J2 및 K1―K2로 나타낸 부위의 단면을 나타내고 있다. 또한 J1―J2 단면은 트랜지스터(350)의 채널 길이 방향의 단면이고, K1―K2 단면은 트랜지스터(360)의 채널 길이 방향의 단면이다. 또한, 도 8(C)은 인버터 회로(300)의 등가 회로도이다.
인버터 회로(300)는 트랜지스터(350) 및 트랜지스터(360)를 가진다. 트랜지스터(350)는 기판(101) 위에 전극(302)을 가지고, 트랜지스터(360)는 기판(101) 위에 전극(312)을 가진다. 전극(302) 및 전극(312)는 상기 실시형태에서 설명한 전극(102)과 같은 기능을 가진다. 전극(302) 및 전극(312)은 전극(102)을 포토리소그래피 공정에 의하여 선택적으로 에칭하여 형성할 수 있다.
게이트 전극(304) 및 게이트 전극(314)은 상기 실시형태에 설명한 게이트 전극(104)과 같은 재료 및 방법으로 형성할 수 있다. 반도체층(306) 및 반도체층(316)은 상기 실시형태에 설명한 반도체층(106)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 소스 전극(311a), 드레인 전극(311b), 소스 전극(321a) 및 드레인 전극(321b)은 상기 실시형태에 설명한 소스 전극(111a) 및 드레인 전극(111b)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 컨택트 홀(110)은 반도체층(306) 중의 소스 영역(307a)가 형성되는 영역 위와, 드레인 영역(307b)이 형성되는 영역 위와, 반도체 층(316) 중의 소스 영역(317a)이 형성되는 영역 위와, 드레인 영역(317b)이 형성되는 영역 위에 각각 형성되어 있다.
또한, 게이트 전극(304) 및 게이트 전극(314)은 입력 단자(321)에 전기적으로 접속되고, 드레인 전극(311b) 및 드레인 전극(321b)은 출력 단자(322)에 전기적으로 접속되어 있다.
본 실시형태에 있어서, 반도체층(306) 및 반도체층(316)에는, 더하여지는 전계에 의해서 n형 또는 p형의 반도체가 될 수 있는 재료를 이용한다. 본 실시형태에서는, 반도체층(306) 및 반도체층(316)으로서 미결정 실리콘을 이용한다.
트랜지스터(350)이 가지는 전극(302)에 정(正)의 전위를 공급함으로써, 전극(302)과 중첩하는 반도체층(306) 중에, n형의 소스 영역(307a)과 n형의 드레인 영역(307b)을 형성할 수 있다. 또한, 반도체층(306) 중의 게이트 절연층(105)을 통하여 게이트 전극(304)과 대향하는 영역이 채널 형성 영역(307c)이 된다. 또한, 트랜지스터(360)가 가지는 전극(312)에 부(負)의 전위를 공급함으로써, 전극(312)과 중첩하는 반도체층(316) 중에, p형의 소스 영역(317a)과 p형의 드레인 영역(317b)을 형성할 수 있다. 또한, 반도체층(316) 중의 게이트 절연층(105)을 통하여 게이트 전극(314)과 대향하는 영역이 채널 형성 영역(317c)이 된다.
즉, 트랜지스터(350)를 n형의 트랜지스터(n채널형의 트랜지스터)로서 동작시킬 수 있다. 또한, 트랜지스터(360)를 p형의 트랜지스터(p채널형의 트랜지스터)로서 동작시킬 수 있다. 본 명세서에서 개시한 트랜지스터를 이용함으로써, 불순물 도입 공정을 행하지 않고, CMOS 회로를 형성하는 것이 가능해진다.
또한, 전극(302) 및 전극(312)에 공급하는 전위에 의해서, 소스 영역(307 a), 소스 영역(317a), 드레인 영역(307b) 및 드레인 영역(317b)의 저항값을 변화시킬 수 있다. 또한, 전극(302) 및 전극(312)에 공급하는 전위에 의해서, 트랜지스터(350)와 트랜지스터(360)의 도전형을 바꿔 넣는 것도 가능하고, 트랜지스터(350)와 트랜지스터(360)를 같은 도전형으로 하는 것도 가능하다.
다음으로, 인버터 회로(300)의 동작에 대해서 설명한다. n형의 트랜지스터로서 동작하는 트랜지스터(350)의 소스 전극(311a)에 전원 전위(Vss)를 공급하고, p형의 트랜지스터로서 동작하는 트랜지스터(360)의 소스 전극(321a)에 전원 전위(Vdd)를 공급한다. 또한, 전원 전위(Vdd)란, 전원 전위(Vss)보다 상대적으로 높은 전위이다.
입력 단자(321)에 전원 전위(Vdd)가 입력되면, 트랜지스터(350) 및 트랜지스터(360)의 게이트 전극에 전원 전위(Vdd)가 공급된다. 이때, p형의 트랜지스터로서 동작하는 트랜지스터(360)는 오프 상태가 된다. 한편, n형의 트랜지스터로서 동작하는 트랜지스터(350)는 온 상태가 되어, 소스 전극(311a)과 드레인 전극(311b)이 도통되고, 출력 단자(322)로부터 전원 전위(Vss)가 출력된다.
입력 단자(321)에 전원 전위(Vss)가 입력되면, 트랜지스터(350) 및 트랜지스터(360)의 게이트 전극에 전원 전위(Vss)가 공급된다. 이때, n형의 트랜지스터로서 동작하는 트랜지스터(350)는 오프 상태가 된다. 한편, p형의 트랜지스터로서 동작하는 트랜지스터(360)는 온 상태가 되고, 소스 전극(321a)과 드레인 전극(321b)이 도통되고, 출력 단자(322)로부터 전원 전위(Vdd)가 출력된다.
이와 같이, 인버터 회로(300)는 입력된 신호를 반전하여 출력하기 때문에 NOT 회로라고도 불린다. 또한, 트랜지스터(350) 및 트랜지스터(360)의 채널 폭을 조정함으로써, 출력 신호의 전류값을 증감시킬 수 있다. 또한, 어떠한 영향에 의해서 변형이나 진폭 감쇠가 생긴 펄스 신호 파형을, 올바르게 보정하는 것도 가능하다.
또한, 전극(302) 및 전극(312)에 공급하는 전위를 바꿔 넣음으로써, 인버터 회로(300)를 버퍼 회로로서 동작시킬 수도 있다.
본 실시형태에서 개시한 인버터 회로(300)는, 미세화하여도 단채널 효과가 생기기 어려운 트랜지스터를 가지기 때문에, 대기 시의 소비 전력을 저감할 수 있다. 또한, 본 실시형태에서 개시한 인버터 회로(300)를 이용함으로써, 고집적화가 용이한 반도체 장치를 제공할 수 있다. 또한, 반도체 장치의 제작시에 불순물 도입 공정이 불필요하기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 명세서에서 개시한 반도체 장치의 일례로서 광전 변환 소자의 구성에 대해서 도 9를 이용하여 설명한다.
도 9(A)는, 광전 변환 소자(400)의 표면을 나타내고 있고, 도 9(B)는 도 9(A)에서의 L1―L2로 나타낸 부위의 단면을 나타내고 있다. 또한, L1―L2 단면은 광전 변환 소자(400)의 채널 길이 방향의 단면이다. 또한, 도 9(C)는, 광전 변환 소자(400)의 등가 회로도이다.
광전 변환 소자(400)는 기판(101) 위에 전극(502a) 및 전극(502b)을 가진다. 전극(502a) 및 전극(502b)은 상기 실시형태에서 설명한 전극(102)을 포토리소그래피 공정에 의하여 선택적으로 에칭하여 형성할 수 있다. 그 외의 구성 및 제작 방법은, 상기 실시형태에서 설명한 트랜지스터와 마찬가지로 할 수 있다.
전극(502a)에 공급되는 전위에 의해서, 반도체층(106)의 전극(502a)과 중첩하는 제 1 영역(507a)의 도전형이 결정된다. 또한, 전극(502b)에 공급되는 전위에 의해서, 반도체층(106)의 전극(502b)과 중첩하는 제 2 영역(507b)의 도전형이 결정된다. 본 실시형태에서는 전극(502a)에 부의 전위를 공급하고, 제 1 영역(507a)을 p형 반도체 영역으로 한다. 또한, 전극(502b)에 정의 전위를 공급하고, 제 2 영역(507b)을 n형 반도체 영역으로 한다. 또한, 반도체층(106)의 게이트 절연층(105)를 통해서 게이트 전극(104)과 대향하는 제 3 영역(507c)는, i형 반도체인 채로 된다. 이와 같이하여, 반도체층(106) 중에 p형 반도체 영역, i형 반도체 영역, n형 반도체 영역을 형성할 수 있다.
i형 반도체 영역에 광이 조사되면, i형 반도체 영역 안의 정공과 전자가 여기되고, 정공은 p형 반도체 영역으로 이동하고, 전자는 n형 반도체 영역으로 이동한다. 이 현상을 이용함으로써, 광전 변환 소자(400)를 광센서나 태양 전지로서 이용할 수 있다. 또한, 게이트 전극(104)의 전위를 조절함으로써, 광전 변환 소자(400)의 광감도를 조절할 수 있다.
전극(502a) 및 전극(502b)의 양쪽 모두에, 정의 전위 혹은 부의 전위를 공급하면, 광전 변환 소자를 트랜지스터로서 기능시킬 수 있다. 즉, 본 실시형태로 개시하는 반도체 장치는 한 개의 반도체 소자를 n형 트랜지스터, p형 트랜지스터, 또는 광전 변환 소자에, 임의로 전환하여 사용할 수 있다.
본 실시형태는, 상기 실시의 형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 명세서에서 개시한 트랜지스터를 적어도 일부에 이용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 10(A)은, CPU의 구체적인 구성을 나타낸 블럭도이다. 도 10(A)에서 나타낸 CPU는 기판(1190)위에 연산 회로(ALU：Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록형 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 다른 칩에 설치해도 좋다. 물론, 도 10(A)에서 나타낸 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 의해서 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드 된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 근거해서 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터 (1196)의 주소를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194) 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내장 클록 신호(CLK2)를 생성하는 내장 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 10(A)에서 나타낸 CPU에서는, 레지스터(1196)에 기억 소자가 설치되어 있다. 레지스터(1196)의 기억 소자에는, 상기 실시형태에 기재되어 있는 기억장치를 이용할 수 있다.
도 10(A)에서 나타낸 CPU에서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라서, 레지스터(1196)에 있어서의 보유 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 기억 소자에서, 위상 반전 소자에 의한 데이터의 보유를 행할지, 또는, 용량 소자에 의한 데이터의 보유를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 보유가 선택되어 있는 경우, 레지스터(1196) 내의 기억 소자로 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 보유가 선택되어 있는 경우, 용량 소자에의 데이터의 재기록을 행하여, 레지스터 (1196) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 10(B) 또는 도 10(C)에서 나타낸 바와 같이, 기억 소자군과 전원 전위(Vdd) 또는 전원 전위(Vss)가 부여된 노드 사이에, 스위칭 소자를 마련함으로써 실시할 수 있다. 이하에 도 10(B) 및 도 10(C)의 회로의 설명을 행한다.
도 10(B) 및 도 10(C)에서는, 기억 소자로의 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 포함한 기억 회로의 구성의 일례를 나타낸다.
도 10(B)에서 나타낸 기억장치는, 스위칭 소자(1141)와 기억 소자(1142)를 복수 가지는 기억 소자군(1143)을 가지고 있다. 구체적으로, 각 기억 소자(1142)에는 상기 실시형태에 기재되어 있는 기억장치를 이용할 수 있다. 기억 소자군(1143)이 가지는 각 기억 소자(1142)에는, 스위칭 소자(1141)를 통해서, 전원 전위(Vdd)가 공급되고 있다. 또한, 기억 소자군(1143)이 가지는 각 기억 소자(1142)에는, 신호(IN)의 전위와 전원 전위(Vss)가 부여되어 있다.
도 10(B)에서는, 스위칭 소자(1141)로서 트랜지스터를 이용하고 있고, 그 트랜지스터는 그 게이트 전극에 부여되는 신호(SigA)에 의하여 스위칭이 제어된다.
또한, 도 10(B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 가지는 구성을 나타내고 있지만, 특별히 한정되지 않고, 트랜지스터를 복수 가지고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되고 있어도 좋다.
또한, 도 10(B)에서는, 스위칭 소자(1141)에 의해서, 기억 소자군(1143)이 가지는 각 기억 소자(1142)로의, 전원 전위(Vdd) 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해서, 전원 전위(Vss) 공급이 제어되고 있어도 좋다.
또, 도 10(C)에는, 기억 소자군(1143)이 가지는 각 기억 소자(1142)에, 스위칭 소자(1141)을 통해서, 전원 전위(Vss)가 공급되고 있는 기억장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해서, 기억 소자군(1143)이 가지는 각 기억 소자(1142)로의 전원 전위(Vss) 공급을 제어할 수 있다.
기억 소자군과 전원 전위(Vdd) 또는 전원 전위(Vss)가 부여된 노드 사이에, 스위칭 소자를 설치하여 일시적으로 CPU의 동작을 정지하고, 전원 전압 공급을 정지했을 경우에서도 데이터를 보유하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력장치로의 정보 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있어, 그것에 의해 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에 대해서는, 상기 실시형태에 설명한 반도체 장치를 이용한 전자기기의 예에 대해 설명한다.
도 11(A)은 노트북형의 퍼스널 컴퓨터이고, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등에 의해서 구성되어 있다. 노트북형의 퍼스널 컴퓨터가 가지는 기억장치나 CPU 등의 반도체 장치에, 본 명세서에서 개시하는 반도체 장치를 적용할 수 있다. 본 명세서에서 개시하는 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성의 높은 노트북형의 퍼스널 컴퓨터로 할 수 있다. 또한, 표시부(3003)가 가지는 화소 트랜지스터에, 본 명세서에서 개시하는 트랜지스터를 적용하는 것도 가능하다.
도 11(B)은 휴대 정보 단말(PDA)이고, 본체(3021)에는 표시부(3023)과 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용의 부속품으로서 스타일러스(3022)가 있다. PDA가 가지는 기억장치나 CPU 등의 반도체 장치에, 본 명세서에서 개시하는 반도체 장치를 적용할 수 있다. 본 명세서에서 개시하는 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성의 높은 PDA로 할 수 있다. 또, 표시부(3023)가 가지는 화소 트랜지스터에, 본 명세서에서 개시하는 트랜지스터를 적용하는 것도 가능하다.
도 11(C)은 전자 서적의 일례를 나타내고 있다. 예를 들어, 전자 서적은 케이스(2702) 및 케이스(2704)의 2개의 케이스로 구성되어 있다. 케이스(2702) 및 케이스(2704)는 축부(2712)에 의해 일체로 되어있고, 이 축부(2712)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해서, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2702)에는 표시부(2705)가 조립되고, 케이스(2704)에는 표시부(2707)가 조립된다. 표시부(2705) 및 표시부(2707)는, 이어진 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 11(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 11(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 전자 서적이 가지는 기억장치나 CPU등의 반도체 장치에, 본 명세서에서 개시하는 반도체 장치를 적용할 수 있다. 본 명세서에서 개시하는 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성이 높은 전자 서적으로 할 수 있다. 또한, 표시부(2705) 및 표시부(2707)가 가지는 화소 트랜지스터에, 본 명세서에서 개시하는 트랜지스터를 적용하는 것도 가능하다.
또한, 도 11(C)에서는, 케이스(2702)에 조작부 등을 구비한 예를 나타낸다. 예를 들어, 케이스(2702)에서, 전원 단자(2721), 조작 키(2723), 스피커 (2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한, 케이스의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해서, 전자 서적 서버로부터 소망한 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 11(D)은 휴대 전화이고, 케이스(2800) 및 케이스(2801)의 두 개의 케이스로 구성되어 있다. 케이스(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 휴대 전화가 가지는 기억장치나 CPU 등의 반도체 장치에, 본 명세서에서 개시한 반도체 장치를 적용할 수 있다. 본 명세서에서 개시한 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성의 높은 휴대 전화로 할 수 있다. 또한, 표시 패널(2802)이 가지는 화소 트랜지스터에, 본 명세서에서 개시한 트랜지스터를 적용하는 것도 가능하다. 또한, 케이스(2800)에는, 휴대형 정보 단말기의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 케이스(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)는 터치 패널을 구비하고 있고, 도 11(D)에는 영상 표시되고 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압에 승압하기 위한 승압 회로도 실장하고 있다. 태양 전지 셀(2810)에, 상기 실시형태에서 개시한 광전 변환 소자를 적용할 수 있다.
표시 패널(2802)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)을 구비하고 있기 때문에, 화상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정하지 않고, 화상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드하여, 도 11(D)과 같이 전개하고 있는 상태로부터 서로 겹친 상태로 할 수 있어, 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능과 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 갖춘 것이어도 좋다. 상기 실시형태로 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성의 높은 휴대 전화로 할 수 있다.
도 11(E)은, 디지털 비디오 카메라이며, 본체(3051), 표시부 A(3057), 접안부(3053), 조작 스위치(3054), 표시부 B(3055), 배터리(3056) 등에 의해서 구성되어 있다. 디지털 비디오 카메라가 가지는 기억장치나 CPU등의 반도체 장치에, 본 명세서에서 개시한 반도체 장치를 적용할 수 있다. 본 명세서에서 개시한 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다. 또한, 표시부 A(3057) 및 표시부 B(3055)가 가지는 화소 트랜지스터에, 본 명세서에서 개시하는 트랜지스터를 적용하는 것도 가능하다.
도 11(F)은, 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치는, 케이스(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해서 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해서, 케이스(9601)를 지지한 구성을 나타내고 있다. 텔레비전 장치가 가지는 기억장치나 CPU 등의 반도체 장치에, 본 명세서에서 개시한 반도체 장치를 적용할 수 있다. 본 명세서에서 개시한 반도체 장치를 적용함으로써, 소비 전력이 적고, 신뢰성이 높은 텔레비전 장치로 할 수 있다. 또한, 표시부(9603)가 가지는 화소 트랜지스터에, 본 명세서에서 개시하는 트랜지스터를 적용하는 것도 가능하다.
텔레비전 장치의 조작은, 케이스(9601)가 구비한 조작 스위치나, 별체의 리모콘 조작기에 의해서 행할 수 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해서 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
100：트랜지스터 101：기판
102：전극 103：절연층
104：게이트 전극 105：게이트 절연층
106：반도체층 108：절연층
109：절연층 110：컨택트홀
112：절연층 115：산화층
144：산화물 반도체층 150：트랜지스터
200：트랜지스터 201：트랜지스터
202：용량 소자 210：메모리 셀
220：메모리 셀 어레이 230：구동 회로
300：인버터 회로 302：전극
304：게이트 전극 306：반도체층
312：전극 314：게이트 전극
316：반도체층 321：입력 단자
322：출력 단자 350：트랜지스터
360：트랜지스터 400：광전 변환 소자
1140：메모리 셀 어레이 1141：스위칭 소자
1142：기억 소자 1143：기억 소자군
1150：메모리 셀 1151：트랜지스터
1152：트랜지스터 1153：트랜지스터
1154：트랜지스터 1155：트랜지스터
1156：트랜지스터 1170：메모리 셀
1171：트랜지스터 1172：트랜지스터
1173：용량 소자 1180：메모리 셀
1181：트랜지스터 1182：트랜지스터
1183：용량 소자 1189：ROM 인터페이스
1190：기판 1191：ALU
1192：ALU 컨트롤러 1193：인스트럭션 디코더
1194：인터럽트 컨트롤러 1195：타이밍 컨트롤러
1196：레지스터 1197：레지스터 컨트롤러
1198：버스 인터페이스 1199：ROM
2702：케이스 2704：케이스
2705：표시부 2707：표시부
2712：축부 2721：전원 단자
2723：조작 키 2725：스피커
2800：케이스 2801：케이스
2802：표시 패널 2803：스피커
2804：마이크로폰 2805：조작 키
2806：포인팅 디바이스 2807：카메라용 렌즈
2808：외부 접속 단자 2810：태양 전지 셀
2811：외부 메모리 슬롯 3001：본체
3002：케이스 3003：표시부
3004：보드 3021：본체
3022：스타일러스 3023：표시부
3024：조작 버튼 3025：외부 인터페이스
3051：본체 3053：접안부
3054：조작 스윗치 3056：배터리
9601：케이스 9603：표시부
9605：스탠드 107a：소스 영역
107b：드레인 영역 107c：채널 형성 영역
111a：소스 전극 111b：드레인 전극
307a：소스 영역 307b：드레인 영역
307c：채널 형성 영역 311a 소스 전극
311b：드레인 전극 317a：소스 영역
317b：드레인 영역 317c：채널 형성 영역
321a：소스 전극 321b：드레인 전극
502a：전극 502b：전극
507a：영역 507b：영역
507c：영역

Claims (18)

  1. 반도체 장치로서,
    기판;
    상기 기판 위의 전극;
    상기 전극 위의 절연층;
    상기 절연층 위의 게이트 전극;
    상기 절연층과 상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위에 있고 상기 게이트 전극을 덮도록 섬 형상을 갖는 반도체층; 및
    상기 반도체층 위에 있고 상기 반도체층과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 상기 전극에 대향하는 제 1 영역과 제 2 영역을 포함하고,
    상기 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이에 제 3 영역을 포함하고, 상기 제 3 영역은 상기 게이트 전극과 대향하고,
    상기 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 게이트 전극의 바닥변의 길이 이상인, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치로서,
    기판;
    상기 기판 위의 전극;
    상기 전극 위의 절연층;
    상기 절연층 위의 게이트 전극;
    상기 절연층과 상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위에 있고 상기 게이트 전극을 덮도록 섬 형상을 갖는 산화물 반도체층; 및
    상기 산화물 반도체층 위에 있고 상기 산화물 반도체층과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체층은 상기 전극에 대향하는 제 1 영역과 제 2 영역을 포함하고,
    상기 산화물 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이에 제 3 영역을 포함하고, 상기 제 3 영역은 상기 게이트 전극과 대향하고,
    상기 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 게이트 전극의 바닥변의 길이 이상인, 반도체 장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 게이트 절연층은 상기 게이트 전극에 함유된 원소와 동일한 원소를 함유하는, 반도체 장치.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 제 3 영역에 채널이 형성되어 있는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 채널의 길이는, 상기 게이트 전극의 상기 바닥변의 길이의 2배 이상인, 반도체 장치.
  9. 반도체 장치로서,
    기판;
    상기 기판 위에 있고 서로 떨어져 있는 제 1 전극과 제 2 전극;
    상기 제 1 전극 및 상기 제 2 전극 위의 절연층;
    상기 절연층 위에 있고, 상기 제 1 전극과 대향하는 제 1 게이트 전극;
    상기 절연층 위에 있고, 상기 제 2 전극과 대향하는 제 2 게이트 전극;
    상기 절연층과 상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 절연층과 상기 제 2 게이트 전극 위의 제 2 게이트 절연층;
    상기 제 1 게이트 절연층 위에 있고 상기 제 1 게이트 전극을 덮도록 섬 형상을 갖는 제 1 반도체층;
    상기 제 2 게이트 절연층 위에 있고 상기 제 2 게이트 전극을 덮도록 섬 형상을 갖는 제 2 반도체층;
    상기 제 1 반도체층 위에 있고 상기 제 1 반도체층과 접촉하는 제 1 소스 전극 및 제 1 드레인 전극; 및
    상기 제 2 반도체층 위에 있고 상기 제 2 반도체층과 접촉하는 제 2 소스 전극 및 제 2 드레인 전극을 포함하고,
    상기 제 1 반도체층은 상기 제 1 전극에 대향하는 제 1 영역과 제 2 영역을 포함하고,
    상기 제 1 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이에 제 3 영역을 포함하고, 상기 제 3 영역은 상기 제 1 게이트 전극과 대향하고,
    상기 제 2 반도체층은 상기 제 2 전극과 대향하는 제 4 영역과 제 5 영역을 포함하고,
    상기 제 2 반도체층은 상기 제 4 영역과 상기 제 5 영역 사이에 제 6 영역을 포함하고, 상기 제 6 영역은 상기 제 2 게이트 전극과 대향하고,
    상기 제 1 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 제 1 게이트 전극의 바닥변의 길이 이상이고,
    상기 제 2 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 제 2 게이트 전극의 바닥변의 길이 이상인, 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 장치로서,
    기판;
    상기 기판 위에 있고 서로 떨어져 있는 제 1 전극과 제 2 전극;
    상기 제 1 전극 및 상기 제 2 전극 위의 절연층;
    상기 절연층 위에 있고, 상기 제 1 전극과 대향하는 제 1 게이트 전극;
    상기 절연층 위에 있고, 상기 제 2 전극과 대향하는 제 2 게이트 전극;
    상기 절연층과 상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 절연층과 상기 제 2 게이트 전극 위의 제 2 게이트 절연층;
    상기 제 1 게이트 절연층 위에 있고 상기 제 1 게이트 전극을 덮도록 섬 형상을 갖는 제 1 산화물 반도체층;
    상기 제 2 게이트 절연층 위에 있고 상기 제 2 게이트 전극을 덮도록 섬 형상을 갖는 제 2 산화물 반도체층;
    상기 제 1 산화물 반도체층 위에 있고 상기 제 1 산화물 반도체층과 접촉하는 제 1 소스 전극 및 제 1 드레인 전극; 및
    상기 제 2 산화물 반도체층 위에 있고 상기 제 2 산화물 반도체층과 접촉하는 제 2 소스 전극 및 제 2 드레인 전극을 포함하고,
    상기 제 1 산화물 반도체층은 상기 제 1 전극에 대향하는 제 1 영역과 제 2 영역을 포함하고,
    상기 제 1 산화물 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이에 제 3 영역을 포함하고, 상기 제 3 영역은 상기 제 1 게이트 전극과 대향하고,
    상기 제 2 산화물 반도체층은 상기 제 2 전극과 대향하는 제 4 영역과 제 5 영역을 포함하고,
    상기 제 2 산화물 반도체층은 상기 제 4 영역과 상기 제 5 영역 사이에 제 6 영역을 포함하고, 상기 제 6 영역은 상기 제 2 게이트 전극과 대향하고,
    상기 제 1 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 제 1 게이트 전극의 바닥변의 길이 이상이고,
    상기 제 2 게이트 전극의 높이는 채널 길이 방향의 단면에서 상기 제 2 게이트 전극의 바닥변의 길이 이상인, 반도체 장치.
  15. 제 9 항 또는 제 14 항에 있어서,
    상기 제 1 게이트 절연층은 상기 제 1 게이트 전극에 함유된 원소와 동일한 원소를 함유하고,
    상기 제 2 게이트 절연층은 상기 제 2 게이트 전극에 함유된 원소와 동일한 원소를 함유하는, 반도체 장치.
  16. 제 9 항 또는 제 14 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역의 도전형은 상기 제 4 영역 및 상기 제 5 영역의 도전형과 다른, 반도체 장치.
  17. 제 9 항 또는 제 14 항에 있어서,
    상기 제 3 영역에 제 1 채널이 형성되고,
    상기 제 6 영역에 제 2 채널이 형성되는, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 채널의 길이는 상기 제 1 게이트 전극의 상기 바닥변의 길이의 2배 이상이고,
    상기 제 2 채널의 길이는 상기 제 2 게이트 전극의 상기 바닥변의 길이의 2배 이상인, 반도체 장치.
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