JP6920785B2 - 表示装置 - Google Patents

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Description

本発明は表示装置に関する。
液晶表示装置や有機ＥＬ表示装置など、薄膜トランジスタを有する画素により構成される表示装置が普及している。
特許文献１には、半導体層の下にあるバックゲート電極と、半導体層の上にあるフロントゲート電極とを含み、バックゲート電極とフロントゲート電極に同電位を印加する薄膜トランジスタが開示されている。特許文献２には、半導体薄膜の上方のゲート電極と、下方のバックゲート電極とが設けられた薄膜トランジスタが開示されている。特許文献３には、チャネル領域と接し、ソース／ドレイン領域と分離するようにアクティブ層内に形成され、所定の電圧をチャネルに供給する電源供給層を有する薄膜トランジスタが開示されている。特許文献４には、ゲート電極および絶縁層の上面が、ソース電極とドレイン電極を結ぶ方向に平行な四角柱状の凸部または凹部を有する薄膜トランジスタが開示されている。特許文献５には、半導体層に対向し、凹凸の形成された金属層を有する薄膜トランジスタが開示されている。特許文献６には、ソースとドレインの間の、チャネル領域において複数の溝を形成する態様とすることで、実効的なチャネル面積を増大させた電界効果トランジスタが開示されている。
特開２００９−４３７４８号公報 特開平５−１１４７３２号公報 特開２００４−３２７９７９号公報 特開２００６−２４５３７１号公報 特開２００９−１５２４８７号公報 特開２００７−２２０７８３号公報
近年の表示装置は高精細化が求められており、それによって画素のサイズが小さくなってきている。画素が小さくなると薄膜トランジスタを配置するスペースが減少し、キンク（Ｋｉｎｋ）現象など、薄膜トランジスタで電流を制御する特性が悪化する現象が発生しやすくなっている。ここで、キンク現象は、Ｖｄ−Ｉｄ特性が一般的な薄膜トランジスタと異なってしまう現象であり、ドレイン端の強電界でホットエレクトロンが大量に発生するインパクトイオン現象とも言われている。キンク現象では、この時余剰となるホールがゲート下に蓄積されたホールアキュミュレーションの状態となる。このような特性の悪化が生じると、薄膜トランジスタの特性のばらつきが大きくなり、画質の悪化が生じる。
本発明は上記課題を鑑みてなされたものであって、その目的は、薄膜トランジスタの特性の悪化を抑え、表示装置の画質を向上させる技術を提供することにある。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
本発明にかかる表示装置は、マトリクス状に配置された複数の画素のそれぞれに設けられた、前記画素の輝度を調整する電流又は電圧を制御するための薄膜トランジスタと、前記薄膜トランジスタの下に設けられる下地層と、を有し、前記薄膜トランジスタは、前記下地層の上に設けられた第１ゲート電極と、前記第１ゲート電極の上方に設けられた半導体層と、前記半導体層の上方に設けられた第２ゲート電極と、を有し、前記半導体層は、ソース領域及びドレイン領域並びに前記ソース領域及び前記ドレイン領域の間にあるチャネル領域を含み、前記第１ゲート電極は、前記チャネル領域に重なることで、前記半導体層の前記チャネル領域に凸部を形成し、前記半導体層の前記チャネル領域は、前記凸部によって、立体的に屈曲する。
本発明にかかる他の表示装置は、マトリクス状に配置された複数の画素のそれぞれに設けられた、前記画素の輝度を調整する電流又は電圧を制御するための薄膜トランジスタと、前記薄膜トランジスタの下に設けられる下地層と、を有し、前記薄膜トランジスタは、前記下地層の上に設けられた第１ゲート電極と、前記第１ゲート電極の上方に設けられた半導体層と、前記半導体層の上方に設けられた第２ゲート電極と、を有し、前記半導体層は、ソース領域及びドレイン領域並びに前記ソース領域及び前記ドレイン領域の間にあるチャネル領域を含み、前記下地層及び前記第１ゲート電極は、前記半導体層の前記チャネル領域の下方に、凸部を形成し、前記半導体層の前記チャネル領域は、前記凸部によって、立体的に屈曲し、前記第１ゲート電極と前記第２ゲート電極は、電気的に接続している。
本発明によれば、薄膜トランジスタの特性の悪化を抑え、表示装置の画質を向上させることができる。
第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。 第１の実施形態にかかる画素回路の一例を示す平面図である。 図２に示す薄膜トランジスタのIII−III切断線における断面図である。 第１の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図４のＶ−Ｖ切断線における断面図である。 薄膜トランジスタの他の一例を示す断面図である。 薄膜トランジスタの他の一例を示す断面図である。 薄膜トランジスタの他の一例を示す断面図である。 薄膜トランジスタの他の一例を示す断面図である。 第２の実施形態にかかる画素回路の一例を示す平面図である。 第２の実施形態にかかる薄膜トランジスタの変形例を示す平面図である。 図１１に示す薄膜トランジスタのXII−XII切断線における断面図である。 図２のXIII−XIII切断線における断面図である。 第３の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１４のXV−XV切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 図１６のXVII−XVII切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 図１８のXIX−XIX切断線における断面図である。
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、本発明の実施形態として、表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合の例について説明するが、表示装置は、液晶表示装置など、薄膜トランジスタを含む画素回路を有する他の種類の表示装置であってもよい。また本発明で述べるＴＦＴ（薄膜トランジスタ）については、いわゆるＬＴＰＳ（低温ポリシリコン）、ＴＡＯＳ（酸化物半導体）、ａ−Ｓｉ（アモルファスシリコン）、高温ポリシリコンなどを用いてもよい。さらに、画素回路、または周辺回路において、前記した異なる複数のＴＦＴ素子を組合せることで、表示装置を構成してもよい。
［第１の実施形態］
本発明の第１の実施形態にかかる有機ＥＬ表示装置は、アレイ基板ＳＵＢ（図３参照）と、アレイ基板ＳＵＢに対向する対向基板と、アレイ基板ＳＵＢに接続されるフレキシブル回路基板と、ドライバ集積回路とを含む。対向基板にカラーフィルタが設けられ、カラーフィルタと白色ＯＬＥＤ（Organic Light Emitting Diode）との組合せによりフルカラー表示が実現される。白色ＯＬＥＤの代わりにＲＧＢ等のそれぞれの色を発光する発光素子を用いてもよく、この場合には対向基板およびカラーフィルタは存在しなくてもよい。
図１は、第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。図１に示す回路は、物理的にはアレイ基板ＳＵＢ（図３参照）上やドライバ集積回路内に形成されている。アレイ基板ＳＵＢ上には、複数の画素回路ＰＣ、複数のゲート信号線ＧＬ、複数のデータ信号線ＳＬ、電源線ＰＬが配置されている。複数の画素回路ＰＣは、アレイ基板ＳＵＢの表示領域内にマトリクス状に配置されている。画素回路ＰＣはそれぞれ１つの表示画素に相当する。互いに色の異なる複数の表示画素により画像の１つの画素が表現されてよい。画素回路ＰＣの行につき１本のゲート信号線ＧＬが設けられており、ゲート信号線ＧＬのそれぞれは対応する行を構成する画素回路ＰＣに接続されている。また画素回路ＰＣの列につき１本のデータ信号線ＳＬが設けられており、データ信号線ＳＬのそれぞれは対応する列を構成する画素回路ＰＣに接続されている。また、複数のゲート信号線ＧＬの一端は駆動回路ＹＤＶに接続され、複数のデータ信号線ＳＬの一端は駆動回路ＸＤＶに接続されている。駆動回路ＹＤＶはゲート信号線ＧＬに走査信号を出力し、駆動回路ＸＤＶは、画素の表示階調に応じた映像信号の電位をデータ信号線ＳＬに供給する。
画素回路ＰＣのそれぞれは、薄膜トランジスタＴＦＴ１、薄膜トランジスタＴＦＴ２、キャパシタＣＳ、発光素子ＬＥを含む。薄膜トランジスタＴＦＴ１はゲート信号線ＧＬから供給される走査信号に応じてオンになり、その際にデータ信号線ＳＬから供給される映像信号に基づく電位をキャパシタＣＳに記憶させる。薄膜トランジスタＴＦＴ２はキャパシタＣＳに記憶された電位差に基づいてソースとドレインとの間を流れる電流の量を制御する。発光素子ＬＥはＯＬＥＤであり、薄膜トランジスタＴＦＴ２が制御する電流の量に応じた輝度で発光する。薄膜トランジスタＴＦＴ２はＰチャネル型であるので、薄膜トランジスタＴＦＴ２のソース電極は電源線ＰＬに接続され、ドレイン電極は発光素子ＬＥに接続される。またキャパシタＣＳは薄膜トランジスタＴＦＴ２のゲート電極とソース電極との間に設けられている。なお、画素回路ＰＣは図１に示すような発光素子ＬＥにかかる電流を制御することで発光素子ＬＥの輝度を調整するものには限らない。薄膜トランジスタＴＦＴ２が発光素子ＬＥにかかる電圧を制御することで発光素子ＬＥの輝度を調整するような画素回路ＰＣが存在してもよい。
図２は、第１の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図３は、図２に示す画素回路ＰＣのIII−III切断線における断面図である。画素回路ＰＣのそれぞれは、主に隣り合うデータ信号線ＳＬと隣り合うゲート信号線ＧＬとにより囲まれた領域に配置されている。また電源線ＰＬはデータ信号線ＳＬのそれぞれの左側に隣接し上下方向に延びている。アレイ基板ＳＵＢ上の画素回路ＰＣが形成される領域には、画素回路ＰＣを構成する要素として、チャネル半導体膜ＳＣ，ＳＤと、上ゲート電極ＨＧと、下ゲート電極ＬＧ１，ＬＧ２と、第１のキャパシタ電極ＣＥ１と、第２のキャパシタ電極ＣＥ２と、第３のキャパシタ電極ＣＥ３と、陽極ＰＥと、バンク開口ＯＰが形成されたバンクＢＫ（図３参照）とが配置されている。チャネル半導体膜ＳＤは、ゲート信号線ＧＬのうちチャネル半導体膜ＳＤの上にある部分とともに薄膜トランジスタＴＦＴ１を構成している。チャネル半導体膜ＳＣ、上ゲート電極ＨＧ、下ゲート電極ＬＧ１，ＬＧ２は薄膜トランジスタＴＦＴ２を構成している。第１のキャパシタ電極ＣＥ１、第２のキャパシタ電極ＣＥ２、第３のキャパシタ電極ＣＥ３はキャパシタＣＳを構成し、キャパシタＣＳの一方の電極は第２のキャパシタ電極ＣＥ２、他方の電極は第１のキャパシタ電極ＣＥ１および第３のキャパシタ電極ＣＥ３に対応する。第１のキャパシタ電極ＣＥ１は下ゲート電極ＬＧ１，ＬＧ２と一体的に形成され、第２のキャパシタ電極ＣＥ２はチャネル半導体膜ＳＣに電源線ＰＬを介して電気的に接続され、第３のキャパシタ電極ＣＥ３は上ゲート電極ＨＧと一体的に形成されている。下ゲート電極ＬＧ１，ＬＧ２と上ゲート電極ＨＧとは電気的に接続されている。キャパシタＣＳの一方の電極である第２のキャパシタ電極ＣＥ２と他方の電極である第１のキャパシタ電極ＣＥ１との間のゲート絶縁膜ＩＮ１と、キャパシタＣＳの一方の電極である第２のキャパシタ電極ＣＥ２と他方の電極である第３のキャパシタ電極ＣＥ３との間のゲート絶縁膜ＩＮ２は、キャパシタＣＳの電極間誘電体層に対応する。
図３に示すように、アレイ基板ＳＵＢ上には、下地層ＵＣと、後述する第１の導電層と、第１のゲート絶縁層ＩＮ１と、後述する半導体層と、第２のゲート絶縁層ＩＮ２と、後述する第２の導電層と、層間絶縁層ＩＮ３と、後述する第３の導電層と、平坦化層ＰＩと、陽極ＰＥを含む層と、バンクＢＫを含む層とが順に積層されている。また、バンクＢＫを含む層の上にＯＬＥＤ層ＯＬ、陰極層ＮＥ、封止層ＳＦも積層されている。なお、バンクＢＫのない部分をバンク開口ＯＰと呼び、バンク開口ＯＰでは陽極ＰＥがバンクＢＫから露出し、陽極ＰＥとＯＬＥＤ層とが接している。平面的にみてバンク開口ＯＰに重なる部分では、陽極ＰＥと陰極層ＮＥとの間に電気が流れ、ＯＬＥＤ層ＯＬが発光する。このバンク開口ＯＰに重なる部分にある陽極ＰＥ、ＯＬＥＤ層ＯＬ、封止層ＳＦは発光素子ＬＥを構成している。第１の導電層は下ゲート電極ＬＧ１，ＬＧ２および第１のキャパシタ電極ＣＥ１を含み、半導体層はチャネル半導体膜ＳＣ、チャネル半導体膜ＳＤ（図２参照）、第２のキャパシタ電極ＣＥ２を含む。第２の導電層はゲート信号線ＧＬ、上ゲート電極ＨＧ、第３のキャパシタ電極ＣＥ３を含み、第３の導電層は、ジャンパ配線ＷＪ、電源線ＰＬ（図２参照）、データ信号線ＳＬ（図２参照）を含む。陽極ＰＥとＯＬＥＤ層とが接することにより、バンク開口ＯＰの領域は、有機ＥＬ素子が発光する発光領域である。
チャネル半導体膜ＳＤは、画素回路ＰＣの中央からみて図２の上側にあるゲート信号線ＧＬのさらに上側でデータ信号線ＳＬとコンタクトホールＣＨ２を介して接続している。チャネル半導体膜ＳＤはコンタクトホールＣＨ２の位置から図中右方向に延び、ゲート信号線ＧＬのうち図２の上側に延びる突起の下をくぐった後に下方向に向かい、ゲート信号線ＧＬの下をくぐった先まで延びている。その延びている先の部分の上層にはコンタクトホールＣＨ１が形成されている。
チャネル半導体膜ＳＣは図２でみて画素回路ＰＣの中央よりやや上を図中左右に延びる。チャネル半導体膜ＳＣの右端は電源線ＰＬとコンタクトホールＣＨＳを介して接続される。チャネル半導体膜ＳＣの左端は上方へ少し屈曲し、屈曲した先は陽極ＰＥとコンタクトホールＣＨＤを介して接続される。下ゲート電極ＬＧ１，ＬＧ２および上ゲート電極ＨＧは、チャネル半導体膜ＳＣの左右に延びる領域のうち端を除く部分と平面的に重なるように設けられている。平面的にみて、下ゲート電極ＬＧ１とチャネル半導体膜ＳＣとが重なる領域と、下ゲート電極ＬＧ２とチャネル半導体膜ＳＣとが重なる領域とは、互いに離間している。チャネル半導体膜ＳＣが延びる方向でみると、下ゲート電極ＬＧ１はコンタクトホールＣＨＳ側（薄膜トランジスタＴＦＴ２のソース側）に、下ゲート電極ＬＧ２はコンタクトホールＣＨＤ（薄膜トランジスタＴＦＴ２のドレイン側）に配置されており、これらの下ゲート電極ＬＧ１，２は不連続に重なる形状となっている。下ゲート電極ＬＧ１と、下ゲート電極ＬＧ２とは、図２でみてチャネル半導体膜ＳＣの下側で接続されている。上ゲート電極ＨＧはチャネル半導体膜ＳＣからみて図２の上側に突出している。その突出した部分は、上層にあるジャンパ配線ＷＪとコンタクトホールＣＨＧを介して接続される。ジャンパ配線ＷＪはコンタクトホールＣＨ１を介してチャネル半導体膜ＳＤに接続され、コンタクトホールＣＨＬを介して下ゲート電極ＬＧ１に接続されている。
第１のキャパシタ電極ＣＥ１は図２でみて画素回路ＰＣ（図１参照）の下の端から上に延びており、矩形に対し薄膜トランジスタＴＦＴ１のある左下領域に切り欠きが設けられた形状である。また第１のキャパシタ電極ＣＥ１および第２のキャパシタ電極ＣＥ２は画素回路ＰＣの内側から電源線ＰＬの下へも延びている。図２でみてチャネル半導体膜ＳＣの下側で第１のキャパシタ電極ＣＥ１と下ゲート電極ＬＧ１，ＬＧ２とが一体化している。第２のキャパシタ電極ＣＥ２は第１のキャパシタ電極ＣＥ１に対向し、平面的に重なるように設けられ、図２でみて第１のキャパシタ電極ＣＥ１の下端より少し上から下ゲート電極ＬＧ１，ＬＧ２の手前まで延びている。第２のキャパシタ電極ＣＥ２はコンタクトホールＣＨ３を介して電源線ＰＬに接続されている。これにより、電源線ＰＬを介して薄膜トランジスタＴＦＴ２のソースと第２のキャパシタ電極ＣＥ２とが電気的に接続されている。ここで、第２のキャパシタ電極ＣＥ２は、チャネル半導体膜ＳＣのソース側の端と直接接続されていてもよい。第３のキャパシタ電極ＣＥ３は図２でみて第２のキャパシタ電極ＣＥ２の下端より少し上から上に向かって延びている。第３のキャパシタ電極ＣＥ３は矩形に対し薄膜トランジスタＴＦＴ１のある左下領域に切り欠きが設けられた形状を有する。第３のキャパシタ電極ＣＥ３と上ゲート電極ＨＧとは一体化している。第３のキャパシタ電極ＣＥ３と上ゲート電極ＨＧとの境界はチャネル半導体膜ＳＣと第２のキャパシタ電極ＣＥ２との間にある。なお、第３のキャパシタ電極ＣＥ３は電源線ＰＬとは離間している。
第１のキャパシタ電極ＣＥ１と第３のキャパシタ電極ＣＥ３とはジャンパ配線ＷＪ、下ゲート電極ＬＧ１、上ゲート電極ＨＧを介して電気的に接続されており、これによりキャパシタＣＳはサンドイッチ構造を有し、単に２つの電極を対向させる場合よりキャパシタＣＳの容量が大きい。
次に薄膜トランジスタＴＦＴ２の構造についてさらに詳細に説明する。図４は第１の実施形態にかかる薄膜トランジスタＴＦＴ２を簡略化して示す平面図であり、図５は、図４に示す薄膜トランジスタＴＦＴ２のＶ−Ｖ切断線における断面図である。図４および５は、キャパシタＣＳを構成する電極を除いた薄膜トランジスタＴＦＴ２単体に対応する図である。
図４に示す薄膜トランジスタＴＦＴ２は、下地層ＵＣの上に設けられた下ゲート電極ＬＧ１，ＬＧ２，ＬＧ３と、チャネル半導体膜ＳＣと、上ゲート電極ＨＧとを有する。チャネル半導体膜ＳＣは下ゲート電極ＬＧ１，ＬＧ２の上方に設けられ、上ゲート電極ＨＧはチャネル半導体膜ＳＣの上方に設けられる。チャネル半導体膜ＳＣは、コンタクトホールＣＨＤを介して陽極ＰＥに接するドレイン端から、コンタクトホールＣＨＳを介して電源線ＰＬに接するソース端まで延びている。ソース端とドレイン端の間にあるチャネル部分は平面的にみて帯状である。ここでは、チャネル半導体膜ＳＣのソース端からドレイン端までの領域のうち、下ゲート電極ＬＧまたは上ゲート電極ＨＧと平面的に重なる部分をチャネル領域、チャネル領域でないチャネル半導体膜ＳＣの領域のうちドレイン端側の部分をドレイン領域、ソース端側の領域をソース領域と記載する。
下ゲート電極ＬＧ１，ＬＧ２および上ゲート電極ＨＧは薄膜トランジスタＴＦＴ２のゲート電極を構成する。図４の例では、平面的にみて、下ゲート電極ＬＧ１，ＬＧ２は互いに離間する矩形の領域であり、下ゲート電極ＬＧ１およびＬＧ２は図４の下側でそれぞれ下ゲート電極ＬＧ３と連続的に接続している。下ゲート電極ＬＧ１は図４の上側でコンタクトホールＣＨＬを介してジャンパ配線ＷＪと接している。上ゲート電極ＨＧは図４の上側でコンタクトホールＣＨＧを介してジャンパ配線ＷＪと接している。これにより、上ゲート電極ＨＧと下ゲート電極ＬＧ１，ＬＧ２とは電気的に接続されている。また下ゲート電極ＬＧ１，ＬＧ２はゲート絶縁層ＩＮ１を介してチャネル半導体膜ＳＣに対向し、上ゲート電極ＨＧはゲート絶縁層ＩＮ２を介してチャネル半導体膜ＳＣに対向する。薄膜トランジスタＴＦＴ２のチャネル長に沿った方向は、ソース領域からドレイン領域に向けてチャネル半導体膜ＳＣが延びる方向と同じである。
下地層ＵＣは薄膜トランジスタＴＦＴ２の下に形成されている。また、下地層ＵＣと下ゲート電極ＬＧ１，ＬＧ２は、チャネル半導体膜ＳＣのチャネル領域の下方に凹部を形成している。より具体的には、チャネル領域のうち下ゲート電極ＬＧ１と下ゲート電極ＬＧ２との間の部分の下方には、下ゲート電極ＬＧ１，ＬＧ２が無いことにより凹部（凹凸）が形成されている。また、その上のチャネル領域にはその凹部に対応する凸部が形成されている。また、見方を変えると、下ゲート電極ＬＧ１，ＬＧ２のそれぞれの厚みにより、下ゲート電極ＬＧ１，ＬＧ２のそれぞれの上のチャネル領域には凸部が形成されている。
チャネル半導体膜ＳＣのうちチャネル領域は、下ゲート電極ＬＧ１およびＬＧ２のうちいずれかと、上ゲート電極ＨＧとの両方に対向する重畳対向領域と、下ゲート電極ＬＧ１およびＬＧ２のうちいずれかと上ゲート電極ＨＧとのうち一方のみと対向する片側対向領域とを含む。また、チャネル長に沿った方向でみると、片側対向領域は重畳対向領域の外側に存在する。別の見方では、チャネル長に沿った方向でみて、下ゲート電極ＬＧ１およびＬＧ２の端部の位置と、上ゲート電極ＨＧの端部の位置とがずれている。図４の例では、下ゲート電極ＬＧ１，ＬＧ２の端部のうち一方が上ゲート電極ＨＧの端部より外側にあるが、上ゲート電極ＨＧの端部の方が外側にあってもよい。
本実施形態では、チャネル領域の上下に電気的に接続されたゲート電極が配置されることにより、チャネルに上下から電界をかけることが可能になるため、片側にしかゲート電極が配置されない場合に比べて薄膜トランジスタＴＦＴ２をより低い電圧で駆動できる。さらにチャネル領域に凹凸が形成されることにより実効的なチャネル長が長くなる。また下ゲート電極ＬＧ１およびＬＧ２の端部の位置と、上ゲート電極ＨＧの端部の位置とがずれることにより、チャネル長に沿った方向で見たチャネル領域の端部における電界が緩和される。これらにより、ドレイン端のインパクトイオンが減少し、キンク現象の発生を抑えることが可能になる。またキンク現象を回避すれば、画素間の輝度のばらつきを抑えることが可能になる。
さらに、上ゲート電極ＨＧを第３のキャパシタ電極ＣＥ３として用い、チャネル半導体膜ＳＣと同層の半導体膜を第２のキャパシタ電極ＣＥ２として用い、下ゲート電極ＬＧを第１のキャパシタ電極ＣＥ１として用いている。第３のキャパシタ電極ＣＥ３と第２のキャパシタ電極ＣＥ２の間および、第２のキャパシタ電極ＣＥ２と第１のキャパシタ電極ＣＥ１の間の両方を容量形成領域として用いることができるので、キャパシタＣＳは小さな平面積で大きな容量値を得ることができる。さらに薄膜トランジスタＴＦＴ２を用いる層をそのまま転用しているので、追加の層を新たに設ける必要もない。
図１３は、図２のXIII−XIII切断線における断面図である。薄膜トランジスタＴＦＴ１は、ドレイン電極であるデータ信号線ＳＬと、ソース電極であるジャンパ配線ＷＪと、ゲート電極であるゲート信号線ＧＬと、チャネル半導体膜ＳＤとを含む。チャネル半導体膜ＳＤはその下面の全てが下地膜ＵＣに接するように形成され、そのドレイン側の端の上面はコンタクトホールを介してＣＨ２を介してデータ信号線ＳＬに接し、そのソース側の端の上面はコンタクトホールＣＨ１を介してジャンパ配線ＷＪに接する。コンタクトホールＣＨ１，ＣＨ２はゲート絶縁層ＩＮ２および層間絶縁層ＩＮ３に形成されている。チャネル半導体膜ＳＤの上側はゲート絶縁膜ＩＮ２を介してゲート線ＧＬと２箇所で対向している。薄膜トランジスタＴＦＴ１は、チャネル半導体膜ＳＤの上側のみにゲート電極が形成されており、薄膜トランジスタＴＦＴ２より簡略な構成を有している。また、薄膜トランジスタＴＦＴ１が配置される面積は薄膜トランジスタＴＦＴ２より小さい。
薄膜トランジスタＴＦＴ１はスイッチとして用いられており、オン、オフを制御する動作をするにすぎないため、簡略な構成であっても問題が生じにくい。一方、薄膜トランジスタＴＦＴ２は、例えば、ゲート、ソース間の電圧を制御することによりソース、ドレイン間の電流量を制御している。薄膜トランジスタＴＦＴ２のように電流量等をアナログ的に制御するトランジスタに対しては、上述したような構造とし、単なるスイッチとして動作するトランジスタについては簡略な構造とすることで、キンク効果を効果的に抑えつつ画素回路の面積の増加を抑えることができる。
薄膜トランジスタＴＦＴ２の形状は上述のものと異なっていてもよい。図６は、薄膜トランジスタＴＦＴ２の他の一例を示す断面図であり、図４のＶ−Ｖ切断線に相当する切断線における断面図である。図６に示す薄膜トランジスタＴＦＴ２を構成する各層の順序は図５の例と同様であり、また以下で特に説明しない構成の形状等についても図４，５の例と同様である。図６の例では、図４，５の例と異なり、チャネル長に沿った方向で見て、下ゲート電極ＬＧ１，ＬＧ２はその端部で斜めに下降するテーパ形状を有する。テーパ形状にすることにより、その上のゲート絶縁層ＩＮ１やチャネル半導体膜ＳＣに亀裂が入るなどの問題が発生する可能性をより抑えることができる。
図７は、薄膜トランジスタＴＦＴ２の他の一例を示す断面図である。図７に示される断面図は、図４のＶ−Ｖ切断線に相当する切断線における断面を示す。図７の例では、下ゲート電極ＬＧ１およびＬＧ２の間かつこれらを含むように形成された第１の導電層より下の層に、窪み領域ＤＰが設けられている。窪み領域ＤＰでは、アレイ基板ＳＵＢの上面が削られた凹部が形成されている。またその上の下地層ＵＣもチャネル領域の下方にＶ字状にへこむ凹部を有する。この凹部により、チャネル半導体膜ＳＣのチャネル領域は凸部を有し、また断面においてその凸部はＶ字の形状を有する。また、チャネル長に沿った方向で見て、下ゲート電極ＬＧ１，ＬＧ２はその端部で斜めに下降するテーパ形状を有する。
図７の例では、窪み領域ＤＰにより図４等の例に比べて凹部がさらに深くなり、チャネル領域のチャネル長をさらに長くすることができる。これにより、図４や図５の例に比べてドレイン端のインパクトイオンがさらに減少し、キンク現象の発生をより抑えることができる。
図８は、薄膜トランジスタＴＦＴ２の他の一例を示す断面図である。図８に示される断面図は、図４のＶ−Ｖ切断線に相当する切断線における断面を示す。図８の例では、図７の例と異なり、窪み領域ＤＰが側面と底面とを有している。また下ゲート電極ＬＧ１，ＬＧ２は窪み領域ＤＰの側面を延びるように設けられている。また、下ゲート電極ＬＧ１，ＬＧ２は窪み領域ＤＰの底面を避けて延びるように設けられており、下ゲート電極ＬＧ１，ＬＧ２のうち窪み領域ＤＰの側面を延びる部分は、ゲート絶縁層ＩＮ１により覆われている。下ゲート電極ＬＧ１，ＬＧ２のうち窪み領域ＤＰの内にない部分は、その端部にテーパ形状を有する。
チャネル半導体膜ＳＣのチャネル領域は、窪み領域ＤＰにおいてその側面および底面に沿って延びる凸部を有し、また断面においてその凸部はＵ字の形状を有する。なお、チャネル領域は窪み領域ＤＰの底面では下地層ＵＣと接している。ゲート絶縁層ＩＮ２も窪み領域ＤＰにおいてその側面および底面に沿って延びる凸部を有し、また断面においてその凸部はＵ字の形状を有する。上ゲート電極ＨＧは窪み領域ＤＰにおいてゲート絶縁層ＩＮ２により形成されたスリット状の窪みを埋めるように設けられ、窪み領域ＤＰの外でソース端側の部分とドレイン端側の部分とに分岐している。
図８の例では、下ゲート電極ＬＧ１，ＬＧ２が窪み領域ＤＰ内にも設けられることにより、図７の例に比べより低い電圧でも薄膜トランジスタＴＦＴ２を駆動できる。図７の例に比べ、チャネル長も長いためドレイン端のインパクトイオンがさらに減少し、キンク現象の発生をより抑えることができる。
ここで、下ゲート電極ＬＧ１，ＬＧ２を離間させなくてもよい。図９は、薄膜トランジスタＴＦＴ２の他の一例を示す断面図である。図９に示される断面図は、図４のＶ−Ｖ切断線に相当する切断線における断面を示す。図９の例では、図８の例と同様に窪み領域ＤＰが側面と底面とを有している。図９の例では、下ゲート電極ＬＧはチャネル長に沿った方向で見て連続的な１つの部分により形成されており、チャネル領域の下方では分断されていない。下ゲート電極ＬＧは窪み領域ＤＰの側面および底面を延びるように設けられ、下ゲート電極ＬＧは、チャネル領域の下方においてゲート絶縁層ＩＮ１により覆われている。下ゲート電極ＬＧのうち窪み領域ＤＰの内にない部分は、その端部にテーパ形状を有する。
図９の例であってもチャネル領域の下方に、チャネル長に沿った方向に凹凸が形成され、またチャネル領域は、その凹凸によって、チャネル長が長くなるように立体的に屈曲する。これにより、凹凸がない場合に比べてドレイン端のインパクトイオンがさらに減少し、キンク現象の発生をより抑えることができる。
［第２の実施形態］
次に本発明の第２の実施形態にかかる有機ＥＬ表示装置について説明する。本実施形態ではチャネル領域にホールアキュムレーション抑制のための構造が設けられている。以下では第２の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分を中心に説明する。
図１０は、第２の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図１０をみると、図２に対してチャネル半導体膜ＳＣがチャネル領域内で図１０の上方向にも分岐し、コンタクトホールＣＨＨを介して電源線ＰＬと接続されている。またチャネル半導体膜ＳＣのうち分岐された部分の端部はソース領域と電気的に接続されている。下ゲート電極ＬＧ１，ＬＧ２はチャネル半導体膜ＳＣのうち分岐された部分と平面的にみて重ならないように設けられている。また、下ゲート電極ＬＧ１，ＬＧ２はジャンパ配線ＷＪとは直接的には接続されておらず、代わりに、画素回路ＰＣが形成される領域のうち図１０の下端において、第１のキャパシタ電極ＣＥ１と第３のキャパシタ電極ＣＥ３とがそれぞれコンタクトホールＣＨ４，ＣＨ５を介してジャンパ配線ＷＫと接している。これにより、下ゲート電極ＬＧ１，ＬＧ２は電気的に接続されている。
図１１は、第２の実施形態にかかる薄膜トランジスタＴＦＴ２の変形例を示す平面図である。図１２は、図１１に示す薄膜トランジスタＴＦＴ２のXII−XII切断線における断面図である。図１１に示す薄膜トランジスタＴＦＴ２は、図１０に示すものに対し、以下の３点が異なる。１つめは、キャパシタＣＳと接続する部分が含まれない点である。２つめは、チャネル半導体膜ＳＣが分岐して延びる方向がコンタクトホールＣＨＧと反対方向である点である。３つめは、分岐先が配線ＷＤを介してドレイン領域に電気的に接続されている点である。これらの相違点があるが、図１０および図１１に示す薄膜トランジスタＴＦＴ２はどちらもホールアキュムレーション抑制の効果を奏する。
以下では、図１１，１２に示す薄膜トランジスタＴＦＴ２と図４，５に示す例との相違点を中心に説明する。チャネル半導体膜ＳＣはチャネル領域において幅方向に分岐する分岐部ＢＲを有する。チャネル半導体膜ＳＣの平面的な形状は、Ｔ字型である。分岐部ＢＲはコンタクトホールＣＨＨを介して配線ＷＤに接続され、配線ＷＤはコンタクトホールＣＨＤを介してチャネル半導体膜ＳＣのドレイン領域に接続されている。また配線ＷＳはコンタクトホールＣＨＳを介してチャネル半導体膜ＳＣのソース端に接している。配線ＷＧはコンタクトホールＣＨＧを介して上ゲート電極ＨＧと接し、コンタクトホールＣＨＬを介して下ゲート電極ＬＧ３と接し、下ゲート電極ＬＧ３は互いに離間する下ゲート電極ＬＧ１，ＬＧ２と一体的に形成されている。なお、分岐部ＢＲは配線ＷＳを介してソース領域と接続されていてもよい。またこのチャネルの分岐は、薄膜トランジスタＴＦＴ２の他の例と組み合わされていてもよい。
ここで、分岐部ＢＲは、ゲート電極の信号電位が印加されるチャネル領域（分岐チャネル領域とよぶ）を含む。分岐チャネル領域はチャネル領域から分岐し、また上ゲート電極ＨＧおよび下ゲート電極ＬＧのいずれかに平面的に重なっている。
図１１，１２の例では、図４の例に示す効果に加え、分岐部ＢＲによるホールアキュムレーション抑制の効果が加わり、キンク現象の発生をより抑えることが可能になる。なお本発明のＴＦＴ構造は、トランジスタ特性を大幅に改善する効果があることから、図１に示す薄膜トランジスタＴＦＴ１，薄膜トランジスタＴＦＴ２および、駆動回路ＹＤＶ、ＸＤＶの回路内で適用してもよい。
[第３の実施形態]
次に本発明の第３の実施形態にかかる有機ＥＬ表示装置について説明する。本実施形態ではチャネル半導体膜ＳＣの上に形成されるスペーサＳＰ（図１４、図１５等参照）を併用することでさらにチャネル長を増加させている。以下では第３の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分、特に薄膜トランジスタＴＦＴ２の構造の相違について説明する。
図１４は、第３の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図である。また、図１５は、図１４に示す薄膜トランジスタＴＦＴ２のXV−XV切断線における断面図である。
図１４に示す薄膜トランジスタＴＦＴ２は、下地層ＵＣの上に設けられた下ゲート電極ＬＧと、チャネル半導体膜ＳＣと、上ゲート電極ＨＧ１，ＨＧ２と、スペーサＳＰとを有する。チャネル半導体膜ＳＣは下ゲート電極ＬＧの上方に設けられ、上ゲート電極ＨＧ１，ＨＧ２はチャネル半導体膜ＳＣの上方に設けられる。チャネル半導体膜ＳＣは、ドレイン端からソース端に延びている。ドレイン端では、チャネル半導体膜ＳＣはコンタクトホールＣＨＤを介して配線ＷＤと接し、ソース端ではチャネル半導体膜ＳＣはコンタクトホールＣＨＳを介して配線ＷＳに接する。またチャネル半導体膜ＳＣはドレイン端とソース端との間にチャネル部分を有する。チャネル部分は平面的にみて帯状である。図４の例と同様に、チャネル半導体膜ＳＣのソース端からドレイン端までの領域のうち、下ゲート電極ＬＧまたは上ゲート電極ＨＧ１，ＨＧ２と平面的に重なる部分をチャネル領域、チャネル領域でないチャネル半導体膜ＳＣの領域のうちドレイン端側の部分をドレイン領域、ソース端側の領域をソース領域と記載する。
下ゲート電極ＬＧおよび上ゲート電極ＨＧは薄膜トランジスタＴＦＴ２のゲート電極を構成する。図１４の例では、平面的にみて、下ゲート電極ＬＧは、上ゲート電極ＨＧ１，ＨＧ２、スペーサＳＰを包含するように配置され、図１４の下側でコンタクトホールＣＨＬを介して配線ＷＧに接している。また上ゲート電極ＨＧ１，ＨＧ２は互いに離間する矩形の領域であり、上ゲート電極ＨＧ１およびＨＧ２は図１４の下側で互いに接続し、またコンタクトホールＣＨＧを介して配線ＷＧに接している。スペーサＳＰはチャネル半導体膜ＳＣと下ゲート電極ＬＧとの間でありかつ、平面的にみて上ゲート電極ＨＧ１と上ゲート電極ＨＧ２との間に設けられている。より具体的には、スペーサＳＰは絶縁膜であり、ゲート絶縁層ＩＮ１とチャネル半導体膜ＳＣとの間に配置されている。平面的にみると、チャネル領域は、ソース領域側から順に、上ゲート電極ＨＧ１、スペーサＳＰ、上ゲート電極ＨＧ２と重なっている。また、上ゲート電極ＨＧ１よりソース領域側の位置から上ゲート電極ＨＧ２よりドレイン領域側の位置までの間においてチャネル領域と下ゲート電極ＬＧとが重なっている。
また下ゲート電極ＬＧはゲート絶縁層ＩＮ１を介してチャネル半導体膜ＳＣに対向し、上ゲート電極ＨＧ１，ＨＧ２はゲート絶縁層ＩＮ２を介してチャネル半導体膜ＳＣに対向する。特にスペーサＳＰとチャネル領域とが重なる部分では、下ゲート電極ＬＧとチャネル領域とはゲート絶縁層ＩＮ１およびスペーサＳＰを介して対向している。スペーサＳＰにより凸部が形成されるため、その上にあるチャネル領域にも凸部が形成される。
チャネル半導体膜ＳＣのうちチャネル領域は、下ゲート電極ＬＧと、上ゲート電極ＨＧ１およびＨＧ２のいずれかとの両方に対向する重畳対向領域と、下ゲート電極ＬＧのみと対向する片側対向領域とを含む。また、チャネル長に沿った方向でみると、片側対向領域は重畳対向領域の外側に存在する。別の見方では、チャネル長に沿った方向でみて、下ゲート電極ＬＧの端部の位置と、上ゲート電極ＨＧ１，ＨＧ２のソース側の端及びドレイン側の端の位置とがずれている。より具体的には、図１４，１５の例では、下ゲート電極ＬＧの端部が上ゲート電極ＨＧ１，ＨＧ２のうち一方の端部より外側にある。
図１４および図１５の例では、スペーサＳＰにより形成されるチャネル半導体膜ＳＣのチャネル領域の凸部により、チャネル長が増加する。これにより、スペーサＳＰがない場合に比べてドレイン端のインパクトイオンが減少し、キンク現象の発生を抑えることができる。
ここで、図１４，１５の例では下ゲート電極ＬＧの端部が上ゲート電極ＨＧ１，ＨＧ２のそれぞれの外側の端部より外側にあるが、必ずしもこの構造でなくてもよい。図１６は薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。また図１７は、図１６に示される薄膜トランジスタＴＦＴ２のXVII−XVII切断線における断面図である。図１６，図１７の例では、主に、上ゲート電極ＨＧ１，ＨＧ２のうち一方の外側の端部が、下ゲート電極ＬＧの端部より外側にある点が図１４，１５と異なる。図１６，１７の例でも、スペーサＳＰにより形成されるチャネル半導体膜ＳＣのチャネル領域の凸部により、チャネル長が増加し、キンク現象の発生を抑えることができる。
図１８は薄膜トランジスタＴＦＴ２の他の一例を示す平面図であり、図１９は図１８に示される薄膜トランジスタＴＦＴ２のXIX−XIX切断線における断面図である。図１８，１９の例では、図１６，１７の例と異なり、スペーサＳＰが存在しない。一方、平面的にみて下ゲート電極ＬＧは上ゲート電極ＨＧ１，ＨＧ２の間にあり、平面的に見てチャネル領域において下ゲート電極ＬＧと上ゲート電極ＨＧ１，ＨＧ２とは重なっていない。下ゲート電極ＬＧのうちチャネル半導体膜ＳＣに重なる部分のチャネル方向の長さは、また上ゲート電極ＨＧ１の内側の端から上ゲート電極ＨＧ２の内側の端までの長さより小さい。図１８，１９の例では、下ゲート電極ＬＧにより形成されるチャネル半導体膜ＳＣのチャネル領域の凸部により、チャネル長が増加し、キンク現象の発生を抑えることができる。
ＣＳ キャパシタ、ＧＬ ゲート信号線、ＬＥ 発光素子、ＰＣ 画素回路、ＰＬ 電源線、ＳＬ データ信号線、ＴＦＴ１ 薄膜トランジスタ、ＴＦＴ２ 薄膜トランジスタ、ＸＤＶ，ＹＤＶ 駆動回路、ＢＫ バンク、ＢＲ 分岐部、ＣＥ１ 第１のキャパシタ電極、ＣＥ２ 第２のキャパシタ電極、ＣＥ３ 第３のキャパシタ電極、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨＤ，ＣＨＬ，ＣＨＧ，ＣＨＨ，ＣＨＳ コンタクトホール、ＤＰ 窪み領域、ＩＮ１，ＩＮ２ ゲート絶縁層、ＩＮ３ 層間絶縁層、ＨＧ 上ゲート電極、ＬＧ，ＬＧ１，ＬＧ２，ＬＧ３ 下ゲート電極、ＮＥ 陰極層、ＯＬ ＯＬＥＤ層、ＯＰ バンク開口、ＰＥ 陽極、ＰＩ 平坦化層、ＳＣ，ＳＤ チャネル半導体膜、ＳＦ 封止層、ＳＰ スペーサ、ＳＵＢ アレイ基板、ＵＣ 下地層、ＷＤ，ＷＧ，ＷＳ 配線、ＷＪ，ＷＫ ジャンパ配線。

Claims (8)

  1. マトリクス状に配置された複数の画素のそれぞれに設けられた、前記画素の輝度を調整する電流又は電圧を制御するための薄膜トランジスタと、
    前記薄膜トランジスタの下に設けられる下地層と、
    前記下地層の下層に設けられる基板と、
    を有し、
    前記薄膜トランジスタは、前記下地層の上に設けられた第１ゲート電極と、前記第１ゲート電極の上層に設けられた半導体層と、前記半導体層の上層に設けられた第２ゲート電極と、を有し、
    前記半導体層は、ソース領域及びドレイン領域並びに前記ソース領域及び前記ドレイン領域の間にあるチャネル領域を含み、
    前記第１ゲート電極は、前記チャネル領域の下層においてチャネル長方向に並び互いに離間する第１部分電極と第２部分電極とを含み、前記第１部分電極と前記第２部分電極との間に前記第１ゲート電極は存在せず、
    前記第１ゲート電極は、前記半導体層より下層において、前記第１部分電極および前記第２部分電極の厚みにより２つの凸部を形成し、前記第１部分電極と前記第２部分電極との間に凹部を形成し、
    前記半導体層の前記チャネル領域は、前記凹部と前記２つの凸部とによって、前記チャネル領域のチャネル長方向の断面において立体的に屈曲し、
    前記第１ゲート電極と前記第２ゲート電極は、電気的に接続し、
    前記基板は、前記第１部分電極と前記第２部分電極との間の下方に凹部を有し、
    前記下地層は、当該基板が有する凹部にそってへこむ凹部を有することを特徴とする表示装置。
  2. 請求項１に記載された表示装置において、
    前記第１ゲート電極に含まれる前記第１部分電極と前記第２部分電極は、前記下地層が有する前記凹部の側面に至るように設けられることを特徴とする表示装置。
  3. 請求項２に記載された表示装置において、
    前記第１ゲート電極は、前記下地層が有する前記凹部の底面を避けて設けられることを特徴とする表示装置。
  4. 請求項１から３のいずれか１項に記載された表示装置において、
    前記第１ゲート電極は、前記チャネル長に沿った方向の端部で斜めに下降する表面形状を有することを特徴とする表示装置。
  5. 請求項１から４のいずれか１項に記載された表示装置において、
    前記第１ゲート電極及び前記第２ゲート電極は、前記チャネル長に沿った方向にずれた位置に端部があることを特徴とする表示装置。
  6. 請求項１から５のいずれか１項に記載された表示装置において、
    前記チャネルは、ポリシリコン、アモルファスシリコン、酸化物半導体のいずれかを含むことを特徴とする表示装置。
  7. 請求項１から６のいずれか１項に記載された表示装置において、
    前記画素に用いる複数のＴＦＴについて、異なる種類のＴＦＴを組合せた表示装置。
  8. 請求項１に記載された表示装置において、
    前記複数の画素のそれぞれは、キャパシタをさらに有し、
    前記第１ゲート電極および前記第２ゲート電極は前記キャパシタの一方の電極であり、
    前記半導体層と同層の他の半導体層は前記キャパシタの他方の電極であり、
    前記第１ゲート電極と前記半導体層との間、および前記第１ゲート電極と前記他の半導体層との間には第１絶縁膜が配置され、
    前記第２ゲート電極と前記半導体層との間、および前記第２ゲート電極と前記他の半導体層との間には第２絶縁膜が配置され、
    前記第１ゲート電極と前記半導体層との間の前記第１絶縁膜と、前記第２ゲート電極と前記半導体層との間の前記第２絶縁膜が前記薄膜トランジスタのゲート絶縁膜となり、
    前記第１ゲート電極と前記他の半導体層の間の前記第１絶縁膜と、前記第２ゲート電極と前記他の半導体層の間の前記第２絶縁膜が前記キャパシタの電極間誘電体膜である表示装置。
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