WO2018235136A1 - アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法 - Google Patents

アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法 Download PDF

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WO2018235136A1
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semiconductor layer
electrode
film
region
active matrix
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PCT/JP2017/022565
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English (en)
French (fr)
Inventor
誠二 金子
Original Assignee
シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an active matrix substrate, a method of manufacturing an active matrix substrate, and a method of manufacturing a display device.
  • TFT Thin Film Transistor
  • a method of controlling driving of a light emitting element in a pixel by current control has been developed as in an organic EL display device.
  • the drivability of a transistor other than the transistor used to adjust the current amount of the light emitting element needs to be high drivability. Therefore, by increasing the channel length of the semiconductor layer in the transistor used to adjust the amount of current of the light-emitting element, the drivability of the semiconductor layer can be reduced.
  • the present invention has been made in view of the above-described conventional problems, and an object thereof is to lower the drive capability of a specific thin film transistor without increasing the area of a pixel.
  • an active matrix substrate is an active matrix substrate in which a thin film transistor is disposed in a pixel, and the thin film transistor includes a source electrode and a drain electrode, and the source electrode And a semiconductor layer in contact with the drain electrode, the semiconductor layer comprising: a source region connected to the source electrode through the contact hole; and a drain region connected to the drain electrode through the contact hole And a channel region which is a region between the source region and the drain region, and the channel region is provided with asperities.
  • a method of manufacturing an active matrix substrate is a method of manufacturing an active matrix substrate in which a thin film transistor having a source electrode, a drain electrode and a semiconductor layer is disposed in a pixel.
  • FIG. 5 is a plan view illustrating a configuration in the vicinity of the drive transistor of FIG. 4.
  • FIG. 7 shows a manufacturing process of the organic EL substrate, where (a) is a view showing a state in which a glass substrate is peeled, and (b) is a view showing a state in which a support is attached.
  • It is a top view showing the structure of the drive transistor vicinity of the organic electroluminescence display which concerns on Embodiment 2 of this invention.
  • It is sectional drawing showing the structure of the active-matrix substrate of the drive transistor vicinity with which the organic electroluminescence display based on Embodiment 3 of this invention is equipped. It is a figure showing the timing chart of scan (scanning signal), em (light emission control signal), and date (data) in the pixel circuit of the organic EL display concerning a 1st embodiment of the present invention.
  • FIG. 10 is a diagram showing an operation of the pixel circuit in each period shown in FIG. 9; It is sectional drawing showing the structure of the active matrix substrate of the drive transistor vicinity with which the organic electroluminescence display which concerns on Embodiment 4 of this invention is provided.
  • FIG. 6 is a view showing a modification of the semiconductor layer shown in FIG. 5, (a) is a plan view showing a first modification of the semiconductor layer shown in FIG. 5, (b) is a plan view of the semiconductor layer shown in It is a top view showing 2 modification, (c) is a figure showing the 3rd modification of the semiconductor layer shown in FIG.
  • FIG. 16 is a view showing another modification of the semiconductor layer shown in FIG. 5, (a) is a plan view showing a fourth modification of the semiconductor layer shown in FIG. 5, (b) is a semiconductor layer shown in FIG. It is a top view showing the 5th modification of.
  • Embodiment 1 (Schematic Configuration of Organic EL Display Device 1) First, a schematic configuration of the organic EL display device (display device) 1 according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • an organic EL display device will be described as an example of a display (display device) according to the present embodiment.
  • the display panel of the display according to the present embodiment is not particularly limited as long as it is a display panel provided with an optical element.
  • the above optical element is an optical element whose luminance and transmittance are controlled by a current, and an organic EL (Electro Luminescence) provided with an OLED (Organic Light Emitting Diode) as a display having a current controlled optical element.
  • EL Display An EL display such as an inorganic EL display equipped with an inorganic light emitting diode or a QLED display equipped with a quantum dot light emitting diode (QLED).
  • QLED quantum dot light emitting diode
  • FIG. 1 is a cross-sectional view showing the configuration of the organic EL display device 1 according to Embodiment 1 of the present invention.
  • the organic EL display device 1 includes an organic EL substrate 2 in which thin film encapsulation (TFE: Thin Film Encapsulation) is performed, a drive circuit (not shown), and the like.
  • the organic EL display device 1 may further include a touch panel.
  • the organic EL display device 1 will be described as a flexible image display device that can be bent.
  • the organic EL display device 1 has a display area in which the pixels PIX are arranged in a matrix and the image is displayed, and a frame area which is a peripheral area in which the periphery of the display area is enclosed and the pixels PIX are not arranged. .
  • the organic EL substrate 2 has a configuration in which an organic EL element OLED and a sealing layer 42 are provided in this order from the TFT substrate 40 side on a TFT (Thin Film Transistor) substrate 40.
  • the organic EL substrate 2 includes a support 11 made of a transparent insulating material such as a plastic film or a foldable glass substrate.
  • the support 11 includes, in order from the support 11 side, an adhesive layer 12, a resin film (organic film) 13 made of a resin such as PI (polyimide), an inorganic film (insulation film) 14, etc. It is laminated on the entire surface.
  • the inorganic film 14 prevents entry of impurities into the semiconductor layer 16 from the lower layer side of the semiconductor layer 16 and intrusion of moisture or the like that reduces the reliability of the organic EL element OLED.
  • the inorganic film 14 is made of an inorganic film such as silicon nitride or silicon oxide.
  • the inorganic film 14 may have a single layer structure of an inorganic film made of silicon nitride, silicon oxide or the like, or may have a multilayer structure of different types of inorganic films such as silicon nitride and silicon oxide.
  • an island-shaped semiconductor layer 16 On the inorganic film 14, an island-shaped semiconductor layer 16, a gate insulating film 17 covering the semiconductor layer 16 and the inorganic film 14, and a gate electrode GE provided on the gate insulating film 17 so as to overlap the semiconductor layer 16.
  • a second interlayer film 22 covering the interlayer film 19 and an interlayer insulating film 23 covering the second interlayer film 22 are provided.
  • the source electrode SE and the drain electrode DE are connected to the semiconductor layer 16 through the contact holes provided in the gate insulating film 17, the first interlayer film 19 and the second interlayer film 22.
  • the source electrode SE, the drain electrode DE, the gate electrode GE, and the semiconductor layer 16 constitute a transistor T4.
  • the transistor T4 is a switching element that is formed in each pixel PIX and controls driving of each pixel PIX.
  • the transistor T4 has a top gate structure (staggered type) in which the gate electrode GE is formed in the upper layer than the semiconductor layer 16.
  • the semiconductor layer 16 is made of low temperature polysilicon (LTPS) in the present embodiment. As described later, unevenness is formed in the channel region of the semiconductor layer 16.
  • LTPS low temperature polysilicon
  • the gate electrode GE can be formed using a molybdenum alloy containing molybdenum such as molybdenum or molybdenum tungsten (MoW), a tungsten alloy such as tungsten or tungsten tantalum, or the like.
  • MoW molybdenum tungsten
  • tungsten alloy such as tungsten or tungsten tantalum, or the like.
  • a pixel circuit formed of a plurality of elements including a transistor (thin film transistor, drive transistor) T4 is formed. The pixel circuit will be described later with reference to FIG.
  • the first interlayer film 19 and the second interlayer film 22 are inorganic insulating films made of silicon nitride, silicon oxide or the like.
  • the second interlayer film 22 covers the capacitive electrode CE.
  • the capacitance electrode CE forms a capacitance by the gate electrode GE and the first interlayer film 19 between the capacitance electrode CE and the gate electrode GE.
  • the interlayer insulating film 23 is an organic insulating film made of a photosensitive resin such as acryl or polyimide.
  • the interlayer insulating film 23 covers the transistor T4 and the transistors forming the other pixel circuits, and flattens the steps on the respective transistors.
  • the interlayer insulating film 23 is provided in the display area and is not provided in a part of the frame area.
  • the interlayer insulating film 23 may be provided not only in the display area but also in the frame area.
  • a scanning signal line connected to the gate electrode GE, a data line connected to the source electrode SE, and a capacitance line connected to the capacitance electrode CE are disposed on the organic EL substrate 2.
  • the scanning signal lines and the data lines intersect orthogonally.
  • An area partitioned by the scanning signal line and the data line is a pixel PIX.
  • the first electrode 24, the organic EL layer 26, and the second electrode 27 constitute an organic EL element OLED.
  • the organic EL element OLED is a light emitting element capable of high luminance light emission by low voltage direct current drive.
  • the first electrode 24, the organic EL layer 26, and the second electrode 27 are stacked in this order from the TFT substrate 40 side. In the present embodiment, the layers between the first electrode 24 and the second electrode 27 are collectively referred to as the organic EL layer 26.
  • an optical adjustment layer that performs optical adjustment or an electrode protection layer that protects the electrode may be formed on the second electrode 27.
  • the organic EL layer 26 formed in each pixel, the electrode layer (the first electrode 24 and the second electrode 27), and an optical adjustment layer and an electrode protection layer (not shown) formed as needed Collectively, it is called organic EL element OLED.
  • the first electrode 24 is formed on the interlayer insulating film 23.
  • the first electrode 24 injects (supplies) holes into the organic EL layer 26, and the second electrode 27 injects electrons into the organic EL layer 26.
  • the holes and electrons injected into the organic EL layer 26 are recombined in the organic EL layer 26 to form excitons.
  • the formed exciton emits light when it deactivates from the excited state to the ground state, and the emitted light is emitted from the organic EL element OLED to the outside.
  • the first electrode 24 is electrically connected to the drain electrode DE of the TFT element through a contact hole formed in the interlayer insulating film 23.
  • the first electrode 24 is patterned in an island shape for each pixel PIX, and the end of the first electrode 24 is covered with an edge cover 25.
  • the edge cover 25 is formed on the interlayer insulating film 23 so as to cover the end of the first electrode 24.
  • the edge cover 25 is an organic insulating film made of a photosensitive resin such as acrylic or polyimide.
  • FIG. 2 is a diagram showing the planar shapes of the edge cover 25 and the organic EL layer 26. As shown in FIG. As shown in FIGS. 1 and 2, the edge cover 25 covers between the edge of the first electrode 24 and the first electrode 24.
  • the edge cover 25 is disposed between the adjacent pixels PIX.
  • the edge cover 25 is an edge cover that prevents concentration of the electrode or thinning of the organic EL layer 26 at the end of the first electrode 24 to cause a short circuit with the second electrode 27. Further, the provision of the edge cover 25 prevents the concentration of the electric field at the end of the first electrode 24. Thereby, the deterioration of the organic EL layer 26 is prevented.
  • An organic EL layer 26 is provided in a region surrounded by the edge cover 25.
  • the edge cover 25 surrounds the edge of the organic EL layer 26, and the side wall of the edge cover 25 is in contact with the side wall of the organic EL layer 26.
  • the edge cover 25 functions as a bank (bank) that blocks the liquid material to be the organic EL layer 26.
  • the cross section of the edge cover 25 is tapered.
  • the organic EL layer 26 is provided in a region surrounded by the edge cover 25 in the pixel PIX.
  • the organic EL layer 26 can be formed by a vapor deposition method, an inkjet method, or the like.
  • the organic EL layer 26 has a configuration in which, for example, a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like are stacked in this order from the first electrode 24 side.
  • one layer may have a plurality of functions.
  • a hole injection and hole transport layer having the functions of both layers may be provided.
  • it may replace with an electron injection layer and an electron carrying layer, and the electron injection layer and electron carrying layer which has a function of these both layers may be provided.
  • a carrier blocking layer may be provided as appropriate.
  • the second electrode 27 is formed over the entire display area.
  • the second electrode 27 may be patterned in an island shape for each pixel PIX.
  • the second electrodes 27 formed in each pixel PIX are connected to each other by an auxiliary wiring or the like.
  • the first electrode 24 is an anode (pattern electrode, pixel electrode) and the second electrode 27 is a cathode (common electrode), the first electrode 24 is a cathode.
  • the second electrode 27 may be an anode.
  • the order of the layers constituting the organic EL layer 26 is reversed.
  • the second electrode 27 is formed of a reflective electrode made of a reflective electrode material, and the first electrode 27 is formed.
  • 24 is formed of a transparent electrode or a translucent electrode made of a transparent or translucent translucent electrode material.
  • the electrode structure is reversed from that of the bottom emission type. That is, when the organic EL display device 1 is a top emission type, the first electrode 24 is formed of a reflective electrode, and the second electrode 27 is formed of a transparent electrode or a semitransparent electrode.
  • FIG. 3 is a diagram showing the configuration of the pixel circuit 5 disposed in each pixel PIX of the organic EL display device 1. As shown in FIG. FIG. 3 shows the configuration of the pixel circuit 5 corresponding to m columns and n rows.
  • the configuration of the pixel circuit 5 described here is an example, and other configurations can also be adopted.
  • a plurality of data lines data [m] and a plurality of scanning signal lines scan [n] orthogonal to these are disposed.
  • m and n are arbitrary natural numbers.
  • a plurality of light emission control lines em [n] are disposed to correspond to the plurality of scanning signal lines scan [n] in a one-to-one manner.
  • the pixel circuit 5 is provided in the display area so as to correspond to the intersections of the plurality of data lines data [m] and the plurality of scanning signal lines scan [n]. By providing the pixel circuit 5 in this manner, a plurality of pixels PIX are formed in a display area in a matrix.
  • a power supply line common to each pixel circuit 5 is formed in the display area. More specifically, a high level power supply line ELVDD for supplying ELVDD (high level power supply voltage) for driving an organic EL element, and a low level power supply for supplying ELVSS (low level power supply voltage) for driving an organic EL element An initialization power supply line Vini [n] for supplying the line ELVSS and Vini (initialization voltage) is formed.
  • ELVDD high level power supply voltage
  • ELVSS low level power supply voltage
  • the pixel circuit 5 is supplied with ELVDD from the high level power supply line ELVDD, and controls a signal to be applied to the organic EL layer 26 (see FIGS. 1 and 2) included in the organic EL element OLED.
  • the pixel circuit 5 includes one organic EL element OLED, seven transistors T1 to T7, and one capacitor C1.
  • the transistors T1 to T7 are p-channel thin film transistors (TFTs).
  • the capacitor C1 is a capacitive element formed of two electrodes and an insulating film sandwiched therebetween.
  • the two electrodes of the capacitor C1 facing each other through the insulating film are a gate electrode GE and a capacitance electrode CE.
  • Each of the transistors T1 to T3 and T5 to T7 also has a semiconductor layer which is low-temperature polysilicon (LTPS), similarly to the semiconductor layer 16 of the transistor T4.
  • LTPS low-temperature polysilicon
  • the organic EL element OLED can be considered to be a diode in which the first electrode 24 (see FIG. 2) is an anode and the second electrode 27 (see FIG. 2) is a cathode. A voltage corresponding to an image to be displayed is applied to the first electrode 24.
  • the second electrode 27 is supplied with ELVSS which is a constant voltage different from ELVDD.
  • the transistor T1 is an initialization transistor
  • the transistor T2 is a threshold voltage compensation transistor
  • the transistor T3 is a write control transistor
  • the transistor T4 is a drive transistor
  • the transistor T5 is a power supply control transistor
  • the transistor T6 is a light emission
  • the transistor T7 is a control transistor
  • the transistor T7 is an anode charge discharge transistor of the organic EL element OLED.
  • the high level power supply circuit (not shown) is connected to the capacitor C1 and the transistor T5 via the high level power supply line ELVDD.
  • the gate electrode is connected to the scan signal line scan [n-1]
  • the source electrode is connected to the initializing power supply line Vini [n]
  • the drain electrode is connected to the capacitor C1 and the gate electrode of the transistor T4. It is done.
  • the transistor T2 compensates for the threshold voltage of the transistor T4.
  • the gate electrode of the transistor T2 is connected to the scan signal line scan [n] and the gate electrode of the transistor T3, the source electrode is connected between the drain electrode of the transistor T4 and the source electrode of the transistor T6, and the drain electrode is It is connected to the gate electrode of the transistor T4 and connected between the capacitor C1 and the drain electrode of the transistor T1.
  • the gate electrode of the transistor T3 is connected to the scan signal line scan [n] and the gate electrode of the transistor T2, the source electrode is connected to the data line data [m], and the drain electrode is connected to the source electrode of the transistor T4 and It is connected to the drain electrode of the transistor T5.
  • the transistor T4 has a gate electrode connected to the drain electrode of the transistor T2 and a capacitor C1 connected between the drain electrodes of the transistor T1, and a source electrode connected between the drain electrode of the transistor T3 and the drain electrode of the transistor T5.
  • the drain electrode is connected to the source electrode of the transistor T2 and the source electrode of the transistor T6.
  • the transistor T5 has a gate electrode connected to the light emission control line em [n] and the gate electrode of the transistor T6, a source electrode connected to the high level power supply line ELVDD and the capacitor C1, and a drain electrode connected to the source of the transistor T4. It is connected to the electrode and the drain electrode of the transistor T3.
  • the gate electrode of the transistor T6 is connected to the light emission control line em [n] and the gate electrode of the transistor T5, the source electrode is connected to the drain electrode of the transistor T4 and the source electrode of the transistor T2, and the drain electrode is organic It is connected to the anode of the EL element OLED and the drain electrode of the transistor T7.
  • the transistor T7 is a transistor for resetting the charge accumulated in the anode of the organic EL element OLED immediately before writing data in the organic EL element OLED.
  • the gate electrode is connected to the scanning signal line scan [n]
  • the source electrode is connected to the initializing power supply line Vini [n]
  • the drain electrode is the drain electrode of the transistor T6 and the organic EL element OLED Connected between the anodes of the
  • FIG. 9 is a diagram showing a timing chart of scan (scanning signal), em (emission control signal) and date (data) in the pixel circuit 5.
  • FIG. 10 is a diagram showing an operation of the pixel circuit 5 in each period shown in FIG.
  • FIG. 10A is a diagram showing the operation of the pixel circuit 5 in the first period P1 shown in FIG. 9, and
  • FIG. 10B is a diagram showing the operation of the pixel circuit 5 in the second period P2 shown in FIG. 9
  • (c) is a diagram showing the operation of the pixel circuit 5 in the third period P3 shown in FIG. 9, and
  • (d) is a diagram showing the operation of the pixel circuit 5 in the fourth period P4 shown in FIG.
  • the scan [n-1] input to the gate electrode of the transistor T1 changes from high to low Falling causes the transistor T1 to switch from off to on.
  • the initialized power supply lines Vini [n] to Vini [n] are supplied to the capacitor C1 and the gate electrode of the transistor T4 through the source electrode and the drain electrode of the transistor T1.
  • the potentials of the capacitor C1 and the gate electrode of the transistor T4 are reset (initialized).
  • the second period P2 is one horizontal period (1 H). After Vini [n] is supplied to the capacitor C1 and the gate electrode of the transistor T4 in the second period P2, scan [n-1] input to the gate electrode of the transistor T1 rises from low to high, and the transistor T1 is turned on Switch from off to off.
  • the scan [n] input to the gate electrode of the transistors T2, T3 and T7 is high Fall to low.
  • the transistor T7 is switched from off to on to reset (initialize) the anode charge of the organic EL element OLED as shown by the arrow A31, and the transistors T2 and T3 are switched from off to on as an arrow.
  • date is supplied to the gate electrode of the transistor T4 through the transistors T3 ⁇ T4 ⁇ T2.
  • the capacitor C1 is set.
  • the threshold voltage of the transistor T4 is Vth
  • the gate electrode of the transistor T4 has a potential of date ⁇
  • FIG. 4 is a cross-sectional view showing the configuration of the active matrix substrate in the vicinity of the transistor T4.
  • FIG. 5 is a plan view showing the configuration in the vicinity of the transistor T4.
  • the gate electrode GE and the capacitor electrode CE disposed above the semiconductor layer 16 are drawn by broken lines.
  • the semiconductor layer 16 has a channel region 16C in a region overlapping with the gate electrode GE, and has a source region 16S and a drain region 16D in regions at both ends where the channel region 16C is interposed.
  • the source region 16S is formed in a region of the semiconductor layer 16 which does not overlap with the gate electrode GE.
  • Contact holes 7S are formed in the gate insulating film 17, the first interlayer film 19 and the second interlayer film 22 so as to overlap with a partial region of the source region 16S.
  • Source region 16S is connected to source electrode SE through contact hole 7S.
  • the drain region 16D is formed in the semiconductor layer 16 in a region not overlapping the gate electrode GE.
  • Contact holes 7D are formed in the gate insulating film 17, the first interlayer film 19 and the second interlayer film 22 so as to overlap with a partial region of the drain region 16D.
  • the drain region 16D is connected to the drain electrode DE through the contact hole 7D.
  • the channel length of the semiconductor layer 16 is not a distance between the source region 16S and the drain region 16D, but a path length of a region overlapping with the gate electrode GE.
  • the channel length refers to the other end (second end) in contact with the drain region 16D from one end (first end) in contact with the source region 16S. The length of the path to the end).
  • the semiconductor layer 16 is bent in a region covered by the gate electrode GE in plan view in order to increase the channel length.
  • the capacitance electrode CE overlaps the gate electrode GE, and has a smaller area than the gate electrode GE. That is, the edge of the capacitive electrode CE overlaps the gate electrode GE.
  • the resin film 13 has irregularities formed on the surface including the area from the source electrode SE to the drain electrode DE.
  • a plurality of irregularities on the surface of the resin film 13 are alternately and continuously formed.
  • the resin film 13 in the region where the transistor T4 is formed, has unevenness formed in the region overlapping with the gate electrode GE, and the outside of the region overlapping with the gate electrode GE is flat. The unevenness of the surface of the resin film 13 is formed in a slit shape.
  • the direction parallel to the straight line connecting the source region 16S and the drain region 16D in the semiconductor layer 16 at the shortest distance is taken as the extending direction of the semiconductor layer 16.
  • the extending direction of the slit which is the unevenness of the surface of the resin film 13, is orthogonal to the extending direction of the semiconductor layer 16.
  • the extending direction of the slit which is the unevenness of the surface of the resin film 13, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other. The details of the planar shape of the semiconductor layer 16 will be described later with reference to FIGS. 5, 12 and 13.
  • the inorganic film 14 formed on the resin film 13 is bent along the unevenness of the resin film 13 between the source electrode SE and the drain electrode DE.
  • a plurality of irregularities of the inorganic film 14 are alternately and continuously formed.
  • the inorganic film 14 in the region where the transistor T4 is formed, has unevenness formed in the region overlapping with the gate electrode GE, and the outside of the region overlapping with the gate electrode GE is flat.
  • the unevenness of the inorganic film 14 is formed in a slit shape.
  • the extending direction of the slits which are the unevenness of the inorganic film 14 is orthogonal to the extending direction of the semiconductor layer 16.
  • the stretching direction of the slits, which are the unevenness of the inorganic film 14, and the stretching direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the semiconductor layer 16 formed on the inorganic film 14 is a region overlapping with the gate electrode GE and along the unevenness of the inorganic film 14 from the source region 16S to the drain region 16D. Is bent to the unevenness. That is, in the semiconductor layer 16, the channel region 16 ⁇ / b> C overlaps with at least a part of the unevenness of the inorganic film 14, whereby the unevenness which is bent in the channel region 16 ⁇ / b> C is formed. In the semiconductor layer 16, the source region 16S and the drain region 16D are flat without unevenness. In the present embodiment, a plurality of irregularities of the semiconductor layer 16 are alternately and continuously formed in the channel region 16C. The unevenness of the semiconductor layer 16 is formed in a slit shape.
  • the gate insulating film 17 formed on the inorganic film 14 and the semiconductor layer 16 at least the unevenness of the semiconductor layer 16 overlaps with the unevenness of the semiconductor layer 16 from the source electrode SE to the drain electrode DE.
  • the gate insulating film 17 is bent to be uneven along the unevenness and the unevenness of the inorganic film 14.
  • a plurality of irregularities of the gate insulating film 17 are alternately and continuously formed.
  • the unevenness of the gate insulating film 17 is formed in a slit shape.
  • the extending direction of the slits which are the unevenness of the gate insulating film 17 is orthogonal to the extending direction of the semiconductor layer 16. Note that the extending direction of the slits, which are the unevenness of the gate insulating film 17, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the gate insulating film 17 has unevenness formed in the region overlapping with the gate electrode GE, and the outside of the region overlapping with the gate electrode GE is flat.
  • the gate electrode GE formed on the gate insulating film 17 overlaps the unevenness of the gate insulating film 17 between the source electrode SE and the drain electrode DE, so that the gate is formed along the unevenness of the gate insulating film 17
  • the electrode GE is bent to be uneven.
  • a plurality of irregularities of the gate electrode GE are alternately and continuously formed.
  • the unevenness of the gate electrode GE is formed in a slit shape.
  • the extending direction of the slit which is the unevenness of the gate electrode GE is orthogonal to the extending direction of the semiconductor layer 16. Note that the extending direction of the slits, which are the unevenness of the gate electrode GE, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the unevenness of the gate electrode GE is generated by overlapping with the unevenness of the gate electrode GE between the source electrode SE and the drain electrode DE.
  • the first interlayer film 19 is bent in the form of irregularities along the direction of FIG. In the present embodiment, a plurality of concavities and convexities of the first interlayer film 19 are alternately and continuously formed.
  • the unevenness of the first interlayer film 19 is formed in a slit shape.
  • the extending direction of the slits, which are the unevenness of the first interlayer film 19, is orthogonal to the extending direction of the semiconductor layer 16.
  • the extending direction of the slits, which are the unevenness of the first interlayer film 19, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the first interlayer film 19 has unevenness formed in the region overlapping the gate electrode GE, and the outside of the region overlapping the gate electrode GE is flat.
  • the irregularities of the first interlayer film 19 overlap with the irregularities of the first interlayer film 19 between the source electrode SE and the drain electrode DE.
  • the capacitive electrode CE is bent in an uneven manner along the same.
  • a plurality of concaves and convexes of the capacitive electrode CE are alternately and continuously formed.
  • the unevenness of the capacitive electrode CE is formed in a slit shape.
  • the extending direction of the slit which is the unevenness of the capacitance electrode CE is orthogonal to the extending direction of the semiconductor layer 16.
  • the extending direction of the slits, which are the unevenness of the capacitance electrode CE, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the second interlayer film 22 is bent in the form of irregularities along the direction. In the present embodiment, a plurality of concavities and convexities of the second interlayer film 22 are alternately and continuously formed.
  • the unevenness of the second interlayer film 22 is formed in a slit shape.
  • the extending direction of the slits, which are the unevenness of the second interlayer film 22, is orthogonal to the extending direction of the semiconductor layer 16.
  • the extending direction of the slits, which are the unevenness of the second interlayer film 22, and the extending direction of the semiconductor layer 16 may be substantially orthogonal to each other.
  • the second interlayer film 22 has unevenness formed in the region overlapping the gate electrode GE, and the outside of the region overlapping the gate electrode GE is flat.
  • An interlayer insulating film 23 is formed to cover the second interlayer film 22 and the source electrode SE and the drain electrode DE. Thereby, the surface of the interlayer insulating film 23 in the region in which the unevenness of the second interlayer film 22 is formed is flat.
  • the recess 16 a is formed along the shape of the recess 14 a of the inorganic film 14 in which the semiconductor layer 16 is formed, and the protrusion is along the shape of the protrusion 14 b of the inorganic film 14 16b is formed, and the concave portion 16a and the convex portion 16b are alternately and repeatedly formed.
  • the channel length can be made longer than in the case where the concave and convex are not formed.
  • the drive capability of the semiconductor layer 16 can be reduced. Therefore, the amount of current supplied to the organic EL element OLED can be accurately adjusted by the transistor T4.
  • the distance L0 between the source electrode SE and the drain electrode DE can be reduced while the channel length of the semiconductor layer 16 is increased, as compared with the case where no unevenness is formed in the semiconductor layer.
  • the area required to form the transistor T4 can be reduced, and the area of the pixel PIX can be reduced. As a result, a high definition organic EL display 1 can be obtained.
  • the semiconductor layer 16 of the transistor T4 is formed by forming asperities along the asperities of the underlying inorganic film 14 so as to correspond to the other transistors T1 to T3 and T5 to T7.
  • the transistors T1 to T7 only the drivability of the semiconductor layer 16 of the transistor T4 can be lowered while forming the same low temperature polysilicon (LTPS) as the semiconductor layer.
  • LTPS low temperature polysilicon
  • the depth of the unevenness of the semiconductor layer 16 is several 100 nm
  • the thickness of the inorganic film 14 is 1 ⁇ m
  • the thickness of the gate insulating film 17 is 100 nm
  • the length from the source electrode SE to the drain electrode DE is about 20 ⁇ m. .
  • the pitch L1 of the unevenness of the semiconductor layer 16 is about 1 ⁇ m to 3 ⁇ m, although it depends on the resolution of the device when the resin film 13 is subjected to photolithography.
  • a gate electrode GE which is an upper layer of the semiconductor layer 16 and formed through the gate insulating film 17 and a capacitance electrode CE which is an upper layer of the gate electrode GE and is formed through the first interlayer film 19 is a semiconductor layer.
  • the unevenness is formed according to the unevenness of 16, that is, according to the unevenness of the inorganic film 14. Therefore, the areas of the gate electrode GE and the capacitor electrode CE are larger than those of the gate electrode and the capacitor electrode in which the unevenness is not formed.
  • the area (installation area) in plan view is increased as compared with the case where the asperities are not formed on the gate electrode and the capacitor electrode.
  • the amount of charge accumulated between the gate electrode GE and the capacitor electrode CE can be increased.
  • an area (a mounting area) of the capacitor C1 that is, the first interlayer film 19 in a region sandwiched between the gate electrode GE and the capacitance electrode CE, the gate electrode GE and the capacitance electrode CE) which is a capacitive element in plan view )can be made smaller. As a result, high definition of pixels can be achieved.
  • the thickness of the side is preferably smaller. Further, it is preferable that the thickness of the side portion of the side portion and the tip portion of the convex portion 16 b be smaller. Thereby, the drivability of the semiconductor layer 16 can be further reduced.
  • the inclination angle of the side portion in the recess 16a is preferably steep and preferably perpendicular.
  • the inclination angle of the side portion of the convex portion 16 b is preferably steep and preferably perpendicular.
  • the unevenness of the inorganic film 14 is formed only in the formation region of the gate electrode GE in the formation region of the transistor T4, and outside the formation region of the gate electrode GE in the formation region of the transistor T4. Not formed.
  • the unevenness of the inorganic film 14 is not formed in the formation region of the transistors T1 to T3 and T5 to T7.
  • the resin film 13, the gate insulating film 17, the first interlayer film 19 and the second interlayer film 22 are flat outside the region where the gate electrode GE is formed in the region where the transistor T4 is formed.
  • FIG. 12 is a diagram showing a modification of the semiconductor layer shown in FIG.
  • the direction in which the recesses 14a are arranged are Horizontal direction (horizontal direction in the drawing, short direction perpendicular to the longitudinal direction of the recess 14a (stretching direction), extending direction of the semiconductor layer), vertical direction perpendicular to the horizontal direction (vertical direction in the paper, concave It is referred to as the longitudinal direction (stretching direction) 14a.
  • FIG. 12A shows a plan view of a semiconductor layer 116 according to a first modification of the semiconductor layer 16 shown in FIG. 5, and FIG. 12B shows a semiconductor layer according to a second modification of the semiconductor layer 16 shown in FIG.
  • FIG. 8C shows a planar shape of the semiconductor layer 216, and FIG. 7C shows a planar shape of the semiconductor layer 16 according to a third modification of the semiconductor layer 16 shown in FIG.
  • the semiconductor layer 116 shown in FIG. 12A includes a source region 116S connected to the source electrode, a drain region 116D connected to the drain electrode, and a channel region 116C sandwiched between the source region 116S and the drain region 116D.
  • the semiconductor layer 216 shown in FIG. 12B includes a source region 216S connected to the source electrode, a drain region 216D connected to the drain electrode, and a channel region 216C sandwiched between the source region 216S and the drain region 216D.
  • the semiconductor layer 16 shown in FIG. 5 may have a shape shown in (a) to (c) of FIG.
  • the planar shape of the semiconductor layer 16 is preferably a shape shown in (c) of FIG. 5 and FIG. 12 as compared to (a) and (b) of FIG. 12.
  • the channel region of the semiconductor layer is bent so that rectangles are continuous in the planar direction.
  • the channel length of the semiconductor layer can be made longer as compared to the case where the semiconductor layer is not bent in the planar direction. This can reduce the driving ability of the semiconductor layer which is too high. Therefore, the amount of current supplied to the organic EL element OLED can be accurately adjusted by the transistor T4.
  • the length L1 in the vertical direction (longitudinal direction) of the recess 14a of the inorganic film and the length in the vertical direction of the channel region of the semiconductor layer are taken as a length L2.
  • the length L2 in the vertical direction is the length in the vertical direction (longitudinal direction) of the recess 14a of the inorganic film.
  • the length L2 in the vertical direction is shorter than the length L1 in the vertical direction of the recess 14a of the inorganic film. (L1> L2) is preferable.
  • the length L1 in the vertical direction (longitudinal direction) of the recess 14a of the inorganic film is preferably longer than the length L2 in the vertical direction of the semiconductor layer.
  • the source region 16 ⁇ / b> S which is one of the two end portions, is connected to the source electrode SE adjacent to the recess 14 a located at the end of the inorganic film 14.
  • the drain region 16D which is the other of the two end portions, is connected to the drain electrode DE adjacent to the recess 14a located at the end of the inorganic film 14.
  • the vertical length of the channel region 16C covering the recess 14a at both ends is the vertical length (length L1) of the channel region 16C covering the recess 14a located in the region sandwiched by the recesses 14a at both ends. It becomes shorter than. According to this, the characteristics of the channel region 16C covering the recess 14a at both ends and the characteristics of the channel region 16C covering the recess 14a located in the region sandwiched by the recesses 14a at both ends are easily different.
  • the length L2 in the vertical direction of the semiconductor layer is made shorter than the length L1 in the vertical direction of the recess 14a of the inorganic film, so that the characteristics of the channel region 16C covering the recesses 14a at both ends, It is possible to suppress variation with the characteristics of the channel region 16C that covers the recess 14a located in the region sandwiched by the recesses 14a at both ends.
  • the length W1 of the inorganic film in the horizontal direction (lateral direction) and the length W2 of the channel region 16C in the horizontal direction are such that the length W1 is longer as shown in FIG.
  • the length W2 may be longer than the length W2, and conversely, as shown in (a) and (c) of FIG. 12, the length W2 may be longer than the length W1, and as shown in (b)
  • the lengths W1 and W2 may be the same length.
  • the phase in which the portions extending in the vertical direction of the channel region are aligned in the horizontal direction (the phase of the position in the horizontal direction of the portion where the channel region bends) and the phase of the position in which the recesses 14a of the inorganic film are aligned in the horizontal direction It may be shifted as shown in (b) of FIG. 12, but as shown in (a) of FIG. 5, (a) of FIG. 12 and (c) of FIG. In other words, it is preferable that the channel region is bent in a region overlapping with each recess 14a of the inorganic film.
  • portions extending in the vertical direction of the channel region 216 are shifted to the right in the drawing with respect to the recesses 14 a of the inorganic film. , Each is aligned in the horizontal direction is out of phase.
  • FIG. 13 is a drawing showing another modified example of the semiconductor layer shown in FIG.
  • the channel region 16C of the semiconductor layer 16 shown in FIG. 5 has a curved shape so that the rectangles are continuous.
  • the channel region 16C of the semiconductor layer 16 can be bent in various ways.
  • the channel region 16C may have a bent shape such that a mountain shape (V shape) continues as shown in (a) of FIG. 13, or as shown in (b) of FIG.
  • the shape may be curved (curved shape) so that the curve is continuous.
  • the channel region 16C may be bent into another shape not shown.
  • FIG. 6 is a view showing a manufacturing process of the organic EL substrate 2.
  • the heat radiation conversion film 46 made of a metal material such as molybdenum is formed on the glass substrate 45 by sputtering or the like.
  • the resin film 13 is formed by applying and forming a resin material made of polyimide or the like on the heat radiation conversion film 46 (organic film forming step).
  • asperities are patterned in a slit shape on the resin film 13 so as to at least overlap with the formation region of the channel region 16C of the semiconductor layer 16 by photolithography or the like.
  • the unevenness of the resin film 13 is formed only in the region where the semiconductor layer 16 of the transistor T4 is formed among the transistors T1 to T7, and is not formed in the semiconductor layer formation region included in the transistors T1 to T3 and T5 to T7.
  • an alignment mark for a mask used in photolithography for forming a pattern of unevenness on the resin film 13 may be formed on the heat radiation conversion film 46, for example.
  • the inorganic film 14 is formed on the resin film 13 by CVD or the like (insulating film forming step). As a result, the inorganic film 14 is formed with an unevenness that overlaps with the unevenness of the resin film 13 and is bent. That is, asperities are formed in a slit shape in the inorganic film 14 in a region overlapping at least the channel region 16C of the semiconductor layer 16 in the transistor T4 among the transistors T1 to T7. A flat inorganic film is formed in the formation regions of the transistors T1 to T3 and T5 to T7.
  • an amorphous silicon film to be the semiconductor layer 16 is patterned by deposition or the like on the inorganic film 14 (semiconductor layer pattern formation step).
  • an amorphous silicon film in which unevenness is formed in the formation region of the channel region 16C of the semiconductor layer 16 of the transistor T4 is pattern-formed.
  • a flat amorphous silicon film is formed in the formation regions of the transistors T1 to T3 and T5 to T7.
  • annealing is performed by irradiating the amorphous silicon film with a laser (semiconductor layer pattern forming step, polycrystallization step). Thereby, a polysilicon film in which the amorphous silicon film is polycrystallized (polished) is formed.
  • a resist film is formed on the polysilicon film, and this resist film is patterned by photolithography or the like.
  • the polysilicon film is etched using the patterned resist film as a mask.
  • an island-shaped semiconductor layer is formed on the inorganic film 14 and in each of the formation regions of the transistors T1 to T7 (semiconductor layer pattern formation step).
  • the semiconductor layer 16 having unevenness is formed in the formation region of the channel region 16C (semiconductor layer pattern formation step).
  • a semiconductor layer made of polysilicon which is flat is formed in the formation regions of the transistors T1 to T3 and T5 to T7.
  • the laser at the time of annealing is unevenly irradiated as compared with the case where the unevenness is not formed. For this reason, the semiconductor layer 16 becomes uneven in polycrystallization. Thus, the mobility of the semiconductor layer 16 can be further reduced as compared with the case where no unevenness is formed in the semiconductor layer.
  • an inorganic insulating film made of silicon nitride, silicon oxide, or the like is formed on the semiconductor layer 16 and the inorganic film 14 by CVD or the like to form the gate insulating film 17.
  • an impurity is doped (implanted) into each semiconductor layer through the gate insulating film 17.
  • the gate electrode GE is pattern-formed on the gate insulating film 17 by sputtering or the like.
  • impurity ions such as boron ions are implanted into the respective semiconductor layers using the gate electrode GE as a mask (a source / drain formation step).
  • a source / drain formation step a source / drain formation step.
  • impurity ions such as boron ions are implanted into the respective semiconductor layers using the gate electrode GE as a mask.
  • a channel region and a source region and a drain region in which the channel region is interposed are formed in each semiconductor layer.
  • the source region 16S, the drain region 16D, and the channel region 16C between the source region 16S and the drain region 16D are formed in the semiconductor layer 16 (see FIG. 4).
  • a region of the semiconductor layer 16 which is bent to asperity is included in the channel region 16C.
  • annealing is performed by heating the entire substrate. Thereby, impurity ions are activated in each semiconductor layer.
  • an inorganic insulating film made of silicon nitride, silicon oxide or the like is formed on the gate electrode GE and the gate insulating film 17 by CVD or the like to form a first interlayer film 19.
  • the capacitor electrode CE is pattern-formed by sputtering or the like.
  • the gate electrode GE and the capacitance electrode CE in which the unevenness is formed only in the region where the semiconductor layer 16 of the transistor T4 is formed are formed. Note that flat gate electrodes and capacitor electrodes are formed in the formation regions of the transistors T1 to T3 and T5 to T7.
  • an inorganic insulating film made of silicon nitride, silicon oxide or the like is formed on the first interlayer film 19 and the capacitance electrode CE by CVD or the like to form a second interlayer film 22.
  • contact holes are formed through the gate insulating film 17, the first interlayer film 19 and the second interlayer film 22 by photolithography or the like. Thereby, a part of the semiconductor layer 16 is exposed by the contact hole.
  • the source electrode SE and the drain electrode DE are pattern-formed on the second interlayer film 22 by sputtering or the like.
  • the source electrode SE and the drain electrode DE are respectively connected to the semiconductor layer 16 through the contact holes.
  • the transistor T4 is completed.
  • the interlayer insulating film 23 planarizes the unevenness of the capacitive electrode CE. At this time, a contact hole is formed in a partial region of the interlayer insulating film 23 above the drain electrode DE.
  • the interlayer insulating film 23 is mainly formed in the display region and is not formed in a part of the frame region. That is, while the interlayer insulating film 23 is formed on the second interlayer film 22 in the display region, a part of the frame region is in a state in which the second interlayer film 22 is exposed.
  • the first electrode 24 is pattern-formed on the interlayer insulating film 23 by sputtering or the like. At this time, the first electrode 24 is connected to the drain electrode DE through the contact hole formed in the interlayer insulating film 23.
  • an organic film (film made of a photosensitive material) made of a photosensitive resin such as acryl or polyimide is formed on the first electrode 24, the interlayer insulating film 23, and the second interlayer film 22.
  • a photosensitive resin such as acryl or polyimide
  • the same insulating material as the interlayer insulating film 23 can be used for this organic film.
  • edge cover 25 is pattern-formed in the display area from the organic film by photolithography or the like, and the frame-like bank is pattern-formed in the frame area.
  • the organic EL layer 26 and the second electrode 27 are formed over the entire display region by vapor deposition.
  • the organic EL layer 26 including the light emitting layer is pattern-formed on the substrate on which the first electrode 24 and the edge cover 25 are formed.
  • the organic EL layer 26 For the pattern formation of the organic EL layer 26, a coating method, an inkjet method, a printing method, a vapor deposition method or the like can be used. Thus, the organic EL layer 26 can be patterned in the region surrounded by the edge cover 25. When the vapor deposition method is used, the organic EL layer 26 is pattern-formed in the area surrounded by the edge cover 25 using a mask.
  • the light emitting layer can be formed separately for each light emitting color and patterned by vapor deposition.
  • the present embodiment is not limited to this, and in order to perform full color display, a white light emitting organic EL element OLED using a light emitting layer of white (W) light emitting color, and a color filter (not shown)
  • W white
  • CF color filter
  • a method of selecting a luminescent color in each pixel by combining with a (CF) layer may be used.
  • CF CF
  • a method may be employed in which a full color image display is realized by using a light emitting layer of which the light emission color is W and introducing a micro cavity structure to each pixel.
  • each pixel When the light emission color of each pixel is changed by a method such as a CF layer or a microcavity structure, it is not necessary to separately apply the light emitting layer to each pixel.
  • the second electrode 27 is formed on the entire surface of the display region by vapor deposition or the like so as to cover the organic EL layer 26.
  • the second electrode 27 may be formed in each pixel.
  • the organic EL element OLED composed of the first electrode 24, the organic EL layer 26, and the second electrode 27 can be formed on the substrate.
  • the sealing layer 42 is formed on the substrate on which the organic EL element OLED is formed. Specifically, first, on the organic EL layer 26, the edge cover 25, the interlayer insulating film 23, the frame bank, and the second interlayer film 22, an inorganic insulating film made of silicon nitride, silicon oxide or the like by CVD or the like. Form a film. Thereby, the inorganic film 28 is formed on the entire surface of the display area and the frame area.
  • a liquid organic material is applied to the entire surface of the display area by an ink jet method or the like and cured.
  • the organic layer 29 is formed in the region surrounded by the frame-like bank.
  • an inorganic insulating film made of silicon nitride, silicon oxide or the like is formed on the organic layer 29 and the inorganic film 28 by CVD or the like. Thereby, the inorganic film 30 is formed on the entire surface of the display area and the frame area.
  • the glass substrate 45 is irradiated with laser light from the side opposite to the side of the glass substrate 45 on which the heat radiation conversion film 46 is formed.
  • the laser light passes through the glass substrate 45 and is absorbed by the heat radiation conversion film 46.
  • the heat radiation conversion film 46 is peeled off from the resin film 13 together with the glass substrate 45.
  • the heat radiation conversion film 46 may be omitted. In that case, the glass substrate 45 is peeled off from the resin film 13 by causing ablation directly at the interface between the glass substrate 45 and the resin film 13 by laser light.
  • the support 11 is attached via the adhesive layer 12 to the surface of the resin film 13 from which the heat radiation conversion film 46 has been peeled off. Thereby, the organic EL substrate 2 is produced.
  • an organic EL display device 1 is completed by mounting an FPC on the organic EL substrate 2 or arranging a touch panel.
  • FIG. 7 is a plan view showing the configuration in the vicinity of the transistor T4 of the organic EL display device according to Embodiment 2 of the present invention.
  • the gate electrode GE and the capacitance electrode CE disposed above the semiconductor layer 16 are drawn by broken lines.
  • the concave portions 14 a and the convex portions 14 b of the inorganic film 14 protrude from the gate electrode GE in the vertical direction in plan view as long as other wirings and elements in the vicinity of the driving transistor T 4 are not affected. It may be stretched to some extent.
  • the gate electrode GE unevenness can be formed from the end of the gate electrode GE to the opposite end. Accordingly, as compared with the case where the unevenness which extends to the extent that the end portion does not reach the opposite end portion is formed in the gate electrode, the unevenness can be formed in the gate electrode GE in a wider range. Therefore, the amount of charge accumulated between the gate electrode GE and the capacitance electrode CE can be further increased with a small area.
  • FIG. 8 is a cross-sectional view showing the configuration of the active matrix substrate in the vicinity of the transistor T4 provided in the organic EL display device according to Embodiment 3 of the present invention.
  • the organic EL display device according to the present embodiment is not flexible and can not be bent.
  • a glass substrate 11B and an inorganic film 14B are provided instead of the support 11, the adhesive layer 12, the resin film 13 and the inorganic film 14 provided in the organic EL display 1 (FIG. 1 etc.).
  • the inorganic film 14B is formed on the glass substrate 11B. Then, in the inorganic film 14B, the unevenness is formed in the channel region 16C of the semiconductor layer 16 of the transistor T4.
  • the recess 16a and the protrusion 16b are formed along the recess 14a and the protrusion 14b of the inorganic film 14B in which the semiconductor layer 16 is formed.
  • pattern formation is performed so that at least a part of the formation region of the channel region 16C of the semiconductor layer 16 overlaps the irregularities of the inorganic film 14B.
  • the subsequent steps are the same as those of the organic EL display device 1 shown in the first embodiment and the like.
  • Embodiment 4 It will be as follows if Embodiment 4 of this invention is described. For convenience of explanation, the same reference numerals are appended to members having the same functions as the members described in the first to third embodiments, and the description thereof is omitted.
  • FIG. 11 is a cross-sectional view showing a configuration of an active matrix substrate in the vicinity of the transistor T4 provided in the organic EL display device according to Embodiment 4 of the present invention.
  • unevenness may be formed on the surface of the inorganic film 14 without forming unevenness on the surface of the resin film 13.
  • the surface of the resin film 13 is even in the formation region of the transistor T4.
  • the inorganic film 14 is a region overlapping with the gate electrode GE, and unevenness is formed on the surface including the area from the source electrode SE to the drain electrode DE. A plurality of irregularities on the surface of the inorganic film 14 are alternately and continuously formed in a slit shape.
  • the unevenness which overlaps with the unevenness of the surface of the inorganic film 14 and is bent along the unevenness of the surface of the inorganic film 14 corresponds to the channel region 16C of the semiconductor layer 16, the gate insulating film 17, the gate electrode GE, the first interlayer film 19, The capacitor electrode CE and the second interlayer film 22 are also formed.
  • the unevenness of the second interlayer film 22 is flattened by the interlayer insulating film 23.
  • the active matrix substrate (TFT substrate 40) is an active matrix substrate in which a thin film transistor is disposed in a pixel PIX, and the thin film transistor includes a source electrode and a drain electrode, and the source electrode and the drain electrode.
  • a semiconductor layer in contact with the semiconductor layer, the semiconductor layer comprising: a source region connected to the source electrode through the contact hole; a drain region connected to the drain electrode through the contact hole; A channel region which is a region between a region and a drain region is provided, and the channel region is characterized in that unevenness is formed.
  • the channel length (from one end of the channel region in contact with the source region to the drain is compared to the case where the unevenness is not formed.
  • the length of the path to the other end in contact with the area can be increased.
  • the active matrix substrate according to aspect 2 of the present invention includes the insulating film provided under the semiconductor layer in the above aspect 1, and the unevenness of the channel region is bent along the unevenness formed in the insulating film. It may be
  • the source region and the drain region of the semiconductor layer may be flat.
  • the channel region may be a region overlapping with the gate electrode of the thin film transistor in the semiconductor layer.
  • the active matrix substrate according to aspect 5 of the present invention is, in the above aspects 1 to 4, a gate electrode of the above-mentioned thin film transistor formed on the above-mentioned semiconductor layer via a gate insulating film and an upper layer of the gate electrode.
  • a capacitor electrode formed via an interlayer film may be provided, and the gate electrode and the capacitor electrode may be provided with unevenness by overlapping with at least the unevenness of the channel region.
  • the space between the gate electrode and the capacitance electrode can be reduced with a smaller installation area as compared with the case where the unevenness is not formed.
  • the amount of charge stored can be increased.
  • the edge of the capacitance electrode may overlap with the gate electrode.
  • the unevenness of the insulating film is formed in a slit shape, and is parallel to a straight line connecting the source region and the drain region in the semiconductor layer.
  • the extending direction of the semiconductor layer may be orthogonal to the extending direction of the slit.
  • the unevenness of the insulating film may be formed only in a region overlapping with the gate electrode.
  • the unevenness of the insulating film may be extended to an extent that it protrudes from the gate electrode.
  • asperities can be formed from the end of the gate electrode to the opposite end.
  • the active matrix substrate according to aspect 10 of the present invention comprises the organic film provided under the above-mentioned insulating film in the above-mentioned aspects 2 and 7 to 9, and the unevenness of the above-mentioned insulating film corresponds to the unevenness formed on the above-mentioned organic film. It may be bent along. According to the above configuration, a flexible (foldable) display device can be obtained from the active matrix substrate.
  • the channel region has a shape which is continuously bent in a planar direction when viewed from the normal direction to the film surface of the channel region. You may have.
  • the channel length of the semiconductor layer can be made longer than in the case where the semiconductor layer is not bent in the planar direction. This can reduce the driving ability of the semiconductor layer which is too high. Therefore, the amount of current supplied to the light emitting element can be accurately adjusted by the driving transistor.
  • the plurality of concave portions constituting the concavities and convexities of the inorganic film are arranged side by side, and the direction in which the concave portions are arranged among the concave portions of the insulating film. If the length in the direction orthogonal to the direction L is L1, and the length in the direction perpendicular to the direction in which the recesses are arranged in the channel region is L2, L1> L2.
  • a plurality of concave portions constituting the concavities and convexities of the insulating film are arranged side by side, and a portion bent in the planar direction in the channel region is And the recess of the insulating film may overlap.
  • the semiconductor layer may be made of polysilicon.
  • the thin film transistor may be a drive transistor which adjusts the amount of current of the current driven light emitting element disposed in the pixel.
  • a plurality of thin film transistors including the drive transistor are formed in the pixel, and of the plurality of thin film transistors other than the drive transistor.
  • the channel region of the semiconductor layer may be flat. According to the above configuration, it is possible to adjust the amount of current supplied to the light emitting element while maintaining high drivability of the semiconductor layer in the thin film transistor other than the drive transistor for adjusting the amount of current supplied to the light emitting element. Only the drivability of the semiconductor layer can be reduced.
  • a method of manufacturing an active matrix substrate according to aspect 17 of the present invention is a method of manufacturing an active matrix substrate in which a thin film transistor having a source electrode, a drain electrode, and a semiconductor layer is disposed in a pixel.
  • the semiconductor layer pattern forming step of forming the semiconductor layer in an island shape, the source region connected to the source electrode through the contact hole, and the drain through the contact hole in the semiconductor layer formed in the island shape The semiconductor device is characterized by including a channel formation step of forming a drain region connected to an electrode, and a channel region including the above-described unevenness which is a region between the source region and the drain region.
  • an active matrix substrate on which thin film transistors can be arranged which can adjust the amount of current supplied to the light emitting element accurately by reducing the too high driving ability of the semiconductor layer.
  • the amorphous silicon film to be the semiconductor layer is formed and the amorphous silicon film is annealed to form the poly.
  • a polycrystallization step of forming a silicon film may be included.
  • the unevenness is formed in the amorphous silicon film to be the semiconductor layer, so that the polycrystallization becomes uneven. Therefore, the drivability of the semiconductor layer can be further reduced as compared with the case where the unevenness is not formed in the amorphous silicon film.
  • the method according to aspect 17 or 18 includes an insulating film forming step of forming an insulating film so as to have unevenness before the semiconductor layer pattern forming step.
  • the semiconductor layer pattern formation step the semiconductor layer is formed on the insulating film so that the formation region of the channel region overlaps the unevenness of the insulating film, whereby the insulating film is formed in the formation region of the channel region.
  • the above-mentioned unevenness which bends along the unevenness formed on the above may be formed.
  • the method according to aspect 19 includes an organic film forming step of forming an organic film so as to have unevenness before the insulating film forming step, In the step, the insulating film is formed on the organic film so as to overlap the unevenness of the organic film, whereby the unevenness which is bent along the unevenness formed in the organic film is formed in the insulating film.
  • a flexible (foldable) display device can be obtained from the active matrix substrate.
  • the display device may be manufactured using the active matrix substrate according to aspects 17 to 20 above.
  • Organic EL Display Device 2 organic EL substrate 11 support 11B, 45 glass substrate 12 adhesive layer 13 resin film (organic film) 14, 14B Inorganic film (insulation film) 13a, 14a, 16a Recess 13b, 14b, 16b Convex part 16, 116, 216 Semiconductor layer 16S, 116S, 216S Source region 16C, 116C, 216C Channel region 16D, 116D, 216D Drain region 17 Gate insulating film 19 First interlayer film (Interlayer film) 22 second interlayer film 23 interlayer insulating film 24 first electrode 25 edge cover 26 organic EL layer 27 second electrode 28, 30 inorganic film 29 organic layer 40 TFT substrate (active matrix substrate) 42 Sealing layer 46 Heat dissipation conversion film T1 to T3, T5 to T7 Transistor T4 Transistor (Thin film transistor, drive transistor) C1 capacitor

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Abstract

画素内に、発光素子に供給する電流量を調整するためのトランジスタ（Ｔ４）の半導体層（１６）は、半導体層（１６）のチャネル領域１６Ｃに凹凸が形成されている。これにより、画素（ＰＩＸ）の面積を増加させることなく、トランジスタ（Ｔ４）の駆動能力を下げることができる。

Description

アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法
　本発明は、アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法に関する。
　表示装置の画素にＴＦＴ（Thin Film Transistor）が用いられている。また、近年は、有機ＥＬ表示装置のように電流制御によって画素内の発光素子の駆動を制御する方式も開発されている。
日本国公開特許公報「特開２００４－２８１６８７号」
　電流制御によって画素に配置された発光素子の発光を制御する方式においては、画素内に複数個のトランジスタが必要となり、１画素あたりの面積が大きくなる。
　また、画素内に配置された複数のトランジスタのうち特に、発光素子の電流量を調整するために用いられるトランジスタの駆動能力が高いと、発光素子の電流量を正確に調整できない。一方、画素内に配置された複数のトランジスタのうち、発光素子の電流量を調整するために用いられるトランジスタ以外のトランジスタの駆動能力は、高い駆動能力である必要がある。このため、発光素子の電流量を調整するために用いられるトランジスタにおける半導体層のチャネル長さを長くすることによって、当該半導体層の駆動能力を低下させることはできる。
　しかし、半導体層のチャネル長さを長くすると、トランジスタを設置するために要する領域の面積が増加し、画素の面積が大きくなる。このため、高精細化することができない。
　本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、画素の面積を増加させることなく、特定の薄膜トランジスタの駆動能力を下げることである。
　上記の課題を解決するために、本発明の一態様に係るアクティブマトリクス基板は、画素内に薄膜トランジスタが配置されたアクティブマトリクス基板であって、上記薄膜トランジスタは、ソース電極およびドレイン電極と、当該ソース電極およびドレイン電極に接触する半導体層とを備え、上記半導体層は、コンタクトホールを介して上記ソース電極と接続されているソース領域と、コンタクトホールを介して上記ドレイン電極と接続されているドレイン領域と、当該ソース領域およびドレイン領域間の領域であるチャネル領域とを有し、上記チャネル領域に、凹凸が形成されていることを特徴とする。
　上記の課題を解決するために、本発明の一態様に係るアクティブマトリクス基板の製造方法は、画素内に、ソース電極とドレイン電極と半導体層とを有する薄膜トランジスタが配置されたアクティブマトリクス基板の製造方法であって、凹凸を有するように上記半導体層を島状に形成する半導体層パターン形成工程と、島状に形成された上記半導体層に、コンタクトホールを介して上記ソース電極と接続されるソース領域と、コンタクトホールを介して上記ドレイン電極と接続されるドレイン領域と、当該ソース領域およびドレイン領域間の領域であって上記凹凸を含むチャネル領域とを形成するチャネル形成工程とを有することを特徴とする。
　本発明の一態様によれば、画素の面積を増加させることなく、特定の薄膜トランジスタの駆動能力を下げることができるという効果を奏する。
本発明の実施形態１に係る有機ＥＬ表示装置の構成を表す断面図である。 本発明の実施形態１に係る有機ＥＬ表示装置のエッジカバー及び有機ＥＬ層の平面形状を表す図である。 本発明の実施形態１に係る有機ＥＬ表示装置の各画素に配置されている画素回路の構成を表す図である。 本発明の実施形態１に係る有機ＥＬ表示装置の駆動トランジスタ近傍のアクティブマトリクス基板の構成を表す断面図である。 図４の駆動トランジスタ近傍の構成を表す平面図である。 上記有機ＥＬ基板の製造工程を表し、（ａ）はガラス基板を剥離している様子を表す図であり、（ｂ）は支持体を貼り付けた様子を表す図である。 本発明の実施形態２に係る有機ＥＬ表示装置の駆動トランジスタ近傍の構成を表す平面図である。 本発明の実施形態３に係る有機ＥＬ表示装置が備える駆動トランジスタ近傍のアクティブマトリクス基板の構成を表す断面図である。 本発明の実施形態１に係る有機ＥＬ表示装置の画素回路における、ｓｃａｎ（走査信号）、ｅｍ（発光制御信号）およびｄａｔｅ（データ）のタイミングチャートを表す図である。 図９に示す各期間における画素回路の動作を表す図である。 本発明の実施形態４に係る有機ＥＬ表示装置が備える駆動トランジスタ近傍のアクティブマトリクス基板の構成を表す断面図である。 図５に示す半導体層の変形例を表す図であり、（ａ）は、図５に示す半導体層の第１変形例を表す平面図であり、（ｂ）は図５に示す半導体層の第２変形例を表す平面図であり、（ｃ）は図５に示す半導体層の第３変形例を表す図である。 図５に示す半導体層の他の変形例を表す図であり、（ａ）は、図５に示す半導体層の第４変形例を表す平面図であり、（ｂ）は図５に示す半導体層の第５変形例を表す平面図である。
　〔実施形態１〕
　（有機ＥＬ表示装置１の概略構成）
　まず、図１および図２を用いて、本発明の実施形態１に係る有機ＥＬ表示装置（表示装置）１の概略構成について説明する。
　以下、本実施形態に係るディスプレイ（表示装置）の一例として、有機ＥＬ表示装置について説明する。但し、本実施形態にかかるディスプレイが有する表示パネルは、光学素子を備えた表示パネルであれば、特に限定されるものではない。上記光学素子は、電流によって輝度や透過率が制御される光学素子であり、電流制御の光学素子を有するディスプレイとしては、ＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、又は無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。
　図１は、本発明の実施形態１に係る有機ＥＬ表示装置１の構成を表す断面図である。図１に示すように、有機ＥＬ表示装置１は、薄膜封止（TFE：Thin Film Encapsulation）された有機ＥＬ基板２と、図示しない駆動回路などと、を備えている。有機ＥＬ表示装置１は、さらに、タッチパネルを備えていてもよい。本実施軽形態では、有機ＥＬ表示装置１は、折り曲げ可能であるフレキシブル化された画像表示装置であるものとして説明する。
　有機ＥＬ表示装置１は、画素ＰＩＸがマトリクス状に配置され、画像が表示される表示領域と、表示領域の周囲を囲み画素ＰＩＸが配置されていない周辺領域である額縁領域とを有している。
　有機ＥＬ基板２は、ＴＦＴ（Thin Film Transistor）基板４０上に、有機ＥＬ素子ＯＬＥＤ、封止層４２が、ＴＦＴ基板４０側からこの順に設けられた構成を有している。
　有機ＥＬ基板２は、プラスチックフィルムや折り曲げ可能なガラス基板などの透明な絶縁性の材料からなる支持体１１を備えている。支持体１１には、支持体１１側から順に、接着層１２、ＰＩ（ポリイミド）などの樹脂からなる樹脂膜（有機膜）１３、および、無機膜（絶縁膜）１４などが、支持体１１の全面に積層されている。
　無機膜１４は、半導体層１６の下層側から半導体層１６へ不純物が混入すること及び有機ＥＬ素子ＯＬＥＤの信頼性を低下させる水分等の侵入を防止する。
　無機膜１４は、窒化シリコン、酸化シリコンなどの無機膜によって構成されている。無機膜１４は、窒化シリコンまたは酸化シリコンなどからなる無機膜の単層構造であってもよいし、窒化シリコンおよび酸化シリコンなど異なる種類の無機膜が多層化された構造であってもよい。
　無機膜１４上には、島状の半導体層１６と、半導体層１６および無機膜１４を覆うゲート絶縁膜１７と、半導体層１６と重なるようにゲート絶縁膜１７上に設けられたゲート電極ＧＥと、ゲート電極ＧＥおよびゲート絶縁膜１７を覆う第１層間膜（絶縁膜）１９と、ゲート電極ＧＥと重なるように第１層間膜１９上に設けられた容量電極ＣＥと、容量電極ＣＥおよび第１層間膜１９を覆う第２層間膜２２と、第２層間膜２２を覆う層間絶縁膜２３とが設けられている。
　また、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２に設けられたコンタクトホールを介して、ソース電極ＳＥおよびドレイン電極ＤＥが半導体層１６と接続されている。
　ソース電極ＳＥ、ドレイン電極ＤＥ、ゲート電極ＧＥおよび半導体層１６は、トランジスタＴ４を構成している。トランジスタＴ４は、各画素ＰＩＸに形成され、各画素ＰＩＸの駆動を制御するスイッチング素子である。トランジスタＴ４は、半導体層１６よりもゲート電極ＧＥが上層に形成されたトップゲート構造（スタガ型）を有する。
　半導体層１６は、本実施形態では、低温ポリシリコン（ＬＴＰＳ）からなる。後述するように、半導体層１６のうちチャネル領域には凹凸が形成されている。
　ゲート電極ＧＥは、モリブデン、モリブデンタングステン（ＭｏＷ）などのモリブデンを含有するモリブデン合金、タングステン、タングステンタンタルなどのタングステン合金などを用いて構成することができる。なお、各画素ＰＩＸには、トランジスタ（薄膜トランジスタ、駆動トランジスタ）Ｔ４を含む複数の素子からなる画素回路が形成されている。この画素回路については図３を用いて後述する。
　第１層間膜１９および第２層間膜２２は、窒化シリコンまたは酸化シリコンなどからなる無機絶縁性膜である。第２層間膜２２は、容量電極ＣＥを覆っている。
　容量電極ＣＥは、ゲート電極ＧＥと、容量電極ＣＥおよびゲート電極ＧＥ間の第１層間膜１９とによって容量を形成する。
　層間絶縁膜２３は、アクリルやポリイミドなどの感光性樹脂からなる有機絶縁膜である。層間絶縁膜２３はトランジスタＴ４およびその他の画素回路を構成するトランジスタを覆っており、各トランジスタ上の段差を平坦化している。
　本実施形態においては、層間絶縁膜２３は、表示領域に設けられており、額縁領域の一部には設けられていないものとする。なお、層間絶縁膜２３は表示領域だけでなく、額縁領域にも設けられていてもよい。
　また、有機ＥＬ基板２には、ゲート電極ＧＥに接続された走査信号線と、ソース電極ＳＥに接続されたデータ線と、容量電極ＣＥに接続された容量線とが配設されている。有機ＥＬ基板２の基板面に対し垂直方向から見たときに、走査信号線とデータ線とは、直交するように交差している。走査信号線とデータ線とによって区画されている領域が画素ＰＩＸである。
　第１電極２４と、有機ＥＬ層２６と、第２電極２７とは、有機ＥＬ素子ＯＬＥＤを構成している。有機ＥＬ素子ＯＬＥＤは、低電圧直流駆動による高輝度発光が可能な発光素子である。これら第１電極２４、有機ＥＬ層２６、第２電極２７は、ＴＦＴ基板４０側からこの順に積層されている。なお、本実施形態では、第１電極２４と第２電極２７との間の層を総称して有機ＥＬ層２６と称する。
　また、第２電極２７上には、光学的な調整を行う光学調整層や、電極の保護を行う電極保護層が形成されていてもよい。本実施形態では、各画素に形成された有機ＥＬ層２６、電極層（第１電極２４および第２電極２７）、および、必要に応じて形成される、図示しない光学調整層や電極保護層をまとめて、有機ＥＬ素子ＯＬＥＤと称する。
　第１電極２４は、層間絶縁膜２３上に形成されている。一般的に第１電極２４は、有機ＥＬ層２６に正孔（ホール）を注入（供給）し、第２電極２７は、有機ＥＬ層２６に電子を注入する。
　有機ＥＬ層２６に注入された正孔と電子とは、有機ＥＬ層２６において再結合されることによって、励起子が形成される。形成された励起子は励起状態から基底状態へと失活する際に光を放出し、その放出された光が、有機ＥＬ素子ＯＬＥＤから外部に出射される。
　第１電極２４は、層間絶縁膜２３に形成されたコンタクトホールを介して、ＴＦＴ素子のドレイン電極ＤＥと電気的に接続されている。
　第１電極２４は、画素ＰＩＸ毎に島状にパターン形成されており、第１電極２４の端部は、エッジカバー２５で覆われている。エッジカバー２５は、第１電極２４の端部を覆うように、層間絶縁膜２３上に形成されている。エッジカバー２５は、アクリルまたはポリイミドなどの感光性樹脂からなる有機絶縁膜である。
　図２は、エッジカバー２５及び有機ＥＬ層２６の平面形状を表す図である。図１および図２に示すように、エッジカバー２５は、第１電極２４の縁および第１電極２４間を覆っている。
　エッジカバー２５は、隣接する画素ＰＩＸ間に配置される。エッジカバー２５は、第１電極２４の端部で、電極集中や有機ＥＬ層２６が薄くなって第２電極２７と短絡することを防止するエッジカバーである。また、エッジカバー２５を設けることによって、第１電極２４の端部における電界集中を防ぐ。これにより、有機ＥＬ層２６の劣化を防止する。
　エッジカバー２５に囲まれた領域に有機ＥＬ層２６が設けられている。換言するとエッジカバー２５は有機ＥＬ層２６の縁を囲っており、エッジカバー２５の側壁と、有機ＥＬ層２６の側壁とは接触している。有機ＥＬ層２６をインクジェット法にて形成する場合、エッジカバー２５は、有機ＥＬ層２６となる液状材料を堰き止めるバンク（土手）として機能する。エッジカバー２５の断面はテーパー形状となっている。
　有機ＥＬ層２６は、画素ＰＩＸにおいてエッジカバー２５に囲まれた領域に設けられている。有機ＥＬ層２６は、蒸着法、インクジェット法などによって形成することができる。
　有機ＥＬ層２６は、第１電極２４側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、この順に積層された構成を有している。なお、一つの層が複数の機能を有していてもよい。例えば、正孔注入層および正孔輸送層に代えて、これら両層の機能を有する正孔注入層兼正孔輸送層が設けられていてもよい。また、電子注入層および電子輸送層に代えて、これら両層の機能を有する電子注入層兼電子輸送層が設けられていてもよい。また、各層の間に、適宜、キャリアブロッキング層が設けられていてもよい。
　図１に示すように、第２電極２７は、表示領域全面に形成されている。なお、第２電極２７は画素ＰＩＸ毎に島状にパターン形成されてもよい。第２電極２７は画素ＰＩＸ毎に島状にパターン形成する場合、各画素ＰＩＸに形成された第２電極２７同士は補助配線などによって互いに接続される。
　なお、本実施形態では、第１電極２４が陽極（パターン電極、画素電極）であり、第２電極２７が陰極（共通電極）であるものとして説明しているが、第１電極２４が陰極であり、第２電極２７が陽極であってもよい。但し、この場合、有機ＥＬ層２６を構成する各層の順序は反転する。
　また、有機ＥＬ表示装置１が、支持体１１の裏面側から光を放出するボトムエミッション型である場合には、第２電極２７を、反射性電極材料からなる反射電極で形成し、第１電極２４を、透明または半透明の透光性電極材料からなる、透明電極または半透明電極で形成する。
　一方、有機ＥＬ表示装置１が、封止層４２側から光を放出するトップエミッション型である場合には、ボトムエミッション型である場合とは電極構造を逆にする。すなわち、有機ＥＬ表示装置１がトップエミッション型である場合には、第１電極２４を反射電極で形成し、第２電極２７を透明電極または半透明電極で形成する。
　（画素回路５の構成）
　図１及び図３を用いて、有機ＥＬ表示装置１の画素回路５の構成について説明する。図３は、有機ＥＬ表示装置１の各画素ＰＩＸに配置されている画素回路５の構成を表す図である。図３では、ｍ列ｎ行に対応する画素回路５の構成を示している。なお、ここで説明する画素回路５の構成は一例であって、他の構成を採用することもできる。
　上述のように、有機ＥＬ表示装置１の表示領域には、複数のデータ線ｄａｔａ［ｍ］およびこれらに直交する複数の走査信号線ｓｃａｎ［ｎ］が配設されている。なお、ｍ、ｎは任意の自然数である。
　また、表示領域には、複数の走査信号線ｓｃａｎ［ｎ］と１対１で対応するように、複数の発光制御線ｅｍ［ｎ］が配設されている。さらに、表示領域には複数のデータ線ｄａｔａ［ｍ］と複数の走査信号線ｓｃａｎ［ｎ］との交差点に対応するように、画素回路５が設けられている。このように画素回路５が設けられることによって、複数の画素ＰＩＸがマトリクス状に表示領域に形成されている。
　表示領域には、各画素回路５に共通の電源線が形成されている。より詳細には、有機ＥＬ素子を駆動するためのＥＬＶＤＤ（ハイレベル電源電圧）を供給するハイレベル電源線ＥＬＶＤＤ、有機ＥＬ素子を駆動するためのＥＬＶＳＳ（ローレベル電源電圧）を供給するローレベル電源線ＥＬＶＳＳ、およびＶｉｎｉ（初期化電圧）を供給する初期化電源線Ｖｉｎｉ［ｎ］が形成されている。
　画素回路５には、ハイレベル電源線ＥＬＶＤＤからＥＬＶＤＤが供給され、有機ＥＬ素子ＯＬＥＤに含まれる有機ＥＬ層２６（図１、図２参照）に与える信号を制御する。
　本実施形態においては、画素回路５は、１個の有機ＥＬ素子ＯＬＥＤと７個のトランジスタＴ１～Ｔ７と１個のコンデンサＣ１とを含んでいる。トランジスタＴ１～Ｔ７は、ｐチャネル型の薄膜トランジスタ（ＴＦＴ）である。コンデンサＣ１は、２つの電極およびそれらに挟まれた絶縁膜からなる容量素子である。絶縁膜を介して互いに対向するコンデンサＣ１の２つの電極は、ゲート電極ＧＥと、容量電極ＣＥである。
　トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７においても、トランジスタＴ４の半導体層１６と同様に、低温ポリシリコン（ＬＴＰＳ）である半導体層を有する。
　有機ＥＬ素子ＯＬＥＤは、第１電極２４（図２参照）をアノードとし、第２電極２７（図２参照）をカソードとするダイオードであると考えることができる。第１電極２４には表示する画像に応じた電圧が印加される。第２電極２７には、ＥＬＶＤＤとは異なる一定電圧であるＥＬＶＳＳが供給される。
　トランジスタＴ１は初期化トランジスタであり、トランジスタＴ２は閾値電圧補償トランジスタであり、トランジスタＴ３は書き込み制御トランジスタであり、トランジスタＴ４は駆動トランジスタであり、トランジスタＴ５は電源供給制御トランジスタであり、トランジスタＴ６は発光制御トランジスタであり、トランジスタＴ７は有機ＥＬ素子ＯＬＥＤの陽極電荷ディスチャージトランジスタである。
　ハイレベル電源回路（不図示）は、ハイレベル電源線ＥＬＶＤＤを介して、コンデンサＣ１およびトランジスタＴ５と接続されている。
　トランジスタＴ１は、ゲート電極が走査信号線ｓｃａｎ［ｎ－１］と接続され、ソース電極が初期化電源線Ｖｉｎｉ［ｎ］と接続されており、ドレイン電極がコンデンサＣ１およびトランジスタＴ４のゲート電極と接続されている。
　トランジスタＴ２は、トランジスタＴ４の閾値電圧を補償する。トランジスタＴ２は、ゲート電極が走査信号線ｓｃａｎ［ｎ］およびトランジスタＴ３のゲート電極と接続されており、ソース電極がトランジスタＴ４のドレイン電極およびトランジスタＴ６のソース電極間と接続されており、ドレイン電極がトランジスタＴ４のゲート電極と接続されていると共にコンデンサＣ１およびトランジスタＴ１のドレイン電極間と接続されている。
　トランジスタＴ３は、ゲート電極が走査信号線ｓｃａｎ［ｎ］およびトランジスタＴ２のゲート電極と接続されており、ソース電極がデータ線ｄａｔａ［ｍ］と接続されており、ドレイン電極がトランジスタＴ４のソース電極およびトランジスタＴ５のドレイン電極と接続されている。
　トランジスタＴ４は、ゲート電極がトランジスタＴ２のドレイン電極と接続されていると共にコンデンサＣ１およびトランジスタＴ１のドレイン電極間と接続されており、ソース電極がトランジスタＴ３のドレイン電極およびトランジスタＴ５のドレイン電極間と接続されており、ドレイン電極がトランジスタＴ２のソース電極およびトランジスタＴ６のソース電極と接続されている。
　トランジスタＴ５は、ゲート電極が発光制御線ｅｍ［ｎ］およびトランジスタＴ６のゲート電極と接続されており、ソース電極がハイレベル電源線ＥＬＶＤＤおよびコンデンサＣ１と接続されており、ドレイン電極がトランジスタＴ４のソース電極およびトランジスタＴ３のドレイン電極と接続されている。
　トランジスタＴ６は、ゲート電極が発光制御線ｅｍ［ｎ］およびトランジスタＴ５のゲート電極と接続されており、ソース電極がトランジスタＴ４のドレイン電極およびトランジスタＴ２のソース電極と接続されており、ドレイン電極が有機ＥＬ素子ＯＬＥＤのアノードおよびトランジスタＴ７のドレイン電極と接続されている。
　トランジスタＴ７は、有機ＥＬ素子ＯＬＥＤにデータを書き込む直前に有機ＥＬ素子ＯＬＥＤの陽極に蓄積した電荷をリセットするためのトランジスタである。トランジスタＴ７は、ゲート電極が走査信号線ｓｃａｎ［ｎ］と接続されており、ソース電極が初期化電源線Ｖｉｎｉ［ｎ］と接続されており、ドレイン電極がトランジスタＴ６のドレイン電極および有機ＥＬ素子ＯＬＥＤのアノード間と接続されている。
　（画素回路５の動作）
　次に、図９および図１０を用いて画素回路５の動作について説明する。
　図９は、画素回路５における、ｓｃａｎ（走査信号）、ｅｍ（発光制御信号）およびｄａｔｅ（データ）のタイミングチャートを表す図である。図１０は、図９に示す各期間における画素回路５の動作を表す図である。図１０の（ａ）は図９に示す第１期間Ｐ１における画素回路５の動作を表す図であり、（ｂ）は図９に示す第２期間Ｐ２における画素回路５の動作を表す図であり、（ｃ）は図９に示す第３期間Ｐ３における画素回路５の動作を表す図であり、（ｄ）は図９に示す第４期間Ｐ４における画素回路５の動作を表す図である。
　図９および図１０の（ａ）に示すように、第１期間Ｐ１では、ｓｃａｎ［ｎ－１］およびｓｃａｎ［ｎ］はハイとなっており、トランジスタＴ１～Ｔ４・Ｔ７はオフとなっている。また、第１期間Ｐ１においてトランジスタＴ５・Ｔ６それぞれのゲート電極に入力されるｅｍ［ｎ］がロウからハイへ立ち上がることで、トランジスタＴ５・Ｔ６がそれぞれオンからオフへ切り換わる。
　次に、図９および図１０の（ｂ）に示すように、第１期間Ｐ１の次の第２期間Ｐ２では、トランジスタＴ１のゲート電極に入力されるｓｃａｎ［ｎ－１］がハイからロウへ立ち下がることで、トランジスタＴ１がオフからオンへ切り換わる。これにより、矢印Ａ２に示すように、初期化電源線Ｖｉｎｉ［ｎ］からＶｉｎｉ［ｎ］が、トランジスタＴ１のソース電極およびドレイン電極を通って、コンデンサＣ１およびトランジスタＴ４のゲート電極へ供給される。これにより、コンデンサＣ１およびトランジスタＴ４のゲート電極の電位がリセット（初期化）される。
　なお、第２期間Ｐ２は、１水平期間（１Ｈ）である。第２期間Ｐ２内において、コンデンサＣ１およびトランジスタＴ４のゲート電極へＶｉｎｉ［ｎ］を供給後、トランジスタＴ１のゲート電極に入力されるｓｃａｎ［ｎ－１］はロウからハイへ立ち上がり、トランジスタＴ１はオンからオフへ切り換わる。
　次に、図９および図１０の（ｃ）に示すように、第２期間Ｐ２の次の第３期間Ｐ３では、トランジスタＴ２・Ｔ３・Ｔ７のゲート電極に入力されるｓｃａｎ［ｎ］がハイからロウへ立ち下がる。これにより、トランジスタＴ７がオフからオンへ切り換わることで矢印Ａ３１に示すように有機ＥＬ素子ＯＬＥＤの陽極電荷をリセット（初期化）すると共に、トランジスタＴ２・Ｔ３がオフからオンへ切り換わることで矢印Ａ３２に示すようにｄａｔｅがトランジスタＴ３・Ｔ４・Ｔ２を通ってトランジスタＴ４のゲート電極に供給される。これにより、コンデンサＣ１がセットされる。また、併せて、トランジスタＴ４の閾値電圧をＶｔｈとすると、トランジスタＴ４のゲート電極は、ｄａｔｅ－｜Ｖｔｈ｜の電位となる。
　なお、このとき、ｓｃａｎ［ｎ－１］はハイであるため、トランジスタＴ１はオフとなっている。
　第３期間Ｐ３内において、コンデンサＣ１をセットし、トランジスタＴ４のゲート電極をｄａｔｅ－｜Ｖｔｈ｜の電位とした後、トランジスタＴ２・Ｔ３・Ｔ７のゲート電極に入力されるｓｃａｎ［ｎ］はロウからハイへ立ち上がり、トランジスタＴ２・Ｔ３・Ｔ７はオンからオフへ切り換わる。
　次に、図９および図１０の（ｄ）に示すように、第３期間Ｐ３の次の第４期間Ｐ４では、トランジスタＴ５・Ｔ６それぞれのゲート電極に入力されるｅｍ［ｎ］がハイからロウへ立ち下がることで、トランジスタＴ５・Ｔ６がオフからオンへ切り換わる。これにより、矢印Ａ４に示すように、トランジスタＴ５・Ｔ４・Ｔ６を通ってＥＬＶＤＤが有機ＥＬ素子ＯＬＥＤに供給される。これによって、有機ＥＬ素子ＯＬＥＤに発光電流が流れ、有機ＥＬ素子ＯＬＥＤに含まれる有機ＥＬ層２６が発光する。
　（トランジスタＴ４）
　図４は、トランジスタＴ４近傍のアクティブマトリクス基板の構成を表す断面図である。図５は、トランジスタＴ４近傍の構成を表す平面図である。なお、図５では、半導体層１６の上方に配置されたゲート電極ＧＥおよび容量電極ＣＥを破線で描いている。
　半導体層１６は、ゲート電極ＧＥと重なる領域にチャネル領域１６Ｃを有し、チャネル領域１６Ｃを介在させた両端の領域にてソース領域１６Ｓおよびドレイン領域１６Ｄを有する。
　ソース領域１６Ｓは、半導体層１６のうち、ゲート電極ＧＥとは重ならない領域に形成されている。ソース領域１６Ｓの一部領域と重なるように、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２にコンタクトホール７Ｓが形成されている。ソース領域１６Ｓは、コンタクトホール７Ｓを介してソース電極ＳＥと接続されている。
　ドレイン領域１６Ｄは、半導体層１６のうち、ゲート電極ＧＥとは重ならない領域に形成されている。ドレイン領域１６Ｄの一部領域と重なるように、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２にコンタクトホール７Ｄが形成されている。ドレイン領域１６Ｄは、コンタクトホール７Ｄを介してドレイン電極ＤＥと接続されている。
　ここで、本実施形態においては、半導体層１６のチャネル長とは、ソース領域１６Ｓおよびドレイン領域１６Ｄ間の距離ではなく、ゲート電極ＧＥと重なっている領域の経路の長さである。具体的には、チャネル長とは、半導体層１６のチャネル領域１６Ｃにおいて、ソース領域１６Ｓと接触する一方の端部（第１端部）から、ドレイン領域１６Ｄと接触する他方の端部（第２端部）へ至る経路の長さである。
　図５に示すように、半導体層１６は、チャネル長を長くするために、平面視したとき、ゲート電極ＧＥに覆われている領域内において屈曲している。
　容量電極ＣＥは、ゲート電極ＧＥと重なっており、ゲート電極ＧＥよりも面積が小さい。すなわち、容量電極ＣＥの縁部はゲート電極ＧＥと重なっている。
　また、図４および図５に示すように、トランジスタＴ４においては、樹脂膜１３は、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間を含む表面に凹凸が形成されている。本実施形態においては、樹脂膜１３の表面の凹凸は交互に連続して複数個形成されている。また、本実施形態では、トランジスタＴ４の形成領域において樹脂膜１３は、ゲート電極ＧＥと重なる領域内に凹凸が形成されており、ゲート電極ＧＥと重なる領域外は平坦である。樹脂膜１３の表面の凹凸はスリット状に形成されている。
　ここで、半導体層１６のうちソース領域１６Ｓとドレイン領域１６Ｄとを最短距離で結ぶ直線に平行な方向を半導体層１６の延伸方向とする。
　樹脂膜１３の表面の凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、樹脂膜１３の表面の凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。なお、半導体層１６の平面形状の詳細については、図５、図１２及び図１３を用いて後述する。
　樹脂膜１３上に形成されている無機膜１４においては、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、樹脂膜１３の凹凸に沿って無機膜１４が凹凸に屈曲している。本実施形態においては、無機膜１４の凹凸は交互に連続して複数個形成されている。また、本実施形態では、トランジスタＴ４の形成領域において無機膜１４は、ゲート電極ＧＥと重なる領域内に凹凸が形成されており、ゲート電極ＧＥと重なる領域外は平坦である。無機膜１４の凹凸はスリット状に形成されている。無機膜１４の凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、無機膜１４の凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　無機膜１４上に形成されている半導体層１６においては、ゲート電極ＧＥと重なる領域であって、ソース領域１６Ｓからドレイン領域１６Ｄへ至るまでの間において、無機膜１４の凹凸に沿って半導体層１６が凹凸に屈曲している。すなわち、半導体層１６は、チャネル領域１６Ｃが無機膜１４の凹凸の少なくとも一部と重なることで、チャネル領域１６Ｃに屈曲する凹凸が形成されている。半導体層１６のうち、ソース領域１６Ｓおよびドレイン領域１６Ｄは凹凸が形成されておらず平坦である。本実施形態においては、半導体層１６の凹凸は、チャネル領域１６Ｃにおいて交互に連続して複数個形成されている。半導体層１６の凹凸はスリット状に形成されている。
　無機膜１４上および半導体層１６上に形成されているゲート絶縁膜１７においては、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、半導体層１６の凹凸と少なくとも重なることで、半導体層１６の凹凸および無機膜１４の凹凸に沿ってゲート絶縁膜１７が凹凸に屈曲している。本実施形態においては、ゲート絶縁膜１７の凹凸は交互に連続して複数個形成されている。ゲート絶縁膜１７の凹凸はスリット状に形成されている。ゲート絶縁膜１７の凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、ゲート絶縁膜１７の凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　また、本実施形態では、トランジスタＴ４の形成領域においてゲート絶縁膜１７は、ゲート電極ＧＥと重なる領域内に凹凸が形成されており、ゲート電極ＧＥと重なる領域外は平坦である。
　ゲート絶縁膜１７上に形成されているゲート電極ＧＥにおいては、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、ゲート絶縁膜１７の凹凸と重なることでゲート絶縁膜１７の凹凸に沿ってゲート電極ＧＥが凹凸に屈曲している。本実施形態においては、ゲート電極ＧＥの凹凸は交互に連続して複数個形成されている。ゲート電極ＧＥの凹凸はスリット状に形成されている。ゲート電極ＧＥの凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、ゲート電極ＧＥの凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　ゲート絶縁膜１７およびゲート電極ＧＥ上に形成されている第１層間膜１９においては、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、ゲート電極ＧＥの凹凸と重なることでゲート電極ＧＥの凹凸に沿って第１層間膜１９が凹凸に屈曲している。本実施形態においては、第１層間膜１９の凹凸は交互に連続して複数個形成されている。第１層間膜１９の凹凸はスリット状に形成されている。第１層間膜１９の凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、第１層間膜１９の凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　また、本実施形態では、トランジスタＴ４の形成領域において第１層間膜１９は、ゲート電極ＧＥと重なる領域内に凹凸が形成されており、ゲート電極ＧＥと重なる領域外は平坦である。
　第１層間膜１９上に形成されている容量電極ＣＥにおいては、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、第１層間膜１９の凹凸と重なることで第１層間膜１９の凹凸に沿って容量電極ＣＥが凹凸に屈曲している。本実施形態においては、容量電極ＣＥの凹凸は交互に連続して複数個形成されている。容量電極ＣＥの凹凸はスリット状に形成されている。容量電極ＣＥの凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、容量電極ＣＥの凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　第１層間膜１９および容量電極ＣＥ上に形成されている第２層間膜２２は、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間において、容量電極ＣＥの凹凸と重なることで容量電極ＣＥの凹凸に沿って第２層間膜２２が凹凸に屈曲している。本実施形態においては、第２層間膜２２の凹凸は交互に連続して複数個形成されている。第２層間膜２２の凹凸はスリット状に形成されている。第２層間膜２２の凹凸であるスリットの延伸方向は、半導体層１６の延伸方向と直交する。なお、第２層間膜２２の凹凸であるスリットの延伸方向と、半導体層１６の延伸方向とは、略直交していてもよい。
　また、本実施形態では、トランジスタＴ４の形成領域において第２層間膜２２は、ゲート電極ＧＥと重なる領域内に凹凸が形成されており、ゲート電極ＧＥと重なる領域外は平坦である。
　そして、第２層間膜２２上およびソース電極ＳＥおよびドレイン電極ＤＥ上を覆って、層間絶縁膜２３が形成されている。これにより、第２層間膜２２の凹凸が形成された領域における層間絶縁膜２３の表面は平坦になっている。
　このように、半導体層１６は、半導体層１６が形成されている無機膜１４の凹部１４ａの形状に沿って凹部１６ａが形成されており、無機膜１４の凸部１４ｂの形状に沿って凸部１６ｂが形成されており、この凹部１６ａと凸部１６ｂとが交互に繰り返し形成されている。
　このように半導体層１６のチャネル領域１６Ｃに屈曲する凹凸が形成されることで、凹凸が形成されていない場合と比べてチャネル長を長くすることができる。これにより、半導体層１６における高すぎる駆動能力を低下させることができる。このため、トランジスタＴ４によって正確に有機ＥＬ素子ＯＬＥＤに供給する電流量を調整することができる。
　加えて、半導体層に凹凸が形成されていない場合と比べて、半導体層１６のチャネル長を長くしつつ、ソース電極ＳＥおよびドレイン電極ＤＥ間の距離Ｌ０を小さくすることができる。これにより、トランジスタＴ４を形成するために要する面積を小さくすることができるため、画素ＰＩＸの面積を小さくすることができる。この結果、高精細な有機ＥＬ表示装置１を得ることができる。
　さらに、トランジスタＴ４の半導体層１６において、下地の無機膜１４の凹凸に沿って凹凸を形成することで、トランジスタＴ４の半導体層１６を、他のトランジスタであるトランジスタＴ１～Ｔ３、Ｔ５～Ｔ７それぞれの半導体層と同じ低温ポリシリコン（ＬＴＰＳ）から構成しつつ、トランジスタＴ１～Ｔ７のうち、トランジスタＴ４の半導体層１６の駆動能力のみを下げることができる。
　一例として、半導体層１６の凹凸の深さは数１００ｎｍ、無機膜１４の膜厚は１μｍ、ゲート絶縁膜１７の膜厚は１００ｎｍ、ソース電極ＳＥからドレイン電極ＤＥまでの長さは２０μｍ程度である。
　また、半導体層１６の凹凸のピッチＬ１は、樹脂膜１３をフォトリソグラフィーする際の装置の解像度にもよるが、１μｍから３μｍ程度である。
　半導体層１６の上層であってゲート絶縁膜１７を介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの上層であって第１層間膜１９を介して形成された容量電極ＣＥとは、半導体層１６の凹凸に即して、すなわち、無機膜１４の凹凸に即して凹凸が形成されている。このため、ゲート電極ＧＥおよび容量電極ＣＥは、凹凸が形成されていないゲート電極および容量電極と比べて面積が大きくなる。このように、ゲート電極ＧＥおよび容量電極ＣＥに凹凸が形成されているため、ゲート電極および容量電極に凹凸が形成されていない場合と比べて、平面視したときの面積（設置面積）を大きくすることなく、ゲート電極ＧＥおよび容量電極ＣＥ間に蓄積される電荷量を増加させることができる。これにより、容量素子であるコンデンサＣ１（すなわち、ゲート電極ＧＥと容量電極ＣＥとに挟まれた領域の第１層間膜１９、ゲート電極ＧＥおよび容量電極ＣＥ）の平面視したときの面積（設置面積）を小さくすることができる。この結果、画素の高精細化をすることができる。
　半導体層１６の凹部１６ａの底部と側部のうち、側部の厚みの方が小さいことが好ましい。さらに、凸部１６ｂの側部および先端部のうち側部の厚みの方が小さいことが好ましい。これにより、さらに、半導体層１６の駆動能力を低下させることができる。
　加えて、凹部１６ａにおける側部の傾斜角度は急峻であることが好ましく、垂直であることが好ましい。また、凸部１６ｂにおける側部の傾斜角度は急峻であることが好ましく、垂直であることが好ましい。これにより、さらに、半導体層１６の駆動能力を低下させることができる。
　なお、本実施形態においては、無機膜１４の凹凸は、トランジスタＴ４の形成領域におけるゲート電極ＧＥの形成領域内にのみ形成されており、トランジスタＴ４の形成領域におけるゲート電極ＧＥの形成領域外には形成されていない。無機膜１４の凹凸は、トランジスタＴ１～Ｔ３・Ｔ５～Ｔ７の形成領域にも形成されていない。
　このため、トランジスタＴ４の形成領域におけるゲート電極ＧＥが形成された領域外において、樹脂膜１３、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２は平坦である。
　（半導体層１６の平面形状）
　次に、図５、図１２及び図１３を用いて、半導体層１６の平面形状についてさらに具体的に説明する。図１２は、図５に示す半導体層の変形例を表す図である。
　図５及び図１２に示すように、平面視において、すなわち、半導体層１６の膜面に対する法線方向から見た場合において、凹部１４ａが並ぶ方向（半導体層１６のソース領域１６Ｓ及びドレイン領域１６Ｄが並ぶ方向）を水平方向（紙面左右方向、凹部１４ａの長手方向（延伸方向）に直交する短手方向、半導体層の延伸方向）、当該水平方向に直交する方向を垂直方向（紙面上下方向、凹部１４ａの長手方向（延伸方向））と称する。
　図１２の（ａ）は図５に示す半導体層１６の第１変形例に係る半導体層１１６の平面形状を表し、（ｂ）は図５に示す半導体層１６の第２変形例に係る半導体層２１６の平面形状を表し、（ｃ）は図５に示す半導体層１６の第３変形例に係る半導体層１６の平面形状を表す。
　図１２の（ａ）に示す半導体層１１６は、ソース電極と接続されるソース領域１１６Ｓと、ドレイン電極と接続されるドレイン領域１１６Ｄと、ソース領域１１６Ｓ及びドレイン領域１１６Ｄに挟まれたチャネル領域１１６Ｃを有する。図１２の（ｂ）に示す半導体層２１６は、ソース電極と接続されるソース領域２１６Ｓと、ドレイン電極と接続されるドレイン領域２１６Ｄと、ソース領域２１６Ｓ及びドレイン領域２１６Ｄに挟まれたチャネル領域２１６Ｃを有する。
　図５に示す半導体層１６は、図１２の（ａ）～（ｃ）に示す形状であってもよい。但し、半導体層１６の平面形状は、図１２の（ａ）（ｂ）よりも、図５及び図１２の（ｃ）に示す形状が好ましい。
　図５及び図１２に示すように、平面視において、半導体層のチャネル領域は、平面方向に矩形が連続するように屈曲している。これにより、平面方向に屈曲していない場合と比べて半導体層のチャネル長を長くすることができる。これにより、半導体層における高すぎる駆動能力を低下させることができる。このため、トランジスタＴ４によって正確に有機ＥＬ素子ＯＬＥＤに供給する電流量を調整することができる。
　平面視において、無機膜の凹部１４ａの垂直方向（長手方向）の長さＬ１、半導体層のチャネル領域の垂直方向の長さを長さＬ２とする。
　図１２の（ａ）に示す半導体層１１６及び図１２の（ｂ）に示す半導体層２１６のように、垂直方向の長さＬ２が、無機膜の凹部１４ａの垂直方向（長手方向）の長さＬ１よりも長い構成と比べて、図５及び図１２の（ｃ）に示す半導体層１６のように、垂直方向の長さＬ２が、無機膜の凹部１４ａの垂直方向の長さＬ１よりも短いこと（Ｌ１＞Ｌ２）が好ましい。
　換言すると、平面視において、無機膜の凹部１４ａの垂直方向（長手方向）の長さＬ１は、半導体層の垂直方向の長さＬ２よりも長い方が好ましい。
　ここで、半導体層１６は、両端部の一方であるソース領域１６Ｓは、無機膜１４の一番端に位置する凹部１４ａに隣接するソース電極ＳＥと接続する。また、両端部の他方であるドレイン領域１６Ｄは、無機膜１４の一番端に位置する凹部１４ａに隣接するドレイン電極ＤＥと接続する。
　このため、両端の凹部１４ａを覆うチャネル領域１６Ｃの垂直方向の長さは、両端の凹部１４ａに挟まれた領域に位置する凹部１４ａを覆うチャネル領域１６Ｃの垂直方向の長さ（長さＬ１）よりも短くなる。これによると、両端の凹部１４ａを覆うチャネル領域１６Ｃの特性と、両端の凹部１４ａに挟まれた領域に位置する凹部１４ａを覆うチャネル領域１６Ｃの特性とが異なりやすくなる。
　そこで、上述のように、無機膜の凹部１４ａの垂直方向の長さＬ１よりも、半導体層の垂直方向の長さＬ２を短くすることで、両端の凹部１４ａを覆うチャネル領域１６Ｃの特性と、両端の凹部１４ａに挟まれた領域に位置する凹部１４ａを覆うチャネル領域１６Ｃの特性とのバラツキを抑制することができる。
　平面視において、無機膜の凹部１４ａの水平方向（短手方向）の長さＷ１と、チャネル領域１６Ｃの水平方向の長さＷ２とは、図５に示すように、長さＷ１の方が長さＷ２よりも長くてもよいし、逆に、図１２の（ａ）（ｃ）に示すように、長さＷ２の方が長さＷ１よりも長くてもよいし、（ｂ）に示すように長さＷ１と長さＷ２とが同じ長さであってもよい。
　チャネル領域の各垂直方向に延伸する部分が水平方向に並ぶ位相（チャネル領域が屈曲する部分の水平方向における位置の位相）と、無機膜の各凹部１４ａが水平方向に並ぶ位置の位相とは、図１２の（ｂ）に示すようにずれていてもいが、図５、図１２の（ａ）及び図１２の（ｃ）に示すように、同位相である方が好ましい。換言すると、チャネル領域は、無機膜の各凹部１４ａと重なる領域において屈曲していることが好ましい。
　これは、チャネル領域の経路中において、凹部１４ａとの重なり具合が変わることを抑制することができ、これによって、チャネル領域の特性にバラツキが生じることを抑制することができるためである。
　なお、図１２の（ｂ）は、チャネル領域２１６の各垂直方向に延伸する部分（換言するとチャネル領域２１６の屈曲する部分）が、無機膜の各凹部１４ａに対して紙面右側にずれているため、それぞれが水平方向に並ぶ位相はずれている。
　図１３は、図５に示した半導体層の他の変形例を表す図面である。図５に示した半導体層１６のチャネル領域１６Ｃは、矩形が連続するように屈曲した形状である。しかし、半導体層１６のチャネル領域１６Ｃは、様々な形に屈曲させることができる。例えば、チャネル領域１６Ｃは、図１３の（ａ）に示すような、山形（Ｖ字形状）が連続するように屈曲した形状であってもよいし、図１３の（ｂ）に示すような、曲線が連続するように湾曲した形状（屈曲した形状）であってもよい。さらに、チャネル領域１６Ｃは、図示しない他の形に屈曲させてもよい。
　（製造方法）
　次に、主に図６を用いて、有機ＥＬ表示装置１の製造方法について説明する。図６は、有機ＥＬ基板２の製造工程を表す図である。
　図６の（ａ）に示すように、ガラス基板４５上に、スパッタなどによって、モリブデンなどの金属材料からなる放熱変換膜４６を形成する。次に、放熱変換膜４６上に、ポリイミドなどからなる樹脂材料を塗布し成膜することで、樹脂膜１３を形成する（有機膜形成工程）。
　次いで、樹脂膜１３にフォトリソグラフィー等により、半導体層１６のチャネル領域１６Ｃの形成領域と少なくとも重なるように、凹凸をスリット状にパターン形成する。なお、この樹脂膜１３の凹凸は、トランジスタＴ１～Ｔ７のうち、トランジスタＴ４の半導体層１６形成領域にだけ形成し、トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７に含まれる半導体層形成領域には形成しない。
　なお、樹脂膜１３に凹凸をパターン形成するためのフォトリソグラフィーにて用いるマスク用のアライメントマークを、例えば、放熱変換膜４６に形成しておいてもよい。
　そして、樹脂膜１３上にＣＶＤなどによって無機膜１４を形成する（絶縁膜形成工程）。これにより、無機膜１４には、樹脂膜１３の凹凸と重なり屈曲する凹凸が形成される。すなわち、トランジスタＴ１～Ｔ７のうち、トランジスタＴ４における半導体層１６のチャネル領域１６Ｃと少なくとも重なる領域の無機膜１４に、スリット状に凹凸が形成される。なお、トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７形成領域には平坦な無機膜が形成される。
　次に、無機膜１４上に、半導体層１６となるアモルファスシリコン膜をデポジションなどによってパターン形成する（半導体層パターン形成工程）。これにより、トランジスタＴ１～Ｔ７のうち、トランジスタＴ４の半導体層１６のチャネル領域１６Ｃの形成領域に凹凸が形成されたアモルファスシリコン膜がパターン形成される。なお、トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７形成領域には平坦であるアモルファスシリコン膜が形成される。
　そして、次に、アモルファスシリコン膜にレーザを照射することで、アニールを行う（半導体層パターン形成工程、多結晶化工程）。これにより、アモルファスシリコン膜が多結晶化（ポリ化）されたポリシリコン膜を形成する。
　そして、ポリシリコン膜上にレジスト膜を形成し、このレジスト膜をフォトリソグラフィーなどによりパターン形成する。パターン形成したレジスト膜をマスクとして、ポリシリコン膜をエッチングする。
　これにより、無機膜１４上であって、トランジスタＴ１～Ｔ７の形成領域毎に、島状の半導体層が形成される（半導体層パターン形成工程）。このトランジスタＴ１～Ｔ７の形成領域のうち、トランジスタＴ４の形成領域においては、チャネル領域１６Ｃの形成領域に凹凸を有しポリシリコンからなる半導体層１６が形成される（半導体層パターン形成工程）。なお、トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７の形成領域には平坦であるポリシリコンからなる半導体層が形成される。
　ここで、トランジスタＴ４形成領域の半導体層１６には凹凸が形成されているため、凹凸が形成されていない場合と比べて、アニールする際のレーザが不均一に照射される。このため、半導体層１６は、多結晶化が不均一となる。これにより、半導体層に凹凸が形成されていない場合と比べて、より半導体層１６の移動度を、より低下させることができる。
　次いで、半導体層１６および無機膜１４上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁膜をＣＶＤなどによって成膜することで、ゲート絶縁膜１７を形成する。
　次に、ゲート絶縁膜１７を介して、各半導体層に不純物をドーピング（注入）する。
　そして、ゲート絶縁膜１７上に、スパッタなどによってゲート電極ＧＥをパターン形成する。
　次に、ゲート電極ＧＥをマスクとして、各半導体層にボロンイオンなどの不純物イオンを注入する（ソース・ドレイン形成工程）。これにより、各半導体層において、チャネル領域と、間にチャネル領域を介在させたソース領域およびドレイン領域とが形成される。トランジスタＴ４の形成領域においては、半導体層１６に、ソース領域１６Ｓと、ドレイン領域１６Ｄと、ソース領域１６Ｓおよびドレイン領域１６Ｄ間のチャネル領域１６Ｃとが形成される（図４参照）。半導体層１６のうち凹凸に屈曲する領域は、チャネル領域１６Ｃに含まれる。
　そして、各半導体層を活性化させるために、基板全体を加熱することでアニールする。これにより、各半導体層において不純物イオンが活性化する。
　次いで、ゲート電極ＧＥおよびゲート絶縁膜１７上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁膜をＣＶＤなどによって成膜することで、第１層間膜１９を形成する。
　次に、第１層間膜１９上に、スパッタなどによって容量電極ＣＥをパターン形成する。
　これにより、トランジスタＴ１～Ｔ７のうち、トランジスタＴ４の半導体層１６形成領域にだけ凹凸が形成されたゲート電極ＧＥおよび容量電極ＣＥが形成される。なお、トランジスタＴ１～Ｔ３、Ｔ５～Ｔ７形成領域には、平坦であるゲート電極および容量電極が形成される。
　次いで、第１層間膜１９および容量電極ＣＥ上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁膜をＣＶＤなどによって成膜することで、第２層間膜２２を形成する。
　そして、フォトリソグラフィーなどによって、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２を貫通するコンタクトホールを形成する。これにより、半導体層１６の一部がコンタクトホールによって露出する。
　次に、第２層間膜２２上に、スパッタなどによって、ソース電極ＳＥ、ドレイン電極ＤＥをパターン形成する。これにより、上記コンタクトホールを介して、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ半導体層１６と接続される。このようにして、トランジスタＴ４が完成する。
　そして、第２層間膜２２、トランジスタＴ４上に、アクリルやポリイミドなどの感光性樹脂などからなる有機材料を塗布し、フォトリソグラフィーなどによって層間絶縁膜２３をパターン形成する。この層間絶縁膜２３によって、容量電極ＣＥの凹凸を平坦化する。また、このとき、層間絶縁膜２３におけるドレイン電極ＤＥ上の一部領域にコンタクトホールを形成する。なお、ここでは、層間絶縁膜２３を、主に表示領域に形成し、額縁領域の一部には形成しない。つまり、表示領域の第２層間膜２２上には層間絶縁膜２３が形成されている一方、額縁領域の一部は、第２層間膜２２が露出した状態である。
　次に、層間絶縁膜２３上に、スパッタなどによって、第１電極２４をパターン形成する。このとき、層間絶縁膜２３に形成されたコンタクトホールを介して、第１電極２４は、ドレイン電極ＤＥと接続される。
　次いで、第１電極２４、層間絶縁膜２３および第２層間膜２２上に、アクリルやポリイミドなどの感光性樹脂などからなる有機膜（感光性材料からなる膜）を成膜する。この有機膜は、層間絶縁膜２３と同じ絶縁材料を用いることができる。
　そして、フォトリソグラフィーなどによって、有機膜から、表示領域においてはエッジカバー２５がパターン形成され、額縁領域においては枠状バンクがパターン形成される。
　次に、有機ＥＬ層２６および第２電極２７を、表示領域全面に、蒸着法により形成する。なお、有機ＥＬ層２６の成膜には、塗布法等、蒸着法以外の方法を用いてもよい。
　具体的には、第１電極２４およびエッジカバー２５が形成された基板上に、発光層を含む有機ＥＬ層２６をパターン形成する。
　有機ＥＬ層２６のパターン形成には、塗布法、インクジェット法、印刷法、蒸着法等を使用することができる。これにより、エッジカバー２５にて囲まれた領域内に、有機ＥＬ層２６をパターン形成することができる。なお、蒸着法を用いる場合は、マスクを用いて、有機ＥＬ層２６を、エッジカバー２５で囲まれた領域内にパターン形成する。
　フルカラー表示を行うためには、一例として、発光層は、発光色毎に塗り分け蒸着によりパターン形成することができる。但し、本実施形態は、これに限定されるものではなく、フルカラー表示を行うために、発光色が白（Ｗ）色の発光層を使用した白色発光の有機ＥＬ素子ＯＬＥＤと、図示しないカラーフィルタ（ＣＦ）層とを組み合わせて各画素における発光色を選択する方式を用いても構わない。また、発光色がＷ色の発光層を使用し、各画素にマイクロキャビティ構造を導入することでフルカラーの画像表示を実現する方式を採用してもよい。
　なお、ＣＦ層あるいはマイクロキャビティ構造等の方法で各画素の発光色を変更する場合には、発光層を画素毎に塗り分ける必要はない。
　次に、有機ＥＬ層２６を覆うように、蒸着法などにより第２電極２７を表示領域の全面に形成する。なお、第２電極２７は、各画素に形成してもよい。
　これにより、基板上に、第１電極２４、有機ＥＬ層２６、および第２電極２７からなる有機ＥＬ素子ＯＬＥＤを形成することができる。
　次いで、有機ＥＬ素子ＯＬＥＤが形成された基板上に封止層４２を成膜する。具体的には、まず、有機ＥＬ層２６、エッジカバー２５、層間絶縁膜２３、枠状バンク、および、第２層間膜２２上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁膜をＣＶＤなどによって成膜する。これにより、表示領域および額縁領域の全面に無機膜２８が成膜される。
　次に、表示領域の全面に、液状の有機材料を、インクジェット法などにより塗布し、硬化させる。これにより、枠状バンクに囲まれた領域内に有機層２９が成膜される。
　そして、有機層２９および無機膜２８上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁膜をＣＶＤなどによって成膜する。これにより、表示領域および額縁領域の全面に無機膜３０が成膜される。
　次いで、ガラス基板４５における放熱変換膜４６が成膜されている面とは逆側面側からガラス基板４５に対してレーザ光を照射する。このレーザ光はガラス基板４５を透過し、放熱変換膜４６によって熱吸収がなされる。これにより、ガラス基板４５ごと放熱変換膜４６を樹脂膜１３から剥離する。
　なお、放熱変換膜４６が無い構成でもよい。その場合、レーザ光により直接ガラス基板４５と樹脂膜１３の界面でアブレーションを起こすことで、樹脂膜１３からガラス基板４５を剥離させる。
　そして、図６の（ｂ）に示すように、放熱変換膜４６を剥離した樹脂膜１３の面に、接着層１２を介して支持体１１を貼り付ける。これにより、有機ＥＬ基板２が作成される。
　この後、有機ＥＬ基板２に、ＦＰＣを実装したり、タッチパネルを配置したりするなどにより、有機ＥＬ表示装置１が完成する。
　〔実施形態２〕
　本発明の実施形態２について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図７は、本発明の実施形態２に係る有機ＥＬ表示装置のトランジスタＴ４近傍の構成を表す平面図である。なお、図７では、半導体層１６の上方に配置されたゲート電極ＧＥおよび容量電極ＣＥを破線で描いている。
　図７に示すように、駆動用のトランジスタＴ４近傍の他の配線および素子に影響を与えなければ、無機膜１４の凹部１４ａおよび凸部１４ｂは、平面視における垂直方向に、ゲート電極ＧＥからはみ出す程度に延伸していてもよい。
　これにより、ゲート電極ＧＥにおいて、ゲート電極ＧＥの端部から逆側端部に至るまで凹凸を形成することができる。これにより、ゲート電極において、端部から逆側端部に至らない程度に延伸する凹凸が形成されている場合と比べて、より広範囲にゲート電極ＧＥに凹凸を形成することができる。このため、小さい面積で、よりゲート電極ＧＥおよび容量電極ＣＥ間に蓄積される電荷量を増加させることができる。
　〔実施形態３〕
　本発明の実施形態３について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１、２にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図８は、本発明の実施形態３に係る有機ＥＬ表示装置が備えるトランジスタＴ４近傍のアクティブマトリクス基板の構成を表す断面図である。
　本実施形態に係る有機ＥＬ表示装置はフレキシブル化されておらず、折り曲げができない構成である。
　このため、有機ＥＬ表示装置１（図１等）が備えていた支持体１１、接着層１２、樹脂膜１３および無機膜１４に換えて、ガラス基板１１Ｂおよび無機膜１４Ｂを備えている。
　無機膜１４Ｂはガラス基板１１Ｂに形成されている。そして、無機膜１４Ｂのうち、トランジスタＴ４の半導体層１６のチャネル領域１６Ｃに、凹凸が形成されている。
　そして、トランジスタＴ４の半導体層１６においても、半導体層１６が形成されている無機膜１４Ｂの凹部１４ａおよび凸部１４ｂに沿って、凹部１６ａおよび凸部１６ｂが形成されている。
　無機膜１４Ｂにおける、半導体層１６のチャネル領域１６Ｃの形成領域に凹凸を形成したあと、半導体層１６のチャネル領域１６Ｃの形成領域が、無機膜１４Ｂの凹凸に少なくとも一部が重なるようにパターン形成する。この後の工程は、実施形態１等に示した有機ＥＬ表示装置１と同様である。
　〔実施形態４〕
　本発明の実施形態４について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１～３にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１１は、本発明の実施形態４に係る有機ＥＬ表示装置が備えるトランジスタＴ４近傍のアクティブマトリクス基板の構成を表す断面図である。
　図１１に示すアクティブマトリクス基板のように、トランジスタＴ４の形成領域において、樹脂膜１３の表面に凹凸を形成せずに、無機膜１４の表面に凹凸を形成してもよい。
　本実施形態においては、トランジスタＴ４の形成領域においても、樹脂膜１３の表面は平坦である。
　トランジスタＴ４の形成領域において無機膜１４は、ゲート電極ＧＥと重なる領域であって、ソース電極ＳＥからドレイン電極ＤＥへ至るまでの間を含む表面に凹凸が形成されている。無機膜１４の表面の凹凸は交互に連続してスリット状に複数個形成されている。
　そして、無機膜１４の表面の凹凸と重なり、無機膜１４の表面の凹凸に沿って屈曲する凹凸が、半導体層１６のチャネル領域１６Ｃ、ゲート絶縁膜１７、ゲート電極ＧＥ、第１層間膜１９、容量電極ＣＥおよび第２層間膜２２にもそれぞれ形成されている。そして、層間絶縁膜２３によって、第２層間膜２２の凹凸は平坦化されている。
　〔まとめ〕
　本発明の態様１に係るアクティブマトリクス基板（ＴＦＴ基板４０）は、画素ＰＩＸ内に薄膜トランジスタが配置されたアクティブマトリクス基板であって、上記薄膜トランジスタは、ソース電極およびドレイン電極と、当該ソース電極およびドレイン電極に接触する半導体層とを備え、上記半導体層は、コンタクトホールを介して上記ソース電極と接続されているソース領域と、コンタクトホールを介して上記ドレイン電極と接続されているドレイン領域と、当該ソース領域およびドレイン領域間の領域であるチャネル領域とを有し、上記チャネル領域に、凹凸が形成されていることを特徴とする。
　上記構成によると、上記半導体層のチャネル領域に上記凹凸が形成されることで、当該凹凸が形成されていない場合と比べてチャネル長（チャネル領域のうちソース領域と接触する一方の端部からドレイン領域と接触する他方の端部へ至る経路の長さ）を長くすることができる。これにより、上記半導体層における高すぎる駆動能力を低下させることができる。このため、上記薄膜トランジスタによって正確に上記発光素子に供給する電流量を調整することができる。
　本発明の態様２に係るアクティブマトリクス基板は、上記態様１において、上記半導体層下に設けられた絶縁膜を備え、上記チャネル領域の凹凸は、上記絶縁膜に形成された凹凸に沿って屈曲していてもよい。
　本発明の態様３に係るアクティブマトリクス基板は、上記態様１または２において、上記半導体層のうち、上記ソース領域および上記ドレイン領域は平坦であってもよい。
　本発明の態様２に係るアクティブマトリクス基板は、上記態様１～３において、上記チャネル領域は、上記半導体層のうち、上記薄膜トランジスタのゲート電極と重なる領域であってもよい。
　本発明の態様５に係るアクティブマトリクス基板は、上記態様１～４において、上記半導体層の上層であってゲート絶縁膜を介して形成された上記薄膜トランジスタのゲート電極と、当該ゲート電極の上層であって層間膜を介して形成された容量電極とを備え、上記ゲート電極および上記容量電極には、少なくとも上記チャネル領域の凹凸と重なって凹凸が形成されていてもよい。
　上記構成によると、上記ゲート電極および上記容量電極には上記凹凸が形成されているため、当該凹凸が形成されていない場合と比べて、より小さい設置面積で、上記ゲート電極および上記容量電極間に蓄積される電荷量を増加させることができる。
　本発明の態様６に係るアクティブマトリクス基板は、上記態様４または５において、上記容量電極の縁部は、上記ゲート電極と重なっていてもよい。
　本発明の態様７に係るアクティブマトリクス基板は、上記態様２において、上記絶縁膜の凹凸はスリット状に形成されており、上記半導体層のうち上記ソース領域と上記ドレイン領域とを結ぶ直線に平行な方向を半導体層の延伸方向とすると、当該半導体層の延伸方向と、上記当該スリットの延伸方向とは直交してもよい。
　本発明の態様８に係るアクティブマトリクス基板は、上記態様２または７において、上記絶縁膜の凹凸は、上記ゲート電極と重なる領域内にのみ形成されていてもよい。
　本発明の態様９に係るアクティブマトリクス基板は、上記態様２または７において、上記絶縁膜の凹凸は、上記ゲート電極からはみ出す程度に延伸していてもよい。上記構成によると、より、ゲート電極の端部から逆側端部にまで凹凸を形成することができる。
　本発明の態様１０に係るアクティブマトリクス基板は、上記態様２、７～９において、上記絶縁膜下に設けられた有機膜を備え、上記絶縁膜の凹凸は、上記有機膜に形成された凹凸に沿って屈曲していてもよい。上記構成によると、上記アクティブマトリクス基板から、フレキシブル（折り曲げ可能）な表示装置を得ることができる。
　本発明の態様１１に係るアクティブマトリクス基板は、上記態様２または７において、上記チャネル領域は、当該チャネル領域の膜面に対する法線方向から見た場合において、連続して平面方向に屈曲した形状を有してもよい。上記構成により、平面方向に屈曲していない場合と比べて半導体層のチャネル長を長くすることができる。これにより、半導体層における高すぎる駆動能力を低下させることができる。このため、駆動トランジスタによって正確に発光素子に供給する電流量を調整することができる。
　本発明の態様１２に係るアクティブマトリクス基板は、上記態様１１において、上記無機膜の凹凸を構成する凹部は、複数並んで配置されており、上記絶縁膜の上記凹部のうち、当該凹部が並ぶ方向に直交する方向の長さをＬ１とし、上記チャネル領域のうち、上記凹部が並ぶ方向に直交する方向の長さをＬ２とすると、Ｌ１＞Ｌ２であってもよい。
　本発明の態様１３に係るアクティブマトリクス基板は、上記態様１１又は１２において、上記絶縁膜の凹凸を構成する凹部は、複数並んで配置されており、上記チャネル領域における上記平面方向に屈曲する部分は、上記絶縁膜の凹部と重なっていてもよい。
　上記構成によると、上記チャネル領域の特性のバラツキを抑制することができる。
　本発明の態様１４に係るアクティブマトリクス基板は、上記態様１～１３において、上記半導体層はポリシリコンからなってもよい。
　本発明の態様１５に係るアクティブマトリクス基板は、上記態様１～１４において、上記薄膜トランジスタは、上記画素内に配置された電流駆動する発光素子の電流量を調整する駆動トランジスタであってもよい。
　本発明の態様１６に係るアクティブマトリクス基板は、上記態様１～１５において、上記画素内には、上記駆動トランジスタを含む複数の薄膜トランジスタが形成されており、上記複数の薄膜トランジスタのうち、上記駆動トランジスタ以外の薄膜トランジスタは、上記半導体層のチャネル領域が平坦であってもよい。上記構成によると、上記発光素子に供給する電流量を調整するための駆動トランジスタ以外の薄膜トランジスタにおける半導体層の駆動能力を高く保ちつつ、上記発光素子に供給する電流量を調整するための駆動トランジスタの半導体層の駆動能力のみを低下させることができる。
　本発明の態様１７に係るアクティブマトリクス基板の製造方法は、画素内に、ソース電極とドレイン電極と半導体層とを有する薄膜トランジスタが配置されたアクティブマトリクス基板の製造方法であって、凹凸を有するように上記半導体層を島状に形成する半導体層パターン形成工程と、島状に形成された上記半導体層に、コンタクトホールを介して上記ソース電極と接続されるソース領域と、コンタクトホールを介して上記ドレイン電極と接続されるドレイン領域と、当該ソース領域およびドレイン領域間の領域であって上記凹凸を含むチャネル領域とを形成するチャネル形成工程とを有することを特徴とする。
　上記構成によると、上記半導体層における高すぎる駆動能力を低下させて、正確に上記発光素子に供給する電流量を調整することができる薄膜トランジスタが配置されたアクティブマトリクス基板を製造することができる。
　本発明の態様１８に係るアクティブマトリクス基板の製造方法は、上記態様１７において、上記半導体層パターン形成工程は、上記半導体層となるアモルファスシリコン膜を形成し、当該アモルファスシリコン膜をアニールすることでポリシリコン膜を形成する多結晶化工程を含んでもよい。
　上記構成によると、上記半導体層となるアモルファスシリコン膜には上記凹凸が形成されているため、多結晶化が不均一になる。このため、アモルファスシリコン膜に上記凹凸が形成されていない場合と比べて、より上記半導体層に駆動能力を低下させることができる。
　本発明の態様１９に係るアクティブマトリクス基板の製造方法は、上記態様１７または１８において、上記半導体層パターン形成工程前に、凹凸を有するように絶縁膜を形成する絶縁膜形成工程を有し、上記半導体層パターン形成工程では、上記チャネル領域の形成領域が、上記絶縁膜の上記凹凸に重なるように上記半導体層を上記絶縁膜上に形成することで、上記チャネル領域の形成領域に、上記絶縁膜に形成された凹凸に沿って屈曲する上記凹凸を形成してもよい。
　本発明の態様２０に係るアクティブマトリクス基板の製造方法は、上記態様１９において、上記絶縁膜形成工程前に、凹凸を有するように有機膜を形成する有機膜形成工程を有し、上記絶縁膜形成工程では、上記有機膜の上記凹凸に重なるように上記絶縁膜を上記有機膜上に形成することで、上記絶縁膜に、上記有機膜に形成された凹凸に沿って屈曲する上記凹凸を形成してもよい。
　上記構成によると、上記アクティブマトリクス基板から、フレキシブル（折り曲げ可能）な表示装置を得ることができる。
　本発明の態様２１に係る表示装置の製造方法は、上記態様１７～２０に記載のアクティブマトリクス基板を用いて表示装置を製造してもよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１　有機ＥＬ表示装置（表示装置）
２　有機ＥＬ基板
１１　支持体
１１Ｂ、４５　ガラス基板
１２　接着層
１３　樹脂膜（有機膜）
１４、１４Ｂ　無機膜（絶縁膜）
１３ａ、１４ａ、１６ａ　凹部
１３ｂ、１４ｂ、１６ｂ　凸部
１６、１１６、２１６　半導体層
１６Ｓ、１１６Ｓ、２１６Ｓ　ソース領域
１６Ｃ、１１６Ｃ、２１６Ｃ　チャネル領域
１６Ｄ、１１６Ｄ、２１６Ｄ　ドレイン領域
１７　ゲート絶縁膜
１９　第１層間膜（層間膜）
２２　第２層間膜
２３　層間絶縁膜
２４　第１電極
２５　エッジカバー
２６　有機ＥＬ層
２７　第２電極
２８、３０　無機膜
２９　有機層
４０　ＴＦＴ基板（アクティブマトリクス基板）
４２　封止層
４６　放熱変換膜
Ｔ１～Ｔ３、Ｔ５～Ｔ７　トランジスタ
Ｔ４　トランジスタ（薄膜トランジスタ、駆動トランジスタ）
Ｃ１　コンデンサ

Claims (21)

  1. 　画素内に薄膜トランジスタが配置されたアクティブマトリクス基板であって、
    　上記薄膜トランジスタは、
    　ソース電極およびドレイン電極と、当該ソース電極およびドレイン電極に接触する半導体層とを備え、
    　上記半導体層は、コンタクトホールを介して上記ソース電極と接続されているソース領域と、コンタクトホールを介して上記ドレイン電極と接続されているドレイン領域と、当該ソース領域およびドレイン領域間の領域であるチャネル領域とを有し、
    　上記チャネル領域に、凹凸が形成されていることを特徴とするアクティブマトリクス基板。
  2. 　上記半導体層下に設けられた絶縁膜を備え、
    　上記チャネル領域の凹凸は、上記絶縁膜に形成された凹凸に沿って屈曲していることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 　上記半導体層のうち、上記ソース領域および上記ドレイン領域は平坦であることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  4. 　上記チャネル領域は、上記半導体層のうち、上記薄膜トランジスタのゲート電極と重なる領域であることを特徴とする請求項１～３の何れか１項に記載のアクティブマトリクス基板。
  5. 　上記半導体層の上層であってゲート絶縁膜を介して形成された上記薄膜トランジスタのゲート電極と、当該ゲート電極の上層であって層間膜を介して形成された容量電極とを備え、
    　上記ゲート電極および上記容量電極には、少なくとも上記チャネル領域の凹凸と重なって凹凸が形成されていることを特徴とする請求項１～４の何れか１項に記載のアクティブマトリクス基板。
  6. 　上記容量電極の縁部は、上記ゲート電極と重なっていることを特徴とする請求項４又は５に記載のアクティブマトリクス基板。
  7. 　上記絶縁膜の凹凸はスリット状に形成されており、
    　上記半導体層のうち上記ソース領域と上記ドレイン領域とを結ぶ直線に平行な方向を半導体層の延伸方向とすると、当該半導体層の延伸方向と、上記当該スリットの延伸方向とは直交することを特徴とする請求項２に記載のアクティブマトリクス基板。
  8. 　上記絶縁膜の凹凸は、上記薄膜トランジスタのゲート電極と重なる領域内にのみ形成されていることを特徴とする請求項２または７に記載のアクティブマトリクス基板。
  9. 　上記絶縁膜の凹凸は、上記薄膜トランジスタのゲート電極からはみ出す程度に延伸していることを特徴とする請求項２または７に記載のアクティブマトリクス基板。
  10. 　上記絶縁膜下に設けられた有機膜を備え、
    　上記絶縁膜の凹凸は、上記有機膜に形成された凹凸に沿って屈曲していることを特徴とする請求項２、７～９の何れか１項に記載のアクティブマトリクス基板。
  11. 　上記チャネル領域は、当該チャネル領域の膜面に対する法線方向から見た場合において、連続して平面方向に屈曲した形状を有することを特徴とする請求項２又は７に記載のアクティブマトリクス基板。
  12. 　上記絶縁膜の凹凸を構成する凹部は、複数並んで配置されており、
    　上記絶縁膜の上記凹部のうち、当該凹部が並ぶ方向に直交する方向の長さをＬ１とし、
    　上記チャネル領域のうち、上記凹部が並ぶ方向に直交する方向の長さをＬ２とすると、
    　Ｌ１＞Ｌ２であることを特徴とする請求項１１に記載のアクティブマトリクス基板。
  13. 　上記絶縁膜の凹凸を構成する凹部は、複数並んで配置されており、
    　上記チャネル領域における上記平面方向に屈曲する部分は、上記絶縁膜の凹部と重なっていることを特徴とする請求項１１又は１２に記載のアクティブマトリクス基板。
  14. 　上記半導体層はポリシリコンからなることを特徴とする請求項１～１３の何れか１項に記載のアクティブマトリクス基板。
  15. 　上記薄膜トランジスタは、上記画素内に配置された電流駆動する発光素子の電流量を調整する駆動トランジスタであることを特徴とする請求項１～１４の何れか１項に記載のアクティブマトリクス基板。
  16. 　上記画素内には、上記駆動トランジスタを含む複数の薄膜トランジスタが形成されており、
    　上記複数の薄膜トランジスタのうち、上記駆動トランジスタ以外の薄膜トランジスタは、上記半導体層のチャネル領域が平坦であることを特徴とする請求項１５に記載のアクティブマトリクス基板。
  17. 　画素内に、ソース電極とドレイン電極と半導体層とを有する薄膜トランジスタが配置されたアクティブマトリクス基板の製造方法であって、
    　凹凸を有するように上記半導体層を島状に形成する半導体層パターン形成工程と、
    　島状に形成された上記半導体層に、コンタクトホールを介して上記ソース電極と接続されるソース領域と、コンタクトホールを介して上記ドレイン電極と接続されるドレイン領域と、当該ソース領域およびドレイン領域間の領域であって上記凹凸を含むチャネル領域とを形成するチャネル形成工程とを有することを特徴とするアクティブマトリクス基板の製造方法。
  18. 　上記半導体層パターン形成工程は、
    　上記半導体層となるアモルファスシリコン膜を形成し、当該アモルファスシリコン膜をアニールすることでポリシリコン膜を形成する多結晶化工程を含むことを特徴とする請求項１７に記載のアクティブマトリクス基板の製造方法。
  19. 　上記半導体層パターン形成工程前に、凹凸を有するように絶縁膜を形成する絶縁膜形成工程を有し、
    　上記半導体層パターン形成工程では、上記チャネル領域の形成領域が、上記絶縁膜の上記凹凸に重なるように上記半導体層を上記絶縁膜上に形成することで、上記チャネル領域の形成領域に、上記絶縁膜に形成された凹凸に沿って屈曲する上記凹凸を形成することを特徴とする請求項１７または１８に記載のアクティブマトリクス基板の製造方法。
  20. 　上記絶縁膜形成工程前に、凹凸を有するように有機膜を形成する有機膜形成工程を有し、
    　上記絶縁膜形成工程では、上記有機膜の上記凹凸に重なるように上記絶縁膜を上記有機膜上に形成することで、上記絶縁膜に、上記有機膜に形成された凹凸に沿って屈曲する上記凹凸を形成することを特徴とする請求項１９に記載のアクティブマトリクス基板の製造方法。
  21. 　請求項１７～２０の何れか１項に記載のアクティブマトリクス基板を用いて製造することを特徴とする表示装置の製造方法。
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