KR101115974B1 - 트랜지스터, 표시장치, 전자기기 및 트랜지스터의 제조방법 - Google Patents

트랜지스터, 표시장치, 전자기기 및 트랜지스터의 제조방법 Download PDF

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Abstract

트랜지스터의 BL 절연막과 BL 절연막의 사이에 전계 차폐 전극이 설치되고, 블로킹막은 이 3층으로 이루어진다. 이 전계 차폐 전극은 드레인 전극, 소스 전극 및 n+-Si막의 전계를 차폐한다. 이 때문에, 각 구동 트랜지스터에서 드레인 전극, 소스 전극 및 n+-Si막의 정렬의 어긋남이 불규칙해서, i-Si막과의 중첩 부분이 커졌을 경우라도, 이 부분의 전계가 전계 차폐 전극에 의해서 차폐되어, 특성의 편차가 작아진다.
본 발명에 따르면, 특성 편차를 저감할 수 있다.

Description

트랜지스터, 표시장치, 전자기기 및 트랜지스터의 제조방법{TRANSISTOR, DISPLAY DEVICE, ELECTRONIC DEVICE, AND FABRICATION METHOD FOR TRANSISTOR}
본 발명은 트랜지스터, 표시장치, 전자기기 및 트랜지스터의 제조방법에 관한 것이다.
최근, 액정 표시 장치(LCD)에 버금가는 차세대의 표시 디바이스로서, 유기 일렉트로 루미네센스 소자(이하, 「유기 EL 소자」라고 약기함) 등의 자(自)발광소자를 2차원 배열한 발광소자형의 표시패널을 구비한 표시장치의 연구 개발이 실행되고 있다.(특허문헌 1: 일본 공개특허공보 특개평08-330600호 공보 참조).
유기 EL 소자는 애노드 전극과, 캐소드 전극과, 이들의 한 쌍의 전극 사이에 형성되고, 예를 들면, 발광층, 정공 주입층 등을 가진 유기 EL층(발광 기능층)을 구비한다. 유기 EL 소자는 발광층에 있어서 정공과 전자가 재결합됨으로써 발생하는 에너지에 의해서 발광한다.
표시장치에는 이러한 유기 EL 소자를 구동하기 위한 복수의 n채널형의 FET(Field Effect Transistor; 전계 효과 트랜지스터)가 구비되어 있다.
그런데, 이러한 트랜지스터에서는 소스 전극ㆍ드레인 전극 등의 정렬의 어긋남이 발생할 경우가 있다.
도 13의 (a), 도 13의 (b)는 이러한 트랜지스터를 나타내는 단면도이고, 트랜지스터는 기판(81)과, 게이트 전극(82)과, 게이트 절연막(83)과, i-Si막(84)과, BL(블로킹층) 절연막(85)과, n+-Si막(86)과, 드레인측의 SD(드레인ㆍ소스) 전극(87d)과, 소스측의 SD 전극(87s)과, 오버코트 절연막(88)에 의해서 구성되어 있다.
도 13의 (a)는 게이트 전극(82)을 중심으로, SD 전극(87d, 87s)이 드레인측으로 기울어서, BL 절연막(85) 상에 적층되어 있는 경우를 나타낸다. 즉, Ls1<Ld1의 경우를 나타낸다(Ls1은 SD 전극(87s)과 BL 절연막(85)이 중첩되어 있는 길이, Ld1은 SD 전극(87d)과 BL 절연막(85)이 중첩되어 있는 길이).
도 13의 (b)는 게이트 전극(82)을 중심으로, SD 전극(87d, 87s)이 소스측으로 기울어서, BL 절연막(85) 상에 적층되어 있는 경우를 나타낸다. 즉, Ls2>Ld2의 경우를 나타낸다(Ls2는 SD 전극(87s)과 BL 절연막(85)이 중첩되어 있는 길이, Ld2는 SD 전극(87d)과 BL 절연막(85)이 중첩되어 있는 길이).
소스 전극에 소스 전위 Vs=0V, 드레인 전극에 드레인 전위 Vd=10V가 인가되고, 게이트 전극에, 도 14의 (a), 도 14의 (b)에 나타내는 바와 같은 게이트-소스간 전압 Vg가 인가되었을 경우, 도 13의 (a)에 나타내는 경우와 도 13의 (b)에 나타내는 경우에서는 특성이 불규칙하다. 또한, 도 14의 (a)와 도 14의 (b)에서는 드레인 전류 Id의 스케일이 다르다.
상기 도 14의 (a), 도 14의 (b)에 나타내는 바와 같이, 이 특성의 편차는 특히, 온(on) 전류에 영향을 미친다. 이 온 전류가 불규칙하면, 유기 EL 소자의 광량에도 영향이 나타난다.
본 발명은 이러한 종래의 문제점에 감안해서 실시된 것으로, 특성 편차를 저감하는 것이 가능한 트랜지스터, 표시장치, 전자기기 및 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 1 관점에 관한 트랜지스터는 기판 상부에 형성된 반도체막과, 상기 반도체막 상에 형성되고, 상기 기판측으로부터 제 1 절연막, 전계 차폐막, 제 2 절연막의 3층을 가진 블로킹막과, 상기 블로킹막 상에 대향해서 형성된 드레인 전극 및 소스 전극을 구비하고, 상기 전계 차폐막은 상기 제 2 절연막을 통해 적어도 상기 드레인 전극의 일부와 층방향으로 중첩되도록 형성된다.
상기 전계 차폐막은 상기 드레인 전극 및 상기 소스 전극과 상기 전계 차폐막이 각각 층방향으로 중첩되도록 형성되어 있어도 좋다.
상기 전계 차폐막과 상기 드레인 전극 및 상기 소스 전극 각각의 사이에, 상기 드레인 전극 및 상기 소스 전극과 상기 반도체막을 전기 접합하는 불순물 반도체막이 형성되고, 상기 전계 차폐막은 상기 드레인 전극 및 상기 소스 전극과 상기 불순물 반도체막으로 형성되는 전계를 차폐하고 있어도 좋다.
상기 전계 차폐막은 투광성을 구비하는 도전 재료로 형성되어 있어도 좋다.
상기 전계 차폐막은 미리 설정된 범위의 전압으로 설정되어 있어도 좋다.
게이트 전극을 더 구비하고, 상기 전계 차폐막은 상기 게이트 전극과 접속되어 있어도 좋다.
상기 제 1 절연막과 상기 제 2 절연막은 동일 재료로 형성되어 있어도 좋다.
표시장치는 상기 트랜지스터와, 화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자를 구비하고, 상기 트랜지스터는 상기 화소전극과 접속되어 있어도 좋다.
표시장치는 화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자와, 상기 발광소자를 구동하는 구동 트랜지스터와, 상기 발광소자를 선택하는 스위치 트랜지스터를 구비하고, 상기 구동 트랜지스터는 상기 트랜지스터라도 좋다.
상기 전계 차폐막은 화소전극과 동일 재료로 형성되어 있어도 좋다.
전자기기는 상기 표시장치를 구비하고 있어도 좋다.
상기 목적을 달성하기 위해, 본 발명의 제 2 관점에 관한 트랜지스터의 제조방법은 기판 상부에 형성된 반도체막 상에, 제 1 절연막, 전계 차폐막, 제 2 절연막의 3층을 가진 블로킹막을 형성하는 공정과, 상기 제 2 절연막 상에 도전성막을 형성하고, 형성한 상기 도전성막을, 상기 제 2 절연막을 통해 상기 전계 차폐막과 중첩되도록 패터닝해서 드레인 전극 및 소스 전극을 형성하는 공정을 구비한다.
상기 드레인 전극 및 소스 전극을 형성하는 공정은 상기 제 2 절연막 상에, 상기 반도체막과의 전기 접합을 실행하는 콘택트막을 형성하고 나서, 상기 드레인 전극 및 소스 전극을 형성하는 공정이라도 좋다.
상기 블로킹막을 형성하는 공정의 전에, 기판 상에 게이트 전극을 형성하는 공정을 더 구비하고, 상기 블로킹막을 형성하는 공정에 있어서, 상기 전계 차폐막과 게이트 전극이 접속되어 있어도 좋다.
표시장치의 제조방법은 화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자를 형성하는 공정을 더 구비하고, 상기 화소전극으로 되는 도전막을 패터닝함으로써, 상기 블로킹막을 형성하는 공정에 있어서의 상기 전계 차폐막과 함께, 상기 발광소자를 형성하는 공정에 있어서의 상기 화소전극을 형성해도 좋다.
상기 블로킹막을 형성하는 공정에 있어서, 상기 제 1 절연막을 패터닝 형성한 후, 투광성을 구비하는 도전 재료에 의해 상기 전계 차폐막과 상기 화소전극을 함께 패터닝 형성하고, 마지막으로 상기 제 2 절연막을 패터닝 형성해도 좋다.
본 발명에 따르면, 특성 편차를 저감할 수 있다.
본 발명은 이하의 상세한 설명 및 첨부 도면에 의해서, 더욱 충분히 이해될 것이지만, 이들은 전적으로 설명을 위한 것으로서, 본 발명의 범위를 한정하는 것이 아니다. 여기에서:
도 1은 본 발명의 실시형태에 관한 표시장치가 편입되는 전자기기(디지털 카메라)를 나타내는 도면이다.
도 2는 도포장치를 이용해서 제조된 표시장치가 편입되는 전자기기(컴퓨터)를 나타내는 도면이다.
도 3은 도포장치를 이용해서 제조된 표시장치가 편입되는 전자기기(휴대전화)를 나타내는 도면이다.
도 4는 표시장치의 구성을 나타내는 도면이다.
도 5는 도 4에 나타내는 각 화소 회로의 구성을 나타내는 회로도이다.
도 6은 발광화소의 평면도이다.
도 7은 도 6에 나타내는 Ⅷ-Ⅷ선 단면도이다.
도 8은 도 7의 A부에 나타내는 트랜지스터의 단면도이다.
도 9는 트랜지스터의 전계 차폐 전극이 게이트 전극에 접속된 발광화소의 평면도이다.
도 10은 도 8에 나타내는 트랜지스터의 제조방법을 나타내는 도면 (1)이다.
도 11은 도 8에 나타내는 트랜지스터의 제조방법을 나타내는 도면 (2)이다.
도 12는 노즐 프린트법을 설명하는 도면이다.
도 13은 종래의 트랜지스터를 나타내는 단면도이다.
도 14는 도 13에 나타내는 트랜지스터의 특성을 나타내는 그래프이다.
이하, 본 발명의 실시형태에 관한 트랜지스터를 구비한 표시장치, 전자기기, 트랜지스터의 제조방법을 도면을 참조해서 설명한다.
(실시형태 1)
표시장치(1)는 도 1에 나타내는 바와 같은 디지털 카메라, 도 2에 나타내는 바와 같은 컴퓨터, 도 3에 나타내는 바와 같은 휴대전화 등의 전자기기에 편입된다.
디지털 카메라(200)는 도 1의 (a) 및 도 1의 (b)에 나타내는 바와 같이, 렌즈부(201)와 조작부(202)와 표시부(203)와 파인더(204)를 구비한다. 이 표시부 (203)에 표시장치(1)가 이용된다.
도 2에 나타내는 컴퓨터(210)는 표시부(211)와 조작부(212)를 구비하고, 이 표시부(211)에 표시장치(1)가 이용된다.
도 3에 나타내는 휴대전화(220)는 표시부(221)와, 조작부(222)와 수화부 (223)와 송화부(224)를 구비하고, 이 표시부(221)에 표시장치(1)가 이용된다.
이러한 표시장치(1)는 도 4에 나타내는 바와 같이, TFT 패널(11)과, 표시 신호 생성 회로(12)와, 시스템 컨트롤러(13)와, 셀렉트 드라이버(14)와, 전원 드라이버(15)와, 데이터 드라이버(16)에 의해서 구성된다.
TFT 패널(11)은 복수의 화소 회로(11(i, j))(i=1～m, j=1～n, m, n; 자연수)를 구비한 것이다.
각 화소 회로(11(i, j))는 각각 화상의 1 화소에 대응하는 표시 화소이고, 행렬 배치된다. 각 화소 회로(11(i, j))는 도 5에 나타내는 바와 같이, 유기 EL 소자(E)와, 구동 트랜지스터(T1)와, 스위치 트랜지스터(T2)와, 커패시터(Cs)를 구비한다. 여기서, 구동 트랜지스터(T1)와, 스위치 트랜지스터(T2)와, 커패시터(Cs)는 화소 구동 회로(DC)를 이룬다.
유기 EL 소자(E)는 유기 화합물에 주입된 전자와 정공의 재결합에 의해서 생긴 여기자(勵起子)에 의해서 발광하는 현상을 이용해서 발광하는 전류 제어형의 발광소자(표시소자)이고, 공급된 전류의 전류값에 대응하는 휘도로 발광한다.
화소 구동 회로(DC)를 있어서의 구동 트랜지스터(T1), 스위치 트랜지스터 (T2)는 모두 n채널형의 FET에 의해서 구성된 TFT(Thin Film Transistor)이다.
구동 트랜지스터(T1)는 유기 EL 소자(E)의 구동용 트랜지스터이고, 그 드레인은 애노드 라인(La(j))에 접속되며, 소스는 유기 EL 소자(E)의 애노드 전극에 접속된다.
스위치 트랜지스터(T2)는 유기 EL 소자(E)를 선택하는 스위치로서 기능하는 트랜지스터이고, 그 드레인은 데이터 라인(Ld(i))에 접속되며, 소스가 구동 트랜지스터(T1)의 게이트에 접속되고, 게이트가 셀렉트 라인(Ls(j))에 접속된다.
커패시터(Cs)는 구동 트랜지스터(T1)의 게이트-소스 사이 전압을 유지하기 위한 것이고, 구동 트랜지스터(T1)의 게이트-소스 사이에 접속된다.
또한, 적(R), 청(B), 녹(G)의 3색의 경우, 표시장치(1)는 이러한 화소 회로 (11(i, j))를 각 색마다 구비한다.
또, 화소 회로(11(i, j))는 3개의 트랜지스터를 구비한 것이라도 좋다.
표시 신호 생성 회로(12)는 예를 들면, 콤포지트(composite) 영상 신호, 컴포넌트(component) 영상 신호와 같은 영상 신호(Image)가 외부로부터 공급되고, 공급된 영상 신호(Image)로부터 휘도 신호와 같은 표시 데이터(Pic), 동기 신호 (Sync)를 취득하는 것이다. 표시 신호 생성 회로(12)는 취득한 표시 데이터(Pic), 동기 신호(Sync)를 시스템 컨트롤러(13)에 공급한다.
시스템 컨트롤러(13)는 표시 신호 생성 회로(12)로부터 공급된 표시 데이터 (Pic), 동기 신호(Sync)에 의거해서, 표시 데이터(Pic)의 보정 처리, 기입 동작, 발광 동작을 제어하는 것이다.
표시 데이터(Pic)의 보정 처리는 표시 신호 생성 회로(12)로부터 공급된 표시 데이터(Pic)를 각 화소 회로(11(i, j))의 구동 트랜지스터(T1)의 임계값 전압 (Vth)이나 전류 증폭율(β)의 값에 의거해서 보정한 계조 신호를 생성하는 처리이다.
또, 기입 동작은 각 화소 회로(11(i, j))의 커패시터(Cs)에 생성된 계조 신호에 따른 전압을 기입하는 동작이고, 발광 동작은 커패시터(Cs)에 유지된 전압에 따른 전류를 유기 EL 소자(E)에 공급해서, 유기 EL 소자(E)를 발광시키는 동작이다.
시스템 컨트롤러(13)는 이러한 제어를 실행하기 위해, 각종 제어 신호를 생성해서 셀렉트 드라이버(14), 전원 드라이버(15), 데이터 드라이버(16)에 공급하는 동시에, 데이터 드라이버(16)에 생성한 계조 신호를 공급한다.
셀렉트 드라이버(14)는 TFT 패널(11)의 행을 순차 선택하는 드라이버이고, 예를 들면, 시프트 레지스터(shift register)에 의해서 구성된다. 셀렉트 드라이버(14)는 각각 셀렉트 라인(Ls(j))(j=1～n)을 통해 각 화소 회로(11(i, j))의 구동 트랜지스터(T1), 스위치 트랜지스터(T2)의 게이트에 접속된다.
셀렉트 드라이버(14)는 시스템 컨트롤러(13)로부터 공급된 제어 신호에 의거해서, 순차 제 1행째의 화소 회로(11(1, 1)～11(m, 1)), …, 제 n행째의 화소 회로 (11(1, n)～11(m, n))에 Hi 레벨의 셀렉트 신호(Vselect(j))를 출력하는 것에 의해, TFT 패널(11)의 행을 순차 선택한다.
전원 드라이버(15)는 애노드 라인(La(1)～La(n))에 각각 전압(VL 또는 VH)의 신호(Vsource(1)～Vsource(n))를 출력하는 드라이버이다.
전압(VL)은 마이너스의 전압 또는 유기 EL 소자(E)의 캐소드 전압인 접지 전위로 설정된다. 전압(VH)은 각 화소 회로(11(i, j))의 유기 EL 소자(E)를 발광시키는 것이 가능한 플러스의 전압이고, 예를 들면, ＋15V로 설정된다. 단, 이 전압 (VL～VH)은 계조 제어를 실행할 경우, 고정 전압이 아니고 가변이 된다.
전원 드라이버(15)는 각각 애노드 라인(La(j))(j=1～n)을 통해, 각 화소 회로(11(i, j))의 구동 트랜지스터(T1)의 드레인에 접속된다.
데이터 드라이버(16)는 시스템 컨트롤러(13)로부터 공급된 계조 신호에 의거해서, 각 데이터 라인(d(1)～Ld(m))에 전압 신호(Sv(1)～Sv(m))를 인가하는 드라이버이다.
또한, 표시장치(1)에서는 복수 개의 발광소자를 1조의 화소로서 고정해서 이용하는 구성에 한정하지 않고, 1개의 발광소자를 복수의 논리 화소 사이에서 공유하는 구성을 취하는 것도 가능하다.
예를 들면, 1개의 발광소자는 5종류의 논리 화소를 구성하는 것에 이용된다. 구체적으로는, 1개의 발광소자는 논리 화소가 중심으로서 이용되고, 나머지는 주변에 있는 화소를 중심으로 하는 논리 화소의 일부로서 이용된다. 이와 같이, 1개의 발광소자를 복수 회 이용하는 것에 의해, 1조의 화소를 고정해서 발광시키는 구성 이상으로 해상도를 높일 수 있다.
다음에, 도 6, 도 7을 참조해서, 표시장치(1)의 화소 회로(11(i, j))의 구성에 대해 설명한다.
도 6은 표시장치(1)의 화소 회로(11(i, j))의 평면도이고, 도 7은 이 표시장치(1)의 화소 회로(11(i, j))의 Ⅷ-Ⅷ에 있어서의 단면도이다. 이 표시장치(1)는 화소전극(애노드 전극)(42)과, 발광층(45)과, 대향전극(캐소드 전극)(46)을 구비한다.
각 발광화소의 기판(31) 상에는 구동 트랜지스터(T1)의 게이트 전극(T1g)이 형성되어 있다. 각 발광화소에 인접한 기판(31) 상에는 열방향을 따라 연장되는 데이터 라인(Ld(i))이 형성되어 있다. 또한, T1d, T1s는 각각 구동 트랜지스터 (T1)의 드레인 전극, 소스 전극이고, T2g, T2d, T2s는 각각 스위치 트랜지스터(T2)의 게이트 전극, 드레인 전극, 소스 전극이다.
화소전극(42)은 전류가 공급되는 전극이고, 투광성을 구비하는 도전 재료, 예를 들면 ITO(Indium Tin Oxide), ZnO 등으로 구성된다. 각 화소전극(42)은 인접하는 다른 발광화소의 화소전극(42)과 층간 절연막(47)에 의해서 절연되어 있다.
층간 절연막(47)은 절연성 재료, 예를 들면 실리콘 질화막으로부터 형성되고, 화소전극(42) 사이에 형성되며, 구동 트랜지스터(T1), 스위치 트랜지스터(T2)나 셀렉트 라인(Ls(j)), 애노드 라인(La(j))을 절연 보호한다.
층간 절연막(47)에는 대략 방형의 개구부(47a)가 형성되어 있고, 이 개구부 (47a)에 의해서 발광화소의 발광 영역이 구분 지어진다. 또한, 층간 절연막(47) 상의 격벽(48)에는 주(主)주사 방향(X)으로 연장되는 홈 형상의 개구부(48a)가 복수의 발광화소에 걸쳐 형성되어 있다.
격벽(48)은 절연재료, 예를 들면 폴리이미드 등의 감광성 수지를 경화해서 이루어지고, 층간 절연막(47) 상에 형성된다. 격벽(48)은 주주사 방향(X)을 따른 복수의 발광화소의 화소전극(42)을 한데 모아 개구하도록 스트라이프 형상으로 형성되어 있다. 또한, 격벽(48)의 평면 형상은 이것에 한정되지 않고, 각 화소전극 (42)마다 개구부를 가진 격자 형상이라도 좋다.
상기 격벽(48)의 표면, 층간 절연막(47)의 표면에는 소액(lyophobic) 처리를 실시해도 좋다. 여기서 소액이란, 수계의 용매, 유기계 용매의 모두를 튕기는 성질을 나타낸다.
발광층(45)은 광을 발하는 층이고, 화소전극(42) 상에 형성된다. 발광층 (45)은 화소전극(42)과 대향전극(46)의 사이에 전압을 인가하는 것에 의해 광을 발생시킨다.
발광층(45)은 형광 또는 인광을 발광하는 것이 가능한 공지의 고분자 발광 재료, 예를 들면 폴리파라페닐렌비닐레계나 폴리플루오렌계 등의 공역 이중 결합 폴리머를 포함하는 발광 재료로 구성된다.
또한, 표시장치(1)는 정공 주입층을 구비한 것이라도 좋다. 정공 주입층은 발광층(45)에 정공을 공급하는 층이고, 화소전극(42)과 발광층(45)의 사이에 설치된다.
정공 주입층은 정공(홀) 주입ㆍ수송이 가능한 유기 고분자계의 재료, 예를 들면 도전성 폴리머인 폴리에틸렌디옥시티오펜(PEDOT)과 도펀트(dopant)인 폴리스티렌 설폰산(PSS)으로 구성된다.
인터 레이어는 정공 주입층의 정공 주입성을 억제해서, 발광층(45)내에 있어서 전자와 정공을 재결합시키기 쉽게 하여 발광층(45)의 발광 효율을 높이기 위한 층이고, 정공 주입층과 발광층(45)의 사이에 설치된다.
대향전극(46)은 전류가 유기 EL 소자(E)로부터 흘러 나오는 전극이다. 유기 EL 소자(E)에는 보텀 에미션형(bottom emission type)과 탑 에미션형(top emission type)이 있고, 2개의 타입에서 대향전극(46)의 구조가 다르다.
보텀 에미션형의 유기 EL 소자(E)는 발광층(45)의 광이 도면의 아래쪽으로 발해지는 타입의 것이고, 보텀 에미션형의 경우, 대향전극(46)은 발광층(45)측에 설치되고, 하층과 상층으 로 이루어지는 적층 구조를 가지고 있다. 하층은 도전 재료, 예를 들면 Li, Mg, Ca, Ba 등의 일함수(work function)가 낮은 재료로 이루어지고, 상층은 Al 등의 광반사성 도전 금속으로 이루어진다.
본 실시형태에서는, 대향전극(46)은 복수의 발광화소에 걸쳐서 형성되는 단일의 전극층으로 구성되고, 예를 들면 접지 전위인 공통 전압이 인가된다.
탑 에미션형의 유기 EL 소자(E)는 발광층(45)의 광이 도면의 위쪽으로 발해지는 타입의 것이고, 탑 에미션형의 경우, 대향전극(46)은 발광층(45)측에 설치되고, 광투과성 낮은 일함수층과 광투과성 도전층으로 이루어지는 투명 적층 구조를 가지고 있다.
광투과성 낮은 일함수층은 10㎚ 정도의 막 두께의 극히 얇은, 예를 들면 Li, Mg, Ca, Ba 등의 일함수가 낮은 재료로 이루어지는 층이다. 광투과성 도전층은 ITO 등으로 이루어지는 층이고, 100㎚～200㎚ 정도의 막 두께를 가지고 있다.
도 7의 A부는 구동 트랜지스터(T1)의 단면을 나타내고, 이 구동 트랜지스터 (T1)는 도 8에 나타내는 바와 같이, 기판(31)과, 게이트 전극(T1g)과, 게이트 절연막(51)과, i-Si막(52)과, 블로킹막(58)과, n+-Si막(불순물 반도체막)(56)과, 드레인 전극(T1d), 소스 전극(T1s)과, 오버코트 절연막(57)에 의해서 구성되고, 블로킹막 (58)은 BL 절연막(53)과, 전계 차폐 전극(54)과, BL 절연막(55)의 3층으로 이루어진다. 또한, 도 8에 나타내는 오버코트 절연막(57)과 도 7에 나타내는 층간 절연막(47)은 동등한 것이고, 여기서는 오버코트 절연막(57)으로서 설명한다.
본 실시형태의 구동 트랜지스터(T1)가 종래와 다른 점은 상기 블로킹막(58)의 구조이며, BL 절연막(53)과 BL 절연막(55)의 사이에 전계 차폐 전극(54)이 형성되어 있는 점이다.
상기 전계 차폐 전극(54)은 그 위쪽의 드레인 전극(T1d), 소스 전극(T1s) 및 n+-Si막(56)으로 형성되는 전계를 차폐하기 위해 설치된 전극이고, 도 6의 파선으로 나타내는 영역에 형성된다.
상기 전계 차폐 전극(54)에는 투광성을 구비하는 도전 재료, 예를 들면 ITO, ZnO 등을 이용하는 것이 바람직하다. 전계 차폐 전극(54)의 재료로서 화소전극 (42)과 동일한 투광성을 구비하는 도전 재료를 이용하는 것으로, 화소전극(42)과 동일 공정으로 형성할 수 있다.
또, 나중의 공정에 있어서, 드레인 전극(T1d)이나 소스 전극(T1s)에 Cr, Cr 합금, Al, Al 합금을 이용했을 경우, ITO의 부식제액에 의해 드레인 전극(T1d)이나 소스 전극(T1s)이 녹아 버릴 가능성이 있었지만, 먼저 ITO를 패터닝하고, 전계 차폐 전극(54)과 화소전극(42)을 동일 공정으로 형성하는 것으로, 나중에 형성하는 드레인 전극(T1d)이나 소스 전극(T1s) 재료가 부식제에 노출되는 일이 없다.
전계 차폐 전극(54)은 신호(Vsource(1)～Vsource(n))의 미리 설정된 전압(VL～VH)의 범위내의 전압으로 설정된다. 도 9에 나타내는 바와 같이, 전계 차폐 전극(54)을 게이트 전극(T1g)과 접속해서, 전계 차폐 전극(54)이 플로팅(floating) 전위가 되는 것을 막아도 좋다. 전술의 계조 제어를 실행하지 않을 경우, 전계 차폐 전극(54)은 전압(VL)=접지 전위로 설정된다.
상기 전계 차폐 전극(54)이 설치되는 것에 의해, 각 구동 트랜지스터(T1)에서, 드레인 전극(T1d), 소스 전극(T1s) 및 n+-Si막(56)의 정렬의 어긋남이 불규칙해서, i-Si막(52)과의 중첩 부분이 커졌을 경우라도, 이 부분의 전계는 전계 차폐 전극(54)에 의해서 차폐된다. 이때문에, 특성의 편차는 작아진다. 또한, 도 6에 나타내는 스위치 트랜지스터(T2)도 마찬가지로 구성되어 있다.
다음에, 상기 구동 트랜지스터(T1)의 제조방법에 대해 설명한다.
도 10의 (a)에 나타내는 바와 같이, 기판(31) 상에 게이트 전극(T1g)이 형성된다. 기판(31)은 유리기판 등으로 이루어지고, 게이트 전극(T1g)은 예를 들면, Mo막, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlNdTi 합금막, MoNb 합금막 등으로 이루어진다. 게이트 전극(T1g)의 형성에는 스퍼터링법(sputtering), 진공 증착법 등이 이용된다. 이 공정에 있어서, 스위치 트랜지스터(T2)의 게이트 전극 (T2g), 및 데이터 라인(Ld(i))도 형성된다.
다음 공정에서는 도 10의 (b)에 나타내는 바와 같이, 상기 게이트 전극(T1g) 및 데이터 라인(Ld(i)) 상에 게이트 절연막(51)이 형성된다. 게이트 절연막(51)의 형성에는 CVD(Chemical Vapor Deposition)법 등이 이용된다.
다음 공정에서는 게이트 절연막(51) 상에 i-Si막(52)이 형성된다. i-Si막 (52)은 아무것도 도프(dope)되어 있지 않은 진성 반도체(고유(intrinsic))이고, 이 i-Si막(52)에 채널이 형성된다.
다음 공정에서는 i-Si막(52) 상에 BL 절연막(53)이 형성된다. BL 절연막 (53)은 예를 들면 SiN 등으로 이루어지고, BL 절연막(53)의 형성에는 CVD법 등이 이용된다.
다음 공정에서는 도 10의 (c)에 나타내는 바와 같이, BL 절연막(53) 상에 전술의 전계 차폐 전극(54)이 형성된다. 또한, 도 7에 나타내는 화소전극(42)도 이때 형성된다.
다음 공정에서는 도 11의 (a)에 나타내는 바와 같이, 전계 차폐 전극(54)을 둘러싸도록 BL 절연막(55)이 형성된다. BL 절연막(55)도 BL 절연막(53)과 동등한 재료로 이루어지고, BL 절연막(55)의 형성에는 CVD법 등이 이용된다.
다음 공정에서는 도 11의 (b)에 나타내는 바와 같이, BL 절연막(55) 상에 n+-Si막(56)이 성막되고, 패터닝된다. 이 n+-Si막(56)은 이 때의 에칭에 의해, 하부의 i-Si막(52)도 에칭되기는 하였지만, BL 절연막(55)의 아래의 i-Si막(52)은 에칭되지 않고 남는다.
또한, 게이트 전극(T1g)과 드레인 전극(T1d), 소스 전극(T1s)을 접속할 필요가 있을 경우는 이 후에 컨택트 홀이 형성된다.
다음 공정에서는 도 11의 (c)에 나타내는 바와 같이, n+-Si막(56) 상에 드레인 전극(T1d), 소스 전극(T1s)이 형성된다. 이 드레인 전극(T1d), 소스 전극(T1s)은 예를 들면, Mo막, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlNdTi 합금막, MoNb 합금막 등으로 이루어진다.
드레인 전극(T1d), 소스 전극(T1s)은 스퍼터링법, 진공 증착법 등에 의해 드레인 전극(T1d), 소스 전극(T1s)의 재료를 피막하고, 포토리소그래피에 의해서, 전계 차폐 전극(54)과 층방향으로 중첩되도록 패터닝하는 것에 의해 형성된다.
또한, 여기서는 드레인 전극(T1d) 및 소스 전극(T1s)과 전계 차폐 전극(54)이 각각 층방향으로 중첩되도록 형성했지만, 전계 차폐 전극(54)은 적어도 드레인 전극(T1d)과 층방향으로 중첩되어 있으면 좋다.
또한, 이와 동시에, 애노드 라인(La(j))을 형성한다. 이때, 구동 트랜지스터(T1)의 소스 전극(T1s)은 각각 화소전극(42)의 일부와 중첩되도록 형성된다.
다음 공정에서는, 도 8에 나타내는 오버코트 절연막(57)이 전면을 덮도록 성막된다. 이 오버코트 절연막(57)은 드레인 전극(T1d), 소스 전극(T1s)을 보호하는 막이고, 예를 들면, 실리콘 질화막으로 이루어진다. 이 오버코트 절연막(57)의 형성에는 CVD법 등이 이용된다. 또한, 단자부 등이 필요할 경우, 이 공정에서 천공 등이 실행된다.
이와 같이 해서, 구동 트랜지스터(T1), 스위치 트랜지스터(T2) 등이 형성되면, 도 7에 나타내는 개구부(47a)가 형성된다. 이 개구부(47a)의 형성에는 포토리소그래피법이 이용된다.
다음 공정에서는 도 7에 나타내는 격벽(48)이 형성된다. 격벽(48)은 감광성 폴리이미드를 층간 절연막(47)을 덮도록 도포하고, 격벽(48)의 형상에 대응하는 마스크를 통해 노광, 현상을 실행해서, 패터닝하는 것에 의해 형성된다. 또한, 이 패터닝은 개구부(48a)도 형성되도록 실행된다.
다음 공정에서는 도 7에 나타내는 화소전극(42) 상에 발광층(45)이 형성된다. 발광층(45)의 형성은 도 12에 나타내는 바와 같은 노즐 프린팅 장치를 이용해서 실행된다.
상기 노즐 프린팅 장치는 개략, 유기 화합물 함유액으로 이루어지는 용액 (72)을 연속해서 토출하는 노즐을 가진 노즐 헤드(70)를 구비하고, 노즐 헤드(70)를 기판(31) 상의 도포 영역을 따라 이동시킴으로써, 기판(31) 상의 도포 영역에 용액(72)을 도포하는 것이다.
또, 도 12의 (a)는 노즐 헤드(70)를 1개만 가질 경우의 구성을 나타내고, 도 12의 (b)는 노즐 헤드(70)를 2개 가질 경우의 구성을 나타낸다. 여기서, 도 12의 (b)에 있어서는 노즐 프린팅 장치가 노즐 헤드(70)를 2개 가질 경우에 대해 나타냈지만, 이것에 한정하지 않고 노즐 헤드(70)를 3개 이상의 복수 개 갖는 것이라도 좋다.
발광층(45)을 형성하기 위한 용액에는 전술의 고분자 발광 재료가 포함되어 있다. 이 용액의 용매에는 수계 용매 또는 테트라린, 테트라메틸벤젠, 메시틸렌, 크실렌 등의 유기 용매가 이용되고, 용액(분산액)에는 고분자 발광 재료가 이 유기 용매에 용해(또는 분산)되어 있다.
도 12의 (a), 도 12의 (b)에 나타내는 바와 같이, 용액(72)은 노즐 헤드(70)의 노즐로부터 도출되어, 기판(31) 상에 도포된다. 노즐 헤드(70)는 격벽(48) 사이에 용액(72)을 토출하면서, 격벽(48)이 형성된 방향(도 12의 (a), 도 12의 (b)에서는 좌우방향)을 따라 이동한다.
또한, 각 열로의 도포를 연속해서 실행할 경우는 도 12의 (a), 도 12의 (b)에 나타내는 바와 같이, 노즐 헤드(70)가 기판(31) 바깥에 있을 동안에, 기판(31)을 격벽(48)이 형성된 방향과 직교하는 방향(도 12의 (a), 도 12의 (b)에서는 상하방향)으로 소정의 거리만큼 이동시킨다.
이것을 반복하는 것으로, 용액(72)이 소정의 열에 도포된다. 또한, 노즐 헤드(70)가 기판(31) 바깥에 있을 동안, 용액(72)은 토출된 채라도 좋고, 토출을 일단 정지시켜도 좋다.
여기서, 도 12의 (a)에 나타내는 바와 같이, 노즐 프린팅 장치가 노즐 헤드 (70)를 1개만 가질 경우에는 1열마다 노즐 헤드(70)의 이동방향을 교대로 바꿔서 도포한다.
또, 도 12의 (b)에 나타내는 바와 같이, 노즐 프린팅 장치가 노즐 헤드(70)를 2개 가질 경우에는 2열마다 노즐 헤드(70)의 이동방향을 교대로 바꿔서 도포한다. 또한, 기판(31)을 이동시키는 대신에, 노즐 헤드(70)를 격벽(48)이 형성된 방향과 직교하는 방향으로 소정의 거리만큼 이동시켜도 좋다.
이와 같이 해서, 격벽(48)의 사이에 유기 화합물 함유액이 부어 넣어지고, 용매가 휘발하는 것에 의해 발광층(45)이 형성된다. 발광층(45)이 형성되면, 그 위에 대향전극(46)이 형성되고, 표시장치(1)가 제조된다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 구동 트랜지스터(T1), 스위치 트랜지스터(T2)의 BL 절연막(53)과 BL 절연막(55)의 사이에 전계 차폐 전극(54)을 설치하도록 했다.
따라서, 상기 전계 차폐 전극(54)이 드레인 전극(T1d), 소스 전극(T1s) 및 n+-Si막(56)에 의한 전계를 차폐하므로, 드레인 전극(T1d), 소스 전극(T1s) 및 n+-Si막(56)의 정렬의 어긋남이 있어도, 각 구동 트랜지스터(T1), 스위치 트랜지스터 (T2)의 특성의 편차를 저감할 수 있다.
이 때문에, 온(on) 전류의 편차도 저감하고, 유기 EL 소자(E)의 광량의 편차도 적어진다.
또한, 본 실시형태에 따르면, 구동 트랜지스터(T1), 스위치 트랜지스터(T2)의 양쪽에 있어서 BL 절연막(53)과 BL 절연막(55)의 사이에 전계 차폐 전극(54)을 설치하도록 했지만, 적어도 구동 트랜지스터(T1)만 BL 절연막(53)과 BL 절연막(55)의 사이에 전계 차폐 전극(54)을 설치하도록 하면 좋다.
이는, 스위치 트랜지스터(T2)는 구동 트랜지스터(T1)의 게이트 전극(T1g)에 전압을 인가하는 기능 때문에, 온 전류를 안정되게 하는 것에 의한 장점은 적기 때문이다.
애노드 라인(La(j))으로부터 유기 EL 소자(E)를 향해 전류를 흘리는 기능을 가진 구동 트랜지스터(T1)를 본 실시형태의 구조로 하는 것으로, 구동 트랜지스터 (T1)가 정렬의 어긋남에 거의 영향 받는 일 없고, 유기 EL 소자(E)를 향해 안정된 전류를 흘리는 것이 가능하게 되며, 유기 EL 소자(E)를 소망하는 레벨로 발광시키는 것이 가능하게 된다.
본 실시형태에 따르면, 반도체막으로서 n형 반도체를 이용했지만, p형이라도 좋다. p형의 경우는, 전계 차폐 전극(54)은 적어도 소스 전극(T1s)과 층방향으로 중첩되어 있으면 좋다. 또한, p형 반도체막을 이용했을 경우는, 본 실시형태에서 n+-Si막(56)으로 하고 있던 층이 p--Si막이 된다.
본 실시형태에 따르면, 유기 EL 소자 등으로 이루어지는 표시장치를 들었지만, 액정소자 등으로 이루어지는 표시장치라도 좋다.
1: 표시장치 31: 기판
53, 55: BL 절연막 54: 전계 차폐 전극
58: 블로킹막 T1d, T2d: 드레인 전극
T1g, T2g: 게이트 전극 T1s, T2s: 소스 전극

Claims (16)

  1. 기판 상부에 형성된 반도체막과,
    상기 반도체막 상에 형성되고, 상기 기판측으로부터 제 1 절연막, 전계 차폐막, 제 2 절연막의 3층을 가진 블로킹막과,
    상기 블로킹막 상에 대향해서 형성된 드레인 전극 및 소스 전극을 구비하고,
    상기 전계 차폐막은 상기 제 2 절연막을 통해 적어도 상기 드레인 전극의 일부와 층방향으로 중첩되도록 형성되는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 전계 차폐막은 상기 드레인 전극 및 상기 소스 전극과 상기 전계 차폐막이 각각 층방향으로 중첩되도록 형성되는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 전계 차폐막과 상기 드레인 전극 및 상기 소스 전극 각각의 사이에, 상기 드레인 전극 및 상기 소스 전극과 상기 반도체막을 전기 접합하는 불순물 반도체막이 형성되고,
    상기 전계 차폐막은 상기 드레인 전극 및 상기 소스 전극과 상기 불순물 반도체막으로 형성되는 전계를 차폐하는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서,
    상기 전계 차폐막은 투광성을 구비하는 도전 재료로 형성되는 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 전계 차폐막은 미리 설정된 범위의 전압으로 설정되는 것을 특징으로 하는 트랜지스터.
  6. 제 1 항에 있어서,
    게이트 전극을 더 구비하고,
    상기 전계 차폐막은 상기 게이트 전극과 접속되는 것을 특징으로 하는 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 1 절연막과 상기 제 2 절연막은 동일 재료로 형성되는 것을 특징으로 하는 트랜지스터.
  8. 청구항 1에 기재된 트랜지스터와,
    화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자를 구비하고,
    청구항 1에 기재된 트랜지스터는 상기 화소전극과 접속되는 것을 특징으로 하는 표시장치.
  9. 화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자와,
    상기 발광소자를 구동하는 구동 트랜지스터와,
    상기 발광소자를 선택하는 스위치 트랜지스터를 구비하고,
    상기 구동 트랜지스터는 청구항 1에 기재된 트랜지스터인 것을 특징으로 하는 표시장치.
  10. 제 8 항에 있어서,
    상기 전계 차폐막은 화소전극과 동일 재료로 형성되는 것을 특징으로 하는 표시장치.
  11. 청구항 8에 기재된 표시장치를 구비하는 것을 특징으로 하는 전자기기.
  12. 기판 상부에 형성된 반도체막 상에, 제 1 절연막, 전계 차폐막, 제 2 절연막의 3층을 가진 블로킹막을 형성하는 공정과,
    상기 제 2 절연막 상에 도전성막을 형성하고, 형성한 상기 도전성막을, 상기 제 2 절연막을 통해 상기 전계 차폐막과 중첩되도록 패터닝해서 드레인 전극 및 소스 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 드레인 전극 및 소스 전극을 형성하는 공정은 상기 제 2 절연막 상에, 상기 반도체막과의 전기 접합을 실행하는 콘택트막을 형성하고 나서, 상기 드레인 전극 및 소스 전극을 형성하는 공정인 것을 특징으로 하는 트랜지스터의 제조방법.
  14. 제 12 항에 있어서,
    상기 블로킹막을 형성하는 공정의 전에, 기판 상에 게이트 전극을 형성하는 공정을 더 구비하고,
    상기 블로킹막을 형성하는 공정에 있어서, 상기 전계 차폐막과 게이트 전극이 접속되는 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 청구항 12에 기재된 방법으로 제조된 트랜지스터를 포함한 표시장치의 제조방법으로서,
    화소전극과, 대향전극과, 상기 화소전극과 상기 대향전극의 사이에 구비된 발광층을 구비한 발광소자를 형성하는 공정을 더 구비하고,
    상기 화소전극으로 되는 도전막을 패터닝함으로써, 상기 블로킹막을 형성하는 공정에 있어서의 상기 전계 차폐막과 함께, 상기 발광소자를 형성하는 공정에 있어서의 상기 화소전극을 형성하는 것을 특징으로 하는 표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 블로킹막을 형성하는 공정에 있어서, 상기 제 1 절연막을 패터닝 형성한 후, 투광성을 구비하는 도전 재료에 의해 상기 전계 차폐막과 상기 화소전극을 함께 패터닝 형성하고, 마지막으로 상기 제 2 절연막을 패터닝 형성하는 것을 특징으로 하는 표시장치의 제조방법.
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