KR101985120B1 - 고성능 인터커넥트 물리 계층 - Google Patents

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Abstract

트레이닝 시퀀스들의 세트가 생성되고, 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더를 포함하고, 트레이닝 시퀀스 헤더는 트레이닝 시쿠너스들의 세트를 통해 DC-밸런싱된다. 트레이닝 시퀀스들의 세트는, 링크 적응, 링크 상태 천이, 바이트 잠금, 디스큐, 및 다른 작업과 같은 작업들에 사용하기 위해 수퍼시퀀스들을 형성하도록 EOS(electric ordered sets)와 조합될 수 있다.

Description

고성능 인터커넥트 물리 계층{HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER}
본 발명은 일반적으로 컴퓨터 개발 분야에 관한 것이며, 보다 구체적으로는 상호-종속된 한정된 시스템들(mutually-dependent constrained systems)의 협력을 수반하는 소프트웨어 개발에 관한 것이다.
반도체 프로세싱 및 로직 설계에서의 진보는 집적 회로 디바이스들 상에 존재할 수 있는 로직의 양의 증가를 허용하였다. 이로써, 컴퓨터 시스템 구성들은 시스템 내의 단일 또는 다수의 집적 회로들로부터 개별 집적 회로들 상에 존재하는 다수의 코어들, 다수의 하드웨어 스레드들 및 다수의 논리적 프로세서들 및 이러한 프로세서들 내에 집적된 다른 인터페이스들까지 진화하였다. 프로세서 또는 집적 회로는 통상적으로 단일 물리적 프로세서 다이를 포함하며, 이 프로세서 다이는 임의의 개수의 코어들, 하드웨어 스레드들, 논리적 프로세서들, 인터페이스들, 메모리, 제어기 허브들, 등을 포함할 수 있다.
보다 작은 패키지들 내에 보다 많은 프로세싱 전력들을 맞출 수 있는 보다 큰 능력으로 인해서, 보다 작은 컴퓨팅 디바이스의 인기가 증가하였다. 스마트폰, 태블릿, 울트라씬 노트북, 및 다른 사용자 장비가 기하급수적으로 증가하였다. 그러나, 이러한 소형 디바이스들은 폼 팩터(form factor)를 초과하는 복잡한 프로세싱 및 데이터 저장 모두를 서버들에 의존한다. 결과적으로, 고성능 컴퓨팅 시장(즉, 서버 공간)에서의 수요가 또한 증가하였다. 예를 들어, 현대의 서버들에는, 컴퓨팅 능력을 증가시키기 위해 다수의 코어들을 갖는 단일 프로세서뿐만 아니라 다수의 물리적 프로세서들(또한, 다수의 소켓들로 지칭됨)이 존재한다. 그러나, 프로세싱 능력이 컴퓨팅 시스템 내 디바이스들의 개수와 함께 증가함에 따라, 소켓들과 다른 디바이스들 간의 통신이 더 중요해진다.
실제로, 인터커넥트들(interconnects)은 전기적 통신들을 주로 다루었던 보다 전통적인 멀티-드롭 버스들로부터 고속 통신을 가능하게 하는 성숙 단계의 인터커넥트 아키텍처들까지 성장하였다. 공교롭게도, 차세대 프로세서들에 대한 요구가 매우 높은-정도로 이루어짐에 따라서, 기존의 인터커넥트 아키텍처들의 역량에 대해서 상응하는 요구가 이루어지고 있다.
도 1은 일 실시예에 따른, 컴퓨터 시스템 내의 I/O 디바이스들을 접속하기 위한 직렬 점 대 점 인터커넥트를 포함하는 시스템의 간략화된 블록도를 도시한다.
도 2는 일 실시예에 따른, 계층화된 프로토콜 스택의 간략화된 블록도를 도시한다.
도 3은 트랙잭션 디스크립터(a transaction descriptor)의 일 실시예를 도시한다.
도 4는 직렬 점 대 점 링크의 일 실시예를 도시한다.
도 5는 잠재적 HPI(High Performance Interconnect) 시스템 구성들의 실시예들을 도시한다.
도 6은 HPI와 연관된 계층화된 프로토콜 스택의 일 실시예를 도시한다.
도 7은 예시의 상태 머신의 표현을 도시한다.
도 8는 예시의 제어 수퍼시퀀스들(control supersequences)을 도시한다.
도 9는 부분 폭 전송 상태로의 예시적인 진입을 나타내는 흐름도를 도시한다.
도 10은 예시의 트레이닝 시퀀스를 도시한다.
도 11은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 일 실시예를 도시한다.
도 12는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 다른 실시예를 도시한다.
도 13은 프로세서에 대한 블록도의 일 실시예를 도시한다.
도 14는 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 다른 실시예를 도시한다.
도 15는 복수의 프로세서 소켓들을 포함하는 컴퓨팅 시스템에 대한 블록의 일 실시예를 도시한다.
도 16은 컴퓨팅 시스템에 대한 블록도의 다른 실시예를 도시한다.
다양한 도면들에서 유사한 참조 부호들 및 지정사항들은 유사한 요소들을 표시한다.
다음의 설명에서, 특정 타입의 프로세서들 및 시스템 구성들, 특정 하드웨어 구조들, 특정 아키텍처 및 마이크로 아키텍처 세부사항들, 특정 레지스터 구성들, 특정 인스트럭션 타입들, 특정 시스템 컴포넌트들, 특정 프로세서 파이프라인 스테이지들, 특정 인터커넥트 계층들, 특정 패킷/트랜잭션 구성들, 특정 트랜잭션 명칭들, 특정 프로토콜 교환들, 특정 링크 폭들, 특정 구현들 및 동작들 등과 같은, 다수의 특정 세부사항들이 본 발명의 완전한 이해를 제공하기 위해 개시된다. 그러나, 이러한 특정 세부사항들은 본 발명의 논의 대상을 실시하는데 있어서 반드시 채용되어야만 하는 것은 아님이 본 기술 분야의 당업자에게 명백할 것이다. 다른 예들에서, 특정 및 선택적 프로세서 아키텍처들, 기술된 알고리즘을 위한 특정 로직 회로들/코드, 특정 펌웨어 코드, 저레벨 인터커넥트 동작, 특정 로직 구성들, 특정 제조 기법들 및 재료들, 특정 컴파일러 구현사항들, 코드로의 알고리즘들의 특정 표현, 특정 파워 다운(power down) 및 게이팅 기법들/로직 및 컴퓨터 시스템의 다른 특정 동작 상의 세부사항들과 같은, 알려진 컴포넌트들 또는 방법들에 대한 자세한 설명은 본 발명을 불필요하게 모호하게 하지 않도록 하기 위해서 생략되었다.
다음의 실시예들이 컴퓨팅 플랫폼들 또는 마이크로프로세서들에서와 같이, 특정 집적 회로들에서 에너지 보존, 에너지 효율, 프로세싱 효율 등을 참조하여서 기술될 수 있지만, 다른 실시예들이 다른 타입들의 집적 회로들 및 로직 디바이스들에 적용가능하다. 본 명세서에서 기술된 실시예들의 유사한 기법들 및 교시사항들은 또한 이러한 특징들로부터 이점들을 취할 수 있는 다른 타입들의 회로들 또는 반도체 디바이스들에 적용될 수도 있다. 예를 들어, 개시된 실시예들은 서버 컴퓨터 시스템, 데스크탑 컴퓨터 시스템들, 랩탑, Ultrabooks™에 한정되지 않고, 핸드헬드 디바이스들, 스마트폰들, 태블릿들, 다른 얇은 노트북들, SOC(systems on chip) 디바이스들, 및 내장형 애플리케이션들과 같은 다른 디바이스들에서 사용될 수도 있다. 핸드헬드 디바이스들의 몇몇 예들은 셀룰러 전화, 인터넷 프로토콜 디바이스들, 디지털 카메라들, PDA들, 핸드헬드 PC들을 포함한다. 여기서, 고성능 인터커넥트을 위한 유사한 기법들은 저 전력 인터커넥트 시에 성능을 증가(또는 심지어 전력을 절감)시키도록 적용될 수 있다. 내장형 애플리케이션들은 통상적으로 마이크로제어기, 디지털 신호 프로세서(DSP), SOC, 네트워크 컴퓨터들(NetPC), 셋탑 박스들, 네트워크 허브들, WAN(wide area network) 스위치들, 또는 이하에서 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함한다. 또한, 본 명세서에서 기술된 장치들, 방법들, 및 시스템들은 물리적 컴퓨팅 디바이스들로 한정되지 않고, 또한 에너지 보존 및 효율을 위한 소프트웨어 최적화와 관련될 수 있다. 이하의 설명에서 용이하게 자명할 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합 중 어느 것을 참조하든 상관없이) 본 명세서에서 기술된 장치들, 방법들, 및 시스템들의 실시예들은 성능 고려사항들과 균형을 이루는 "녹색 기술" 미래에 있어서 매우 중요하다고 사료될 수 있다.
컴퓨팅 시스템들이 진보함에 따라서, 그 내부의 컴포넌트들은 보다 복잡해지고 있다. 이러한 컴포넌트들 사이의 통신 및 연결을 위한 인터커넥트 아키텍처도 최적의 컴포넌트 동작을 위해서 대역폭 요구수준이 만족되도록 보장하기 위해서 그 복잡성이 증가하였다. 또한, 상이한 시장 영역들도 각각의 시장에 맞도록 상이한 양태들의 인터커넥트 아키텍처들을 요구한다. 예를 들어, 서버들은 보다 높은 성능을 요구하는 한편, 이동형 에코시스템은 때때로 전력 절감을 위해서 전체적인 성능을 희생할 수도 있다. 그러나, 최대의 전력 절감으로 최고의 가능한 성능을 제공하는 것이 대부분의 구조들의 유일한 목적이다. 나아가, 다양한 상이한 인터커넥트들은 본 명세서에서 기술된 논의 대상으로부터 잠재적으로 이점을 얻을 수 있다.
다른 예들 중에서도, PCIe(Peripheral Component Interconnect(PCI) Express) 인터커넥트 구조(fabric) 아키텍처 및 QPI(QuickPath Interconnect) 구조 아키텍처는 다른 예들 중에서도, 본 명세서에서 기술된 하나 이상의 원리들에 따라서 잠재적으로 개선될 수 있다. 예를 들어, PCIe의 주요 목적은, 다수의 시장 영역들; 클라이언트들(데스크탑 및 모바일), 서버들(표준 및 기업용), 및 내장형 디바이스들 및 통신 디바이스들에 걸쳐 있는, 개방형 아키텍처 내에서 상이한 벤더들로부터의 디바이스들 및 컴포넌트들이 상호간-동작(inter-operate)할 수 있게 하는 것이다. PCI 익스프레스(PCI Express)는 광범위한 미래의 컴퓨팅 및 통신 플랫폼들에 대해서 정의된 고성능 범용 I/O 인터커넥트이다. 그의 사용 모델, 로딩-저장 아키텍처(load-store architecture), 및 소프트웨어 인터페이스들과 같은 몇몇 PCI 속성들은 그의 개정들을 통해서 유지된 반면에, 이전의 병렬 버스 구현사항들은 매우 스케일가능하며 전적으로 직렬인 인터페이스(highly scalable, fully serial interface)에 의해서 교체되었다. PCI 익스프레스의 보다 최근의 버전들은 새로운 레벨들의 성능 및 특징들을 전달하도록 점 대 점 인터커넥트들, 스위치-기반 기술, 및 패킷화된 프로토콜에서의 진보사항들을 이용한다. 전력 관리, QoS(Quality Of Service), 핫-플러그/핫-스와프 지원(Hot-Plug/Hot-Swap support), 데이터 무결성(Data Integrity), 및 에러 핸들링(Error Handling)은 PCI 익스프레스에 의해서 지원되는 몇몇 진보된 특징들에 속한다. 본 명세서에서의 주된 논의는 새로운 HPI(high-performance interconnect) 아키텍처에 관한 것이지만, 본 명세서에서 기술되는 본 발명의 양태들은 PCIe-준수 아키텍처(PCIe-compliant architecture), QPI-준수 아키텍처, MIPI-준수 아키텍처, 고성능 아키텍처 또는 다른 알려진 인터커넥트 아키텍처와 같은 다른 인터커넥트 아키텍처에도 적용될 수 있다.
도 1를 참조하면, 컴포넌트들의 세트를 인터커넥트하는 점 대 점 링크들로 구성된 구조의 실시예가 예시된다. 시스템(100)은 제어기 허브(115)에 연결된 시스템 메모리(110) 및 프로세서(105)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 내장형 프로세서, 코프로세서, 또는 다른 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 FSB(front-side bus)(106)를 통해서 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 이하에서 기술될 바와 같은 직렬 점 대 점 인터커넥트이다. 다른 실시예에서, 링크(106)는 상이한 인터커넥트 표준에 따르는 직렬 차동 인터커넥트 아키텍처(a serial, differential interconnect architecture)를 포함한다.
시스템 메모리(110)는 RAM(random access memory), 비휘발성(NV) 메모리, 또는 시스템(100) 내의 디바이스들에 의해서 액세스 가능한 다른 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통하여 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예들은 DDR(double-data rate) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 DRAM(dynamic RAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 예를 들어 PCIe 인터커넥트 계층(PCIe interconnection hierarchy) 내의, 루트 허브, 루트 컴플렉스(root complex), 또는 루트 제어기를 포함할 수 있다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(MCH), 노스브리지(northbridge), 인터커넥트 제어기 허브(ICH), 사우스브리지(southbridge), 및 루트 제어기/허브를 포함한다. 때로, 용어 칩셋은 예를 들어 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)와 같은, 2개의 물리적으로 별개의 제어기 허브들을 지칭한다. 현 시스템들은 때로 프로세서(105)와 함께 통합된 MCH를 포함하며, 제어기(115)는 이하에서 기술되는 바와 유사한 방식으로 I/O 디바이스들과 통신할 것이다. 몇몇 실시예들에서, 피어-대-피어 라우팅(peer-to-peer routing)이 선택적으로 루트 컴플렉스(115)에 의해서 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해서 스위치/브리지(120)에 연결된다. 또한 인터페이스들/포트들(117 및 121)로 지칭될 수도 있는 입력/출력 모듈들(117 및 121)은 제어기 허브(115)와 스위치(120)간의 통신을 제공하도록 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 다수의 디바이스들이 스위치(120)에 연결될 수 있다.
스위치/브리지(120)는 디바이스(125)로부터 패킷들/메시지들을 업스트림으로, 즉 루트 컴플렉스를 향해서 계층 위로, 제어기 허브(115)로 라우팅하고 프로세서(105) 또는 시스템 메모리(110)로부터 패킷들/메시지들을 다운스트림으로, 즉 루트 제어기로부터 멀어지게 계층 아래로, 디바이스(125)로 라우팅한다. 스위치(120)는 일 실시예에서 다수의 가상 PCI-대-PCI 브리지 디바이스들의 논리적 어셈블리로 지칭된다. 디바이스(125)는 입출력 디바이스, 네트워크 인터페이스 제어기(NIC), 애드-인 카드(add-in card), 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 휴대용 저장 디바이스, 파이어와이어(Firewire) 디바이스, USB(Universal Serial Bus) 디바이스, 스캐너, 및 다른 입출력 디바이스들과 같은 전자 디바이스에 연결될 임의의 내부 또는 외부 디바이스 또는 컴포넌트를 포함한다. 때로, PCIe 용어로, 예를 들어 디바이스는 엔드포인트로 지칭된다. 구체적으로 도시되지 않았지만, 디바이스(125)는 디바이스들의 레거시 또는 다른 버전들을 지원하거나 이러한 디바이스들에 의해서 지원되는 구조들을 인터커넥트하는 브리지(예를 들어, PCIe 대 PCI/PCI-X 브리지)를 포함할 수 있다.
그래픽 가속기(130)가 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수도 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 스위치(120) 및 이에 따른 입출력 디바이스(125)는 그 이후 ICH에 연결된다. I/O 모듈들(131 및 118)은 또한 그래픽 가속기(130)와 제어기 허브(115) 간에서 통신하도록 계층화된 프로토콜 스택을 구현할 것이다. 위의 MCH 논의와 유사하게, 그래픽 제어기 또는 그래픽 가속기(130) 자체가 프로세서(105) 내에 통합될 수 있다.
도 2로 돌아가면, 계층화된 프로토콜 스택의 실시예가 예시된다. 계층화된 프로토콜 스택(200)은 QPI 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(HPI) 스택 또는 다른 계층화된 스택과 같은 계층화된 통신 스택의 임의의 형태를 포함할 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랙잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함할 수 있다. 도 1에서의 인터페이스들(117, 118, 121, 122, 126, 및 131)과 같은 인터페이스는 통신 프로토콜 스택(200)으로 표현될 수 있다. 통신 프로토콜 스택으로서의 표현은 또한 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스로 지칭될 수도 있다.
패킷들이 컴포넌트들 간에서 정보를 통신하는데 사용될 수 있다. 패킷들은 전송 컴포넌트로부터 수신 컴포넌트로 정보를 반송하기 위해서 트랙잭션 계층(205) 및 데이터 링크 계층(210) 내에서 형성될 수 있다. 전송된 패킷들이 다른 계층들을 통해서 이동할 때에, 이들은 이러한 계층들에서 패킷들을 핸들링하는데 사용되는 추가 정보를 사용하여 확장된다. 수신 측에서는, 역방향 프로세스가 발생하고, 패킷들이 그들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 그리고 최종적으로 (트랜잭션 계층 패킷들에 대해서) 수신 디바이스의 트랙잭션 계층(205)에 의해서 프로세싱될 수 있는 형태로 변환된다.
일 실시예에서, 트랙잭션 계층(205)은 데이터 링크 계층(210) 및 물리 계층(220)과 같은, 디바이스의 프로세싱 코어와 인터커넥트 아키텍처 간의 인터페이스를 제공할 수 있다. 이와 관련하여, 트랙잭션 계층(205)의 1차적 책임은 (예를 들어, 트랜잭션 계층 패킷들 또는 TLP들과 같은) 패킷들의 어셈블리 및 디스어셈블리(disassembly)를 포함할 수 있다. 트랙잭션 계층(205)은 또한 TLP들에 대한 크레딧-기반 플로우 제어(credit-based flow control)를 관리할 수 있다. 몇몇 구현들에서, 분할된 트랜잭션들(split transactions)이 이용될 수 있는데, 즉 요청을 갖는 트랜잭션과 응답을 갖는 트랜잭션으로 시간에 의해서 분할되며, 이로써 다른 예들 중에서도, 타겟 디바이스가 응답에 대해서 데이터를 수집하면서 다른 트래픽으로의 링크를 허용한다.
크레딧-기반 플로우 제어는 인터커넥트 구조를 이용하는 가상 채널들 및 네트워크들을 실현하는데 사용될 수 있다. 일 예에서, 디바이스는 트랙잭션 계층(205)내의 수신 버퍼들 각각에 대한 크레딧들의 초기 양을 홍보할 수 있다. 도 1의 제어기 허브(115)와 같은, 링크의 반대편 엔드에서의 외부 디바이스는 각 TLP에 의해서 소모되는 크레딧들의 수를 카운트할 수 있다. 트랜잭션이 크레딧 한계치를 초과하지 않으면 이 트랜잭션이 전송될 수 있다. 응답을 수신하면, 크레딧의 양이 복구된다. 다른 잠재적 이점들 중에서도, 이러한 크레딧 방식의 이점의 일 예는, 크레딧 리턴(credit return)의 레이턴시가, 크레딧 한계치에 도달하지 않으면, 성능에 영향을 주지 않는다는 것이다.
일 실시예에서, 4 개의 트랜잭션 어드레스 공간들은 구성 어드레스 공간, 메모리 어드레스 공간, 입출력 어드레스 공간 및 메시지 어드레스 공간을 포함할 수 있다. 메모리 공간 트랜잭션들은 메모리-맵핑된 위치로/로부터 데이터를 전달하기 위한 판독 요청들 및 기록 요청들 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션들은 예를 들어, 32 비트 어드레스와 같은 짧은 어드레스 포맷, 또는 64 비트 어드레스와 같은 긴 어드레스 포맷과 같은 2 개의 상이한 어드레스 포맷들을 사용할 수 있다. 구성 공간 트랜잭션들은 인터커넥트에 접속된 다양한 디바이스들의 구성 공간에 액세스하는데 사용될 수 있다. 구성 공간에 대한 트랙잭션들은 판독 요청 및 기록 요청을 포함할 수 있다. 메시지 공간 트랜잭션들(또는 간단히 메시지들)은 또한 인터커넥트 에이전트들(agents) 간의 대역내 통신을 지원하도록 정의될 수 있다. 따라서, 일 예시적인 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/페이로드(206)를 어셈블리할 수 있다.
도 3을 신속하게 참조하면, 트랜잭션 계층 패킷 디스크립터의 예시적인 실시예가 예시된다. 일 실시예에서, 트랜잭션 디스크립터(300)는 트랜잭션 정보를 반송하기 위한 메커니즘일 수 있다. 이와 관련하여서, 트랜잭션 디스크립터(300)는 시스템 내의 트랜잭션들의 식별을 지원한다. 다른 잠재적 용도는 디폴트 트랜잭션 오더링(default transaction ordering)의 수정사항들 및 트랜잭션의 채널들과의 연관사항을 추적하는 것을 포함할 수 있다. 예를 들어, 트랜잭션 디스크립터(300)는 전역 식별자 필드(302), 속성 필드(304), 및 채널 식별자 필드(306)를 포함할 수 있다. 예시된 예에서, 전역 식별자 필드(302)는 국부 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 전역 트랜잭션 식별자 필드(302)는 모든 진행중인 요청들에 대해서 고유하다.
일 구현에 따라서, 국부 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해서 생성된 필드이며, 이 요청 에이전트에게 완료를 요구하는 모든 진행중인 요청들에 대해서 고유할 수 있다. 또한, 본 예에서, 소스 식별자(310)는 인터커넥트 계층 내에서 요청 에이전트를 고유하게 식별한다. 따라서, 소스 식별자(310)와 함께, 국부 트랜잭션 식별자 필드(308)는 계층 도메인(hierarchy domain) 내에서 트랜잭션의 전역 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성들 및 관계들을 특정한다. 이와 관련하여서, 속성 필드(304)는 트랜잭션들의 디폴트 핸들링의 수정을 가능하게 하는 추가 정보를 제공하는데 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예비 필드(314), 오더링 필드(316), 및 비-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브 필드(312)는 트랜잭션에 우선순위를 할당하도록 개시자에 의해서 수정될 수 있다. 예비된 속성 필드(314)는 차후 또는 벤더-정의된 용도를 위해서 예비되게 남겨진다. 우선순위 또는 보안 속성들을 사용하는 가능한 용도 모델들이 예비된 속성 필드를 사용하여서 구현될 수 있다.
본 예에서, 오더링 속성 필드(316)는 디폴트 오더링 규칙들을 수정할 수 있는 오더링의 타입을 반송하는 선택적 정보를 제공하는데 사용된다. 일 예시적인 구현에 따라서, 오더링 속성 "0"은 디폴트 오더링 규칙들이 적용될 것을 의미하며, 오더링 속성 "1"은 완화된 오더링(relaxed ordering)을 의미하며, 이 경우에 기록은 동일한 방향으로 기록들을 통과시키며, 판독 완료사항들은 동일한 방향으로 기록들을 통과시킬 수 있다. 스누프 속성 필드(318)는 트랜잭션들이 스누핑(snooped)되는지의 여부를 결정하는데 사용된다. 도시된 바와 같이, 채널 ID 필드(306)는 트랜잭션이 연관된 채널을 식별한다.
도 2의 논의로 돌아가면, 또한 데이터 링크 계층(210)으로 지칭된 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 간의 중간의 스테이지의 역할을 할 수 있다. 일 실시예에서, 데이터 링크 계층(210)의 책임은 링크 상의 2 개의 컴포넌트들 간에 트랜잭션 계층 패킷들(TLP들)을 교환하기 위한 신뢰가능한 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측면은 트랜잭션 계층(205)에 의해서 어셈블리된 TLP들을 받아서, 패킷 시퀀스 식별자(211), 즉 식별 번호 또는 패킷 번호를 적용하고, 에러 검출 코드, 즉 CRC(212)를 계산 및 적용하고, 물리 계층을 통한 외부 디바이스로의 전송을 위해서 물리 계층(220)으로 수정된 TLP들을 제공하는 것이다.
일 예에서, 물리 계층(220)은 패킷을 외부 디바이스로 물리적으로 전송하기 위해서 논리적 서브 블록(221) 및 전기적 서브 블록(222)을 포함한다. 여기서, 논리적 서브 블록(221)은 물리 계층(220)의 "디지털" 기능들을 담당한다. 이와 관련하여서, 논리적 서브 블록은 물리적 서브 블록(222)에 의한 전송을 위해서 아웃고잉 정보(outgoing information)를 준비하는 송신부 및 그것을 링크 계층(210)으로 전달하기 이전에 수신된 정보를 식별 및 준비하는 수신부를 포함한다.
물리적 블록(222)은 송신기 및 수신기를 포함한다. 송신기에는 심볼들이 논리적 서브 블록(221)에 의해서 공급되며, 송신기는 이 심볼들을 직렬화하여 외부 디바이스로 전달한다. 수신기에는 외부 디바이스로부터 직렬화된 심볼들이 제공되며, 수신기는 수신된 신호를 비트-스트림으로 변환한다. 비트-스트림은 역-직렬화되어서(de-serialized) 논리적 서브 블록(221)으로 공급된다. 일 예시적인 실시예에서, 8b/10b 전송 코드가 사용되며, 10 비트 심볼들이 송신/수신된다. 여기서, 특정 심볼들이 프레임들(223)로 패킷을 프레임하는데 사용된다. 또한, 일 예에서, 수신기는 또한 입력되는(incoming) 직렬 스트림으로부터 복구된 심볼 클록을 제공한다.
상술한 바와 같이, 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(220)이 (PCIe 프로토콜 스택과 같은) 프로토콜 스택의 특정 실시예를 참조하여서 기술되었지만, 계층화된 프로토콜 스택은 이로 한정되는 것은 아니다. 실제로, 임의의 계층화된 프로토콜이 포함/구현될 수 있으며 본 명세서에서 논의된 특징사항들을 포함할 수 있다. 예로서, 계층화된 프로토콜으로서 표현된 포트/인터페이스는 (1) 패킷들을 어셈블리하는 제 1 계층, 즉 트랜잭션 계층; (2) 패킷들을 시퀀스하는 제 2 계층, 즉 링크 계층; 및 (3) 패킷들을 전송하는 제 3 계층, 즉 물리 계층을 포함할 수 있다. 특정 예로서, 본 명세서에서 기술된 바와 같은, 고성능 인터커넥트 계층화된 프로토콜이 이용된다.
다음으로 도 4를 참조하면, 직렬 점 대 점 구조의 예가 예시된다. 직렬 점 대 점 링크는 직렬 데이터를 전송하기 위한 임의의 전송 경로를 포함할 수 있다. 도시된 실시예에서, 링크는 2 개의 저-전압, 차동적으로 구동되는 신호 쌍들: 송신 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 디바이스(410)에 데이터를 전송하는 송신 로직(406) 및 디바이스(410)로부터 데이터를 수신하는 수신 로직(407)을 포함한다. 달리 말하면, 2 개의 전송 경로들, 즉 경로들(416 및 417) 및 2 개의 수신 경로들, 즉 경로들(418 및 419)이 링크의 몇몇 구현에서 포함된다.
전송 경로는 전송 라인, 구리 라인, 광학 라인, 무선 통신 채널, 적외선 통신 링크 또는 다른 통신 경로와 같은, 데이터를 전송하기 위한 임의의 경로를 지칭한다. 디바이스(405)와 디바이스(410)와 같은 2 개의 디바이스들 간의 접속은 링크(415)와 같은 링크로 지칭된다. 링크는 하나의 레인을 지원할 수 있으며, 각 레인은 차동 신호 쌍들의 세트(전송을 위한 일 쌍 및 수신을 위한 일 쌍)를 나타낸다. 밴드폭을 스케일링하기 위해서, 링크는 xN으로 표시된 다수의 레인들을 종합하고, 여기서 N은 1, 2, 4, 8, 12, 16, 32, 64 또는 그 이상과 같은 임의의 지원된 링크 폭이다.
차동 쌍은 차동 신호들을 전송하기 위한, 라인들(416 및 417)과 같은 2 개의 전송 경로들을 말한다. 예를 들어, 라인(416)이 낮은 전압 레벨에서 높은 전압 레벨로 토글링(toggle)되는 때에(즉, 상승 에지), 라인(417)은 높은 로직 레벨에서 낮은 로직 레벨로 구동한다(즉, 하강 에지). 차동 신호들은 다른 예시적인 장점들 중에서도, 보다 양호한 신호 무결성, 즉 크로스-연결(cross-coupling), 전압 오버슈트/언더슈트(overshoot/undershoot), 링잉(ringing)과 같은 보다 양호한 전기적 특성들을 잠재적으로 제공한다. 이것은 더 빠른 전송 주파수들을 가능하게 하는, 더욱 양호한 타이밍 윈도우를 허용한다.
일 실시예에서, 새로운 고성능 인터커넥트(HPI)가 제공된다. HPI는 차세대 캐시-코히어런트, 링크-기반 인터커넥트를 포함할 수 있다. 일 예로서, HPI는 워크스테이션들 또는 서버들과 같은 고성능 컴퓨팅 플랫폼들에서 사용될 수 있으며, PCIe 또는 다른 인터커넥트 프로토콜이 통상적으로 프로세서들, 가속기들, 입출력 디바이스들 등을 접속하는데 사용되는 시스템들에서의 사용을 포함한다. 그러나, HPI는 이로 한정되는 것은 아니다. 대신에, HPI는 본 명세서에서 기술되는 시스템들 또는 플랫폼들 중 임의의 것에서 사용될 수도 있다. 또한, 개발된 개별 사상들은 PCIe, MIPI, QPI, 등과 같은 다른 인터커넥트들 및 플랫폼들에 적용될 수 있다.
다수의 디바이스들을 지원하기 위해서, 일 예시적인 구현에서, HPI는 독립적인(agnostic) 인스트럭션 세트 아키텍처(ISA)를 포함할 수 있다(즉, HPI는 다수의 상이한 디바이스들에서 구현될 수 있다). 다른 시나리오에서, HPI는 또한 단지 프로세서들 또는 가속기들뿐만 아니라 고성능 입출력 디바이스들을 접속하는데 사용될 수 있다. 예를 들어, 고성능 PCIe 디바이스는 적합한 변환 브리지(즉, HPI 대 PCIe)를 통해서 HPI에 연결될 수 있다. 또한, HPI 링크들은 다양한 방식들로(예를 들어, 스타, 링, 메시 등) 프로세서들과 같은 다수의 HPI 기반 디바이스들에 의해서 사용될 수 있다. 도 5는 다수의 잠재적 멀티-소켓 구성의 예시적인 구현들을 예시한 것이다. 도시된 2-소켓 구성(505)은 2 개의 HPI 링크들을 포함하지만, 다른 구현들에서는, 하나의 HPI 링크가 사용될 수 있다. 보다 대형의 토폴러지들에서, 식별자(ID)가 할당가능하고 다른 추가된 또는 대용 특징부들 중에서도 몇몇 형태의 가상 경로가 존재하는 한 임의의 구성이 사용될 수 있다. 도시된 바와 같이, 일 예에서, 4 개의 소켓 구성(510)은 각 프로세서로부터 서로로의 HPI 링크를 갖는다. 그러나, 구성(515)에서 도시된 8 소켓 구현에서, 매 소켓이 HPI 링크를 통해서 서로 직접적으로 접속되는 것은 아니다. 그러나, 가상 경로 또는 채널이 프로세서들 간에서 존재하면, 이 구성이 지원된다. 지원된 프로세서들의 범위는 네이티브 영역(a native domain)에서 2-32개를 포함한다. 보다 많은 개수의 프로세서들이 다른 예들 중에서도, 노드 제어기들 간의 다른 인터커넥트들 또는 다수의 영역들의 사용을 통해서 도달될 수 있다.
HPI 아키텍처는 몇몇 예들에서, 프로토콜 계층들(코히어런트, 넌-코히어런트, 및, 선택적으로는, 다른 메모리 프로토콜들), 라우팅 계층, 링크 계층, 및 물리 계층을 포함하는 계층화된 프로토콜 아키텍처의 정의를 포함한다. 또한, HPI는 다른 예들 중, 전력 매니저들(예를 들어, 전력 제어 유닛들(power control units; PCUs)들), 테스트 및 디버그를 위한 설계(design for test and debug; DFT), 결함 처리, 레지스터들, 보안에 대한 향상을 더 포함할 수 있다. 도 5는 예시적인 HPI 계층화된 프로토콜 스택의 일 실시예를 도시한 것이다. 몇몇 구현들에서, 도 5에 도시된 계층들의 적어도 일부는 선택적인 것일 수 있다. 각 계층은 자신의 입도의 레벨 또는 정보의 양자(quantum)를 다룬다(패킷들(630)을 갖는 프로토콜 계층(605a, 605b), 플릿들(635)을 갖는 링크 계층(610a, 610b), 및 피트들(640)을 갖는 물리 계층(605a, 605b)). 몇몇 실시예들에서, 패킷은 구현에 기초하여 부분적 플릿들, 단일 플릿, 또는 복수 플릿들을 포함할 수 있음에 유의한다.
제 1 예로서, 피트(640)의 폭은 비트들로의 링크 폭의 일대일 맵핑을 포함한다(예를 들어, 20 비트 링크 폭은 20비트의 피트를 포함하는 등). 플릿들은 184, 192, 또는 200 비트와 같은 더 큰 크기를 가질 수도 있다. 피트(640)가 20비트 폭이고 플릿(635)의 크기가 184비트인 경우, 하나의 플릿(635)을 전송하기 위한 아주작은 수의 피트들(640)(예를 들어, 다른 예들 중, 184 비트 플릿(635)을 전송하기 위한 20비트에서의 9.2피트, 또는 192 비트 플릿을 전송하기 위한 20비트에서의 9.6피트)을 갖는다는 것에 유의한다. 물리 계층에서의 기본 링크의 폭은 달라질 수 있음에 유의한다. 예를 들어, 방향당 레인들의 개수는 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24 등을 포함할 수 있다. 일 실시예에서, 링크 계층(610a, 610b)은 단일 플릿에 다수의 상이한 트랜잭션들을 임베딩할 수 있으며, 하나 또는 복수의 헤더들(예를 들어, 1, 2, 3, 4)이 플릿 내에 임베딩될 수도 있다. 일 예에서, HPI는 서로 다른 노드들로 향하는 플릿에서의 복수의 메시지들을 가능하게 하는 대응 슬롯들로, 헤더들을 분할한다.
일 실시예에서, 물리 계층(605a, 605b)은 물리적 매체(전기적 또는 광학적 등) 상의 정보의 고속 전송을 담당할 수 있다. 물리 링크는 링크 계층 엔티티들, 예를 들어, 계층(605a 및 605b) 간의 점 대 점일 수 있다. 링크 계층(610a, 610b)은 상위 계층들로부터 물리 계층(605a, 605b)을 추상화하고, 신뢰성 있게 데이터(및 요청들)를 전송할 수 있는 능력을 제공하고, 직접 연결된 2개의 엔티티 간의 흐름 제어를 관리할 수 있다. 또한, 링크 계층은 다수의 가상 채널들 및 메시지 클래스들로 물리 채널을 가상화하는 것을 담당한다. 프로토콜 계층(620a, 620b)은 링크 계층(610a, 610b)에 의존하여 물리 링크들을 거친 전송을 위해 프로토콜 메시지들을 물리 계층(605a, 605b)으로 전달하기 이전에, 프로토콜 메시지들을 적절한 메시지 클래스들 및 가상 채널들에 맵핑한다. 링크 계층(610a, 610b)은 복수의 메시지들, 예를 들어 다른 예들 중, 요청, 스누프, 응답, 라이트 백(writeback), 넌-코히어런트 데이터를 지원할 수 있다.
도 6에 도시된 바와 같이, HPI의 물리 계층(605a, 605b)(또는 PHY)은 전기 계층(즉, 2개의 컴포넌트를 연결하는 전기 전도체들)의 위 및 링크 계층(610a, 610b)의 아래에 구현될 수 있다. 물리 계층 및 대응 로직은 각 에이전트에 상주할 수 있으며, (예를 들어, 링크의 양쪽의 디바이스들 상의) 서로 분리된 2개의 에이전트들(A와 B)의 링크 계층들을 연결한다. 국부 및 원격 전기 계층들은 물리적 매체(예를 들어, 전선들, 전도체들, 광학 등)에 의해 연결된다. 일 실시예에서, 물리 계층(605a, 605b)은 2개의 주요 위상들, 초기화 및 동작을 갖는다. 초기화 동안, 연결은 링크 계층에 불투명하고, 시그널링은 타이밍 상태들 및 핸드쉐이크 이벤트들의 조합을 포함할 수 있다. 동작 동안, 연결은 링크 계층에 투명하고, 시그널링은 모든 레인들이 단일 링크로서 함께 동작하는 속도를 갖는다. 동작 위상 동안, 물리 계층은 에이전트 A로부터 에이전트 B로 및 에이전트 B로부터 에이전트 A로 플릿들을 전송한다. 또한, 연결은 링크로 지칭되며, 플릿들 및 현재 구성의 제어/상태(예를 들어, 폭)를 링크 계층과 교환하는 동안에, 링크 계층들로부터 매체, 폭 및 속도를 포함하는 몇몇 물리적 측면들을 추상화한다. 초기화 위상은 마이너 위상들(예를 들어, 폴링(Polling)) 구성을 포함한다. 또한, 동작 위상은 마이너 위상들(예를 들어, 링크 전력 관리 상태들)을 포함한다.
일 실시예에서, 링크 계층(610a, 610b)은 2개의 프로토콜 또는 라우팅 엔티티 간에 신뢰성있는 데이터 전송을 제공하도록 구현될 수 있다. 링크 계층은 프로토콜 계층(620a, 620b)으로부터 물리 계층(605a, 605b)을 추상화할 수 있고, 2개의 프로토콜 에이전트(A, B) 간의 흐름 제어를 담당할 수 있으며, 프로토콜 계층(메시지 클래스들) 및 라우팅 계층(가상 네트워크들)에 대한 가상 채널 서비스들을 제공한다. 통상적으로, 프로토콜 계층(620a, 620b)과 링크 계층(610a, 610b) 간의 인터페이스는 패킷 레벨로 존재할 수 있다. 일 실시예에서, 링크 계층에서의 최소 전송 유닛은 192 비트들과 같은 지정된 개수의 비트들의 수인 플릿 또는 몇몇 다른 명칭으로 지칭된다. 링크 계층(610a, 610b)은, 전송의 물리 계층(605a, 605b)의 유닛(피트)을 전송의 링크 계층(610a, 610b)의 유닛(플릿)으로 프레임(frame)하기 위해 물리 계층(605a, 605b)에 의존한다. 또한, 링크 계층(610a, 610b)은 송신기와 수신기 두 부분으로 논리적으로 나눠질 수 있다. 하나의 엔티티 상의 송신기/수신기 쌍은 다른 엔티티 상의 수신기/송신기 쌍에 연결될 수 있다. 흐름 제어는 플릿 및 패킷 기준 모두에서 종종 수행된다. 또한, 오류 검출 및 정정은 플릿 레벨 기준으로 잠재적으로 수행된다.
일 실시예에서, 라우팅 계층(615a, 615b)은 소스로부터 목적지로 HPI 트랜잭션들을 라우팅하는 유연한 분산형 방법을 제공할 수 있다. 복수의 토폴로지들을 위한 라우팅 알고리즘들은 각 라우터의 프로그래머블 라우팅 테이블들을 통해 지정될 수 있기 때문에, 이 방식은 유연하다(일 실시예에서, 프로그래밍은 펌웨어, 소프트웨어, 또는 이들의 조합에 의해 수행된다). 라우팅 기능은 분산될 수 있다. 즉, 라우팅은 일련의 라우팅 단계들을 통해 행해질 수 있으며, 각 라우팅 단계는 소스, 중간, 또는 목적지 라우터들 중 하나에서의 테이블 조회를 통해 정의된다. 소스에서의 조회는 HPI 구조 내에 HPI 패킷을 삽입하는데 사용될 수 있다. 중간 라우터에서의 조회는 입력 포트로부터 출력 포트로 HPI 패킷을 라우팅하는데 사용될 수 있다. 목적지 포트에서의 조회는 목적지 HPI 프로토콜 에이전트를 타켓팅하는데 사용될 수 있다. 몇몇 구현들에서는, 라우팅 테이블들 및 이에 따른 라우팅 알고리즘들이 사양(specification) 의해 구체적으로 정의되어 있지 않기 때문에, 라우팅 계층이 얇을 수 있음에 유의한다. 이것은 시스템 구현에 의해 정의될 유연한 플랫폼 아키텍처 토폴로지들을 포함하는, 사용 모델들의 유연성 및 다양성을 가능하게 한다. 라우팅 계층(615a, 615b)은 최대 3개(또는 그 이상)의 가상 네트워크들(virtual networks; VNs)(일 예에서, 각 가상 네트워크에서 정의된 몇몇 메시지 클래스들을 가진, 2개의 교착 상태가 없는 VNs, VNO 및 VN1)의 사용을 제공하기 위해 링크 계층(610a, 610b)에 의존한다. 공유형 적응적 가상 네트워크(VNA)가 링크 계층에서 정의될 수 있지만, 이 적응적 네트워크는 라우팅 개념들에 직접 노출되지 않을 수도 있으며, 그 이유는 각 메시지 클래스 및 가상 네트워크가 다른 기능들 및 예들 중, 전용 리소스들 및 보장된 포워드 프로그레스를 가질 수 있기 때문이다.
몇몇 구현들에서, HPI는 임베딩된 클럭을 이용할 수 있다. 클럭 신호는 인터커넥트를 사용하여 전송된 데이터에 임베딩될 수 있다. 데이터에 임베딩된 클럭 신호로, 별개의 전용 클럭 레인들이 생략될 수 있다. 예를 들어, 이것은 디바이스의 더 많은 핀들이, 특히 핀들을 위한 공간이 부족한 시스템들에서, 데이터 전송에 전용되게 할 수 있기 때문에 유용할 수 있다.
인터커넥트의 양쪽에 있는 2개의 에이전트들 간에는 링크가 수립될 수 있다. 데이터를 송신하는 에이전트는 국부 에이전트일 수 있으며, 데이터를 수신하는 에이전트는 원격 에이전트일 수 있다. 상태 머신들은 링크의 다양한 측면들을 관리하기 위해 두 에이전트들 모두에 의해 사용될 수 있다. 일 실시예에서, 물리 계층 데이터 경로는 링크 계층으로부터 전기적 프론트-엔드로 플릿들을 전송할 수 있다. 일 구현에서, 제어 경로는 상태 머신(또한 링크 트레이닝 상태 머신 또는 이와 유사하게 지칭됨)을 포함한다. 상태 머신의 동작들 및 상태들로부터의 퇴장들은 내부 신호들, 타이머들, 외부 신호들 또는 기타 정보에 따라 결정질 수 있다. 실제에 있어서, 상태들의 일부, 예를 들어 몇 가지 초기화 상태들은 상태에서 퇴장하는 타임아웃 값을 제공하기 위해 타이머들을 가질 수 있다. 몇몇 실시예들에서, 검출은 레인의 양쪽 레그(leg)들 상의 이벤트를 검출하는 것을 지칭(반드시 동시는 아님)한다는 것에 유의한다. 그러나, 다른 실시예들에서는, 검출이 참조의 에이전트에 의한 이벤트의 검출을 지칭한다. 일 예로서, 디바운스(debounce)는 신호의 지속적인 어써션(assertion)을 지칭한다. 일 실시예에서, HPI는 비-기능 레인들의 이벤트에서 동작을 지원한다. 여기서, 레인들은 특정 상태들에서 삭제될 수도 있다.
상태 머신에 정의된 상태들은 기타 범주들 및 하위 범주 중, 리셋 상태들, 초기화 상태들, 및 동작 상태들을 포함할 수 있다. 일 예에서, 일부 초기화 상태들은 타임아웃 시에 상태(본질적으로는, 그 상태에서 진행하고 있는 오류로 인한 중단(an abort))에서 퇴장하는데 사용되는 보조 타이머를 가질 수 있다. 중단은 상태 레지스터와 같은 레지스터들의 업데이트를 포함할 수 있다. 또한, 몇몇 상태들은 그 상태에서의 주 기능들을 타이밍하는데 사용되는 주 타이머(들)를 가질 수 있다. 다른 상태들은 내부 또는 외부 신호들(예를 들어, 핸드쉐이크 프로토콜들)이 다른 예들 중, 그 상태로부터 다른 상태로의 천이를 구동하도록 정의될 수 있다.
또한, 상태 머신은 단일 단계를 통해 디버그를 지원할 수 있고, 초기화 중단 및 테스터들의 사용을 동결할 수 있다. 여기서, 디버그 소프트웨어가 준비될 때까지, 상태 퇴장들이 연기/유지될 수 있다. 몇몇 예에서는, 2차적인 타임아웃까지 퇴장이 연기/유지될 수 있다. 일 실시예에서, 동작들 및 퇴장들은 트레이닝 시퀀스들의 교환에 기초할 수 있다. 일 실시예에서, 링크 상태 머신은 국부 에이전트 클럭 도메인에서 실행되며, 하나의 상태로부터 다음 상태로의 천이는 송신기 트레이닝 시퀀스 경계와 일치한다. 상태 레지스터들을 이용하여 현재 상태를 반영할 수도 있다.
도 7은 HPI의 일 예시적인 구현에서 에이전트들에 의해 사용된 상태 머신의 적어도 일 부분의 표현을 도시한 것이다. 도 7의 상태 테이블에 포함된 상태들은 가능한 상태들의 비-망라적 목록을 포함한다는 것을 인식해야 한다. 예를 들어, 몇몇 천이들은 도면을 단순화하기 위해 생략되어 있다. 또한, 몇몇 상태들은 결합, 분할, 또는 생략될 수 있으며, 다른 것들이 추가될 수도 있다. 이러한 상태들은 다음을 포함할 수 있다.
이벤트 리셋 상태: 웜 또는 콜드 리셋 이벤트 시에 진입됨. 디폴트 값들을 저장함. 카운터들(예를 들어, 동기화 카운터들)을 초기화함. 다른 상태, 예를 들어 또 다른 리셋 상태로 퇴장함.
타이밍 리셋 상태: 인-밴드 리셋을 위해 타이밍된 상태. 사전 정의된 EOS(electrical ordered set)를 구동할 수 있으며, 이에 따라 원격 수신기들이 EOS를 검출할 수 있고, 타이밍 리셋을 입력할 수도 있음. 수신기는 전기적 설정들을 유지하는 레인들을 구비함. 에이전트에의 캘리브레이트 리셋 상태로 퇴장할 수 있음.
캘리브레이트 리셋 상태: 레인 상의 시그널링(예를 들어, 수신기 캘리브레이션 상태)이나 드라이버들을 턴 오프함 없는 캘리브레이션. 타이머에 기초하는, 그 상태에서 사전 결정된 양의 시간이 될 수 있음. 동작 속도를 설정할 수 있음. 포트가 인에이블되지 않은 경우, 대기 상태의 역할을 할 수 있음. 최소 상주 시간을 포함할 수 있음. 수신기 컨디셔닝(conditioning) 또는 스태거링 오프(staggering off)는 설계에 기초하여 발생할 수 있음. 타임아웃 및/또는 캘리브레이션의 완료 이후에 수신기 검출 상태로 퇴장할 수 있음.
수신기 검출 상태: 레인(들) 상의 수신기의 존재를 검출함. 수신기 종료(예를 들어, 수신기 풀다운(pulldown) 정지)를 탐색할 수 있음. 지정된 값이 설정될 시에, 또는 다른 지정된 값이 설정되지 않은 경우에, 캘리브레이트 리셋 상태로 퇴장할 수 있음. 수신기가 검출되거나, 타임아웃에 도달되는 경우, 송신기 캘리브레이트 상태로 퇴장할 수 있음.
송신기 캘리브레이트 상태: 송신기 캘리브레이션들을 위한 것임. 송신기 캘리브레이션들을 위해 할당되는 타이밍 상태일 수 있음. 레인 상의 시그널링을 포함할 수 있음. EOS, 예를 들어 EIEOS(electric idle exit ordered set)를 연속적으로 구동할 수 있음. 캘리브레이트된 경우이거나 타이머의 만료 시에, 컴플라이언스 상태로 퇴장할 수 있음. 카운터가 만료되었거나 보조 타임아웃이 발생한 경우, 송신기 검출 상태로 퇴장할 수 있음.
송신기 검출 상태: 유효 시그널링의 자격을 얻음. 에이전트가 원격 에이전트 시그널링에 기초하여 동작들을 완료하고 다음 상태로 퇴장하는 핸드쉐이크 상태일 수 있음. 수신기는 송신기로부터 유효 시그널링할 자격을 얻을 수 있음. 일 실시예에서, 수신기는 웨이크 검출을 탐색할 수 있으며, 하나 이상의 레인들 상에서 디바운스되는 경우에는, 다른 레인들 상에서 웨이크 검출을 탐색할 수 있음. 송신기는 검출 신호를 구동함. 모든 레인들 및/또는 타임아웃이 완료되는 디바운스 또는 모든 레인들 상의 디바운스가 완료되지 않고 타임아웃이 존재하는 경우에 대한 응답으로 폴링 상태로 퇴장할 수 있음. 여기서, 하나 이상의 모니터 레인들은 웨이크 신호를 디바운스하기 위해 어웨이크(awake) 상태를 유지할 수 있음. 그리고, 디바운스되는 경우, 다른 레인들이 잠재적으로 디바운스됨. 이것은 저전력 상태들에서의 전력 절감을 가능하게 할 수 있음.
폴링 상태: 수신기는 드리프트 버퍼를 적응, 초기화하여 비트/바이트로 잠금(예를 들어, 심볼 경계들을 식별함). 레인들은 디스큐(deskew)될 수 있음. 원격 에이전트는 확인응답 메시지에 대한 응답으로 다음 상태(예를 들어, 링크 폭 상태)로의 퇴장을 야기할 수 있음. 폴링은 EOS와 트레이닝 시퀀스 헤더로 잠그는 것에 의한 트레이닝 시퀀스 잠금을 추가로 포함할 수 있음. 원격 송신기에서의 레인 투 레인 스큐(Lane to lane skew)는 최고 속도를 위한 제 1 길이 및 느린 속도를 위한 2 길이로 캡핑(capping)될 수 있음. 디스큐는 저속 모드로 수행될 수 있고 또한 동작 모드로 수행될 수도 있음. 수신기는 레인-투-레인 스큐, 예를 들어 8, 16, 또는 32 간격의 스큐를 디스큐하는 특정 최대값을 가질 수 있음. 수신기 동작들은 레이턴시 고정을 포함할 수 있음. 일 실시예에서, 수신기 동작들은 유효 레인 맵의 성공적인 디스큐로 완료될 수 있음. 일 예에서, 다수의 연속된 트레이닝 시퀀스 헤더들이 확인응답들로 수신되고, 확인응답을 가진 다수의 트레이닝 시퀀스들이, 수신기가 자신의 동작들을 완료한 이후에 송신되는 경우에, 성공적인 핸드쉐이크가 달성될 수 있음.
링크 폭 상태: 에이전트는 최종 레인 맵을 원격 송신기에게 전달함. 수신기는 정보를 수신하고 디코딩함. 수신기는 제 2 구조에서 이전의 레인 맵 값의 체크포인트 후의 구조에 구성된 레인 맵을 기록할 수 있음. 또한, 수신기는 확인응답("ACK")으로 응답할 수 있음. 인-밴드 리셋을 초기화할 수 있음. 일 예로서, 제 1 상태는 인-밴드 리셋을 초기화함. 일 실시예에서, ACK에 대한 응답으로, 다음 상태, 예를 들어 플릿 구성 상태로의 퇴장이 수행된다. 또한, 저전압 상태에 진입하기 이전에, 웨이크 검출 신호 발생의 빈도가 지정된 값 미만으로 떨어지는 경우에는(예를 들면, 4KUI와 같은 유닛 간격(UI)의 수마다 한번) 리셋 신호가 또한 생성될 수도 있음. 수신기는 현재 및 이전의 레인 맵들을 유지할 수 있음. 송신기는 상이한 값들을 갖는 트레이닝 시퀀스들에 기초하는 상이한 그룹들의 레인들을 사용할 수 있음. 몇몇 실시예들에서는, 레인 맵이 몇몇 상태 레지스터들을 수정하지 않을 수도 있음.
플릿잠금 구성 상태: 송신기에 의해 진입되지만, 송신기와 수신기 모두가 블로킹 링크 상태 또는 다른 링크 상태로 퇴장한 경우에, 이 상태로 퇴장되는 것으로 고려됨(즉, 보조 타임아웃 무트(moot)). 일 실시예에서, 송신기가 링크 상태로 퇴장하는 것은, 플레니터리(planetary) 정렬 신호를 수신한 이후에 데이터 시퀀스의 시작(start of a data sequence; SDS) 및 트레이닝 시퀀스(training sequence; TS) 경계를 포함함. 여기서, 수신기 퇴장은 원격 송신기로부터 SDS를 수신하는 것에 기초할 수 있음. 이러한 상태는 에이전트로부터 링크 상태로의 브리지(bridge)가 될 수 있음. 수신기는 SDS를 식별함. 디스크램블러(descrambler) 이후에 수신된 SDS가 초기화되는 경우, 수신기는 블로킹 링크 상태(blocking link state; BLS)(또는 제어 윈도우)로 퇴장할 수 있음. 타임아웃이 발생한 경우, 퇴장은 리셋 상태로 될 수 있음. 송신기는 구성 신호로 레인들을 구동함. 송신기 퇴장은 리셋, BLS, 또는 조건들이나 타임아웃들에 기초하는 다른 상태들로 될 수 있음.
전송 링크 상태: 링크 상태. 플릿들은 원격 에이전트로 송신됨. 블로킹 링크 상태로부터 진입되어, 타임아웃과 같은 일 이벤트 시에 블로킹 링크 상태로 복귀할 수 있음. 송신기는 플릿들을 송신함. 수신기는 플릿들을 수신함. 또한, 저전력 링크 상태로 퇴장할 수도 있음. 몇몇 구현들에서는, 전송 링크 상태(transmitting link state; TLS)가 LO 상태로 지칭될 수도 있음.
블로킹 링크 상태: 링크 상태. 송신기 및 수신기가 통합된 방식으로 동작함. 물리 계층 정보가 원격 에이전트에게 전달되는 동안에, 링크 계층 플릿들이 보류되는 타이밍 상태일 수 있음. 저전력 링크 상태(또는 설계에 기초하는 다른 링크 상태)로 퇴장할 수 있음. 일 실시예에서, 블로킹 링크 상태(BLS)는 주기적으로 발생함. 주기는 BLS 간격으로 지칭되며, 타이밍될 수 있고, 또한 느린 속도와 동작 속도 사이에서 달라질 수 있음. 링크 계층은 예를 들어 전송 링크 상태 또는 부분 폭 전송 링크 상태 동안에, 물리 계층 제어 시퀀스의 길이가 전송될 수 있도록, 플릿들을 송신하는 것이 주기적으로 차단될 수 있음. 몇몇 구현들에서, 블로킹 링크 상태(BLS)는 LO 제어, 또는 LOc, 상태로 지칭될 수 있음.
부분 폭 전송 링크 상태: 링크 상태. 부분 폭 상태에 진입함으로써 전력을 절약할 수 있음. 일 실시예에서, 비대칭 부분 폭은 상이한 폭들을 갖는 2개의 방향 링크의 각 방향을 지칭하며, 이것은 몇몇 설계들에서 지원될 수 있음. 부분 폭 전송 링크 상태에 진입하기 위해 부분 폭 표시를 송신하는 송신기와 같은 이니시에이터(initiator)의 일례가 도 9의 예에 나타나 있음. 여기서, 부분 폭 표시는 제 2의, 새로운 폭으로 송신하기 위하여, 링크를 천이할 제 1 폭을 가진 링크 상에서 송신하는 동안에 송신됨. 미스매치(mismatch)는 리셋을 야기할 수 있음. 속도들은 변경될 수 없지만, 폭은 변경될 수 있음. 따라서, 플릿들은 상이한 폭들로 잠재적으로 송신됨. 전송 링크 상태와 유사할 수 있지만, 더 작은 폭이기 때문에, 플릿들을 전송하는데 시간이 더 걸릴 수 있음. 다른 링크 상태들, 예를 들어 몇몇의 송수신되는 메시지들이나 부분 폭 전송 링크 상태의 퇴장에 기초하는 저전력 링크 상태 또는 다른 이벤트들에 기초하는 링크 블로킹 상태로 퇴장할 수 있음. 일 실시예에서, 송신기 포트는 더 양호한 신호 무결성(즉, 노이즈 완화)을 제공하도록 스태거링된 방식으로 유휴 레인들을 턴 오프할 수 있음. 여기서, 재시도-불가능 플릿들, 예를 들어 널(Null) 플릿들이 링크 폭이 달라지는 기간 동안 이용될 수 있음. 대응하는 수신기는 이들 널 플릿들을 삭제하고, 스태거링 방식으로 유휴 레인들을 턴 오프할 수 있으며, 또한 하나 이상의 구조들로 현재 및 이전의 레인 맵들을 기록할 수 있음. 상태 및 관련 상태 레지스터는 변경되지 않은 상태로 남을 수 있음. 몇몇 구현들에서, 부분 폭 전송 링크 상태는 부분 LO, 또는 LOp, 상태로 지칭될 수 있음.
부분 폭 전송 링크 상태 퇴장: 부분 폭 상태 퇴장. 몇몇 구현들에서는, 블로킹 링크 상태를 사용할 수도 있고 그렇지 않을 수도 있음. 일 실시예에서, 송신기는 그들을 트레인 및 디스큐하기 위해 유휴 레인 상의 부분 폭 퇴장 패턴들을 송신함으로써 퇴장을 개시함. 일 예로서, 퇴장 패턴은 레인이 전체 전송 링크 상태에의 진입을 시작할 준비가 되었다는 신호를 검출하고 디바운스하는 EIEOS로 시작되며, 유휴 레인 상에서 SDS 또는 고속 트레이닝 시퀀스(Fast Training Sequence; FTS)로 끝날 수 있음. 퇴장 시퀀스 동안의 실패(타임아웃 이전에 완료되지 않은 디스큐와 같은 수신기 동작들)는 링크 계층으로의 플릿 전송을 중단시키며 리셋을 어써트(assert)하며, 이것은 다음의 블로킹 링크 상태 발생 시에 링크를 재설정하는 것에 의해 처리됨. 또한, SDS는 적절한 값들로 레인 상의 스크램블러/디스크램블러를 초기화 할 수 있음.
저전력 링크 상태: 저전력 상태임. 일 실시예에서, 본 실시예에서는 시그널링이 모든 레인들 상에서 그리고 양쪽 모두의 방향들에서 정지되기 때문에, 부분 폭 링크 상태보다 저전력임. 송신기들은 저전력 링크 상태를 요청하기 위해 블로킹 링크 상태를 사용할 수 있음. 여기서, 수신기는 요청을 디코딩하고, ACK나 NAK로 응답할 수 있으며, 그렇지 않은 경우, 리셋은 트리거링될 수 있음. 몇몇 구현들에서, 저전력 링크 상태는 LI 상태로 지칭될 수 있음.
몇몇 구현들에서, 예를 들어, 상태들의 상태 동작들, 예를 들어 몇몇 캘리브레이션들 및 구성들이 이미 완료된 경우, 상태 천이들은 상태들이 바이패스될 수 있게 할 수 있다. 링크의 이전 상태 결과들 및 구성들은 링크의 후속 초기화들 및 구성들로 저장 및 재사용될 수 있다. 이러한 구성들 및 상태 동작들을 반복하는 대신에, 대응하는 상태들이 바이패스될 수 있다. 그러나, 상태 바이패스들을 구현하는 기존의 시스템들은, 종종 복잡한 설계들 및 고가의 검증 이스케이프(validation escape)를 구현한다. 일 예에서, 기존의 바이패스를 사용하는 대신에, HPI는 상태 동작들이 반복될 필요가 없는 경우와 같은 몇몇 상태들에서 짧은 타이머들을 이용할 수 있다. 이것은 다른 잠재적인 장점들 중에서도, 더 균일하고 동기화된 상태 머신 천이들을 잠재적으로 허용할 수 있다.
일 예에서, 소프트웨어-기반 제어기(예를 들어, 물리 계층을 위한 외부 제어 포인트를 통해)는 하나 이상의 특정 상태들을 위한 짧은 타이머를 가능하게 할 수 있다. 예를 들어, 동작들이 이미 수행되어 저장된 상태의 경우, 이 상태는 그 상태에서 다음 상태로 빠르게 퇴장하는 것을 가능하게 하도록 짧게-타이밍될 수 있다. 그러나, 이전 상태 동작이 실패하거나 또는 짧은 타이머 지속시간 이내에 적용될 수 없는 경우에는, 상태 퇴장이 수행될 수 있다. 또한, 예를 들어 상태 동작들이 새롭게 수행되어야 하는 경우, 제어기는 짧은 타이머를 디스에이블할 수 있다. 긴 또는 디폴트, 타이머는 각각의 상태를 위해 설정될 수 있다. 이 상태에서의 구성 동작들이 긴 타이머 이내에 완료될 수 없는 경우, 상태 퇴장이 발생할 수 있다. 긴 타이머는 상태 동작들의 완료를 허용하기 위해 합리적인 지속시간으로 설정될 수 있다. 대조적으로, 짧은 타이머는, 몇몇 경우들에서, 다른 예들 중에서도 이전에 수행된 상태 동작들을 다시 참조하지 않고서 상태 동작들을 수행하는 것이 불가능할 정도로 상당히 더 짧다.
HPI의 몇몇 구현들에서는, 수퍼시퀀스들이 정의될 수 있으며, 각각의 수퍼시퀀스는 각각의 상태 또는 각각의 상태로/로부터 진입/퇴장에 대응한다. 수퍼시퀀스는 데이터 세트들 및 심볼들의 반복 시퀀스를 포함할 수 있다. 몇몇 예들에서는, 다른 예들 중에서도, 상태나 상태 천이의 완료, 또는 대응하는 이벤트의 통신 시까지 그 시퀀스가 반복될 수 있다. 몇몇 예들에서, 수퍼시퀀스의 반복 시퀀스는 정의된 빈도, 예를 들어 정의된 수의 유닛 간격(unit interval; UI)들에 따라 반복될 수 있다. 유닛 간격(UI)은 링크 또는 시스템의 레인 상에서 단일 비트를 송신하기 위한 시간 간격에 대응할 수 있다. 몇몇 구현들에서, 반복 시퀀스는 EOS(electrically ordered set)로 시작될 수 있다. 따라서, EOS의 인스턴스는 사전 정의된 빈도에 따라 반복될 것으로 예상될 수 있다. 이러한 순서화된 세트들은 다른 예들 중에서도, 16 진수 형식으로 표현될 수 있는 16 바이트 코드들로 정의되는 바와 같이 구현될 수 있다. 일 예에서, 수퍼시퀀스의 EOS는 EIOS(electric idle ordered set)(또는 EIEIOS)일 수 있다. 일 예에서, EIEOS는 낮은 주파수 클럭 신호(예를 들어, 반복 FFOO 또는 FFFOOO 16진수 심볼 등의 사전 정의된 수)와 유사할 수 있다. 데이터의 사전 정의된 세트는 EOS, 예를 들어, 트레이닝 시퀀스들이나 그 밖의 데이터의 사전 정의된 수를 따를 수 있다. 이러한 수퍼시퀀스들은 다른 예들 중에서도, 링크 상태 천이들을 포함하는 상태 천이들 및 초기화에서 이용될 수 있다.
전술한 바와 같이, 일 실시예에서, 초기화는 처음에 느린 속도로 행해지고 그 다음에 빠른 속도로 초기화가 행해질 수 있다. 느린 속도의 초기화는 레지스터들 및 타이머들에 대한 디폴트 값들을 사용한다. 이어서, 소프트웨어는 느린 속도 링크를 사용하여 레지스터들, 타이머들 및 전기적 파라미터들을 설정하고, 빠른 속도 초기화에 대한 방법을 포장(pave)하기 위해 캘리브레이션 세마포어들(calibration semaphores)을 클리어한다. 일 예로서, 초기화는 잠재적으로 다른 것들 중에서도, 리셋, 검출, 폴링, 및 구성과 같은 상태들이나 작업들로 이루어질 수 있다.
일 예에서, 링크 계층 블로킹 제어 시퀀스(즉, 블로킹 링크 상태(BLS) 또는 LOc 상태)는 PHY 정보가 원격 에이전트로 전달되는 동안에, 링크 계층 플릿들이 보류되는 타이밍 상태를 포함할 수 있다. 여기서, 송신기 및 수신기는 블록 제어 시퀀스 타이머를 시작할 수 있다. 그리고 타이머의 만료 시에, 송신기 및 수신기는 블로킹 상태를 퇴장할 수 있으며, 다른 동작들, 예를 들어 리셋으로의 퇴장, 링크를 통한 플릿들의 송신을 허용하는 상태들을 포함하는 상이한 링크 상태(또는 다른 상태)로의 퇴장을 취할 수 있다.
일 실시예에서, 예를 들어, 링크 트레이닝에는 사전 정의된 수퍼시퀀스와 함께, 스크램블링된 트레이닝 시퀀스들, 순서화된 세트들, 및 제어 시퀀스들 중의 하나 이상이 제공되며, 이것을 포함할 수 있다. 트레이닝 시퀀스 심볼은 헤더, 예약된 부분들, 타겟 레이턴시, 페어 수(pair number), 물리적 레인 맵 코드 참조 레인들이나 레인들의 그룹, 및 초기화 상태 중 하나 이상을 포함할 수 있다. 일 실시예에서, 헤더는 다른 예들 중에서도, ACK 또는 NAK로 송신될 수 있다. 일 예로서, 트레이닝 시퀀스들은 시퀀스들의 일부로서 송신될 수 있으며, 스크램블링될 수도 있다.
일 실시예에서, 순서화된 세트들 및 제어 시퀀스들은 스크램블링되거나 스태거링되지 않으며, 모든 레인들에서 동일하게, 동시에 및 완전하게 전송된다. 순서화된 세트의 유효한 수신은, 순서화된 세트의 적어도 일 부분(또는 부분 순서화된 세트들을 위한 전체 순서화된 세트)의 확인을 포함할 수 있다. 순서화된 세트들은 EOS(electrically ordered set), 예를 들어, EIOS(Electrical Idle Ordered Set) 또는 EIEOS를 포함할 수 있다. 수퍼시퀀스는 SDS(start of a data sequence) 또는 FTS(Fast Training Sequence)를 포함할 수 있다. 이러한 세트들 및 제어 수퍼시퀀스들은 사전 정의될 수 있으며, 임의의 패턴이나 16진수 표현, 그리고 임의의 길이를 가질 수 있다. 예를 들어, 순서화된 세트들 및 수퍼시퀀스들은 8 바이트, 16 바이트, 또는 32 바이트 등의 길이일 수 있다. 일 예로서, FTS는 부분 폭 전송 링크 상태의 퇴장 동안에 빠른 비트 잠금을 위해 추가적으로 이용될 수 있다. FTS 정의는 레인마다 존재할 수 있고, FTS의 회전된 버전을 이용할 수 있다.
일 실시예에서, 수퍼시퀀스들은 트레이닝 시퀀스 스트림에서, EIEOS와 같은 EOS의 삽입을 포함할 수 있다. 일 구현에서는, 시그널링이 시작될 때, 레인들은 스태거링 방식으로 파워-온 한다. 그러나, 이것은 일부 레인들 상의 수신기에서는 차단된 것으로 보이게 되는 초기의 수퍼시퀀스들을 야기할 수 있다. 그러나 수퍼시퀀스들은 짧은 간격에 걸쳐 반복될 수 있다(예를 들어, 대략 천 유닛 간격(또는 ~1KUI)). 트레이닝 수퍼시퀀스들은 디스큐, 구성 중의 하나 이상을 위해 그리고 초기화 타겟, 레인 맵 등을 전달하기 위해 추가적으로 사용될 수 있다. EIEOS는 다른 예들 중에서도, 비활성에서 활성 상태로의 레인의 천이, 양호한 레인들의 선별(screening), 심볼 및 TS 경계들의 식별 중의 하나 이상을 위해 사용될 수 있다.
도 8로 돌아가면, 예시적인 수퍼시퀀스들의 표현들이 도시된다. 예를 들어, 예시적인 검출 수퍼시퀀스(805)가 정의될 수 있다. 검출 수퍼시퀀스(805)는 단일 EIEOS(또는 다른 EOS) 다음에 사전 정의된 수의 특정 트레이닝 시퀀스(TS)의 인스턴스들이 뒤따르는 반복 시퀀스를 포함할 수 있다. 일 예에서, EIEOS가 전송된 다음에 7개의 반복된 TS 인스턴스들이 즉시 뒤따라 전송될 수 있다. 7개의 TS들 중 마지막 것이 송신될 때, EIEOS가 다시 송신된 다음에 7개의 추가적인 TS의 인스턴스들이 뒤따라 송신될 수 있다. 이 시퀀스는 특정한 사전 정의된 빈도에 따라 반복될 수 있다. 도 8의 예에서, EIEOS는 대략 천 개의 UI들(~1KUI)마다 한번씩 레인들 상에 다시 나타나면서 검출 수퍼시퀀스(805)의 나머지가 뒤따를 수 있다. 수신기는 반복 검출 수퍼시퀀스(805)의 존재에 대하여 레인들을 모니터링할 수 있으며, 검증시에, 수퍼시퀀스(705)는 원격 에이전트가 존재하고 있다거나, 레인들 상에 부가되었다거나(예를 들어, 핫 플러그(hot plug)됨), 어웨이크 상태에 있다거나, 또는 재초기화중이라는 등으로 결론을 내릴 수 있다.
다른 예에서는, 다른 수퍼시퀀스(810)가 폴링, 구성 또는 루프백 조건이나 상태를 나타내도록 정의될 수 있다. 예시적인 검출 수퍼시퀀스(805)와 같이, 링크의 레인들은, 상기 폴링/구성/루프 수퍼시퀀스(810)가 폴링 상태, 구성 상태, 또는 루프백 상태나 조건을 식별하는 수신기에 의해서 모니터링될 수 있다. 일 예에서, 폴링/구성/루프 수퍼시퀀스(810)는 EIEOS로 시작된 다음에 사전 정의된 수의 반복된 TS의 인스턴스들이 뒤따를 수 있다. 예를 들어, 일 예에서, EIEOS 다음에는 31개의 TS의 인스턴스들이 뒤따를 수 있으며, EIEOS는 대략 4천 UI(예컨대, ~4KUI) 마다 반복될 수 있다.
또한, 다른 예에서는, 부분 폭 전송 상태(partial width transmitting state; PWTS) 퇴장 수퍼시퀀스(815)가 정의될 수 있다. 일 예에서, PWTS 퇴장 수퍼시퀀스는 수퍼시퀀스에서의 제 1 전체 시퀀스의 송신에 앞서, 전제-조건 레인들로 반복하는 초기 EIEOS를 포함할 수 있다. 예를 들어, 수퍼시퀀스(815)에서 반복될 시퀀스는 EIEOS(대략 1KUI 마다 반복)로 시작될 수 있다. 또한, 고속 트레이닝 시퀀스(FTS)가 다른 트레이닝 시퀀스(TS) 대신에 이용될 수 있으며, 여기서 FTS는 더 빠른 비트 잠금, 바이트 잠금, 및 디스큐를 보조하도록 구성된다. 몇몇 구현들에서, FTS는 유휴 레인들이 가능한한 신속하고 중단없이 다시 활성화되게 하는 것을 더 보조하도록 언스크램블링될 수 있다. 링크 전송 상태로의 진입에 앞선 다른 수퍼시퀀스들로, 수퍼시퀀스(815)는 데이터 시퀀스의 시작(SDS)의 송신을 통해 중단 및 종료될 수 있다. 또한, 부분 FTS(FTSp)는, 예를 들어 다른 예들 중에서도, 비트들이 FTSp로 감산 (또는 가산)될 수 있도록 함으로써 새로운 레인들이 활성 레인들로 동기화하도록 보조하기 위해 송신될 수 있다.
수퍼시퀀스들, 예를 들어 검출 수퍼시퀀스(705) 및 폴링/구성/루프 수퍼시퀀스(710) 등은 실질적으로 링크의 초기화 또는 재초기화 전반에 걸쳐 잠재적으로 송신될 수 있다. 몇몇 예들에서, 특정 수퍼시퀀스를 수신 및 검출할 시에, 수신기는 레인들을 통해 송신기로 동일한 수퍼시퀀스를 에코잉(echoing)하는 것에 의해 응답할 수 있다. 송신기 및 수신기에 의한 특정 수퍼시퀀스의 수신 및 검증은, 수퍼시퀀스를 통해 전달된 상태나 조건을 확인응답하는 핸드쉐이크로서의 역할을 할 수 있다. 예를 들어, 이러한 핸드쉐이크(예를 들어, 검출 수퍼시퀀스(705)를 이용)는 링크의 재초기화를 식별하는데 사용될 수 있다. 다른 예에서, 이러한 핸드쉐이크는 다른 예들 중에서도, 대응하는 레인들이 백업되는 것을 야기하는, 전기적 리셋 또는 저전력 상태의 끝을 나타내는데 이용될 수 있다. 예를 들어, 전기적 리셋의 끝은 그 각각이 검출 수퍼시퀀스(705)를 전송하는 송신기와 수신기 간의 핸드쉐이크로부터 식별될 수 있다.
다른 예에서, 레인들은 수퍼시퀀스들을 위해 모니터링될 수 있으며, 다른 이벤트들 중에서도, 검출, 웨이크, 상태 퇴장들 및 진입들을 위한 레인들을 선별하는 것과 관련하여 수퍼시퀀스들을 사용할 수 있다. 수퍼시퀀스들의 사전 정의되고 예측 가능한 특성 및 형태는, 또한 비트 잠금, 바이트 잠금, 디바운싱, 디스크램블링, 디스큐잉, 적응, 레이턴시 고정, 협상된 지연들, 및 다른 잠재적인 사용으로서 이러한 초기화 작업들을 수행하는데 사용될 수 있다. 실제, 레인들은 이러한 조건들에 반응하고 이를 처리하는 시스템의 능력을 더 빨라지게 하는 그런 이벤트들을 위해 실질적 연속적으로 모니터링될 수 있다.
도 10은 하나의 예시에 따라 예시의 트레이닝 시퀀스(training sequence; TS)를 나타낸다. 도 10에서, 트레이닝 시퀀스(1005)는 헤더(1010) 및 링크의 초기화와 함께 정보를 전달하는데 사용될 수 있는 다양한 필드들을 포함할 수 있다. 예를 들어, 하나의 예시에서, 다른 필드들 중에서도 타겟 레이턴시(target latency)(1015), 상태(1020), 레인 쌍 번호(lain pair number)(1025), 레인 매핑(1028)이 포함될 수 있다. 예를 들어, 스크램블러 동기화 필드(a scrambler synchronization field)(1030)는, 다른 기능 중에서도 TS 필드들의 디스크램블링을 허용하도록 디바이스에서 선형 피드백 시프트 레지스터(linear feedback shift registers; LFSR)를 동기화하는 것을 보조하기 위해 추가적으로 제공될 수 있다. 다른 예약 필드들(예를 들어, 1055, 1060) 또한 트레이닝 시퀀스(예를 들어, 1005)에 포함될 수 있다.
TS 헤더(1010)는, (예를 들어, 초기화 상태가 결정되거나 암시될 수 있는) 트레이닝 시퀀스 타입(1035), (예를 들어, 핸드쉐이킹에서의 사용을 위한) ACK/NAC 필드(1040), (예를 들어, 자신의 최소 유효 비트, 레인 반전 등에 의해 레인을 식별하는) 레인 식별자 필드들(1045), 및 반전된 필드들을 포함하는 다른 필드들을 전달하는데 사용될 수 있는 추가 필드들을 포함할 수 있다. 하나의 실시예들에서, 예를 들어, 난수 또는 의사 난수 이진 시퀀스(pseudo-random binary sequence; PRBS)에 의해, TS의 부분들이 스크램블링될 수 있다. 일 예시에서, TS 헤더(1010)는, 예를 들어, TS의 그러한 부분들을 PRBS와 XOR하는 것에 의해, TS의 나머지(또는 바디(예를 들어, 1050))가 스크램블링되는 동안 클리어로 보존될 수 있다.
하나의 구현예에서, TS는 16바이트의 길이일 수 있고 TS 헤더는 TS의 제 1 바이트(즉, 바이트 0)를 차지할 수 있다. TS 페이로드는 스크램블링될 수 있고 나머지 15바이트를 차지할 수 있다. 하나의 구현예에서, TS 테일(a TS tail) 또는 서픽스(suffix)는 TS의 적어도 몇몇 바이트를 포함할 수 있다. 예를 들어, 하나의 예시에서, 스크램블링 동기화 필드(1030)는 TS의 적어도 3 바이트, 예컨대, TS의 바이트 6 내지 8을 차지할 수 있다. TS의 테일 비트들(예를 들어, 바이트 9 내지 15)은, 이 특정 구현예에서, 예약 비트(예를 들어, 1055)로 유지될 수 있다. 바이트 6 내지 15 내의 비트들은 모두 0으로 설정될 수 있다.
일부 구현예들에서, HPI는 키 초기화 파라미터들에 대한 TS 페이로드에 추가로 또는 그 대신에 사용될 수 있는 TS 헤더(예를 들어, 1010)의 사용을 지원할 수 있다. 일부 구현예들에서, TS 페이로드는 ACK 및 레인 번호와 같은 초기화 파라미터들을 교환하는데 사용될 수 있다. 레인 극성(lane polarity)을 전달하기 위한 DC 레벨들이 또한 사용될 수 있다. 그러나, 일부 구현예들에서, HPI는 키 파라미터들에 대하여 TS 헤더(예를 들어, 1010) 내에서 DC-밸런싱된 코드들(DC-balanced codes)을 구현할 수 있다. 예를 들어, TS 헤더가 언스크램블링되는 경우에, 이용가능한 TS 헤더 코드들은, "1"의 개수가 TS 헤더 필드들(예를 들어, 1035, 1040, 1045) 내 나타나는 "0"의 개수와 실질적으로 동등하도록 정의될 수 있다. DC 밸런스는 난수 또는 의사 난수 이진 시퀀스에 대하여 비트들을 XOR함으로써 TS 페이로드의 비트들을 스크램블링하는 것에 의해 TS의 나머지(예를 들어, TS 페이로드) 전체에 걸쳐 실현될 수 있다.
하나의 예시의 구현예에서, PRBS 시퀀스는 적어도 23비트들(PRBS23)과 함께 이용될 수 있다. PRBS는 특정 선택된 다항식에 따라 생성될 수 있다. 하나의 예시에서, PRBS는, 유사한 비트 크기, 셀프 시드 저장 요소(self-seeded storage element), 예컨대, 선형 피드백 시프트 레지스터(LFSR)에 의해 생성될 수 있다. LFSR은 8Mb 길이까지 PRBS 시퀀스를 생성할 수 있는 23 비트 피보나치 LFSR(a 23-bit Fibonacci LFSR)일 수 있다. PRBS는 다음에 나오는 시퀀스의 마지막을 반복할 수 있다. 일부 구현예들에서, 전체 PRBS23 시퀀스는 사용된 수퍼시퀀스들에 포함된 트레이닝 시퀀스들의 스크램블링 시, 예를 들어, HPI 내 링크의 초기화 시, 사용될 수 있다.
일부 구현예들에서 PRBS 시퀀스의 전체 길이가 사용될 수 있지만, HPI는 이용가능한 PRBS 시퀀스의 가변 길이의 사용(예를 들어, PRBS23 시퀀스의 일부의 사용)을 허용하는 것을 지원할 수 있다. 일부 예시들에서, 디바이스의 제어기는 PRBS 시퀀스의 전체 길이 중 일부만이 이용된다는 것을 명시할 수 있다. 이는, 잠재적인 다른 애플리케이션들 중에서도, 예를 들어, 비트 시퀀스들의 반복성이 요구되는 테스팅 애플리케이션에서 바람직할 수 있다. 소프트웨어 기반 제어기는 적용될 PRBS의 가변 길이를 명시할 수 있다. 예를 들어, 디바이스의 BIOS는 링크상에 적용될 PRBS 길이를 명시할 수 있다. 일부 구현예들에서, PRBS 시퀀스의 전체 길이를 사용하는 것은, 예를 들어, 긴 PRBS 시퀀스의 이점을 최대화하기 위한, 디폴트 설정일 수 있다.
트레이닝 시퀀스들 및 전송 링크 상태(transmitting link state; TLS)에서의 레인 트래픽은 특정 최소 길이(예를 들어, 23비트)의 PRBS로 스크램블링될 수 있다. 스트림에 적용된 시작 시드는 링크 상의 PRBS의 전기적 이점을 강화하도록 레인들 사이에서 변할 수 있다. 하나의 예시의 구현예들에서, (x23+x21+x16+x8+x5+x2+1)과 같은 6-탭 생성 다항식(a 6-tap generator polynomial)을 구현하는 23 비트 피보나치 LFSR에 의해 생성될 수 있다.
레인 번호에 대한 (스크램블러/디스크램블러 초기화 시) 시작 시드 값들 modulo 8은 임의의 값, 예를 들어, 각각의 값이 링크 내 레인들의 2 또는 3과 연관된 8의 16진 값일 수 있다. 그러한 시드들의 사용은 레인들 사이에서 PRBS의 회전(또는 스태거링)을 야기할 수 있다. LFSR의 개수는 짝수 레인 PRBS가 홀수 레인들의 PRBS의 XOR로부터 도출될 수 있다는 특성을 사용하여 감소될 수 있다. 트레이닝 시퀀스들의 헤더 및 EIEOS는 스크램블링되지 않는다. 각각의 레인 상의 수퍼시퀀스의 진입 포인트는 각각의 레인상의 다양한 포인트에서 개시될 수 있다(예를 들어, 여기서 송신기는 구동을 시작함). 이는 전력 전달 시스템 내 노이즈를 감소시키기 위해 레인들이 스태거링 방식으로 턴 온 되게 할 수 있다. 실제로, 각각의 레인은 LFSR에 관한 자신만의 인스턴스를 가질 수 있다. 스태거링 시간은, 턴 온되는 레인의 개수에 의해 변할 수 있고 초기화 동안 의존적인 구현일 수 있다. 이들은 부분 전송 폭 상태 퇴장에 대한 타이머 프로파일 및 타이밍 다이어그램에 명시될 수 있다. 또한, 고속 트레이닝 시퀀스(FTS)(아래에서 설명됨)는 또한 레인에 의해 회전될 수 있다.
일부 인스턴스들에서, 스크램블링은 송신기에서의 전력 공급 노이즈를 감소시킬 수 있고 수신기에서의 리처 주파수 스펙트럼(a richer frequency spectrum)을 제공할 수 있다. 스크램블러는 전송된 제 1 EIEOS에 의해 개시될 수 있다. 디스크램블러는, 예를 들어, 셀프 시딩(self-seeding)을 통해, 스크램블러와 동기화될 수 있다. 예를 들어, 수신된 23 비트 패턴은 시드로서 TS의 필드 내에 임베딩될 수 있다. 하나의 예시에서, 23 시트 시드는 스크램블링 동기화 필드(예를 들어, 1050)의 비트들의 스크램블링으로부터 식별될 수 있다. 수신기는 수신된 TS를 스크램블링하는데 사용된 PRBS의 특정 위치를 식별하기 위해 시드 값을 이용할 수 있다. 예를 들어, 수신기는 시드를 식별할 수 있고 송신기에 의해 사용된 PRBS에 동기화하기 위해 시드를 자신만의 LFSR에 로딩할 수 있다. 일부 인스턴스들에서, 수신기는 자신만의 LFSR을 시딩하기 위해 수퍼시퀀스 내 다수의 TS들 또는 다수의 스크램블링 동기화 필드를 판독할 수 있다. 그러나, 송신기의 PRBS에 대한 동기화 및 검출 시, 수신기는, 다른 예들 중에서도, TS들의 나머지뿐만 아니라 링크의 초기화 동안 수퍼시퀀스 내에 송신된 모든 후속 TS를 디스크램블링할 수 있다.
수퍼시퀀스들은 레인 상에서 동기화 및 비트 잠금을 가능하게 하는데 사용될 수 있다. 전술된 바와 같이, 수퍼시퀀스들의 적어도 일부는 스크램블링될 수 있다. 도 8에 대한 논의를 다시 살펴보면, 검출 수퍼시퀀스는 수신된 비트 스트림의 바이트 에지들 및 비트를 잠금 또는 검출하도록 그리고 어떤 바이트들이 수퍼시퀀스 내에 송신되는지를 식별하도록 수신기에 의해 사용될 수 있다. 예를 들어, EIEOS 및 TS 헤더는 언스크램블링된 상태로 남아 있어 수퍼시퀀스에 더 빠른 잠금으로 수신기를 보조할 수 있다. 또한, 수퍼시퀀스는, (예를 들어, 제 1 EIEOS가 정확히 검출되지 않는 경우에 EIEOS를 검출하는 다른 기회를 수신기에게 더 빠르게 허용하도록) EIEOS(및 수퍼시퀀스의 시작)로 하여금 비교적 짧은 빈도로 반복하게 하는 것으로 정의될 수 있다. 예를 들어, 하나의 예시에서, 수퍼시퀀스는 1KUI 또는 그 이하 마다 반복하는 것으로 정의될 수 있다. 그러한 수퍼시퀀스들은 또한 초기화 동안 더 랜덤화된 천이뿐만 아니라, TS 잠금, 레이턴시 고정(latency fixing), 및 다른 액션들을 간소화하는 것을 허용할 수 있다.
추가적으로, EIEOS 및 TS 헤더를 언스크램블링된 상태로 남겨두는 것은 바이트 잠금이 발생하게 할 수 있고 수신기가 (스크램블링된 TS 심볼들을 포함하는) 심볼들 및 후속 바이트들의 위치를 식별할 수 있게 허가할 수 있다. 예를 들어, 언스크램블링된 TS 헤더의 에지는 식별될 수 있고 이로써 (예를 들어, TS 헤더의 에지로부터 심볼로의 다수의 바이트들의 개수를 단순히 카운트함으로써) 스크램블링 동기화 필드(예를 들어, 1050)의 시작 또한 식별될 수 있다. 스크램블링 동기화 필드 내 PRBS 시드 검출 시, 수신기는 다음에 이어지는 PRBS 패턴 값들을 알 것이며 또한 후속 스크램블링 동기화 필드(예를 들어, 1050) 값들의 값들을 예측할 수 있을 것이다. 따라서, 수신기는, PRBS에 대한 잠금 시, 스크램블링 동기화 필드(예를 들어, 1050) 값을 또한 이용할 수 있어 구성 작업들, 예컨대, 적응(adaptation), 디스큐(deskew), 및 다른 작업들을 가능하게 한다.
다중 레인 링크들에서, 심볼들은 송신기에 의해 모든 레인들 상에 동시에 송신될 수 있지만, 링크 투 링크 스큐(link-to-link skew)는 동시에 수신기에 도착하지 않는 일부 심볼들을 사용하여 나타낼(manifest) 수 있다. 스큐의 소스들은, 다른 예시들 중에서도, 예를 들어, 칩 차동 드라이버들 및 수신기들, 프린트 배선판 임피던스 변형(printed wiring board impedance variations), 레인 와이어 길이 미스매치를 포함할 수 있다. 하나의 실시예에서, HPI는 디스큐 레인들로의 어드밴스드 로직을 제공한다. 일 예시로서, TS 잠금 이후의 TS 경계선은 레인들을 디스큐하는데 사용될 수 있다. 예를 들어, TS 잠금은 (예를 들어, TS가 링크의 레인들 중 다른 링크 상의 다른 TS보다 뒤에 있는 하나의 레인에 도착하는) 스큐를 검출하는데 사용될 수 있다. EIEOS는 또한 스큐를 검출하는데 사용될 수 있다. 또한, 동기화된 PRBS 패턴의 예측가능성을 사용하여, HPI의 일부 구현예들은 페이로드 내 특정 포인트 동안 LFPS 내 레인 PRBS 패턴들을 비교함으로써 디스큐할 수 있다. 더욱이, 일부 인스턴스들에서, 트레이닝 시퀀스들의 스크램블링이 재시작될 수 있고 디스큐는 다른 예시들 중에서도 트레이닝 시퀀스의 재시딩(re-seeding) 동안 PRBS 값들의 테이블 룩업을 실시함으로써 수행될 수 있다. 그러한 디스큐는, 다른 예들 중에서도, 예를 들어, 디스큐를 관리하도록 TS 또는 상태 머신들을 검출하는 능력이 없을 수도 있는, 테스트칩들에서 유용할 수 있다.
스큐 검출 시, (예를 들어, 소프트웨어 지원형 제어기를 통해 제공된) HPI 로직은 링크 내 다른 레인들에 대하여 각각의 레인 상의 스큐를 식별할 수 있고 스큐를 제거하고자 시도하도록 레인들을 조정할 수 있다. 예를 들어, "더 빠른" 레인들은, 다른 예들 중에서도, 실질적으로 동시에 도착하는 "더 느린" 레인들의 심볼들을 딜레이어 "더 빠른" 레인들과 함께 수용하도록, 레인-투-레인 스큐에서 검출된 지연에 기초하여 인위적으로 느려질 수 있다(또는, 대안적으로, 더 느린 레인들은 (예를 들어, 데이터 경로 내 레이턴시를 감소시킴으로써) 속도가 증가될 수 있음).
적응의 경우, 레인의 전기적 특성들은, 예를 들어, 송신기 및 수신기 사이에서 전송된 샘플 데이터에 기초하여, 송신기 및 수신기 사이에서 조정될 수 있다. 예를 들어, 수신기 적응은, 링크에 대하여 레인을 적응시키도록 수신기에서의 전기적 특성들을 조정하는 수신기의 로직을 갖는 수신기에 송신기가 데이터 패턴을 송신하는 것을 포함할 수 있다. 송신기 적응은, 송신기가 샘플 데이터를 수신기에 송신하는 것 및 레인을 적응시키도록 송신기에서의 조정을 실시하도록 송신기에 의해 사용될 수 있는 피드백을 수신기가 송신기에 송신하는 것을 포함할 수 있다. 수신기는 송신기에서 실시된 조정에 기초하여 송신기에 피드백을 계속해서 송신할 수 있다.
하나의 예시에서, 적응 샘플 데이터는 스크램블링된 TS 데이터를 통해 포함될 수 있다. 하나의 예시에 따라, 고정 UI 패턴은 적응 상태로의 바이패스와 함께 스크램블링하는데 이용될 수 있다. 그러나, TS를 PRBS23과 함께 스크램블링함으로써, 수신기 적응은 바이패스 없이도 수행될 수 있다. 또한, 오프셋 및 다른 에러들은 클럭 복구 및 샘플링 동안 감소될 수 있다. 긴 PRBS 시퀀스(예를 들어, PRBS23)를 통해 제공된 무작위성(randomness)은 적응을 위한 효과적인 샘플 스트림을 증명할 수 있다. 또한, 일부 구현예들에서, 레인은 레인상에 수신된 샘플 데이터를 적응 및 분석할 때 로직을 보조하도록 느린 모드로 동작하도록 설정될 수 있다. 적응을 통해 레인의 특성들을 증명할 때, 적응된 특성들은 링크의 초기화에 적용 및 설정될 수 있다.
링크가 성공적으로 캘리브레이팅되고 구성되고 나면, 초기화는 종료되고 플릿들이 전송되기 시작하는 전송 링크 상태(TLS)로 천이할 수 있다. HPI의 일부 구현예들에서, TLS로의 천이는 시스템 상의 플래니터리 정렬(planetary alignment)에 기초할 수 있다. 예를 들어, 플래니터리 정렬 신호는 TLS로의 천이에 대한 기회를 표시할 수 있다. 수퍼시퀀스의 에지, EIEOS, 또는 TLS에서 천이하는 것 대신에, HPI의 일부 실시예들은 TLS로의 천이 및 마지막 초기화에 대한 플래니터리 정렬에 EK라 송신된 데이터 시퀀스의 시작(SDS) 심볼을 이용할 수 있다. 일 예시에서, SDS는 초기화 비트 스트림 내 어디든 송신될 수 있다. 따라서, 수신기는 SDS에 대하여 수신된 비트들을 지속적으로 스캐닝하여 플래니터리 정렬에 따른 초기화의 마지막을 재촉할 수 있다.
일 예시에서, 예시의 EIEOS는 저 주파수 클럭 신호, 가령, 반복 FF00신호를 제거할 수 있다. 예시의 SDS는 일부 구현예들에서 반복 F0신호를 포함할 수 있다. 따라서, 그러한 인스턴스들에서, EIEOS 내 에일리어싱(aliasing)의 위험이 최소화될 수 있기 때문에, EIEOS의 중간에 송신된 SDS를 검출하는 것은 식별하는 것이 상대적으로 간단할 수 있다. 그러나, TS 페이로드를 스크램블링하는 것 및 TS 데이터의 결과적인 무작위성은 SDS의 일부 형태들의 에일리어싱의 위험성을 도입할 수 있다. 일부 구현예들에서, 여러 비트들의 임의의 특정 기간 동안 SDS를 결코 에일리어싱하지 않을 PRBS가 생성될 수 있다. 또한, 예컨대, PRBS로 하여금 서픽스 내 XOR 0 값들이 되게 하고 TS의 마지막에 언스크램블링된 PRBS을 효과적으로 나타내도록 TS의 마지막 바이트들을 사용하여, 테일 또는 서픽스가 TS 상에 제공될 수 있다. 서픽스가 충분히 길다면, 스크램블링된 서픽스에 반영된 PRBS 값들은 SDS가 TS의 스크램블링된 페이로드 내에 에일리어싱되는 것이 가능하게 할 수 있다. 예를 들어, 일 예시에서, SDS는 값 F0(즉, 1111000011110000...)의 10개의 연속 바이트들로서 정의될 수 있다. 또한, 7의 예약 바이트들의 서픽스는, 도 10의 예시에 예를 들어 도시된 바와 같이, 스크램블링 동기화 필드(예를 들어, 1050)의 3 바이트다음에 바로 이어지는 TS에 제공될 수 있다. 그 결과, 제로화된 TS 서픽스의 길이(예를 들어, 총 10 바이트)는, 다른 예시들 중에서도, 선택된 스크램블링 PRBS(예를 들어, PRBS23) 내에 나타나지 않을 때 선택되었던, 선택된 SDS 값(예를 들어, F0의 10 바이트)에 대응할 수 있다. 예를 들어, PRBS23(또는 다른 PRBS)의 구현에 이용된 다항식에 기초하여, PRBS23 내 어떠한 10 바이트도 선택된 SDS 값과 전혀 같지 않을 것이다.
일부 구현예들에서, TLS에 대한 구성 상태로부터의 퇴장 시, 전송 및 수신 LFSR들은 송신기와 수신기 사이에서 교환된 SDS에 의해 재시작될 수 있다. 예를 들어, 8개의 시작 PRBS에서, 시드들은 0...7, 12...19, 및 8...11 (예를 들어, 처음 4개만) 레인들 각각에 적용될 수 있다. 또한, 예를 들어, 다른 예시들 중에서도, EIEOS 이후의 TS의 언스크램블링된 제 1 바이트(예를 들어, TS 헤더)를 가능 값들의 세트와 비교함으로써, 링크의 레인 반전 및 레인의 극성 반전이 또한 결정될 수 있다.
일 실시예에서, 클럭은 데이터 내에 임베딩될 수 있으며, 이에 따라 별도의 클럭 레인은 존재하지 않는다. 플릿들은 임베디드 클럭에 따라 송신될 수 있다. 또한, 레인들을 통해 송신된 플릿들이 스크램블링됨으로써 클럭 복구를 가능하게 할 수 있다. 일 예로서, 수신기 클럭 복구 유닛은 샘플링 클럭들을 수신기에게 전달할 수 있다(즉, 수신기는 그 데이터로부터 클럭을 복구하며, 그것을 사용하여 입력되는(incoming) 데이터를 샘플링함). 몇몇 구현들에서 수신기들은 입력되는 비트 스트림을 연속적으로 적응시킨다. 클럭을 임베딩함으로써, 핀아웃이 잠재적으로 감소될 수 있다. 그러나, 인-밴드 데이터에 클럭을 임베딩하는 것은 인-밴드 리셋에 접근하는 방식을 변경할 수 있다. 일 실시예에서, BLS(blocking link state)가 초기화 이후에 이용될 수 있다. 또한, EOS(electrical ordered set) 수퍼시퀀스들이 초기화 동안에 이용됨으로써, 다른 고려사항들 중에서도 리셋을 가능하게 할 수 있다. 임베디드 클럭은 링크 상의 디바이스들 간에 공통일 수 있으며, 이러한 공통 동작 클럭은 링크의 캘리브레이션 및 구성 동안에 설정될 수 있다. 예를 들어, HPI 링크들은 드리프트 버퍼들과의 공통 클럭을 참조할 수 있다. 이러한 구현은 다른 잠재적 장점들 중에서도, 비-공통 참조 클럭들에서 사용되는 탄성 버퍼들 보다 낮은 레이턴시를 실현할 수 있다. 또한, 참조 클럭 분배 세그먼트들은 지정된 범위들 내에서 매칭될 수 있다.
전술한 바와 같이, HPI 링크는 디폴트 파워-업, 초기화 등을 위한 "느린 모드"를 포함하는 여러 속도들로 동작할 수 있다. 각 디바이스의 동작(또는 "빠른(fast)") 속도나 모드는 BIOS에 의해서 정적으로 설정될 수 있다. 링크 상의 공통 클럭은 링크의 양 측에 있는 각 디바이스의 각각의 동작 속도들에 기초하여 구성될 수 있다. 예를 들어, 링크 속도는 다른 예들 중에서도, 두 디바이스 동작 속도들 중 더 느린 것에 기초할 수 있다. 임의의 동작 속도 변경은 웜(warm) 리셋 또는 콜드(cold) 리셋에 의해 달성될 수 있다.
몇몇 예들에서, 파워-온 시에, 링크는 예를 들어, 100 MT/s의 전송 레이트를 갖는 느린 모드로 초기화된다. 이어서, 소프트웨어는 링크의 동작 속도에 대한 두 측들을 셋업하고, 초기화를 시작한다. 다른 예들에서는, 예를 들어, 느린 모드의 부재시 또는 사용불가능할 시에, 측파대역 메커니즘을 이용하여 링크 상의 공통 클럭을 포함하는 링크를 셋업할 수 있다.
일 실시예에서, 느린 모드 초기화 위상은 동작 속도와 동일한 인코딩, 스크램블링, 트레이닝 시퀀스들(TS), 상태들 등을 사용할 수 있지만, 이것은 잠재적으로 적은 특징들(전기적 파라미터 셋업 없음, 적응 없음 등)을 갖는다. 또한, 느린 모드 동작 위상은 동일한 인코딩, 스크램블링 등을 잠재적으로 사용할 수 있지만(다른 구현들은 그렇지 않을 수도 있지만), 동작 속도에 비해 적은 상태들 및 특징들을 가질 수도 있다(예컨대, 저전력 상태들 없음).
또한, 느린 모드는 디바이스의 네이티브 PLL(phase lock loop) 클럭 주파수를 사용하여 구현될 수 있다. 예를 들어, HPI는 PLL 클럭 주파수 변경 없이도 에뮬레이팅된 느린 모드를 지원할 수 있다. 몇몇 설계들이 느린 속도 및 빠른 속도를 위한 별도의 PLL들을 사용할 수도 있지만, HPI의 몇몇 구현들에서는, 느린 모드 동안에 PLL 클럭이 동일하게 빠른 동작 속도로 실행될 수 있게 함으로써 에뮬레이팅된 느린 모드가 달성될 수 있다. 예를 들어, 송신기는 느리고 높은 클럭 신호를 에뮬레이팅하고 이어서 느리고 낮은 클럭 신호를 에뮬레이팅하기 위해 비트들을 여러번 반복함으로써, 더 느린 클럭 신호를 에뮬레이팅할 수 있다. 이어서, 수신기는 수신된 신호를 오버샘플링하여 상기 반복 비트들에 의해 에뮬레이팅된 에지(edge)들의 위치를 찾을 수 있으며, 그 비트를 식별할 수 있다. 이러한 구현들에서, PLL을 공유하는 포트들은 느린 속도 및 빠른 속도로 공존할 수 있다.
HPI의 몇몇 구현들에서는, 링크 상의 레인들의 적응이 지원될 수 있다. 물리 계층은 수신기 적응 및 송신기(또는 송신자) 적응 양쪽 모두를 지원할 수 있다. 수신기 적응으로, 레인 상의 송신기는, 수신기 로직이 신호의 품질 및 레인의 전기적 특성들에서의 단점들을 식별하도록 처리할 수 있는 샘플 데이터를 수신기에게 송신할 수 있다. 이어서, 수신기는 수신된 샘플 데이터의 분석에 기초하여 레인을 최적화하도록 레인의 캘리브레이션에 대한 조정을 행할 수 있다. 송신기 적응의 경우에, 수신기는 다시 샘플 데이터를 수신하고 레인의 품질을 기술하는 메트릭들을 전개할 수 있지만, 이 경우에 (예컨대, 소프트웨어, 하드웨어, 임베디드, 측파대역 또는 그 밖의 채널과 같은 백채널(backchannel)을 사용하는) 송신기에 메트릭들을 전달하여 그 피드백에 기초하여 송신기로 하여금 레인에 대한 조정들을 행할 수 있게 한다.
링크 상의 양쪽 디바이스들 모두가 동일한 참조 클럭(예컨대, ref clk)을 런 오프할 수 있으므로, 탄성 버퍼들은 생략될 수 있다(임의의 탄성 버퍼들이 최소 가능한 레이턴시를 가진 드리프트 버퍼들로서 바이패스되거나 사용될 수 있음). 그러나, 위상 조정 또는 드리프트 버퍼들이 각 레인 상에 이용되어 각각의 수신기 비트스트림을 원격 클럭 도메인에서 국부 클럭 도메인으로 전송시킬 수 있다. 드리프트 버퍼들의 레이턴시는 전기적 사양(예컨대, 전압, 온도, 참조 클럭 라우팅 미스매치들에 의해 도입되는 잔여 SSC 등)에서 모든 소스들로부터의 드리프트 합을 처리하기에 충분할 수 있지만, 전송 지연을 감소시키기 위하여 가능한한 작을 수 있다. 드리프트 버퍼가 너무 얕은(shallow) 경우, 드리프트 오류들이 발생하여 일련의 CRC 오류들로서 나타날 수 있다. 따라서, 몇몇 구현들에서는, 다른 예들 중에서도 실제의 드리프트 오류가 발생하기 이전에 물리 계층 리셋을 개시할 수 있는 드리프트 알람(drift alarm)이 제공될 수 있다.
HPI의 몇몇 구현들은 동일한 공칭 참조 클럭 주파수이며 ppm 차이를 가지고 실행되는 양 측들을 지원할 수 있다. 이 경우에, 주파수 조정(또는 탄성) 버퍼들이 필요할 수 있으며, 다른 예들 중에서도, 확장된 BLS 윈도우 동안에 또는 주기적으로 발생하는 특수한 시퀀스들 동안에 재조정될 수 있다.
HPI PHY 논리 계층의 동작은, 레이턴시가 다른 고려사항들 중에서도, 링크 계층에서 레이턴시 고정 오류들 또는 타임아웃들을 초래하지 않는다면, 그 아래에 놓이는 전송 매체에 독립적일 수 있다.
외부 인터페이스들은 물리 계층의 관리를 보조하도록 HPI에 제공될 수 있다. 예를 들어, (핀들, 퓨즈들, 다른 계층들로부터) 외부 신호들, 타이머들, 제어 및 상태 레지스터들이 제공될 수 있다. 입력 신호들은 PHY 상태에 대한 임의의 시간에서 변경될 수 있지만, 각각의 상태의 특정 포인트들에서 물리 계층에 의해 관측될 것이다. 예를 들어, (후술하는 바와 같은) 변경 정렬 신호가 수신될 수 있으며, 다른 예들 중에서도, 링크가 전송 링크 상태에 진입한 후에는 아무런 효과도 없다. 마찬가지로, 커맨드 레지스터 값들(command register values)은 제시간의 특정 포인트들에서만 물리 계층 엔티티들에 의해 관측될 수 있다. 예를 들어, 물리 계층 로직은 그 값의 스냅샷을 취할 수 있으며, 후속 동작들에서 그것을 사용할 수 있다. 따라서, 몇몇 구현들에서, 커맨드 레지스터들의 업데이트들이 비정상적인 동작을 방지하기 위해 (예를 들어, 전송 링크 상태에서 또는 리셋 캘리브레이션에 유지할 때, 느린 모드 전송 링크 상태에서) 특정 기간들의 제한된 서브세트와 관련될 수 있다.
상태 값들은 하드웨어 변경들을 추적하기 때문에, 판독 값들은 그들이 판독된 시점에 따라 달라질 수 있다. 그러나, 일부 상태 값들, 예를 들어, 링크 맵, 레이턴시, 속도 등은 초기화 이후에 변경할 수 없다. 예를 들어, 재-초기화(또는 저전력 링크 상태(LPLS), 또는 L1 상태, 퇴장)는 이들이 변경되게 할 수 있는 유일한 것이다(예를 들어, 다른 예들 중에서도, 재-초기화가 트리거링될 때까지는, TLS에서 하드 레인 고장이 링크의 재구성을 초래할 수 없음).
인터페이스 신호들은, 외부의 신호들이지만 물리 계층 동작에 영향을 미치는 신호들을 포함할 수 있다. 예들로서, 그러한 인터페이스 신호들은 인코딩 및 타이밍 신호들을 포함할 수 있다. 인터페이스 신호들은 설계 특정한 것일 수 있다. 이러한 신호들은 입력 또는 출력일 수 있다. 몇몇 인터페이스 신호들, 예를 들어, 다른 예들 중에서도, 용어 세마포어(semaphores) 및 프리픽스(prefixed) EO는, 어써션 에지(assertion edge)마다 한 번씩 활성 상태가 될 수 있으며, 즉, 그들은 어써트 해제된 후에 다시 어써트됨으로써 다시 효력을 나타낼 수 있다. 예를 들어, 표 1은 예시적 기능들에 대한 예시적 목록을 포함한다:
Figure 112017062992864-pat00001
CSR 타이머 디폴트 값들은 쌍으로 제공될 수 있다 - 하나는 느린 모드용이고 하나는 동작 속도용임. 몇몇 예들에서, 값 0은 타이머를 디스에이블시킨다(즉, 타임아웃이 일어나지 않음). 타이머들은 아래의 표 2에 도시된 것들을 포함할 수 있다. 주 타이머들은 일 상태에서 기대되는 액션들을 타이밍하는데 사용될 수 있다. 보조 타이머들은 진행되고 있지 않는 초기화들을 중단시키거나 자동 테스트 장비(또는 ATE) 모드로 정확한 시간에서 순방향 상태 천이들을 행하는데 사용된다. 몇몇 경우들에서, 보조 타이머들은 일 상태의 주 타이머들보다 훨씬 더 클 수 있다. 지수 타이머 세트들은 지수함수(exp)로 서픽스(suffix)될 수 있으며, 그 타이머 값은 필드 값에 2 상승된다. 선형 타이머들의 경우, 타이머 값은 필드 값이다. 각각의 타이머는 상이한 입도들을 사용할 수 있다. 또한, 전력 관리 섹션에서 몇몇 타이머들은 타이밍 프로파일로 지칭되는 세트에 존재할 수 있다. 이것들은 동일한 이름을 가진 타이밍 다이어그램과 관련될 수 있다.
Figure 112017062992864-pat00002
커맨드 및 제어 레지스터들이 제공될 수 있다. 제어 레지스터들은 나중의 액션(late action)일 수 있고, 일부 경우들에서 소프트웨어에 의해 판독되거나 기록될 수 있다. 나중의 액션 값들은 리셋(Reset)에서 지속적으로 효과를 얻을 수 있다 (예를 들어, 소프트웨어-페이싱(software-facing)으로부터 하드웨어-페이싱(hardware-facing) 스테이지로 통과할 수 있다). 제어 세마포어들(프리픽스된 CP)은 RW1S이고, 하드웨어에 의해 클리어될 수 있다. 제어 레지스터들은 여기에 설명하는 임의의 아이템들을 수행하기 위해 이용될 수 있다. 이들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 수정가능하고 액세스가능할 수 있다.
상태 레지스터들은 (하드웨어에 의해 기록되고 사용된) 하드웨어 변경들을 추적하기 위해 제공될 수 있고, 판독 전용일 수 있다(그러나, 디버그 소프트웨어가 이들에 또한 기록할 수 있다). 이러한 레지스터들은 상호운용성에 영향을 미치지 않을 수 있으며, 통상적으로는 다수의 사설 상태 레지스터들로 보완될 수 있다. 상태 세마포어들(프리픽스된 SP)은 이들이 상태를 설정하는 액션들을 다시 수행하기 위해 소프트웨어에 의해 클리어될 수 있기 때문에 명령될 수 있다. 디폴트 평균 초기(온 리셋) 값들은 초기화와 연관된 이들 상태 비트들의 서브세트로서 제공될 수 있다. 초기화 중단시에, 이러한 레지스터는 스토리지 구조로 카피될 수 있다.
툴 박스 레지스터들이 제공될 수 있다. 예를 들어, 물리 계층에서의 시험가능성 툴-박스 레지스터들은 패턴 생성, 패턴 검사 및 루프백 제어 메커니즘들을 제공할 수 있다. 더 높은 레벨의 애플리케이션들이 마진들을 결정하기 위해 전기적 파라미터들에 따라 이들 레지스터들을 사용할 수 있다. 예를 들어, 테스트에 구축된 인터커넥트가 마진들을 결정하기 위해 이러한 툴-박스를 이용할 수 있다. 송신기 적응을 위해, 이들 레지스터들은 다른 예들 중에서, 이전의 섹션들에서 설명한 특정 레지스터들과 함께 사용될 수 있다.
일부 구현들에서, HPI는 물리 계층을 이용하여 신뢰가능성, 이용가능성, 및 서비스가능성(RAS) 능력들을 지원한다. 일 실시예에서, HPI는 소프트웨어를 포함할 수 있는 하나 이상의 계층들로 핫 플러그 및 제거(hot plug and remove)를 지원한다. 핫 제거는 링크를 수신거부(quiescing)하는 것을 포함할 수 있고, 초기화 시작 상태/신호가 제거될 에이전트에 대해 클리어될 수 있다. 원격 에이전트(즉, 제거되지 않은 에이전트(예를 들어, 호스트 에이전트))가 저속으로 설정될 수 있고, 그것의 초기화 신호가 또한 클리어될 수 있다. (예를 들어, BLS를 통한) 인-밴드 리셋이 에이전트들 양자로 하여금 캘리브레이트 리셋 상태(CRS)와 같은 리셋 상태에서 대기하게 할 수 있고; 다른 예들 및 특징들 중에서, 제거될 에이전트는 제거될 수 있다(또는 타겟팅된 핀 리셋에 홀딩될 수 있고, 파워 다운될 수 있다). 실제로, 상기 이벤트들 중 일부는 생략될 수 있으며, 추가의 이벤트들이 추가될 수 있다.
핫 애드(hot add)는 저속으로 디폴트할 수 있는 초기화 속도를 포함할 수 있고, 초기화 신호는 추가될 에이전트에 대해 설정될 수 있다. 소프트웨어는 속도를 저속으로 설정할 수 있고 원격 에이전트에 대한 초기화 신호를 클리어할 수 있다. 링크는 저속 모드에서 나타날 수 있고, 소프트웨어는 동작 속도를 결정할 수 있다. 일부 경우들에서, 어떠한 원격의 PPL 재잠금도 지금 수행되지 않는다. 동작 속도는 에이전트들 양자에 대해 설정될 수 있고 (이전에 행해지지 않은 경우에) 인에이블은 적응을 위해 설정될 수 있다. 초기화 시작 표시자는 에이전트들 양자에 대해 클리어될 수 있고, 인 밴드 BLS 리셋이 에이전트 양자들로 하여금 CRS에서 대기하게 할 수 있다. 소프트웨어는 (추가될) 에이전트의 웜 리셋(warm reset)(예를 들어, 타겟팅되거나 셀프-리셋)을 선언할 수 있고, 이것은 PLL로 하여금 재잠금하게 할 수 있다. 소프트웨어는 임의의 공지된 로직에 의해 초기화 시작 신호를 또한 설정할 수 있고, 원격으로 더 설정할 수 있다(따라서, 이것을 수신기 검출 상태(RDS)로 전진시킴). 소프트웨어는 추가 에이전트의 웜 리셋을 선언해제할 수 있다(따라서, 이것을 RDS로 전진시킴). 그 후, 링크는 다른 예를 중에서, 동작 속도에서, 전송 링크 상태(TLS)로 (또는 적응 신호가 설정된 경우에는 루프백으로) 초기화할 수 있다. 실제로, 상기 이벤트들 중 일부는 생략될 수 있으며, 추가의 이벤트들이 추가될 수 있다.
데이터 레인 고장 복구가 지원될 수 있다. 일 실시예에서, HPI에서의 링크가 전체 폭 미만(예를 들어, 전체 폭의 절반 미만)으로 자신을 구성함으로써 단일 레인에 대한 하드 에러에 대해 원상복구될 수 있고, 이에 의해, 결점이 있는 레인을 배제할 수 있다. 일 예시로서, 이 구성은 링크 상태 머신에 의해 행해질 수 있고, 미사용 레인들은 구성 상태에서 턴 오프될 수 있다. 그 결과, 다른 예들 중에서, 플릿(flit)이 더 좁은 폭에 걸쳐 송신될 수 있다.
HPI의 일부 구현들에서, 레인 반전은 일부 링크들에 대해 지원될 수 있다. 레인 반전은 예를 들어, 수신기의 레인들(n/n-1/n-2…)(예를 들어, n은 19 또는 7 등일 수 있음)에 연결된 송신기의 레인들(0/1/2...)을 지칭할 수 있다. 레인 반전은 TS 헤더의 필드에서 식별된 바와 같이 수신기에서 검출될 수 있다. 수신기는 논리 레인(0 … n)에 대한 물리 레인(n ... 0)을 사용함으로써 폴링 상태에서 시작함으로써 레인 반전을 처리할 수 있다. 따라서, 레인에 대한 참조는 논리 레인 번호를 참조할 수 있다. 따라서, 본원에서 설명된 바와 같이, 보드 설계자들은 물리적 또는 전기적 설계를 더욱 효율적으로 레이 다운할 수 있고, HPI는 가상 레인 할당들로 작동할 수 있다. 더욱이, 일 실시예에서, 극성이 반전될 수 있다(즉, 차동 송신기(+/-)가 수신기(-/+)에 연결될 때). 극성은 또한 하나 이상의 TS 헤더 필드들로부터 수신기에서 검출될 수 있고, 일 실시예에서, 폴링 상태에서 처리될 수 있다.
도 11를 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 실시예가 도시된다. 프로세서(1100)는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(DSP), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 코드를 실행하기 위한 다른 디바이스와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1100)는 비대칭 코어들 또는 대칭 코어들(도시된 실시예)을 포함할 수 있는 적어도 2개의 코어들(코어(1101 및 1102))을 포함한다. 그러나, 프로세서(1100)는 대칭 또는 비대칭일 수 있는 임의의 수의 프로세싱 요소들을 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 프로세싱 요소들의 예시들은: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함하고, 이것은 실행 상태 또는 아키텍처 상태와 같은 프로세서에 대한 상태를 가질 수 있다. 다시 말해, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 운영 시스템, 애플리케이션, 또는 다른 코드와 같은 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(또는 프로세서 소켓)는 코어들 또는 하드웨어 스레드들과 같은 임의의 수의 다른 프로세싱 요소들을 잠재적으로 포함하는 집적 회로를 통상적으로 지칭한다.
코어는 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치된 로직을 종종 지칭하며, 여기서, 각각의 독립적으로 유지된 아키텍처 상태는 적어도 일부 전용 실행 자원들과 연관된다. 코어들과 반대로, 하드웨어 스레드는 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치된 임의의 로직을 통상적으로 지칭하고, 여기서, 독립적으로 유지된 아키텍처 상태들은 실행 자원에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정한 자원들은 공유되고 다른 자원들은 아키텍처 상태에 전용될 때, 하드웨어 스레드와 코어의 명칭 사이의 라인은 중복된다. 하지만 종종, 코어와 하드웨어 스레드는 운영 시스템에 의해 개별 논리 프로세서들로서 보여지고, 여기서, 운영 시스템은 각각의 논리 프로세서 상의 동작들을 개별적으로 스케줄링할 수 있다.
도 11에 예시된 바와 같이, 물리적 프로세서(1100)는 2개의 코어들(코어(1101 및 1102))을 포함한다. 여기서, 코어(1101 및 1102)는 대칭 코어들, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직들을 갖는 코어들로 고려된다. 다른 실시예에서, 코어(1101)는 비순차적(out-of-order) 프로세서 코어를 포함하지만, 코어(1102)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(1101 및 1102)은 네이티브 코어, 소프트웨어 관리된 코어, 네이티브 명령어 세트 아키텍처(Instruction Set Architecture; ISA)를 실행하도록 구성된 코어, 변환(translated) 명령어 세트 아키텍처(ISA)를 실행하도록 구성된 코어, 병행 설계된 코어, 또는 다른 공지된 코어와 같은 임의의 타입의 코어로부터 개별적으로 선택될 수 있다. 이종 코어 환경(heterogeneous core environment)(즉, 비대칭 코어들)에서, 이진 변환(binary translation)과 같은 일부 형태의 변환은 코어들 중 하나 또는 양자 상에서 코드를 스케줄링하거나 실행하도록 이용될 수 있다. 또 다른 논의로, 코어(1101)에 도시된 기능 유닛들은, 코어(1102) 내 유닛들이 도시된 실시예에서 유사한 방식으로 동작하기 때문에, 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1101)는 하드웨어 스레드 슬롯들(1101a 및 1101b)로서 또한 지칭될 수 있는 2개의 하드웨어 스레드들(1101a 및 1101b)을 포함한다. 따라서, 일 실시예에서, 운영 시스템과 같은 소프트웨어 엔티티들은 프로세서(1100)를 4개의 개별 프로세서들, 즉, 4개의 소프트웨어 스레드들을 동시에 실행할 수 있는 4개의 논리 프로세서들 또는 프로세싱 요소들로서 잠재적으로 본다. 위에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터들(1101a)과 연관되고, 제 2 스레드는 아키텍처 상태 레지스터들(1101b)과 연관되고, 제 3 스레드는 아키텍처 상태 레지스터들(1102a)과 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터들(1102b)과 연관될 수 있다. 여기서, 아키텍처 상태 레지스터들(1101a, 1101b, 1102a, 및 1102b)의 각각은, 상술한 바와 같이, 프로세싱 요소들, 스레드 슬롯들, 또는 스레드 유닛들로서 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터들(1101a)은 아키텍처 상태 레지스터들(1101b)에 복제되어서, 개별 아키텍처 상태들/컨텍스트들은 논리 프로세서(1101a) 및 논리 프로세서(1101b)용으로 저장될 수 있다. 코어(1101)에서, 할당기 및 리네이머(renamer) 블록(1130)에서의 명령어 포인터들 및 리네이밍(renaming) 로직과 같은 다른 유사한 자원들은 스레드들(1101a 및 1101b)용으로 또한 복제될 수 있다. 리오더/리타이어먼트 유닛(1135) 내 리-오더 버퍼들, ILTB(1120), 로딩/저장 버퍼들, 및 큐우들과 같은 일부 자원들이 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 하위 레벨 데이터-캐시 및 데이터-TLB(1151), 실행 유닛(들)(1140), 및 비순차적 유닛(1135)의 부분들과 같은 다른 자원들은 잠재적으로 전체 공유된다.
프로세서(1100)는 전체 공유되고, 파티셔닝을 통해 공유되거나, 프로세싱 요소들에/프로세싱 요소들에 의해 전용될 수 있는 다른 자원들을 종종 포함한다. 도 11에서, 프로세서의 예시적인 논리 유닛들/자원들을 갖는 전적으로 예시인 프로세서에 관한 실시예가 도시된다. 프로세서가 임의의 이들 기능적 유닛들 뿐만 아니라 도시되지 않은 임의의 다른 공지된 기능적 유닛들, 로직, 또는 펌웨어를 포함할 수 있거나 생략할 수 있다는 것에 유의한다. 예시된 바와 같이, 코어(1101)는 단순화된 대표적인 비순차적(OOO) 프로세서 코어를 포함한다. 그러나, 순차적 프로세서가 상이한 실시예들에서 이용될 수 있다. OOO 코어는 실행되고/취해질 브랜치들을 예측하기 위한 브랜치 타겟 버퍼(1120) 및 명령어들에 대한 어드레스 변환 엔트리들을 저장하기 위한 명령어-변환 버퍼(I-TLB)(1120)를 포함한다.
코어(1101)는 페치된 요소들을 디코딩하기 위해 페치 유닛(1120)에 연결된 디코딩 모듈(1125)을 더 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯들(1101a, 1101b) 각각과 연관된 개별 시퀀서들을 포함한다. 일반적으로, 코어(1101)는 프로세서(1100)상에서 실행가능한 명령어들을 정의/명시하는 제 1 ISA와 연관된다. 종종, 제 1 ISA의 일부인 머신 코드 명령어들은 수행될 동작 또는 명령어를 참조/명시하는 명령어(연산코드(opcode)로서 지칭됨)의 일부를 포함한다. 디코딩 로직(1125)은 그들의 연산코드들로부터의 이들 명령어들을 인식하고 제 1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인에서 디코딩된 명령어들을 통과시키는 회로를 포함한다. 예를 들어, 아래에서 더 상세히 논의되는 바와 같이, 일 실시예에서, 디코더(1125)는 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계되거나 구성된 로직을 포함한다. 디코더들(1125)에 의한 인식의 결과로서, 아키텍처 또는 코어(1101)는 적절한 명령어와 연관된 작업들을 수행하기 위해 특정의, 사전정의된 액션들을 취한다. 본원에서 설명되는 임의의 작업들, 블록들, 동작들, 및 방법들이 하나의 또는 다수의 명령어들에 응답하여 수행될 수 있고, 그러한 명령어들 중 일부는 새롭거나 오래된 명령어들일 수 있다는 것이 중요하다. 일 실시예에서, 디코더들(1126)은 동일한 ISA(또는 그것의 서브세트)를 인식한다는 것에 유의한다. 대안적으로, 이종 코어 환경에서, 디코더들(1126)은 제 2 ISA(제 1 ISA의 서브세트 또는 별개의 ISA)를 인식한다.
일 실시예에서, 할당기 및 리네이머 블록(1130)은 명령어 처리 결과들을 저장하기 위해 레지스터 파일들과 같은 자원들을 예약하는 할당기를 포함한다. 그러나, 스레드들(1101a 및 1101b)은 잠재적으로 비순차적 실행이 가능할 수 있고, 여기서, 할당기 및 리네이머 블록(1130)은 명령어 결과들을 추적하는 리오더 버퍼들과 같은 다른 자원들을 또한 예약한다. 유닛(1130)은 프로그램/명령어 참조 레지스터들을 프로세서(1100) 내부의 다른 레지스터들로 리네밍하기 위해 레지스터 리네이머를 또한 포함할 수 있다. 리오더/리타이어먼트 유닛(1135)은, 비순차적 실행 및 비순차적으로 실행된 명령어들의 추후 순차적 리타이어먼트를 지원하기 위해, 앞에서 언급된 리오더 버퍼들, 로딩 버퍼들 및 저장 버퍼들과 같은 컴포넌트들을 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(1140)은 실행 유닛들에 대한 명령어들/동작을 스케줄링하기 위해 스케줄러 유닛을 포함한다. 예를 들어, 부동 소수점 명령어(floating point instruction)가 가용 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트 상에서 스케줄링된다. 실행 유닛들과 연관된 레지스터 파일들은 정보 명령어 처리 결과들을 저장하기 위해 또한 포함된다. 예시의 실행 유닛들은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 부하 실행 유닛, 저장 실행 유닛, 및 다른 공지된 실행 유닛들을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(1150)는 실행 유닛(들)(1140)에 연결된다. 데이터 캐시는, 메모리 코히어런시 상태로 잠재적으로 유지된 최근 사용되고/동작된 요소들, 예컨대, 데이터 피연산 함수들을 저장한다. D-TLB는 최근의 가상/선형-물리적 어드레스 변환들을 저장하기 위한 것이다. 특정 예시로서, 프로세서는 물리적 메모리를 복수의 가상 페이지들로 분할하기 위한 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어들(1101 및 1102)은 온-칩 인터페이스(1110)와 연관된 제 2 레벨 캐시와 같은 상위 레벨 또는 더 먼(further-out) 캐시에 대한 액세스를 공유한다. 상위 레벨 또는 더 먼은 실행 유닛(들)으로부터 증가하거나 더 멀어지는 캐시 레벨들을 지칭한다. 일 실시예에서, 상위 레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같은 프로세서(1100)에 대한 메모리 계층에서 최종 레벨 데이터 캐시-최종 캐시이다. 그러나, 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있기 때문에, 이로 제한되지 않는다. 대신에, 트레이스 캐시 - 명령어 캐시의 타입 - 가 최근에 디코딩된 트레이스들을 저장하기 위해 디코더(1125) 이후에 연결될 수 있다. 여기서, 명령어는 다수의 마이크로명령어들(마이크로-동작들)로 디코딩할 수 있는, 매크로-명령어(즉, 디코더들에 의해 인식된 일반 명령어)을 잠재적으로 지칭한다.
도시된 구성에서, 프로세서(1100)는 온-칩 인터페이스 모듈(1110)을 또한 포함한다. 이력적으로, 더 상세히 후술되는, 메모리 제어기는 프로세서(1100) 외부의 컴퓨팅 시스템에 포함된다. 이러한 시나리오에서, 온-칩 인터페이스(1110)는 시스템 메모리(1175), 칩셋(메모리(1175)에 접속시키기 위한 메모리 제어기 허브 및 주변 디바이스들에 접속시키기 위한 I/O 제어기 허브를 종종 포함함), 메모리 제어기 허브, 노스브리지(northbridge), 또는 다른 집적 회로와 같은 프로세서(1100) 외부의 디바이스들과 통신하기 위한 것이다. 그리고, 이러한 시나리오에서, 버스(1105)는 멀티-드롭(multi-drop) 버스, 점 대 점 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들어, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1175)는 프로세서(1100)에 전용될 수 있거나 시스템에서의 다른 디바이스들과 공유될 수 있다. 메모리(1175)의 타입들의 공통적인 예들은 DRAM, SRAM, 비휘발성 메모리(NV 메모리), 및 다른 공지된 저장 디바이스를 포함한다. 디바이스(1180)는 메모리 제어기 허브에 연결된 그래픽 가속기, 프로세서 또는 카드, I/O 제어기 허브에 연결된 데이터 스토리지, 무선 트랜시버, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 다른 공지된 디바이스를 포함할 수 있다는 것에 유의한다.
그러나, 최근에, 더 많은 로직 및 디바이스들이 SOC와 같은 단일 다이상에 집적됨에 따라, 이들 디바이스들의 각각은 프로세서(1100)에 통합될 수 있다. 예를 들어, 일 실시예에서, 메모리 제어기 허브는 프로세서(1100)와 동일한 패키지 및/또는 다이상에 있다. 여기서, 코어의 부분(온-코어 부분)(1110)은 메모리(1175) 또는 그래픽 디바이스(1180)와 같은 다른 디바이스들과 인터페이싱하기 위해 하나 이상의 제어기(들)를 포함한다. 인터커넥트 및 이러한 디바이스들과 인터페이싱하는 제어기들을 포함하는 구성은 종종 온-코어(또는 언-코어 구성)로서 지칭된다. 일 예시로서, 온-칩 인터페이스(1110)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속 직렬 점 대 점 링크(1205)를 포함한다. 그러나, SOC 환경에서, 네트워크 인터페이스들, 코-프로세서들, 메모리(1175), 그래픽 프로세서(1180), 및 임의의 다른 공지된 컴퓨터 디바이스들/인터페이스와 같은 더욱더 많은 디바이스들이 높은 기능성 및 낮은 전력 소모를 갖는 작은 폼 팩터를 제공하기 위해 단일 다이 또는 집적 회로상에 집적될 수 있다.
일 실시예에서, 프로세서(1100)는 본원에서 설명된 장치 및 방법들을 지원하거나 이들과 인터페이싱하기 위해 애플리케이션 코드(1176)를 컴파일하고, 변환하고, 및/또는 최적화하도록 컴파일러, 최적화, 및/또는 변환기 코드(1177)를 실행할 수 있다. 컴파일러는 소스 텍스트/코드를 타겟 텍스트/코드로 변환하기 위해 프로그램 또는 프로그램들의 세트를 종종 포함한다. 일반적으로, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일(compilation)은 하이 레벨 프로그래밍 언어 코드를 로우 레벨 기계 또는 어셈블리 언어 코드로 변형하기 위해 다중의 단계들 및 경로들에서 행해진다. 그러나, 단일 경로 컴파일러들은 단순한 컴파일을 위해 여전히 이용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기법들을 이용할 수 있고, 어휘 분석, 사전 프로세싱, 파싱, 의미 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작들을 수행할 수 있다.
더 큰 컴파일러들은 다중의 단계들을 종종 포함하지만, 이들 단계들은 대부분 종종 2개의 단계들: (1) 프런트-엔드, 즉, 일반적으로, 구문 프로세싱, 의미 프로세싱, 및 일부 변환/최적화가 발생할 수 있는 경우, 및 (2) 백-엔드, 즉, 일반적으로, 분석, 변환들, 최적화들, 및 코드 생성이 발생하는 경우에 포함된다. 일부 컴파일러들은 컴파일러의 프런트-엔드와 백-엔드 사이의 서술(delineation)의 블러링(blurring)을 예시하는 중간을 지칭한다. 그 결과, 삽입, 연관, 생성, 또는 컴파일러의 다른 동작에 대한 참조는 임의의 상기 언급한 단계들 또는 경로들뿐만 아니라 컴파일러의 임의의 다른 공지된 단계들 또는 경로들에서 발생할 수 있다.
예시적인 예로서, 컴파일러는 컴파일의 하나 이상의 단계들, 예건대, 컴필레이션의 프런트-엔드 단계에서의 호들/동작들의 삽입 및 그 이후 변환 단계 동안 호들/동작들의 하위 레벨 코드로의 변환에서, 호들, 함수들 등을 잠재적으로 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 이러한 동작들/호들을 삽입할 수 있을 뿐만 아니라 런타임 동안 실행을 위해 코드를 최적화할 수 있다는 것에 유의한다. 특정한 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적 최적화 코드, 이진 코드, 또는 이들 조합을 포함할 수 있다.
컴파일러와 유사하게, 이진 변환기와 같은 변환기는 코드를 최적화 및/또는 변환하기 위해 코드를 정적 또는 동적으로 변환한다. 따라서, 코드, 애플리케이션 코드, 프로그램 코드, 또는 다른 소프트웨어 환경의 실행에 대한 참조는: (1) 프로그램 코드를 컴파일하거나, 소프트웨어 구조들을 유지하거나, 다른 동작들을 수행하거나, 코드를 최적화하거나, 코드를 변환하기 위해 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기를 동적으로 또는 정적으로 실행하는 것; (2) 최적화되고/컴파일된 애플리케이션 코드와 같은 동작들/호들을 포함하는 메인 프로그램 코드를 실행하는 것; (3) 소프트웨어 구조들을 유지하거나, 다른 소프트웨어 관련 동작들을 수행하거나, 코드를 최적화하기 위해 메인 프로그램 코드와 연관된 라이브러리들과 같은 다른 프로그램 코드를 실행하는 것; 또는 (4) 이들의 조합을 지칭할 수 있다.
이제, 도 12를 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 12의 실시예에 도시된 바와 같이, 프로세서(1200)는 다중의 도메인들을 포함한다. 구체적으로, 코어 도메인(1230)은 복수의 코어들(1230A-1230N)을 포함하고, 그래픽 도메인(1260)은 미디어 엔진(1265)을 갖는 하나 이상의 그래픽 엔진들을 포함하고, 시스템 에이전트 도메인(1210)이 있다.
다양한 실시예들에서, 시스템 에이전트 도메인(1210)은 전력 제어 이벤트들 및 전력 관리를 처리하여, 도메인들(1230 및 1260)의 개별 유닛들(예를 들어, 코어들 및/또는 그래픽 엔진들)이 소정의 유닛에서 발생하는 활성화(또는 비활성화)의 관점에서 적절한 전력 모드/레벨(예를 들어, 활성, 터보, 슬립, 휴지, 딥 슬립, 또는 다른 어드밴스드 구성 전력 인터페이스 등의 상태)에서 동적으로 동작하도록 독립적으로 제어가능하다. 도메인들(1230 및 1260)의 각각은 상이한 전압 및/또는 전력에서 동작할 수 있고, 또한, 도메인들 내의 개별 유닛들은 독립적인 주파수 및 전압에서 각각 잠재적으로 동작한다. 3개의 도메인들로만 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않고 추가의 도메인들이 다른 실시예들에서 존재할 수 있다는 것을 이해하는 것에 유의한다.
도시된 바와 같이, 각각의 코어(1230)는 다양한 실행 유닛들 및 추가의 프로세싱 요소들에 부가하여 로우 레벨 캐시들을 더 포함한다. 여기서, 다양한 코어들이 서로에 그리고 최종 레벨 캐시(LLC)의 복수의 유닛들 또는 슬라이스들(1240A-1240N)로 구성된 공유 캐시 메모리에 연결되고; 이들 LLC들은 스토리지 및 캐시 제어기 기능을 종종 포함하며 코어들뿐만 아니라 그래픽 엔진 사이에서도 잠재적으로 공유된다.
알 수 있는 바와 같이, 링 인터커넥트(1250)는 코어들을 함께 연결하고, 코어와 LLC 슬라이스 사이의 각각의 연결에서, 복수의 링 스탑들(1252A-1252N)을 통해, 코어 도메인(1230), 그래픽 도메인(1260), 및 시스템 에이전트 회로(1210) 사이의 인터커넥션을 제공한다. 도 12에서 알 수 있는 바와 같이, 인터커넥트(1250)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 포함하는 다양한 정보를 전달하기 위해 사용된다. 링 인터커넥트가 예시되어 있지만, 임의의 공지된 온-다이 인터커넥트 또는 구조(fabric)가 이용될 수 있다. 예시적인 예로서, 상기 논의한 구조들 중 일부(예를 들어, 다른 온-다이 인터커넥트, 온-칩 시스템 구조(On-chip System Fabric; OSF), 어드밴스드 마이크로제어기 버스 아키텍처(AMBA) 인터커넥트, 다차원 메시 구조, 또는 다른 공지된 인터커넥트 아키텍처)가 유사한 방식으로 이용될 수 있다.
더 도시된 바와 같이, 시스템 에이전트 도메인(1210)은 연관된 디스플레이의 제어 및 연관된 디스플레이에 대한 인터페이스를 제공하는 디스플레이 엔진(1212)을 포함한다. 시스템 에이전트 도메인(1210)은 시스템 메모리(예를 들어, 다중의 DIMM들로 구현된 DRAM)에 대한 인터페이스를 제공하는 집적 메모리 제어기(1220); 메모리 코히어런스 동작들을 수행하기 위한 코히어런스 로직(1222)과 같은 다른 유닛들을 포함할 수 있다. 다중 인터페이스들이 프로세서와 다른 회로 사이의 인터커넥션을 가능하게 하기 위해 존재할 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(DMI)(1216) 인터페이스 뿐만 아니라 하나 이상의 PCIe™ 인터페이스들(1214)이 제공된다. 디스플레이 엔진 및 이들 인터페이스들은 통상적으로 PCIe™ 브리지(1218)를 통해 메모리에 연결된다. 또한, 추가의 프로세서들 또는 다른 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 다른 인터페이스들이 제공될 수 있다.
이제, 도 13을 참조하면, 대표적인 코어의 블록도; 구체적으로는, 도 12로부터의 코어(1230)와 같은 코어의 백-엔드의 논리 블록들이 도시되어 있다. 일반적으로, 도 13에 도시된 구조는 입력 명령어들을 페치하고, 다양한 프로세싱(예를 들어, 캐싱, 디코딩, 브랜치 예측 등)을 수행하고, 명령어들/동작들을 비순차적(OOO) 엔진(1380)으로 패스하기 위해 사용되는 프런트 엔드 유닛(1370)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(1380)은 디코딩된 명령어들에 대한 추가의 프로세싱을 수행한다.
구체적으로는, 도 13의 실시예에서, 비순차적 엔진(1380)은 하나 이상의 마이크로-명령들 또는 uops의 형태일 수 있는 디코딩된 명령어들을 프런트 엔드 유닛(1370)으로부터 수신하고, 이들을 레지스터들 등과 같은 적절한 자원들에 할당하기 위한 할당 유닛(1382)을 포함한다. 다음으로, 명령어들은 자원들을 예약하고 이들을 복수의 실행 유닛들(1386A-1386N) 중 하나에서의 실행을 위해 스케줄링하는 예약 스테이션(1384)에 제공된다. 예를 들어, 다른 무엇보다도 산술 논리 유닛들(ALUs), 로딩 및 저장 유닛들, 벡터 프로세싱 유닛들(VPUs), 부동 소수점 실행 유닛들을 포함하는 다양한 타입들의 실행 유닛들이 존재할 수 있다. 이들 상이한 실행 유닛들로부터의 결과들은 불규칙한 결과들을 취하여 이들을 정확한 프로그램 순서로 반환하는 리오더 버퍼(reorder buffer; ROB)(1388)에 제공된다.
도 13을 더 참조하면, 프런트 엔드 유닛(1370) 및 비순차적 엔진(1380) 양자가 메모리의 계층의 상이한 레벨들에 연결된다. 구체적으로는, 명령어 레벨 캐시(1372), 이 명령어 레벨 캐시(1372)가 이어서 연결되는 중간 레벨 캐시(1376), 및 이 중간 레벨 캐시(1376)가 이어서 연결되는 최종 레벨 캐시(1395)가 도시되어 있다. 일 실시예에서, 최종 레벨 캐시(1395)는 온-칩(때때로 언코어(uncore)로 언급됨) 유닛(1390)에서 구현된다. 일 예시로서, 유닛(1390)은 도 12의 시스템 에이전트(1210)와 유사하다. 전술된 바와 같이, 언코어(1390)는 예시된 실시예에서, ED RAM을 통해 구현되는 시스템 메모리(1399)와 통신한다. 비순차적 엔진(1380) 내의 다양한 실행 유닛들(1386)이 중간 레벨 캐시(1376)와 또한 통신하는 제 1 레벨 캐시(1374)와 통신한다는 것에 또한 유의한다. 추가의 코어들(1330N-2 - 1330N)이 LLC(1395)에 연결될 수 있다는 것에 또한 유의한다. 도 13의 실시예에서는 이러한 하이 레벨에서 도시되어 있지만, 다양한 변경들 및 추가의 컴포넌트들이 존재할 수 있다는 것을 이해할 것이다.
도 14를 살펴보면, 명령어를 실행하기 위한 실행 유닛들을 포함하는 프로세서로 형성된 예시적인 컴퓨터 시스템의 블록도가 예시되어 있고, 여기서, 인터커넥트들 중 하나 이상은 본 발명의 일 실시예에 따른 하나 이상의 특징들을 구현한다. 시스템(1400)은 본원에서 설명된 실시예에서와 같이, 본 발명에 따른 데이터를 프로세싱하기 위한 알고리즘들을 수행하기 위한 로직을 포함하는 실행 유닛들을 이용하는 프로세서(1402)와 같은 컴포넌트를 포함한다. 시스템(1400)은 PENTIUM III™, PENTIUM 4™, Xeon™, Itanium, XScale™ 및/또는 StrongARM™ 마이크로프로세서들에 기초한 프로세싱 시스템들을 나타내지만, (다른 마이크로프로세서들, 엔지니어링 워크스테이션들, 셋탑 박스들 등을 포함하는) 다른 시스템들이 또한 사용될 수 있다. 일 실시예에서, 샘플 시스템(1400)은 워싱턴주 레드먼드에 위치한 마이크로소프트 코포레이션으로부터 입수가능한 WINDOWS™ 운영 시스템의 버전을 실행하지만, 다른 운영 시스템들(예를 들어, UNIX 및 Linux), 임베디드 소프트웨어, 및/또는 그래픽 사용자 인터페이스들이 또한 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 제한되지 않는다.
실시예들은 컴퓨터 시스템들에 제한되지 않는다. 본 발명의 대안의 실시예들이 핸드헬드 디바이스들 및 임베디드 애플리케이션들과 같은 다른 디바이스들에서 사용될 수 있다. 핸드헬드 디바이스들의 일부 예들은 셀룰러 폰들, 인터넷 프로토콜 디바이스들, 디지털 카메라들, 휴대 정보 단말기들(PDAs), 및 핸드헬드 PC들을 포함한다. 임베디드 애플리케이션들은 마이크로 제어기, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋탑 박스들, 네트워크 허브들, 광역 네트워크(WAN) 스위치들, 또는 적어도 하나의 실시예에 따라 하나 이상의 명령어들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
이러한 예시된 실시예에서, 프로세서(1402)는 적어도 하나의 명령어를 수행하기 위한 알고리즘을 구현하기 위한 하나 이상의 실행 유닛들(1408)을 포함한다. 일 실시예는 단일 프로세서 데스크탑 또는 서버 시스템과 관련하여 설명될 수 있지만, 대안의 실시예들이 멀티프로세서 시스템에 포함될 수 있다. 시스템(1400)은 '허브' 시스템 아키텍처의 일 예시이다. 컴퓨터 시스템(1400)은 데이터 신호들을 프로세싱하기 위한 프로세서(1402)를 포함한다. 하나의 예시적인 예로서, 프로세서(1402)는, 예를 들어, 복합 명령어 세트 컴퓨터(CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어 워드(VLIW) 마이크로프로세서, 명령어 세트들의 조합을 구현하는 프로세서, 또는 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1402)는 시스템(1400)에서 프로세서(1402)와 다른 컴포넌트들 사이에서 데이터 신호들을 송신하는 프로세서 버스(1410)에 연결된다. 시스템(1400)의 요소들(예를 들어, 그래픽 가속기(1412), 메모리 제어기 허브(1416), 메모리(1420), I/O 제어기 허브(1424), 무선 트랜시버(1426), 플래시 BIOS(1428), 네트워크 제어기(1434), 오디오 제어기(1436), 직렬 확장 포트(1438), I/O 제어기(1440) 등)은 당업자에게 널리 공지되어 있는 그들의 종래의 기능들을 수행한다.
일 실시예에서, 프로세서(1402)는 레벨 1(L1) 내부 캐시 메모리(1404)를 포함한다. 아키텍처에 따라, 프로세서(1402)는 단일 내부 캐시 또는 다중 레벨들의 내부 캐시들을 가질 수 있다. 다른 실시예들은 특정한 구현 및 필요에 따라 내부 및 외부 캐시들 양자의 조합을 포함한다. 레지스터 파일(1406)은 정수 레지스터들, 부동 소수점 레지스터들, 벡터 레지스터들, 뱅크 레지스터들, 섀도우 레지스터들, 체크포인트 레지스터들, 상태 레지스터들, 및 명령어 포인터 레지스터들을 포함하는 다양한 레지스터들에 상이한 타입들의 데이터를 저장하기 위한 것이다.
정수 및 부동 소수점 동작들을 수행하기 위한 로직을 포함하는 실행 유닛(1508)이 프로세서(1402)에 또한 상주한다. 일 실시예에서, 프로세서(1402)는 마이크로코드를 저장하기 위한 마이크로코드(ucode) ROM을 포함하고, 이것은, 실행될 때, 특정 매크로명령어들에 대한 알고리즘들을 수행하거나 복합 시나리오들을 처리하기 위한 것이다. 여기서, 마이크로코드는 프로세서(1402)에 대한 로직 버그들/픽스들을 처리하기 위해 잠재적으로 업데이트가능하다. 일 실시예에 있어서, 실행 유닛(1408)은 패킹된 명령어 세트(1409)를 처리하기 위한 로직을 포함한다. 범용 프로세서(1402)의 명령어 세트에 패킹된 명령어 세트(1409)를 포함함으로써, 명령어들을 실행하기 위해 연관된 회로에 따라, 다수의 멀티미디어 애플리케이션들에 의해 사용된 동작들은 범용 프로세서(1402) 내 패킹된 데이터를 사용하여 수행될 수 있다. 따라서, 다수의 멀티미디어 애플리케이션들은 패킹된 데이터에 대한 동작들을 수행하기 위해 프로세서의 데이터 버스의 전체 폭을 사용함으로써 더욱 효율적으로 가속되고 실행된다. 이것은 하나 이상의 동작들을 수행하기 위해 프로세서의 데이터 버스를 통해 데이터의 더 작은 단위들, 한번에 하나의 데이터 요소를 전송할 필요성을 잠재적으로 제거한다.
실행 유닛(1408)의 대안적인 실시예들은 마이크로 제어기들, 임베디드 프로세서들, 그래픽 디바이스들, DSP들, 및 다른 타입의 로직 회로들에서 또한 사용될 수 있다. 시스템(1400)은 메모리(1420)를 포함한다. 메모리(1420)는 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스, 또는 다른 메모리 디바이스를 포함한다. 메모리(1420)는 프로세서(1402)에 의해 실행될 데이터 신호들에 의해 표현된 명령어들 및/또는 데이터를 저장한다.
본 발명의 임의의 상술한 특징들 또는 양태들은 도 14에 예시된 하나 이상의 인터커넥트에 대해 이용될 수 있다는 것에 유의한다. 예를 들어, 프로세서(1402)의 내부 유닛들을 연결하는, 도시되지 않은 온-다이 인터커넥트(ODI)는 상술된 본 발명의 하나 이상의 양태들을 구현한다. 또는, 본 발명은 프로세서 버스(1410)(예를 들어, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(1420)로의 고 대역폭 메모리 경로(1418), 그래픽 가속기(1412)에 대한 점 대 점 링크(예를 들어, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 준수 구조), 제어기 허브 인터커넥트(1422), 다른 예시된 컴포넌트들을 연결하기 위한 I/O 또는 다른 인터커넥트(예를 들어, USB, PCI, PCIe)와 연관된다. 이러한 컴포넌트들의 일부 예시들은 오디오 제어기(1436), 펌웨어 허브(플래시 BIOS)(1428), 무선 트랜시버(1426), 데이터 스토리지(1424), 사용자 입력 및 키보드 인터페이스들(1442)을 포함하는 레거시 I/O 제어기(1440), 범용 직렬 버스(USB)와 같은 직렬 확장 포트(1438), 및 네트워크 제어기(1434)를 포함한다. 데이터 스토리지 디바이스(1424)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스, 또는 다른 대용량 스토리지 디바이스를 포함할 수 있다.
이제 도 15를 참조하면, 본 발명의 실시예에 따른 제 2 시스템(1500)의 블록도가 도시되어 있다. 도 15에 도시된 바와 같이, 마이크로프로세서 시스템(1500)은 점 대 점 인터커넥트 시스템이고, 점 대 점 인터커넥트(1550)를 통해 연결되는 제 1 프로세서(1570) 및 제 2 프로세서(1580)를 포함한다. 프로세서들(1570 및 1580)의 각각은 일부 버전의 프로세서일 수 있다. 일 실시예에서, 도면부호들 1552 및 1554는 고성능 아키텍처와 같은 직렬 점 대 점 코히어런트 인터커넥트 구조의 일부이다. 그 결과, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
2개의 프로세서들(1570, 1580)로만 도시되어 있지만, 본 발명의 범위는 이로 제한되지 않는다는 것을 이해해야 한다. 다른 실시예들에서, 하나 이상의 추가의 프로세서들이 소정의 프로세서에 존재할 수 있다.
집적 메모리 제어기 유닛들(1572 및 1582) 각각을 포함하는 프로세서들(1570 및 1580)이 도시되어 있다. 프로세서(1570)는 자신의 버스 제어기 유닛들의 일부로서, 점 대 점(P-P) 인터페이스들(1576 및 1578)을 또한 포함하고; 이와 마찬가지로, 제 2 프로세서(1580)는 P-P 인터페이스들(1586 및 1588)을 포함한다. 프로세서들(1570, 1580)은 점 대 점(P-P) 인터페이스 회로들(1578, 1588)을 사용하여 P-P 인터페이스(1550)를 통해 정보를 교환할 수 있다. 도 15에 도시된 바와 같이, IMC들(1572 및 1582)은 프로세서들을 각각의 메모리들, 즉, 메모리(1532) 및 메모리(1534)에 연결하고, 이 메모리들은 각각의 프로세서들에 국부적으로 부착된 메인 메모리의 일부들일 수 있다.
프로세서들(1570, 1580)은 점 대 점 인터페이스 회로들(1576, 1594, 1586, 1598)을 사용하여 개별 P-P 인터페이스들(1552, 1554)을 통해 칩셋(1590)과 정보를 각각 교환한다. 칩셋(1590)은 고성능 그래픽 인터커넥트(1539)에 따라 인터페이스 회로(1592)를 통해 고성능 그래픽 회로(1538)와 정보를 또한 교환한다.
공유 캐시(미도시)는 프로세서에 또는 프로세서들 양자의 외부에 포함될 수 있지만; P-P 인터커넥트를 통해 프로세서와 연결될 수 있어서, 프로세서 또는 프로세서 양자의 국부 캐시 정보는 프로세서가 저전력 모드에 배치된 경우에 공유 캐시에 저장될 수 있다.
칩셋(1590)은 인터페이스(1596)를 통해 제 1 버스(1516)에 연결될 수 있다. 일 실시예에서, 제 1 버스(1516)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지 않는다.
도 15에 도시된 바와 같이, 다양한 I/O 디바이스들(1514)은 제 1 버스(1516)를 제 2 버스(1520)에 연결하는 버스 브리지(1518)에 따라, 제 1 버스(1516)에 연결된다. 일 실시예에서, 제 2 버스(1520)는 로우 핀 카운트(LPC) 버스를 포함한다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1522), 통신 디바이스들(1527), 및 명령어들/코드 및 데이터(1530)를 종종 포함하는 디스크 드라이브 또는 다른 대용량 스토리지 디바이스와 같은 스토리지 유닛(1528)을 포함하는 다양한 디바이스들이 제 2 버스(1520)에 연결된다. 또한, 제 2 버스(1520)에 연결된 오디오 I/O (1524)가 도시되어 있다. 다른 아키텍처들이 가능하고, 여기에서 포함된 컴포넌트들 및 인터커넥트 아키텍처들은 달라질 수 있다는 것에 유의한다. 예를 들어, 도 15의 점 대 점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.
다음으로, 도 16을 살펴보면, 본 발명에 따른 시스템 온-칩(SOC) 설계의 실시예가 도시되어 있다. 특정한 예시적인 예로서, SOC(1600)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 통신을 위해 종단 사용자에 의해 사용될 임의의 디바이스, 가령, 핸드헬드 폰, 스마트폰, 태블릿, 울트라씬 노트북, 광대역 어댑터를 갖는 노트북, 또는 임의의 다른 유사한 통신 디바이스들을 지칭한다. 종종, UE는 본질적으로 GSM 네트워크 내 이동국(MS)에 잠재적으로 대응하는 기지국 또는 노드에 접속한다.
여기서, SOC(1600)는 2개의 코어들(1606 및 1607)을 포함한다. 위에서 논의한 바와 유사하게, 코어들(1606 및 1607)은 명령어 세트 아키텍처, 예컨대, 인텔® 아키텍처 코어™ 기반 프로세서, Advanced Micro Devices, Inc. (AMD) 프로세서, MIPS 기반 프로세서, ARM 기반 프로세서 설계, 또는 이들의 소비자뿐만 아니라 이들의 특허권자들 또는 사용자들에 따를 수 있다. 코어들(1606 및 1607)은 시스템(1600)의 다른 부분들과 통신하기 위해 버스 인터페이스 유닛(1609) 및 L2 캐시(1611)와 연관되는 캐시 제어(1608)에 연결된다. 인터커넥트(1610)는 위에서 논의한 IOSF, AMBA, 또는 다른 인터커넥트와 같은 온-칩 인터커넥트를 포함하고, 이 인터커넥트는 여기에 설명한 하나 이상의 양태들을 구현한다.
인터커넥트(1610)는 가입자 식별 모듈(SIM) 카드와 인터페이싱하기 위한 SIM(1630), SOC(1600)를 초기화하고 부팅하기 위해 코어들(1606 및 1607)에 의한 실행을 위해 부팅 코드를 홀딩하기 위한 부팅 ROM(1635), 외부 메모리(예를 들어, DRAM(1660))와 인터페이싱하기 위한 SDRAM 제어기(1640), 비휘발성 메모리(예를 들어, 플래시(1665))와 인터페이싱하기 위한 플래시 제어기(1645), 입력(예를 들어, 터치 인에이블링된 입력)을 수신하고 디스플레이하기 위해 주변장치들, 비디오 코덱들(1620) 및 비디오 인터페이스(1625)와 인터페이싱하는 주변 제어(1650)(예를 들어, 직렬 주변 인터페이스), 그래픽 관련 계산들을 수행하는 GPU(1615) 등과 같은 다른 컴포넌트들에 통신 채널들을 제공한다. 이러한 인터페이스들 중 임의의 인터페이스는 본원에서 설명된 본 발명의 양태들을 포함할 수 있다.
또한, 시스템은 블루투스 모듈(1670), 3G 모뎀(1675), GPS(1680), 및 WiFi(1685)와 같은 통신을 위한 주변장치들을 예시한다. 상기 언급한 바와 같이, UE는 통신을 위한 무선장치(a radio)를 포함한다는 것에 유의한다. 그 결과, 이들 주변 통신 모듈들 모두가 요구되지는 않는다. 그러나, UE의 일부 형태에서는, 외부 통신을 위한 무선장치가 포함될 것이다.
본 발명은 한정된 개수의 실시예들에 관하여 설명되었지만, 당업자는 다수의 변형들 및 그로부터의 변경들을 이해할 것이다. 첨부된 청구항들은 본 발명의 실제 사상 및 범위 내에 있을 때 모든 그러한 변형들 및 변경들을 포함하는 것으로 의도된다.
설계는 작성으로부터 시뮬레이션으로 그리고 제조로의 다양한 단계들을 거칠 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 나타낼 수 있다. 먼저, 시뮬레이션들에서 유용하기 때문에, 하드웨어는 하드웨어 기술 언어 또는 다른 기능적 기술 언어를 사용하여 표현될 수 있다. 추가로, 로직 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델이 설계 프로세스의 일부 단계들에서 생성될 수 있다. 또한, 일부 단계에서, 대부분의 설계들은 하드웨어 모델에서의 다양한 디바이스들의 물리적 배치를 나타내는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기법들이 사용되는 경우에, 하드웨어 모델을 나타내는 데이터는 집적 회로를 생성하기 위해 사용된 마스크들에 대해 상이한 마스크 층들 상의 다양한 특징들의 존재 또는 부재를 특정하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 머신 판독가능 매체에 저장될 수 있다. 디스크와 같은 메모리 또는 자기 또는 광학 스토리지가 정보를 송신하기 위해 변조되거나 그렇지 않으면 생성된 광파 또는 전기파를 통해 송신된 정보를 저장하는 머신 판독가능 매체일 수 있다. 전기 신호의 카피, 버퍼링, 또는 재송신이 수행되는 한, 코드 또는 설계를 나타내거나 전달하는 전기 반송파가 송신될 때, 새로운 카피가 행해진다. 따라서, 통신 제공자 또는 네트워크 제공자는, 본 발명의 실시예들이 기법들을 채용하는, 물품, 예컨대, 반송파로 인코딩된 정보를 유형의 머신 판독가능 매체상에 적어도 일시적으로 저장할 수 있다.
본원에 사용된 바와 같은 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 나타낸다. 일 예시로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 구성된 코드를 저장하는 비-일시적 매체와 연관된 마이크로컨트롤러와 같은 하드웨어를 포함한다. 그러므로, 일 실시예에서, 모듈에 대한 언급은 비-일시적 매체 상에 유지될 코드를 인식 및/또는 실행하도록 특별하게 구성되는 하드웨어를 나타낸다. 또한, 다른 실시예에서, 모듈의 사용은 사전결정된 동작들을 수행하는 마이크로컨트롤러에 의해 실행되도록 특별하게 구성된 코드를 포함하는 비-일시적 매체를 나타낸다. 그리고, 추론될 수 있는 바와 같이, 또 다른 실시예에서, (이 예시에서의) 모듈이라는 용어는 마이크로컨트롤러 및 비-일시적 매체의 조합을 나타낼 수 있다. 종종, 개별적으로 도시되는 모듈 경계들은 공통적으로 달라지거나 잠재적으로 중복된다. 예를 들어, 제 1 및 제 2 모듈은 일부 독립적 하드웨어, 소프트웨어 또는 펌웨어를 잠재적으로 보유하면서, 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터들, 레지스터들과 같은 하드웨어, 또는 프로그래밍 가능한 로직 디바이스들과 같은 다른 하드웨어를 포함한다.
일 실시예에서, 어구 '하도록 구성된'의 사용은 지정되거나 결정된 작업을 수행하는 장치, 하드웨어, 로직, 또는 요소를 배열, 조립, 제조, 구매 제안, 수입 및/또는 설계하는 것을 나타낸다. 이 예시에서, 동작하고 있지 않은 장치 또는 이의 요소는 설계된 작업을 수행하도록 설계되거나, 연결되거나, 및/또는 인터커넥팅된 경우 상기 설계된 작업을 여전히 수행'하도록 구성된'다. 오로지 설명적인 예시로서, 로직 게이트는 동작 동안 0 또는 1을 제공할 수 있다. 그러나, 클럭에 인에이블 신호를 제공'하도록 구성된' 로직 게이트는 1 또는 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신에, 로직 게이트는 동작 동안 1 또는 0 출력이 클럭을 인에이블하도록 하는 임의의 방식으로 연결된 것이다. 용어 '하도록 구성된'의 사용이 동작을 필요로 하는 것이 아니라, 장치, 하드웨어, 및/또는 요소의 잠재적인 상태에 초점을 맞춘다는 것을 다시 한번 주의하고, 잠재적인 상태에서, 장치, 하드웨어, 및/또는 요소는 이들이 동작하고 있을 때 특정 작업을 수행하도록 설계된다.
또한, 일 실시예에서, 어구 '하는(to)', 할 수 있는(capable of/to)' 및/또는 '하도록 동작 가능한(operable to)'의 사용은 명시된 방식으로 장치, 로직, 하드웨어, 및/또는 요소의 사용을 가능하게 하는 방식으로 설계된 임의의 장치, 로직, 하드웨어, 및/또는 요소를 나타낸다. 위에서와 같이, 일 실시예에서, '할 수 있는(capable eto)' 또는 '하도록 동작 가능한(operable to)'의 사용은, 장치, 로직, 하드웨어, 및/또는 요소의 잠재적인 상태를 나타내며, 여기서 장치, 로직, 하드웨어, 및/또는 요소가 동작하고 있지 않지만 명시된 방식으로 장치의 사용을 가능하게 하는 방식으로 설계된 것임을 유의하자.
본원에 사용된 바와 같은 값은 수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 로직 레벨들, 로직 값들, 또는 논리 값들의 사용은 이진 로직 상태들을 간단하게 표현하는 1 및 0으로도 언급된다. 예를 들어, 1은 하이 로직 레벨을 나타내고, 0은 로우 로직 레벨을 나타낸다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 스토리지 셀은 단일 논리 값 또는 다중 논리 값들을 유지할 수 있다. 그러나, 컴퓨터 시스템들에서의 값들에 관한 다른 표현들이 사용되었다. 예를 들어, 십진수 10은 1010의 이진값 및 16진수 문자 A로 표현될 수 있다. 따라서, 값은 컴퓨터 시스템에서 유지될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태들은 값들 또는 값들의 일부에 의해 표현될 수 있다. 일 예시로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 나타낼 수 있는 반면, 논리 0과 같은 제 2 값은 논-디폴트 상태(non-default state)를 나타낼 수 있다. 또한, 일 실시예에서, 용어들 리셋(reset) 및 설정(set)은 각각 디폴트 및 갱신 값 또는 상태를 나타낸다. 예를 들어, 디폴트 값은 잠재적으로 하이 논리 값, 즉, 리셋을 포함하는 반면, 갱신 값은 잠재적으로 로우 논리 값, 즉, 설정을 포함한다. 값들의 임의의 조합이 임의의 수의 상태들을 나타내는데 이용될 수 있다는 것을 유의하자.
상술된 방법들, 하드웨어, 소프트웨어, 펌웨어, 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신-액세스 가능하거나, 머신 판독 가능하거나, 컴퓨터 액세스 가능하거나, 컴퓨터 판독 가능한 매체 상에 저장된 명령어들 또는 코드를 통하여 구현될 수 있다. 비-일시적 머신-액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독 가능한 형태로 정보를 제공하는(즉, 저장 및/또는 송신하는) 임의의 메커니즘을 포함한다. 예를 들어, 비-일시적 머신-액세스 가능한 매체는 정적 램(SRAM) 또는 동적 램(DRAM)과 같은 RAM(random access memory; ROM(read only memory); 자기 또는 광 저장 매체; 플래시 메모리 디바이스들; 전자 저장 디바이스들; 광 저장 디바이스들; 음향 저장 디바이스들; 일시적 (전파) 신호들(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들)로부터 수신된 정보를 유지하기 위한 다른 형태의 저장 디바이스들; 등을 포함하며, 이들은 정보가 수신될 수 있는 비-일시적 매체들과 구별된다.
본 발명의 실시예들을 수행하는 로직을 프로그래밍하는데 사용되는 명령어들은 DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은, 시스템 내의 메모리 내에 저장될 수 있다. 또한, 명령어들은 네트워크를 통하여 또는 다른 컴퓨터 판독 가능한 매체들을 경유하여 분배될 수 있다. 따라서, 머신-판독 가능한 매체는 플로피 디스켓들, 광 디스크들, CD(Compact Disc), CD-ROM (compact disc read only memory), 자기-광 디스크들, ROM, RAM, 소거 가능하고 프로그래밍 가능한 ROM(EPROM), 전기적으로 소거 가능하고 프로그래밍 가능한 ROM(EEPROM), 자기 또는 광 카드들, 플래시 메모리, 또는 전기, 광, 음향, 또는 다른 형태의 전파 신호들(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들, 등)을 통해 인터넷을 거쳐 정보를 전송하는데 사용되는 유형의 머신-판독 가능한 스토리지를 포함하지만, 이에 제한되지 않는, 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함할 수 있다. 따라서, 컴퓨터-판독 가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자 명령어들 또는 정보를 저장 또는 송신하는데 적합한 임의의 타입의 유형의 머신-판독 가능한 매체를 포함한다.
다음의 예시들은 본 명세서에 따른 실시예들에 관한 것이다. 하나 이상의 실시예들은, 트레이닝 시퀀스들의 세트(a set of training sequences)를 생성하는, 장치, 시스템, 머신 판독가능 저장 매체, 머신 판독가능 매체, 및 방법을 제공할 수 있으며, 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더를 포함하고, 상기 트레이닝 시퀀스 헤더는 상기 트레이닝 시퀀스들의 세트를 통해 DC-밸런싱된다(DC-balanced).
적어도 하나의 예시에서, 상기 트레이닝 시퀀스들의 세트는 수퍼시퀀스(a supersequence)에 포함된다.
적어도 하나의 예시에서, 상기 수퍼시퀀스는, EOS(electrical ordered set)와 그 다음에 이어지는 복수의 트레이닝 시퀀스들을 포함하는 반복 시퀀스를 포함한다.
적어도 하나의 예시에서, 상기 수퍼시퀀스는 복수의 수퍼시퀀스 타입들 중 특정 수퍼시퀀스 타입이고, 각각의 수퍼시퀀스 타입은 직렬 데이터 링크(a serial data link)의 하나 이상의 각각의 상태들에 대응한다.
적어도 하나의 예시에서, 상기 복수의 수퍼시퀀스 타입들은, 검출 상태에 대응하는 검출 수퍼시퀀스, 루프백 상태(a loopback state), 구성 상태, 및 폴링 상태(a polling state)를 포함하는 상태들의 세트 중 하나에 대응하는 제 2 수퍼시퀀스, 및 부분 폭 전송 상태로부터의 퇴장에 대응하는 부분 폭 퇴장 수퍼시퀀스(a partial width exit supersequence)를 포함한다.
적어도 하나의 예시에서, 상기 검출 수퍼시퀀스의 반복 시퀀스는 EIEOS(electric idle exit ordered set)와 그 다음에 이어지는 7개 연속 인스턴스의 트레이닝 시퀀스를 포함하는 EOS를 포함하고, 상기 시퀀스는 1000개의 유닛 간격마다 대략 한번 반복된다.
적어도 하나의 예시에서, 상기 제 2 수퍼시퀀스의 반복 시퀀스는 EIEOS와 그 다음에 이어지는 31개 연속 인스턴스의 트레이닝 시퀀스를 포함하는 EOS를 포함하고, 상기 시퀀스는 4000개 유닛 간격마다 대략 한번 반복된다.
적어도 하나의 예시에서, 상기 부분 폭 퇴장 수퍼시퀀스의 반복 시퀀스는 EIEOS와 그 다음에 이어지는 7개 연속 인스턴스의 고속 트레이닝 시퀀스(a fast training sequence)를 포함하는 EOS를 포함하고, 상기 시퀀스는 1000개 유닛 간격마다 대략 한번 반복된다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스들은 트레이닝 시퀀스 페이로드를 각각 포함하고, 상기 트레이닝 시퀀스 페이로드는 스크램블링되고, 상기 트레이닝 시퀀스 헤더는 언스크램블링된다.
적어도 하나의 예시에서, EOS는 언스크램블링된다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스 페이로드는 의사 난수 이진 시퀀스(pseudorandom binary sequence; PRBS)를 사용하여 스크램블링된다.
적어도 하나의 예시에서, 상기 헤더는 ACK/NAK 필드 및 트레이닝 시퀀스 타입 필드를 포함한다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스 타입 필드는 직렬 데이터 링크의 각각의 상태에 대응하는 트레이닝 시퀀스 타입을 식별하도록 인코딩된다.
하나 이상의 실시예들은, 트레이닝 시퀀스들의 세트를 수신하는 장치, 시스템 머신 판독가능 저장 장치, 머신 판독가능 매체, 및 방법을 제공할 수 있으며, 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더를 포함하고, 상기 트레이닝 시퀀스 헤더는 상기 트레이닝 시퀀스들의 세트를 통해 DC-밸런싱되고, 물리 계층 로직은 또한 상기 트레이닝 시퀀스 헤더들의 세트의 트레이닝 시퀀스 헤더들 중 하나 이상의 경계들을 검출한다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스들의 세트는 수퍼시퀀스의 일부로서 수신되고, 상기 수퍼시퀀스는 EIEOS와 그 다음에 이어지는 복수의 트레이닝 시퀀스들을 포함하는 반복 시퀀스를 포함하며,
상기 복수의 트레이닝 시퀀스들은 상기 수퍼시퀀스에 기초하여 상기 데이터 링크의 상태를 결정하는데 사용된다.
적어도 하나의 예시에서, 상기 상태는 적어도 부분적으로 상기 시퀀스가 상기 수퍼시퀀스에서 반복되는 빈도로부터 결정된다.
적어도 하나의 예시에서, 상기 상태는 적어도 부분적으로 상기 복수의 트레이닝 시퀀스들로부터 결정된다.
적어도 하나의 예시에서, 상기 상태는 적어도 부분적으로 트레이닝 시퀀스 헤더 필드 정보로부터 결정된다.
하나 이상의 실시예들은, 복수의 레인들의 각각의 레인 상에서 각각의 수퍼시퀀스 ― 상기 수퍼시퀀스는 EOS(electrical ordered set)와 그 다음에 이어지는 복수의 트레이닝 시퀀스들을 포함함 ― 를 수신하고, 상기 수퍼시퀀스에 기초하여 적어도 상기 복수의 레인들 중 제 1 레인과 상기 복수의 레인들 중 제 2 레인 사이에서 레인-투-레인 스큐(a lane-to-lane skew)를 검출하는, 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있다.
적어도 하나의 예시에서, 각각의 트레이닝 시퀀스는 트레이닝 시퀀스 헤더를 포함한다.
적어도 하나의 예시에서, 상기 스큐는 상기 트레이닝 시퀀스 헤더의 에지에 적어도 부분적으로 기초하여 검출된다.
적어도 하나의 예시에서, 상기 스큐는 상기 에지가 상기 제 1 레인상에 보다 상기 제 2 라인상에 더 나중에 도착한다는 식별에 기초하여 검출된다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스 헤더는 언스크램블링되어 송신되고 상기 트레이닝 시퀀스의 나머지는 스크램블링된다.
적어도 하나의 예시에서, 상기 트레이닝 시퀀스의 적어도 하나의 페이로드는 스크램블링된다.
적어도 하나의 예시에서, 상기 페이로드는 23비트 시드(a 23-bit seed)를 갖는 23비트 의사 난수 이진 시퀀스(PRBS)를 사용하여 스크램블링된다.
적어도 하나의 예시에서, 상기 PRBS의 시드는 상기 수퍼시퀀스로부터 검출될 수 있다.
적어도 하나의 예시에서, 상기 레인-투-레인 스큐는 교정(remedied)될 수 있다.
하나 이상의 실시예들은, EOS와 그 다음에 이어지는 트레이닝 시퀀스들의 세트를 포함하는 2개 이상 연속 인스턴스의 시퀀스를 포함하는 수퍼시퀀스를 생성하는, 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있으며, 각각의 트레이닝 시퀀스의 적어도 일부는 각각의 스크램블링 값에 의해 스크램블링된다.
적어도 하나의 예시에서, PRBS의 시드는 스크램블링 동기화 필드로부터 식별가능하다.
적어도 하나의 예시에서, 상기 시드는 상기 스크램블링에 이용된 상기 PRBS의 특정 부분을 표시한다.
적어도 하나의 예시에서, 상기 스크램블링 동기화 필드는 상기 페이로드의 3 바이트를 포함한다.
적어도 하나의 예시에서, 상기 PRBS의 전체는 상기 스크램블링에 사용된다.
적어도 하나의 예시에서, 상기 PRBS의 전체 미만은 상기 스크램블링에 사용된다.
하나 이상의 실시예들은, 제 1 디바이스 및 제 2 디바이스를 접속시키는 링크의 레인의 적응을 위한 샘플 신호를 수신 ― 상기 신호는 수퍼시퀀스를 포함하고 상기 수퍼시퀀스의 적어도 일부는 의사 난수 시퀀스에 의해 스크램블링됨 ― 하고, 상기 샘플 신호에 기초하여 적어도 하나의 적응 작업을 수행하는, 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있다.
적어도 하나의 예시에서, 상기 수퍼시퀀스는 EOS와 그 다음에 이어지는 복수의 연속 트레이닝 시퀀스들을 포함한다.
적어도 하나의 예시에서, 상기 적어도 하나의 적응 작업은 상기 샘플 신호로부터 상기 레인의 품질을 결정하는 것을 포함한다.
적어도 하나의 예시에서, 상기 적어도 하나의 적응 작업은 상기 레인의 품질을 결정한 것에 기초하여 상기 샘플 신호의 송신기에 피드백을 제공하는 것을 더 포함한다.
적어도 하나의 예시에서, 상기 적어도 하나의 적응 작업은 상기 레인의 품질을 결정한 것에 기초하여 상기 레인의 특성들을 수정하는 것을 더 포함한다.
하나 이상의 실시예들은, 초기화 상태(an initialization state)에서 수퍼시퀀스들을 생성 ― 각각의 수퍼시퀀스는 EOS와 그 다음에 이어지는 트레이닝 시퀀스들의 세트를 포함하고, 각각의 트레이닝 시퀀스는 서픽스(a suffix)를 포함함 ― 하고, 상기 초기화 상태로부터의 천이(transition)를 표시하도록 SDS(start of data sequence)를 송신하는, 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있다.
적어도 하나의 예시에서, 상기 서픽스는 상기 의사 난수 값에 의해 상기 SDS의 에일리어싱(aliasing)을 방지한다.
적어도 하나의 예시에서, 상기 SDS의 값은 상기 의사 난수 값에 포함되지 않는다.
적어도 하나의 예시에서, 상기 의사 난수 값은 LFSR에 의해 생성된 PRBS를 포함한다.
적어도 하나의 예시에서, 상기 EIEOS는 저 주파수 클럭 신호를 에뮬레이팅(emulate)하고, 상기 SDS는 상기 저 주파수 클럭 신호보다 높은 주파수의 클럭 신호를 에뮬레이팅한다.
적어도 하나의 예시에서, 상기 SDS는 상기 수퍼시퀀스를 인터럽트하도록 송신된다.
적어도 하나의 예시에서, 상기 SDS는 상기 트레이닝 시퀀스들 중 특정 하나의 트레이닝 시퀀스 내에 송신된다.
적어도 하나의 예시에서, 상기 SDS는 상기 EOS의 특정 인스턴스 내에 송신된다.
적어도 하나의 예시에서, 상기 SDS는 결정성 정렬 제어 신호(a deterministic alignment control signal)에 기초하여 송신된다.
하나 이상의 실시예들은, 초기화 상태에서 수퍼시퀀스들을 수신 ― 각각의 수퍼시퀀스는 EOS와 그 다음에 이어지는 트레이닝 시퀀스들의 세트를 포함하는 시퀀스를 포함하고, 각각의 트레이닝 시퀀스는 서픽스를 포함함 ― 하고, 상기 초기화 상태로부터의 천이를 표시하는 SDS를 수신하는, 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있다.
적어도 하나의 예시에서, 상기 SDS는 결정성 정렬 제어 신호에 기초하여 송신된다.
하나 이상의 실시예들은 또한, 링크에 연결되도록 구성된 물리 계층(PHY)을 제공할 수 있고, 상기 링크는 제 1 개수의 레인들을 포함하고, 상기 PHY는 23비트 의사 난수 비트 시퀀스(PRBS)를 생성하도록 셀프 시딩된 저장 요소(a self-seeded storage element)를 포함하고, 상기 PHY는 상기 23비트 PRBS에 기초하여 스크램블링된 트레이닝 시퀀스를 전송한다.
본 명세서 전반에 걸쳐 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소들에서의 어구들 "하나의 실시예에서" 또는 "일 실시예에서"의 출현들은 반드시 모두 동일한 실시예를 나타내는 것은 아니다. 또한, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
상기의 명세서에서, 상세한 설명은 특정 예시적 실시예들을 참조하여 제공되었다. 그러나, 첨부된 청구항들에 개시된 바와 같은 본 발명의 넓은 사상 및 범주를 벗어나지 않으면서 다양한 변경들 및 변화들이 행해질 수 있다는 것이 분명할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미라기보다는 설명적인 의미로서 간주되어야 한다. 또한, 상기의 실시예 및 다른 예시적 언어의 사용은 반드시 동일한 실시예 또는 동일한 예시를 나타내는 것이 아니라, 잠재적으로 동일한 실시예 뿐만 아니라 상이하고 별개의 실시예들을 나타낼 수 있다.

Claims (128)

  1. 물리 계층 로직, 링크 계층 로직, 및 프로토콜 계층 로직을 포함하되,
    상기 물리 계층 로직은 EOS(electrical ordered set) 및 복수의 트레이닝 시퀀스를 포함하는 시퀀스를 포함하는 수퍼시퀀스를 생성하고, 상기 복수의 트레이닝 시퀀스는 상기 수퍼시퀀스가 연관되는 복수의 트레이닝 상태의 각각의 트레이닝 상태에 대응하는 사전 정의된 수의 트레이닝 시퀀스를 포함하고, 상기 복수의 트레이닝 시퀀스 내의 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더 및 트레이닝 시퀀스 페이로드를 포함하고, 상기 복수의 트레이닝 시퀀스의 트레이닝 시퀀스 페이로드는 스크램블링되어 전송되고, 상기 복수의 트레이닝 시퀀스의 트레이닝 시퀀스 헤더는 언스크램블링되어 전송되며,
    상기 트레이닝 시퀀스 헤더는 ACK(acknowledgement)/NAK(no acknowledgement) 필드, 트레이닝 시퀀스 타입 필드(training sequence type field) 및 레인 넘버링 필드(lane numbering field)를 포함하는
    장치.
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  106. 제 1 항에 있어서,
    상기 트레이닝 시퀀스 페이로드는 PRBS(pseudorandom bit sequence)를 사용하여 스크램블링되는
    장치.
  107. 제 106 항에 있어서,
    상기 PRBS는 PRBS23을 포함하는
    장치.
  108. 제 106 항에 있어서,
    상기 물리 계층 로직은 상기 PRBS를 생성하는 LFSR(linear feedback shift register)을 포함하는
    장치.
  109. 제 108 항에 있어서,
    상기 LFSR은 23 비트 피보나치 LFSR(23-bit Fibonacci LFSR)을 포함하는
    장치.
  110. 제 109 항에 있어서,
    상기 LFSR은 x23+x21+x16+x8+x5+x2+1을 포함하는 생성 다항식을 구현하는
    장치.
  111. 제 1 항에 있어서,
    상기 EOS는 EIEOS(electric idle exit ordered set)를 포함하는
    장치.
  112. 제 111 항에 있어서,
    상기 EIEOS는 16 바이트 순서화된 세트를 포함하고,
    EIEOS의 바이트 0, 2, 4, 6, 8, 10, 12 및 14는 값 8'h00을 포함하고,
    EIEOS의 바이트 1, 3, 5, 7, 9, 11, 13 및 15는 값 8'hFF를 포함하는
    장치.
  113. 제 1 항에 있어서,
    상기 복수의 트레이닝 상태는 검출 상태, 폴링 상태(polling state), 구성 상태, 및 루프백 상태(loopback state)를 포함하는
    장치.
  114. 제 113 항에 있어서,
    상기 수퍼시퀀스는, 상기 검출 상태에 대응하는 검출 수퍼시퀀스를 포함하고, 상기 검출 수퍼시퀀스 내의 상기 사전 정의된 수의 트레이닝 시퀀스는 일련의 6 트레이닝 시퀀스를 포함하는
    장치.
  115. 제 113 항에 있어서,
    상기 수퍼시퀀스는, 상기 폴링 상태에 대응하는 폴링 수퍼시퀀스를 포함하고, 상기 폴링 수퍼시퀀스 내의 상기 사전 정의된 수의 트레이닝 시퀀스는 일련의 30 트레이닝 시퀀스를 포함하는
    장치.
  116. 제 115 항에 있어서,
    상기 루프백 상태에 대응하는 루프백 수퍼시퀀스는 또한 일련의 30 트레이닝 시퀀스를 가지고, 상기 폴링 수퍼시퀀스 내의 상기 트레이닝 시퀀스는 제 1 값을 가지고, 상기 루프백 수퍼시퀀스 내의 상기 트레이닝 시퀀스는 제 2 값을 갖는
    장치.
  117. 제 1 항에 있어서,
    상기 물리 계층 로직은 링크의 복수의 레인 각각에 대해 상기 수퍼시퀀스를 전송하는 송신기를 포함하는
    장치.
  118. 제 117 항에 있어서,
    상기 수퍼시퀀스는 다른 디바이스로 전송되고, 상기 물리 계층 로직은 상기 다른 디바이스로부터 상기 수퍼시퀀스의 인스턴스를 수신하는 수신기를 포함하는
    장치.
  119. 프로세서 노드와,
    물리 계층 로직을 포함하되, 상기 물리 계층 로직은,
    EIEOS(electric idle exit ordered set) 및 일련의 트레이닝 시퀀스를 포함하는 수퍼시퀀스를 수신 － 상기 일련의 트레이닝 시퀀스는 상태 머신 내의 복수의 상태 중 특정한 하나의 상태에 대응하는 사전 정의된 수의 트레이닝 시퀀스를 포함하고, 상기 일련의 트레이닝 시퀀스 내의 각각의 트레이닝 시퀀스는 각각의 헤더 및 페이로드를 포함하고, 상기 일련의 트레이닝 시퀀스의 페이로드는 PRBS(pseudorandom bit sequence)를 사용하여 스크램블링되고, 상기 일련의 트레이닝 시퀀스의 헤더는 언스크램블링됨 － 하고,
    상기 수퍼시퀀스로부터 상기 특정 상태를 결정하며,
    상기 트레이닝 시퀀스의 헤더는 ACK(acknowledgement)/NAK(no acknowledgement) 필드, 트레이닝 시퀀스 타입 필드 및 레인 넘버링 필드를 포함하는
    프로세서 디바이스.
  120. 제 119 항에 있어서,
    상기 물리 계층 로직을 포함하는 제어기를 더 포함하되, 상기 제어기는 링크 계층 로직 및 프로토콜 계층 로직을 더 포함하는
    프로세서 디바이스.
  121. 제 119 항에 있어서,
    상기 PRBS를 생성하는 LFSR(linear feedback shift register)을 더 포함하는
    프로세서 디바이스.
  122. 제 121 항에 있어서,
    상기 LFSR은 23 비트 피보나치 LFSR을 포함하는
    프로세서 디바이스.
  123. 제 119 항에 있어서,
    상기 트레이닝 시퀀스 타입 필드는 상기 복수의 상태 중 특정한 하나의 상태를 나타내는 것인
    프로세서 디바이스.
  124. 삭제
  125. 제 1 프로세서에 대응하는 제어기를 포함하되,
    상기 제어기는 적어도 제 1 명령어 세트를 인식하는 상기 제 1 프로세서와 상기 제 1 명령어 세트와 상이한 제 2 명령어 세트를 인식하는 제 2 프로세서 사이에서 인터페이싱하고, 상기 제어기는 프로토콜 계층 로직, 링크 계층 로직, 및 물리 계층 로직를 포함하고,
    상기 물리 계층 로직은 EOS(electrical ordered set) 및 복수의 트레이닝 시퀀스를 포함하는 시퀀스를 포함하는 수퍼시퀀스를 생성하고, 상기 복수의 트레이닝 시퀀스는 상태 머신 내의 복수의 트레이닝 상태 중 특정한 하나의 상태에 대응하는 사전 정의된 수의 트레이닝 시퀀스를 포함하고, 상기 복수의 트레이닝 시퀀스 내의 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더 및 트레이닝 시퀀스 페이로드를 포함하고, 상기 복수의 트레이닝 시퀀스의 트레이닝 시퀀스 페이로드는 스크램블링되고, 상기 복수의 트레이닝 시퀀스의 트레이닝 시퀀스 헤더는 언스크램블링되며,
    상기 복수의 트레이닝 상태는 검출 상태, 폴링 상태, 구성 상태, 및 루프백 상태를 포함하고, 상기 트레이닝 시퀀스 헤더는 상기 복수의 트레이닝 상태 중 하나의 상태를 나타내는 트레이닝 시퀀스 타입 필드를 포함하는
    장치.
  126. 제 1 프로세서와,
    인터커넥트에 의해 상기 제 1 프로세서에 접속된 제 2 프로세서를 포함하되,
    상기 제 2 프로세서는 프로토콜 계층 로직, 링크 계층 로직, 및 물리 계층 로직을 포함하고, 상기 물리 계층 로직은 상기 인터커넥트를 통해 상기 제 1 프로세서로 수퍼시퀀스를 전송하고, 상기 수퍼시퀀스는 EOS(electrical ordered set) 및 일련의 트레이닝 시퀀스를 포함하고, 상기 일련의 트레이닝 시퀀스는 상태 머신 내의 복수의 링크 트레이닝 상태 중 특정한 하나의 상태에 대응하는 사전 정의된 수의 트레이닝 시퀀스를 포함하고, 상기 일련의 트레이닝 시퀀스 내의 각각의 트레이닝 시퀀스는 각각의 트레이닝 시퀀스 헤더 및 트레이닝 시퀀스 페이로드를 포함하고, 상기 일련의 트레이닝 시퀀스의 트레이닝 시퀀스 페이로드는 스크램블링되고, 상기 일련의 트레이닝 시퀀스의 트레이닝 시퀀스 헤더는 언스크램블링되며,
    상기 제 1 프로세서는, 상기 수퍼시퀀스를 수신하고 상기 수퍼시퀀스로부터 상기 특정한 상태를 결정하는 물리 계층 로직을 포함하고,
    상기 트레이닝 시퀀스 헤더는 ACK(acknowledgement)/NAK(no acknowledgement) 필드, 트레이닝 시퀀스 타입 필드 및 레인 넘버링 필드를 포함하는
    시스템.
  127. 제 126 항에 있어서,
    상기 제 1 프로세서는 프로토콜 계층 로직, 링크 계층 로직, 및 물리 계층 로직를 포함하고,
    상기 물리 계층 로직은 상기 제 2 프로세서로부터 상기 수퍼시퀀스를 수신하고, 상기 제 2 프로세서에 송신하기 위해 상기 수퍼시퀀스의 인스턴스를 생성하는
    시스템.
  128. 제 126 항에 있어서,
    상기 EOS는 EIEOS(electrical idle exit ordered set)를 포함하는
    시스템.
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