KR101815178B1 - 고성능 인터커넥트 물리 계층 - Google Patents

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로버트 지 블랭켄십
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데벤드라 다스 샤르마
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Abstract

주기적인 제어 윈도우는 직렬 데이터 링크를 통해 송신될 링크 계층 데이터 스트림에 임베딩되며, 제어 윈도우는 데이터 링크에서 상태 천이를 개시하는데 사용하기 위한 정보를 포함하는 물리 계층 정보를 제공하도록 구성된다. 링크 계층 데이터는 데이터 링크의 링크 전송 상태 동안 송신될 수 있고 제어 윈도우는 플릿들의 송신을 인터럽트할 수 있다. 일 양태에서, 정보는 링크 상의 활성 레인들의 개수를 변경하려는 시도를 표시하는 링크 폭 천이 데이터를 포함한다.

Description

고성능 인터커넥트 물리 계층{HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER}
본 발명은 일반적으로 컴퓨터 개발 분야에 관한 것이며, 보다 구체적으로는 상호-종속된 한정된 시스템들(mutually-dependent constrained systems)의 협력을 수반하는 소프트웨어 개발에 관한 것이다.
반도체 처리 및 로직 디자인의 발전은 집적 회로 디바이스 상에 존재할 수 있는 로직의 양적 증가를 가능하게 해주었다. 결과적으로, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로로부터 개개의 집적 회로 상에 존재하는 복수의 코어, 복수의 하드웨어 스레드, 및 복수의 로직 프로세서뿐만 아니라 그러한 프로세서 내에 집적된 다른 인터페이스로 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의 개수의 코어, 하드웨어 스레드, 로직 프로세서, 인터페이스, 메모리, 제어기 허브 등을 포함할 수 있다.
더 작은 패키지 내에 더 많은 처리 능력을 맞추는 역량이 더 커짐에 따라, 소형의 컴퓨팅 디바이스의 인기가 높아지고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가되었다. 그러나, 이러한 소형 디바이스들은 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들어, 현대의 서버에서는 보통 복수 코어를 가진 단일 프로세서뿐만 아니라, 복수의 물리적 프로세서(다중 소켓이라고도 지칭함)가 컴퓨팅 성능을 높이기 위해 존재한다. 그러나 컴퓨팅 시스템에서 디바이스의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 디바이스 간의 통신이 더욱 중요해지고 있다.
실제로, 인터커넥트들(interconnects)은 전기적 통신들을 주로 다루었던 보다 전통적인 멀티-드롭 버스들로부터 고속 통신을 가능하게 하는 성숙 단계의 인터커넥트 아키텍처들까지 성장하였다. 공교롭게도, 차세대 프로세서들에 대한 요구가 매우 높은-정도로 이루어짐에 따라서, 기존의 인터커넥트 아키텍처들의 역량에 대해서 상응하는 요구가 이루어지고 있다.
도 1은 일 실시예에 따른 컴퓨터 시스템의 I/O 디바이스들을 접속시키는 직렬의 포인트-투-포인트 인터커넥트를 포함하는 시스템의 간략화한 블록도를 도시한다.
도 2는 일 실시예에 따른 계층화된 프로토콜 스택의 간략화한 블록도를 도시한다.
도 3은 트랜잭션 디스크립터의 실시예를 도시한다.
도 4는 직렬 포인트-투-포인트 링크의 실시예를 도시한다.
도 5는 잠재적인 고성능 인터커넥트(High Performance Interconnect; HPI) 시스템 구성의 실시예를 도시한다.
도 6은 HPI와 연관된 계층화된 프로토콜 스택의 실시예를 도시한다.
도 7은 일 예의 상태 머신의 표현을 도시한다.
도 8은 일 예의 제어 수퍼시퀀스를 도시한다.
도 9는 데이터 스트림 내에 삽입된 일 예의 제어 윈도우의 표현을 도시한다.
도 10은 일 예의 핸드쉐이크의 흐름도를 도시한다.
도 11은 부분 폭 상태로의 일 예의 천이(transition)의 흐름도를 도시한다.
도 12는 부분 폭 상태로부터의 일 예의 천이를 도시한다.
도 13은 멀티 코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 도시한다.
도 14는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 도시한다.
도 15는 프로세서의 블록도의 실시예를 도시한다.
도 16은 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 도시한다.
도 17은 복수의 프로세서 소켓을 포함하는 컴퓨팅 시스템의 블록의 실시예를 도시한다.
도 18은 컴퓨팅 시스템의 블록도의 다른 실시예를 도시한다.
여러 도면에서 유사한 참조 부호 및 명칭은 유사한 구성요소를 나타낸다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처 및 마이크로 아키텍처 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 프로세서 파이프라인 스테이지, 특정 인터커넥트 계층, 특정 패킷/트랜잭션 구성, 특정 트랜잭션 이름, 특정 프로토콜 교환, 특정 링크 폭, 특정 구현, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 개시의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 인식될 수 있다. 다른 사례에서, 본 개시를 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 로우-레벨 인터커넥트 동작, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 공지된 컴포넌트 또는 방법에 관해서는 아주 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로 내의 에너지 보존, 에너지 효율, 및 프로세싱 효율 등에 관하여 기술될 수 있을지라도, 다른 실시예가 다른 방식의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 그러한 특징으로부터 이득을 받을 수도 있는 다른 방식의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 기술된 실시예는 서버 컴퓨터 시스템, 데스크톱 컴퓨터 시스템, 랩톱, 울트라북™으로 제한되지 않고, 휴대형 디바이스, 스마트폰, 태블릿, 다른 신(thin) 노트북, 시스템 온 칩(SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 일부 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말(PDA), 및 휴대 PC를 포함한다. 여기서, 고성능 인터커넥트를 위한 유사 기술은 저전력 인터커넥트에서 성능(또는 심지어는 절전)을 높이는데 적용될 수 있다. 임베디드 애플리케이션은 통상적으로 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트(WAN) 스위치, 또는 아래에서 교시된 기능 및 동작을 수행할 수 있는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 기술된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 제한되지 않고, 에너지 보존 및 효율을 위한 소프트웨어 최적화에도 관련될 수 있다. 아래의 설명에서 쉽게 명백해지는 바와 같이, 본 명세서에서 기술된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든지) 성능 고려사항과 장차 균형을 이루는 "녹색 기술"에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 컴포넌트들 간을 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 뿐만 아니라, 다양한 세분된 시장은 제 각각의 시장에 어울리는 인터커넥트 아키텍처의 다양한 양태를 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는 반면, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 또한, 각종의 다양한 인터커넥트는 본 명세서에서 기술된 주제로부터 잠재적으로 혜택을 받을 수 있다.
다른 예들 중에서, 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express (PCIe)) 인터커넥트 패브릭 아키텍처 및 퀵패스 인터커넥트(QuickPath Interconnect (QPI)) 패브릭 아키텍처는 본 명세서에서 기술된 하나 이상의 원리에 따라서 잠재적으로 개선될 수 있다. 예를 들어, PCIe의 기본 목표는 상이한 판매 회사로부터 구입한 컴포넌트 및 디바이스들이 오픈 아키텍처에서 상호동작(inter-operate)할 수 있게 하여, 복수의 세분된 시장, 예를 들어 클라이언트(테스크톱 및 모바일), 서버(표준 및 기업), 및 임베디드 및 통신 디바이스들을 이어주게 하는 것이다. PCI 익스프레스는 고성능이고, 각종 미래 컴퓨팅 및 통신 플랫폼 용도로 정의된 범용 I/O 인터커넥트이다. 몇몇 PCI속성, 예를 들면 그의 사용 모델, 적재-저장 아키텍처, 및 소프트웨어 인터페이스는 그의 수정을 통해 유지하여 왔지만, 이전의 병렬 버스 구현물은 매우 스케일러블한, 완전 직렬 인터페이스로 대체되었다. 더 최근의 PCI 익스프레스의 버전은 포인트-투-포인트 인터커넥트, 스위치 기반 기술 및 패킷화 프로토콜의 발전에 편승하여 새로운 레벨의 성능과 특징을 선보이고 있다. 전력 관리(Power Management), 서비스 품질(Quality Of Service (QoS)), 핫-플러그/핫-스왑 지원(Hot-Plug/Hot-Swap support), 데이터 무결성(Data Integrity), 및 에러 처리(Error Handling)는 PCI 익스프레스에 의해 지원되는 최신의 특징 중 일부이다. 비록 본 명세서에서 기본적인 논의가 신규의 고성능 인터커넥트(high-performance interconnect (HPI)) 아키텍처에 관한 것일지라도, 본 명세서에서 기술된 본 발명의 양태는 PCIe-컴플라이언트 아키텍처, QPI-컴플라이언트 아키텍처, MIPI 컴플라이언트 아키텍처, 고성능 아키텍처, 또는 다른 공지된 인터커넥트 아키텍처와 같은 다른 인터커넥트 아키텍처에 적용될 수 있다.
도 1을 참조하면, 한 세트의 컴포넌트들을 상호접속시키는 포인트-투-포인트 링크로 구성된 패브릭의 일 실시예가 도시된다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus (FSB))(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 기술되는 바와 같이 직렬의 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준수하는 직렬의 다양한 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스들에 의해 액세스 가능한 랜덤 액세스 메모리(RAM), 비-휘발성(non-volatile (NV) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(a doubIe-data rate (DDR)) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 동적 RAM(DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 PCI 인터커넥트 계층에서와 같은 루트 허브, 루트 콤플렉스, 또는 루트 제어기를 포함할 수 있다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(a memory controller hub (MCH)), 노스브릿지, 인터커넥트 제어기 허브(an interconnect controller hub (ICH)), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 예를 들면 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 지칭하기도 한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 것과 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 불리는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI-투-PCI 브릿지 디바이스의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(a Network Interface Controller (NIC)), 애드-인 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(a UniversaI SeriaI Bus (USB)) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를 테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 디바이스를 지원하거나 그러한 디바이스에 의해 지원되는 패브릭을 상호접속시키는 브릿지(예를 들면, PCIe 대 PCI/PCI-X 브릿지)를 포함할 수 있다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 유사하게, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 도시된다. 계층화된 프로토콜 스택(200)은 QPI 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(a next generation high performance computing interconnect (HPI)) 스택, 또는 다른 계층화된 스택과 같은 임의 형태의 계층화된 통신 스택을 포함할 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함할 수 있다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스가 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
패킷은 컴포넌트들 사이에서 정보를 통신하는데 사용될 수 있다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 전송 컴포넌트로부터 수신 컴포넌트로 전달한다. 전송된 패킷이 다른 계층들을 통해 흐르기 때문에, 패킷은 패킷을 그러한 계층들에서 처리하는데 사용되는 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되고 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되며 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를 테면 데이터 링크 계층(210) 및 물리 계층(220) 사이에서 인터페이스를 제공할 수 있다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packets) 또는 TLPs)의 조립과 해체를 포함할 수 있다. 트랜잭션 계층(205)은 또한 TLP에 대하여 크레딧-기반 플로우 제어(Credit-based flow control)을 관리할 수 있다. 일부 실시예에서, 스플릿 트랜잭션(split transactions), 즉 다른 예들 중에서, 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간에 의해 분리되어 있는 트랜잭션이 이용될 수 있다.
크레딧-기반 플로우 제어는 인터커넥트 패브릭을 이용하는 가상 채널 및 네트워크를 실현하기 위해 사용될 수 있다. 일 예에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 크레딧 수량을 광고할 수 있다. 도 1에서 제어기 허브(115)와 같은 링크의 반대편에 있는 외부 디바이스는 각각의 TLP의해 소비된 크레딧의 개수를 카운트할 수 있다. 트랜잭션은 그 트랜잭션이 크레딧 한계치를 초과하지 않으면 전송될 수 있다. 응답을 수신하면, 크레딧 수량이 복구된다. 그러한 크레딧 체계의 장점 중 한 가지 예는, 다른 잠재적인 장점들 중에서, 크레딧 제한에 처해지지 않으면, 크레딧 반환의 지연이 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함할 수 있다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 위치로/로부터 전달하는 판독 요청 및 기록 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 이용할 수 있다. 구성 공간 트랜잭션은 인터커넥트에 접속된 각종 디바이스의 구성 공간에 액세스하는데 사용될 수 있다. 구성 공간에 대한 트랜잭션은 판독 요청 및 기록 요청을 포함할 수 있다. 메시지 공간 트랜잭션(또는 간단히 메시지)은 또한 인터커넥트 에이전트들 간의 대역-내(in-band) 통신을 지원하는 것으로 정의될 수 있다. 그러므로, 일 예의 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립할 수 있다.
이제 도 3을 참조하면, 트랜잭션 계층 패킷 디스크립터(a transaction layer packet descriptor)의 일 예의 실시예가 도시된다. 일 실시예에서, 트랜잭션 디스크립터(300)는 트랜잭션 정보를 전달하기 위한 메커니즘일 수 있다. 이와 관련하여, 트랜잭션 디스크립터(300)는 시스템에서 트랜잭션의 식별을 지원한다. 다른 잠재적인 용도는 디폴트 트랜잭션 순서 및 트랜잭션의 채널과의 연계의 트랙킹 수정을 포함한다. 예를 들어, 트랜잭션 디스크립터(300)는 전역 식별자(global identifier) 필드(302), 속성 필드(304) 및 채널 식별자 필드(306)를 포함할 수 있다. 도시된 예에서, 전역 식별자 필드(302)는 국부 트랜잭션 식별자(local transaction identifier) 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 전역 식별자 필드(302)는 모든 미처리 요청에 고유하다.
일 구현예에 따르면, 국부 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해 생성되는 필드이며, 그 요청 에이전트에게 완료를 요구하는 모든 미처리 요청에 고유할 수 있다. 뿐만 아니라, 이 예에서, 소스 식별자(310)는 인터커넥트 계층 내에서 요청 에이전트를 고유하게 식별한다. 따라서, 소스 ID(310)와 함께, 국부 트랜잭션 식별자(308) 필드는 계층 도메인 내 트랜잭션의 전역적인 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(304)는 트랜잭션의 디폴트 처리의 수정을 허용하는 부가 정보를 제공하는데 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예약 필드(314), 순서 필드(316), 및 노-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브-필드(312)는 트랜잭션에 우선순위를 할당하기 위하여 개시자에 의해 수정될 수 있다. 예약 속성 필드(314)는 미래를 위해 예약되어 있거나 또는 벤더-정의(vendor-defined) 용도로 남겨 놓는다. 우선순위 또는 보안 속성을 이용하는 있음직한 사용례 모델은 예약 속성 필드를 이용하여 구현될 수 있다.
이 예에서, 순서 속성 필드(316)는 디폴트 순서 룰(default ordering rules)을 수정할 수 있는 순서의 타입을 운반하는 옵션 정보를 공급하기 위해 사용될 수 있다. 일 예의 구현예에 따르면, "0"라는 순서 속성은 디폴트 순서 룰(default ordering rules)을 적용한다는 것을 나타내며, "1"이라는 순서 속성은 완화된 순서(relaxed ordering)을 나타내며, 기록(writes)은 동일한 방향으로 기록을 나아가게 할 수 있으며, 판독 완료(read completions)는 동일한 방향으로 기록을 나아가게 할 수 있다. 스누프 속성 필드(318)는 트랜잭션이 스누프되는지를 결정하기 위해 사용된다. 도시된 바와 같이, 채널 ID 필드 필드(306)는 트랜잭션이 연관되어 있는 채널을 식별한다.
다시 도 2를 참조하면, 데이터 링크 계층(210)이라고도 불리는, 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 사이에서 중간 단으로서 역할을 할 수 있다. 일 실시예에서, 데이터 링크 계층(210)의 기능은 링크 상의 두 컴포넌트 사이에서 트랜잭션 계층 패킷(TLP)을 교환하기 위한 신뢰 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립된 TLP를 받고, 패킷 시퀀스 식별자(211), 즉 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하고 적용하여, 수정된 TLP를 물리 계층(220)에 전하여 물리 디바이스를 지나 외부 디바이스로 전송한다.
일 예에서, 물리 계층(220)은 패킷을 물리적으로 외부 디바이스로 전송하기 위해 논리 서브블록(221) 및 전기 서브블록(222)을 포함한다. 여기서, 논리 서브블록(221)은 물리 계층(221)의 "디지털" 기능의 역할을 수행한다. 이와 관련하여, 논리 서브블록은 물리 서브블록(222)에 의한 전송을 위해 송출 정보를 준비하는 송신 부분, 및 수신된 정보를 식별하고 준비한 다음 이를 링크 계층(210)으로 전달하는 수신기 부분을 포함할 수 있다.
물리 블록(222)은 송신기 및 수신기를 포함한다. 송신기는 논리 서브블록(221)에 의해 심볼을 공급받고, 송신기는 이를 직렬화하고 외부 디바이스로 전송한다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트-스트림으로 변환한다. 비트-스트림은 역직렬화되고 논리 서브블록(221)으로 공급된다. 일 예의 실시예에서, 8b/10b 전송 코드가 사용되고, 10-비트 심볼이 송신/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 게다가, 일 예에서, 수신기는 또한 수신하는 직렬 스트림으로부터 복구되는 심볼 클럭을 제공한다.
앞에서 언급한 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)이 (PCIe 프로토콜 스택과 같은) 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그것으로 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될 수 있고 본 명세서에서 논의된 특징을 채택할 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는 (1) 패킷을 조립하는 제 1 계층, 즉 트랜잭션 계층과, 패킷을 순서화하는 제 2 계층, 즉 링크 계층과, 패킷을 전송하는 제 3 계층, 즉 물리 계층을 포함할 수 있다. 특정 예로서, 본 명세서에서 기술된 바와 같이, 고성능의 인터커넥트 계층화된 프로토콜이 이용된다.
다음으로 도 4를 참조하면, 직렬의 포인트-투-포인트 패브릭의 일 예의 실시예가 도시된다. 직렬의 포인트-투-포인트 링크는 직렬 데이터를 전송하기 위한 임의의 전송 경로를 포함할 수 있다. 도시된 실시예에서, 링크는 두 개의 저전압의 차동 구동된 신호 쌍들, 즉 전송 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 데이터를 디바이스(410)로 전송하는 전송 로직(406) 및 데이터를 디바이스(410)로부터 수신하는 수신 로직(407)을 포함한다. 다시 말해서, 두 개의 전송 경로, 즉 경로(416 및 417), 및 두 개의 수신 경로, 즉 경로(418 및 419)가 링크의 일부 구현에 포함된다.
전송 경로는 전송 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 기타 통신 경로와 같이 데이터를 전송하기 위한 임의의 경로를 말한다. 두 디바이스, 이를 테면 디바이스(405)와 디바이스(410) 사이의 접속은 링크, 이를 테면 링크(415)라고 지칭된다. 링크는 하나의 레인(lane) - 각각의 레인은 한 세트의 상이한 신호 쌍(하나의 쌍은 전송 용, 하나의 쌍은 수신 용)을 나타냄 - 을 지원할 수 있다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인들을 묶을 수 있으며, 여기서 N은 임의의 지원된 링크 폭으로, 이를 테면 1, 2, 4, 8, 12, 32, 64, 또는 그 보다 넓다.
차동 쌍은 레인(416 및 417)과 같이 차동 신호를 전송하는 두 개의 전송 경로를 지칭할 수 있다. 예로서, 회선(416)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉, 라이징 에지일 때, 회선(417)은 하이 로직 레벨에서 로우 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 다른 예의 장점들 중에서, 크로스-커플링, 전압 오버슈트/언더슈트, 링잉과 같은 더 우수한 전기적 특성을 보여준다. 이것은 더 우수한 타이밍 윈도우를 가능하게 해주며, 이는 통신 주파수를 더 빠르게 해줄 수 있다.
일 실시예에서, 신규의 고성능 인터커넥트(High Performance Interconnect (HPI))가 제공된다. HPI는 차세대 캐시-코히어런트, 링크-기반 인터커넥트를 포함할 수 있다. 일 예로서, HPI는 PCIe 또는 다른 인터커넥트 프로토콜이 통상 프로세서, 가속기, 및 I/O 디바이스 등을 접속시키는데 사용되는 시스템을 포함하여, 워크스테이션 또는 서버와 같은 고성능 컴퓨팅 플랫폼에서 이용될 수 있다. 그러나, HPI는 그것으로 제한되지 않는다. 그 대신, HPI는 본 출원에서 기술된 임의의 시스템이나 플랫폼에서 이용될 수 있다. 뿐만 아니라, 개발된 개개의 사상은 다른 인터커넥트 및 플랫폼, 이를 테면 PCIe, MIPI, QPI 등에 적용될 수 있다.
일 예의 구현예에서, 복수의 디바이스를 지원하기 위하여, HPI는 명령어 집합 아키텍처 관용성(Instruction Set Architecture (ISA) agnostic)을 포함할 수 있다(즉, HPI는 복수의 상이한 디바이스들에서 구현되는 것이 가능할 수 있다). 다른 시나리오에서, HPI는 바로 프로세서 또는 가속기가 아닌 고성능 I/O 디바이스를 접속시키는데도 이용될 수 있다. 예를 들면, 고성능 PCIe 디바이스는 적절한 번역 브릿지(translation bridge)를 통해 HPI에 (즉, HPI대 PCIe) 연결될 수 있다. 더욱이, HPI 링크는 다양한 방식으로(예를 들면, 스타, 링, 메시 등), 프로세서와 같은 많은 HPI 기반 디바이스에 의해 이용될 수 있다. 도 5는 복수의 잠재적 멀티-소켓 구성의 일 예의 구현예를 도시한다. 도시된 바와 같이, 2-소켓 구성(505)은 두 개의 HPI 링크를 포함할 수 있으나, 다른 구현예에서, 하나의 HPI 링크가 이용될 수 있다. 토폴로지가 더 큰 경우, 다른 부가적이거나 대체적인 특징들 중에서, 식별자(ID)가 할당 가능하고 몇 가지 형태의 가상 경로가 존재하는 한 임의의 구성이 이용될 수 있다. 도시된 바와 같이, 네 개의 소켓 구성(510)은 각 프로세서로부터 다른 하나의 프로세스로의 HPI 링크를 갖고 있다. 그러나 구성(515)에서 도시된 여덟 소켓 구현예에서, 매 소켓이 HPI 링크를 통해 서로 직접 접속되는 것은 아니다. 그러나, 만일 가상 경로 또는 채널이 프로세서들 사이에서 존재하면, 그 구성이 지원된다. 지원된 프로세서들의 범위는 기본 도메인에서 2-32를 포함한다. 다른 예들 중에서, 복수개 도메인 또는 노드 제어기들 사이에 복수의 도메인 또는 다른 인터커넥트를 사용하여 프로세서를 더 많게 할 수 있다.
HPI 아키텍처는 몇몇 예에서, (코히어런트, 논-코히어런트, 및 옵션의, 여타 메모리 기반 프로토콜의) 프로토콜 계층들, 라우팅 계층, 링크 계층, 및 물리 계층을 포함하는 계층화된 프로토콜 아키텍처의 정의를 포함한다. 뿐만 아니라, HPI는 다른 예들 중에서, (전력 제어 유닛(power control units (PCUs)과 같은) 전력 관리자, 테스트 및 디버그 용 디자인(design for test and debug (DFT)), 장애 관리, 레지스터, 보안에 관련된 개선된 것을 더 포함할 수 있다. 도 5는 일 예의 HPI 계층화된 프로토콜 스택의 실시예를 도시한다. 일부 구현예에서, 도 5에 도시된 계층들 중 적어도 일부는 옵션일 수 있다. 각각의 계층은 그 자체의 그래뉴러리티의 레벨 또는 정보의 퀀텀(quantum of information)을 처리한다(프로토콜 계층(605a,b)은 패킷(630)을 처리하고, 링크 계층(610a,b)은 플릿(flits)(635)을 처리하며, 물리 계층(605a,b)은 피트(phits)(640)를 처리한다). 일부 실시예에서, 구현예에 따라서 패킷은 부분적인 플릿, 단일의 플릿, 또는 복수의 플릿을 포함할 수 있다는 것을 주목하자.
제 1의 예로서, 피트(640)의 폭은 링크 폭 대 비트의 1대1 매핑을 포함한다(예를 들면, 20 비트 링크 폭은 20 비트의 피트를 포함함 등등). 플릿은 184, 192 또는 200 비트와 같이 더 큰 크기를 가질 수 있다. 만일 피트(640)가 20 비트이고 플릿(635)의 크기가 184 비트이면, 하나의 플릿(635)을 전송하기 위해 피트(640)를 분수로(예를 들면, 다른 예들 중에서, 184 비트의 플릿(635)을 전송하려면 20 비트로 9.2 피트 또는 192 비트 플릿을 전송하려면 20 비트로 9.6으로) 처리한다는 것을 주목하자. 물리 계층에서 기본 링크의 폭은 변할 수 있다는 것을 주목하자. 예를 들면, 방향 당 레인의 개수는 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24 등을 포함할 수 있다. 일 실시예에서, 링크 계층(610a,b)은 복수의 상이한 트랜잭션을 단일 플릿 내에 넣을 수 있으며, 하나 또는 복수의 헤더(예를 들면, 1, 2, 3, 4)가 플릿 내에 넣어질 수 있다. 일 예에서, HPI는 헤더들을 대응하는 슬롯들로 나누어서 플릿 내 복수의 메시지들이 여러 노드들을 향해 전달되게 할 수 있다.
일 실시예에서, 물리 계층(605a,b)은 (전기 또는 광 등의) 물리적 매체를 통한 고속의 정보 전달의 역할을 담당할 수 있다. 물리 링크는 계층(605a 및 605b)과 같은 두 개의 링크 계층 엔티티들 사이의 포인트-투-포인트일 수 있다. 링크 계층(610a,b)은 상위 계층으로부터 물리 계층(605a,b)을 이끌어 낼 수 있으며 데이터(뿐만 아니라 요청)를 신뢰 있게 전달하는 역량을 제공하고 직접적으로 접속된 두 엔티티들 사이에서 플로우 제어를 관리한다. 링크 계층은 또한 물리적 채널을 복수의 가상 채널 및 메시지 클래스로 가상화하는 역할을 담당할 수 있다. 프로토콜 계층(620a,b)은 링크 계층(610a,b)에 의존하여 프로토콜 메시지를 적절한 메시지 클래스 및 가상 채널로 매핑한 다음 이를 물리 계층(605a,b)으로 전달하여 물리 링크를 가로질러 전송한다. 링크 계층(610a,b)은 다른 예들 중에서, 요청, 스누프, 응답, 라이트백, 논-코히어런트 데이터와 같은 복수의 메시지를 지원할 수 있다.
도 6에 도시된 바와 같이, HPI의 물리 계층(605a,b)(또는 PHY)은 전기 계층(즉, 두 컴포넌트를 접속시키는 전기 전도체) 위 그리고 링크 계층(610a,b)의 아래에서 구현될 수 있다. 물리 계층 및 대응하는 로직은 각각의 에이전트에서 상주할 수 있으며 (예를 들면, 링크의 양측의 디바이스 상에서) 서로 분리되어 있는 두 에이전트(A 및 B)의 링크 계층들을 접속시킨다. 로컬 및 원격 전기 계층은 물리적 매체(예를 들면, 와이어, 전도체, 광학 매체 등)에 의해 접속된다. 일 실시예에서, 물리 계층(65a,b)은 두 가지 주요한 국면, 즉 초기화 및 동작을 가지고 있다. 초기화 동안, 접속은 링크 계층에 불투명하며 시그널링은 시간 제한 상태(timed states)와 핸드쉐이크 이벤트의 조합을 포함할 수 있다. 동작 동안, 접속은 링크 계층에 투명하며 시그널링은 일정 속도로 진행되며, 이때 모든 레인이 함께 단일 링크로서 동작한다. 동작 국면 동안, 물리 계층은 플릿을 에이전트 A에서 에이전트 B로 그리고 에이전트 B에서 에이전트 A로 전달한다. 접속은 또한 링크라고 지칭되기도 하며 플릿 및 현재 구성(예를 들면, 폭)의 제어/상태를 링크 계층과 교환하면서 링크 계층으로부터 매체, 폭 및 속도를 포함하는 몇 가지 물리적인 양태를 이끌어 낸다. 초기화 국면은 하위 국면, 예를 들면 폴링(Polling), 구성(Configuration)을 포함한다. 운영 국면도 또한 하위 국면(예를 들면, 링크 전력 관리 상태)을 포함한다.
일 실시예에서, 링크 계층(610a,b)은 두 프로토콜 또는 라우팅 엔티티들 사이에서 신뢰 있는 데이터 전송을 제공하기 위해 구현될 수 있다. 링크 계층은 프로토콜 계층(620a,b)으로부터 물리 계층(605a,b)을 이끌어 낼 수 있고 두 프로토콜 에이전트(A, B) 사이의 플로우 제어를 책임질 수 있으며, 가상 채널 서비스를 프로토콜 계층(메시지 클래스) 및 라우팅 계층(가상 네트워크)에 제공할 수 있다. 프로토콜 계층(620a,b)과 링크 계층(610a,b) 사이의 인터페이스는 통상적으로 패킷 레벨에서 수행될 수 있다. 일 실시예에서, 링크 계층에서 가장 작은 전송 단위는 192 비트 또는 일부 다른 단위 값과 같은 명시된 비트 수를 가진 플릿이라고 지칭된다. 링크 계층(610a,b)은 물리 계층(605a,b)에 의존하여 물리 계층(605a,b)의 전송 단위(피트)를 물리 계층(605a,b)의 전송 단위(플릿)로 구성한다. 게다가, 링크 계층(610a,b)은 논리적으로 두 부분, 즉 송신자 및 수신자로 갈라질 수 있다. 한 엔티티에서 송신자/수신자 쌍은 다른 하나의 엔티티 상의 송신자/수신자 쌍에 접속될 수 있다. 플로우 제어는 종종 플릿 및 패킷의 두 가지를 기반으로 하여 수행된다. 오류 검출 및 정정 또한 잠재적으로 플릿 레벨 기반으로 수행된다.
일 실시예에서, 라우팅 계층(615a,b)은 근원지로부터 목적지로 HPI 트랜잭션을 라우팅하는 유연하고 분산된 방법을 제공할 수 있다. 이 방식은 복수의 토폴로지에 필요한 라우팅 알고리즘이 각각의 라우터에서 프로그램 가능 라우팅 테이블을 통해 명시될 수 있기 때문에 융통성이 있다(일 실시예에서 프로그래밍은 펌웨어, 소프트웨어, 또는 이들의 조합에 의해 수행된다). 라우팅 기능은 분산될 수 있고, 라우팅은 일련의 라우팅 단계를 통해 이루어질 수 있는데, 각각의 라우팅 단계는 근원지, 중간지, 또는 목적지 라우터에서 테이블 룩업을 통해 정의된다. 근원지에서의 룩업은 HPI 패킷을 HPI 패브릭으로 주입하는데 사용될 수 있다. 중간지 라우터에서의 룩업은 HPI 패킷을 입력 포트로부터 출력 포트로 라우팅하는데 사용될 수 있다. 목적지 포트에서 룩업은 목적지 HPI 프로토콜 에이전트를 목표로 하기 위해 사용될 수 있다. 일부 구현예에서, 라우팅 테이블, 및 그의 라우팅 알고리즘은 사양서에 의해 특별히 정의되어 있지 않기 때문에 라우팅 계층은 의존적(thin)일 수 있다는 것을 주목하여야 한다. 이것은 시스템 구현에 의해 정의되는 유연 플랫폼 아키텍처 토폴로지를 포함하는, 유연성 및 각종 사용 모델의 여지를 남겨 놓는다. 라우팅 계층(615a,b)은 링크 계층(610a,b)에 의존하여 세 개까지의(또는 그 이상의) 가상 네트워크(virtuaI networks (VNs)) - 일 예로, 각 가상 네트워크에서 정의된 여러 메시지 클래스를 가진 두 개의 교착 방지(deadlock free) VNs, VN0 및 VN1 - 의 사용을 제공한다. 공유된 적응적 가상 네트워크(shared adaptive virtuaI network (VNA))는 링크 계층에서 정의될 수 있지만, 다른 특징 및 예들 중에서, 각 메시지 클래스 및 가상 네트워크가 전용의 자원을 갖고 순방향 진행(forward progress)을 보장할 수 있기 때문에, 이러한 적응적 네트워크는 라우팅 개념으로 직접 드러내지 없을 수 있다.
일부 구현예에서, HPI는 삽입된 클럭을 이용한다. 클럭 신호는 인터커넥트를 이용하여 전송되는 데이터 내에 삽입될 수 있다. 클럭 신호가 데이터에 삽입되므로, 별도의 전용 클럭 레인들이 생략될 수 있다. 이것은, 예를 들어 특히 핀에 필요한 공간을 구하기 힘든 시스템에서 디바이스의 더 많은 핀을 데이터 전송에 전용할 수 있게 해주기 때문에 유용할 수 있다.
링크는 인터커넥트의 양쪽의 두 에이전트들 사이에서 설정될 수 있다. 데이터를 송신하는 에이전트는 로컬 에이전트이며 데이터를 수신하는 에이전트는 원격 에이전트일 수 있다. 상태 머신은 두 에이전트들에 의해 링크의 각종 양상을 관리하는데 사용될 수 있다. 일 실시예에서, 물리 계층 데이터 경로는 플릿을 링크 계층에서 전기적 프론트-엔드로 전송할 수 있다. 일 구현예에서, 제어 경로는 상태 머신(또는 링크 트레이닝 상태 머신이라고도 지칭되며 또는 그와 유사한 용어로 지칭됨)을 포함한다. 상태 머신의 액션 및 상태로부터 퇴장(exits)은 내부 신호, 타이머, 외부 신호 또는 기타 정보에 좌우할 수 있다. 실제로, 몇 가지 초기화 상태와 같은 일부의 상태는 상태를 퇴장하는 타임아웃 값을 제공하는 타이머를 가질 수 있다. 일부 실시예에서, 검출은 레인의 두 구간에서 어떤 이벤트를 검출하는 것을 말하는 것이지만 반드시 동시에 그렇다는 것이 아님을 주목하자. 그러나, 다른 실시예에서, 검출은 참조의 에이전트에 의한 이벤트의 검출을 말한다. 일 예로서, 디바운스(debounce)는 신호의 지속된 행사(sustained assertion)를 말한다. 일 실시예에서, HPI는 비-기능 레인(non-function lanes)의 이벤트에서 동작을 지원한다. 여기서 레인은 특정 상태에서 중단될 수 있다.
상태 머신에서 정의된 상태는 다른 카테고리 및 서브카테고리 중에서, 리셋 상태, 초기화 상태, 및 동작 상태를 포함할 수 있다. 일 예에서, 몇몇 초기화 상태는 타임아웃(본질적으로 상태에서 진행의 실패로 인한 중지(abort))시 상태를 퇴장하기 위해 사용되는 이차 타이머를 가질 수 있다. 중지는 상태 레지스터와 같은 레지스터를 갱신하는 것을 포함할 수 있다. 몇몇 상태는 또한 상태에서 일차 기능을 시간 측정하는데 사용되는 일차 타이머(들)를 가질 수 있다. 다른 예들 중에서, (핸드쉐이크 프로토콜과 같은) 내부 또는 외부 신호가 상태에서 다른 상태로의 천이(transition)하는 다른 상태가 정의될 수 있다.
상태 머신은 또한 한번의 단계, 초기화 중지의 정지 및 테스터의 사용을 통해 디버그를 지원할 수 있다. 여기서, 상태 퇴장은 디버그 소프트웨어가 준비될 때까지 연기/유지될 수 있다. 일부 사례에서, 퇴장은 이차 타임아웃 때까지 연기/보유될 수 있다. 일 실시예에서, 액션 및 퇴장은 트레이닝 시퀀스들의 교환에 기초할 수 있다. 일 실시예에서, 링크 상태 머신은 로컬 에이전트 클럭 도메인 내에서 구동할 것이며 한 상태에서 다음 상태로의 천이는 송신기 트레이닝 시퀀스 경계와 일치할 것이다. 상태 레지스터는 현재 상태를 반영하기 위해 이용된다.
도 7은 HPI의 일 예의 구현예에서 에이전트에 의해 사용되는 상태 머신의 적어도 일부분의 표현을 도시한다. 도 7의 상태 테이블에 포함된 상태들은 가능한 상태들의 완전하지 않은 목록을 포함하고 있음을 인식하여야 한다. 예를 들어, 다이어그램을 간략히 하기 위해 일부의 천이가 생략되어 있다. 또한 일부의 상태는 조합되거나, 쪼개지거나, 또는 생략될 수 있는 반면 다른 상태가 추가될 수 있다. 그러한 상태들은 아래와 같은 것들을 포함할 수 있다.
이벤트 리셋 상태(Event reset state): 웜(warm) 또는 콜드(cold) 리셋 이벤트로 진입함. 디폴트 값을 복구. 카운터(예를 들면, 동기 카운터)를 초기화. 다른 리셋 상태와 같은 다른 상태로 퇴장하는 것일 수 있음.
시한 리셋 상태(Timed reset state): 대역-내 리셋을 위한 시한 상태. 사전에 정의된 전기 순차적 집합(electrical ordered set (EOS))을 추진하여 원격 수신기들이 EOS를 검출하고 또한 시한 리셋으로 진입하게 함. 수신기는 전기적 설정치를 보유하는 레인을 가지고 있음. 리셋 상태를 조정하기 위해 에이전트로 퇴장할 수 있음.
조정 리셋 상태(Calibrate reset state): 레인을 통한 시그널링없이 하는 조정(예를 들면, 수신기 조정 상태) 또는 드라이버를 턴오프하지 않고 하는 조정. 타이머에 기초한 상태에서의 사전에 결정된 시간 양일 수 있음. 조작 속도를 설정할 수 있음. 포트가 인에이블되어 있지 않을 때 스탠바이 상태로서 진행할 수 있음. 최소의 체제 시간(minimum residency time)을 포함할 수 있음. 수신기 조절(conditioning) 또는 스태거링 오프(staggering off)는 디자인에 따라서 발생할 수 있음. 타임아웃 이후 및/또는 조정의 완료 후 수신기 검출 상태로 퇴장할 수 있음.
수신기 검출 상태(Receiver detect state): 수신기가 레인(들)에 존재함을 검출함. 수신기 종료(예를 들면, 수신기 풀다운 삽입(pulldown insertion)을 탐지할 수 있음. 명시된 값이 설정될 때 또는 다른 명시된 값이 설정되지 않을 때 조정 리셋 상태로 퇴장할 수 있음. 만일 수신기가 검출되거나 타임아웃에 도달하면 송신기 조정 상태로 퇴장할 수 있음.
송신기 조정 상태(Transmitter calibrate state): 송신기 조정을 위한 상태. 송신기 조정을 위해 할당된 시한 상태일 수 있음. 레인을 통한 시그널링을 포함할 수 있음. EIEOS와 같은 EOS를 계속 추진할 수 있음. 조정이 이루어졌을 때 또는 타이머의 만료 시 컴플라이언스 상태(compliance state)로 퇴장할 수 있음. 만일 카운터가 만료되었거나 이차 타임아웃이 발생하였다면 송신기 검출 상태로 퇴장할 수 있음.
송신기 검출 상태(Transmitter detect state): 유효 시그널링에 자격을 부여함. 에이전트가 액션을 마치고 원격 에이전트 시그널링에 기초하여 다음 상태로 퇴장하는 핸드쉐이크 상태일 수 있음. 수신기는 송신기로부터 유효 시그널링에 자격을 부여할 수 있다. 일 실시예에서, 수신기는 웨이크 검출(wake detect)을 탐지하며, 만일 하나 이상의 레인에서 디바운스되면 다른 레인에서 이를 탐지한다. 송신기는 검출 신호를 추진한다. 모든 레인에서 완료되는 디바운스에 대응하여 및/또는 타임아웃에 따라 또는 모든 레인에서 디바운스가 완료되지 않고 타임아웃되면 폴링 상태로 퇴장할 수 있다. 여기서 하나 이상의 모니터 레인은 웨이크 신호를 디바운스하기 위해 어웨이크(awake)를 유지할 수 있다. 그리고 만일 디바운스되면 다른 레인은 잠재적으로 디바운스된다. 이것은 저 전력 상태에서 절전하게 할 수 있다.
폴링 상태(Polling state): 수신기는 드리프트 버퍼를 적응하고, 초기화하며 비트/바이트로 고정시킨다(예를 들면, 심볼 경계를 식별한다). 레인은 자동보정(deskewed)될 수 있다. 원격 에이전트는 확인응답 메시지에 응답하여 다음 상태(예를 들면, 링크 폭 상태(a Link Width State)로 퇴장하게 할 수 있다. 부가적으로 폴링은 EOS 및 트레이닝 시퀀스 헤더에 고정시킴으로써 트레이닝 시퀀스 록(a training sequence lock)을 포함할 수 있다. 원격 송신기에서 레인 간 스큐(lane to lane skew)는 최고 속도에 대해서는 제 1 길이로 그리고 느린 속도에 대해서는 제 2 길이로 한도 설정될 수 있다. 자동보정은 저속 모드에서뿐만 아니라 동작 모드에서도 수행될 수 있다. 수신기는 8, 16 또는 32 스큐 간격과 같이, 레인간 스큐를 자동보정하기 위해 특정한 최대값을 가질 수 있다. 수신기 액션은 지연 고정하기(latency fixing)를 포함할 수 있다. 일 실시예에서, 수신기 액션은 유효한 레인 맵의 성공적인 자동보정으로 완료될 수 있다. 일 예에서, 복수의 연속적 트레이닝 시퀀스 헤더가 확인응답을 받아 수신되고 확인응답(acknowledgements)을 받은 복수의 트레이닝 시퀀스가 수신기가 그의 액션을 완료한 다음에 전송될 때 성공적인 핸드쉐이크가 성취될 수 있다.
링크 폭 상태(Link width state): 에이전트는 원격 송신기로의 최종 레인 맵과 통신한다. 수신기는 정보를 수신하고 디코딩한다. 수신기는 제 2 구조의 이전의 레인 맵 값의 체크포인트 다음에 어떤 구조로 구성된 레인 맵을 기록할 수 있다. 수신기는 또한 확인응답("ACK")로 응답할 수 있다. 대역-내 리셋(an in-band reset)을 초기화할 수 있음. 일 예로서, 대역-내 리셋을 제 1 상태로 초기화. 일 실시예에서, ACK에 응답하여 플릿 구성 상태와 같은 다음 상태로 퇴장하는 것이 수행된다. 또한, 저전력 상태로 진입하기 전에, 웨이크 검출 신호의 발생 빈도가 명시된 값(예를 들면, 4K 단위 간격(unit interval (UI))과 같이, 매 1회 단위 간격) 이하로 떨어지면 리셋 신호가 또한 발생될 수 있다. 수신기는 현재 및 이전의 레인 맵을 보유할 수 있다. 송신기는 상이한 값을 갖는 트레이닝 시퀀스들에 기초하는 상이한 레인 그룹을 사용할 수 있다. 일부 실시예에서, 레인 맵은 몇몇 상태 레지스터를 수정할 수 없다.
플릿록 구성 상태(Flitlock configuration state): 송신기에 의해 진입되지만 그 상태는 송신기와 수신기가 모두 블록킹 링크 상태 또는 여타 링크 상태로 퇴장하였을 때 퇴장하는 것(예를 들면, 2차 타임아웃 뮤트)으로 간주된다. 일 실시예에서, 송신기의 링크 상태로의 퇴장은 플래니터리 정렬 신호(a planetary alignment signal)를 수신한 이후 데이터 시퀀스의 시작(start of a data sequence (SDS)) 및 트레이닝 시퀀스(training sequence (TS)) 경계를 포함한다. 여기서, 수신기 퇴장은 원격 송신기로부터 SDS를 수신한 것에 기초할 수 있다. 이 상태는 에이전트에서 링크 상태로의 가교일 수 있다. 수신기는 SDS를 식별한다. 수신기는 디스크램블러가 초기화된 이후 SDS가 수신되면 블록킹 링크 상태(blocking link state (BLS)) (또는 제어 윈도우(a control window))로 퇴장할 수 있다. 만일 타임아웃이 발생하면, 리셋 상태로 퇴장할 수 있다. 송신기는 구성 신호를 이용하여 레인을 추진한다. 송신기 퇴장은 조건 또는 타임아웃에 기초하여 리셋, BLS, 또는 다른 상태로 퇴장하는 것일 수 있다.
전송 링크 상태(Transmitting Link State): 링크 상태. 플릿은 원격 에이전트로 송신된다. 블록킹 링크 상태로부터 진입할 수 있고 타임아웃과 같은 이벤트 시 블록킹 링크 상태로 되돌아갈 수 있음. 송신기는 플릿을 전송한다. 수신기는 플릿을 수신한다. 또한 저전력 링크 상태로 퇴장할 수 있음. 일부 구현예에서, 전송 링크 상태(TLS)는 L0 상태라고 지칭될 수 있다.
블록킹 링크 상태(Blocking Link State): 링크 상태. 송신기와 수신기는 연합된 방식으로 동작 중이다. 물리 계층 정보가 원격 에이전트와 통신하는 동안 링크 계층 플릿이 연기될 수 있는 시한 상태일 수 있음. 저전력 링크 상태(또는 디자인에 따라서 다른 링크 상태)로 퇴장할 수 있음. 일 실시예에서, 블록킹 링크 상태(BLS)는 주기적으로 발생한다. 그 주기는 BLS 간격이라 지칭되며 시한일뿐만 아니라 느린 속도와 동작 속도 사이에서 다를 수 있다. 링크 계층은 어떤 길이의 물리 계층 제어 시퀀스가 이를 테면 전송 링크 상태 또는 부분 폭 전송 링크 상태 동안 송신될 수 있도록 주기적으로 플릿을 송신하지 못하게 할 수 있다는 것을 주목하자. 일부 구현예에서, 블록킹 링크 상태(BLS)는 L0 제어 상태 또는 L0c 상태라고 지칭될 수 있다.
부분 폭 전송 링크 상태(Partial Width Transmitting Link State): 링크 상태. 부분 폭 상태로 진입함으로써 전력을 절감할 수 있음. 일 실시예에서, 비대칭 부분 폭은 상이한 폭을 가진 두 방향 링크의 각 방향을 말하며, 이는 일부 디자인에서 지원될 수 있다. 송신기와 같이, 부분 폭 전송 링크 상태로 진입하기 위해 부분 폭 표시를 송신하는, 개시자의 일 예는 도 9의 예에서 도시되어 있다. 여기서, 부분 폭 표시는 제 1 폭을 가진 링크를 통해 전송하는 동안 송신되어 링크를 제 2의 새로운 폭으로 전송하도록 천이시킨다. 불일치하면 리셋될 수 있다. 속도는 변경되지 않을 수 있으나 폭은 변경될 수 있다는 것을 주목하여야 한다. 그러므로, 플릿은 잠재적으로 상이한 폭으로 송신된다. 전송 링크 상태와 논리적으로 유사할 수 있으나, 폭이 작기 때문에, 플릿을 전송하는데 더 오래 걸릴 수 있음. 수신되고 송신된 어떤 메시지에 기초하여 저전력 링크 상태와 같은 다른 링크 상태로 퇴장할 수 있거나 다른 이벤트에 기초하여 부분 전송 링크 상태 또는 링크 블록킹 상태로 퇴장할 수 있음. 일 실시예에서, 송신기 포트는 타이밍 도에서 도시된 바와 같이 더 나은 신호 무결성(즉, 잡음 완화)를 제공하기 위하여 엇갈린 방식으로 유휴 레인들을 턴오프시킬 수 있다. 여기서 널(Null) 플릿과 같은 재시도 불가능한(non-retry-able) 플릿은 링크 폭이 바뀌는 주기 동안 이용될 수 있다. 해당하는 수신기는 이러한 널 플릿들을 중단하고 유휴 레인들을 엇갈린 방식으로 턴 오프할 뿐만 아니라, 한가지 이상의 구조로 된 현재와 이전의 레인 맵들을 기록할 수 있다. 상태 및 연관된 상태 레지스터는 변경 없이 유지될 수 있다는 것을 주목하자. 일부 구현예에서, 부분 폭 전송 링크 상태는 부분 L0 상태 또는 L0p 상태라고 지칭될 수 있다.
부분 폭 송신 링크 상태 퇴장(Exit Partial Width Transmitting Link State): 부분 폭 상태를 퇴장함. 일부 구현예에서는 블록킹 링크 상태를 사용할 수 있거나 사용할 수 없음. 일 실시예에서, 송신기는 유휴 레인을 통해 부분 폭 퇴장 패턴을 송신하여 이들을 트레이닝하고 자동보정함으로써 퇴장을 개시한다. 일 예로서, 퇴장 패턴은 EIEOS로 시작하며, 이것이 검출되고 디바운스되어 레인이 완전 전송 링크 상태로 진입을 시작할 준비가 되었다고 신호하게 되며, 유휴 레인에서 SDS 또는 고속 트레이닝 시퀀스(Fast Training Sequence (FTS))에 따라 종료할 수 있다. 퇴장 시퀀스(자동보정과 같은 수신기 액션은 타임아웃 이전에 완료되지 않는다) 동안 임의의 고장은 링크 계층으로 플릿 전송을 중단시키며 리셋을 어서트(assert)하는데, 이것은 다음 블록킹 링크 상태 발생 시 링크를 리셋시킴으로써 처리된다. SDS는 또한 레인 상의 스크램블러/디스크램블러를 적절한 값으로 초기화할 수 있다.
저전력 링크 상태(Low Power Link State): 이 상태는 저전력 상태이다. 일 실시예에서, 이 상태는 부분 폭 링크 상태보다 전력이 낮은데, 그 이유는 본 실시예에서 시그널링이 모든 레인 양 방향에서 중단되기 때문이다. 송신기는 저전력 링크 상태를 요청하기 위해 블록킹 링크 상태를 사용할 수 있다. 여기서, 수신기는 요청을 디코딩할 수 있고 ACK 또는 NAK로 응답할 수 있고, 그렇지 않으면 리셋이 트리거될 수 있다. 일부 실시예에서, 저전력 링크 상태는 Ll 상태라고 지칭될 수 있다.
일 실시예에서, 두 가지 방식의 핀 리셋, 즉 파워-온(또는 "콜드") 리셋 및 웜 리셋이 지원될 수 있다. 소프트웨어에 의해 시작되는 리셋 또는 하나의 에이전트에서 (물리 또는 다른 계층에서) 시작하는 리셋은 다른 에이전트와 대역-내 통신될 수 있다. 그러나, 삽입된 클럭의 사용으로 인해, 대역-내 리셋은 앞에서 소개한 것처럼, 특정 전기 순차적 집합 또는 EIEOS와 같은 순차적 집합을 이용하여, 다른 에이전트와의 통신에 의해 처리될 수 있다. 그러한 순차적 집합은 다른 예들 중에서, 16진 포맷으로 표현될 수 있는 정의된 16 바이트 코드로서 구현될 수 있다. 순차적 집합은 초기화 동안 송신될 수 있으며 PHY 제어 시퀀스(또는 "블록킹 링크 상태")는 초기화 이후 송신될 수 있다. 블록 링크 상태는 링크 계층이 플릿을 송신하지 못하게 할 수 있다. 다른 예로서, 링크 계층 트래픽은 수신기에서 폐기될 수 있는 몇몇 널 플릿을 송신하기 위해 차단될 수 있다.
HPI의 일부 구현예에서, 수퍼시퀀스(supersequence)들이 정의될 수 있는데, 각 수퍼시퀀스는 각 상태에 또는 각 상태로/상태로부터 진입/퇴장에 대응한다. 수퍼시퀀스는 데이터 집합 및 심볼의 반복 시퀀스를 포함할 수 있다. 일부 실시예에서, 시퀀스는 다른 예들 중에서, 상태나 상태 천이의 완료, 또는 해당 이벤트의 교신 때까지 반복할 수 있다. 일부 사례로, 수퍼시퀀스의 반복 시퀀스는 정의된 단위 간격들(UIs)의 개수와 같은 정의된 빈도수에 따라서 반복할 수 있다. 단위 간격(UI)은 링크 또는 시스템의 레인을 통해 단일 비트를 전송하기 위한 시간의 간격에 해당할 수 있다. 일부 구현예에서, 반복 시퀀스는 전기 순차적 집합(EOS)에서 시작할 수 있다. 따라서, EOS의 인스턴스는 사전 정의된 빈도수에 따라서 반복하는 것이 예상될 수 있다. 그러한 순차적 집합은 다른 예들 중에서, 16진 포맷으로 표현될 수 있는 정의된 16 바이트 코드로서 구현될 수 있다. 일 예에서, 수퍼시퀀스의 EOS는 전기적으로 순차적인 전기 유휴 순차적 집합(an electrically ordered electrical idle ordered set (또는 EIEIOS)일 수 있다. 일 예에서, EIEOS는 저주파 클럭 신호(예를 들면, FF00 또는 FFF000 16진 심볼을 반복하는 사전정의된 횟수 등)와 유사하다. 트레이닝 시퀀스들 또는 다른 데이터의 사전정의된 횟수와 같은 사전정의된 데이터의 집합은 EOS를 따를 수 있다. 그러한 수퍼시퀀스는 다른 예들 중에서, 링크 상태 천이를 포함하는 상태 천이에서뿐만 아니라 초기화에서 이용될 수 있다.
앞에서 소개한 것처럼, 일 실시예에서, 초기화는 처음에 느린 속도로 수행된 다음 빠른 속도로 수행될 수 있다. 느린 속도의 초기화는 레지스터 및 타이머에 디폴트 값을 사용한다. 그러면 소프트웨어는 느린 속도 링크를 사용하여 레지스터, 타이머 및 전기적 파라미터를 셋업하고 빠른 속도 초기화를 위한 방법을 만드는 조정 세마포어(calibration semaphores)를 클리어한다. 일 예로서, 초기화는 다른 예들 중에서, 리셋, 검출, 폴링, 및 구성과 같은 상태나 작업으로 구성될 수 있다.
일 예에서, 링크 계층 블록킹 제어 시퀀스(즉, 블록킹 링크 상태(state (BLS) 또는 L0c 상태)는 PHY 정보가 원격 에이전트에게 통신되는 동안 링크 계층 플릿들이 지연되는 시한 상태를 포함할 수 있다. 여기서, 송신기 및 수신기는 블록 제어 시퀀스 타이머를 시작할 수 있다. 그리고 나서 타이머가 만료하면, 송신기 및 수신기는 블록킹 상태를 퇴장할 수 있고, 플릿을 링크를 가로질러 송신할 수 있게 하는 상태를 비롯한, 리셋으로 퇴장하기, 상이한 링크 상태(또는 다른 상태)로 퇴장하기와 같은 다른 액션을 취할 수 있다.
일 실시예에서, 링크 트레이닝이 제공될 수 있으며 이 링크 트레이닝은 정의된 수퍼시퀀스와 관련하는 것과 같은 스크램블링된 트레이닝 시퀀스들, 순차적 집합들, 및 제어 시퀀스들 중 하나 이상을 송신하는 것을 포함할 수 있다. 트레이닝 시퀀스 심볼은 헤더, 예약된 부분, 타겟 지연, 쌍 번호, 물리 레인 맵 코드 참조 레인 또는 레인들의 그룹, 및 초기화 상태 중 하나 이상을 포함할 수 있다. 일 실시예에서, 헤더는 다른 예들 중에서, ACK 또는 NAK와 함께 송신될 수 있다. 예로서, 트레이닝 시퀀스는 수퍼시퀀스들의 일부로서 송신될 수 있으며 스크램블링될 수 있다.
일 실시예에서, 순차적 집합 및 제어 시퀀스는 스크램블링되거나 엇갈리지 않으며 똑같이, 동시에 그리고 완전히 모든 레인을 통해 전송된다. 순차적 집합의 유효한 반복은 순차적 집합의 적어도 일부분(또는 부분 순차적 집합들에 필요한 전체 순차적 집합)을 체킹하는 것을 포함할 수 있다. 순차적 집합은 전기 유휴 순차적 집합(EIOS) 또는 EIEOS와 같은 전기 순차적 집합(EOS)을 포함할 수 있다. 수퍼시퀀스는 데이터 시퀀스의 시작(SDS) 또는 고속 트레이닝 시퀀스(a Fast Training Sequence (FTS))를 포함할 수 있다. 그러한 집합 및 제어 수퍼시퀀스는 사전에 정의될 수 있으며 임의의 패턴이나 16진 표현은 물론이고 임의의 길이를 가질 수 있다. 예를 들면, 순차적 집합 및 수퍼시퀀스는 8바이트, 16바이트 또는 32바이트 등의 길이일 수 있다. 예로서, FTS는 추가적으로 부분 폭 전송 링크 상태의 퇴장 동안 고속의 비트 록(bit lock)을 위해 이용될 수 있다. FTS 정의는 레인 당 정의될 수 있으며 FTS의 순환 버전을 이용할 수 있다.
일 실시예에서, 수퍼시퀀스는 트레이닝 시퀀스 스트림 내에 EIEOS와 같은 EOS의 삽입을 포함할 수 있다. 일 구현예에서, 시그널링이 시작할 때, 레인은 엇갈린 방식으로 파워-온한다. 그러나 이것은 초기의 시퀀스들이 일부 레인 상의 수신기에서 선두부가 절단되는 것으로 보이는 결과를 가져온다. 그러나 수퍼시퀀스는 짧은 간격(예를 들면, 대략 천 단위 간격(또는 ~1KUI)) 동안 반복될 수 있다. 트레이닝 수퍼시퀀스는 부가적으로 자동 조정, 구성 중 하나 이상을 위해 그리고 초기화 타겟, 레인 맵 등을 교신하기 위해 사용될 수 있다. EIEOS는 다른 예들 중에서, 레인을 불활성 상태에서 활성 상태로 천이하기, 양호한 레인 가려내기, 심볼 및 TS 경계 식별하기 중 하나 이상을 위해 사용될 수 있다.
도 8을 참조하면, 일 예의 수퍼시퀀스의 표현이 도시된다. 예를 들면, 예시적인 검출 수퍼시퀀스(805)가 정의될 수 있다. 검출 수퍼시퀀스(805)는 단일 EIEOS (또는 다른 EOS)와 그 뒤를 이은 사전에 정의된 횟수의 특정 트레이닝 시퀀스(TS)의 인스턴스들의 반복하는 시퀀스를 포함할 수 있다. 일 예에서, EIEOS는 전송될 수 있고, 바로 뒤이어 일곱 개의 반복된 TS의 인스턴스들이 전송될 수 있다. 일곱 TS 중 마지막이 송신될 때, EIEOS는 다시 송신되고 그 뒤를 이어 TS의 일곱 개의 추가 인스턴스들이 송신될 수 있고, 기타 등등으로 송신될 수 있다. 이러한 시퀀스는 특별한 사전 정의된 빈도수에 따라서 반복될 수 있다. 도 8의 예에서, EIEOS는 일천 UI(~1KUI) 마다 대략 한번씩 레인에서 다시 나타나고 그 뒤를 이어 검출 수퍼시퀀스(805)의 나머지가 나타날 수 있다. 수신기는 반복하는 검출 수퍼시퀀스(805)의 존재에 대하여 레인을 모니터링할 수 있으며 검증이 되면 수퍼시퀀스(705)는 원격 에이전트가 존재한다고, 레인에 추가(또는 핫 플러그)되었다고, 어웨이크하였다고, 또는 다시 초기화하고 있다고 결론지을 수 있다.
다른 예에서, 다른 수퍼시퀀스(810)가 폴링, 구성, 또는 루프백 조건이나 상태를 표시하기 위해 정의될 수 있다. 일 예의 검출 수퍼시퀀스(805)와 마찬가지로, 링크의 레인들은 수신기에 의해 모니터링되어 그러한 폴링(Poll)/구성(Config)/루프(Loop) 수퍼시퀀스(810)가 폴링 상태, 구성 상태 또는 루프백 상태나 조건을 식별할 수 있다. 일 예에서, 폴링/구성/루프 수퍼시퀀스(810)는 EIEOS에서 시작하고 그 뒤를 이어 사전 정의된 횟수의 TS의 반복된 인스턴스들이 시작된다. 예를 들어, 일 예에서, EIEOS 다음에는 31 개의 TS의 인스턴스들이 나오고 EIEOS는 대략 4천 UI(예를 들면, ~4KUI) 마다 반복한다.
또한, 다른 예에서, 부분 폭 송신 상태(a partial width transmitting state (PWTS)) 퇴장 수퍼시퀀스(815)가 정의된다. 일 예에서, PWTS 퇴장 수퍼시퀀스는 수퍼시퀀스에서 제 1의 전체 시퀀스를 송신하기에 앞서 전제-조건 레인까지 반복하는 초기 EIEOS를 포함할 수 있다. 예를 들어, 수퍼시퀀스(815)에서 반복되는 시퀀스는 (대략 1 UI마다 한번씩 반복하는) EIEOS에서 시작할 수 있다. 또한, 고속 트레이닝 시퀀스들(FTS)이 다른 트레이닝 시퀀스들(TS) 대신 이용될 수 있는데, FTS는 비트 록, 바이트 록, 및 자동보정을 더 빠르게 지원하기 위해 구성된다. 일부 구현예에서, FTS는 유휴 레인들을 가능하면 빠르고 비파괴적으로 다시 활성 상태로 가져오는데 추가적인 보조를 위해 스크램블링되지 않을 수 있다. 링크 전송 상태로의 진입에 선행하는 다른 수퍼시퀀스와 마찬가지로, 수퍼시퀀스(815)는 데이터 시퀀스의 시작(SDS)을 송신함으로써 중단되고 종료될 수 있다. 또한, 부분적 FTS(FTSp)는 다른 예들 중에서, 예를 들면 FTSp에서 비트를 빼거나(더하거나) 함으로써, 새로운 레인을 활성 레인과 동기화하는데 도움을 주고자 송신될 수 있다.
검출 수퍼시퀀스(705) 및 폴링/구성/루프 수퍼시퀀스(710) 등과 같은 수퍼시퀀스는 실질적으로 링크의 초기화 또는 재초기화 내내 잠재적으로 송신될 수 있다. 일부 사례에서, 수신기는 특별한 수퍼시퀀스를 수신하고 검출하면, 동일한 수퍼시퀀스를 레인을 통해 송신기에게 에코잉(echoing)함으로써 응답할 수 있다. 송신기 및 수신기에 의한 특정 수퍼시퀀스의 수신 및 검증은 수퍼시퀀스를 통해 통신되는 상태나 조건을 확인응답하기 위하여 핸드쉐이크처럼 수행할 수 있다. 예를 들어, (예를 들면 검출 수퍼시퀀스(705)를 이용하는) 그러한 핸드쉐이크는 링크의 재초기화를 식별하는데 사용될 수 있다. 다른 예에서, 그러한 핸드쉐이크는 전기적 리셋 또는 저전력 상태의 종료를 표시하기 위해 이용되어, 다른 예들 중에서 해당 레인이 백업되는 결과를 가져올 수 있다. 전기적 리셋의 종료는 예를 들어, 검출 수퍼시퀀스(705)를 각기 송신하는 송신기와 수신기 사이의 핸드쉐이크로부터 식별될 수 있다.
다른 예에서, 레인은 수퍼시퀀스 동안 모니터링될 수 있으며 다른 이벤트들 중에서, 검출, 웨이크, 상태 퇴장 및 진입에 대한 레인을 골라내는 것과 관련하여 수퍼시퀀스를 이용한다. 수퍼시퀀스들의 사전 정의되고 예측가능한 특성 및 형태는 비트 록, 바이트 록, 디바운싱, 디스크램블링, 자동조정, 적응, 지연 고정, 협상 지연, 및 여타 잠재적 사용과 같은 초기화 작업을 수행하기 위해서도 사용된다. 실제로, 레인은 그러한 이벤트 동안 실질적으로 계속하여 모니터링하여 시스템의 능력을 더 빠르게 하여 그러한 조건에 반응하고 그러한 조건을 처리할 수 있다. 디바운싱의 사례에 있어서, 천이는 각종 조건의 결과로서 레인에 도입될 수 있다. 예를 들어, 디바이스의 추가 또는 파워-온은 천이를 레인에 도입할 수 있다. 또한, 전압 불규칙은 열악한 레인 품질이나 전기적인 고장 때문에 레인에서 나타날 수 있다. EIEOS의 값이 천이 또는 다른 비트 오류와 관련하여 예상외로 벗어날 때와 같은 그러한 불규칙은 예측 가능한 값을 가진 수퍼시퀀스를 통해 쉽게 검출될 수 있다.
일 예에서, 송신 디바이스는 특별한 상태로 진입하려 시도할 수 있다. 예를 들어, 송신 디바이스는 링크를 활성화하고 초기화 상태로 진입하려 시도할 수 있다. 다른 예에서, 송신 디바이스는 다른 예들 중에서, Ll 상태와 같은 저전력 상태를 퇴장하려 시도할 수 있다. Ll 상태의 일부 사례에서, Ll 상태는 절전, 유휴, 또는 대기 상태로서 동작할 수 있다. 실제로, 일부 예에서, 주 전력 공급디바이스는 Ll 상태에서 활성 상태로 남아 있을 수 있다. Ll 상태를 퇴장할 때, 제 1 디바이스는 L0 전송 링크 상태(TLS)와 같이, Ll 상태에서 특정한 다른 상태로 천이하는 것과 연관된 수퍼시퀀스를 송신할 수 있다. 다른 예에서처럼, 수퍼시퀀스는 EOS가 사전 정의된 특정 빈도수로 반복되도록 EOS와 그 뒤를 이은 사전결정된 회수의 TS들의 반복하는 시퀀스일 수 있다. 일 예에서, 검출 수퍼시퀀스는 Ll 또는 다른 저전력 상태를 퇴장하기 위해 사용될 수 있다. 수신 디바이스는 데이터를 수신하고 검증하여 수퍼시퀀스를 식별할 수 있으며 수신 디바이스는 수퍼시퀀스를 다시 송신 디바이스에게 송신함으로써 송신 디바이스와의 핸드쉐이크를 완료할 수 있다.
송신 디바이스 및 수신 디바이스가 모두 동일한 수퍼시퀀스를 수신함에 따라, 각각의 디바이스는 수퍼시퀀스를 이용하여 부가적인 초기화 작업을 더 수행할 수 있다. 예를 들어, 각각의 디바이스는 수퍼시퀀스를 이용하여 디바운싱, 비트 록, 바이트 록, 디스크램블링 및 자동조정을 수행할 수 있다. 추가적인 초기화 정보는 수퍼시퀀스에 포함된 TS의 헤더 및 패이로드를 통해 통신될 수 있다. 링크가 초기화될 때, 시작 데이터 송신(SDS) 시퀀스가 송신되어, 일부 사례에서, (예를 들면, TS 또는 EIEOS의 중간에 송신된) 수퍼시퀀스를 인터럽트시킬 수 있으며 링크의 양측에 있는 각각의 디바이스는 TLS로의 동기화 진입을 준비할 수 있다. TLS 또는 "L0" 상태에서, 수퍼시퀀스가 종료될 수 있으며 플릿들은 프로토콜 스택의 링크 계층을 이용하여 전송될 수 있다.
TLS에서, 물리 계층은 제어 작업을 수행하는 기회를 여전히 제한받을 수 있다. 예를 들어, 비트 오류 및 기타 오류는 L0 상태 동안 하나 이상의 레인을 통해 식별될 수 있다. 일 구현예에서, 제어 상태 L0c가 제공될 수 있다. L0c 상태는 링크 계층을 통해 송신된 플릿들의 스트림들 사이마다 물리 계층 제어 메시지가 송신되게 하기 위해 TLS 내에서 주기적인 윈도우로서 제공될 수 있다. 예를 들어, 도 9에 도시된 예에서 표현된 것처럼, L0 상태는 L0c 간격으로 세부 분할될 수 있다. 각 L0c 간격은 물리 계층 제어 코드 및 기타 데이터가 송신될 수 있는 L0c 상태 또는 윈도우(예를 들면, (905))에서 시작할 수 있다. L0c 간격의 나머지(예를 들면, (910))는 플릿을 송신하는데 전용될 수 있다. L0c 간격 및 각 간격에서 L0c 상태의 길이는 다른 예들 중에서, 예를 들면 하나 이상의 디바이스 또는 다른 소프트웨어-기반의 제어기의 BIOS에 의해 계획적으로 정의될 수 있다. L0c 상태는 L0c 간격의 나머지보다 기하급수적으로 짧아질 수 있다. 예를 들어, 일 예에서, 다른 예들 중에서, L0c는 8UI일 수 있고 반면에 L0c 간격의 나머지는 대략 4KUI이다. 이것은 실질적으로 방해 없이 또는 링크 데이터 대역폭을 낭비하지 않고 비교적 짧고, 사전에 정의된 메시지가 송신될 수 있는 윈도우를 가능하게 할 수 있다.
L0c 상태 메시지는 물리 계층 레벨에서 각종 조건을 통신할 수 있다. 일 예에서, 하나의 디바이스는 링크 또는 레인의 리셋을, 예를 들어 특정 임계량을 초과하는 비트 오류 또는 기타 오류에 기초하여 시작할 수 있다. 그러한 오류는 또한 (선행하는 L0c 윈도우와 같은) L0c 윈도우에서 통신될 수 있다. L0c 상태는 또한 다른 링크 상태들 사이에서 천이를 보조 또는 트리거링하는데 사용하기 위한 시그널링과 같이, 다른 대역-내 시그널링을 실현하기 위해 이용될 수 있다. 일 예에서, L0c 메시지는 링크를 활성 L0 상태에서 스탠바이 상태 또는 Ll 상태와 같은 저전력 상태로 천이하기 위해 이용될 수 있다. 도 10의 간략화한 흐름도에서 도시된 바와 같이, 특정한 L0c 상태가 Ll 진입 요청(예를 들면, 1010)을 통신하기 위해 사용될 수 있다. 추가의 플릿들(예를 들면, 1020, 1030)은 디바이스(또는 디바이스 상의 에이전트)가 요청(1010)의 확인응답을 대기하는 동안 송신될 수 있다. 링크 상의 다른 디바이스는 확인응답(예를 들면, 1040)을 송신할 수 있다. 일부 예에서, 확인응답은 또한 L0c 윈도우에서도 송신될 수 있다. 일부 예에서, 확인응답은 Ll 요청(1010)의 수신/송신에 뒤이은 다음 L0c 윈도우에서 송신될 수 있다. 타이머는 각 디바이스에서 L0c 간격을 동기화하기 위해 사용될 수 있으며 요청하는 디바이스는 다른 예들 중에서, 확인응답(1040)이 다음 L0c 윈도우에서 송신되었다는 식별에 기초하여 확인응답(1040)을 (예를 들면, 독립적인 Ll 진입 요청에 대신하여) 요청(1010)의 확인응답으로서 식별할 수 있다. 일부 예에서, 확인응답은 Ll 진입 요청(1010)에서 사용되는 것과 구별되는 L0c 코드를 통해 통신될 수 있다. 다른 예에서, 확인응답(1040)은 다른 예들 중에서, 요청(1010)에서 사용되는 Ll 진입 요청 코드의 에코잉을 포함할 수 있다. 또한, 대안의 예에서, 부정응답 신호 또는 NAK가 L0c 윈도우에서 통신될 수 있다.
L0c 코드를 이용한 핸드쉐이킹 이외에도 (또는 대안으로서), 검출 수퍼시퀀스와 같은 수퍼시퀀스는 링크를 리세팅 및 재-초기화하는 것과 관련하여 송신될 수 있다. 수퍼시퀀스가 제 1 디바이스에 의해 송신되고 제 2 디바이스의 수신 디바이스에 의해 에코잉될 때 디바이스들 사이에서 추가의 핸드쉐이킹이 발생할 수 있다. 앞에서 기술된 바와 같이, 수퍼시퀀스는 링크의 레인을 디바운싱, 비트 록, 바이트 록, 디스크램블링, 및 자동조정하는 것을 포함하여 링크를 재초기화하는데 보조하기 위해 사용될 수 있다. 또한, 디바이스는 (예를 들면, L0c 간격을 시행하는) 타이머를 이용하여 디바이스 및 링크의 요청된 Ll 상태로의 진입을 동기화할 수 있다. 예를 들어, 확인응답(1040)의 수신은 다른 예들 중에서, 그 확인응답을 송신하는 L0c 윈도우에 대응하는 L0c 간격의 끝에서 디바이스들이 상호적으로 Ll 상태에 진입할 것을 디바이스들에게 표시할 수 있다. 예를 들어, 확인응답(1040)에 포함되는 또는 그렇지 않고 확인응답(1040)에 연관되는 L0c 윈도우에서 송신된 데이터는 다른 잠재적인 예들 중에서, 디바이스들이 Ll 상태로 진입할 시간을 표시할 수 있다. 일부 예에서, 추가 플릿들(예를 들면, 1050)은 디바이스가 Ll 상태로의 천이에 대응하는 타임아웃을 기다리는 동안 송신될 수 있다.
HPI의 일부 구현예에서, 링크는 둘 이상의 임의 개수의 레인으로 설정될 수 있다. 또한, 링크는 제 1 개수의 레인들에서 초기화될 수 있으며 그리고 그 개수의 레인들 중 일부만이 사용되도록 향후 부분 폭 상태로의 천이 시에 초기화될 수 있다. 부분 폭 상태는 L0p 상태와 같은 저전력 상태로서 지정될 수 있다. 일 예에서, L0c 상태는 L0 상태로부터 천이하는데 사용될 수 있고, 이 상태에서 제 1 개수의 레인들은 L0p 상태로 활성화되고, 이 상태에서는 더 적은 개수의 레인들이 활성화된다. 예를 들어, 도 11의 예에서 도시된 바와 같이, 링크는 제 1 폭(1110)에서 활성화될 수 있다. 일부 예에서, 제 1 폭은 (예를 들면, L0에서) 전체 폭일 수 있다. 다른 예에서, 링크는 다른 예들 중에서, 제 1 개수의 레인들을 이용하는 제 1 L0p 상태로부터 상이한 개수(또는 세트)의 레인들을 이용하는 다른 L0p로 천이할 수 있다. 제 1 폭에서 레인들의 L0c 윈도우 동안, L0p 진입 코드(1120)가 전송될 수 있다. L0p 진입 요청(1120)은 어떤 새로운 폭이 적용되어야 하는지를 식별할 수 있다. 일부 예에서, 새로운 링크 폭은 사전에 결정될 수 있으며 L0p 요청(1120)의 수신으로부터 간단하게 식별될 수 있다. 또한, 부분 폭 상태에서 중단되는 특정 레인들은, 다른 예들 중에서, L0p 요청(1120)과 관련하여 명시되거나 그렇지 않으면 식별되거나 사전에 구성될 수 있다.
계속하여 도 11의 예를 참조하면, 플릿 또는 다른 데이터는 링크가 L0p 상태로 천이하기를 기다리는 동안 전체 레인 폭에 걸쳐 지속하여 송신될 수 있다. 예를 들어, L0p 상태로의 진입과 동기화하기 위해 링크를 통해 접속된 디바이스들에서 동기화된 타이머에 의해 지속기간 t가 명시될 수 있다. 일 예에서, 지속기간 t는 요청(1120)에 대응하는 L0c 간격의 나머지에 대응할 수 있다. 간격의 끝에서, 레인들 중 일부는 활성 상태로 남아 있지만, 레인들 중 다른 부분은 불활성 또는 유휴 상태로 들어가게 된다. 이후 링크는 다른 예들 중에서, L0p 퇴장 요청 또는 다른 링크 폭 천이 요청이 수신될 때까지 새로운 폭(예를 들면, 1140)에서 동작할 것이다.
HPI는 L0 상태와 L0p 및 Ll과 같은 저전력 상태 사이에서 천이하는 타이밍에 보조하는 하나 이상의 전력 제어 유닛(power control units (PCU))을 이용할 수 있다. 또한, HPI는 마스터-슬레이브, 마스터-마스터 및 다른 아키텍처를 지원할 수 있다. 예를 들어, PCU는 링크에 접속된 디바이스들 중 오직 하나의 디바이스에 존재하거나 그렇지 않으면 오직 하나의 디바이스와 연관될 수 있으며 PCU를 갖는 디바이스는 마스터라고 간주될 수 있다. 마스터-마스터 구성은, 예를 들어, 두 디바이스가 링크 상태 천이를 촉구할 수 있는 연관된 PCU를 가지고 있을 때 실현될 수 있다. 일부 구현예는 다른 예들 중에서, 상태들 사이에서 천이를 최소화하기 위해 그리고 진입한 저전력 상태에서 절전을 극대화하기 위해 예를 들면, L0p 또는 Ll 과 같은 특정 저전력 상태에 필요한 최소한의 머무름을 명시할 수 있다.
부분 폭 저전력 상태로부터 퇴장하는 것은 활성 레인들의 충격 및 중단을 최소화하기 위해 효과적이면서 빠르게 발생하도록 적응될 수 있다. 일부 구현예에서, L0p 상태 또는 유휴 레인을 재활성화시키는 다른 상태로부터 퇴장을 트리거하는 L0c 윈도우 및 코드가 또한 사용될 수 있다. 예를 들어 도 12의 예를 참조하면, L0p 상태로부터 퇴장의 예를 도시하는 간략화한 흐름도가 도시된다. 도 12의 특정 예에서, 플릿 데이터(예를 들면, 1205)는 L0c 윈도우(1210)가 L0 진입(또는 L0p 퇴장) 요청을 포함하는 상황에 처했을 때 송신될 수 있다. 추가의 플릿(1215)은 L0p 퇴장이 발생하는 시점에 앞서 송신될 수 있다. 다른 예에서처럼, L0c 코드(1210)는 상태 천이뿐만 아니라 그 상태 천이의 특정 이벤트가 시작/종료하는 시점의 식별을 포함하거나 또는 그 시점을 암시적으로 식별할 수 있다. 플릿(예를 들면, 1215)은 데이터 전송을 최대화하기 위해 지속하여 송신될 수 있고, 디바이스는 상태 천이로의 진입을 예상하고 있다.
일 예에서, EIEOS(1220) (또는 다른 EOS와 같은 다른 데이터)는 비활성 레인들을 통해 송신되어 그 레인들의 조절을 시작할 수 있다. 일부 예에서, 그러한 비활성 레인(예를 들면, 레인 "n+1" 내지 "z")은 당분간 비활성 상태에 있을 수 있으며 웨이크 상태의 레인은 전기적인 과도상태 또는 다른 불안정 상태를 시작할 수 있다. 따라서, EIEOS(1220) 뿐만 아니라 L0p 상태로부터의 퇴장과 관련하여 송신된 부분 폭 수퍼시퀀스는 레인들이 어웨이크 상태에 있으므로 레인들을 디바운스하기 위해 사용될 수 있다. 또한, 일부 예에서, 웨이크 상태의 레인들(예를 들면, 레인 "n+1" 내지 "z")의 과도상태는 잠재적으로 활성 상태의 레인들(예를 들면, "0" 내지 "n")에 영향을 미칠 수 있다. 활성 레인들에 부정적으로 영향을 미치는 유휴 레인들의 리-어웨이크닝(re-awakening)으로부터 발생하는 불규칙성을 방지하기 위해, 활성 레인들은 초기 신호(예를 들면, 1220)가 웨이크 상태의 레인들을 통해 송신되기 전에 또는 그 직전에 널 플릿을 (예를 들면, 1225에서) 송신하기 위해 동기화될 수 있다.
일부 구현예에서, 유휴 레인들의 재-초기화는 예를 들면, 해당하는 L0c 간격의 마지막에서 시작하도록 시한될 수 있다. 다른 예에서, 재-초기화를 일찍 시작하는 대안의 시간이 이용될 수 있다. 그러한 예에서, L0p 퇴장 요청의 송신기는 유휴 레인들이 예를 들어, 하나 이상의 단일 EIEOS의 송신을 통해 사전에 조절되게 할 수 있다. 그러한 조절용 신호의 송신은 다른 예들 중에서, 활성 레인들과 조화되어서, 널 플릿을 활성 레인을 통해 잠깐 동안 송신하여 EIEOS들의 초기 송신과 일치하게 하고 활성 레인들이 유휴 레인들의 시작 시에 과도상태에 간섭 받지 않도록 한다. 예를 들어, 링크 계층 버퍼는 다른 예들 중에서, 유휴 레인들을 리어웨이크닝할 때 그러한 과도상태로부터 야기된 비트 손실을 방지하기 위해 대안으로 또는 부가적으로 사용될 수 있다.
또한, 일부 구현예에서, 초기의 EIEOS (또는 수퍼시퀀스)를 송신한 다음에는 부분 폭 상태 퇴장 수퍼시퀀스(예를 들면, 1230)가 송신될 수 있다. 수퍼시퀀스의 적어도 일부분은 활성 레인들을 통해 (예를 들면, 1225에서) 반복될 수 있다. 또한, 수퍼시퀀스(1225)를 수신하는 디바이스는 다른 예들 중에서, 수퍼시퀀스를 에코잉하여 핸드쉐이크할 수 있고 상태 천이를 확인응답할 수 있다. 수퍼시퀀스(1230)의 송신은 또한 비트 록, 바이트 록, 디바운싱, 디스크램블링, 및 자동보정을 수행하기 위해 사용될 수 있다. 예를 들어, 재활성화된 레인들은 활성 레인들에 대비하여 자동보정될 수 있다. 일부 예에서, 링크의 본래의 초기화 시 유휴 레인들에 대해 결정된 초기 구성은, 비록 다른 예에서 레인들의 유휴 특징이 스큐로 변경되는 결과를 가져올 수 있고 다른 레인 특성이 유휴 레인들의 효과적인 재-초기화를 유발할지라도, 액세스되고 적용될 수 있다.
간단히 도 8을 다시 참조하면, 부분 폭 송신 상태 퇴장(예를 들면, L0p 상태에서 L0 상태로의 천이)과 관련하여 송신될 수 있는 시퀀스들의 일 예가 표현되어 있다. 레인들이 그러한 천이에 앞서 및 그 이후에 활성 상태로 남아 있으므로, 활성 레인들에게 최소한의 지장을 주기 위해 상태 천이를 가속화시킬 때 프리미엄이 부여될 수 있다. 일 예에서, 후속 트레이닝 시퀀스들이 디바운싱을 이용하지 않고도 부분적인 수퍼시퀀스가 (예를 들면 도 12의 (1220)에서처럼) 송신될 수 있다. 예를 들어, 과도상태는 제 2 완료 EIEOS를 송신하여 비트 록, 바이트 록, 자동보정, 및 기타 작업을 시작하기 위해 다른 하나의 1KUI를 기다리지 않고 제 1 EIEOS 내에서 해결되도록 시도될 수 있다. 또한, 전체 부분 폭 송신 상태 퇴장 수퍼시퀀스는 EOS(예를 들면, EIEOS)에 뒤이어 사전에 정의된 횟수의 트레이닝 시퀀스들의 반복하는 시퀀스를 포함할 수 있다. 도 8의 예에서, EIEOS가 송신된 다음 일련의 트레이닝 시퀀스(예를 들면, 일곱 개의 연속 트레이닝 시퀀스)가 송신될 수 있다. 일부 구현예에서, 전체 트레이닝 시퀀스(이를 테면 수퍼시퀀스(805, 810)에서 사용된 "TS")와 달리, 단축된 "고속 트레이닝 시퀀스" (또는 FTS)가 송신될 수 있다. FTS의 심볼은 다른 특징들 중에서, 퀵 비트 및 바이트 록 그리고 재활성화된 레인들의 자동보정을 보조하는데 최적화될 수 있다. 일 예에서, FTS는 150 UI 길이보다 적을 수 있다(예를 들면, 128 UI). 또한, FTS들은 유휴 레인들의 빠른 복구를 더욱 보조하기 위해 스크램블링되지 않을 수 있다.
요소(815)의 세 번째 행에서 도시된 바와 같이, 부분 폭 송신 상태 퇴장 수퍼시퀀스는 또한 제어기가 활성화된 레인들이 효과적으로 초기화되었다고 결정하면 SDS에 의해 인터럽트될 수 있다. 일 예에서, 부분 FTS(또는 FTSp)는 SDS에 따라서 (예를 들면, 일단 비트 록, 바이트 록, 및 자동보정이 완료되면) 재활성화된 레인들을 활성 레인들과 동기화하는데 보조할 수 있다. 예를 들어, FTSp의 비트 길이는 재활성화된 레인들과 활성 레인들 간의 최종 폭을 위한 정확한 플릿 경계에 대응하도록 설정될 수 있다. 레인의 빠른 동기화를 가능하게 하기 위하여, 스큐를 설명하기 위해 수신기에서 FTSp에 앞서 또는 FTSp 동안 비트가 레인에 추가되거나 그로부터 제외될 수 있다. 대안으로 또는 부가적으로, 다른 예들 중에서, 새로이 활성화되는 레인의 자동보정을 용이하게 하기 위하여 수신기에서 SDS에 앞서 또는 SDS 동안 비트가 레인에 추가되거나 제외될 수 있다.
다시 도 12를 참조하면, 데이터 플릿의 전송은, 일부 예에서 웨이킹 레인들의 초기화가 완료하면, 활성 레인들(예를 들면, 레인 0 내지 n)을 통해 (예를 들면, (1225)에서) 재개될 수 있다. 예를 들어, 일단 디바운싱이 해결되면, 링크 계층 전송이 재개될 수 있다. 일부 예에서, 플릿 전송은 이전의 유휴 레인들(예를 들면, 레인들 n+1 내지 z)의 마지막 재활성화 및 동기화와 관련하여 (예를 들면, FTSp(1235)의 송신과 관련하여) (예를 들면, (1240)에서) 잠깐 동안 인터럽트될 수 있다. 레인들이 복구되면, 플릿 데이터(1245)는 모든 레인을 통해 재개할 수 있다.
일 실시예에서, 클럭이 데이터에 삽입될 수 있고 그래서 별도의 클럭 레인을 둘 필요가 없다. 레인들을 통해 송신되는 플릿들은 클럭 복구를 용이하게 하기 위해 스크램블링될 수 있다. 일 예로서, 수신기 클럭 복구 유닛은 샘플링 클럭을 수신기에 전달할 수 있다(즉, 수신기는 데이터로부터 클럭을 복구하고 이를 사용하여 수신하는 데이터를 샘플링한다). 일부 구현예에서, 수신기들은 수신하는 비트 스트림에 계속적으로 적응한다. 클럭을 삽입함으로써, 잠재적으로 포인트아웃이 줄어들 수 있다. 그러나, 대역-내 데이터에 클럭을 삽입하는 것은 대역-내 리셋이 착수되는 방식으로 변경할 수 있다. 일 실시예에서, 블록킹 링크 상태(BLS)는 초기화 이후 이용될 수 있다. 또한, 전기 순차적 집합 수퍼시퀀스는 다른 고려사항들 중에서, (앞에서 기술한 것처럼) 리셋을 용이하게 하기 위해 초기화 동안 이용될 수 있다. 삽입된 클럭은 링크 상의 디바이스들 사이에서 공통일 수 있으며 공통의 동작 클럭은 링크의 조정 및 구성 동안 설정될 수 있다. 예를 들어, HPI 링크는 드리프트 버퍼를 가진 공통 클럭을 참조할 수 있다. 그러한 구현예는 다른 잠재적인 장점들 중에서, 비-공통 참조 클럭에서 사용된 신축 버퍼(elasticity buffers)보다 낮은 지연을 실현할 수 있다. 또한, 참조 클럭 분산 세그먼트들은 명시된 제한 범위 내에서 일치될 수 있다.
앞에서 주목한 바와 같이, HPI 링크는 디폴트 파워-업, 초기화 등에 필요한 "저속 모드"를 비롯한 복수의 속도로 동작할 수 있다. 각 디바이스의 동작(또는 "빠른") 속도 또는 모드는 BIOS에 의해 정적으로 설정될 수 있다. 링크 상의 공통 클럭은 링크 양측의 각 디바이스의 각각의 동작 속도에 기초하여 구성될 수 있다. 예를 들어, 링크 속도는 다른 예들 중에서, 두 디바이스의 동작 속도 중 느린 속도에 기초할 수 있다. 웜 또는 콜드 리셋에 의거하여 임의의 동작 속도의 변경이 동반될 수 있다.
일부의 예에서, 파워-온 시, 링크는 예를 들면, 100 MT/s의 전송율을 가진 저속 모드로 초기화된다. 그러면 소프트웨어는 링크의 동작 속도에 맞추어 양측을 셋업하고 초기화를 시작한다. 다른 예에서, 예를 들어, 저속 모드의 부재 또는 이용 불가하면 링크 상의 공통 클럭을 포함하여 링크를 셋업하기 위해 사이드밴드 메커니즘(a sideband mechanism)이 이용될 수 있다.
일 실시예에서, 저속 모드 초기화 국면은 동작 속도와 동일한 인코딩, 스크램블링, 트레이닝 시퀀스(TS), 상태 등을 사용할 수 있지만 잠재적으로는 더 적은 수의 특징을 가질 수 있다(예를 들면, 전기적 파라미터 셋업 없음, 적응 없음, 등). 저속 모드 동작 국면은 또한 잠재적으로 (비록 다른 구현예는 그렇지 않을 수 있을지라도) 동일한 인코딩, 스크램블링 등을 사용하지만 동작 속도와 비교하여 더 적은 수의 상태 및 특징을 가질 수 있다(예를 들면, 저전력 상태 없음).
또한, 저속 모드는 디바이스의 통상의 위상 고정 루프(PLL) 클럭 주파수를 이용하여 구현될 수 있다. 예를 들어, HPI는 PLL 클럭 주파수를 변경하지 않고 모방된 저속 모드를 지원할 수 있다. 일부의 디자인은 느리고 빠른 속도에 맞는 별개의 PLL을 사용할 수 있지만, HPI의 일부 구현예에서, 모방된 저속 모드는 PLL 클럭을 저속 모드 동안 동일한 고속 동작 속도로 구동하게 해줌으로써 성취될 수 있다. 예를 들어, 송신기는 느린 고 클럭 신호를 모방하고 그런 다음 느린 저 클럭 신호를 모방하기 위하여 비트를 여러 차례 반복함으로써 더 느린 클럭 신호를 모방할 수 있다. 이후 수신기는 수신된 신호를 오버샘플링하여 반복하는 비트에 의해 모방된 에지를 찾고 그 비트를 식별할 수 있다. 그러한 구현예에서, PLL을 공유하는 포트들은 느린 속도와 빠른 속도에서 공존할 수 있다.
공통의 저속 모드의 속도는 두 디바이스들 사이에서 초기화될 수 있다. 예를 들어, 링크 상의 두 디바이스는 상이한 빠른 동작 속도를 가지고 있을 수 있다. 공통의 저속 모드 속도는 예를 들어, 링크에서의 발견 국면 또는 상태 동안 구성될 수 있다. 일 예에서, 모방의 배수는 고속에서 저속으로의 정수비율(또는 비-정수 비율)로서 설정될 수 있으며, 다양한 빠른 속도는 동일한 느린 속도와 함께 작동하도록 하향 변환될 수 있다. 예를 들어, 적어도 하나의 공통 주파수를 지원하는 두 디바이스 에이전트들은 호스트 포트가 가동하는 속도와 무관하게 열 부착될 수 있다. 그러면 소프트웨어 발견은 저속 모드를 이용하여 가장 최적한 링크 동작 속도를 식별하고 셋업할 수 있다. 배수가 고속에서 저속으로의 정수 배율인 경우, 다양한 빠른 속도가 동일한 느린 속도와 함께 작동할 수 있고, 이는 (예를 들어, 열 부착의) 발견 위상 동안 사용될 수 있다.
HPI의 일부 구현예에서, 링크 상의 레인들의 적응이 지원될 수 있다. 물리 계층은 수신기 적응 및 송신기 또는 전송기 적응을 둘 다 지원할 수 있다. 수신기 적응에 관하여, 레인 상의 송신기는 샘플 데이터를 수신기에 송신할 수 있고 수신기에서 수신기 로직은 레인의 전기적 특성 및 신호의 품질에서 단점을 식별하도록 처리할 수 있다. 이후 수신기는 수신된 샘플 데이터의 분석에 기초하여 레인의 눈금을 조절하여 레인을 최적화할 수 있다. 송신기 적응의 경우, 수신기는 마찬가지로 샘플 데이터를 수신할 수 있고 레인의 품질을 서술하는 메트릭을 전개하되 본 경우에서는 메트릭을 (예를 들면, 소프트웨어, 하드웨어, 삽입, 사이드밴드, 또는 다른 채널과 같은 백채널을 이용하여) 송신기에 전달하여 그 송신기로 하여금 피드백에 기초하여 레인을 조정하도록 할 수 있다. 수신기 적응은 원격 송신기로부터 송신된 폴링 수퍼시퀀스를 이용하여 폴링 상태가 시작할 때 개시될 수 있다. 유사하게, 송신기 적응은 각 송신기 파라미터마다 다음의 것을 반복함으로써 이루어질 수 있다. 두 에이전트들은 마스터로서 루프백 패턴 상태에 진입하고 명시된 패턴을 전송한다. 두 수신기들은 원격 에이전트에서 특정 송신기 설정에 필요한 메트릭(예를 들면, BER)을 측정할 수 있다. 두 에이전트들은 루프백으로 진행할 수 있다. 마커 상태(Marker state) 및 이후의 리셋은 메트릭을 교환하기 위해 백채널(저속 모드 TLS 또는 사이드밴드)을 사용한다. 이러한 메트릭에 기초하여, 다음 송신기 설정이 식별될 수 있다. 궁극적으로 최적한 송신기 설정이 식별되고 후속 사용을 위해 저장될 수 있다.
링크 상의 두 디바이스들이 동일한 참조 클럭(예를 들면, ref clk)을 사용하여 구동할 수 있으므로, 신축 버퍼들은 생략될 수 있다(임의의 신축 버퍼들은 바이패스되거나 최저로 가능한 지연을 가진 드리프트 버퍼처럼 사용될 수 있다). 그렇지만, 위상 조정 또는 드리프트 버퍼들은 각각의 레인 상에서 각 수신기 비트스트림을 원격 클럭 도메인으로부터 로컬 클럭 도메인으로 전송하는데 이용될 수 있다. 드리프트 버퍼들의 지연은 전기적 사양(예를 들면, 전압, 온도, 및 참조 클럭 라우팅 불일치로 인해 도입된 잔류SSC 등)의 모든 소스들로부터 발생하는 드리프트의 합을 충분히 다룰 수 있지만, 가능한 한 전송 지연을 충분히 적게 줄일 수 있다. 만일 드리프트 버퍼가 너무 얕으면, 드리프트 오류가 일련의 CRC 오류로서 발생하고 나타날 수 있다. 결과적으로, 일부 구현예에서, 다른 예들 중에서, 실제 드리프트 오류가 발생하기 전에 물리 계층 리셋을 시작시킬 수 있는 드리프트 알람이 제공될 수 있다.
HPI의 일부 구현예는 양측이 동일하되 ppm 차이가 있는 동일한 공칭 참조 클럭 주파수에서 동작하게 지원할 수 있다. 이 경우, 다른 예들 중에서, 주파수 조정(또는 신축) 버퍼가 필요할 수 있으며 확장된 BLS 윈도우 또는 주기적으로 발생하는 특정 시퀀스 동안 재 조절될 수 있다.
HPI PHY 논리 계층의 동작은, 다른 고려사항들 중에서, 지연으로 인해 링크 계층에서 지연 고정 오류 또는 타임아웃이 유발되지 않으면 기본적인 전송 매체와 무관할 수 있다.
HPI에서 물리 계층의 관리에 보조하는 외부 인터페이스가 제공될 수 있다. 예를 들어, (핀, 퓨즈, 기타 계층으로부터의) 외부 신호, 타이머, 제어 및 상태 레지스터가 제공될 수 있다. 입력 신호는 PHY 상태에 비해 언제라도 변할 수 있지만 각 상태의 특정 지점에서 물리 계층에 의해 관측될 것이다. 예를 들면, (아래에서 소개되는 것과 같은) 변동 정렬 신호가 수신될 수 있지만 다른 예들 중에서, 링크가 전송 링크 상태에 진입한 이후에는 아무 영향이 없다. 유사하게, 명령 레지스터 값이 특정 시점에서만 물리 계층 엔티티에 의해 관측될 수 있다. 예를 들어, 물리 계층 로직은 짤막한 값을 취할 수 있고 이를 후속 동작에서 사용할 수 있다. 결과적으로, 일부 구현예에서, 명령 레지스터의 업데이트는 이례적인 거동을 회피하기 위하여 (예를 들면, 전송 링크 상태에서 또는 리셋 조정에 머무는 중일 때, 저속 모드 전송 링크 상태에서) 특정 주기의 제한된 서브셋과 연관될 수 있다.
상태 값들이 하드웨어 변동을 추적하기 때문에, 읽은 값들은 이 값들이 읽혀질 때 달라질 수 있다. 그러나, 링크 맵, 지연, 속도 등과 같은 일부 상태 값들은 초기화 이후에 변하지 않을 수 있다. 예를 들어, 재-초기화(또는 저전력 링크 상태(low power link state (LPLS)), 또는 LI 상태, 퇴장)는 이들 값을 변동시키는 유일한 것이다(예를 들면, 다른 예들 중에서, 재-초기화가 트리거될 때까지 링크를 재구성하는 경우에는 TLS에서 심한 레인 고장이 일어나지 않을 수 있다).
인터페이스 신호는 외부의 신호이되 물리 계층 거동에 영향을 미치지 않는 신호를 포함할 수 있다. 그러한 인터페이스 신호는, 예로서, 인코딩 및 타이밍 신호를 포함할 수 있다. 인터페이스 신호는 디자인 특정일 수 있다. 이들 신호는 입력 또는 출력 신호일 수 있다. 다른 예들 중에서 정해진 기간의 세마포어(semaphores) 및 앞에 EO가 붙은 신호와 같은 일부 인터페이스 신호는 어서션 에지(assertion edge) 마다 한번씩 활성화될 수 있는데, 즉, 이들 인터페이스 신호는 다른 예들 중에서, 디어서트된 다음 다시 효력 발휘를 위해 리어서트될 수 있다. 예를 들어, 표 1은 일 예의 기능의 일 예의 목록을 포함한다.
Figure 112017001398711-pat00001
CSR 타이머 디폴트 값은 쌍으로 제공될 수 있는데, 하나는 저속 모드의 디폴트 값이고 하나는 동작 속도의 디폴트 값이다. 일부 예에서, 값 0은 타이머를 디스에이블한다(즉, 타임아웃이 결코 발생하지 않는다). 타이머는 아래의 표 2에 도시된 것을 포함할 수 있다. 일차 타이머는 어떤 상태에서 예상된 액션의 시간을 재기위해 사용될 수 있다. 이차 타이머는 진행 중에 있지 않은 초기화를 중단하기 위해 또는 자동화된 검사 장비(an automated test equipment (또는 ATE))에서 정확한 시간에 포워드 상태 천이를 하기 위해 사용된다. 일부 사례에서, 이차 타이머는 어떤 상태에서 일차 타이머보다 훨씬 크다. 지수 타이머(exponential timer) 집합들은 끝에 exp가 붙을 수 있으며 타이머 값은 2 곱하기 필드 값이다. 선형 타이머의 경우, 타이머 값은 필드 값이다. 어느 타이머라도 상이한 그래뉴러리티를 사용할 수도 있다. 또한, 전력 관리부 내의 일부 타이머는 타이밍 프로파일이라고 불리는 어떤 집합 내에 존재할 수 있다. 이들 타이머는 동일한 이름의 타이밍도와 연관될 수 있다.
Figure 112017001398711-pat00002
명령 및 제어 레지스터가 제공될 수 있다. 제어 레지스터는 늦은 대처(late-action)일 수 있으며 일부 인스턴스에서는 소프트웨어에 의해 판독되고 기록될 수 있다. 늦은-대처 값은 리셋에서 연속하여 효력 발휘(예를 들면 소프트웨어-직면 단계에서 하드웨어-직면 단계로 통과)할 수 있다. (앞에 CP가 붙은) 제어 세마포어는 RW1S이며 하드웨어에 의해 클리어될 수 있다. 제어 레지스터는 본 명세서에서 기술된 항목들 중 임의의 항목을 수행하기 위해 이용될 수 있다. 이들 제어 레지스터는 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 수정 가능하고 액세스 가능하다.
상태 레지스터는 (하드웨어에 의해 기록되고 사용되는) 하드웨어 변동을 추적하기 위해 제공될 수 있으며 판독 전용일 수 있다(그러나 디버그 소프트웨어 또한 상태 레지스터에 기록하는 것이 가능할 수 있다). 그러한 레지스터는 상호운영성에 영향을 미치지 않을 수 있으며 전형적으로 많은 전용의 상태 레지스터로 보완될 수 있다. (앞에 SP가 붙은) 상태 세마포어들은 이들이 상태를 설정하는 액션을 다시 행하기 위해 소프트웨어에 의해 클리어될 수 있기 때문에 지시받을 수 있다. 디폴트 평균 초기(온 리셋) 값은 초기화와 관련된 이들 상태 비트들의 서브세트로서 제공될 수 있다. 초기화 중단 시, 이 레지스터는 저장소 구조 내로 카피될 수 있다.
툴 박스 레지스터가 제공될 수 있다. 예를 들어, 물리 계층에서 테스트 가능성(testability) 툴-박스 레지스터는 패턴 생성, 패턴 체킹 및 루프 백 제어 메커니즘을 제공할 수 있다. 상위-레벨 애플리케이션은 마진을 결정하는 전기 파라미터와 함께 이들 레지스터들을 이용할 수 있다. 예를 들면, 테스트 시에 구축된 인터커넥트는 이러한 툴-박스를 이용하여 마진을 결정할 수 있다. 송신기 적응을 위하여, 이들 레지스터들은 다른 예들 중에서, 앞 단원에서 설명된 특정 레지스터들과 함께 사용될 수 있다.
일부 구현예에서, HPI는 물리 계층을 이용하는 신뢰성(Reliability), 이용 가능성(Availability), 및 서비스 가용성(Serviceability) (RAS) 역량을 지원한다. 일 실시예에서, HPI는 핫 플러그를 지원하여 소프트웨어를 포함할 수 있는 하나 이상의 계층을 없애준다. 핫 제거(hot remove)는 링크를 작업 정지시키는 것(quiescing)을 포함할 수 있으며 초기화 시작 상태/신호는 에이전트가 제거되도록 하기 위해 클리어될 수 있다. 원격 에이전트(즉, 제거되지 않는 에이전트(예를 들면, 호스트 에이전트))는 느린 속도로 설정될 수 있으며 그의 초기화 신호 또한 클리어될 수 있다. (예를 들면, BLS를 통해) 대역-내 리셋은 두 에이전트가 조정 리셋 상태(a Calibrate Reset State (CRS))와 같은 리셋 상태에서 대기하게 할 수 있으며, 제거될 에이전트는 다른 예들 및 특징들 중에서, 제거될 수 있다(또는 목표로 하는 핀 리셋, 파워다운 상태로 유지될 수 있다). 실제로, 전술한 이벤트들 중 일부는 생략될 수 있으며 부가적인 이벤트가 추가될 수 있다.
핫 추가(hot add)는 느리게 디폴트할 수 있는 초기화 속도를 포함할 수 있으며 초기화 신호는 추가될 에이전트에 설정될 수 있다. 소프트웨어는 속도를 느리게 설정할 수 있으며 원격 에이전트의 초기화 신호를 클리어할 수 있다. 링크는 저속 모드에서 시작될 수 있으며 소프트웨어는 동작 속도를 결정할 수 있다. 몇몇 사례에서, 이 시점에서 원격의 어떠한 PLL 재록킹(relock)도 수행되지 않는다. 동작 속도는 두 에이전트에서 설정될 수 있으며 인에이블은 (이전에 수행되지 않았다면) 적응을 위해 설정될 수 있다. 초기화 시작 표시자는 두 에이전트 대해 클리어될 수 있으며 m-버스 BLS 리셋은 두 에이전트를 CRS에서 대기하게 할 수 있다. 소프트웨어는 PLL을 재록킹하게 하는 (추가되는) 에이전트의 (예를 들면, 목표로 하는 또는 자체-리셋되는) 웜 리셋을 어서트할 수 있다. 소프트웨어는 또한 임의의 공지된 로직에 의해 초기화 시작 신호를 설정할 수 있으며 추가로 원격에서 설정할 수 있다(그래서 수신기 검출 상태(Receiver Detect State (RDS))로 진행하게 한다). 소프트웨어는 추가하는 에이전트의 디-어서트 웜 리셋(de-assert warm reset)할 수 있다(그래서 RDS로 진행하게 한다). 그러면 링크는 다른 예들 중에서, 동작 속도를 전송 링크 상태(a Transmitting Link State (TLS))로 ((또는 적응 신호가 세트되면 루프백으로) 초기화할 수 있다. 실제로, 전술한 이벤트들 중 일부는 생략될 수 있으며 부가적인 이벤트가 추가될 수 있다.
데이터 레인 고장 복구(data lane failure recovery)가 지원될 수 있다. 일 실시예에서, HPI에서 링크는 전체 폭보다 적게(예를 들면, 전체 폭의 절반보다 적게) 구성함으로써 단일 레인에서의 하드 에러(hard error)에 대해 회복력이 있을 수 있고, 이로 인해 결함 레인을 배제할 수 있다. 일 예로서, 구성은 링크 상태 머신에 의해 이루어질 수 있으며 미사용 레인들은 구성 상태에서 턴 오프될 수 있다. 결과로서, 플릿은 다른 예들 중에서, 협소한 폭으로 가로질러 송신될 수 있다.
HPI의 일부 구현예에서, 레인 전환(lane reversal)이 일부 링크에서 지원될 수 있다. 레인 전환은, 예를 들면, 수신기의 레인들(n/n-l/n-2...)(예를 들면, n은 19 또는 7 등과 같을 수 있다)에 접속된 송신기의 레인들 0/1/2...와 관련될 수 있다. 레인 전환은 TS 헤더의 필드에서 식별되는 것으로서 수신기에서 검출될 수 있다. 수신기는 논리 레인 0..n에 대한 물리 레인 n...0을 사용함으로써 폴링 상태에서 시작함으로써 레인 전환을 처리할 수 있다. 그래서, 레인이라 하는 것은 논리 레인 번호를 말하는 것일 수 있다. 그러므로, 보드 설계자들은 물리적이거나 전기적인 디자인을 더 효과적으로 정할 수 있으며 HPI는 본 명세서에서 기술된 바와 같이 가상 레인 할당과 더불어 작동할 수 있다. 더욱이, 일 실시예에서, 극성이 반전될 수 있다(즉, 차동 송신기 +/-가 수신기 -/+에 접속될 때). 일 실시예에서, 폴링 상태에서, 극성은 수신기에서 하나 이상의 TS 헤더 필드로부터 검출될 수 있고 처리될 수 있다.
도 13을 참조하면, 멀티 코어 프로세서를 포함하는 컴퓨팅 시스템의 블록 다이어그램의 실시예가 도시된다. 프로세서(1300)는 코드를 실행하는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(DSP), 네트워크 프로세서, 휴대형 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 기타 디바이스와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1300)는 적어도 두 개의 코어 - 코어(1301 및 1302)를 포함하며, 이들 코어는 비대칭 코어 또는 대칭 코어(도시된 실시예)를 포함할 수 있다. 그러나, 프로세서(1300)는 대칭 또는 비대칭일 수 있는 임의 개수의 프로세싱 요소를 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드를 지원하는 하드웨어 또는 로직을 말한다. 하드웨어 프로세싱 요소의 예는 실행 상태 또는 아키텍처 상태와 같은 프로세서의 상태를 유지할 수 있는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어 및/또는 임의의 다른 요소를 포함한다. 다시 말해서, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 오퍼레이팅 시스템, 애플리케이션 또는 기타 코드와 같은 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 말한다. 전형적으로 물리적 프로세서 (또는 프로세서 소켓)은 코어 또는 하드웨어 스레드와 같은 임의 개수의 기타 프로세싱 요소들을 잠재적으로 포함하는 집적 회로를 말한다.
코어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로에 배치된 로직을 말하며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 일부의 전용된 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로에 배치된 임의의 로직을 말하며, 여기서 독립적으로 유지되는 아키텍처 상태는 실행 자원으로의 액세스를 공유한다. 알 수 있는 바와 같이, 어떤 자원이 공유되고 다른 자원이 아키텍처 상태에 전념될 때, 하드웨어 스레드와 코어의 명칭 간의 경계가 겹친다. 그러나 종종, 코어와 하드웨어 스레드는 오퍼레이팅 시스템에 의해 개별적인 논리 프로세서로서 간주되며, 이 경우 오퍼레이팅 시스템은 각 논리 프로세서의 동작을 개별적으로 스케줄할 수 있다.
도 13에 도시된 바와 같이, 물리 프로세서(1300)는 두 개의 코어 ― 코어(1301 및 1302)를 포함한다. 여기서, 코어(1301 및 1302)는 대칭 코어인 것으로, 즉, 코어들은 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 것으로 간주된다. 다른 실시예에서, 코어(1301)는 비순차적 프로세서 코어를 포함하는 반면, 코어(1302)는 순차적 프로세서 코어를 포함한다. 그러나, 코어(1301 및 1302)는 네이티브 코어, 소프트웨어 피관리 코어, 네이티브 명령어 집합 아키텍처(Instruction Set Architecture (ISA))를 실행하도록 적응된 코어, 번역된 명령어 집합 아키텍처(ISA)를 실행하도록 적응된 코어, 공통-설계된 코어, 또는 기타 공지된 코어와 같은 임의 형태의 코어로부터 개별적으로 선택될 수 있다. 이기종 코어 환경(즉, 비대칭 코어)에서, 이진 번역과 같은 몇 가지 형태의 번역이 하나 또는 두 코어에서 코드를 스케줄 또는 실행하기 위해 이용될 수 있다. 추가적으로 설명하기 위하여, 코어(1302) 내 유닛들은 도시된 실시예에서 유사한 방식으로 동작하므로, 코어(1301)에서 도시된 기능 유닛들은 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1301)는 하드웨어 스레드 슬롯(1301a 및 1301b)이라고도 지칭될 수 있는 두 개의 하드웨어 스레드(1301a 및 1301b)를 포함한다. 그러므로, 일 실시예에서, 오퍼레이팅 시스템과 같은 소프트웨어 엔티티는 프로세서(1300)를 잠재적으로 네 개의 소프트웨어 스레드를 동시에 실행할 수 있는 네 개의 개별 프로세서, 즉 논리 프로세서 또는 프로세싱 요소로서 프로세서(1300)라고 간주한다. 앞에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(1301a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(1301b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(1302a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(1302b)와 연관될 수 있다. 여기서, 각각의 아키텍처 상태 레지스터(1301a, 1301b, 1302a, 및 1302b)는 앞에서 설명한 것처럼 프로세싱 요소, 스레드 슬롯, 또는 스레드 유닛이라고도 지칭될 수 있다. 도시된 바와 같이, 아키텍처 상태 레지스터(1301a)는 아키텍처 상태 레지스터(1301b) 내에 복제되며, 그래서 논리 프로세서(1301a) 및 논리 프로세서(1301b)에 대한 개개의 아키텍처 상태/컨텍스트가 저장될 수 있다. 코어(1301)에서, 스레드(1301a 및 1301b)에 대한 할당자 및 리네이머(renamer) 블록(1330) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원들 또한 복제될 수 있다. 재정렬/리타이어먼트(reorder/retirement) 유닛(1335) 내 리-오더 버퍼, ILTB(1320), 적재/저장 버퍼, 및 큐와 같은 일부 자원들은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터, 페이지-테이블 기반 레지스터(들), 저급 데이터-캐시 및 데이터-TLB(1315), 실행 유닛(들)(1340), 및 비순차적 유닛의 부분(1335)과 같은 기타 자원들은 잠재적으로 완전히 공유된다.
프로세서(1300)는 종종 완전 공유될 수 있거나, 파티셔닝을 통해 공유될 수 있거나, 프로세싱 요소에 의해/프로세싱 요소에 전용될 수 있는 기타 자원을 포함하기도 한다. 도 13에서, 프로세서의 예시적인 논리 유닛/자원을 가진 전적으로 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적 유닛들 중 임의의 기능적 유닛들을 포함하거나 제외할 수 있을 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능적 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 것을 주목하자. 도시된 바와 같이, 코어(1301)는 간소화한 대표적인 비순차적(out-of-order (OOO)) 프로세서 코어를 포함한다. 그러나, 여러 실시예에서 순차적 프로세서가 이용될 수 있다. OOO 코어는 실행될/취할 브랜치들을 예측하는 브랜치 타겟 버퍼(1320) 및 명령어의 어드레스 번역 진입을 저장하는 명령어-번역 버퍼(an instruction-translation buffer (I-TLB))(1320)를 포함한다.
코어(1301)는 페치 유닛(1320)에 연결되어 페치된 요소를 디코딩하는 디코드 모듈(1325)을 더 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯(1301a, 1301b)과 각기 연관된 개개의 시퀀서를 포함한다. 보통 코어(1301)는 프로세서(1300) 상에서 실행가능한 명령어를 정의/명시하는 제 1 ISA와 연관된다. 종종 제 1 ISA의 일부인 머신 코드 명령어는 수행될 명령 또는 연산을 참조/명시하는 명령어(오피코드라고도 지칭됨)의 일부분을 포함한다. 디코드 로직(1325)은 이러한 명령어를 이들의 오피코드로부터 인식하고 디코딩된 명령어를 전달하여 파이프라인에서 제 1 ISA에 의해 정의된 바와 같이 처리하는 회로를 포함한다. 예를 들면, 아래에서 더 상세히 설명하는 바와 같이, 디코더(1325)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계 또는 적응된 로직을 포함한다. 디코더(1325)에 의한 인식의 결과로서, 아키텍처 또는 코어(1301)는 특정하고, 사전에 정의된 조치를 취하여 적절한 명령어와 연관된 작업을 수행한다. 본 명세서에서 기술된 작업, 블록, 동작, 및 방법 중 임의의 것은 단일 또는 복수의 명령어에 응답하여 수행될 수 있고, 그 중 일부는 신규 또는 이전의 명령어일 수 있다는 것을 주목하는 것이 중요하다. 일 실시예에서, 디코더(1326)는 동일한 ISA(또는 그의 서브세트)를 인식한다는 것을 주목하자. 대안으로, 이기종 코어 환경에서, 디코더(1326)는 제 2 ISA(제 1 ISA의 서브세트 또는 별도의 ISA)를 인식한다.
일 예에서, 할당자 및 리네이머 블록(1330)은 명령어 처리 결과를 저장하는 레지스터 파일과 같이, 자원을 보존하는 할당자를 포함한다. 그러나, 스레드(1301a 및 1301b)는 잠재적으로 비순차적으로 실행할 수 있으며, 이 경우 할당자 및 리네이머 블록(1330)은 또한 명령어 결과를 추적하는 재정렬 버퍼와 같은 다른 자원을 갖고 있다. 유닛(1330)은 또한 프로그램/명령어 참조 레지스터를 프로세서(1300) 내부의 다른 레지스터로 리네임하는 레지스터 리네이머를 포함할 수 있다. 재정렬/리타이어먼트 유닛(1335)은 앞에서 언급한 재정렬 버퍼, 적재 버퍼, 및 저장 버퍼와 같이, 비순차적 실행을 지원하고 나중에 비순차적으로 실행된 명령어의 순차적 리타이어먼트를 지원하는 컴포넌트를 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들)(1340)은 실행 유닛들의 명령어/동작을 스케줄하는 스케줄러 유닛을 포함한다. 예를 들면, 부동 소숫점 명령어는 이용 가능한 부동 소숫점 실행 유닛을 갖는 실행 유닛의 한 포트에서 스케줄된다. 실행 유닛과 연관된 레지스터 파일이 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적인 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 적재 실행 유닛, 저장 실행 유닛, 및 기타 공지된 실행 유닛을 포함한다.
하위 레벨 데이터 캐시 및 데이터 번역 버퍼(D-TLB)(1350)는 실행 유닛(들)(1340)에 연결된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태로 유지되는 데이터 오퍼랜드와 같이, 요소에서 최근에 사용된/동작된 것을 저장한다. D-TLB는 물리적 어드레스 번역에 대한 최신의 가상적/선형적인 것을 저장한다. 특정한 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 나누는 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어(1301 및 1302)는 온-칩 인터페이스(1310)와 연관된 제 2 레벨 캐시와 같은 상위-레벨 또는 그 이상 레벨의 캐시로의 액세스를 공유한다. 상위-레벨 또는 그 이상 레벨은 실행 유닛(들)으로부터 증가하거나 더 멀어지는 캐시 레벨을 말한다는 것을 주목하자. 일 실시예에서, 상위-레벨 개시는 제 2 또는 제 3 레벨 데이터 캐시와 같이, 프로세서(1300)의 메모리 계층에서 마지막 캐시인 라스트-레벨 데이터 캐시이다. 그러나, 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시 - 명령어 캐시의 한 형태 - 는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(1325) 뒤에 연결될 수 있다. 여기서, 명령어는 잠재적으로 복수의 마이크로 명령어(마이크로-동작)으로 디코딩될 수 있는 매크로-명령어(즉, 디코더에 의해 인식되는 일반 명령어)를 말한다.
도시된 구성에서, 프로세서(1300)는 또한 온-칩 인터페이스 모듈(1310)을 포함한다. 역사적으로, 아래에서 더 상세히 설명되는 메모리 제어기는 프로세서(1300) 외부의 컴퓨팅 시스템에 포함되었다. 이러한 시나리오에서, 온-칩 인터페이스(1310)는 시스템 메모리(1375), (종종 메모리 제어기 허브를 메모리(1375)에 접속시키는 것 및 I/O 제어기 허브를 주변 디바이스에 접속시키는 것을 포함하는) 칩셋, 메모리 제어기 허브, 노스브릿지, 또는 기타 집적 회로와 같이, 프로세서(1300) 외부의 디바이스와 통신한다. 그리고 이러한 시나리오에서, 버스(1305)는 멀티-드롭 버스, 포인트-투-포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들면, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1375)는 프로세서(1300)에 전용될 수 있거나 시스템 내 다른 디바이스와 공유될 수 있다. 메모리(1375) 유형의 공통적인 예는 DRAM, SRAM, 비휘발성 메모리(NV 메모리), 및 기타 공지된 저장 디바이스를 포함한다. 디바이스(1380)는 그래픽 가속기, 메모리 제어기 허브에 연결된 프로세서 또는 카드, I/O 제어기 허브에 연결된 데이터 저장소, 무선 송수신기, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 기타 공지된 디바이스를 포함할 수 있다는 것을 주목하자.
그러나, 최근에 더 많은 로직 및 디바이스가 SOC와 같이 단일 다이 상에 통합되고 있으므로, 이들 디바이스는 각기 프로세서(1300) 상에 통합될 수 있다. 예를 들면, 일 실시예에서, 메모리 제어기 허브는 프로세서(1300)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기서, 코어의 일부분 (온-코어 부분)(1310)은 메모리(1375) 또는 그래픽 디바이스(1380)와 같은 다른 디바이스와 인터페이싱하기 위한 하나 이상의 제어기(들)를 포함한다. 그러한 디바이스와 인터페이싱하기 위한 인터커넥트 및 제어기를 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)이라고 지칭하기도 한다. 일 예로서, 온-칩 인터페이스(1310)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속의 직렬 포인트-투-포인트 링크(1305)를 포함한다. 그렇지만, SOC 환경에서, 네트워크 인터페이스, 코-프로세서, 메모리(1375), 그래픽 프로세서(1380), 및 임의의 여타 공지된 컴퓨터 디바이스/인터페이스와 같은 더 많은 디바이스들이 단일의 다이 또는 집적된 회로 상에서 통합되어 고기능 및 저전력 소비가 가능한 스몰 폼 팩터를 제공할 수 있다.
일 실시예에서, 프로세서(1300)는 애플리케이션 코드(1376)를 컴파일, 번역, 및/또는 최적화하는 컴파일러, 최적화, 및/또는 번역기 코드(1377)를 실행하여 본 명세서에서 기술된 디바이스 및 방법을 지원하거나 이들과 인터페이싱할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 번역하는 프로그램 또는 프로그램의 세트를 포함한다. 보통, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일은 복수의 국면에서 이루어지며 상위-레벨의 프로그래밍 코드를 하위-레벨의 머신 또는 어셈블리 언어 코드로 변형하기 위해 실행된다. 그렇지만, 싱글 패스 컴파일러는 여전히 간단한 컴파일을 위해 이용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기술을 이용할 수 있으며 어휘 분석, 사전처리, 파싱, 시맨틱 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작을 수행할 수 있다.
종종 더 큰 컴파일러가 복수의 국면을 포함하지만, 대부분의 이러한 국면은 종종 두 가지의 일반적인 국면, 즉 (1) 프론트-엔드, 즉 일반적으로 구문론적 처리, 의미론적 처리, 및 일부의 변환/최적화가 발생할 수 있는 프론트-엔드, 및 (2) 백-엔드, 즉 분석, 변환, 최적화, 및 코드 생성이 발생하는 백-엔드 내에 포함된다. 일부 컴파일러는 컴파일러의 프론트-엔드와 백-엔드 간의 서술의 흐릿함을 설명하는 미들이라고 지칭한다. 그 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 기타 동작이라 하는 것은 전술한 국면이나 패스 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 국면 또는 패스에서 발생할 수 있다. 예시적인 예로서, 컴파일러는 컴파일의 프론트-엔드 국면에서 호출/동작의 삽입 및 그런 다음 변환 국면 동안 호출/동작의 하위-레벨 코드로의 변환과 같이, 동작, 호출, 함수 등을 잠재적으로 컴파일의 하나 이상의 국면에 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 동작/호출을 삽입할 뿐만 아니라 런타임 동안 실행을 위한 코드를 최적화할 수 있다는 것을 주목하자. 특정의 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적의 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.
컴파일러와 유사한, 이진 번역기와 같은 번역기는 코드를 정적 또는 동적으로 번역하여 코드를 최적화 및/또는 번역한다. 그러므로, 코드, 애플리케이션 코드, 프로그램 코드, 또는 기타 소프트웨어 환경의 실행이라는 것은 (1) 프로그램 코드를 컴파일하기 위해, 소프트웨어 구조를 유지하기 위해, 기타 동작을 수행하기 위해, 코드를 최적화하기 위해, 또는 코드를 번역하기 위해 동적 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 번역기의 실행, (2) 최적화된/컴파일된 애플리케이션 코드와 같은 동작/호출을 포함하는 메인 프로그램 코드의 실행, (3) 라이브러리와 같이, 기타 소프트웨어 관련된 동작을 수행하거나 코드를 최적화하기 위하여 소프트웨어 구조를 유지하는 메인 프로그램 코드와 연관된 기타 프로그램 코드의 실행, 또는 (4) 이들의 조합을 말할 수 있다.
이제 도 14를 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 14의 실시예에 도시된 바와 같이, 프로세서(1400)는 복수의 도메인을 포함한다. 구체적으로, 복수의 도메인은 복수의 코어(1430A-1430N)를 포함하는 코어 도메인(1430)과, 미디어 엔진(1465)을 갖는 하나 이상의 그래픽 엔진을 포함하는 그래픽 도메인(1460)과, 시스템 에이전트 도메인(1410)을 포함한다.
다양한 실시예에서, 시스템 에이전트 도메인(1410)은 전력 제어 이벤트 및 전력 관리를 처리하여, 도메인(1430및 1460)(예를 들면, 코어 및/또는 그래픽 엔진)의 개개의 유닛들이 주어진 유닛에서 발생하는 활동(또는 비활동)을 감안하여 적절한 전력 모드/레벨(예를 들면, 활성, 터보, 슬립, 하이버네이트(hibernate), 딥 슬립, 또는 기타 최신 구성 전력 인터페이스(Advanced Configuration Power Interface) 형 상태)에서 동적으로 동작하도록 독립적으로 제어 할 수 있게 한다. 각각의 도메인(1430및1460)은 상이한 전압 및/또는 전력에서 동작할 수 있으며, 더욱이 도메인 내 개개의 유닛들은 각기 잠재적으로 독립적인 주파수 및 전압에서 동작한다. 세 개의 도메인을 갖는 것으로 도시되어 있지만, 본 발명의 범위는 이러한 관점에서 제한되지 않으며 다른 실시예에서는 추가 도메인이 존재할 수 있다는 것을 이해하자.
도시된 바와 같이, 각각의 코어(1430)는 각종 실행 유닛 및 부가적인 처리 요소 이외에 하위 레벨의 캐시를 더 포함한다. 여기서 각종 코어는 서로 연결되고 또한 최종 레벨 캐시(LLC)(1440A-1440N)의 복수의 유닛들 또는 슬라이스들로 구성되는 공유 캐시 메모리에도 연결되어 있고, 이러한 LLC들은 종종 저장 및 캐시 제어기 기능을 포함하며 코어(1430A-1430N) 사이에서 공유될 뿐만 아니라 잠재적으로 그래픽 엔진 사이에서도 공유된다.
도시된 바와 같이, 링 인터커넥트(1450)는 코어들을 함께 연결하며, 각기 코어와 LLC 슬라이스 사이에 연결되는 복수의 링 스톱(1452A-1452N)을 통하여 코어 도메인(1430), 그래픽 도메인(1460), 및 시스템 에이전트 도메인(1410) 사이에서 인터커넥트를 제공한다. 도 14에 도시된 바와 같이, 링 인터커넥트(1450)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 포함하는 각종 정보를 전달하기 위해 사용된다. 비록 링 인터커넥트가 예시되어 있을지라도, 임의의 공지된 온-다이 인터커넥트 또는 패브릭이 이용될 수 있다. 예시적인 예로서, 앞에서 논의된 패브릭의 일부(예를 들면, 다른 온-다이 인터커넥트, 온-칩 시스템 패브릭(On-chip System Fabric (OSF)), 최신 마이크로제어기 버스 아키텍처(Advanced Microcontroller Bus Architecture (AMBA)) 인터커넥트, 다차원 메시 패브릭, 또는 기타 공지된 인터커넥트 아키텍처)가 유사한 방식으로 이용될 수 있다.
또한 도시된 바와 같이, 시스템 에이전트 도메인(1410)은 연관된 디스플레이의 제어 및 연관된 디스플레이와의 인터페이스를 제공하는 디스플레이 엔진(1412)을 포함한다. 시스템 에이전트 도메인(1410)은 시스템 메모리(예를 들면, 복수의 DIMM으로 구현된 DRAM)와의 인터페이스를 제공하는 통합된 메모리 제어기(1420)와, 메모리 코히어런스 동작을 수행하는 코히어런스 로직(1422)과 같은 다른 유닛을 포함할 수 있다. 복수의 인터페이스는 프로세서와 다른 회로 사이에서 상호접속을 가능하게 해주기 위해 존재할 수 있다. 예를 들면, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(direct media interface (DMI)) 인터페이스(1416)는 물론이고 하나 이상의 PCIe™ 인터페이스(1414)가 제공된다. 디스플레이 엔진 및 이러한 인터페이스는 전형적으로 PCIe™ 브릿지(1418)를 통해 메모리와 연결한다. 또한, 추가의 프로세서 또는 다른 회로와 같은 다른 에이전트들 간의 통신을 제공하기 위하여, 하나 이상의 다른 인터페이스가 제공될 수 있다.
이제 도 15를 참조하면, 대표 코어, 구체적으로 도 14의 코어(1430)와 같은 코어의 백-엔드의 논리 블록의 블록도가 도시된다. 일반적으로, 도 15에 도시된 구조는 수신하는 명령어를 페치하고, 각종 처리(예를 들면, 캐싱, 디코딩, 브랜치 예측 등)를 수행하고 명령어/동작을 비순차적(OOO) 엔진(1580)에 전달하기 위해 사용되는 프론트 엔드 유닛(1570)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(1580)은 디코딩된 명령어에 대하여 추가적인 처리를 수행한다.
구체적으로 도 15의 실시예에서, 비순차적 엔진(1580)은 하나 이상의 마이크로-명령어 또는 uop의 형태일 수 있는 디코딩된 명령어를 프론트 엔드 유닛(1570)으로부터 수신하고, 이 명령어를 레지스터 등과 같은 적절한 자원들에 할당하는 할당 유닛(1582)을 포함한다. 그 다음, 명령어는 예약 스테이션(1584)으로 제공되며, 예약 스테이션은 복수의 실행 유닛(1586A-1586N) 중 하나에서 실행하기 위한 자원을 예약하고 스케줄링한다. 각종 형태의 실행 유닛은 예를 들면, 다른 것들 중에서, 산술 논리 유닛(ALU), 적재 및 저장 유닛, 벡터 처리 유닛(VPU), 부동 소수점 실행 유닛을 포함하는 것으로 제공될 수 있다. 이러한 상이한 실행 유닛들의 결과는 재정렬 버퍼(a reorder buffer (ROB))(1588)로 제공되며, 이 재정렬 버퍼는 미정렬된 결과를 받고 이를 올바른 프로그램 순서로 되돌려 놓는다.
계속 도 15를 참조하면, 프론트 엔트 유닛(1570) 및 비순차적 엔진(1580)은 모두 상이한 레벨의 메모리 계층에 연결된다는 것을 주목하자. 구체적으로 명령어 레벨 캐시(1572)가 도시되며, 이는 중간-레벨 캐시(1576)에 연결되고, 이는 다시 최종 레벨 캐시(1595)에 연결된다. 일 실시예에서, 최종 레벨 캐시(1595)는 온-칩(때로는 언코어라고 지칭됨) 유닛(1590)에서 구현된다. 일 예로서, 유닛(1590)은 도 14의 시스템 에이전트 도메인(1410)과 유사하다. 앞에서 논의된 바와 같이, 언코어(1590)는 시스템 메모리(1599)와 통신하며, 일 실시예에서, 시스템 메모리는 ED RAM을 통해 구현된다. 비순차적 엔진(1580) 내의 각종 실행 유닛(1586)은 중간-레벨 캐시(1576)와도 통신하는 제 1 레벨 캐시(1574)와 통신하고 있다는 것을 또한 주목하자. 부가적인 코어(1530N-2 - 1530N)은 LLC(1595)와 연결할 수 있다는 것을 또한 주목하자. 비록 도 15의 실시예에서 이러한 상위 레벨에서 도시되어 있을지라도, 다양한 변경과 부가적인 컴포넌트가 존재할 수 있다는 것은 물론이다.
도 16을 참조하면, 명령어를 실행하는 실행 유닛을 포함하는 프로세서와 함께 구성된 예시적인 컴퓨터 시스템의 블록도가 도시되며, 이 블록도에서 인터커넥트 중 하나 이상은 본 발명의 일 실시예에 따른 한가지 이상의 특징을 구현한다. 시스템(1600)은 본 발명에 따라서, 본 명세서에서 기술된 실시예에서와 같이, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(1602)와 같은 컴포넌트를 포함한다. 비록 (다른 마이크로프로세서, 엔지니어링 워크스테이션, 및 셋톱 박스 등을 갖는 PC를 포함하는) 다른 시스템 역시 사용될 수 있을지라도, 시스템(1600)은 PENTIUM III™, PENTIUM 4™, Xeon™, 아이타니엄(Itanium), XScale™ 및/또는 StrongARM™ 마이크로프로세서에 기반한 프로세싱 시스템을 나타낸다. 일 실시예에서, 비록 다른 오퍼레이팅 시스템(예를 들면, UNIX 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 유저 인터페이스 역시 사용될 수 있을지라도, 견본의 시스템(1600)은 워싱톤 레드몬드 소재의 마이크로소프트 코포레이션으로부터 구입 가능한 WINDOWSTM의 버전을 실행한다. 그러므로, 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 제한되지 않는다.
실시예는 컴퓨터 시스템으로 제한되지 않는다. 본 발명의 대안의 실시예는 휴대형 디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말(PDA), 및 휴대형 PC를 포함한다. 임베디드 애플리케이션은 마이크로 제어기, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(WAN) 스위치, 또는 적어도 일 실시예에 따라서 한가지 이상의 명령어를 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
이와 같이 도시된 실시예에서, 프로세서(1602)는 적어도 하나의 명령어를 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(1608)을 포함한다. 일 실시예는 싱글 프로세서 데스크톱 또는 서버 시스템의 맥락에서 기술될 수 있지만, 대안의 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(1600)은 '허브' 시스템 아키텍처의 일 예이다. 컴퓨터 시스템(1600)은 데이터 신호를 처리하는 프로세서(1602)를 포함한다. 예시적인 일 예로서, 프로세서(1602)는 복잡 명령어 집합 컴퓨터(CISC) 마이크로프로세서, 축소 명령어 집합 컴퓨팅(RISC) 마이크로프로세서, 아주 긴 명령어 워드(a very long instruction word (VLIW)) 마이크로프로세서, 명령어 집합의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1602)는 데이터 신호를 시스템(1600) 내 프로세서(1602)와 다른 컴포넌트 사이에서 전송하는 프로세서 버스(1610)에 연결된다. 시스템(1600)의 구성요소(예를 들면, 그래픽 가속기(1612), 메모리 제어기 허브(1616), 메모리(1620), I/O 제어기 허브(1624), 무선 송수신기(1626), 플래시 BIOS(1628), 네트워크 제어기(1634), 오디오 제어기(1636), 직렬 확장 포트(1638), I/O 제어기(1640) 등)는 본 기술에 친숙한 자들에게 널리 알려진 통상적인 기능을 수행한다.
일 실시예에서, 프로세서(1602)는 레벨 1(L1) 내부 캐시 메모리(1604)를 포함한다. 아키텍처에 따라서, 프로세서(1602)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특별한 구현 및 필요에 따라 내부와 외부 캐시들의 조합을 포함한다. 레지스터 파일(1606)은 정수 레지스터, 부동 소수점 레지스터, 벡터 레지스터, 뱅크형 레지스터, 쉐도우 레지스터, 체크포인트 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 각종 레지스터 내에 다양한 형태의 데이터를 저장한다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(1608) 또한 프로세서(1602) 내에 상주한다. 일 실시예에서, 프로세서(1602)는 실행될 때 소정의 마이크로명령어를 위한 알고리즘을 수행하거나 복잡한 시나리오를 처리하는 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 여기서, 마이크로코드는 잠재적으로 프로세서(1602)의 로직 버그/픽스를 처리하기 위해 잠재적으로 갱신 가능하다. 일 실시예에서, 실행 유닛(1608)은 묶음 명령어 집합(1609)을 처리하는 로직을 포함한다. 묶음 명령어 집합(1609)을 범용 프로세서(1602)의 명령어 집합 내에 포함시킴으로써, 명령어를 실행하기 위해 연관된 회로와 함께, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(1602)에서 묶음 데이터를 이용하여 수행될 수 있다. 그러므로, 많은 멀티미디어 애플리케이션은 묶음 데이터에 대하여 연산을 수행하기 위한 프로세서의 데이터 버스의 전체 폭을 이용함으로써 더 효과적으로 가속되고 실행된다. 이것은 잠재적으로 프로세서의 데이터 버스 전체에 더 작은 단위의 데이터를 전달할 필요를 제거하여 하나 이상의 연산을 한번에 하나의 데이터 요소에서 수행하게 된다.
실행 유닛(1608)의 대안의 실시예는 또한 마이크로 제어기, 임베디드 프로세서, 그래픽 디바이스, DSP, 및 다른 형태의 로직 회로에서도 사용될 수 있다. 시스템(1600)은 메모리(1620)를 포함한다. 메모리(1620)는 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스를 포함한다. 메모리(1620)는 프로세서(1602)에 의해 실행되는 데이터 신호로 표현되는 명령어 및/또는 데이터를 저장한다.
본 발명의 전술한 임의의 특징이나 양태는 도 16에 도시된 하나 이상의 인터커넥트에서 이용될 수 있다는 것을 주목하자. 예를 들면, 프로세서(1602)의 내부 유닛들을 연결하기 위한, 도시되지 않은 온-다이 인터커넥트(an on-die interconnect (ODI))는 전술한 본 발명의 하나 이상의 양태를 구현한다. 또는 본 발명은 프로세서 버스(1610)(예를 들면, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(1620)와의 고 대역폭 메모리 경로(1618), 그래픽 가속기(1612)와의 포인트-투-포인트 링크(예를 들면, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 컴플라이언트 패브릭), 제어기 허브 인터커넥트(1622), I/O 또는 다른 예시된 컴포넌트들을 연결하기 위한 기타 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트들의 몇 가지 예는 오디오 제어기(1636), 펌웨어 허브(플래시 BIOS)(1628), 무선 송수신기(1626), 데이터 저장소(1624), 사용자 입력 및 키보드 인터페이스(1642)를 포함하는 레거시 I/O 제어기(1610), 범용 직렬 버스(USB)와 같은 직렬 확장 포트(1538), 및 네트워크 제어기(1634)를 포함한다. 데이터 저장 디바이스(1624)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 드라이브, 플래시 메모리 디바이스, 또는 기타 대량 저장 디바이스를 포함할 수 있다.
이제 도 17을 참조하면, 본 발명의 실시예에 따른 제 2 시스템(1700)의 블록도가 도시된다. 도 17에 도시된 바와 같이, 멀티프로세서 시스템(1700)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(1750)를 통하여 연결된 제 1 프로세서(1770) 및 제 2 프로세서(1780)를 포함한다. 프로세서(1770 및 1780)는 각기 몇 가지 버전의 프로세서일 수 있다. 일 실시예에서, (1752 및 1754)는 고성능 아키텍처와 같은, 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 그 결과로서, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(1770, 1780)만이 도시되어 있지만, 본 발명의 범위는 이것으로 제한되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 주어진 프로세서에서 존재할 수 있다.
프로세서(1770, 1780)는 각기 통합된 메모리 제어기 유닛(1772 및 1782)을 포함하는 것으로 도시된다. 프로세서(1770)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(1776 및 1778)를 포함하며, 유사하게 제 2 프로세서(1780)는 P-P 인터페이스(1786 및 1788)를 포함한다. 프로세서(1770, 1780)는 포인트-투-포인트(P-P) 인터페이스 회로(1778, 1788)를 이용하는 P-P 인터페이스(1750)를 통해 정보를 교환할 수 있다. 도 17에 도시된 바와 같이, IMC(1772 및 1782)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 논리적으로 부착되는 메인 메모리의 일부일 수 있는 메모리(1732) 및 메모리(1734)에 연결한다.
프로세서(1770, 1780)는 각기 포인트-투-포인트 인터페이스 회로(1776, 1794, 1786, 1798)를 이용하는 개개의 P-P 인터페이스(1752, 1754)를 통해 칩셋(1790)과 정보를 교환한다. 칩셋(1790)은 또한 고성능 그래픽 인터커넥트(1739)를 따라서 놓인 인터페이스 회로(1792)를 통해 고성능 그래픽 회로(1738)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서의 외부에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서들과 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서들의 로컬 캐시 정보 중 하나 또는 모두 공유 캐시에 저장될 수 있게 한다.
칩셋(1790)은 인터페이스(1795)를 통해 제 1 버스(1716)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 제한되지 않지만, 제 1 버스(1716)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 17에 도시된 바와 같이, 각종 I/O 디바이스(1714)는 제 1 버스(1716)를 제 2 버스(1720)에 연결하는 버스 브릿지(1718)와 함께 제 1 버스(1716)에 연결된다. 일 실시예에서, 제 2 버스(1720)는 적은 핀 수(low pin count (LPC)) 버스를 포함한다. 예를 들면, 일 실시예에서 키보드 및/또는 마우스(1722), 통신 디바이스(1727) 및 종종 명령어/코드 및 데이터(1730)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(1728)을 비롯한 각종 디바이스는 제 2 버스(1720)에 연결된다. 또한, 오디오 I/O(1724) 는 제 2 버스(1720)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하여야 한다. 예를 들면, 도 17의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 18을 참조하면, 본 발명에 따른 시스템 온-칩(SOC) 디자인의 실시예가 도시된다. 특정한 예시적인 예로서, SOC(1800)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 최종 사용자에 의해 사용되어 휴대폰, 스마트폰, 태블릿, 울트라-신 노트북, 광대역 어댑터를 갖춘 노트북, 또는 임의의 다른 유사 통신 디바이스와 통신하는 임의의 디바이스를 말한다. 종종 UE는 GSM 네트워크에서 잠재적으로 사실상 이동국(a mobile station (MS))에 대응하는 기지국이나 노드에 접속시킨다.
여기서, SOC(1800)는 2 코어(1806 및 1807)를 포함한다. 앞에서 논의한 바와 유사하게, 코어(1806 및 1807)는 인텔 아키텍처 코어™-기반의 프로세서, 어드밴스드 마이크로 디바이스 인코포레이티드(AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 디자인, 또는 이들의 고객뿐만 아니라 이들의 실시권자 또는 사용자와 같은 명령어 집합 아키텍처를 준수할 수 있다. 코어(1806 및 1807)는 버스 인터페이스 유닛(1809) 및 L2 캐시(1811)와 연관된 캐시 제어(1808)에 연결되어 SOC(1800)의 다른 부품과 통신한다. 인터커넥트(1810)는 앞에서 논의한 바와 같이, 본 명세서에서 기술된 하나 이상의 양태를 잠재적으로 구현하는 IOSF, AMBA, 또는 기타 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(1810)는 SIM 카드와 인터페이싱하는 가입자 식별 모듈(SIM)(1830), 코어(1806 및 1807)에 의한 실행을 위한 부팅 코드를 보유하여 SOC(1800)를 초기화하고 부팅하는 부팅 롬(1835), 외부 메모리(예를 들면, DRAM(1860))와 인터페이싱하는 SDRAM 제어기(1840), 비휘발성 메모리(예를 들면, 플래시(1865)와 인터페이싱하는 플래시 제어기(1845), 주변 디바이스와 인터페이싱하는 주변 디바이스 제어기(1850), 입력(예를 들면, 터치에 의한 입력)을 디스플레이하고 수신하는 비디오 코덱(1820) 및 비디오 인터페이스(1825), 그래픽 관련 계산을 수행하는 GPU(1815) 등과 같은 다른 컴포넌트에 통신 채널을 제공한다. 이러한 인터페이스들 중 임의의 인터페이스는 본 명세서에서 기술된 본 발명의 양태를 포함할 수 있다.
또한, 시스템은 블루투스 모듈(1870), 3G 모뎀(1875), GPS(1880), 및 와이파이(1885)와 같은 통신을 위한 주변디바이스를 도시한다. 앞에서 언급한 바와 같이, UE는 통신을 위한 무선디바이스를 포함한다는 것을 주목하자. 그 결과로서, 이들 주변 디바이스 통신 모듈은 모두 필요한 것은 아니다. 그러나, UE의 일부 형태에서, 외부 통신을 위한 무선디바이스는 포함될 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 진정한 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 시뮬레이션을 위한 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 시뮬레이션에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로, 통신 제공자 또는 네트워크 제공자는 유형의 머신-판독가능한 매체 상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로제어기에 의해 실행되도록 적응된 코드를 저장하는 비-일시적인 매체와 연관되는 마이크로제어기와 같은 하드웨어를 포함한다. 그러므로, 일 실시예에서, 모듈이라고 언급하는 것은 비-일시적 매체 상에 보유되는 코드를 인식 및/또는 실행하도록 구체적으로 구성된 하드웨어를 말하는 것이다. 뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로제어기에 의해 실행되어 기설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비-일시적 매체를 말한다. 또한 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로제어기와 비-일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '로 구성된'이라는 문구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 연결되고, 및/또는 상호접속된다면 그 지정된 작업을 수행하도록 구성된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 발생하여 클럭을 인에이블시키게 하는 몇 가지 방식으로 연결된 로직 게이트이다. 되풀이하면 '로 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이때 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 문구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이때 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 하이 로직 레벨을 말하며 0은 로우 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리 값이나 여러 논리 값을 보유할 수 있다. 그러나, 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진 값 및 16진 문자 A로서 표현될 수도 있다. 그러므로, 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 이용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신-액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비-일시적 머신-액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비-일시적인 머신-액세스 가능한 매체는 정적 랜덤 액세스 메모리(RAM) 또는 동적 RAM(DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스, 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비-일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그램하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터-판독가능한 매체에 의해 분산될 수 있다. 그래서 머신-판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 즉 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향, 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신-판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터-판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신-판독가능한 매체를 포함한다.
다음의 예들은 본 명세서에 따른 실시예들과 관련된다. 하나 이상의 실시예는 직렬 데이터 링크를 통해 송신될 링크 계층 데이터 스트림에 주기적인 제어 윈도우 - 제어 윈도우는 데이터 링크에서 상태 천이를 개시할 때 사용하기 위한 정보를 포함하는 물리 계층 정보를 제공하도록 구성됨 - 를 임베딩하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
적어도 일 예에서, 데이터 스트림은 일련의 플릿들을 포함한다.
적어도 일 예에서, 링크 계층 데이터 스트림은 데이터 링크의 링크 전송 상태 동안 송신된다.
하나 이상의 예는 데이터 스트림 내 특정 제어 윈도우를 더 식별하고 특정 제어 윈도우 동안 데이터 링크에 접속된 디바이스로 리셋 데이터를 송신하는 것을 제공할 수 있으며, 리셋 데이터는 링크 전송 상태로부터 리셋 상태에 진입하려는 시도를 통신한다.
하나 이상의 예는 리셋 상태와 연관된 수퍼시퀀스를 생성하고 수퍼시퀀스를 디바이스에 송신하는 것을 더 제공할 수 있다.
하나 이상의 예는 데이터 스트림 내 특정 제어 윈도우를 식별하고 링크 폭 천이 데이터를 특정 제어 윈도우 동안 데이터 링크에 접속된 디바이스로 송신하는 것을 더 제공할 수 있으며, 링크 폭 천이 데이터는 링크 상의 활성 레인들의 개수를 변경하려는 시도를 통신한다.
적어도 일 예에서, 레인들의 개수는 원래의 개수로부터 새로운 개수로 줄어들며, 활성 레인들의 개수를 줄이는 것은 부분 폭 링크 전송 상태로의 진입과 연관된다.
하나 이상의 예는 데이터 스트림 내 후속 제어 윈도우를 식별하고 부분 폭 상태 퇴장 데이터를 후속 제어 윈도우 동안 디바이스로 송신하는 것을 더 제공할 수 있으며, 부분 폭 상태 퇴장 데이터는 활성 레인들의 개수를 원래의 개수로 되돌리려는 시도를 통신한다.
하나 이상의 예는 데이터 스트림 내 특정 제어 윈도우를 식별하고 저전력 데이터를 특정 제어 윈도우 동안 데이터 링크에 접속된 디바이스로 송신하는 것을 더 제공할 수 있으며, 저전력 데이터는 링크 전송 상태로부터 저전력 상태로 진입하려는 시도를 통신한다.
적어도 일 예에서, 제어 윈도우들은 정의된 제어 간격에 따라서 임베딩되며 데이터 링크에 접속된 디바이스들은 상태 천이를 대응하는 제어 간격의 끝과 동기화한다.
하나 이상의 실시예는 데이터 스트림을 수신 - 데이터 스트림은 교번하는 전송 간격들 및 제어 간격들을 포함하고, 링크 계층 플릿들이 전송 간격들 동안 송신되고, 제어 간격들은 물리 계층 제어 정보를 송신할 기회를 제공함 - 하고, 제어 간격들 중 특정한 하나의 제어 간격에 포함될 제어 데이터를 식별 - 제어 데이터는 제 1 상태로부터 특정 상태로 시도된 진입을 표시하고, 데이터 스트림은 제 1 상태에서 수신됨 - 하고, 특정 상태로의 천이를 가능하게 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
적어도 일 예에서, 특정 상태는 리셋 상태를 포함한다.
적어도 일 예에서, 특정 상태로의 천이를 가능하게 하는 것은 특정 상태로 시도된 진입의 확인 응답을 송신하는 것을 포함한다.
적어도 일 예에서, 확인 응답은 제어 간격 내에서 송신된다.
적어도 일 예에서, 데이터 스트림은 복수의 활성 레인들을 포함하는 직렬 데이터 링크를 통해 송신되고 특정 상태는 부분 폭 상태를 포함하며, 복수의 활성 레인들에 포함된 레인들의 적어도 하나의 서브세트는 부분 폭 상태에서 유휴 상태로 된다.
하나 이상의 예는 제어 간격들 중 후속 제어 간격에 포함된 후속 데이터를 식별하는 것을 제공할 수 있으며, 후속 데이터는 부분 폭 상태를 퇴장하여 유휴 레인들을 재활성화하려는 시도를 표시한다.
적어도 일 예에서, 특정 상태는 저전력 전송 상태를 포함한다.
적어도 일 예에서, 데이터 스트림은 복수의 활성 레인들을 포함하는 직렬 데이터 링크를 통해 수신되고 특정 상태는 부분 폭 상태를 포함하며, 복수의 활성 레인들에 포함된 레인들의 적어도 서브세트는 부분 폭 상태에서 유휴 상태로 된다.
적어도 일 예에서, 특정 상태는 리셋 상태를 포함한다.
적어도 일 예에서, 물리 계층 제어 정보는 직렬 데이터 링크의 오류를 서술한다.
하나 이상의 실시예는 복수의 레인들을 포함하는 직렬 데이터 링크를 통해 제 1 디바이스로부터 통신될 데이터 내에 클럭 신호를 임베딩하고, 복수의 레인들 중 제 1 개수의 레인을 사용하는 제 1 링크 전송 상태로부터 복수의 레인들 중 제 2 개수의 레인을 사용하는 제 2 링크 전송 상태로 천이하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
적어도 일 예에서, 제 2 개수의 레인은 제 1 개수의 레인보다 많다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 전기 순차적 집합(an electrical ordered set (EOS)) 및 트레이닝 시퀀스의 복수의 인스턴스들을 포함하는 시퀀스의 하나 이상의 인스턴스들을 포함하는 부분 폭 상태 퇴장 수퍼시퀀스를 송신하는 것을 포함한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 부분 폭 상태 퇴장 수퍼시퀀스에 선행하는 초기 EOS를 송신하는 것을 더 포함한다.
적어도 일 예에서, 초기 EOS의 송신 동안 활성 레인들상에서 널 플릿들이 송신된다.
적어도 일 예에서, 트레이닝 시퀀스는 스크램블링되지 않은 고속 트레이닝 시퀀스(an unscrambled fast training sequence (FTS))를 포함한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 부분 폭 상태 퇴장 수퍼시퀀스를 이용하여 복수의 레인들에 포함된 유휴 레인들의 적어도 일부분을 초기화하는 것을 더 포함한다.
적어도 일 예에서, 적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 유휴 레인들 중 일부분의 초기화에 뒤이어 데이터 시퀀스의 시작(a start of data sequence (SDS))을 송신하는 것을 더 포함한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 SDS의 송신에 뒤이어 부분 FTS(a partial FTS (FTSp))를 송신하는 것을 더 포함한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 천이의 확인응답을 수신하는 것을 더 포함하며, 확인응답은 부분 폭 상태 퇴장 수퍼시퀀스를 포함한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로 천이하는 것은 대역-내 신호를 데이터 링크를 통해 제 2 디바이스로 송신하는 것을 포함한다.
적어도 일 예에서, 제 1 개수의 레인은 제 2 개수의 레인보다 많다.
적어도 일 예에서, 데이터는 교번하는 전송 간격들 및 제어 간격들을 포함하는 데이터스트림을 포함하며, 신호는 특정 제어 간격 내에서 송신되고 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로의 천이를 표시한다.
적어도 일 예에서, 제 1 링크 전송 상태로부터 제 2 링크 전송 상태로의 천이는 특정 제어 간격에 바로 뒤이은 특정 전송 간격의 끝과 동기화된다.
적어도 일 예에서, 천이는 전력 제어 유닛의 요청에 기초한다.
하나 이상의 실시예는 데이터 스트림을 수신 - 테이터 스트림은 교번하는 전송 간격들 및 제어 간격들을 포함하고, 제어 간격들은 물리 계층 제어 정보를 송신할 기회를 제공하며, 데이터 스트림은 활성 레인들 및 비활성 레인들을 포함하는 직렬 데이터 링크를 통해 송신됨 - 하고, 제어 간격들 중 특정한 하나의 제어 간격에 포함된 제어 데이터를 식별 - 데이터는 링크의 비활성 레인들 중 적어도 일부분을 활성화하려는 시도를 표시함 - 하고, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
적어도 일 예에서, 데이터 스트림은 데이터 링크가 부분 폭 상태에 있는 동안 수신되며 제어 데이터는 부분 폭 상태를 퇴장하려는 시도를 표시한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 비활성 레인들 중 일부분을 활성화하려는 시도를 표시하는 수퍼시퀀스를 수신하는 것을 포함한다.
적어도 일 예에서, 수퍼시퀀스는 전기 유휴 퇴장 순차적 집합(an electric idle exit ordered set (EIEOS)) 및 트레이닝 시퀀스의 복수의 인스턴스들을 포함하는 시퀀스의 하나 이상의 인스턴스들을 포함한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 수퍼시퀀스에 바로 선행하는 적어도 하나의 초기 EIEOS를 송신하는 것을 포함한다.
적어도 일 예에서, 초기 EIEOS의 송신 동안 활성 레인들 상에서 널 플릿들이 송신된다.
적어도 일 예에서 트레이닝 시퀀스는 스크램블링되지 않은 고속 트레이닝 시퀀스(an unscrambled fast training sequence (FTS))를 포함한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 수퍼시퀀스를 이용하여 비활성 레인들 중 일부분을 초기화하는 것을 더 포함한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 비활성 레인들 중의 일부분의 초기화에 뒤이어 데이터 시퀀스의 시작(a start of data sequence (SDS))을 수신하는 것을 더 포함한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 SDS에 뒤이어 부분 FTS(a partial FTS (FTSp))를 수신하는 것을 더 포함한다.
적어도 일 예에서, 비활성 레인들 중 일부분의 활성화를 가능하게 하는 것은 수퍼시퀀스를 에코잉함으로써 시도에 확인응답하는 것을 더 포함한다.
하나 이상의 실시예는 데이터 스트림을 수신 - 상기 데이터 스트림은 교번하는 전송 간격들 및 제어 간격들을 포함하고, 링크 계층 플릿들이 전송 간격들 동안 송신되고 제어 간격들은 물리 계층 제어 정보를 송신할 기회를 제공함 - 하고, 링크 전송 상태로부터 저전력 상태로 시도된 진입을 표시하는 제어 데이터를 식별 - 데이터 스트림은 링크 전송 상태에서 수신됨 - 하고, 저전력 상태로 천이하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
적어도 일 예에서, 제어 데이터는 사전에 정의된 코드를 포함한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 후속 제어 간격에서 사전에 정의된 코드를 에코잉하는 것을 포함한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 저전력 상태로의 천이를 표시하는 수퍼시퀀스를 수신하는 것을 포함한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 수퍼시퀀스를 에코잉하는 것을 더 포함한다.
적어도 일 예에서, 수퍼시퀀스는 전기 순차적 집합(an electrical ordered set (EOS)) 및 그 뒤를 이은 트레이닝 시퀀스의 사전 결정된 개수의 인스턴스들을 포함하는 시퀀스의 하나 이상의 인스턴스들을 포함한다.
적어도 일 예에서, EOS는 전기 유휴 전기 순차적 집합(an electrical idle electrical ordered set (EIEOS))를 포함한다.
하나 이상의 실시예는 링크 전송 상태 동안 직렬 데이터 링크 상의 데이터 스트림 내에 임베딩될 주기적인 제어 간격의 특정 인스턴스를 식별하고, 제어 간격의 특정 인스턴스 동안 상태 천이 데이터를 디바이스로 송신 - 상태 천이 데이터는 저전력 상태로 진입하려는 시도를 표시함 - 하고, 저전력 상태로 천이하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 및 방법을 제공할 수 있다.
하나 이상의 예는 디바이스로부터 확인응답을 수신하는 것을 더 제공할 수 있으며, 확인응답은 상태 천이 데이터를 포함한다.
적어도 일 예에서, 확인응답은 다음 차례의 주기적 제어 간격과 일치한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 저전력 상태로의 천이를 표시하는 수퍼시퀀스를 디바이스로 송신하는 것을 포함한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 디바이스로부터 수퍼시퀀스의 반복된 인스턴스를 수신하는 것을 더 포함한다.
적어도 일 예에서, 수퍼시퀀스는 전기 순차적 집합(an electrical ordered set (EOS)) 및 그 뒤를 이은 트레이닝 시퀀스의 사전에 결정된 개수의 인스턴스들을 포함하는 시퀀스의 하나 이상의 인스턴스들을 포함한다.
적어도 일 예에서, EOS는 전기 유휴 퇴장 순차적 집합(an electrical idle exit ordered set (EIEOS))를 포함한다.
적어도 일 예에서, 저전력 상태로 천이하는 것은 전력 제어 유닛의 요청에 기초한다.
하나 이상의 예는 저전력 상태로부터 링크 전송 상태로의 천이를 개시하는 것을 더 제공할 수 있다.
하나 이상의 예는 직렬의 차동 링크에 연결되도록 구성된 물리 계층(a physical layer (PHY))을 더 제공할 수 있고, PHY는 주기적으로 블록킹 링크 상태(a blocking link state (BLS))를 발행하고, BLS는 에이전트가 BLS에 진입하여 지속기간 동안 링크 계층 플릿 전송을 보류하게 하도록 요청하며, PHY는 PHY 연관된 작업을 위한 지속 기간 동안 직렬의 차동 링크를 이용한다.
적어도 일 예에서, PHY 연관된 작업을 위한 지속 기간 동안 직렬의 차동 링크를 이용하는 PHY는 무작동(no-op), 리셋, 대역-내 리셋, 저전력 상태로의 진입, 부분 폭 상태로의 진입, 다른 PHY 상태로의 진입 등을 포함하는 우선 순위 메시지 리스트 중 하나 이상의 메시지를 송신하는 것을 포함한다.
하나 이상의 예는 링크에 연결되도록 구성된 물리 계층(a physical layer (PHY))을 더 제공할 수 있고, 링크는 제 1 개수의 레인들을 포함하고, PHY는 전체 폭 전송 링크 상태에서 제 1 개수의 레인들을 통해 플릿들을 전송하며, PHY는 부분 폭 전송 링크 상태에서 제 1 개수의 레인들보다 적은 제 2 개수의 레인들을 통해 플릿들을 전송한다.
적어도 일 예에서, PHY는 블록킹 링크 상태를 이용하여 블록킹 링크 상태로부터 부분 폭 전송 링크 상태로 진입한다.
적어도 일 예에서, 플릿들은 제 1 개수의 레인들 및 제 2 개수의 레인들을 통해 전송될 때 동일한 크기를 갖는다.
적어도 일 예에서, PHY는 제 1 개수의 레인들 및 제 2 개수의 레인들을 통한 전송을 위해 임베딩된 클럭을 이용한다.
적어도 일 예에서, PHY는 제 1 개수의 레인들을 통한 전송을 위해 임베딩된 클럭 및 제 2 개수의 레인들을 통한 전송을 위해 포워딩된 클럭을 이용한다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라는 언급은 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 언급하는 것은 아니다. 뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정한 예시적인 실시예를 참조하여 제공되었다. 그러나, 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 사상과 범위를 일탈하지 않고도 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 필연적으로 동일한 실시예 또는 동일한 예를 언급하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 언급할 수 있다.

Claims (26)

  1. 프로세서 디바이스로서,
    물리 계층 로직을 포함하는 송신기 포트
    를 포함하되,
    상기 물리 계층 로직은
    부분 폭 상태(partial width state)로 진입하기 위한 요청을 원격 에이전트에 송신하고 - 상기 요청은 시한 상태(timed state)를 포함하는 제어 링크 상태 동안 링크를 통해 송신되고, 상기 시한 상태에서는 물리 계층 정보가 상기 원격 에이전트로 통신될 동안에 링크 계층 플릿이 연기되며, 상기 링크는 복수의 레인을 포함하고, 상기 링크의 복수의 레인의 서브세트는 상기 부분 폭 상태 동안 사용되고, 상기 복수의 레인 중 상기 서브세트 내에 포함되지 않는 레인은 상기 부분 폭 상태 동안 유휴 레인(idle lanes)이 됨 - ,
    상기 유휴 레인을 엇갈린 방식(staggered manner)으로 턴오프시키며,
    상기 부분 폭 상태 동안 상기 레인의 서브세트를 통해 링크 계층 플릿을 송신하는
    프로세서 디바이스.
  2. 제 1 항에 있어서,
    상기 송신기 포트는 상기 복수의 레인 각각에서의 전송을 위한 것인
    프로세서 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 레인은 20 개의 레인을 포함하고 상기 레인의 서브세트는 8 개의 레인을 포함하는
    프로세서 디바이스.
  4. 제 1 항에 있어서,
    상기 링크의 복수의 레인 상에서 데이터를 수신하기 위한 수신기 포트를 더 포함하는
    프로세서 디바이스.
  5. 제 4 항에 있어서,
    상기 수신기 포트는 상기 부분 폭 상태 동안 상기 레인의 서브세트로만 데이터를 수신하는
    프로세서 디바이스.
  6. 제 1 항에 있어서,
    상기 제어 링크 상태는 링크 송신 상태(link transmitting state)를 주기적으로 인터럽트시키는
    프로세서 디바이스.
  7. 제 1 항에 있어서,
    상기 링크 계층 플릿을 생성하기 위한 링크 계층 로직을 더 포함하는
    프로세서 디바이스.
  8. 제 1 항에 있어서,
    상기 부분 폭 상태로 진입하기 위한 요청은 수퍼시퀀스(supersequence)를 포함하고, 상기 수퍼시퀀스는 반복 패턴을 포함하는
    프로세서 디바이스.
  9. 제 8 항에 있어서,
    상기 반복 패턴은 전기 순차적 집합(electrical ordered set (EOS)) 및 복수의 트레이닝 시퀀스를 포함하는
    프로세서 디바이스.
  10. 제 9 항에 있어서,
    상기 EOS는 전기 유휴 퇴장 순차적 집합(electrical idle exit ordered set (EIEOS))을 포함하는
    프로세서 디바이스.
  11. 제 9 항에 있어서,
    상기 복수의 트레이닝 시퀀스는 상기 반복 패턴 내에 연속하여 송신될 사전 정의된 수의 트레이닝 시퀀스를 포함하는
    프로세서 디바이스.
  12. 제 11 항에 있어서,
    상기 사전 정의된 수의 트레이닝 시퀀스는 6 개의 트레이닝 시퀀스를 포함하는
    프로세서 디바이스.
  13. 제 9 항에 있어서,
    상기 트레이닝 시퀀스는 고속 트레이닝 시퀀스를 포함하는
    프로세서 디바이스.
  14. 시스템의 하나 이상의 프로세서에 의해 수행되는 방법으로서,
    부분 폭 상태(partial width state)로 진입하기 위한 요청을 원격 에이전트에 송신하는 단계 - 상기 요청은 시한 상태(timed state)를 포함하는 제어 링크 상태 동안 링크를 통해 송신되고, 상기 시한 상태에서는 물리 계층 정보가 상기 원격 에이전트로 통신될 동안에 링크 계층 플릿이 연기되며, 상기 링크는 복수의 레인을 포함하고, 상기 링크의 복수의 레인의 서브세트는 상기 부분 폭 상태 동안 사용되고, 상기 복수의 레인 중 상기 서브세트 내에 포함되지 않는 레인은 상기 부분 폭 상태 동안 유휴 레인(idle lanes)이 됨 -와 ,
    상기 유휴 레인을 엇갈린 방식(staggered manner)으로 턴오프시키는 단계와,
    상기 부분 폭 상태 동안 상기 레인의 서브세트를 통해 링크 계층 플릿을 송신하는 단계
    를 포함하는 방법.
  15. 제 14 항에 있어서,
    송신 링크 상태에 진입하는 단계 - 상기 제어 링크 상태는 상기 송신 링크 상태를 주기적으로 인터럽트시킴 - 와,
    상기 송신 링크 상태 동안 상기 링크 계층 플릿을 송신하는 단계
    를 더 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 복수의 레인 모두는 상기 송신 링크 상태 동안 상기 링크 계층 플릿을 송신하는데 사용되는
    방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 따른 방법을 수행하는 수단을 포함하는
    시스템.
  18. 장치로서,
    제 1 프로세서와 연관된 제어기 - 상기 제어기는 제 1 명령어 세트를 인식하는 상기 제 1 프로세서와 상기 제 1 명령어 세트와 다른 제 2 명령어 세트를 인식하는 제 2 프로세서 사이의 인터페이스를 제공하고, 상기 제어기는 프로토콜 계층 로직, 링크 계층 로직 및 물리 계층 로직을 포함함 -
    를 포함하되,
    상기 물리 계층 로직은
    부분 폭 상태로 진입하기 위한 요청을 다른 디바이스에 송신하고 - 상기 요청은 주기적 제어 윈도우(periodic control window) 동안 링크를 통해 송신되고, 상기 주기적 제어 윈도우에서는 물리 계층 제어 정보가 제 1 디바이스로 통신될 동안에 링크 계층 플릿이 연기되며, 상기 링크는 복수의 레인을 포함하고, 상기 링크의 복수의 레인의 서브세트는 상기 부분 폭 상태 동안 사용되고, 상기 복수의 레인 중 상기 서브세트 외부의 레인은 상기 부분 폭 상태 동안 유휴 상태(idle state)로 천이됨 - ,
    상기 복수의 레인 외부의 레인을 엇갈린 방식으로 상기 유휴 상태로 천이하고,
    상기 부분 폭 상태 동안 상기 레인의 서브세트를 통해 링크 계층 플릿을 상기 제 1 디바이스로 송신하는
    장치.
  19. 제 18 항에 있어서,
    상기 부분 폭 상태로 진입하기 위한 요청은 수퍼시퀀스를 포함하고, 상기 수퍼시퀀스는 반복 패턴을 포함하는
    장치.
  20. 제 19 항에 있어서,
    상기 반복 패턴은 EIEOS 및 복수의 트레이닝 시퀀스를 포함하는
    장치.
  21. 제 20 항에 있어서,
    상기 복수의 트레이닝 시퀀스는 상기 반복 패턴에서 송신된 사전 지정된 수의 고속 트레이닝 시퀀스를 포함하는
    장치.
  22. 제 1 디바이스와,
    링크를 이용하여 상기 제 1 디바이스와 연결되고 물리 계층 로직을 포함하는 제 2 디바이스
    를 포함하되,
    상기 물리 계층 로직은,
    부분 폭 상태로 진입하기 위한 요청을 상기 제 1 디바이스에 송신하고 - 상기 요청은 시한 상태(timed state)를 포함하는 제어 링크 상태 동안 링크를 통해 송신되고, 상기 시한 상태에서는 물리 계층 정보가 상기 제 1 디바이스로 통신될 동안에 링크 계층 플릿이 연기되며, 상기 링크는 복수의 레인을 포함하고, 상기 링크의 복수의 레인의 서브세트는 상기 부분 폭 상태 동안 사용되고, 상기 복수의 레인 중 상기 서브세트 외부의 레인은 상기 부분 폭 상태 동안 유휴 상태로 천이됨 - ,
    상기 복수의 레인 외부의 레인을 엇갈리게 상기 유휴 상태로 천이시키고,
    상기 부분 폭 상태 동안 상기 레인의 서브세트를 통해 링크 계층 플릿을 상기 제 1 디바이스로 송신하는
    시스템.
  23. 제 22 항에 있어서,
    상기 제 1 디바이스 및 상기 제 2 디바이스 중 적어도 하나는 프로세서 노드를 포함하는
    시스템.
  24. 제 22 항에 있어서,
    상기 제 1 디바이스 및 상기 제 2 디바이스 중 적어도 하나는 가속기를 포함하는
    시스템.
  25. 제 22 항에 있어서,
    상기 제 1 디바이스 및 상기 제 2 디바이스 중 적어도 하나는 노드 제어기를 포함하는
    시스템.
  26. 제 22 항에 있어서,
    상기 제 1 디바이스는 물리 계층 로직을 포함하고,
    상기 물리 계층 로직은,
    부분 폭 상태로 진입하기 위한 요청을 상기 제 2 디바이스로부터 수신하고,
    상기 복수의 레인 외부의 레인을 엇갈리게 상기 유휴 상태로 천이시키는 것에 참여하며,
    상기 부분 폭 상태 동안 상기 레인의 서브세트를 통해 상기 제 2 디바이스로부터 상기 링크 계층 플릿을 수신하는
    시스템.
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Families Citing this family (204)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013105967A1 (en) * 2012-01-13 2013-07-18 Intel Corporation Efficient peer-to-peer communication support in soc fabrics
US8943255B2 (en) * 2012-05-29 2015-01-27 Lsi Corporation Methods and structure for accounting for connection resets between peripheral component interconnect express bridges and host devices
US9355058B2 (en) 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
US9280507B2 (en) 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
US9479196B2 (en) 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
WO2014065879A1 (en) 2012-10-22 2014-05-01 Venkatraman Iyer High performance interconnect physical layer
US9367474B2 (en) * 2013-06-12 2016-06-14 Apple Inc. Translating cache hints
US20150006962A1 (en) * 2013-06-27 2015-01-01 Robert C. Swanson Memory dump without error containment loss
CN104579605B (zh) * 2013-10-23 2018-04-10 华为技术有限公司 一种数据传输方法及装置
US9325449B2 (en) 2013-12-06 2016-04-26 Intel Corporation Lane error detection and lane removal mechanism to reduce the probability of data corruption
US9397792B2 (en) 2013-12-06 2016-07-19 Intel Corporation Efficient link layer retry protocol utilizing implicit acknowledgements
US9306863B2 (en) * 2013-12-06 2016-04-05 Intel Corporation Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets
JP6221717B2 (ja) * 2013-12-12 2017-11-01 富士通株式会社 ストレージ装置、ストレージシステム及びデータ管理プログラム
KR101874726B1 (ko) 2013-12-26 2018-07-04 인텔 코포레이션 Pci 익스프레스 강화
JP6461959B2 (ja) * 2013-12-26 2019-01-30 インテル コーポレイション マルチチップパッケージリンク
US9594719B2 (en) 2014-02-03 2017-03-14 Valens Semiconductor Ltd. Seamless addition of high bandwidth lanes
US9628382B2 (en) 2014-02-05 2017-04-18 Intel Corporation Reliable transport of ethernet packet data with wire-speed and packet data rate match
CN105095147B (zh) * 2014-05-21 2018-03-13 华为技术有限公司 片上网络的Flit传输方法及装置
RU2608881C2 (ru) 2014-05-28 2017-01-25 Общество С Ограниченной Ответственностью "Яндекс" Способ и система для управления турборежимом
US9747048B2 (en) 2014-06-02 2017-08-29 Micron Technology, Inc. Systems and methods for packing data in a scalable memory system protocol
US9619214B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Compiler optimizations for vector instructions
US9571465B1 (en) 2014-09-18 2017-02-14 Amazon Technologies, Inc. Security verification by message interception and modification
US9904645B2 (en) * 2014-10-31 2018-02-27 Texas Instruments Incorporated Multicore bus architecture with non-blocking high performance transaction credit system
US9665505B2 (en) 2014-11-14 2017-05-30 Cavium, Inc. Managing buffered communication between sockets
US10082538B2 (en) 2014-11-14 2018-09-25 Cavium, Inc. Testbench builder, system, device and method
US9870328B2 (en) * 2014-11-14 2018-01-16 Cavium, Inc. Managing buffered communication between cores
US20160173398A1 (en) 2014-12-12 2016-06-16 Intel Corporation Method, Apparatus And System For Encoding Command Information In a Packet-Based Network
US9921768B2 (en) * 2014-12-18 2018-03-20 Intel Corporation Low power entry in a shared memory link
US9444551B2 (en) * 2014-12-19 2016-09-13 Intel Corporation High performance optical repeater
US9632862B2 (en) 2014-12-20 2017-04-25 Intel Corporation Error handling in transactional buffered memory
US9740646B2 (en) * 2014-12-20 2017-08-22 Intel Corporation Early identification in transactional buffered memory
US10025746B2 (en) * 2014-12-20 2018-07-17 Intel Corporation High performance interconnect
US9785556B2 (en) * 2014-12-23 2017-10-10 Intel Corporation Cross-die interface snoop or global observation message ordering
US20160188519A1 (en) * 2014-12-27 2016-06-30 Intel Corporation Method, apparatus, system for embedded stream lanes in a high-performance interconnect
CN104536929A (zh) * 2015-01-14 2015-04-22 浪潮(北京)电子信息产业有限公司 一种物理层初始化方法及客户端
US9998434B2 (en) * 2015-01-26 2018-06-12 Listat Ltd. Secure dynamic communication network and protocol
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link
US20160285624A1 (en) * 2015-03-26 2016-09-29 Intel Corporation Pseudorandom bit sequences in an interconnect
US9639276B2 (en) * 2015-03-27 2017-05-02 Intel Corporation Implied directory state updates
US9619396B2 (en) * 2015-03-27 2017-04-11 Intel Corporation Two level memory full line writes
US10282315B2 (en) 2015-03-27 2019-05-07 Cavium, Llc Software assisted hardware configuration for software defined network system-on-chip
US9720838B2 (en) 2015-03-27 2017-08-01 Intel Corporation Shared buffered memory routing
US9760515B2 (en) 2015-04-06 2017-09-12 Qualcomm Incorporated Shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY)
US10417128B2 (en) 2015-05-06 2019-09-17 Oracle International Corporation Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches
US20160353357A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Methods and systems for multiplexed communication in dense wireless environments
WO2016197345A1 (zh) * 2015-06-10 2016-12-15 华为技术有限公司 一种信号传输方法、控制器和信号传输系统
US9697145B2 (en) * 2015-06-12 2017-07-04 Apple Inc. Memory interface system
US20160371222A1 (en) * 2015-06-22 2016-12-22 Qualcomm Incorporated COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER
US10089275B2 (en) 2015-06-22 2018-10-02 Qualcomm Incorporated Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system
KR102485999B1 (ko) * 2015-07-01 2023-01-06 삼성전자주식회사 마스터-사이드 필터를 포함하는 캐시 코히런트 시스템과 이를 포함하는 데이터 처리 시스템
US9692589B2 (en) 2015-07-17 2017-06-27 Intel Corporation Redriver link testing
EP3329381B1 (en) * 2015-07-30 2020-02-26 Valens Semiconductor Ltd. Seamless addition of high bandwidth lanes
JP6674085B2 (ja) * 2015-08-12 2020-04-01 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9990291B2 (en) * 2015-09-24 2018-06-05 Qualcomm Incorporated Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols
US20200244397A1 (en) * 2015-09-26 2020-07-30 Intel Corporation Stream identifier lane protection
US9720439B2 (en) 2015-09-26 2017-08-01 Intel Corporation Methods, apparatuses, and systems for deskewing link splits
CN107925507B (zh) * 2015-09-26 2021-05-11 英特尔公司 多芯片封装链路错误检测
WO2017052663A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Valid lane training
WO2017052665A1 (en) * 2015-09-26 2017-03-30 Intel Corporation In-band margin probing on an operational interconnect
GB2543745B (en) * 2015-10-15 2018-07-04 Advanced Risc Mach Ltd An apparatus and method for operating a virtually indexed physically tagged cache
US10198384B2 (en) 2016-03-01 2019-02-05 Qorvo Us, Inc. One wire bus to RFFE translation system
US10128964B2 (en) 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US9779028B1 (en) 2016-04-01 2017-10-03 Cavium, Inc. Managing translation invalidation
CN105933286B (zh) * 2016-04-05 2019-08-02 浪潮电子信息产业股份有限公司 一种验证协议的方法及装置
RU2643620C2 (ru) * 2016-05-11 2018-02-02 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") Способ планирования задач предобработки данных Интернета Вещей для систем анализа
US10713202B2 (en) * 2016-05-25 2020-07-14 Samsung Electronics Co., Ltd. Quality of service (QOS)-aware input/output (IO) management for peripheral component interconnect express (PCIE) storage system with reconfigurable multi-ports
US10503641B2 (en) * 2016-05-31 2019-12-10 Advanced Micro Devices, Inc. Cache coherence for processing in memory
US11144691B2 (en) * 2016-06-02 2021-10-12 Siemens Industry Software Inc. Virtual Ethernet mutable port group transactor
TWI613547B (zh) * 2016-06-16 2018-02-01 新漢股份有限公司 具有pci-e增強器的電腦系統，及其pci-e增強器的設定方法
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US10484361B2 (en) * 2016-06-30 2019-11-19 Intel Corporation Systems, methods, and apparatuses for implementing a virtual device observation and debug network for high speed serial IOS
US10303605B2 (en) * 2016-07-20 2019-05-28 Intel Corporation Increasing invalid to modified protocol occurrences in a computing system
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10379904B2 (en) * 2016-08-31 2019-08-13 Intel Corporation Controlling a performance state of a processor using a combination of package and thread hint information
RU2016137176A (ru) * 2016-09-16 2018-03-19 Оракл Интернэйшнл Корпорейшн Связывание преобразованного исходного кода с первоначальным исходным кодом с помощью метаданных
US10255181B2 (en) * 2016-09-19 2019-04-09 Qualcomm Incorporated Dynamic input/output coherency
US10936045B2 (en) 2016-09-26 2021-03-02 Hewlett-Packard Development Company, L.P. Update memory management information to boot an electronic device from a reduced power mode
US10846258B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Voltage modulated control lane
US10152446B2 (en) * 2016-10-01 2018-12-11 Intel Corporation Link-physical layer interface adapter
CN108121842B (zh) * 2016-11-30 2021-04-27 深圳市中兴微电子技术有限公司 多处理器系统芯片的低功耗工作方式的验证方法和装置
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和系统
CN108170370B (zh) 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
TWI610179B (zh) 2016-12-07 2018-01-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
TWI633777B (zh) * 2016-12-13 2018-08-21 威盛電子股份有限公司 傳輸介面晶片以及其測試方法
KR20180071598A (ko) 2016-12-20 2018-06-28 주식회사 포스코 중장비 위치 추적 시스템
KR101946135B1 (ko) * 2017-01-11 2019-02-08 울산과학기술원 비휘발성 메모리를 이용하는 데이터베이스 관리 시스템 및 방법
US11159636B2 (en) * 2017-02-08 2021-10-26 Arm Limited Forwarding responses to snoop requests
US11182315B2 (en) * 2017-02-10 2021-11-23 Intel Corporation Apparatuses, methods, and systems for hardware control of processor performance levels
US10572434B2 (en) 2017-02-27 2020-02-25 International Business Machines Corporation Intelligent certificate discovery in physical and virtualized networks
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
CN107491407B (zh) * 2017-07-03 2019-07-12 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输系统
US11030126B2 (en) * 2017-07-14 2021-06-08 Intel Corporation Techniques for managing access to hardware accelerator memory
US11249808B2 (en) * 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
CN107678854A (zh) * 2017-08-31 2018-02-09 郑州云海信息技术有限公司 一种解决计算机缓存一致性冲突的方法
US10474611B2 (en) 2017-09-19 2019-11-12 International Business Machines Corporation Aligning received bad data indicators (BDIS) with received data on a cross-chip link
CN107589698B (zh) * 2017-09-20 2021-05-25 友达光电股份有限公司 应用于物联网中的感测装置及控制方法
US20190095273A1 (en) * 2017-09-27 2019-03-28 Qualcomm Incorporated Parity bits location on i3c multilane bus
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
WO2019100238A1 (zh) * 2017-11-22 2019-05-31 深圳市大疆创新科技有限公司 一种断链恢复的方法及飞行器
CN107894963B (zh) * 2017-11-27 2021-07-27 上海兆芯集成电路有限公司 用于系统单芯片的通信控制器与通信方法
US10466911B2 (en) * 2017-12-18 2019-11-05 Western Digital Technologies, Inc. Method using logical based addressing for latency reduction
US10853212B2 (en) * 2018-01-08 2020-12-01 Intel Corporation Cross-talk generation in a multi-lane link during lane testing
WO2019140049A1 (en) 2018-01-10 2019-07-18 Lumeova, Inc. Method, devices and system for wireless communication channels fso
US20190227971A1 (en) * 2018-01-23 2019-07-25 Qualcomm Incorporated Architecture for consolidating multiple sources of low-bandwidth data over a serial bus
US20190294777A1 (en) * 2018-03-26 2019-09-26 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Systems and methods for managing access to host computing devices by external devices
US10534881B2 (en) * 2018-04-10 2020-01-14 Advanced Micro Devices, Inc. Method of debugging a processor
US20190042455A1 (en) * 2018-05-04 2019-02-07 Intel Corporation Globally addressable memory for devices linked to hosts
CN108563510B (zh) * 2018-05-04 2021-07-13 湖南大学 面向e级计算的体系结构感知优化方法
US20190356412A1 (en) * 2018-05-16 2019-11-21 Qualcomm Incorporated Fast termination of multilane double data rate transactions
CN108762747B (zh) * 2018-05-30 2022-02-18 郑州云海信息技术有限公司 数据处理方法以及计算机设备
WO2019237130A1 (en) * 2018-06-04 2019-12-12 Lightfleet Corporation Routing and control protocol for high-performance interconnect fabrics
CN110609866B (zh) * 2018-06-15 2023-08-11 伊姆西Ip控股有限责任公司 用于协商事务的方法、设备和计算机程序产品
US10693589B2 (en) * 2018-06-18 2020-06-23 Huawei Technologies Co., Ltd. Serdes with jitter injection self stress mechanism
US11301160B2 (en) * 2018-06-20 2022-04-12 Genesys Telecommunications Laboratories, Inc. System and method for a replication protocol in a real-time statistical engine
CN109144943A (zh) * 2018-06-26 2019-01-04 深圳市安信智控科技有限公司 基于高速串行通道互连的计算芯片与存储器芯片组合系统
GB2575294B8 (en) * 2018-07-04 2022-07-20 Graphcore Ltd Host Proxy On Gateway
US10841355B2 (en) * 2018-07-13 2020-11-17 Apple Inc. Methods and apparatus for streaming media conversion with reduced buffering memories
US10541841B1 (en) * 2018-09-13 2020-01-21 Advanced Micro Devices, Inc. Hardware transmit equalization for high speed
CN109558122B (zh) * 2018-11-29 2022-08-19 湖南国科微电子股份有限公司 一种提升物理层兼容性的系统与方法
US10761939B1 (en) * 2018-12-13 2020-09-01 Amazon Technologies, Inc. Powering-down or rebooting a device in a system fabric
TWI706257B (zh) * 2018-12-13 2020-10-01 新唐科技股份有限公司 匯流排系統
US10771189B2 (en) * 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
KR102165860B1 (ko) * 2018-12-31 2020-10-14 성균관대학교산학협력단 슬로티드 페이지의 더블 헤더 로깅 방법 및 데이터베이스 장치
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11099991B2 (en) 2019-01-24 2021-08-24 Vmware, Inc. Programming interfaces for accurate dirty data tracking
US11068400B2 (en) * 2019-01-24 2021-07-20 Vmware, Inc. Failure-atomic logging for persistent memory systems with cache-coherent FPGAs
KR20210119422A (ko) 2019-01-31 2021-10-05 텍트로닉스 인코포레이티드 고속 입력/출력 마진 테스팅을 위한 시스템, 방법 및 디바이스
US11940483B2 (en) 2019-01-31 2024-03-26 Tektronix, Inc. Systems, methods and devices for high-speed input/output margin testing
US10713209B2 (en) 2019-02-08 2020-07-14 Intel Corporation Recalibration of PHY circuitry for the PCI Express (PIPE) interface based on using a message bus interface
US10802966B2 (en) * 2019-02-14 2020-10-13 International Business Machines Corporation Simultaneous, non-atomic request processing within an SMP environment broadcast scope for multiply-requested data elements using real-time parallelization
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11099905B2 (en) 2019-02-26 2021-08-24 International Business Machines Corporation Efficient remote resource allocation within an SMP broadcast scope maintaining fairness between operation types
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
WO2020180300A1 (en) * 2019-03-05 2020-09-10 Mentor Graphics Corporation Machine learning-based anomaly detections for embedded software applications
CN109947551B (zh) * 2019-03-19 2021-04-23 中南大学 一种多轮次任务分配方法、边缘计算系统及其存储介质
US11055221B2 (en) * 2019-03-22 2021-07-06 Samsung Electronics Co., Ltd. Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory
EP3723345A1 (en) * 2019-04-10 2020-10-14 ABB Schweiz AG Aggregating server and method for forwarding node data
US10698842B1 (en) * 2019-04-10 2020-06-30 Xilinx, Inc. Domain assist processor-peer for coherent acceleration
IT201900005822A1 (it) * 2019-04-15 2020-10-15 Phoenix Ict S R L S Adattore di periferiche general purpose per computer
US11119958B2 (en) 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
CN110138761B (zh) * 2019-05-09 2021-10-15 豪威触控与显示科技(深圳)有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
US11296994B2 (en) 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
JP7259537B2 (ja) * 2019-05-16 2023-04-18 オムロン株式会社 情報処理装置
US10802967B1 (en) * 2019-06-28 2020-10-13 Intel Corporation Partial write management in a multi-tiled compute engine
US11144469B2 (en) * 2019-07-02 2021-10-12 Microsoft Technology Licensing, Llc Per-tenant incremental outward distributed proactive caching
US11444829B2 (en) 2019-09-09 2022-09-13 Intel Corporation Link layer communication by multiple link layer encodings for computer buses
US11271860B1 (en) * 2019-11-15 2022-03-08 Xilinx, Inc. Compressed tag coherency messaging
US11967985B2 (en) * 2019-11-20 2024-04-23 Mitsubishi Electric Corporation Optical communication device and communication system
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
RU2738955C1 (ru) * 2019-11-27 2020-12-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Способ трёхкратного резервирования межсоединений
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
US11132321B2 (en) * 2020-02-26 2021-09-28 Quanta Computer Inc. Method and system for automatic bifurcation of PCIe in BIOS
WO2021174223A1 (en) * 2020-02-28 2021-09-02 Riera Michael F C2mpi: a hardware-agnostic message passing interface for heterogeneous computing systems
US11115176B1 (en) * 2020-03-04 2021-09-07 Qualcomm Incorporated System and method for adjusting clock-data timing in a multi-lane data communication link
US11126585B1 (en) 2020-03-09 2021-09-21 Western Digital Technologies, Inc. Data storage device with improved interface transmitter training
US11886312B2 (en) 2020-04-07 2024-01-30 Intel Corporation Characterizing error correlation based on error logging for computer buses
CN111400232B (zh) * 2020-04-10 2024-01-16 芯启源(上海)半导体科技有限公司 一种基于数据位宽展开的scramble与descramble硬件实现方法
US11288225B2 (en) 2020-04-14 2022-03-29 Western Digital Technologies, Inc. Adapting transmitter training behavior based upon assumed identity of training partner
US11309013B2 (en) 2020-04-29 2022-04-19 Samsung Electronics Co., Ltd. Memory device for reducing resources used for training
US11513981B2 (en) * 2020-04-29 2022-11-29 Dell Products L.P. PCIe link management without sideband signals
LU101767B1 (en) * 2020-05-05 2021-11-05 Microsoft Technology Licensing Llc Recording a memory value trace for use with a separate cache coherency protocol trace
US11586446B1 (en) * 2020-05-20 2023-02-21 Marvell Asia Pte Ltd System and methods for hardware-based PCIe link up based on post silicon characterization
US11263137B2 (en) * 2020-05-27 2022-03-01 Arm Limited Core-to-core cache stashing and target discovery
EP4158486A4 (en) * 2020-05-29 2024-07-10 Netlist Inc COMPUTER MEMORY EXPANSION DEVICE AND OPERATION METHOD
US20210013999A1 (en) * 2020-06-04 2021-01-14 Intel Corporation Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses
IL298759A (en) * 2020-06-05 2023-02-01 Schwaderer William David Methods and systems for encrypting shapeshifting data
KR102254337B1 (ko) * 2020-06-22 2021-05-21 한양대학교 산학협력단 Dc-밸런싱을 고려한 pam4 5b3q 코딩 방법 및 장치
US11360906B2 (en) * 2020-08-14 2022-06-14 Alibaba Group Holding Limited Inter-device processing system with cache coherency
US11580044B2 (en) * 2020-08-31 2023-02-14 Micron Technology, Inc. Network credit return mechanisms
US11588745B2 (en) 2020-08-31 2023-02-21 Micron Technology, Inc. Early credit return for credit-based flow control
US11362939B2 (en) 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
CN112134859B (zh) * 2020-09-09 2021-07-06 上海沈德医疗器械科技有限公司 一种基于arm架构的聚焦超声治疗设备控制方法
DE102021121105A1 (de) * 2020-09-28 2022-03-31 Samsung Electronics Co., Ltd. Intelligente ablagespeichervorrichtung
TWI783293B (zh) * 2020-11-09 2022-11-11 瑞昱半導體股份有限公司 訊號傳輸裝置識別方法與訊號處理系統
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
TWI809570B (zh) 2020-11-24 2023-07-21 美商泰克特洛尼克斯公司 用於高速輸入／輸出裕度測試的系統、方法和裝置
CN112579479B (zh) * 2020-12-07 2022-07-08 成都海光微电子技术有限公司 在维护缓存一致性时维护事务次序的处理器及其方法
US20220182098A1 (en) * 2020-12-09 2022-06-09 Texas Instruments Incorporated Low power digital modes for duty-cycled integrated transceivers
US11636037B2 (en) 2020-12-21 2023-04-25 Nxp Usa, Inc. Methods and apparatuses involving radar system data paths
CN112953556A (zh) * 2021-02-05 2021-06-11 南京大学 基于斐波那契数列的抗串扰互联的编解码器及编码方法
CN112631989A (zh) * 2021-03-08 2021-04-09 南京蓝洋智能科技有限公司 一种小芯片间、芯片间、小芯片与芯片间的数据传输方法
US11431649B1 (en) * 2021-03-26 2022-08-30 Arm Limited Interconnect resource allocation
CN113019479A (zh) * 2021-03-31 2021-06-25 中国人民解放军空军军医大学 一种用于模拟井下工作环境的试验箱
IT202100008723A1 (it) 2021-04-08 2022-10-08 Phoenix ICT Sistema per la gestione in sicurezza dei documenti digitali
KR102518317B1 (ko) 2021-04-13 2023-04-06 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
KR102668564B1 (ko) 2021-06-01 2024-05-24 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
US20220327074A1 (en) * 2021-04-13 2022-10-13 SK Hynix Inc. PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) SYSTEM AND METHOD OF OPERATING THE SAME
US11789658B2 (en) 2021-04-13 2023-10-17 SK Hynix Inc. Peripheral component interconnect express (PCIe) interface system and method of operating the same
TWI773395B (zh) * 2021-06-22 2022-08-01 慧榮科技股份有限公司 記憶體控制器與連結識別方法
CN113971143B (zh) * 2021-10-22 2023-12-05 展讯半导体(成都)有限公司 一种内存控制器、物联网芯片及电子设备
US11755494B2 (en) 2021-10-29 2023-09-12 Advanced Micro Devices, Inc. Cache line coherence state downgrade
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit
CN114510268B (zh) * 2021-12-24 2022-09-20 中国人民解放军战略支援部队航天工程大学 一种基于gpu实现下变频中单精度浮点数累积误差控制方法
US20220342840A1 (en) * 2021-12-30 2022-10-27 Intel Corporation Die-to-die interconnect
US20220327084A1 (en) * 2021-12-30 2022-10-13 Intel Corporation Die-to-die interconnect protocol layer
US11907132B2 (en) 2022-03-23 2024-02-20 International Business Machines Corporation Final cache directory state indication
US11726660B1 (en) * 2022-04-15 2023-08-15 Dell Products L.P. Techniques for flexible physical drive expansion using a loop back connection
WO2023205316A1 (en) * 2022-04-22 2023-10-26 Western Digital Technologies, Inc. Reducing link up time in pcie systems
CN114942814B (zh) * 2022-06-01 2023-07-11 咪咕视讯科技有限公司 页面组件的聚焦方法、系统、终端设备及介质
US11880686B2 (en) * 2022-06-16 2024-01-23 Ampere Computing Llc Devices transferring cache lines, including metadata on external links
CN115238619B (zh) * 2022-09-20 2023-06-27 北京数字光芯集成电路设计有限公司 数字芯片的子模块后仿真方法和系统
US11914473B1 (en) * 2022-10-20 2024-02-27 Micron Technology, Inc. Data recovery using ordered data requests

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383143A (en) 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
US20050226201A1 (en) 1999-05-28 2005-10-13 Afx Technology Group International, Inc. Node-to node messaging transceiver network with dynamec routing and configuring
US20060041715A1 (en) 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US20090198913A1 (en) 2006-01-11 2009-08-06 Batson Brannon J Two-Hop Source Snoop Based Messaging Protocol
US20090252326A1 (en) 2008-04-07 2009-10-08 Peter Buchmann Pseudo-random bit sequence (prbs) synchronization for interconnects with dual-tap scrambling devices
US20100005245A1 (en) 2008-07-07 2010-01-07 Beers Robert H Satisfying memory ordering requirements between partial writes and non-snoop accesses
US20100027473A1 (en) 2007-01-15 2010-02-04 Koninklijke Philips Electronics, N.V. Method of generating low peak-to-average power ratio (papr) binary preamble sequences for ofdm systems

Family Cites Families (264)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4191941A (en) 1978-04-03 1980-03-04 Rca Corporation Switch matrix for data transfers
US4716523A (en) 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator
US5537640A (en) * 1988-12-30 1996-07-16 Intel Corporation Asynchronous modular bus architecture with cache consistency
NZ232223A (en) * 1989-01-27 1993-03-26 British Telecomm Alternate burst communication for cordless phones re-established after channel failure
US4959833A (en) * 1989-03-08 1990-09-25 Ics Electronics Corporation Data transmission method and bus extender
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
WO1992006436A2 (en) * 1990-10-03 1992-04-16 Thinking Machines Corporation Parallel computer system
US5222062A (en) 1991-10-03 1993-06-22 Compaq Computer Corporation Expandable communication system with automatic data concentrator detection
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
EP0600626A1 (en) * 1992-11-13 1994-06-08 Cyrix Corporation Coherency for write-back cache in a system designed for write-through cache
US5325360A (en) * 1992-12-09 1994-06-28 National Semiconductor Corporation Controllable PCM state machine user interface
US5394555A (en) * 1992-12-23 1995-02-28 Bull Hn Information Systems Inc. Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory
US5432775A (en) 1993-12-03 1995-07-11 Advanced Micro Devices, Inc. Auto negotiation system for a communications network
US5551005A (en) * 1994-02-25 1996-08-27 Intel Corporation Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches
US5572703A (en) * 1994-03-01 1996-11-05 Intel Corporation Method and apparatus for snoop stretching using signals that convey snoop results
EP0706138A1 (en) * 1994-10-03 1996-04-10 International Business Machines Corporation Alternating data valid control signals for high performance data transfer
EP0707269A1 (en) * 1994-10-11 1996-04-17 International Business Machines Corporation Cache coherence network for a multiprocessor data processing system
EP0735480B1 (en) * 1995-03-31 2003-06-04 Sun Microsystems, Inc. Cache coherent computer system that minimizes invalidation and copyback operations
DE69616402T2 (de) * 1995-03-31 2002-07-18 Sun Microsystems Inc Schnelle Zweitor-Cachesteuerungsschaltung für Datenprozessoren in einem paketvermittelten cachekohärenten Multiprozessorsystem
US5898826A (en) * 1995-11-22 1999-04-27 Intel Corporation Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network
US5983326A (en) * 1996-07-01 1999-11-09 Sun Microsystems, Inc. Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode
CN1179043A (zh) * 1996-09-20 1998-04-15 摩托罗拉公司 Tdm/tdma系统中离散可变的时隙宽度
US5991819A (en) * 1996-12-03 1999-11-23 Intel Corporation Dual-ported memory controller which maintains cache coherency using a memory line status table
US6249520B1 (en) * 1997-10-24 2001-06-19 Compaq Computer Corporation High-performance non-blocking switch with multiple channel ordering constraints
US6052760A (en) * 1997-11-05 2000-04-18 Unisys Corporation Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks
US5987056A (en) * 1997-11-13 1999-11-16 Lsi Logic Corporation PN sequence hopping method and system
US6163608A (en) * 1998-01-09 2000-12-19 Ericsson Inc. Methods and apparatus for providing comfort noise in communications systems
US6141733A (en) * 1998-02-17 2000-10-31 International Business Machines Corporation Cache coherency protocol with independent implementation of optimized cache operations
US6334172B1 (en) * 1998-02-17 2001-12-25 International Business Machines Corporation Cache coherency protocol with tagged state for modified values
US6345339B1 (en) * 1998-02-17 2002-02-05 International Business Machines Corporation Pseudo precise I-cache inclusivity for vertical caches
US6631448B2 (en) * 1998-03-12 2003-10-07 Fujitsu Limited Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol
US7471075B2 (en) 1998-04-17 2008-12-30 Unique Technologies, Llc Multi-test Arc fault circuit interrupter tester
ES2194287T3 (es) * 1998-09-30 2003-11-16 Cit Alcatel Metodo y disposicion para transicion entre un estado de baja potencia y un estado de plena otencia en un sistema de comunicacion.
GB2342823B (en) * 1998-10-16 2000-11-29 Marconi Comm Ltd Communication system
US6526481B1 (en) * 1998-12-17 2003-02-25 Massachusetts Institute Of Technology Adaptive cache coherence protocols
US6393529B1 (en) * 1998-12-21 2002-05-21 Advanced Micro Devices, Inc. Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write
US6556634B1 (en) * 1999-02-10 2003-04-29 Ericsson, Inc. Maximum likelihood rake receiver for use in a code division, multiple access wireless communication system
US6185250B1 (en) * 1999-03-10 2001-02-06 Lucent Technologies Inc. Training of level learning modems
US6487621B1 (en) * 1999-08-17 2002-11-26 Compaq Information Technologies Group, L.P. Architecture, system and method for ensuring an ordered transaction on at least one of a plurality of multi-processor buses that experience a hit-to-modified snoop cycle
KR100566289B1 (ko) * 1999-09-03 2006-03-30 삼성전자주식회사 데이타 링크 맵을 이용한 브이5.2 계층 2의 비활성화 제어 방법 및 장치
US7010607B1 (en) * 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
US6754185B1 (en) * 1999-09-27 2004-06-22 Koninklijke Philips Electronics N.V. Multi link layer to single physical layer interface in a node of a data communication system
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6674720B1 (en) * 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6763034B1 (en) * 1999-10-01 2004-07-13 Stmicroelectronics, Ltd. Connection ports for interconnecting modules in an integrated circuit
US6320406B1 (en) 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
US6665832B1 (en) * 2000-03-31 2003-12-16 Qualcomm, Incorporated Slotted mode decoder state metric initialization
US6961347B1 (en) * 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
US6865231B1 (en) * 2000-06-20 2005-03-08 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated crossed differential pair correction
US7124252B1 (en) * 2000-08-21 2006-10-17 Intel Corporation Method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system
US6668335B1 (en) 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6892319B2 (en) * 2000-09-08 2005-05-10 Hewlett-Packard Development Company, L.P. Method for verifying abstract memory models of shared memory multiprocessors
US7327754B2 (en) 2000-09-28 2008-02-05 Teridian Semiconductor, Corp. Apparatus and method for freezing the states of a receiver during silent line state operation of a network device
US7596139B2 (en) * 2000-11-17 2009-09-29 Foundry Networks, Inc. Backplane interface adapter with error control and redundant fabric
US7236490B2 (en) * 2000-11-17 2007-06-26 Foundry Networks, Inc. Backplane interface adapter
EP1211837A1 (en) * 2000-12-04 2002-06-05 Telefonaktiebolaget Lm Ericsson Unequal error protection in a packet transmission system
EP1217613A1 (fr) * 2000-12-19 2002-06-26 Koninklijke Philips Electronics N.V. Reconstitution de trames manquantes ou mauvaises en téléphonie cellulaire
US6859864B2 (en) * 2000-12-29 2005-02-22 Intel Corporation Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line
US20020161975A1 (en) * 2001-02-23 2002-10-31 Zilavy Daniel V. Cache to cache copying of clean data
US7231500B2 (en) * 2001-03-22 2007-06-12 Sony Computer Entertainment Inc. External data interface in a computer architecture for broadband networks
US6987947B2 (en) 2001-10-30 2006-01-17 Unwired Technology Llc Multiple channel wireless communication system
US20030093632A1 (en) * 2001-11-12 2003-05-15 Intel Corporation Method and apparatus for sideband read return header in memory interconnect
US6941425B2 (en) * 2001-11-12 2005-09-06 Intel Corporation Method and apparatus for read launch optimizations in memory interconnect
US7227845B2 (en) * 2001-12-11 2007-06-05 Motorola, Inc. Method and apparatus for enabling a communication resource reset
US7117311B1 (en) * 2001-12-19 2006-10-03 Intel Corporation Hot plug cache coherent interface method and apparatus
US7030737B2 (en) 2002-03-01 2006-04-18 Hewlett-Packard Development Company, L.P. Apparatus, system, and method for indicating a level of network activity
US7200186B2 (en) 2002-03-14 2007-04-03 Intel Corporation Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link
US7334047B1 (en) * 2002-03-18 2008-02-19 Cisco Technology, Inc. Method and system for selective link state advertisement blocking over a data network area
US7653790B2 (en) * 2002-05-13 2010-01-26 Glasco David B Methods and apparatus for responding to a request cluster
US7020729B2 (en) * 2002-05-16 2006-03-28 Intel Corporation Protocol independent data transmission interface
US6973545B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. System with a directory based coherency protocol and split ownership and access right coherence mechanism
US20040028074A1 (en) * 2002-07-26 2004-02-12 Gary Huff Physical layer device with line state encoding
US7093172B2 (en) * 2002-08-07 2006-08-15 Broadcom Corporation System and method for determining on-chip bit error rate (BER) in a communication system
US8037224B2 (en) * 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7720135B2 (en) * 2002-11-07 2010-05-18 Intel Corporation System, method and device for autonegotiation
US7505486B2 (en) * 2002-11-19 2009-03-17 Hewlett-Packard Development Company, L.P. Degradable network data path transmission scheme
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US20040174570A1 (en) 2002-12-02 2004-09-09 Plunkett Richard Thomas Variable size dither matrix usage
US6892283B2 (en) * 2002-12-05 2005-05-10 International Business Machines Corporation High speed memory cloner with extended cache coherency protocols and responses
US7525989B2 (en) * 2002-12-16 2009-04-28 Intel Corporation System, method and device for time slot status messaging among SONET nodes
US6922756B2 (en) * 2002-12-19 2005-07-26 Intel Corporation Forward state for use in cache coherency in a multiprocessor system
US7047475B2 (en) * 2003-02-04 2006-05-16 Hewlett-Packard Development Company, L.P. CRC encoding scheme for conveying status information
US7535836B2 (en) * 2003-02-12 2009-05-19 Broadcom Corporation Method and system to provide word-level flow control using spare link bandwidth
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7136953B1 (en) 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US7792118B2 (en) * 2003-06-19 2010-09-07 Polytechnic University Switch module memory structure and per-destination queue flow control for use in a switch
US7577727B2 (en) * 2003-06-27 2009-08-18 Newisys, Inc. Dynamic multiple cluster system reconfiguration
US20050027876A1 (en) * 2003-07-29 2005-02-03 Toshitomo Umei Data transmission method, data transmission system, and data transmission apparatus
CN1320464C (zh) * 2003-10-23 2007-06-06 英特尔公司 用于维持共享高速缓存一致性的方法和设备
US7146284B2 (en) * 2003-11-07 2006-12-05 Texas Instruments Incorporated Method of testing phase lock loop status during a Serializer/Deserializer internal loopback built-in self-test
RU2341906C2 (ru) * 2003-11-12 2008-12-20 Квэлкомм Инкорпорейтед Интерфейс высокоскоростной передачи данных с улучшенным управлением соединением
US8090857B2 (en) * 2003-11-24 2012-01-03 Qualcomm Atheros, Inc. Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US8009563B2 (en) * 2003-12-19 2011-08-30 Broadcom Corporation Method and system for transmit scheduling for multi-layer network interface controller (NIC) operation
US7631118B2 (en) * 2003-12-31 2009-12-08 Intel Corporation Lane to lane deskewing via non-data symbol processing for a serial point to point link
JP4005974B2 (ja) * 2004-01-09 2007-11-14 株式会社東芝 通信装置、通信方法、および通信システム
US7856534B2 (en) * 2004-01-15 2010-12-21 Hewlett-Packard Development Company, L.P. Transaction references for requests in a multi-processor network
US8176259B2 (en) * 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
US7620696B2 (en) * 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US7177987B2 (en) * 2004-01-20 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for responses between different cache coherency protocols
US20050172091A1 (en) * 2004-01-29 2005-08-04 Rotithor Hemant G. Method and an apparatus for interleaving read data return in a packetized interconnect to memory
US20050240734A1 (en) * 2004-04-27 2005-10-27 Batson Brannon J Cache coherence protocol
US20050262250A1 (en) * 2004-04-27 2005-11-24 Batson Brannon J Messaging protocol
US7210000B2 (en) * 2004-04-27 2007-04-24 Intel Corporation Transmitting peer-to-peer transactions through a coherent interface
US7716409B2 (en) * 2004-04-27 2010-05-11 Intel Corporation Globally unique transaction identifiers
CN101902433B (zh) * 2004-04-30 2013-04-10 夏普株式会社 无线通信系统
US7219220B2 (en) * 2004-05-21 2007-05-15 Intel Corporation Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection
CN1700639A (zh) * 2004-05-21 2005-11-23 华为技术有限公司 导出和导入无线局域网鉴别与保密基础结构证书信息方法
US8046488B2 (en) * 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
US7957428B2 (en) * 2004-05-21 2011-06-07 Intel Corporation Methods and apparatuses to effect a variable-width link
US20060041696A1 (en) * 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect
US7313712B2 (en) * 2004-05-21 2007-12-25 Intel Corporation Link power saving state
US7467358B2 (en) * 2004-06-03 2008-12-16 Gwangju Institute Of Science And Technology Asynchronous switch based on butterfly fat-tree for network on chip application
US7295618B2 (en) * 2004-06-16 2007-11-13 International Business Machines Corporation Automatic adaptive equalization method and system for high-speed serial transmission link
US7436836B2 (en) * 2004-06-30 2008-10-14 Cisco Technology, Inc. Method and apparatus for detecting support for a protocol defining supplemental headers
US8161429B1 (en) * 2004-08-20 2012-04-17 Altera Corporation Methods and apparatus for initializing serial links
KR100579053B1 (ko) 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US20060047862A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Automatic hardware data link initialization
US9727468B2 (en) * 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US7191255B2 (en) * 2004-10-27 2007-03-13 Intel Corporation Transaction layer link down handling for PCI express
CN100384118C (zh) * 2004-11-03 2008-04-23 上海贝尔阿尔卡特股份有限公司 处理通用成帧规程帧的方法和装置
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7761719B2 (en) 2005-03-28 2010-07-20 Akros Silicon Inc. Ethernet module
EP1875681A1 (en) * 2005-04-13 2008-01-09 Koninklijke Philips Electronics N.V. Electronic device and method for flow control
US7613864B2 (en) * 2005-04-22 2009-11-03 Sun Microsystems, Inc. Device sharing
US7564904B2 (en) 2005-05-03 2009-07-21 Texas Instruments Incorporated Apparatus for and method of detection of powered devices over a network
US7539801B2 (en) * 2005-05-27 2009-05-26 Ati Technologies Ulc Computing device with flexibly configurable expansion slots, and method of operation
US7694060B2 (en) * 2005-06-17 2010-04-06 Intel Corporation Systems with variable link widths based on estimated activity levels
US7620694B2 (en) * 2005-09-27 2009-11-17 Intel Corporation Early issue of transaction ID
US7633877B2 (en) 2005-11-18 2009-12-15 Intel Corporation Method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link
US20070239922A1 (en) * 2005-12-09 2007-10-11 Horigan John W Technique for link reconfiguration
US7924708B2 (en) * 2005-12-13 2011-04-12 Intel Corporation Method and apparatus for flow control initialization
US7606981B2 (en) * 2005-12-19 2009-10-20 Intel Corporation System and method for reducing store latency
CN1996782B (zh) * 2005-12-26 2010-05-05 中兴通讯股份有限公司 一种空域自适应链路的天线选择指示方法
US7430628B2 (en) * 2006-01-10 2008-09-30 Kabushiki Kaisha Toshiba System and method for optimized allocation of shared processing resources
US7543115B1 (en) * 2006-01-11 2009-06-02 Intel Corporation Two-hop source snoop based cache coherence protocol
JP4572169B2 (ja) * 2006-01-26 2010-10-27 エヌイーシーコンピュータテクノ株式会社 マルチプロセッサシステム及びその動作方法
US9390015B2 (en) * 2006-03-16 2016-07-12 International Business Machines Corporation Method for performing cacheline polling utilizing a store and reserve instruction
US7783959B2 (en) * 2006-03-23 2010-08-24 Intel Corporation Apparatus and method for reduced power consumption communications over a physical interconnect
US7681093B2 (en) * 2006-03-31 2010-03-16 Intel Corporation Redundant acknowledgment in loopback entry
US7743129B2 (en) 2006-05-01 2010-06-22 International Business Machines Corporation Methods and arrangements to detect a failure in a communication network
US20070260615A1 (en) * 2006-05-08 2007-11-08 Eran Shen Media with Pluggable Codec
US7721050B2 (en) * 2006-06-30 2010-05-18 Intel Corporation Re-snoop for conflict resolution in a cache coherency protocol
US7506108B2 (en) * 2006-06-30 2009-03-17 Intel Corporation Requester-generated forward for late conflicts in a cache coherency protocol
US7536515B2 (en) * 2006-06-30 2009-05-19 Intel Corporation Repeated conflict acknowledgements in a cache coherency protocol
EP2052330A2 (en) * 2006-08-08 2009-04-29 Koninklijke Philips Electronics N.V. Electronic device and method for synchronizing a communication
US8059011B2 (en) * 2006-09-15 2011-11-15 Itron, Inc. Outage notification system
US7600080B1 (en) * 2006-09-22 2009-10-06 Intel Corporation Avoiding deadlocks in a multiprocessor system
GB2443465A (en) * 2006-11-06 2008-05-07 Fujitsu Ltd Communication systems
KR20090102789A (ko) * 2006-12-06 2009-09-30 퓨전 멀티시스템즈, 인크.(디비에이 퓨전-아이오) 프로그레시브 ｒａｉｄ를 이용한 데이터 저장 장치, 시스템 및 방법
DE102007007136B3 (de) 2007-02-09 2008-08-28 Siemens Ag Radelektronik und Verfahren zum Betreiben einer Radelektronik
US8428175B2 (en) * 2007-03-09 2013-04-23 Qualcomm Incorporated Quadrature modulation rotating training sequence
US7978635B2 (en) 2007-03-21 2011-07-12 Qualcomm Incorporated H-ARQ acknowledgment detection validation by re-decoding
DE602007001576D1 (de) * 2007-03-22 2009-08-27 Research In Motion Ltd Vorrichtung und Verfahren zur verbesserten Maskierung von Rahmenverlusten
KR101188001B1 (ko) * 2007-05-08 2012-10-05 인터디지탈 테크날러지 코포레이션 피기백 긍정 ａｃｋ/부정 ａｃｋ 필드 표시자 및 폴링 표시자를 제공하기 위한 방법 및 장치
US7827357B2 (en) * 2007-07-31 2010-11-02 Intel Corporation Providing an inclusive shared cache among multiple core-cache clusters
US7899111B2 (en) 2007-08-07 2011-03-01 Intel Corporation Link interface technique including data indicator symbols
CA2632031A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
US20090125363A1 (en) * 2007-10-22 2009-05-14 Nokia Siemens Networks Oy Method, apparatus and computer program for employing a frame structure in wireless communication
EP2063581A1 (en) * 2007-11-20 2009-05-27 STMicroelectronics (Grenoble) SAS Transferring a stream of data between first and second electronic devices via a network on-chip
US8392663B2 (en) * 2007-12-12 2013-03-05 Mips Technologies, Inc. Coherent instruction cache utilizing cache-op execution resources
US8179901B2 (en) * 2008-02-11 2012-05-15 Vitesse Semiconductor Corporation System and method for squelching a recovered clock in an ethernet network
CN101960677A (zh) 2008-02-29 2011-01-26 惠普开发有限公司 用于电子装置的模块系统和可缩回组件
DE102008012979A1 (de) * 2008-03-06 2009-09-10 Gip Ag Verfahren und Programm zum Bereitstellen von Datenkohärenz in Netzwerken
JP5108975B2 (ja) * 2008-04-28 2012-12-26 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 仮想割り込みモードインターフェース及び割り込みモードを仮想化するための方法
US8762652B2 (en) * 2008-04-30 2014-06-24 Freescale Semiconductor, Inc. Cache coherency protocol in a data processing system
CN101599811B (zh) * 2008-06-02 2011-04-06 华为技术有限公司 一种数据处理装置,通信设备以及数据处理方法
US7769048B2 (en) * 2008-06-25 2010-08-03 Intel Corporation Link and lane level packetization scheme of encoding in serial links
US8201069B2 (en) * 2008-07-01 2012-06-12 International Business Machines Corporation Cyclical redundancy code for use in a high-speed serial link
US8250311B2 (en) * 2008-07-07 2012-08-21 Intel Corporation Satisfying memory ordering requirements between partial reads and non-snoop accesses
CN101325461B (zh) * 2008-07-25 2011-04-27 浙江大学 基于无速率码的认知无线电通信链路的建立和维护方法
KR101493921B1 (ko) * 2008-09-08 2015-02-16 삼성전자주식회사 이동/핸드헬드 신호 수신을 위해 설계된 디지탈 텔레비전 수신기의 서브-채널 획득
US8917209B2 (en) * 2009-09-10 2014-12-23 Nextnav, Llc Coding in a wide area positioning system (WAPS)
KR101774202B1 (ko) * 2008-09-10 2017-09-01 넥스트나브, 엘엘씨 지상 비컨 네트워크 및 이를 이용한 위치 결정 신호 생성 및 송신 방법
US8265071B2 (en) * 2008-09-11 2012-09-11 Juniper Networks, Inc. Methods and apparatus related to a flexible data center security architecture
CN101430664B (zh) * 2008-09-12 2010-07-28 中国科学院计算技术研究所 一种多处理器系统及Cache一致性消息传输方法
EP2173066B1 (en) 2008-10-01 2012-05-16 STMicroelectronics Srl Method of exchanging information in a Network-on-Chip communication network, corresponding Network-on-Chip communication network and computer program product
US8531943B2 (en) * 2008-10-29 2013-09-10 Adapteva Incorporated Mesh network
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
US8706479B2 (en) * 2008-11-14 2014-04-22 Broadcom Corporation Packet loss concealment for sub-band codecs
CN101437033B (zh) * 2008-12-16 2012-07-11 杭州华三通信技术有限公司 一种支持可变速率的方法和网络设备
US8401038B2 (en) * 2008-12-17 2013-03-19 Viasat, Inc. False lock detection for physical layer frame synchronization
US8799582B2 (en) * 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US8026726B2 (en) * 2009-01-23 2011-09-27 Silicon Image, Inc. Fault testing for interconnections
KR101598093B1 (ko) * 2009-02-02 2016-02-26 엘지전자 주식회사 송/수신 시스템 및 데이터 처리 방법
KR20100092353A (ko) * 2009-02-12 2010-08-20 엘지전자 주식회사 트래픽 암호화 키 관리방법 및 장치
WO2010096969A1 (zh) * 2009-02-27 2010-09-02 华为技术有限公司 无源光网络中发送上行传送帧的方法及设备
KR101133256B1 (ko) * 2009-02-27 2012-04-09 한국과학기술원 시그니처 정보를 이용한 물리계층에서의 타임스탬프 처리장치 및 그 방법
US20100228922A1 (en) 2009-03-09 2010-09-09 Deepak Limaye Method and system to perform background evictions of cache memory lines
US8401400B2 (en) * 2009-03-10 2013-03-19 Tyco Electronics Subsea Communications Llc Detection of data in signals with data pattern dependent signal distortion
CN101854331A (zh) * 2009-04-02 2010-10-06 天际微芯(北京)科技有限公司 训练序列结构及训练方法
US9690625B2 (en) * 2009-06-16 2017-06-27 Oracle America, Inc. System and method for out-of-order resource allocation and deallocation in a threaded machine
US8335911B2 (en) * 2009-05-21 2012-12-18 Oracle America, Inc. Dynamic allocation of resources in a threaded, heterogeneous processor
US8199759B2 (en) 2009-05-29 2012-06-12 Intel Corporation Method and apparatus for enabling ID based streams over PCI express
CN101561794B (zh) * 2009-06-05 2012-07-04 威盛电子股份有限公司 通用串行总线装置
US8239704B2 (en) * 2009-06-12 2012-08-07 Cray Inc. Global clock via embedded spanning tree
WO2010147264A1 (en) * 2009-06-16 2010-12-23 Lg Electronics Inc. Method of exchanging messages and transmitting and receiving devices
US8782347B2 (en) * 2009-06-26 2014-07-15 Intel Corporation Controllably exiting an unknown state of a cache coherency directory
US20100332877A1 (en) 2009-06-30 2010-12-30 Yarch Mark A Method and apparatus for reducing power consumption
US8831666B2 (en) * 2009-06-30 2014-09-09 Intel Corporation Link power savings with state retention
CN101695193A (zh) * 2009-09-27 2010-04-14 上海华为技术有限公司 一种下行数据发送和下行数据接收的方法和装置
US8327228B2 (en) * 2009-09-30 2012-12-04 Intel Corporation Home agent data and memory management
US8799586B2 (en) 2009-09-30 2014-08-05 Intel Corporation Memory mirroring and migration at home agent
US8819305B2 (en) * 2009-11-16 2014-08-26 Intel Corporation Directly providing data messages to a protocol layer
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US9100809B2 (en) * 2009-12-21 2015-08-04 Julia Olincy Olincy Automatic response option mobile system for responding to incoming texts or calls or both
US8301813B2 (en) * 2009-12-24 2012-10-30 Ati Technologies Ulc Method and device for disabling a higher version of a computer bus and interconnection protocol for interoperability with a device compliant to a lower version of the computer bus and interconnection protocol
US20120227045A1 (en) 2009-12-26 2012-09-06 Knauth Laura A Method, apparatus, and system for speculative execution event counter checkpointing and restoring
US8804960B2 (en) * 2010-02-22 2014-08-12 International Business Machines Corporation Implementing known scrambling relationship among multiple serial links
US8868846B2 (en) * 2010-03-19 2014-10-21 Netapp, Inc. Method and system for maintaining data coherency across a network
US8473567B2 (en) 2010-03-29 2013-06-25 Intel Corporation Generating a packet including multiple operation codes
US8514885B2 (en) * 2010-03-30 2013-08-20 International Business Machines Corporation Using variable length packets to embed extra network control information
US8539260B2 (en) * 2010-04-05 2013-09-17 Intel Corporation Method, apparatus, and system for enabling platform power states
CN101867401B (zh) * 2010-05-04 2013-11-20 西安交通大学 一种遮挡躲避的60GHz多天线系统及其信号处理方法
CN102238623B (zh) * 2010-05-06 2014-04-09 中兴通讯股份有限公司 加快无线链路控制窗口状态应答的方法及基站子系统
JP2011248814A (ja) * 2010-05-31 2011-12-08 Nec Corp ＰＣＩＥｘｐｒｅｓｓリンクエラー検出及び自動復旧機能を備えたデバイス
US9448938B2 (en) * 2010-06-09 2016-09-20 Micron Technology, Inc. Cache coherence protocol for persistent memories
CN101867452B (zh) 2010-06-10 2013-07-17 国网电力科学研究院 一种电力专用串行实时总线的通信方法
KR101323055B1 (ko) * 2010-06-17 2013-10-29 엘지디스플레이 주식회사 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치
CN102315917B (zh) * 2010-07-06 2014-12-17 瑞昱半导体股份有限公司 一种用于信号传输的省电方法及装置
CN102377608B (zh) * 2010-08-12 2014-07-09 盛科网络（苏州）有限公司 物理层故障模拟系统及方法
US8656115B2 (en) * 2010-08-20 2014-02-18 Intel Corporation Extending a cache coherency snoop broadcast protocol with directory information
WO2012038546A1 (en) * 2010-09-23 2012-03-29 St-Ericsson Sa Multi-lane data transmission de-skew
US8751714B2 (en) * 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
US9104793B2 (en) * 2010-09-24 2015-08-11 Intel Corporation Method and system of adapting communication links to link conditions on a platform
US9146610B2 (en) 2010-09-25 2015-09-29 Intel Corporation Throttling integrated link
US8805196B2 (en) * 2010-09-30 2014-08-12 Teradyne, Inc. Electro-optical communications link
JP5597104B2 (ja) * 2010-11-16 2014-10-01 キヤノン株式会社 データ転送装置及びその制御方法
CN102142987B (zh) * 2010-12-09 2014-01-08 浪潮(北京)电子信息产业有限公司 一种高速串行总线设备及其传输数据的方法
JP2012146041A (ja) * 2011-01-11 2012-08-02 Hitachi Ltd 計算機装置及び信号伝送方法
JP2012155650A (ja) * 2011-01-28 2012-08-16 Toshiba Corp ルータ及びメニーコアシステム
EP2482196B1 (en) * 2011-01-31 2016-06-29 Canon Kabushiki Kaisha Image processing apparatus, printing apparatus and controlling method in image processing apparatus
US8924672B2 (en) * 2011-02-08 2014-12-30 Infineon Technologies Ag Device with processing unit and information storage
US8756378B2 (en) * 2011-02-17 2014-06-17 Oracle International Corporation Broadcast protocol for a network of caches
US8824489B1 (en) * 2011-04-26 2014-09-02 Marvell International Ltd. Physical layer (PHY) devices for use in automotive and industrial applications
US9189424B2 (en) 2011-05-31 2015-11-17 Hewlett-Packard Development Company, L.P. External cache operation based on clean castout messages
US8868955B2 (en) 2011-07-01 2014-10-21 Intel Corporation Enhanced interconnect link width modulation for power savings
US8788890B2 (en) * 2011-08-05 2014-07-22 Apple Inc. Devices and methods for bit error rate monitoring of intra-panel data link
US8514889B2 (en) * 2011-08-26 2013-08-20 Sonics, Inc. Use of common data format to facilitate link width conversion in a router with flexible link widths
US9208110B2 (en) * 2011-11-29 2015-12-08 Intel Corporation Raw memory transaction support
WO2013085501A1 (en) * 2011-12-07 2013-06-13 Intel Corporation Multiple transaction data flow control unit for high-speed interconnect
CN103188059A (zh) 2011-12-28 2013-07-03 华为技术有限公司 快速通道互联系统中数据包重传方法、装置和系统
CN102571571A (zh) * 2011-12-28 2012-07-11 南京邮电大学 一种应用于时延容忍网络的多层次有效路由方法
CN102594745B (zh) * 2011-12-29 2015-02-04 东南大学 单载波频域均衡系统中的同步方法及其实现电路
US8892269B2 (en) 2012-03-30 2014-11-18 Intel Corporation Power down and quick start of thermal sensor
CN102685128B (zh) * 2012-05-09 2015-09-30 东南大学 一种基于状态机的协议构造方法
US10102170B2 (en) 2012-05-18 2018-10-16 Dell Products, Lp System and method for providing input/output functionality by an I/O complex switch
US8856573B2 (en) * 2012-06-27 2014-10-07 Intel Corporation Setting a number (N) of fast training sequences (FTS) automatically to an optimal value
US9280504B2 (en) 2012-08-24 2016-03-08 Intel Corporation Methods and apparatus for sharing a network interface controller
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US8935578B2 (en) 2012-09-29 2015-01-13 Intel Corporation Method and apparatus for optimizing power and latency on a link
US8996757B2 (en) * 2012-09-29 2015-03-31 Intel Corporation Method and apparatus to generate platform correctable TX-RX
US9003091B2 (en) 2012-10-18 2015-04-07 Hewlett-Packard Development Company, L.P. Flow control for a Serial Peripheral Interface bus
US9600431B2 (en) * 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
US9479196B2 (en) * 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
WO2014065879A1 (en) 2012-10-22 2014-05-01 Venkatraman Iyer High performance interconnect physical layer
US9280507B2 (en) * 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
BR112015017867A2 (pt) 2013-02-28 2018-12-18 Intel Corp aproveitamento de um mecanismo de enumeração e/ou configuração de um protocolo de interconexão para um protocolo de interconexão diferente
US9436244B2 (en) * 2013-03-15 2016-09-06 Intel Corporation Adaptive control loop protection for fast and robust recovery from low-power states in high speed serial I/O applications
JP6461959B2 (ja) * 2013-12-26 2019-01-30 インテル コーポレイション マルチチップパッケージリンク
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383143A (en) 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
US20050226201A1 (en) 1999-05-28 2005-10-13 Afx Technology Group International, Inc. Node-to node messaging transceiver network with dynamec routing and configuring
US20060041715A1 (en) 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US20090198913A1 (en) 2006-01-11 2009-08-06 Batson Brannon J Two-Hop Source Snoop Based Messaging Protocol
US20100027473A1 (en) 2007-01-15 2010-02-04 Koninklijke Philips Electronics, N.V. Method of generating low peak-to-average power ratio (papr) binary preamble sequences for ofdm systems
US20090252326A1 (en) 2008-04-07 2009-10-08 Peter Buchmann Pseudo-random bit sequence (prbs) synchronization for interconnects with dual-tap scrambling devices
US20100005245A1 (en) 2008-07-07 2010-01-07 Beers Robert H Satisfying memory ordering requirements between partial writes and non-snoop accesses

Also Published As

Publication number Publication date
KR20180018853A (ko) 2018-02-21
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DE112013005104T5 (de) 2015-07-02
US20170109315A1 (en) 2017-04-20
CN108132892A (zh) 2018-06-08
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CN106681938A (zh) 2017-05-17
CN108055214A (zh) 2018-05-18
KR101847943B1 (ko) 2018-04-11
KR101861312B1 (ko) 2018-05-28
CN104737142A (zh) 2015-06-24
US9892086B2 (en) 2018-02-13
RU2599971C2 (ru) 2016-10-20
DE112013004105T5 (de) 2015-04-30
CN104380269B (zh) 2018-01-30
KR20170007865A (ko) 2017-01-20
DE112013003723T5 (de) 2015-04-16
KR101754890B1 (ko) 2017-07-06
WO2014065880A1 (en) 2014-05-01
KR101700545B1 (ko) 2017-01-26
WO2014065882A1 (en) 2014-05-01
DE112013001360T5 (de) 2014-11-27
CN108055214B (zh) 2021-04-13
JP2016506548A (ja) 2016-03-03
US20190347226A1 (en) 2019-11-14
DE112013003723B4 (de) 2018-09-13
CN104335196A (zh) 2015-02-04
CN107968756B (zh) 2021-10-01
KR20150047552A (ko) 2015-05-04
KR101828756B1 (ko) 2018-02-12
JP6423040B2 (ja) 2018-11-14
CN104303166B (zh) 2018-01-09
CN104769570A (zh) 2015-07-08
KR20170005897A (ko) 2017-01-16
CN111737167B (zh) 2024-05-28
CN107968756A (zh) 2018-04-27
DE112013005090T5 (de) 2015-07-02
CN107015924B (zh) 2020-10-30
WO2014065878A1 (en) 2014-05-01
US10216661B2 (en) 2019-02-26
KR101861452B1 (ko) 2018-05-25
DE112013005093T5 (de) 2015-10-22
KR101598746B1 (ko) 2016-02-29
DE112013002090T5 (de) 2015-01-15
KR101815180B1 (ko) 2018-01-04
CN104536933A (zh) 2015-04-22
JP2017188909A (ja) 2017-10-12
DE112013004094T5 (de) 2015-07-23
US10204064B2 (en) 2019-02-12
KR101772037B1 (ko) 2017-08-28
US20190391939A1 (en) 2019-12-26
CN104969206A (zh) 2015-10-07
KR20180049192A (ko) 2018-05-10
CN107045479A (zh) 2017-08-15
KR20150047550A (ko) 2015-05-04
WO2014065873A1 (en) 2014-05-01
US20240012772A1 (en) 2024-01-11
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KR101912074B1 (ko) 2018-10-25
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US20140112339A1 (en) 2014-04-24
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KR20150003363A (ko) 2015-01-08
CN104335196B (zh) 2017-10-13
CN104769570B (zh) 2018-05-15
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US20220114122A1 (en) 2022-04-14
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US20180203811A1 (en) 2018-07-19
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KR101599852B1 (ko) 2016-03-07
WO2014065877A1 (en) 2014-05-01
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US9753885B2 (en) 2017-09-05
CN106776364B (zh) 2020-07-17
CN106681938B (zh) 2020-08-18
US20150067207A1 (en) 2015-03-05
US20180095927A1 (en) 2018-04-05
CN104756097A (zh) 2015-07-01
CN104737147A (zh) 2015-06-24
CN106776364A (zh) 2017-05-31
CN104737142B (zh) 2018-03-23
KR101831550B1 (ko) 2018-02-22
KR20150059721A (ko) 2015-06-02
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CN104969207A (zh) 2015-10-07
US20140215437A1 (en) 2014-07-31
KR101686359B1 (ko) 2016-12-13
KR20140137398A (ko) 2014-12-02
CN104995614B (zh) 2018-04-06
CN104303166A (zh) 2015-01-21
CN104969206B (zh) 2017-12-26
US9418035B2 (en) 2016-08-16
KR101815173B1 (ko) 2018-01-30
DE112013005086T5 (de) 2015-09-03
EP3410304B1 (en) 2021-09-22
US20210117350A1 (en) 2021-04-22
KR101755005B1 (ko) 2017-07-06
CN107045479B (zh) 2020-09-01
DE112013002880T5 (de) 2015-03-05
KR20160150653A (ko) 2016-12-30
CN104995614A (zh) 2015-10-21
US10248591B2 (en) 2019-04-02
US20140201463A1 (en) 2014-07-17
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US20170097907A1 (en) 2017-04-06
US9916266B2 (en) 2018-03-13
US10380046B2 (en) 2019-08-13
US20150261711A1 (en) 2015-09-17
US20150081984A1 (en) 2015-03-19
CN108228495A (zh) 2018-06-29
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US20180143937A1 (en) 2018-05-24
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RU2579140C1 (ru) 2016-03-27
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DE112013001360B4 (de) 2023-03-23
US10909055B2 (en) 2021-02-02
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KR20150047551A (ko) 2015-05-04
CN104756097B (zh) 2018-05-15
JP6139689B2 (ja) 2017-05-31
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CN108228495B (zh) 2021-05-25
DE112013002069T5 (de) 2015-01-08
DE112013007752B3 (de) 2023-04-27
WO2014065875A1 (en) 2014-05-01
US11741030B2 (en) 2023-08-29
WO2014065879A1 (en) 2014-05-01
CN104536933B (zh) 2018-02-13
CN107102960B (zh) 2021-07-09
WO2014065876A9 (en) 2015-02-26
KR101642086B1 (ko) 2016-07-22
CN111737167A (zh) 2020-10-02
EP2909728A4 (en) 2016-06-22

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