CN104303166B - 高性能互连链路层 - Google Patents

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Abstract

识别事务数据，生成包括三个或多个时隙以及用作两个或多个时隙中的任一个的扩展的浮动字段的微片。在另一方案中，微片包括两个或多个时隙、有效载荷以及循环冗余校验(CRC)字段，所述CRC字段编码有基于有效载荷生成的16位CRC值。微片通过串行数据链路发送到装置以便至少部分地基于三个或多个时隙进行处理。

Description

高性能互连链路层
技术领域
本公开一般涉及计算机开发领域，更具体地涉及包括相互依存约束系统的协调的软件开发。
背景技术
半导体处理和逻辑设计的进步容许可存在于集成电路装置上的逻辑数量的增加。作为必然的结果，计算机系统配置已经从系统中的单个或多个集成电路演进到存在于单个集成电路上的多个核心、多个硬件线程以及多个逻辑处理器，以及集成在此类处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任意数量的核心、硬件线程、逻辑处理器、接口、存储器、控制器中心等。
由于在较小的封装中装配更大处理能力的能力更大，较小型的计算装置流行度增加。智能电话、平板式计算机、超薄笔记本以及其他用户设备已经成指数增长。然而，这些较小的装置不仅是在数据存储方面，而且在超过形状因数的复杂处理方面，都依赖于服务器。结果，高性能计算市场(即，服务器空间)的需求也已经增长。例如，在现代的服务器中，通常不仅存在具有多个核心的单个处理器，而且存在多个物理处理器(也称为多个套接字)，来提高计算能力。但是，随着处理能力连同计算系统中的装置数量的增长，套接字和其他装置之间的通信变得更加重要。
实际上，互连已经从主要处理电通信的更传统的多点分支总线成长为利于快速通信的全面发展的互连架构。不幸的是，作为未来处理器在甚至更高速率下消耗的需求，对应的需求放在现有的互连架构的能力上。
附图说明
图1示出了依照一个实施例的包括连接计算机系统中的I/O装置的串行点对点互连的系统的简化框图。
图2示出了依照一个实施例的分层协议栈的简化框图。
图3示出了串行点对点链路的实施例。
图4示出了可能的高性能互连(HPI)系统配置的实施例。
图5示出了与HPI相关联的分层协议栈的实施例。
图6示出了示例的多时隙微片的表示。
图7示出了在示例的八通道数据链路上发送的示例微片的表示。
图8示出了在示例的八通道数据链路上发送的示例微片的表示。
图9示出了在示例的十二通道数据链路上发送的示例微片的表示。
图10示出了示例的多时隙微片的示例性浮动有效载荷字段的使用的表示。
图11示出了示例性计算系统的框的实施例。
在各图中相似的附图标记和标号指示相似的元件。
具体实施方式
在下面的说明中，阐述了多个具体的细节，诸如具体类型的处理器和系统配置、具体的硬件结构、具体的架构和微架构细节、具体的寄存器配置、具体的指令类型、具体的系统部件、具体的处理器管线级、具体的互连层、具体的分组/事务配置、具体的事务名称、具体的协议交换、具体的链路宽度、具体的实现和操作等的示例，从而提供对本发明的全面理解。然而，对本领域技术人员而言显而易见的是，不一定需要采用这些具体的细节来实践本公开的主旨。在其他实例中，避免了对已知部件或方法的非常详细的描述，诸如具体的和可替代的处理器架构、用于所描述的算法的具体的逻辑电路/代码、具体的固件代码、低级互连操作、具体的逻辑配置、具体的制造技术和材料、具体的编译器实现、具体的算法的代码表示、具体的掉电和选通技术/逻辑以及计算机系统的其他的具体操作细节，从而避免对本公开造成不必要的混淆。
虽然参照在诸如计算平台或微处理器的具体集成电路中的能量节约、能量效率、处理效率等描述了下面的实施例，但其他实施例可应用于其他类型的集成电路和逻辑器件。本文所描述的实施例的类似技术和教导可应用于同样可受益于此类特征的其他类型的电路或半导体装置。例如，公开的实施例不限于服务器计算机系统、台式计算机系统、膝上型计算机、超级本TM，而是还可用于其他装置，诸如手持式装置、智能电话、平板式计算机、其他薄的笔记本、片上系统(SOC)装置以及嵌入式应用。手持式装置的一些示例包括蜂窝电话、因特网协议装置、数字摄像机、个人数字助理(PDA)和手持式PC。此处，用于高性能互连的类似技术可用于提高低功率互连中的性能(或者甚至是节电)。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机、或能够实施下面教导的功能和操作的任何其他系统。而且，本文所描述的设备、方法和系统不限于物理计算装置，而是还可以涉及用于能量节约和效率的软件优化。从下面的说明书中可易于理解，本文所描述的方法、设备和系统的实施例(无论是否涉及硬件、固件、软件或其组合)可以视为对与性能考虑平衡的“绿色技术”未来至关重要。
随着计算系统发展，其中的部件变得更加复杂。用于耦合部件以及在部件之间通信的互连架构的复杂度也已经增加以确保对于最佳部件操作满足带宽需求。此外，不同的细分市场需要不同方案的互连架构以适应相应的市场。例如，服务器要求较高的性能，而移动生态系统有时能够牺牲总体性能以实现功率节约。然而，大多数结构的唯一目的是以最大的功率节约来提供可能的最高性能。此外，各种不同的互连能够潜在受益于本文所描述的主题。例如，外围设备互连(PCI)快速(PCIe)互连结构架构和快速路径互连(QPI)结构架构等能够潜在地根据本文所描述的其他示例中的一个或多个原理而得以改进。
图1示出了图示说明由将一组部件互连的点对点链路构成的结构的一个实施例。系统100包括处理器105以及与控制器中心115耦合的系统存储器110。处理器105可以包括任何处理元件，诸如微处理器、主机处理器、嵌入式处理器、协同处理器或其他处理器。处理器105通过前端总线(FSB)106与控制器中心115耦合。在一个实施例中，FSB 106是如下所描述的串行点对点互连。在另一实施例中，链路106包括遵守不同互连标准的串行、差分互连架构。
系统存储器110包括任意存储器设备，诸如随机存取存储器(RAM)、非易失性(NV)存储器、或其他可由系统100中的装置访问的存储器。系统存储器110通过存储器接口116与控制器中心115耦合。存储器接口的示例包括双数据速率(DDR)存储器接口、双信道DDR存储器接口、以及动态RAM(DRAM)存储器接口。
在一个实施例中，诸如在PCIe互连层级中，控制器中心115可以包括根中心、根联合体或根控制器。控制器中心115的示例包括芯片组、存储器控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥和根控制器/中心。通常，术语芯片组是指两个物理上分离的控制器中心，例如，存储器控制器中心(MCH)与互连控制器中心(ICH)耦合。注意，当前系统通常包括与处理器105集成的MCH，而控制器115按照与下述方式类似的方式与I/O装置通信。在一些实施例中，对等路由任选地由根联合体115支持。
此处，控制器中心115通过串行链路119与交换机/桥接器120耦合。输入/输出模块117和121还可以称为接口/端口117和121，其可以包括/实现分层协议栈以提供控制器中心115与交换机120之间的通信。在一个实施例中，多个装置能够与交换机120耦合。
交换机/桥接器120将分组/消息从装置125向上游(即沿层级向上朝向根联合体)路由到控制器中心115，以及从处理器105或系统存储器110向下游(即沿层级向下远离根控制器)路由到装置125。在一个实施例中，交换机120被称为多个虚拟PCI对PCI桥接装置的逻辑组件。装置125包括要与电子系统耦合的任何内部或外部装置或部件，诸如I/O装置、网络接口控制器(NIC)、扩增卡、音频处理器、网络处理器、硬盘驱动器、存储装置、CD/DVD ROM，监控器、打印机、鼠标、键盘、路由器、便携式存储装置、火线装置、通用串行总线(USB)装置、扫描仪、以及其他输入/输出装置。通常在PCIe，诸如装置的日常用语称为端点。虽然未明确示出，但装置125可包括支持装置或由这些装置支持的互连结构的旧有或其他版本的桥接器(例如，PCIe到PCI/PCI-X桥接器)。
图形加速器130还可以通过串行链路132与控制器中心115耦合。在一个实施例中，图形加速器130与MCH耦合，MCH与ICH耦合。交换机120以及因此I/O装置125则与ICH耦合。I/O模块131和118还用于实现在图形加速器130与控制器中心115之间通信的分层协议栈和关联逻辑。类似于上述的MCH，图形控制器或图形加速器130本身可以集成到处理器105中。
转到图2，图示出分层协议栈的实施例。分层协议栈200可以包括任何形式的分层通信栈，诸如QPI栈、PCIe栈、下一代高性能计算互连(HPI)栈或其他分层栈。在一个实施例中，协议栈200可以包括事务层205、链路层210和物理层220。诸如图1中的接口117、118、121、122、126和131的接口可以表示为通信协议栈200。作为通信协议栈的表示还可以称为实现/包括协议栈的模块或接口。
分组能够用于在部件之间传送信息。分组能够形成在事务层205和数据链路层210中，以将信息从发送部件运载到接收部件。随着发送的分组流经其他层，利用用来处理那些层中的分组的额外信息对其进行扩展。在接收侧发生相反的过程，并且分组从其物理层220表示变换成数据链路层210表示并且最终(用于事务层分组)变换成能够由接收装置的事务层205处理的形式。
在一个实施例中，事务层205可以提供装置的处理核心与互连架构之间的接口，诸如数据链路层210和物理层220。在这方面，事务层205的主要作用可以包括分组(即，事务层分组或TLP)的组装和拆分。事务层205还能够管理TLP的基于信用的流控制。在一些实现中，能够利用分离事务，即，请求和响应按时间分离的事务，在其他示例中，在目标装置采集用于响应的数据的同时，允许链路运载其他业务。
基于信用的流控制能够用于实现利用互连结构的虚拟信道和网络。在一个示例中，装置能够公布事务层205中的每个接收缓冲器的初始信用量。在链路相对端处的外部装置，诸如图1的控制器中心115，能够对每个TLP消费的信用数量进行计数。如果事务没有超过信用限值，则可以发送事务。在接收到响应时，恢复信用量。在众多其他可能的优点当中，这种信用方案的优点的一个示例在于，只要不遇到信用限值，信用返回的延时不影响性能。
在一个实施例中，四个事务地址空间可以包括配置地址空间、存储器地址空间、输入/输出地址空间和消息地址空间。存储器空间事务包括到/自存储器映射位置传输数据的一个或多个读请求和写请求。在一个实施例中，存储器空间事务能够利用两个不同的地址格式，例如，短地址格式，诸如32位地址，或者长地址格式，诸如64位地址。配置空间事务能够用于访问与互连连接的各装置的配置空间。到配置空间的事务可以包括读请求和写请求。消息空间事务(或者简称为消息)还可定义成支持互连代理之间的带内通信。因此，在一个示例性实施例中，事务层205能够组装分组报头/有效载荷206。
链路层210也称为数据链路层210，其能够充当事务层205与物理层220之间的中间级。在一个实施例中，数据链路层210的责任是提供用于在链路上的两个部件之间交换事务层分组(TLP)的可靠机制。数据链路层210的一侧接受由事务层205组装的TLP，应用分组序列标识符211，即，识别号或分组号，计算并应用错误检测码，即CRC 212，并且将修正的TLP提交给物理层220用于经物理发送到外部装置。
在一个示例中，物理层220包括将分组物理地发送到外部装置的逻辑子块221和电气子块222。此处，逻辑子块221负责物理层221的“数字”功能。在这方面，逻辑子块可以包括准备外发信息以通过物理子块222发送的发送部，以及在传递到链路层210之前识别和准备接收信息的接收部。
物理块222包括发送器和接收器。发送器由逻辑子块221供给符号，发送器将符号串行化并且发送到外部装置。接收器被供给来自外部装置的串行化后的符号并且将接收到的信号变换成位流。位流被去串行化并且供给到逻辑子块221。在一个示例性实施例中，采用8b/10b发送码，其中发送/接收十位符号。此处，特殊符号用来以帧223设计分组。另外，在一个示例中，接收器还提供从进入的串行流恢复的符号时钟。
如上所示，虽然参照协议栈(诸如PCIe协议栈)的具体实施例论述了事务层205、链路层210和物理层220，但分层协议栈并不限于此。实际上，任何分层协议可以被包括/实现以及采用本文所论述的特征。作为示例，表示为分层协议的端口/接口可以包括：(1)组装分组的第一层，即事务层；对分组定序的第二层，即链路层；以及发送分组的第三层，即物理层。作为具体的示例，使用如本文所描述的高性能互连分层协议。
接着参照图3，示出了串行点对点结构的示例性实施例。串行点对点链路可以包括用于发送串行数据的任何发送路径。在图示的实施例中，链路可以包括两个低电压差分驱动信号对：发送对306/311和接收对312/307。因此，装置305包括将数据发送到装置310的发送逻辑306，以及从装置310接收数据的接收逻辑307。换言之，在链路的一些实现中包括两个发送路径(即路径316和317)以及两个接收路径(即路径318和319)。
发送路径是指任何用于发送数据的路径，诸如传输线路、铜线路、光线路、无线通信信道、红外通信链路、或其他通信路径。诸如装置305和装置310的两个装置之间的连接是指诸如链路315的链路。链路可以支持一个通道，每个通道代表了一组差分信号对(一对用于发送，一对用于接收)。为了对带宽定标，链路可以聚合由xN表示的多个通道，其中N是任何支持的链路带宽，诸如1、2、4、8、12、16、32、64或更宽。
差分对可以是指两个发送路径，诸如线路316和317，用来发送差分信号。作为示例，当线路316从低电压电平切换到高电压电平时，即，上升沿，线路317从高逻辑电平驱动到低逻辑电平，即，下降沿。差分信号可能展示出较佳的电特性，在众多其他示例性的优点之中，诸如较佳的信号完整性、即交叉耦合、电压过冲/下冲、瞬时振荡(ringing)。这允许较佳的定时窗，这支持较宽的发送频率。
在一个实施例中，提供了新的高性能互连(HPI)。HPI可以包括下一代高速缓存相干的基于链路的互连。作为一个示例，HPI可用于高性能计算平台，诸如工作站或服务器，包括在PCIe或另一互连协议通常用来连接处理器、加速器、I/O装置等的系统中。然而，HPI不限于此。相反，HPI可以用于本文所描述的任何系统或平台。此外，所开发的各构思可应用于其他互连和平台，诸如PCIe、MIPI、QPI等。
为支持多个装置，在一个示例性实现中，HPI可以包括指令集架构(ISA)不可知论(即，HPI能够实现在多个不同装置中)。在另一场景中，HPI还可以用来连接高性能I/O装置，不仅仅是处理器或加速器。例如，高性能PCIe装置可以通过适当的转换桥接器(即，HPI到PCIe)来与HPI耦合。而且，HPI链路可以由多个诸如处理器的基于HPI的装置通过多种方式(例如，星形、环形、网格等)来使用。图4示出了多个可能的多套接字配置的示例性实现。如图所示，两套接字配置405可以包括两个HPI链路；然而，在其他实现中，可以使用一个HPI链路。对于较大的拓扑结构，可以使用任意配置，只要在其他附加或可替代特征中，标识符(ID)是可指定的且存在某种形式的虚拟路径即可。如图所示，在一个示例中，四套接字配置410具有从每个处理器到另一个处理器的HPI链路。但是在配置415中所示的八套接字实现中，不是每个套接字都通过HPI链路彼此直接连接。然而，如果虚拟路径或信道存在于处理器之间，则支持该配置。在本机域中一系列支持的处理器包括2-32个。在其他示例中，通过在节点控制器之间使用多个域或其他互连，可以实现较高数量的处理器。
HPI架构包括分层协议架构的定义，在一些示例中包括协议层(相干的、非相干的、以及任选的其他基于存储器的协议)、路由层、链路层和包括关联I/O逻辑的物理层。此外，在其他示例中，HPI还可以包括与功率管理器(诸如功率控制单元(PCU))、用于测试与调试的设计(DFT)、故障处理、寄存器、安全有关的增强。图5示出了示例的HPI分层协议栈的实施例。在一些实现中，图5中所示的至少一些层可以是任选的。每个层处理其自身的粒度级或量子信息(具有分组530的协议层505a,b、具有微片(flit)535的链路层510a,b、以及具有phit 540的物理层505a,b)。注意，在一些实施例中，基于实现方式，分组可以包括部分微片、单个微片或多个微片。
作为第一示例，phit 540的宽度包括链路宽度到位的1对1映射(例如，20位链路宽度包括20位的phit，等等)。微片可以具有较大的尺寸，诸如184位、192位或200位。注意，如果phit 540为20位宽且微片535的尺寸为184位，则其取phit 540的一小部分数量来发送一个微片535(例如，在其他示例中，20位的9.2phit发送184位微片535，或者20位的9.6发送192位微片)。注意，物理层的基础链路的宽度可以变化。例如，每个方向的通道数量可以包括2、4、6、8、10、12、14、16、18、20、22、24等。在一个实施例中，链路层510a,b能够将多个不同的事务嵌入单个微片中，并且一个或多个报头(例如，1、2、3、4)可以嵌入在微片内。在一个示例中，HPI将报头分割成对应的时隙以使能在预定用于不同节点的微片中有多条消息。
在一个实施例中，物理层505a,b能够用来快速传递关于物理介质(电或光等)的信息。物理链路可以是在两个链路层实体(诸如层505a和505b)之间的点对点。链路层510a,b能够从上层抽象物理层505a,b，并且提供可靠地传递数据(以及请求)并且管理两个直接连接的实体之间的流控制的能力。链路层还能够用来将物理信道虚拟化成多个虚拟信道和消息类。协议层520a,b依赖于链路层510a,b，以在将协议消息交给物理层505a,b以便跨越物理链路传递之前将协议消息映射到适当的消息类和虚拟信道中。链路层510a,b可以支持多个消息，诸如其他示例中的请求、监听、响应、写回、非相干数据。
HPI的物理层505a,b(或PHY)可以实现在电气层(即，连接两个部件的电导体)的上方以及链路层510a,b的下方，如图5所示。物理层和对应的逻辑能够驻留在每个代理上，并且连接彼此分离的两个代理(A和B)上的链路层(例如，在链路任一侧的装置上)。本地和远程的电气层由物理介质(例如，电线、导体、光纤等)连接。在一个实施例中，物理层505a,b具有两个主要的阶段：初始化和操作。在初始化期间，连接对链路层是不透明的，并且发信号可涉及定时状态和握手事件的组合。在操作期间，连接对于链路层是透明的，并且发信号处于一定速度，所有的通道一起作为单个链路工作。在操作阶段中，物理层将微片从代理A传送到代理B以及从代理B传送到代理A。连接还称为链路，并且在与链路层交换微片和当前配置的控制/状态(例如，宽度)的同时从链路层抽象一些物理方面，包括介质、宽度和速度。初始化阶段包括次要阶段，例如轮询、配置。操作阶段也包括次要阶段(例如，链路功率管理状态)。
在一个实施例中，链路层510a,b能够实现从而提供在两个协议或路由实体之间的可靠数据传递。链路层能够从协议层520a,b抽象物理层505a,b，并且能够用于两个协议代理(A，B)之间的流控制，并且将虚拟信道服务提供给协议层(消息类)和路由层(虚拟网络)。协议层520a,b与链路层510a,b之间的接口通常能够处于分组级。在一个实施例中，链路层的最小的传递单位称为微片，即指定的位数，诸如192位或某其他度量。链路层510a,b依赖于物理层505a,b来使物理层505a,b的传递单位(phit)适合于链路层510a,b的传递单位(微片)。另外，链路层510a,b可以在逻辑上分解成两个部分：发送方和接收方。在一个实体上的发送方/接收方对可以连接到另一实体上的接收方/发送方对。通常在微片和分组的基础上进行流控制。还可能在微片级基础上进行错误检测和校正。
在一个实施例中，路由层515a,b能够提供灵活的和分布式方法来将HPI事务从源路由到目的地。方案是灵活的，因为用于多个拓扑结构的路由算法可通过各路由器处的可编程路由表来指定(在一个实施例中通过固件、软件或其组合来进行编程)。路由功能可以是分布式的，路由可以通过一系列路由步骤来完成，每个路由步骤是通过在源路由器、中间路由器或目的地路由器中中的任一个处的查找表来定义的。在源处查找可用于将HPI分组注入HPI结构中。中间路由器处的查找可用于将HPI分组从输入端口路由到输出端口。目的地端口处的查找可用于瞄准目的地HPI协议代理。注意，在一些实现中，路由层可以较薄，因为路由表以及因此路由算法不是按规格特别定义的。这允许灵活地和可变地使用模型，包括由系统实现定义的灵活的平台架构拓扑。路由层515a,b依赖于链路层510a,b，来提供多达三个(或更多)虚拟网络(VN)的使用，在一个示例中，两个免死锁VN，即VN0和VN1，具有在各虚拟网络中定义的多个消息类。可以在链路层中定义共享的自适应虚拟网络(VNA)，但是该自适应网络在路由概念中不直接暴露，因为各消息类和虚拟网络可具有其他特征和示例中的专用资源和担保转发进展。
在一个实施例中，HPI可以包括相干性协议层520a,b为对来自存储器的数据缓存线的支持代理。希望对存储器数据进行缓存的代理可以使用相干性协议来读取数据线以载入其高速缓存。希望修改其高速缓存中的数据线的代理可以使用相干性协议以在修正数据之前获得该线的所有权。在对线修正之后，代理可以遵守协议要求，将其保留在其高速缓存中，直至其将线写回存储器或者在对外部请求的响应中包括该线。最后，代理可以满足外部请求以使其高速缓存中的线无效。协议通过规定所有高速缓存代理遵守的规则来确保数据的相干性。这还为不具有高速缓存的代理提供了相干地读、写存储器数据的方式。
可强制施行两个条件来支持使用HPI相干性协议的事务。首先，协议能够以每个地址为基础保持数据一致性，例如，在代理的高速缓存中的数据之间，以及在那些数据与存储器中的数据之间。非正式地，数据一致性可以指代理的高速缓存中表示数据的最新值的每个有效数据线，并且在相干性协议分组中传输的数据能够表示在数据发送时数据的最新值。当在高速缓存或传输中不存在有效数据副本时，协议可以确保数据的最新值驻存在存储器中。其次，协议能够提供用于请求的明确定义的提交点。用于读取的提交点可以表明数据何时可用；并且对于写入，它们可以表明写入数据何时全局可观测并且将通过后续读取装载。协议可以支持这些在相干存储器空间中可高速缓存和不可高速缓存(UC)请求的提交点。
HPI相干性协议还可以确保代理做出的相干性请求转发进展到相干存储器空间中的地址。当然，对于适当的系统操作，事务最终可以满足且止用。在一些实施例中，HPI相干性协议可以不具有用于节约资源分配冲突的重试意图。因此，协议本身可以定义为不包含循环资源相依性，并且在它们的设计中实现可当心不引入会导致死锁的相依性。另外，协议可以规定在何处设计能够提供对协议资源的公平访问。
从逻辑角度看，在一个实施例中，HPI相干性协议可以包括三项：相干性(或高速缓存)代理、归属代理以及连接代理的HPI互连结构。相干性代理和归属代理能够一起工作以通过经由互连交换消息来实现数据一致性。链路层510a,b及其有关的描述能够提供互连结构的细节，包括其如何遵守相干性协议的要求，如本文所论述的。(值得注意的是，划分成相干性代理和归属代理是为了清晰起见。在其他示例中，设计可在套接字内包含两种类型的多个代理，或者甚至将代理行为组合成单个设计单元。)
在一些实现方式中，HPI能够使用嵌入式时钟。时钟信号能够嵌入到利用互连传输的数据中。通过将时钟信号嵌入数据中，能够省略不同的和专用的时钟通道。这样是有用的，例如，其能够允许器件的更多管脚专用于数据传递，特别是在管脚空间受珍视的系统中。
链路层能够确保两个协议或路由实体之间的可靠数据传递。链路层能够从协议层抽象物理层，处理两个协议代理之间的流控制，并且将虚拟信道服务提供给协议层(消息类)和路由层(虚拟网络)。
在一些实现中，链路层能够处理固定的量子信息，称为微片。在一个示例中，微片能够定义成长度为192位。然而，在不同的变型例中，可以使用任意的位范围，诸如81-256(或更多)。较大的微片尺寸，诸如192位，可以包括格式、循环冗余校验(CRC)以及其他改变。例如，较大的微片长度还能够容许CRC字段扩展(例如，扩展成16位)来处理较大的微片有效载荷。传递单个微片的phit数或单位间隔(UI)(例如，用于传递单个位或phit等的时间)能够随链路宽度而变化。例如在其他可能的示例中，20通道或位链路宽度能够在9.6UI中传递单个192位微片，而8通道链路宽度在24UI中传递相同的微片。链路层信用和协议分组化也能够基于微片。
图6示出了用于8通道链路宽度的广义微片的表示600。表示600的每个栏能够将链路通道符号化，每行将相应的UI符号化。在一些实现中，单个微片能够细分成两个或更多时隙。不同的消息或链路层报头可以包括在每个时隙中，允许在单个微片中发送对应于可能不同的事务的多个不同的、以及在一些情况下独立的消息。此外，在其他示例中，包括在单个微片的时隙中的多个消息还可以预定到不同的目的地节点。例如，图6的例子说明了具有三个时隙的微片格式。阴影部分可表示包括在相应时隙中的微片的部分。
在图6的示例中，提供了三个时隙，即时隙0、时隙1、和时隙2。可以为时隙0提供微片空间的72位，其中22位专用于消息报头字段，50位专用于消息有效载荷空间。可以为时隙1提供微片空间的70位，其中20位专用于消息报头字段，50位专用于消息有效载荷空间。能够优化消息报头字段空间之间的差别以提供一些消息类型将被指定而包括在时隙0中(例如，在使用更多消息报头编码的情况下)。能够为第三个时隙(时隙2)提供占据实质上比时隙0和时隙1少的空间，在该情况下使用微片空间的18位。能够优化时隙2以处理那些不使用较大消息有效载荷的消息，诸如应答、信用返回等。另外，能够提供浮动的有效载荷字段，其允许可选地应用额外的11位以补充时隙0或时隙1的有效载荷字段。
继续图6的具体示例，其他字段对于微片而言是全局的(即，遍及微片应用而不是应用于特定时隙)。例如，报头位可以连同4位微片控制字段一起被提供，在其他示例中，4位微片控制字段能够用于将这些信息指定为微片的虚拟网络，识别如何对微片编码。另外，能够提供错误控制功能，在其他可能的示例中，诸如通过16位循环CRC字段。
能够定义微片格式以优化链路层的消息吞吐量。一些常规的协议使用无时隙的、较小的微片。例如，在QPI中，使用80位微片。虽然较大(例如，192位微片)的微片吞吐量可以较低，但能够通过优化微片数据的使用来提高消息或分组吞吐量。例如，在QPI的一些实现中，使用整个80位微片空间，而无论消息大小或类型如何。通过将较大的微片细分成预定长度和字段的时隙，192微片长度能够被优化，甚至在有时不使用可用时隙中的一个或多个时隙的实例中可以实现较高的效率。事实上，可以假设链路层业务包含许多不同类型的消息和业务，包括具有变化的报头长度和字段的消息和分组。在微片中定义的时隙的相应长度和组织能够定义成与各消息的统计或期望频率以及这些消息的需要相对应。例如，在其他示例中，能够为每一个较小的时隙定义两个较大的时隙，以适应使用这些较大消息类型和报头长度的消息传送的期望统计频率。此外，还能够提供灵活性以进一步适应变化的业务，诸如通过浮动有效载荷字段，如图6的示例中那样。在一些实例中，可以固定微片格式，包括专用于微片中的特定时隙的位。
在图6的实例中，通常可以为微片提供“Hdr”字段，其表示用于该微片的报头指示。在一些实例中，Hdr字段能够指示该微片是报头微片还是数据微片。在数据微片中，微片仍能够保持有时隙的，但是省略一些字段的使用或者用有效载荷数据替代一些字段的使用。在一些情况下，数据字段可以包括操作码和有效载荷数据。在报头微片的情况下，能够提供各种报头字段。在图6的示例中，能够为每个时隙提供“Oc”字段，Oc字段表示操作码。类似地，一个或多个时隙可以具有对应的“msg”字段，其表示包括在时隙中的对应分组的消息类型，假设时隙被设计成处理这种分组类型，等等。在其他可能的字段中，“DNID”字段能够表示目的地节点ID，“TID”字段能够表示事务ID，“RHTID”字段能够表示请求方节点ID或家庭跟踪器ID。此外，一个或多个时隙能够被提供有有效载荷字段。另外，在其他示例中，CRC字段可以包含在微片内以为微片提供CRC值。
在一些实现中，在链路生命期间链路宽度可以变化。例如，物理层能够在链路宽度状态之间变换，诸如变换成以及变换自全通道宽度或原始通道宽度以及不同的或局部的通道宽度。例如，在一些实现中，能够将链路初始化以在20个通道上传递数据。随后，链路能够变换成局部宽度传输状态，其中在其他许多可能的示例中仅活跃地使用8个通道。这些通道宽度变换能够用于例如与由一个或多个功率控制单元(PCU)管理的功率管理任务相结合。
如上所述，链路宽度会影响微片吞吐率。图7是在8通道链路上发送的192位微片的示例的表示，得到了微片在24UI处的吞吐量。此外，如图7的示例中所示，在一些实例中，能够无序地发送微片的位，例如，在其他示例中，在传递(例如，微片类型字段(如，数据或报头微片)、操作码等)、保存或利于特定错误检测或在微片中具体化的其他功能中较早发送更多时间敏感字段。例如，在图7的示例中，在传递第一个UI(即，UI0)过程中在通道L7至L0上并行地发送位191、167、143、119、95、71、47和23，而在微片传递的第24个(或最后一个)UI(即，UI23)过程中发送位168、144、120、96、72、48、24和0。应当理解的是，能够在其他实现和示例中使用其他的定序方案、微片长度、通道宽度等。
在一些实例中，微片的长度可以是活跃通道数的倍数。在这些实例中，微片能够在所有活跃通道上均匀地传输，并且微片的传递能够大致同时地在整洁的(即，非重叠)边界处结束。例如，如图8的表示中所示，微片的位可视为在4位的连续群组或“半字节”中传输。在该示例中，192位的微片要在8通道链路上传递。由于192是8的倍数，所以整个微片能够在24的UI中的8通道链路上整洁地传递。在其他实例中，微片宽度可以不是活跃通道数的倍数。例如，图9示出了在20个通道上传递的示例192位的另一表示。由于192不能被20整除，所以整个微片的传递需要非整数间隔(例如，9.6UI)。在这种情况下，不是浪费在传递第10个UI过程中未使用的“额外”通道，而是能够利用前一微片的最后几位来传递第二重叠微片。微片的这种重叠或混合会导致在一些实现中无序地发送交错的微片边界和微片位。在其他考虑中，用于传递的图案能够配置成允许在微片中较早传递微片的更多时间敏感的字段，保存错误检测和校正。能够在物理层和链路层中的一者或两者中提供逻辑以根据这些图案来传递微片位并且基于当前链路宽度在图案之间动态地变化。在其他示例中，能够提供另外的逻辑以对来自这些混合的或定序的位流的微片进行重定序和重构。
在一些实现中，微片能够特征化为报头微片(例如，运载分组报头数据)或数据微片(例如，运载分组有效载荷数据)。返回图6，能够定义微片格式，其包括三(3)个不同的时隙(例如，0、1和2)，允许在单个微片中传递多达三个报头(例如，在每个时隙中一个报头)。因此，每个时隙可以具有控制字段和有效载荷字段。除此之外，能够为每个报头(以及时隙)来定义有效载荷字段。此外，能够定义浮动的有效载荷字段，其能够基于这些时隙中的报头类型而灵活地用作两个以上时隙(例如，时隙0或时隙1)的额外有效载荷长度。在一种实现中，浮动字段能够使得时隙0或时隙1有11个额外的有效载荷位。注意，在定义较大微片的实现中，可以使用更多的浮动位，而在较小的微片中，可以提供较少的浮动位。
在一些实现中，通过允许字段在两个时隙之间浮动，能够根据需要为一些消息提供额外位，同时仍保留在预先定义的微片长度(例如，192位)内并且使得带宽的利用最大化。转到图10的示例，在8通道数据链路上示出了示例的192位微片的两个实例1005、1010。在一个实例中，微片(例如，1005)可以包括三个时隙，时隙0、时隙1和时隙2。时隙0和时隙1中的每一个可以包括50位有效载荷字段。可以提供浮动字段来可替代地将时隙0或时隙1的有效载荷字段扩展浮动自动的字段长度(例如，11位)。浮动字段的使用能够进一步扩展通过定义的多时隙微片格式提供的效率增益。微片内的时隙的尺寸以及能够置于每个时隙中的消息的类型，即使降低微片率也可能提供增大的带宽。
在图6的特定示例中，能够优化可使用时隙1和时隙2的消息，减少被留出以对这些时隙的操作码进行编码的位数。当具有时隙0所能提供的更多位的报头进入链路层时，能够提供插时隙算法(slotting algorithm)以允许其接管用于附加空间的时隙1有效载荷位。还可以提供特殊控制(例如，LLCTRL)微片，其占用全部的三个时隙价值位为其所需。插时隙算法还可存在以允许使用单个时隙，而其他时隙不承载信息，针对的是链路局部忙碌的情况。
在图10的特定示例中，示出了浮动微片字段的示例使用。例如，在标准地址监听(SA-S)报头的情况下，仅可允许在同一微片中发送单个SA-S消息(以及报头)(例如，为防止冲突或者SA-S有效载荷使用比50位有效载荷大的有效载荷，等等)。结果，在此类示例中，在此类实例中SA-S仅可在同一微片的时隙0或时隙1中发送。在微片1005的实例中，SA-S报头包括在时隙0中并且要利用浮动字段。因此，在微片1005的示例中，浮动字段的使用专用于扩展时隙0的有效载荷的有效载荷。在微片1010的另一示例中，SA-S报头要占据时隙1。在微片1010的示例中，浮动字段转而专用于扩展时隙1的有效载荷。另一可能的示例还可以利用通过带时隙微片的浮动有效载荷字段提供的灵活性，利用在图6和图10的特定示例中图示说明的原理。
在一个实施例中，诸如结合图6所示的实施例，两个时隙(时隙0和时隙1)能够定义为具有相等大小的有效载荷字段，而时隙2具有小得多的有效载荷字段，以便由例如缺乏这种较大有效载荷字段的使用的报头的特定子集使用。此外，在一个示例中，在其他可能的实现中，时隙1和时隙2控制字段可以不承载全部消息类编码(不同于时隙0)，并且时隙2可以不承载全部操作码编码。
如上所述，在一些实现中，时隙1和时隙2可以不承载全部消息类编码，因为由于插时隙限制不是所有的位都被使用。时隙1可以承载消息类位0。此处，允许请求(REQ)和监听(SNP)分组。在该实现中，REQ和SNP消息类编码由位0来区分。结果，如果设计者想要允许部分消息类字段中的不同消息类，则他们可以选择不同的位位置(即，将两种不同类型的消息区分开的较高位)或者将不同消息类型指定给较低阶位。然而，此处，较高两位暗示为0，较低位在REQ与SNP之间进行区分。在该示例中，时隙2不承载消息类位，因为仅允许响应(RSP)(编码2)分组进入。因此，用于时隙2的消息类编码是RSP-2。时隙2还可以承载部分操作码。如上，一个或多个操作码位可假设为0。结果，可以使用部分消息类字段和部分操作码字段，它们定义了可以使用的消息和操作码的子集。注意，可以定义操作码和消息类的多个集合。此处，如果使用消息类的较低阶位，则消息类型的子集(即，MSG类型1/MSG类型2)可用。然而，在其他示例中，如果使用2位，则提供较大的子集(例如，消息类型1/消息类型2/消息类型3/消息类型4)。
消息类编码能够对应于要包括在(或者使用)微片中的一个或多个已定义的时隙的特定报头类型。例如，报头可以具有多个尺寸。在一个示例中，基于报头类型，能够定义三时隙微片以可能地支持报头的四个尺寸。
表1包括了可能的报头格式和关联尺寸的示例性列表：
表1
小(或单)时隙报头可以用于那些足够小以适配于时隙2中的消息以及不具有强制它们进入时隙0的协议定序要求的消息。如果微片的插时隙限制调用它，则小时隙报头还可以置于时隙0中。单时隙报头可以用于那些具有能够适配于时隙0或时隙1中的有效载荷的消息。一些单时隙报头还可以利用浮动有效载荷字段。例如，在一个实施例中，标准地址监听(SA-S)报头在仅存在一个HTID或浮动字段的示例中，可以不在同一微片的时隙0和时隙1中发送。一些单时隙报头可以基于协议定序要求来使用时隙0。在其他示例中，双时隙报头可以用于那些足够大以至于除了占用浮动有效载荷字段之外还要占用时隙0和时隙1的有效载荷字段的消息。
时隙NULL操作码可以包括特殊操作码，在一个示例中，特殊操作码能够用于时隙0或时隙1中。对于时隙0，当链路层不具有要在时隙0中发送的报头但是确实具有要在时隙1或时隙2中发送的报头时，可以使用Slot-NULL。在其他示例中，当在时隙0中使用Slot-NULL时，时隙0有效载荷被视为预留(RSVD)。在一些实现中，可能在两个条件下，Slot-NULL能够用于时隙1中。首先，当时隙0正在对双时隙或特殊控制报头编码时，以及因此占用时隙1有效载荷时。在这种情况下，时隙1操作码可以设定成Slot-NULL。第二个条件是当链路层没有任何东西要在时隙1中发送，但是确实具有用于时隙0的有效单时隙报头或用于时隙2的小时隙报头时。在其他可能的示例中，在该条件下，时隙1操作码能够设定为Slot-NULL，并且时隙1有效载荷能够视为预留。
在一些实现中，小时隙2可以包括数量减少的操作码位。当链路层没有任何东西要在时隙2中发送时，其可以通过对诸如链路层信用操作码的特定操作码编码并且将时隙2有效载荷字段设定成均为零来发送“隐含NULL”。该时隙2编码的接收方能够将其处理为链路层信用消息(除了在特殊控制微片的情况下)，但是全零编码将对信用和应答状态无影响。在特殊控制微片的情况下，因为它们会占用整个微片，所以时隙2有效载荷可视为RSVD，并且将忽略隐含NULL。在其他示例中，在链路层没有任何东西要在三个时隙中的任一个时隙和CRD/ACK字段中发送的情况下，链路层可以发送特殊控制空值消息。
可以为微片的已定义的时隙中的一个或多个来定义插时隙限制。在一个实施例中，双时隙报头可以仅将其消息类和操作码置于时隙0中。当时隙0包含双时隙报头时，时隙1可以将Slot_NULL操作码编码，因为时隙1有效载荷字段将被时隙0报头占用。当时隙0包含Slot_NULL、单时隙或小时隙报头时，时隙1和时隙2均可以对非空值报头进行编码。在该特定示例中，在时隙2中仅允许小时隙报头(例如，图6所图示的)。当时隙0和时隙1包含单时隙报头时，一个可能是占用浮动有效载荷字段的类型。如果时隙0或时隙1都不包含占用浮动有效载荷字段的报头类型，则字段可视为RSVD。
另外，在一些实现中，链路层可以使用多种不同类型的虚拟网络或虚拟信道信用。在一个示例中，可以支持池化虚拟网络自适应(VNA)信用，并且能够提供VNA字段。在一个示例性的实现中，当VNA字段指示非VNA微片(例如，使用不同信用池的微片)时，报头可被指定为置于时隙0中。此外，在该情况下，时隙2操作码可以包括Slot_2信用。此外，当时隙0对特殊控制报头编码时，时隙1和时隙2控制字段可设定成固定值，在其他可能的实现中，在这些时隙中可以不放置报头。
如上所述，在报头微片中，能够提供各种不同的字段以合并到对应的微片时隙中，诸如在图6的特定示例中所图示的。注意的是，图示和描述的字段是为举例说明而提供的，还可以并入附加的或替代的字段。事实上，在其他示例中，所描述的一些字段可以是任选的，在一些实现中可以省略。
在一个示例中，可以提供消息类(MC)字段以及其他字段。在一些示例中，协议层可以使用消息类字段来定义协议类，协议类还充当主操作码字段。链路层可以使用消息类字段作为虚拟信道(VC)定义的部分。在其他示例中，一些协议类/VC可以使用取决于待编码的操作码的数量的多个消息类编码。例如，可以支持请求(REQ)、监听(SNP)、响应(RSP)、写回、非相干旁通、以及非相干标准类型。如果每个类型编码十六个操作，则将有96个操作的操作码空间。而如果对于每个类型定义另外的模式位或其他操作码空间，则可以提供另外的96个操作；等等。
在一个示例中，可以另外提供操作码字段。协议层可以与消息类相结合来使用操作码以形成完整操作码(即，定义其内的消息类类型和操作)。作为示例，在其他示例中，具有REQ消息类型的同一操作码可以定义第一请求操作，而具有SNP消息类的同一操作码可以定义不同的第二SNP操作。链路层可以使用操作码来区分例如当归属代理和高速缓存代理共享同一NodeID时用于分组的归属代理目标或者高速缓存代理目标。另外，在其他可能的用途中，链路层还可以使用操作码来确定分组大小。
如上所述，微片报头可以进一步包括虚拟网络自适应(VNA)字段。在一个示例中，当VNA字段设定成第一值时，字段能够指示微片正在使用VNA信用。在其他可能的实现中，当设定成第二值时，微片正在使用VN0或VN1信用。在一个实施例中，值可以指示微片为单时隙微片且时隙1和时隙2代码可以被定义为NULL。
虚拟网络(VN)字段还可以被提供且为微片指示微片中的报头是否正在使用特定虚拟网络，诸如虚拟网络VN0或VN1。这可用于信贷目的以及指示如果使用VNA则消息应当排到哪个虚拟网络。如果一个VN位被提供用于整个微片，则包含多个报头的任意VNA微片能够确保它们都排到VN0或者它们都排到VN1。可替代地，可以提供多个VN位。对于非VNA微片，仅允许时隙0具有非控制操作码，因此VN可以指示报头的网络。
在一些实现中，微片中的时隙能够用于小的有效载荷消息，诸如信用返回、ACK、NAK等。在一个示例中，能够提供信道字段，其可被编码以用于信用返回。该编码与虚拟网络字段相结合，可以提供信用返回所映射到的虚拟信道。在消息类具有多个编码的情况下，它们可以均映射到用于信贷的单信道值。当信用返回类型是VNA时，信道值可以被忽略。RSVD编码的使用可由接收部件处理为错误。表2包括能够编码的不同信道选项的示例。注意，可以使用位的任意组合(或者代表十六进制值的位)。作为示例，可以使用低阶的3位用于编码。
表2
信道
REQ：请求
SNP：监听
RSP：响应
RSVD：预留
WB：写回
NCB：非相干旁通
NCS：非相干标准
应答或ACK字段还可以设置为报头字段以包含在微片时隙中。ACK字段可由链路层使用以将微片的无错接收从接收方传送到发送方。具有第一值的ACK指示已经无错地接收到的微片的数量，诸如4、8或12。当发送方接收ACK时，其可以从链路层重试队列解除分配对应的微片。Ack和Ack字段能够用于信用返回控制微片(例如，LLCRD)，在其他示例中，通过创建全应答返回值(应答第一部分、ACK、应答第二部分)来确定要返回的应答的总数量。
如上所述，在一些实现中还能够提供报头指示位(Hdr)，其能够用于一种或多种用途。例如，Hdr分组能够识别出分组是报头还是数据微片，能够指示微片是新分组的开始，以及指示交错链路层控制微片的开始。可以为所有分组的第一微片设定Hdr。此外，能够提供地址字段以识别全局系统地址。所有相干事务可以是所对准的多个字节并且可以返回数据的字节数量，免除了对地址位的某部分(例如，在64字节中，可以省略低6位)的需要。对于一些其他的分组，将使用全字节级别地址。在一些示例中，可以提供长度字段来指示针对正在进行部分读取的任何事务的字节中请求数据的长度。部分读取规定了偏差(例如，上述省略的地址位的低部)和长度。在其他示例中，有效长度为0到事务要对准的字节数到小于一。
可以包括附加的字段。在一些示例中可以提供字节使能字段以指示进行部分写入的任何事务的有效字节。字节使能字段可以具有0到事务要对准的字节数到小于一的任意数。请求TID(RTID)字段能够用于唯一地识别来自单协议代理的不同请求。家庭跟踪器ID(HTID)字段能够用于监听分组和监听响应分组以指示监听及其响应要关联的事务的家庭跟踪器ID。在一些实现中，能够提供RHTID字段，并且能够取决于操作码灵活地具体化RTID或HTID。例如，对于监听，RHTID能够解释为RTID，因为监听具有显式HTID字段。另一方面，对于以归属代理为目标的响应分组，RHTID可以解释为HTID。另外，在其他示例中，对于以高速缓存代理为目标的响应分组，RHTID可以解释为用于操作码的RTID，除了FwdCnfltO之外。在一些实现中，其他消息类型可缺省地解释为RTID。
在一些实现中，能够提供额外的字段，诸如目的地节点ID(DNID)字段、请求方节点ID(RNID)字段、冲突节点ID(CNID)字段和源节点ID(SNID)字段。DNID能够识别分组的目的地。其能够由协议层供给且由链路层和路由层使用以将分组引导至它们的目的地。RNID字段能够识别事务的原始请求方/发起方并且能够由协议层供给。CNID能够用于RspCnflt分组以指示其中监听经历冲突且FwdCnfltO应当发送的代理的节点ID(NID)。SNID字段能够用于SR-D分组以指示发送SR-D分组的代理的节点ID。
另外，能够提供优先高速缓存线状态(PCLS)字段以对已经发现处于对等高速缓存代理或家庭节点中的高速缓存线的状态进行编码。例如，如果高速缓存线在F状态下由对等节点供给，则字段应当设定成第一值。如果高速缓存线由家庭节点发送，则家庭节点应当设定字段以取决于其接收到的监听响应反映I状态或S状态。如果代理不支持该字段，则其应当总是编码为缺省值。注意，PCLS字段可用于性能监控/调谐。非相干保护字段能够指示请求是到正常空间还是受保护空间。对于编码参加下面的表。
在一些实现中，HPI链路层能够支持具有显式字段(诸如上文所描述的那些)以及隐含字段的多时隙微片。例如，时隙消息编码和操作码可视为隐含的。例如，时隙1和时隙2可以不承载全消息类编码，在一些实例中，由于插时隙限制，不需要全部的位。时隙1仅承载消息类位0，并且在该时隙中可以仅允许REQ和SNP分组。REQ和SNP消息类编码可由位0来区分，并且较高两位可以暗示为0的。时隙2可以不承载消息类位，因为在该时隙中仅允许RSP(编码2)分组。因此，用于时隙2的消息类编码可以是RSP-2。时隙2还可以仅承载操作码的部分，假设操作码的第二部分为缺省值。这意味着，在时隙2中允许具有保存缺省值的第二部分的RSP-2分组。此外，在一个实施例中，通过将全消息类与全操作码字段组合形成完整操作码，能够创建完整操作码字段。
隐式字段的额外示例可以包括分组长度，其可由操作码暗示。此外，通过将请求方NodeID与请求方事务ID组合，可以形成全局唯一事务ID(UTID)。注意，在P2P事务和非P2P事务之间的RTID空间中可存在重叠。例如，通过将请求方NodeID与请求方事务ID组合，可以形成全局P2P唯一事务ID(P2PUTID)。
在一些实现中，诸如图6的示例中所图示说明的，微片的结构可允许使用11位微片空间的事务ID(TID)。结果，可以免除预分布式归属代理的预分配和支持。此外，在一些实现中，11位的使用允许使用TID，而不必用于扩展TID模式。
链路层逻辑能够设置在链路每一侧的每个代理上。代理或装置的发送方能够接收来自较高层(例如，协议层或路由层)的数据，并且生成一个或多个微片以将数据传递到远程代理的接收方。代理能够生成具有两个以上时隙的微片。在一些示例中，代理可试图利用已定义的的时隙将多个消息或分组组合在单个微片内。
在一些实现中，链路层逻辑可以包括对应于每个已定义的的时隙的专用路径。该路径能够具体化在硬件和软件中的任一者或两者中。代理的接收方能够接收微片(如利用物理层重构)，并且链路层逻辑能够识别每个时隙并且利用每个时隙的相应路径来处理时隙。根据微片的一个或多个编码字段，诸如控制字段、报头字段、CRC字段等，链路层能够处理微片以及包括在每个时隙中的数据。
在一个示例性的示例中，发送方能够接收与第一事务相关联的写请求、与另一第二事务相关联的监听请求，以及其能够发送到另一装置(或者通过另一装置发送)的一个或多个应答或信用返回。发送方能够通过互连的串行数据链路将单个微片发送到另一装置，单个微片包括用于写请求、监听和应答(例如，完成)中的每一个的报头，每个报头占据相应的微片时隙(诸如在图6的示例中示出的3时隙实现)。发送方能够将其接收到的数据进行缓存，并且识别在单个微片中发送多个消息的可能性。在许多其他可能的示例中，接收方能够接收经编译的微片，并且并行地处理每个时隙以识别并处理三个消息中的每一个。
在一些实现中，多个报头可以包括在多时隙微片中，从而利用单个微片来发送多个消息。在一些示例中，相应的报头可以各自与全独立事务相关。在一些实现中，微片的灵活性可被约束以使每个微片仅包含指向特定虚拟网络的消息。其他实现可以免除这样的条件。
在时隙消息要全部应用于多个虚拟网络中的共同一个虚拟网络的情况中，通常被预留用于识别时隙的相应虚拟网络的位能够专用于其他用途，在一些实现中，在可能的其他益处中，进一步提高了由微片格式引入的效率增益。在一个示例中，多时隙报头微片中的所有时隙可与单个虚拟网络(诸如仅VNA、仅VN0、或仅VN1等)对准。通过强制这样，能够去除指示虚拟网络的每个时隙位。这提高了微片位的利用效率并且可能地支持这样的其他特征，在其他示例中，从10位TID扩展成11位TID。在一些实现中，扩展到11位TID能够允许使用TID，而不必用于扩展TID模式。
在HPI中，大的CRC基线能够用于在较大的多时隙微片上提供错误检测。在一些情况下，CRC基线甚至能够改善经由传统错误检测的错误检测，包括其他CRC、实现。在一个示例中，如图6的示例性多时隙微片所示，16位能够在每个微片专用于CRC。由于较大CRC，还可以使用较大的有效载荷。CRC的16位与用于那些位的多项式相结合，改善了错误检测。
微片的CRC字段的值能够根据表示微片的有效载荷的位数据掩码来生成。CRC值能够基于特定多项式来生成。在一个示例中，诸如图6的示例，192位微片可以包括16位CRC字段。因此，176(非CRC)位数据掩码能够与XOR树一起使用(基于所选多项式)以产生16CRC位。注意，微片有效载荷位能够跨通道内的UI垂直地映射。这可以保持突发错误保护。
代理的链路层逻辑能够用于生成微片的CRC值。所生成的CRC值能够编码到其对应微片的CRC字段中。微片随后能够在串行数据链路上发送到接收方。接收方的链路层逻辑可以将与用于生成CRC值的多项式相同的多项式应用于在接收到的微片的CRC字段中识别出的CRC值。接收方能够根据CRC值生成校验和，并且将结果与其余的非CRC微片数据进行比较以判定是否由于经由链路传输微片而产生任何位错。在其他示例中，如果错误存在于通道上，则校验和应当产生失配结果，表明一个或多个位错。另外，在一些实现中，CRC编码可以在发送方处生成之后倒置并且在接收方处校验之前再次倒置，例如，以防止可能所有0的或所有1的微片传递CRC校验。
CRC的精度可以基于CRC值的长度以及用于发送lift的通道数量。例如，可能的错误突发率能够随着用于链路中的通道数量减小而增加。这能够在例如支持部分宽度发送状态的HPI系统中引入额外复杂度。
在一些情况下，能够基于待保护块的最大总长度(数据+CRC位)、期望错误保护特征、用于实现CRC的资源类型、以及期望性能来设计CRC多项式。在一些示例中，CRC多项式能够由不可约多项式或不可约多项式乘以因数来得到以检测影响奇数位数的所有错误。然而，在一些实例中，由于环具有零除数等，选择可约多项式会使得错误丢失。
在一个示例性的实现中，本原多项式能够用作CRC代码的生成器以为所得到的CRC代码提供最大总块长度。例如，如果r是本原生成器多项式的阶，则最大块长度可以是(2r-1)，并且关联代码能够检测任何单位或双位错误。在另一实现中，可以使用生成器多项式g(x)＝p(x)(1+x)，其中p(x)是阶为(r-1)的本原多项式，最大块长度为(2r-1-1)，并且在其他例子中所得到的代码能够检测单错误、双错误和三错误。
可以使用允许其他因式分解的多项式g(x)，从而使最大总块长度与期望错误检测能力平衡。例如，BCH代码是这种多项式的强功能类。无论阶r的生成器多项式的可约属性如何，如果其包括“+1”项，则代码能够检测被约束到r个毗邻位的窗的错误模式。这些模式可称为“错误突发”。例如，当错误影响链路的通道之一时，这种错误突发会发生。
在一个特定示例中，192位的微片可以包括16位的CRC字段。16位的CRC多项式可以实现在链路层逻辑中以生成CRC字段的值。在一个实施例中，多项式能够允许检测1位、2位、3位和4位的错误，检测长度为16或更小的突发错误，其中所有其他错误条件中仅1:216未检测到。在一个特定示例中，在其他可能的实现和可选方案中，所使用的16位CRC多项式可以是0×1b7db(x16+x15+x13+x12+x10+x9+x8+x7+x6+x4+x3+x1+1)以提供93的XOR深度、4位随机错误检测以及16位突发保护。
如上所述，CRC的错误检测属性可以基于CRC的长度。例如，在保护192位微片的16位CRC的情况下，错误检测能够捕获突发长度为16或更小的错误。这种实现能够有效地捕获可能出现在使用12个或更多通道来传输微片的链路上的基本上所有的单通道错误。然而，对于使用较少通道来传输微片的链路或链路状态而言，16位CRC可能是不够的。例如，在8通道链路的单个通道上的故障或错误会导致突发长度高达24位的错误。
在一些实现中，滚动CRC可用于扩展通过将固定数量的位专用于CRC的微片格式所提供的错误检测属性。在一个实施例中，能够提供基于两个或更多CRC多项式和两个或更多对应XOR树的滚动CRC(至少基于一些符合HPI的装置)。对于两个或更多微片的序列，对于第一微片，可以通过第一多项式来生成第一CRC代码。对于第二微片，第二CRC多项式能够用于生成第二CRC代码，等等。通过第一多项式生成的第一CRC代码可以与由第二多项式生成的第二CRC代码进行异或运算以产生滚动CRC值。滚动CRC值能够提供给接收方(例如，在微片的CRC字段中)。在其他示例中，滚动CRC值能够有效地反映多个微片的数据价值，改善系统检测更高突发长度的位错的能力，同时不会牺牲额外CRC位的附加有效负载。
在一个实施例中，使用基于两个CRC 16方程的滚动CRC。可以使用两个16位多项式，来自HPI CRC-16的多项式和第二多项式。第二多项式具有最小数量的门来实施实现如下特性的32位滚动CRC算法：1)全部1-7位错误的检测；2)在x8链路宽度中每个通道突发保护(以覆盖8通道长度的24UI)；3)突发长度为16或更少的全部错误的检测；以及4)所有其他错误条件的仅1:232未经检测。在一个示例中，第二多项式可以包括0x10147(x16+x8+x6+x2+x1+1)。其他示例性实现方式可以使用上述原理，诸如调整到不同长度的微片的实现，或者具有支持不同(较高或较低)最小通道宽度的、具有依照实现方式的特定设计的对应已定义的的多项式和CRC字段长度的链路的系统。
HPI能够并入到任何各式各样的计算装置和系统中，包括主机、服务器系统、个人计算机、移动计算机(诸如平板式计算机、智能电话、个人数字系统等)、智能家电、游戏或娱乐平台以及机顶盒等其它例子。例如，图11示出了依照一些实现的示例计算机系统1100。如图11所示，微处理器系统1100是点对点互连系统，并且包括经由点对点互连1150耦合的第一处理器1170和第二处理器1180。处理器1170和1180中的每一个可以是某种版本的处理器。在一个实施例中，1152和1154是串行的、点对点相干互连结构(诸如高性能架构)的部分。结果，本发明可在QPI架构内实施。
虽然图示仅具有两个处理器1170、1180，但应当理解的是本发明的范围不限于此。在其他实施例中，一个或多个附加处理器可以存在于既定处理器内。
显示出处理器1170和1180分别包括集成存储器控制器单元1172和1182。处理器1170还包括作为其总线控制器单元的部分的点对点(P-P)接口1176和1178；类似地，第二处理器1180包括P-P接口1186和1188。处理器1170、1180可以利用P-P接口电路1178、1188经由点对点(P-P)接口1150交换信息。如图11所示，IMC 1172和1182可以将处理器与相应的存储器(即存储器1132和存储器1134)耦合，这些存储器可以是在本地附接到相应处理器的主存储器的部分。
处理器1170、1180中的每个利用点对点接口电路1176、1194、1186、1198经由单个的P-P接口1152、1154与芯片组1190交换信息。芯片组1190还沿着高性能图形互连1139经由接口电路1192与高性能图形电路1138交换信息。
共享高速缓存(未示出)可以包括在任一处理器中或两个处理器之外；而经由P-P互连与处理器连接，使得当处理器置于低功率模式时任一个或两个处理器的本地高速缓存信息可存储到共享高速缓存中。
芯片组1190可以经由接口1196与第一总线1116耦合。在一个实施例中，第一总线1116可以是外围部件互连(PCI)总线、或诸如快速PCI总线或另外的第三代I/O互连总线的总线，但是本发明的范围不限于此。
如图11所示，各I/O装置1114连同将第一总线1116与第二总线1120耦合的总线桥1118一起与第一总线1116耦合。在一个实施例中，第二总线1120包括低管脚计数(LPC)总线。各装置与第二总线1120耦合，包括例如键盘和/或鼠标1122、通信装置1127和存储单元1128，诸如磁盘驱动器或其他大容量存储装置，在一个实施例中，通常包括指令/代码和数据1130。此外，音频I/O 1124被显示为与第二总线1120耦合。注意，其他架构是可能的，其中所包含的部件和互连架构可不同。例如，除了图11的点对点架构之外，系统可以实现多点分支总线或其他此类架构。
虽然已经参照有限数量的实施例描述了本发明，但本领域技术人员将理解可从其得到多个修改方案和变型例。目的在于使随附的权利要求书涵盖所有这样的落在本发明的真正精神和范围内的修改方案和变型例。
设计可经过各阶段，从创建到模拟到制造。代表设计的数据可以多种方式来表示设计。首先，如在模拟中可利用的，可以使用硬件描述语言或另外的功能描述语言来表示硬件。另外，可以在设计过程的一些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，在某阶段中大多数设计达到在硬件模型中表示各装置的物理放置的数据级别。在使用常规的半导体制造技术的情况下，表示硬件模型的数据可以是规定对于用于生成集成电路的掩码的不同掩码层上各特征的存在或缺失的数据。在设计的任何表示中，可以通过任何形式的机器可读介质来存储数据。诸如磁盘的存储器或者磁或光存储装置可以是存储经由被调制或以其他方式生成以发送此类信息的光或电波发送的信息的机器可读介质。当发送指示或承载代码或设计的电载波时，在进行电信号的复制、缓冲或重发的程度上，得到新的副本。因此，通信提供商或网络提供商可以在有形的、机器可读介质上至少临时地存储诸如编码到载波中的具体化本发明的实施例技术的信息的物品。
如本文所使用的模块是指硬件、软件和/或固件的任意组合。作为示例，模块包括硬件，诸如与非暂态介质相关联以存储适于由微控制器执行的代码的微控制器。因此，在一个实施例中，提到模块是指硬件，其特别地配置以识别和/或执行待保存在非暂态介质上的代码。此外，在另一实施例中，模块的使用是指非暂态介质包括特别适于由微控制器执行以实现预定操作的代码。而且能够推导出，在另外的实施例中，术语模块(在该示例中)可以指代微控制器和非暂态介质的组合。通常，图示为分离的模块边界共同变化且可能重叠。例如，第一和第二模块可共享硬件、软件、固件或其组合，而可能保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括硬件，诸如晶体管、寄存器或其他硬件，诸如可编程逻辑器件。
在一个实施例中，短语“配置为”的使用是指排布、放置在一起、制造、提供以销售、进口和/或设计装置、硬件、逻辑或元件以实施指定的预定的任务。在该示例中，未操作的装置或其元件仍“配置为”如果其被设计、耦合和/或互连以实施指定任务则执行所述指定任务。作为纯粹示例性的例子，逻辑门可以在工作期间提供0或1。但是“配置为”向时钟提供使能信号的逻辑门不包括可以提供1或0的每一个可能的逻辑门。相反，逻辑门是以在工作期间输出1或0以启动时钟的某方式耦合的逻辑门。再次注意的是，术语“配置为”的使用不要求操作，但是集中于设备、硬件和/或元件的潜在状态，其中在潜在状态下，设备、硬件和/或元件设计成当设备、硬件和/或元件工作时执行特定任务。
此外，在一个实施例中，短语“以”、“能够”和/或“可操作以”的使用是指以启动以规定方式使用设备、逻辑、硬件和/或元件的方式设计的某设备、逻辑、硬件和/或元件。如上文所提到的，在一个实施例中，“以、能够或可操作以”的使用是指设备、逻辑、硬件和/或元件的潜在状态，其中设备、逻辑、硬件和/元件不工作，而是设计成使能按规定方式来使用设备。
如本文所使用的，“值”包括数字、状态、逻辑状态或二进制逻辑状态的任何已知表示。通常，逻辑级、逻辑值(logic value)或逻辑值(logical value)的使用也称为1的和0的，其仅表示二进制逻辑状态。例如，1是指高逻辑电平，0是指低逻辑电平。在一个实施例中，诸如晶体管或闪存单元的存储单元能够保存单个逻辑值或多个逻辑值。然而，可以使用计算机系统中值的其他表示。例如，十进制数还可以表示为二进制值1010和十六进制字母A。因此，值包括能够保存在计算机系统中的信息的任何表示。
而且，状态可由值或值的部分来表示。作为示例，第一值，诸如逻辑一，可以表示缺省或初始状态，而第二值，诸如逻辑零，可以表示非缺省状态。另外，术语“复位”和“置位”在一个实施例中分别指缺省和更新的值或状态。例如，缺省值潜在地包括高逻辑值，即复位，而更新值可能包括低逻辑值，即置位。注意，值的任何组合可用于表示任意数量的状态。
以上阐述的方法、硬件、软件、固件或代码的实施例可经由存储在机器可访问的、机器可读的、计算机可访问的或计算机可读的介质上的、能够由处理元件执行的指令或代码来实施。非暂态机器可访问/可读介质包括任何以诸如计算机或电子系统的机器可读的形式提供(即，存储和/或发送)信息的机制。例如，非暂态机器可访问介质包括随机存取存储器(RAM)、诸如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪存器件；电存储装置；光存储装置；声学存储装置；其他形式的用于保存从暂态(传播)信号(例如，载波、红外信号、数字信号)接收到的信息的存储装置；等等，其应与可以从其接收信息的非暂态介质区分开。
用于对逻辑编程以实现本发明的实施例的指令可以存储在系统中的存储器内，诸如DRAM、高速缓存、闪存或其他存储装置。此外，指令能够经由网络或通过其他计算机可读介质来分布。因此，机器可读介质可以包括任何用于存储或传输呈现为能够由机器(例如计算机)读取的形式的信息的机制，但是不限于软盘、光盘、压缩盘、只读存储器(CD-ROM)和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存或用于经由电的、光的、声的或其他传播信号形式(例如，载波、红外信号、数字信号等)在因特网上传输信息的有形的、机器可读存储装置。因此，计算机可读介质包括任何类型的、适合于存储或传输机器(例如计算机)可读形式的电子指令或信息的有形的机器可读介质。
下面的示例属于依照说明书的实施例。一个或多个实施例可以提供设备、系统、机器可读存储装置、机器可读介质和方法，其识别事务数据、生成微片以包括三个或更多时隙和待用作两个或更多时隙中的任一个的扩展的浮动字段、以及发送微片以传输微片。
在至少一个示例中，I/O逻辑包括分层栈，该分层栈包括物理层逻辑、链路层逻辑和协议层逻辑。
在至少一个示例中，三个或多个时隙包括三个已定义的时隙。
在至少一个示例中，微片包括192位。
在至少一个示例中，三个时隙中的第一时隙包括72位，三个时隙中的第二时隙包括70位，第三时隙包括18位。
在至少一个示例中，第一时隙和第二时隙各自包括相应的50位有效载荷字段。
在至少一个示例中，浮动字段将第一时隙或第二时隙的有效载荷字段扩展11位。
在至少一个示例中，第三时隙适于编码有应答和信用返回中的一个或多个。
在至少一个示例中，微片还包括16位循环冗余校验(CRC)字段。
在至少一个示例中，微片还包括11位事务标识符(TID)字段。
在至少一个示例中，每个时隙包括不同消息的报头。
在至少一个示例中，每个消息与特定虚拟网络内的相应事务相关联。
在至少一个示例中，微片还包括识别特定虚拟网络的虚拟网络标识符。
在至少一个示例中，其中与不同虚拟网络中的事务相关联的消息报头应包含在不同微片中。
一个或多个实施例可以提供设备、系统、机器可读存储装置、机器可读介质和方法，其接收微片，其中微片包括包含在微片中的三个或多个时隙以及用作两个或多个时隙中的任一个时隙的扩展的浮动字段，并且处理每个时隙以识别与一个或多个事务有关的一个或多个报头。
在至少一个示例中，一个或多个报头包括三个或多个报头。
在至少一个示例中，每个报头对应于与不同的相应事务相关联的相应消息。
在至少一个示例中，每个事务都包含在特定虚拟网络中。
在至少一个示例中，能够识别出浮动字段要扩展第一和第二时隙中的哪一个。
在至少一个示例中，第三时隙适于编码有应答和信用返回中的一个或多个。
在至少一个示例中，微片能够通过数据链路从第一装置发送到第二装置。第一、第二装置可以包括微处理器、图形加速器以及其他装置。
一个或多个示例可以进一步提供分层协议栈，该分层协议栈至少包括链路层和物理层，该分层协议栈配置为与串行差分链路耦合，其中所述分层协议栈进一步配置为通过所述串行差分链路来发送192位微片。
在至少一个示例中，192位微片包括16位CRC。
一个或多个示例可进一步提供分层协议栈，该分层协议栈至少包括链路层和物理层，该分层协议栈配置为与串行差分链路耦合，其中分层协议栈进一步配置为通过串行差分链路发送微片，微片包括11位事务标识符字段。
一个或多个示例可以进一步提供分层协议栈，该分层协议栈至少包括链路层和物理层，分层协议栈配置为与串行差分链路耦合，其中分层协议栈进一步配置为组装包含多个时隙的报头微片。
在至少一个示例中，多个有效载荷时隙包括三个时隙。
在至少一个示例中，三个时隙中的第一时隙和第二时隙尺寸相等，并且三个时隙中的第三时隙比第一时隙小。
在至少一个示例中，特殊控制微片可以占用全部的三个时隙。
在至少一个示例中，微片包括16位CRC。
一个或多个实施例可以提供用于如下的设备、系统、机器可读存储装置、机器可读介质和方法：识别事务数据；根据事务数据生成微片，其中所述微片包括两个或多个时隙、有效载荷和循环冗余校验(CRC)字段，所述CRC字段编码有基于有效载荷生成的16位CRC值；以及通过串行数据链路来发送微片到装置。
在至少一个示例中，I/O逻辑包括分层栈，该分层栈包括物理层逻辑、链路层逻辑和协议层逻辑。
在至少一个示例中，两个或多个时隙包括三个已定义的时隙。
在至少一个示例中，微片包括192位。
在至少一个示例中，三个时隙中的第一时隙包括72位，三个时隙中的第二时隙包括70位，第三时隙包括18位。
在至少一个示例中，第三时隙适于编码有应答和信用返回中的一个或多个。
在至少一个示例中，微片有效载荷包括176位。
在至少一个示例中，利用XOR树来生成CRC值，并且XOR树要对生成器多项式进行具体化。所述多项式可以包括g(x)＝(x16+x15+x13+x12+x10+x9+x8+x7+x6+x4+x3+x1+1)。CRC值可以是滚动CRC值。
在至少一个示例中，数据链路在第一状态下包括至少8个通道，并且微片包括192位。
在至少一个示例中，第一状态包括局部宽度发送状态，并且全宽度发送状态包括20通道链路。
一个或多个实施例可以提供用于如下的设备、系统、机器可读存储装置、机器可读介质和方法：接收微片，其中所述微片包括两个或多个时隙、有效载荷和循环冗余校验(CRC)字段，该CRC字段编码有基于有效载荷生成的16位CRC值，根据所述有效载荷来确定比较CRC值，并且将所述比较CRC值与包括在微片中的CRC值进行比较。
在至少一个示例中，基于比较能够在数据链路上检测一个或多个错误。
在至少一个示例中，微片包括192位，第一时隙包括72位，第二时隙包括70位，第三时隙包括18位。
在至少一个示例中，能够利用对生成器多项式进行具体化的XOR树来得到CRC值。生成器多项式可以包括g(x)＝(x16+x15+x13+x12+x10+x9+x8+x7+x6+x4+x3+x1+1)。
在至少一个示例中，生成器多项式同样用于生成包括在微片中的CRC值。
在至少一个示例中，CRC值包括滚动CRC值。
在至少一个示例中，微片能够在第一装置和第二装置之间发送。第一和第二装置可以是微处理器、图形加速器或其他装置。
一个或多个示例可以进一步包括分层协议栈，该分层协议栈至少包括链路层和物理层，分层协议栈配置为与串行差分链路耦合，其中分层协议栈进一步配置成为将在链路上发送的微片计算滚动CRC，滚动CRC基于至少两个多项式方程。
在至少一个示例中，两个多项式中的第二多项式要判定在每个通道突发保护中是否检测到1-7位错误中的全部，并且检测突发长度为16或更少的错误。
一个或多个示例可以进一步提供分层协议栈，该分层协议栈至少包括链路层和物理层，分层协议栈配置为与串行差分链路耦合，其中所述分层协议栈进一步配置为组装包括多个时隙的报头微片。
在至少一个示例中，多个有效载荷时隙包括三个时隙。
在至少一个示例中，三个时隙中的第一时隙和第二时隙尺寸相等，并且三个时隙中的第三时隙比第一时隙小。
在至少一个示例中，特殊控制微片可占用全部的3个时隙。
在至少一个示例中，微片包括16位CRC。
在该说明书中提到“一个实施例”或“实施例”是指结合所述实施例描述的特定的特征、结构或特性包括在本发明的至少一个实施例中。因此，在该说明书中各处出现的短语“在一个实施例中”或“在实施例中”不一定都指代同一实施例。此外，特定的特征、结构或特性可以在一个或多个实施例中以任何适合的方式组合。
在前述的说明书中，已经结合具体的示例性实施例进行了详细说明。然而，显而易见的是，可以对其做出各种改进和改变，而不偏离如随附权利要求书中阐述的本发明的更宽的精神和范围。因此，说明书和附图应在示例性的含义而不是限制的含义来考虑。此外，实施例和其他示例性语言的前面的使用不一定都指同一实施例或同一示例，而是可以指不同的和区别的实施例，以及可能的相同实施例。

Claims (26)

1.一种用于提供链路错误检测的设备，所述设备包括：
I/O逻辑部件，其用于：
识别将在串行数据链路上发送到装置的事务数据；
根据所述事务数据生成微片，其中所述微片具有已定义的格式，所述格式定义了包括在所述微片中的两个或更多时隙，并且所述微片包括有效载荷、浮动有效载荷字段以及循环冗余校验(CRC)字段，所述浮动有效载荷字段用于扩展所述两个或更多时隙中的一个，所述CRC字段编码有基于所述有效载荷生成的16位的CRC值；以及
通过所述串行数据链路将所述微片发送到所述装置。
2.如权利要求1所述的设备，其中，所述I/O逻辑部件实现分层协议栈，所述分层协议栈包括物理层、链路层和协议层。
3.如权利要求1所述的设备，其中，所述两个或更多时隙包括三个已定义的时隙。
4.如权利要求3所述的设备，其中，所述微片包括192位。
5.如权利要求4所述的设备，其中，所述三个已定义的时隙中的第一时隙包括72位，所述三个已定义的时隙中的第二时隙包括70位，并且所述三个已定义的时隙中的第三时隙包括18位。
6.如权利要求5所述的设备，其中，所述第三时隙适于编码有应答和信用返回中的一个或多个。
7.如权利要求5所述的设备，其中，微片有效载荷包括176位。
8.如权利要求1所述的设备，其中，所述I/O逻辑部件进一步利用XOR树来生成所述CRC值。
9.如权利要求8所述的设备，其中，所述XOR树用于对生成器多项式进行具体化，并且所述多项式包括g(x)＝(x16+x15+x13+x12+x10+x9+x8+x7+x6+x4+x3+x1+1)。
10.如权利要求1所述的设备，其中，所述I/O逻辑部件进一步生成滚动CRC值。
11.如权利要求10所述的设备，其中，所述数据链路在第一状态下包括至少8个通道，并且所述微片包括192位。
12.如权利要求11所述的设备，其中，所述第一状态包括局部宽度传输状态，并且全宽度传输状态包括20通道链路。
13.一种用于提供链路错误检测的设备，所述设备包括：
I/O逻辑部件，其用于：
通过串行数据链路接收微片，其中所述微片具有已定义的格式，所述格式定义了包括在所述微片中的两个或更多时隙，并且所述微片包括有效载荷、浮动有效载荷字段以及循环冗余校验(CRC)字段，所述浮动有效载荷字段用于扩展所述两个或更多时隙中的一个，所述CRC字段编码有基于所述有效载荷生成的16位的CRC值；
处理所述微片以根据所述有效载荷来得到比较CRC值；以及
将所述比较CRC值与包括在所述微片中的所述CRC值进行比较。
14.如权利要求13所述的设备，其中，所述I/O逻辑部件进一步基于所述比较来检测数据链路上的一个或多个错误。
15.如权利要求13所述的设备，其中，所述微片包括192位，所述时隙中的第一时隙包括72位，所述时隙中的第二时隙包括70位，并且所述时隙中的第三时隙包括18位。
16.如权利要求13所述的设备，其中，所述I/O逻辑部件进一步利用XOR树来得到所述CRC值，其中，所述XOR树用于对生成器多项式进行具体化。
17.如权利要求16所述的设备，其中，所述生成器多项式包括g(x)＝(x16+x15+x13+x12+x10+x9+x8+x7+x6+x4+x3+x1+1)。
18.如权利要求16所述的设备，其中，所述生成器多项式同样用于生成包括在所述微片中的所述CRC值。
19.如权利要求13所述的设备，其中，所述CRC值包括滚动CRC值。
20.一种用于提供链路误差检测的方法，所述方法包括：
通过串行数据链路接收微片，其中所述微片具有已定义的格式，所述格式定义了包括在所述微片中的两个或更多时隙，并且所述微片包括有效载荷、浮动有效载荷字段和循环冗余校验(CRC)字段，所述浮动有效载荷字段用于扩展所述两个或更多时隙中的一个，所述CRC字段编码有基于所述有效载荷生成的16位的CRC值；以及
处理所述微片以根据所述有效载荷得到比较CRC值；以及
将所述比较CRC值与包括在所述微片中的所述CRC值进行比较。
21.如权利要求20所述的方法，其中，所述微片包括192位，所述时隙中的第一时隙包括72位，所述时隙中的第二时隙包括70位，并且所述时隙中的第三时隙包括18位。
22.如权利要求21所述的方法，其中，所述有效载荷包括176位。
23.如权利要求20所述的方法，还包括识别所述CRC值为滚动CRC值，其中所述CRC值被作为滚动CRC值来处理。
24.一种用于提供链路错误检测的设备，所述设备包括用于执行如权利要求20-23中任一项所述的方法的单元。
25.一种包括逻辑的设备，所述逻辑的至少一部分是硬件逻辑，所述逻辑用于执行如权利要求20-23中任一项所述的方法。
26.一种具有指令的机器可读介质，所述指令在被机器执行时，使得所述机器执行如权利要求20-23中任一项所述的方法。
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