MX2011002590A - Adquisicion de subcanal en un receptor de television digital diseñado para recibir señales moviles/portatiles. - Google Patents

Abstract

Cuando un cambio en una selección de subcanal se realiza después de un móvil/portátil (M/H) se empieza el Cuadro, un receptor M/H es incapaz de corregir durante un tiempo los errores de byte mediante la decodificación ClRC transverso (TRS) de los resultados de la decodificación turbo. Algunos de los paquetes IP comprenden los datos de la Tabla de Mapa de Servicio (SMT)-móvil/portátil (MH) utilizados para actualizar SMT determinando cómo el receptor M/H es operado. Los datos SMT-MH que no han sido sujetos a la corrección de error de byte TRS se conservan de la actualización del SMT hasta que estos datos SMT-MH se verifiquen por los datos SMT-MH posteriores sujetos a la corrección de error de byte TRS. La transmisión del número total de una información de los Grupos (TNoG) para el Cuadro M/H actualmente recibido en todos sus sub-cuadros aumenta la velocidad de la adquisición de las actualizaciones del Canal de Información Rápida por el recetor M/H.

Description

ADQUISICIÓN DE SUB-CANAL EN UN RECEPTOR DE TELEVISIÓN DIGITAL DISEÑADO PARA RECIBIR SEÑALES MÓVILES/PORTÁTILES REFERENCIA CRUZADA A SOLICITUDES RELACIONADAS Esta solicitud reclama la prioridad de las Solicitudes Provisional de los Estados Unidos Nos. de Serie 61/191 ,323, 61/194,599, 61/201 ,539, 61/203,584, 61/208,725 y 61/215,764 presentadas el 8 de septiembre de 2008, 29 de septiembre de, 1 1 de diciembre de 2008, 22 de diciembre de 2008, 22 de enero de 2009 y 9 de mayo de 2009, respectivamente, las descripciones de las cuales están incorporadas a la presente en su totalidad mediante referencia.

ANTECEDENTES DE LA INVENCIÓN 1. Campo Los aparatos y métodos consistentes con el presente concepto inventivo se refieren a la transmisión y recepción de señales de televisión digital (DTV) en transmisión a través del aire, cuyas señales de DTV incluyen datos codificados de manera robusta y la señalización acompañante diseñados para recepción de receptores móviles/portátiles (M/H). 2. Técnica Relacionada El Advanced Televisión Systems Committee (ATSC) publicó su ATSC Digital Televisión Standard (Estándar de Televisión Digital) en 1995 como el Documento A/53, referido en lo sucesivo simplemente como "A/53" para fines de brevedad. El Anexo D de A/53 titulado "Características de Sistemas RF/Transmisión" está particularmente incorporado mediante referencia en esta especificación. A/53 describe modulación de amplitud de banda lateral residual (VSB) de la onda portadora de radio-frecuencia (RF) utilizando una señal de modulación de nivel ocho, a cuyo tipo de transmisión DTV en el aire se le llama "8-VSB". En los primeros años del siglo veintiuno, se han realizado esfuerzos en la industria DTV para proporcionar una transmisión más robusta de datos en los canales DTV de transmisión sin alterar de forma indebida las operaciones de los llamados receptores DTV "pre-existentes" que ya existen en el campo. La transmisión robusta de datos para recepción mediante receptores M/H se proporcionará en versiones sucesivas de un estándar ATSC para transmisión DTV hacia receptores M/H referido de modo más breve como el estándar M/H. una versión inicial es un Estándar DTV Móvil ATSC referido como "A/153" para fines de brevedad. El A/153 ha sido publicado por ATSC como un estándar candidato.

La operación de todos los receptores DTV pre-existentes es alterada en caso de que no se preserve la codificación Trellis 2/3 a través de cada campo de datos transmitido. Asimismo, el módulo promedio de la señal DTV será el mismo que para una señal 8-VSB como se especificó en la versión 1995 del estándar A/53, a fin de no alterar la ecualización adaptable en los receptores pre-existentes utilizando el algoritmo de módulo constante (CMA).

Otro problema con relación a los receptores DTV "pre-existentes" es que se vendió un gran número de esos receptores que no fueron diseñados para responder a señales DTV de transmisión a menos que los campos de datos des-intercalados recuperados mediante descodificación Trellis fueran llenados de modo preponderante con claves de acceso (207, 187) corrección de errores sin canal de retorno Reed-Solomon (RS) (FEC) de un tipo específico o aproximaciones corregibles para dichas claves de acceso. En consecuencia, a fin de acomodar la recepción de señal DTV continua por medio de dichos receptores pre-existentes, las transmisiones robustas son restringidas de la siguiente manera. Antes de la intercalación de byte convolucional, los campos de datos serán llenados de modo preponderante con (207, 187) claves de acceso FEC RS del tipo especificado en el estándar A/53.

Esta restricción ha conducido a datos M/H codificados para recepción mediante receptores M/H que están encapsulados dentro de (207, 187) claves de acceso FEC RS de tipo similar a aquel especificado en el estándar A/53. Las (207, 187) claves de acceso FEC RS difieren de alguna manera, ya que no son necesariamente sistemáticas con los veinte bytes de paridad localizados en las conclusiones de las claves de acceso. Los veinte bytes de paridad de algunas de estas (207, 187) claves de acceso FEC RS aparecen primero en las claves de acceso para acomodar la inclusión de las señales de preparación en los campos de datos intercalados. Las claves de acceso FEC RS de 207-byte empiezan de modo invariable con un encabezado de tres byte similar a los segundo a cuarto bytes de un paquete MPEG-2, con un código de identificación de paquete (PID) de trece-bit en las posiciones de cuarto a décimo sexto bit. (los paquetes MPEG-2 y MPEG-4 son dos tipos de paquetes de transporte de datos especificados por el Moving Picture Experts Grupo.) Excepto para el encabezado de tres byte y los veinte bytes de paridad en cada clave de acceso FEC RS FEC (207, 187), se ha considerado que el resto de la clave de acceso está disponible para "encapsular" 184 bytes de una transmisión robusta. (En la actualidad, el inventor observa que, el último byte del encabezado de tres byte de la clave de acceso FEC RS de 207-byte también puede ser reemplazado por un byte de datos M/H, de modo que una clave de acceso FEC RS de 207-byte podría "encapsular" 185 bytes de una transmisión robusta.) El estándar A/153 especifica que longitudes ¡guales sucesivas de ^corrientes de datos M/H son sometidas a codificación RS transversal (TRS), y después, a codificación de comprobación de redundancia cíclica (CRC) periódica para desarrollar indicaciones de posibles localizaciones de errores de byte en la codificación TRS. Estos procedimientos están diseñados para corregir errores de byte ocasionados por ruido de ráfaga prolongado, en particular como puede surgir a partir de la intensidad de señal recibida, y son realizados en un aparato llamado "codificador de Cuadro M/H". Un Cuadro M/H es un intervalo que, por lo menos, de manera usual, es de la misma duración de 968-milisegundos que veinte intervalos de cuadro 8-VSB. El Cuadro M/H es s.ub-dividido en cinco sub-cuadros M/H de igual longitud, cada uno compuesto de 16 Grupos sucesivos de datos M/H, formando de este modo 80 Ranuras para datos M/H en cada Cuadro M/H. Los datos M/H relacionados dentro de un conjunto seleccionado de las 80 Ranuras en un Cuadro M/H son referidos como una "Formación". Cada Formación está compuesta de un "Conjunto" o de dos Conjuntos localizados en diferentes porciones de los Grupos. Cada Conjunto es codificado TRS y CRC de manera independiente uno de otro.

La señal de salida desde el codificador de Cuadro M/H es suministrada para codificación convolucional concatenada serial subsecuente (SCCC) de la clase general descrita por Valter Benedetto en la Patente de los Estados Unidos No. 5,825,832 emitida el 20 de octubre de 1998 y titulada "Method and Device for the Reception of Symbols Affected by Inter-symbol Interface". Un codificador para SCCC comprende un codificador convolucional externo, un intercalador para los símbolos de dos-bit generados por el codificador convolucional externo, y un codificador convolucional interno que constituye el precodificador y el codificador Trellis 2/3 prescrito por el estándar A/53.

El estándar A/153 especifica que los bytes de paridad generados por la codificación TRS serán transmitidos a la conclusión de longitudes iguales sucesivas de corrientes de datos M/H de 187-byte usadas para generarlos. La codificación TRS de cuadros de datos M/H se extiende sobre intervalos de 968-milisegundos de señales 8-VSB. Se especifican tres opciones para la codificación TRS. Las transmisiones M/H usarán codificación TRS (21 1 , 187), (223, 187) o (235, 187).

Una porción inicial del procedimiento de codificación TRS en el codificador de Cuadro M/H puede ser análoga a un proceso de intercalación de bloque tipo matriz de la siguiente clase. Una primera memoria de imagen RS del codificador de Cuadro M/H es escrita fila por fila con respecto a longitudes iguales sucesivas de corriente de datos M/H, y después leída columna por columna para el codificador RS, el cual genera claves de acceso TRS sucesivas. Una porción final del procedimiento de codificación TRS en el codificador de Cuadro M/H puede ser equiparada con un procedimiento de desintercalación de bloque tipo matriz de la siguiente clase. Una segunda memoria de imagen RS del codificador de Cuadro M/H es escrita columna por columna y fila por fila con respecto a las claves de acceso TRS sucesivas, y después, leída columna por columna para reproducir las longitudes iguales sucesivas respectivas de las corrientes de datos M/H, cada una que es seguida por los bytes de pandad TRS.

En un receptor M/H para señales M/H, turbo descodificación de una señal M/H SCCCd es seguida por una descodificación TRS y procedimiento de corrección de error. Una porción inicial del procedimiento de descodificación TRS en un descodificador de Cuadro M/H puede ser equiparada con un procedimiento de intercalación de bloque tipo matriz de la siguiente clase. Una primera memoria de imagen RS del receptor M/H es escrita fila por fila con longitudes iguales sucesivas respectivas de corrientes de datos M/H, cada una con bytes de pandad TRS, y después, leída columna por columna para el descodificador RS, el cual genera claves de acceso corregidas sucesivas; Una porción final del procedimiento de descodificacion TRS en el descodificador de Cuadro M/H puede ser equiparada con el procedimiento de des-intercalación de bloque tipo matriz de la siguiente clase. Una segunda memoria de imagen RS es escrita columna por columna y fila por fila con claves de acceso corregidas respectivas, y después, leída fila por fila para reproducir longitudes iguales sucesivas respectivas de corrientes de datos M/H con corrección de error. La segunda memoria de imagen RS del receptor M/H puede ser menor que la primera memoria de imagen RS ya que sólo los bytes de datos de las claves de acceso corregidas necesitan ser sometidos al procedimiento de des-intercalación de bloque.

Lleva 968 milisegundos para que una memoria de imagen RS en el receptor M/H de señales M/H sea escrita por completo, de modo que pueden iniciar la descodificación TRS y la corrección de error. Toma algún tiempo entonces para que procedan la descodificación TRS y la corrección de error y para que se realice la subsecuente desintercalación de bloque. Después de esto, los datos M/H corregidos des-intercalados por bloque pueden ser escritos en una memoria caché primero en entrar/primero en salir (FIFO, por sus siglas en inglés) que soporta las operaciones de etapas subsecuentes del receptor. Es necesario un cierto tiempo para que la memoria cache FIFO se llene de modo suficiente para haya poca oportunidad para que las etapas subsecuentes del receptor M/H no tengan los suficientes bits requeridos para su operación. Los procedimientos anteriores introducen un retraso de dos segundos a partir del tiempo en que se recibe una señal M/H de banda base para estar disponible para la señal M/H, como se corrigió mediante los procedimientos de descodificación TRS, a fin de estar disponible para procesamiento mediante etapas posteriores del receptor M/H utilizando un protocolo de transporte en tiempo real (RTP). Este retraso afecta el tiempo tomado para cambiar la selección de sub-canal si todos los sub-canales disponibles no están siendo procesados de manera concurrente, suponiendo que no se requiere un cambio de canal RF. Si se necesita un cambio de canal RF se requerirá de más tiempo para' sintonizar de nuevo y estabilizar una terminal de entrada del receptor M/H que heterodina las transmisiones de señal M/H para la banda base y ecualiza una respuesta de canal, cuyo tiempo adicional comúnmente es sólo de una fracción de segundo.

El tiempo para el cambio en la selección de sub-canal establecido en el párrafo anterior supone que el cambio se hace justo antes del inicio de un Cuadro M/H. Si el Cuadro M/H ya ha iniciado cuando se hace el cambio en la selección de sub-canal, habrá una espera hasta que inicie el siguiente Cuadro M/H. es decir, supuestamente, sólo los datos de los procedimientos de descodificación TRS que se encuentra que son correctos serán pasados a las etapas posteriores del receptor M/H. A/153, el estándar candidato publicado en 2009, se basó en un documento presentado al ATSC por LG Electronics Co., Ltd. El 15 de octubre de 2007, cuyo documento se titula "MPH Physical Layer Technical Disclosure". El sistema de transmisión M/H de LG Electronics como se propuso originalmente está diseñado para transmitir una corriente MPEG-2-compatible de paquetes de transporte de 187-byte. Sin embargo, se decidió mediante un grupo ad hoc dentro del ATSC transmitir en su lugar paquetes de Corriente de Transporte de Protocolo de Internet de longitud indeterminada. Los paquetes IP de longitud indeterminada no pueden ser analizados mediante simple referencia a los principios de las filas de bytes en un cuadro TRS. En consecuencia, el estándar A/153 prescribe que cada una de las filas de bytes en los cuadros TRS inicie con un encabezado de dos-byte, 16-bit, que incluye una indicación de donde en la fila inicia un paquete IP, si un paquete IP empieza en esa fila y es el primer paquete IP que inicia en esa fila. Si más de un paquete IP inicia en una fila, el inicio de cada paquete IP adicional es considerado a partir de la información de longitud de paquete contenida en un encabezado de un paquete IP precedente. El encabezado de cada paquete IP contiene una suma de verificación de dos-byte, 16-bit para codificación CRC de ese paquete IP particular.

Una señal IP suministrada para etapas posteriores de un receptor M/H incluye paquetes móviles/portátiles-de Tabla de Mapa de Servicio (SMT-MH) que transmiten un SMT respectivo para cada Conjunto incluido en la transmisión de señal M/H. estos paquetes SMT-MH son utilizados para ensamblar una Guía de Servicio Electrónico (ESG, por sus siglas en inglés) que se pone a disposición en una pantalla de observación para guiar a un usuario del receptor M/H en la selección de usuario de un sub-canal que se va a recibir y un modo de recepción de ese sub-canal. Después de dicha selección por parte del usuario, los datos SMT-MH almacenados son utilizados para acondicionar una operación del receptor M/H en consecuencia. Cada paquete SMT-MH incluye indicaciones dentro del mismo acerca de si el paquete SMT-MH repite un paquete SMT-MH previo para el Conjunto o actualiza el paquete SMT-MH previo. La repetición de paquetes SMT-MH está designada para hacer disponible un grado adicional de protección de datos SMT-MH contra alteración por ruido.

BREVE DESCRIPCIÓN Una de las perspectivas del inventor fue que haya una diferencia inherente entre las dos clases de paquete SMT-MH. Un primer paquete SMT-MH que actualiza las instrucciones relativas al procesamiento de los paquetes IP sólo proporciona instrucciones referentes a los paquetes IP que suceden al primer paquete SMT-MH. Un segundo paquete SMT-MH que repite instrucciones concernientes al procesamiento de los paquetes IP que proporciona instrucciones que son aplicables no sólo a los paquetes IP que sucedieron al segundo paquete SMT-MH, sino también a los paquetes IP que preceden al segundo paquete SMT-MH. El inventor discernió que las características del segundo paquete SMT-MH que repiten instrucciones relativas al procesamiento de paquetes IP pueden ser valiosas cuando se resume la operación después de que se ha interrumpido la recepción de señales M/H en un receptor M/H.

Un diseño de receptor M/H hace surgir problemas con respecto a qué hacer con los paquetes IP que son recibidos después de un cambio en la selección de sub-canal, aunque antes de que se hayan actualizado los datos SMT-MH. Los datos SMT-MH en ocasiones están disponibles a partir de una fuente de esos datos para un número de sub-canales, y de hecho posiblemente para sub-canales de un número de canales de diferentes radio frecuencias. Otra táctica es utilizar los datos SMT-MH almacenados en un momento previo cuando se seleccionó el mismo sub-canal. Sin embargo, hay circunstancias en las que un receptor M/H no tiene conocimiento previo válido de los datos SMT-MH, y tales condiciones de recepción son de interés general con respecto al concepto inventivo reclamado en la presente. Las condiciones de recepción de un interés particular son aquellas en las cuales una actualización de datos SMT-MH es recibida después de un cambio en la selección de sub-canal, pero durante un cuadro RS que no está completo. Una posible táctica es utilizar esos datos SMT-MH si la descodificación CRC de los paquetes IP que contienen los datos SMT-MH no indica presencia de error. Algunos expertos en el ATSC han objetado el suministro a etapas posteriores de un receptor M/H datos no encontrados por la descodificación CRC por estar en error cuando se hizo la selección de sub-canal demasiado tarde para permitir que proceda la corrección de error de byte TRS de inmediato o casi de ese modo. Su interés establecido es que los datos SMT-MH alteraron de una manera que la descodificación CRC falle en la detección y pueda ocasionar alguna clase de condición de bloqueo en el receptor M/H.

Un aspecto del concepto inventivo reclamado en la presente es que se puede evitar cualquier condición mediante una rápida y sencilla prevención de los datos SMT-MH que no han sido sometidos a corrección de error-byte TRS a partir de la actualización SMT ya que controla la operación del receptor, por lo menos hasta que los datos SMT-MH puedan ser verificados por datos SMT-MH posteriormente que han sido sometidos a corrección de error-byte TRS. Sin embargo otros datos IP que el descodificador CRC no encontró en error pueden ser utilizados aún para ayudar a llenar la memoria caché FIFO. Esto puede ayudar a reducir la oportunidad de que las etapas posteriores del receptor M/H carezcan de los paquetes IP requeridos para su operación. Cuando los paquetes SMT-MH que han sido sometidos a la corrección de error-TRS se hacen disponibles, cada uno de los paquetes SMT-MH puede ser analizado para determinar si es una actualización o una repetición.

Si un paquete SMT-MH posterior contiene una indicación de que es una actualización, se puede tomar una decisión de si los contenidos previos procesados o no de la memoria caché FIFO para datos IP serán utilizados con los datos SMT-MH a partir de un paquete SMT-MH previo. Esta decisión puede ser pronosticada sobre la probabilidad de alteración del (los) paquete(s) SMT-MH inicial(es) por ruido, o puede ser draconiana con los datos previos que incluyen el o los paquetes SMT-MH iniciales que se dejaron sin procesar y después de un tiempo son descartados si continúan sin procesar.

Se espera que usualmente el último paquete SMT-MH contenga una indicación de que es una repetición y los últimos datos SMT-MH a partir de los cuales ese paquete confirma datos SMT-MH iniciales. En tal caso, se usan los contenidos previos de la memoria caché FIFO para datos IP, y se actualiza la SMT.

Sin embargo, es posible que el último paquete SMT-MH contenga una indicación que es una repetición, aunque los últimos datos SMT-MH sean una variación con los datos SMT-MH iniciales. En los diseños que usan una memoria caché FIFO capaz de almacenar temporalmente paquetes IP a partir de unos cuantos Cuadros M/H, la selección entre los dos conjuntos de datos SMT-MH se puede resolver mediante referencia a los últimos datos SMT-MH. Sin embargo, este permite retraso adicional en la complementación de la selección de sub-canal. El padecer este retraso adicional será más necesario si la relación señal a ruido de la señal M/H recibida es menor.

Un aspecto del concepto inventivo reclamado en la presente es que se hace un cambio en una señalización de Canal de Parámetro de Transmisión (TPC, por sus siglas en inglés) realizada por un transmisor DTV que transmite datos M/H. el cambio proporciona la señalización del número total de Grupos para cada sub-cuadro de un Cuadro M/H actual que es proporcionado durante los tres sub-cuadros finales del mismo así como durante los dos sub-cuadros iniciales del mismo. Este cambio puede permitir que un receptor M/H que recibe señales M/H descodifique datos M/H en una porción de conclusión de un cuadro RS transmitido durante un tiempo cuando se hace un cambio en la selección de sub-canal en el receptor.

Otro aspecto del concepto inventivo aquí reclamado es que, si un Cuadro M/H ya ha iniciado cuando se efectúa un cambio en la selección de sub-canal, n se puede ejecutar entonces una corrección de error-byte TRS, las etapas finales de un receptor M/H que recibe señales M/H son datos suministrados en los que la codificación CRC de paquetes IP no encuentra error. Un aspecto adicional del concepto inventivo reclamado en la presente es que se impide que los datos SMT-MH que no han sido sometidos a corrección de error-byte TRS actualicen una SMT usada para controlar la operación del receptor M/H. Por lo menos esto es así hasta que los datos SMT-MH son verificados por datos SMT-MH finales que han sido sometidos a corrección de error-byte TRS.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La FIGURA 1 es un diagrama esquemático de un aparato transmisor de la técnica relacionada para transmitir señales DTV a receptores M/H de acuerdo con el estándar M/H.

La FIGURA 2 es un diagrama esquemático de una porción 600 de un codificador de Cuadro M/H que puede ser usado como el codificador de Cuadro M/H 6 en el aparato transmisor de la FIGURA 1 .

La FIGURA 3 es un diagrama esquemático de una modalidad representativa del procesador de bloque en el aparato transmisor DTV de la FIGURA 1.

Cada una de las FIGURAS 4A y 4B son tablas que muestran una sintaxis de bits en el Canal de Parámetro de Transmisión (TPC), cuya sintaxis presenta un aspecto del concepto inventivo reclamado en la presente.

La FIGURA 5 ilustra la señalización avanzada de datos TPC, de acuerdo con una modalidad ilustrativa del concepto inventivo reclamado en la presente.

La FIGURA 6 es un diagrama esquemático de un codificador de señalización 900 que puede ser utilizado como el codificador de señalización 9 en el aparato transmisor de la FIGURA 1.

La FIGURA 7A es un dibujo de ensamble que muestra como las FIGURAS 7B, 7C y 7D se combinan para proporcionar un diagrama esquemático de un receptor M/H para recibir transmisiones M/H enviadas en el aire por el aparato transmisor de la FIGURA 1.

La FIGURA 8 es un diagrama de flujo que ilustra operaciones del procesador SMT-MH 109 en la porción de FIGURA 7D del receptor M/H de la FIGURA 7A.

La FIGURA 9 es una porción de receptor alternativa que puede reemplazar a la porción de la FIGURA 7C del receptor M/H de la FIGURA 7A.

La FIGURA 10 illustrates a detailed schematic diagram of the bypass unit 1 12 shown in the FIGURA 9 receiver portion, which bypass unit 1 12 is used to bypass descodificación TRS for a time after a sub-channel ¡s newly selected, de acue'rdo con una modalidad ilustrativa de un aspecto de the inventive concept claimed herewitl [33] FIGURA 1 1 es un diagrama esquemático que ilustra como la RAM 97 y la RAM 99 mostradas en la FIGURA 7C y en la FIGURA 9 pueden ser reemplazadas por una sola RAM 128, de acuerdo con una modalidad ilustrativa de un aspecto del presente concepto inventivo.

La FIGURA 12 es una porción de receptor alternativa que reemplaza a la porción de la FIGURA 7D del receptor M/H de la FIGURA 7A en los diseños de receptor M/H actualmente preferidos.

La FIGURA 13 es un diagrama de flujo que ilustra una forma de operar el procesador SMT-MH 129, la memoria 130 para paquetes SMT-MH, y la memoria caché 107 en la porción de receptor de la FIGURA 12.

La FIGURA 14 es un diagrama de flujo que ilustra otra manera de operar el procesador SMT-MH 129, la memoria 130 para paquetes SMT-MH, y la memoria caché 107 en la porción de receptor de la FIGURA.

DESCRIPCION DETALLADA DE MODALIDADES ILUSTRATIVAS Se describirán ahora con mayor detalle ciertas modalidades ilustrativas del presente concepto inventivo con referencia a los dibujos adjuntos.

Los temas definidos en las siguientes descripciones, tales como la construcción detallada y elementos, se proporcionan para ayudar en un entendimiento comprehensivo del concepto inventivo. Por tanto, es evidente que las modalidades ilustrativas se pueden llevar a cabo sin esos temas definidos de modo específico. Asimismo, las funciones o construcciones bien conocidas no serán descritas en detalle ya que harían confusa la invención con detalles innecesarios.

Un sistema móvil/portátil (M/H) especificado por el estándar A/153 proporciona servicios de transmisión M/H utilizando una porción de la transmisión 8-VSB ATSC 19.39 Mbps,. en tanto que el resto aún está disponible para servicios de TV de alta definición o definición estándar múltiple. El sistema M/H es un sistema de corriente dual que proporciona corrientes de datos multiplex de servicio ATSC para servicios DTV existentes y corrientes de datos multiplex de servicio principal, servicio M/H para uno o más servicios M/H.

La FIGURA 1 es un diagrama esquemático de un aparato de transmisión de la técnica relacionada 1000 para transmitir señales DTV para receptores M/H, utilizando codificación convolucional concatenada serial (SCCC) de datos de servicio M/H. el aparato de transmisión 1000 recibe dos conjuntos de corrientes de entrada: uno incluye los paquetes de corriente de transporte MPEG (TS) de datos de servicio principal y el otro incluye datos de servicio M/H. Los datos de servicio M/H son encapsulados en paquetes TS similares a MPEG-2 antes de la emisión, cuyos paquetes TS similares a MPEG-2 han sido llamados "paquetes de encapsulado M/H" o de modo más sencillo "paquetes MHE". Esto evita la alteración de la recepción de los datos de servicio principal mediante receptores 8-VSB preexistentes. Los datos de servicio M/H podrían ser transportados en paquetes MPEG TS, tales como MPEG-2 vídeo/audio o MPEG-4 vídeo/audio, aunque la decisión dentro del ATSC es que pueden ser transportados por paquetes de Protocolo de Internet (IP). El aparato de transmisión 1000 combina paquetes MPEG TS de los datos de servicio principal y paquetes IP TS de los datos de servicio M/H en una corriente de paquetes MPEG o TS similares a MPEG. Después, el aparato de transmisión de la FIGURA 1 procesa la corriente combinada para transmisión como una señal 8-VSB Trellis-codificada ATSC. Un aparato controlador de Cuadro M/H 1 como se muestra en la FIGURA 1 controla las operaciones anteriores.

Hacienda referencia a la FIGURA 1 , la corriente multiplex de servicio principal de datos es suministrada a una circuitería de ajuste de sincronización de paquete y referencia de reloj de programa (PCR) 2 antes de que los paquetes de esa corriente sean enrutados hacia un multiplexor de paquete 3 para ser multiplexados por división de tiempo con paquetes que encapsulan datos de servicio M/H, es decir, paquetes MHE. Debido a su multiplexado por división de tiempo con los paquetes MHE, los cambios tienen que hacerse para el tiempo de emisión de los paquetes de corriente de servicio principal en comparación con la sincronización que ocurriría sin la corriente M/H . presente. La circuitería de sincronización de paquete y ajuste PCR 2 hace que estos cambios respondan a las señales de control suministradas a la misma desde el aparato controlador de Cuadro M/H 1. El multiplexor de paquete 3 multiplexa por división de tiempo los paquetes TS de servicio principal con los paquetes MHE, según es indicado por las señales de control desde el aparato controlador de Cuadro M/H 1 . El aparato de transmisión 1000 incluye un pre-procesador M/H 4 y un post-procesador M/H 5.

Una función del pre-procesador M/H 4 es reacomodar los datos de servicio M/H en una estructura de datos M/H, para mejorar la fortaleza de los datos de servicio M/H mediante los procesos de corrección de error sin canal de retorno adicionales (FEC), para insertar secuencias de preparación, y subsecuentemente para encapsular los datos mejorados procesados dentro de paquetes MHE, para generar de este modo la TS adicional, es decir, paquetes MHE. Las operaciones ejecutadas por el pre-procesador M/H 4 incluyen codificación de Cuadro M/H, procesamiento de bloqueo, formateo de Grupo, formateo de paquete y codificación de señalización M/H. El aparato controlador de Cuadro M/H 1 proporciona parámetros de transmisión necesarios para el pre-procesador M/H 4 y controla el multiplexor de paquete 3 para multiplexar los paquetes TS de servicio principal y los paquetes MHE para organizar el Cuadro M/H.

Una función del post-procesador 5 es procesar los datos de servicio principal mediante codificación 8-VSB normal y reacomodar los datos de servicio M/H pre-procesados en una corriente combinada para asegurar la compatibilidad retroactiva con ATSC 8-VSB. Los datos de servicio principal en la corriente combinada son procesados exactamente de la misma manera que para la transmisión 8-VSB normal: aleatorización, codificación Reed-Solomon (RS), intercalación de byte convolucional y codificación Trellis. Los datos de servicio M/H en la corriente combinada son procesados de manera diferente a partir de los datos de servicio principal, con los datos de servicio M/H pre-procesados que se desvían de la aleatorización de datos. Los datos de servicio M/H pre-procesados son sometidos a codificación RS no sistemática, la cual reacomoda los bytes de esos datos. La codificación RS no sistemática permite la inserción de secuencias de preparación grandes equidistanciadas sin alterar a los receptores pre-existentes. Se realizan operaciones adicionales en los datos de servicio M/H pre-procesados para inicializar las memorias de un codificador Trellis modificador 15 al inicio de cada secuencia de preparación incluida en los datos de servicio M/H pre-procesados.

De modo más específico, la corriente de datos multiplex de servicio M/H es suministrada al pre-procesador M/H 4 para procesamiento y subsecuente encapsulado de los datos de servicio M/H en campos de carga útil de paquetes MHE. Los paquetes MHE son suministrados al multiplexor de paquete 3 después de que se completa el encapsulado de datos dentro de sus campos de carga útil.

De modo aún más específico, la corriente de datos multiplex de servicio M/H es suministrada a un codificador de Cuadro M/H 6 el cual proporciona codificación Reed-Solomon transversal (TRS) de paquetes de datos. Los paquetes de datos son sometidos también a codificación de comprobación de redundancia cíclica periódica (CRC) para localizar errores de byte en la codificación TRS. Cada Cuadro M/H está compuesto de uno o dos cuadros de la codificación TRS, y los datos en cada cuadro de la codificación TRS CRC son aleatorizados de manera independiente unos de otros y a partir de los datos de multiplex de servicio principal. La FIGURA 1 indica que el codificador de Cuadro M/H 6 es de la clase mostrada en la FIGURA 2 del dibujo, el cual está de acuerdo con un aspecto del presente concepto inventivo.

El codificador de Cuadro M/H 6 es conectado para suministrar paquetes de datos de servicio M/H a un procesador de bloque 7, como una señal de entrada para el mismo. El procesador de bloque 7 incluye codificadores para cada tipo de codificación convolucional externa de fase única usada en la SCCC y los respectivos intercaladores subsecuentes para tetrabits de dos-bit sucesivos de cada tipo de datos codificados convolucionales externos de fase única.

Un formateador de Grupo 8 es conectado para recibir los datos codificados convolucionales externos intercalados desde el procesador de bloque 7 como una señal de direccionamiento de entrada. El formateador de Grupo 8 incluye un organizador de formato de Grupo intercalado que opera sobre el formato de Grupo como aparecerá después de que intercala los datos ATSC. El organizador de formato de Grupo intercalado mapea los datos de servicio M/H FEC codificados desde el procesador de bloque en bloques M/H correspondientes de un Grupo, agregando bytes de datos de preparación predeterminados y bytes de datos para ser utilizados para inicializar las memorias del codificador Trellis modificado 15. El organizador de formato de Grupo intercalado inserta encabezados de tres-byte para los paquetes MHE. El organizador de formato de Grupo intercalado inserta también bytes de espacio reservado para datos de servicio principal y para paridad RS no sistemática. El organizador de formato de Grupo intercalado agrega algunos bytes de relleno para completar la construcción del formato de Grupo pretendido. El organizador de formato de Grupo intercalado ensambla un Grupo de 1 18 paquetes MHE consecutivos. Algunos de estos paquetes MHE están compuestos de la codificación convolucional externa intercalada suministrada por el procesador de bloque 7. Otros de estos paquetes MHE son señales de preparación prescritas almacenadas en una memoria sólo de lectura dentro del formateador de Grupo 8 e insertadas en intervalos prescritos dentro del Grupo. Incluso otros de estos paquetes MHE son generados por un codificador de señalización9.

El sistema de transmisión M/H tiene dos clases de canal de señalización generados por el codificador de señalización 9. Uno es el Canal de Parámetro de Transmisión (TPC), y el otro es el Canal de Información Rápida (FIC). El TPC es para señalizar los parámetros de transmisión M/H tales como los diferentes modos FEC y la información de Cuadro M/H. El FIC está provisto para habilitar los receptores M/H de adquisición dé servicio rápidos y contiene información de capa transversal entre una capa física de los receptores y su(s) capa(s) superior(es). La señalización de TPC y la señalización de FIC son transmitidas en cada Grupo M/H, es decir, dos veces en cada campo de datos 8-VSB, iniciando en su segmento de datos 17mo y su segmento de datos 173ro.

Dentro del formateador de Grupo 8, el organizador de formato de Grupo intercalado es seguido en conexión de cascada por un des-intercalador de byte que complementa el intercalador de byte convolucional ATSC. El formateador de Grupo 8 es conectado para suministrar una respuesta de este des-intercalador de byte como su señal de salida, la cual es aplicada como una señal de entrada para un formateador de paquete 10. Inicialmente, el formateador de paquete 10 suprime los espacios reservados de datos de servicio principal y los espacios reservados de paridad RS que fueron insertados por el organizador de formato de Grupo intercalado para la adecuada operación del des-intercalador de byte en el formateador de Grupo 8. El formateador de paquete 10 inserta un byte de sincronización TS MPEG antes de cada paquete de datos de 187-byte como un prefijo del mismo. El formateador de paquete 10 suministra paquetes TS que encapsulan 1 18 datos M/H (es decir, paquetes MHE) por Grupo para el multiplexor de paquete 3, el cual multiplexa por división de tiempo los paquetes MHE y los paquetes TS de servicio para construir Cuadros M/H.

El aparato controlador de Cuadro M/H 1 controla el multiplexor de paquete 3 de la siguiente manera cuando el multiplexor de paquete programa los 1 18 paquetes MHE desde el formateador de paquete 10. 37 paquetes preceden inmediatamente a un segmento de sincronización de campo de datos (DFS) en un campo de datos VSB segmento-313 VSB, y 81 paquetes suceden inmediatamente a ese segmento DFS. The multiplexor de paquete 3 reproduce los paquetes TS de servicio principal siguientes-en-línea en lugar de los paquetes MPEG nulos que contienen bytes de espacio reservado para los datos de servicio principal en sus campos de carga útil. El multiplexor de paquete 3 es conectado para suministrar paquetes TS que reproduce para el post-procesador 5 como una señal de entrada para el mismo.

De modo más específico, el multiplexor de paquete 3 es conectado para aplicar los paquetes TS que reproduce para un aleatorizador de datos condicional 1 1 . El aleatorizador de datos condicional 1 1 suprime los bytes de sincronización de los paquetes TS de 188-byte y aleatoriza los datos restantes de acuerdo con la práctica 8- VSB convencional, aunque sólo a condición de que los paquetes TS sean datos de servicio M/H no encapsulados. Los datos de servicio M/H encapsulados se desvían de la aleatorización de datos. Los otros datos restantes son aleatorizados por A/53, Anexo D, § 4.2.2.

Un codificador RS sistemático y no sistemático (207, 187) es conectado para recibir, como su señal de entrada, los paquetes de 187-byte que el aleatorizador de datos condicional 1 1 reproduce con aleatorización de datos condicional. El generador de paridad RS polinomial y el generador de campo primitivo para el codificador RS 12 son los mismos que aquellos de A/53, Anexo D, Figura 5 que prescribe la codificación RS (207, 187). Cuando el codificador RS 12 recibe un paquete de datos de servicio principal, el codificador RS 12 ejecuta un proceso de codificación RS sistemática prescrita en A/53, Anexo D, § 4.2.3, agregando veinte bytes de datos de paridad RS a una conclusión del paquete de 187-byte. Cuando el codificador RS 12 recibe un paquete MHE, el codificador RS 12 ejecuta un proceso de codificación RS no sistemática. Los veinte bytes de datos de paridad RS obtenidos a partir del proceso de codificación RS no-sistemático son insertados en una ubicación de byte de paridad prescrita dentro del paquete MHE.

Un intercalador de byte convolucional 13 es conectado para recepción como su señal de entrada de las claves de acceso RS de 207-byte que genera el codificador RS. El intercalador de byte 13 generalmente es del tipo especificado en A/53, Anexo D, § 4.2.4. El intercalador de byte 13 es conectado para suministrar claves de acceso RS de 207-byte intercaladas por byte a través de un reemplazador de paridad RS; 14 para un codificador Trellis modificado 15. La operación de codificación Trellis básica del codificador Trellis modificado 15 es similar a aquella especificada en A/53, Anexo D, § 4.2.4. El codificador Trellis modificado 15 convierte datos de byte-unidad desde el intercalador de byte 13 a unidades de símbolo y ejecuta un proceso de codificación Trellis de 12-fases por Sección 6.4.1.4 Codificación Trellis de Servicio Principal de A53-Parte-2-2007. A fin de emitir datos del codificador Trellis modificado 15 para incluir datos de preparación conocidos pre-definidos, se requiere la inicialización de las memorias en el codificador Trellis modificado 15. Es muy probable que esta inicialización ocasione que los bits de paridad RS calculados por el codificador RS 12 antes de la inicialización Trellis sean erróneos. Los datos de paridad RS deben ser reemplazados para asegurar la compatibilidad retroactiva con los receptores DTV pre-existentes. En consecuencia, el codificador Trellis modificado es conectado para suministrar el byte de inicialización cambiado para un codificador RS no sistemático 16, el cual vuelve a calcular la paridad RS de los paquetes MHE afectados. El codificador RS no sistemático 16 es conectado para suministrar los bytes de paridad RS re-calculados al reemplazador de paridad RS 14, el cual sustituye los bytes RS re-calculados por los bytes de paridad RS origínales antes de que puedan ser suministrados al codificador Trellis modificado 15. Es decir, el reemplazador de paridad RS 14 reproduce la salida del intercalador de byte 13 como los bytes de datos para cada paquete en su señal de salida, aunque reproduce la salida del codificador RS no sistemático 16 como la paridad RS para cada paquete en su señal de salida. El reemplazador de paridad RS 14 es conectado para suministrar los paquetes resultantes en su señal de salida al el codificador Trellis modificado 15 como la señal de entrada para el mismo.

Un multiplexor de sincronización 17 es conectado para recepción como la primera de sus dos señales de entrada de datos 2/3 Trellis-codificados generados por el codificador Trellis modificado 15. El multiplexor de sincronización 17 es conectado para recibir su segunda señal de entrada desde un generador 18 de señales de sincronización que comprende sincronización de segmento de datos (DSS) y las señales de sincronización de campo de datos (DFS). Las señales DSS y DFS son multiplexadas por división de tiempo con los datos 2/3 Trellis-codificados por cliente en el multiplexor de sincronización 17, los cuales son suministrados a un insertador piloto 19 como una señal de entrada para el mismo. El insertador piloto 19 introduce un desfase de componente directo dentro de la señal de entrada con el propósito de generar una onda portadora piloto durante modulación balanceada subsecuente de una onda portadora dé frecuencia intermedia (IF) suprimida. Una señal de salida desde el insertador piloto 19 es una señal de modulación, la cual es pasada de manera opcional a través de un filtro pre-ecualizador 20 antes de ser suministrada como una señal de entrada para un excitador 8-VSB 21 para modular la onda portadora IF suprimida. El excitador 8-VSB 21 es conectado para suministrar la onda portadora IF suprimida a un convertidor elevador de radio-frecuencia (RF) 22 para conversión en una frecuencia superior para reposar dentro de un canal de transmisión. El convertidor elevador de frecuencia 22 amplifica también la potencia de una señal Rf que aplica a la antena de transmisión 23.

La FIGURA 2 es un diagrama esquemático de un codificador de Cuadro M/H 600 de acuerdo con una modalidad ilustrativa del presente concepto inventivo. El codificador de Cuadro M/H 600 puede ser una mejora a partir del codificador de Cuadro M/H 6 del aparato de transmisión 1000 como se muestra en la FIGURA 1. El codificador de Cuadro M/H 600 incluye un selector 25 conectado para reproducir de manera selectiva porciones de una señal multiplex de servicio M/H IP para aplicación a un aleatorizador de datos aleatorizador de datos M/H 26 como una señal de entrada para el mismo. El aleatorizador de datos M/H 26 Ors-exclusivo reprodujo porciones de la señal multiplex de servicio M/H IP con una secuencia binaria pseudo-aleatoria prescrita (PRBS) para generar una señal IP aleatorizada suministrada como una señal de entrada-escritura para una memoria de acceso aleatorio (RAM) 27. La RAM 27 puede tener 187 filas de ubicaciones de almacenamiento capaces de almacenar un número F de bytes de ocho-bit por fila. La RAM 27 es operada como un intercalador de bloque tipo matriz en el cual las columnas de 181 bytes son leídas para un codificador 28 que genera una clave de acceso RS respectiva (235, 187) para cada columna de 187 bytes leída para el mismo. Es decir, la RAM 27 es escrita fila por fila con bytes sucesivos de paquetes IP. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 27, esos bytes son subsecuentemente leídos columna por columna para el codificador 28. El codificador 28 es conectado para escribir las claves de acceso RS (235, 187) que genera a una RAM 29 operada como un des-intercalador de bloque tipo matriz. La FIGURA 2 muestra la RAM 29 que tiene 235 filas de ubicaciones de almacenamiento capaces de almacenar el número F de bytes de ocho-bits por fila. Los bytes de las claves de acceso RS sucesivas (235, 187) generadas por el codificador 28 son escritas columna por columna dentro de la RAM 29. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 29, esos bytes son subsecuentemente leídos fila por fila para un codificador CRC 30. El codificador CRC 30 agrega dos bytes de pandad CRC para una conclusión de cada fragmento de bytes leídos desde una fila respectiva de la RAM 29, generando de esta manera una clave de acceso CRC respetiva. El codificador CRC 30 es conectado para escribir las claves de acceso CRC que genera para una memoria temporal FIFO 31 para claves de acceso. La memoria temporal FIFO 31 es conectada para suministrar esas claves de acceso CRC a un colector de salida de acceso condicional 32 para el procesador de bloque 7 del aparato de transmisión 1000 como se muestra en la FIGURA 1.

El codificador de Cuadro M/H 600 incluye un selector 33 conectado para reproducir de manera selectiva porciones de la señal multiplex de servicio M/H IP para aplicación a un aleatorizador de datos M/H 34 como una señal de entrada para el mismo. El aleatorizador de datos M/H 34 ORs-exclusivo reprodujo porciones de la señal multiplex de servicio M/H IP con una PRBS prescrita para generar una señal IP aleatorizada suministrada como una señal de entrada-escritura a una RAM 35. La FIGURA 2 muestra la RAM 35 que tiene 187 filas de ubicaciones de almacenamiento capaces de almacenar el número F de bytes de ocho-bit por fila. La RAM 35 es operada como un intercalador de bloque tipo matriz en el cual las columnas de 187 bytes son leídas para un codificador 36 que genera una clave de acceso RS respectiva (223, 187) que responde a cada columna de 187 bytes leída para el mismo. Es decir, la RAM 35 es escritura fila por fila con bytes of paquetes IP sucesivos. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 35, esos bytes son subsecuentemente leídos columna por columna para el codificador 36. El codificador 36 es conectado para escribir las claves de acceso RS (223, 187) que genera a una RAM 37 operada como un des-intercalador de bloque tipo matriz. La FIGURA 2 muestra la RAM 37 que tiene 223 filas de ubicaciones de almacenamiento capaces de almacenar el número F de bytes de ocho-bit por fila. Los bytes de las claves de acceso RS (223, 187) sucesivas generadas por el codificador 36 son escritos columna por columna dentro de la RAM 37. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 37, esos bytes son subsecuentemente leídos fila por fila a un codificador CRC 38. El codificador CRC 38 agrega dos bytes de paridad CRC a una conclusión de cada fragmento de bytes leídos desde una fila respectiva de la RAM 37, generando de esta manera una clave de acceso CRC respectiva. El codificador CRC 38 es conectado para escribir las claves de acceso CRC que genera a una memoria temporal FIFO 39 para claves de acceso CRC. La memoria temporal FIFO 39 es conectada para suministrar esas claves de acceso CRC al colector de salida de acceso condicional 32.

El codificador de Cuadro M/H 600 incluye un selector 40 conectado para reproducir de manera selectiva porciones de la señal multiplex de servicio M/H IP para aplicación a un aleatorizador de datos M/H 41 como una señal de entrada para el mismo. El aleatorizador datos M/H 41 Ors-exclusivo reprodujo esas porciones de la señal multiplex de servicio M/H IP M/H con una PRBS prescrita para generar una señal IP aleatorizada suministrada como una señal de entrada-escritura a una memoria de acceso aleatorio 42. La FIGURA 2 muestra la RAM 42 que tiene 187 filas de ubicaciones de almacenamiento capaces de almacenar el número F de bytes de ocho-bit por fila. La RAM 42 es operada como un intercalador de bloque tipo matriz en el cual las columnas de 187 bytes son leídas para un codificador 43 que genera una clave de acceso RS respectiva (21 1 , 187) que corresponde a cada columna de los 187 leídos para el mismo. Es decir, la RAM 42 es escrita fila por fila con bytes de paquete IP sucesivos. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 42, esos bytes son subsecuentemente leídos columna por columna para el codificador 43. El codificador 43 es conectado para escribir las claves de acceso RS (21 1 , 187) que genera a una RAM 44 operada como un des-intercalador de bloque tipo matriz. La FIGURA 2 muestra la RAM 44 que tiene 21 1 filas de ubicaciones de almacenamiento capaces de almacenar el número F de bytes de ocho-bit por fila. Los bytes de las claves de acceso RS sucesivas (21 1 , 187) generadas por el codificador 43 son escritas columna por columna dentro de la RAM 44. Cuando se ha completado la escritura o sobre-escritura de las ubicaciones de almacenamiento en la RAM 44, esos bytes son subsecuentemente leídos fila por fila a un codificador CRC 45. El codificador CRC 45 agrega dos bytes de paridad CRC para la conclusión de cada fragmento de bytes leído desde una fila respectiva de la RAM 44, generando de esta manera una clave de acceso CRC respectiva. El codificador CRC 45 es conectado para escribir las claves de acceso CRC que genera a una memoria temporal FIFO 46 para claves de acceso CRC. La memoria temporal FIFO 46 es conectada para suministrar esas claves de acceso CRC al colector de salida de acceso condicional 32.

La FIGURA 3 es un diagrama esquemático de un procesador de bloque 700 de acuerdo con una modalidad ilustrativa del presente concepto inventivo. El procesador de bloque 700 puede ser una mejora desde el procesador de bloque 7 del aparato de transmisión 1000 como se muestra en la FIGURA 1 . El colector de salida 32 del codificador de Cuadro M/H 600 es conectado para suministrar su señal de salida en formato de byte de ocho-bit como una señal de entrada para un convertidor de formato de byte-a-bit serial 47. El convertidor de formato 47 es conectado para suministrar una señal de salida del codificador de Cuadro M/H 600, como es convertida a un formato de bit serial, para un colector de entrada de bit-serial 48 del procesador de bloque 700. El colector de entrada 48 es conectado para transferir la salida del codificador de Cuadro M/H 600, como es convertida al formato de bit-serial para los codificadores 49, 50 y 51 como sus señales de entrada respectivas. Los codificadores 49, 50 y 51 mostrados en la FIGURA 3 ejecutan codificación convolucional externa de velocidad media, codificación convolucional externa de un tercio de velocidad y codificación convolucional externa de un cuarto de velocidad, respectivamente. La FIGURA 3 muestra un aparato 52 para habilitar de manera selectiva uno de los tres codificadores 49, 50 y 51 uno a la vez. Si los codificadores 49, 50 y 51 tienen estructuras físicas separadas, el aparato 52 para habilitar de forma selectiva una operación puede, a manera de ejemplo, ser tal que suministre la energía de operación sólo a uno seleccionado de los tres codificadores 49, 50 y 51. En la práctica real, los codificadores 49, 50 y 51 pueden usar elementos en común como se describe en el documento referido con anterioridad titulado "MPH Physical Layer Technical Disclosure". En tal caso el aparato 52 puede comprender multiplexores para seleccionar una codificación convolucional externa con una velocidad deseada. La FIGURA 3 muestra los codificadores 49, 50 y 51 conectados para suministrar símbolos de dos-bit seriales para un colector de salida de símbolo de dos-bit serial 53 para aplicación subsecuente a un banco 54 de intercaladores de símbolo. Un selector 55 :es conectado para suministrar una salida de uno de los intercaladores de símbolo a un formador de byte 56, que convierte la salida de un intercalador de símbolo seleccionado dentro de bytes de ocho-bit para aplicación al formateador de Grupo 8 del aparato de transmisión 1000 de la FIGURA 1 , como una de las señales de entrada para el mismo.

Las FIGURAS 4A y 4B son tablas que muestran una sintaxis de bits en los datos de Canal de Parámetro de Transmisión (TPC), cuya sintaxis corresponde a aquella especificada en el estándar A/153 de septiembre de 2009. Hay 80 bits en los datos de TPC transmitidos con cada Grupo, y son referidos por un número de acuerdo con el orden de su transmisión. La sintaxis mostrada en las FIGURAS 4A y 4B usa bits 50-80 que son bits "reservados" en los datos TPC del estándar M/H originalmente propuesto. Los bits 1 -49 transmiten parámetros que corresponden a aquellos transmitidos en los bits 1-49 de los datos TPC especificados en el estándar M/H como se propuso originalmente. Cada uno del número de sub-Cuadro especificado por los bits 1 -3 y el número de Ranura especificado por los bits 4-7 son valores de un conteo creciente respectivo, lo cual les permite ser recibidos con mayor confiabilidad que los parámetros aislados. El Parade-¡d especificado por los bits 8-14 y el prader_repetition_cycle_minus_l especificado por bits 22-24 no cambia valores respectivos durante un Cuadro M/H y son transmitidos en cada uno de los diversos Grupos M/H que pertenecen a Parade (Formación). La transmisión repetida del mismo Parade-id y el mismo Parade-repetition_cycle_ minusj permite que cada uno de ellos sea recibido de modo más confiable que si fueran transmitidos solamente una vez. Los parámetros para la Parade (Formación) especificada por los bits 15-21 , 25-40 y 50-54 no cambia los valores durante cinco sub-Cuadros sucesivos de cada Cuadro M/H, y son transmitidos de manera repetida en todos los Grupos que pertenecen a la Parade (Formación), lo cual les permite ser recibidos con mayor confiabilidad que si fueran parámetros aislados. Los primeros tres de estos cinco sub-Cuadros sucesivos concluyen uno de los Cuadros M/H sucesivos, y los dos finales de estos cinco sub-Cuadros M/H sucesivos inician el siguiente Cuadro M/H.

Algunos de los parámetros TPC son señalados por anticipado en el estándar M/H como se propuso originalmente y son señalados de modo similar en la sintaxis de los bits de datos TPC mostrados en las tablas de la FIGURA 4A y la FIGURA 4B. El starting_Grupo_number (SGN) especificado por los bits 15-18, el número de Grupos (NoG) especificado por los bits 19-21 , los modos FEC especificados por los bits 22-40 y el número total de Grupos (TNoG) especificados por los bits 50-54 tienen valores que corresponden al Cuadro M/H actual durante los dos sub-Cuadros iniciales de ese Cuadro M/H. sin embargo, sus valores corresponden al Cuadro M/H subsecuente durante los tres sub-Cuadros finales de un Cuadro M/H. de este modo, los parámetros para cada Parade (Formación) especificada por los 15-21 , 25 -40 y 50-54 no cambian los valores durante cinco sub-Cuadros sucesivos y son transmitidos de manera repetida en todos los Grupos que pertenecen a la Parade (Formación). Esto les permite ser recibidos con mayor confiabilidad que cuando son transmitidos una vez.

El TNoG en un sub-Cuadro permanece igual en todos los cinco sub-Cuadros de un Cuadro M/H. El conocimiento de TNoG es necesario para la operación del des-intercalador para señalización FIC. El TNoG se puede calcular mediante conteo del número de Grupos M/H en un sub-Cuadro, detectando la presencia de Grupos M/H al detectar la señal de preparación que incluye cada uno, por ejemplo. Sin embargo, la construcción de receptor es más simple si TNoG está especificado en los datos TPC. A mediados de julio de 2008, el estándar M/H originalmente propuesto fue modificado con respecto a la especificación de datos TPC, de manera que los bits 50-54 especificarían los Bits 50-54 TNoG de los datos TPC en los sub-Cuadros iniciales #0 y #1 de cada TNoG especificado de Cuadro M/H sucesivo para el Cuadro M/H que es transmitido actualmente. Se transmistirán los bits 50-54 de datos TPC en los sub-Cuadros finales #2, #3 y #4 de cada TNoG especificado de Cuadro M/H sucesivo para el: Cuadro M/H siguiente. Los bits 50-54 se especificarán aún de esta manera en A/153 como se publicó en septiembre de 2009.

En el año 2009, el inventor propuso que los bits 55-59 de datos TPC en cada uno de los sub-Cuadros finales #2, #3 y #4 de cada Cuadro M/H especifica también el TNoG para el Cuadro M/H que se está transmitiendo actualmente. El TNoG de señalización para el Cuadro M/H que se transmite actualmente en cada uno de sus cinco sub-cuadros beneficia a los receptores para las señales M/H. Dicha señalización facilita la operación del des-intercalador para la señalización de FIC en un receptor M/H cuando sólo los tres sub-Cuadros finales de un Cuadro M/H son recibidos de manera exitosa, una condición que es apta para presentarse después de un cambio en la selección de un canal RF que se va a recibir. Esto puede incrementar la probabilidad de recepción exitosa de un fragmento FIC que se refiere a un siguiente Cuadro M/H que se obtiene con anticipación, lo cual puede permitir la adquisición más rápida de recepción de una señal RF recientemente seleccionada o la re-adquisición de una señal RF interrumpida por la pérdida de intensidad de señal. Esta propuesta fue aceptada por otros en un grupo ad hoc del ATSC y está incorporada en A/153 como se publicó en septiembre de 2009. El inventor propuso además que los bits 55-59 de datos TPC en cada uno de los sub-Cuadros iniciales #0 y #1 de cada Cuadro M/H especifican TNoG para un Cuadro M/H inmediatamente previo o para un siguiente Cuadro M/H. estas propuestas fueron rechazadas por otros en un grupo ad hoc del ATSC ya que son innecesarias, y ninguna de estas propuestas fue incorporada en A 153.

Se tomaron decisiones en el ATSC para usar los últimos cinco bits de lós datos TPC para señalar la versión de esos datos que son utilizados. Los bits 76 y 77 señalan cambios mayores en los datos TPC usados en el estándar M/H, cuyos cambios ocasionan que los datos TPC sean indescifrables para los receptores diseñados para recibir transmisiones realizadas de acuerdo con versiones anteriores del estándar M/H. Los bits 78, 79 y 80 señalan cambios menores en los datos TPC usados en el estándar M/H, cuyos cambios dejan partes de los datos TPC descifrables para los receptores diseñados para recibir transmisiones realizadas de acuerdo con versiones anteriores del estándar M/H. En la versión inicial de A/153, los bits 78, 79 y 80 son ONEs (UNOs), cada uno de ellos para cambiar a ZERO (CERO) cuando el primer cambio en la versión de datos TPC es adoptada por el ATSC. En la versión inicial de A/153, los bits 76 y 77 son ONEs (UNOs), cada uno de ellos para cambiar a ZERO (CERO) cuando el cambio mayor inicial en la versión de datos TPC es adoptado por el ATSC.

La FIGURA 6 muestra cómo se transmiten los parámetros de datos TPC especificados en las tablas de las FIGURAS 4A y 4B. la FIGURA 5 ilustra la señalización anticipada de los datos TPC, de acuerdo con una modalidad ilustrativa del presente concepto inventivo. De preferencia, aunque no necesariamente, la señalización de los datos de FIC es anticipada de modo que aplica para un Cuadro M/H sucesivo durante los sub-Cuadros posteriores del Cuadro M/H que es recibido actualmente.

La FIGURA 6 es un diagrama esquemático de un codificador de señalización 900 de acuerdo con una modalidad ilustrativa del presente concepto inventivo. El codificador de señalización 900 puede ser una importante mejora a partir del codificador de señalización 9 del aparato de transmisión 1000 como se muestra en la FIGURA 1 . El codificador de señalización 900 comprende un codificador 57 para el codificador RS (18, 10) para datos TPC y un codificador RS 58 (51 , 37) para datos de FIC. El codificador 58 codifica 37 bytes por Grupo y es conectado para suministrar los 51 bytes resultantes de datos de FIC RS-codificados a un intercalador de bloque tipo matriz 59. Un multiplexor por división de tiempo 60 es conectado para suministrar una salida desde la intercalación de los 51 bytes de los datos de FIC RS-codificados en un primer puerto de ¡entrada del multiplexor 60, y suministrar una clave de acceso RS de 18-byte recibida desde el codificador 57 en una segunda entrada del multiplexor 60. El multiplexor 60 es conectado para suministrar su salida hacia el aleatorizador de señalización 61. El aleatorizador de señalización 61 es conectado para suministrar su salida como una señal de entrada a un codificador PCCC de un cuarto de velocidad 62, el cual a su vez es conectado para suministrar la codificación convolucional concatenada paralela a un cuarto de velocidad (PCCC) que genera para el formateador de Grupo 8 del aparato de transmisión de la FIGURA 1.

La FIGURA 7A es un dibujo de ensamble que muestra como las FIGURAS FIGS. 7B, 7C y 7D se combinan para proporcionar un diagrama esquemático de un receptor M/H 2000 para recibir transmisiones M/H enviadas en el aire desde el aparato de transmisión de la FIGURA 1. Las FIGURAS 7B, 7C y 7D ilustran porciones respectivas del receptor M/H 2000 de acuerdo con una modalidad ilustrativa del presente concepto inventivo. La porción de la FIGURA 7B del receptor M/H 2000 incluye una terminal de entrada de receptor DTV de modulación de amplitud (AM) VSB 63 para seleccionar uná señal DTV RF para recepción, conversión de la señal DTV RF seleccionada a una señal DTV de frecuencia intermedia (IF), y amplificación de la señal DTV IF. Un convertidor analógico-a-digital (A/D) 64 es conectado para digitalizar la señal DTV IF amplificada suministrada desde la terminal de entrada de receptor DTV AM VSB 63. El desmodulador AM AVSB 65 es conectado para desmodular la señal DTV IF digitalizada para generar una señal DTV de banda base digitalizada. La terminal de entrada de receptor DTV AM VSB 63, el convertidor A/D 64, y el desmodulador AM VSB 65, en combinación, reciben una señal 8-VSB seleccionada como es transmitida en la modulación 8-VSB de una onda portadora RF dentro de un canal de frecuencia respectivo y convertirla a muestras digitales de una señal de banda base. Estas muestras digitales de una señal de banda base son suministradas a una unidad de filtrado de ecualización 66 para ecualización de una respuesta de canal y para rechazo de un co-canal que interfiere una señal del National Televisión System(s) Committee (NTSC). Una unidad de extracción de señales de sincronización 67 es conectada para recibir una salida de la unidad de filtrado de ecualización 66. En respuesta a las señales DFS, la unidad de extracción de señales de sincronización 67 detecta los inicios de cuadros y campos de datos. En respuesta a las señales DSS, la unidad de extracción de señales de sincronización 67 detecta los inicios de los segmentos de datos. El receptor M/H2000 de la FIGURA 7A usa las señales DSS y DFS para controlar sus operaciones de una manera similar a la que se efectúa en receptores DTV de la técnica relacionada. Las FIGURAS 7B, 7C y 7D pueden no mostrar de manera explícita disposiciones para efectuar estas operaciones.

Un detector 68 para detectar un transmisión auxiliar responde a secuencias de ocho-bit contenidas en las porciones finales de porciones reservadas de señales DFS separadas por la unidad de extracción de señal de sincronización 67. El detector 68 es conectado para indicar el tipo de transmisión auxiliar a una unidad de control de descodificación de turbo código69 que controla la turbo descodificación en el receptor M/H 2000 de la FIGURA 7A. El tipo de transmisión auxiliar que el detector 68 detecta puede ser uno que condiciona al detector 68 para extraer información adicional con respecto a la transmisión auxiliar desde las porciones iniciales de las porciones reservadas de las señales DFS separadas por la unidad de extracción de señal de sincronización 67. El detector 68 es conectado para suministrar dicha información adicional a la unidad de control de descodificación de turbo código 69. La mayoría de las conexiones de la unidad de control de descodificación de turbo código 69 para elementos involucrados en la descodificación de la señal SCCCd no se muestran de modo explícito en las FIGURAS 7B, 7C y 7D, para evitar que esas figuras demasiado congestionadas como para entenderlas con facilidad.

La porción de la FIGURA 7B del receptor M/H 2000 incluye un descodificador Trellis de 12-fases 70 conectado para recibir una señal de salida desde la unidad de filtrado de ecualización 66. El descodificador Trellis de 12-fases 70 es conectado para suministrar resultados de descodificación Trellis a un des-intercalador de byte convolucional 71 . El des-intercalador de byte convolucional 71 proporciona desintercalación byte-por-byte de estos resultados para generar una señal de entrada para un descodificador RS 72 para las claves de acceso FEC RS des-intercaladas (207, 187) suministradas desde el des-intercalador de byte convolucional 71 . La desintercalación efectuada por el des-intercalador de byte convolucional 71 complementa la desintercalción de byte convolucional prescrita por A/53, Anexo D, §4.2.4. De preferencia, aunque no necesariamente, las claves de acceso FEC RS desintercaladas (207, 187) están acompañadas por información de decisión programada, y el descodificador RS 72 es de una clase que puede usar la información de decisión programada para mejorar el rendimiento general del descodificador Trellis 70 y el descodificador RS 72. El descodificador RS 72 es conectado para suministrar paquetes de datos de decisión firme aleatorizados para un des-aleatorizador de datos 73, el cual efectúa exclusivo-ORs de bits de los datos de decisión firme aleatorizados con porciones apropiadas de la secuencia PRBS prescrita en A/53, Anexo D, §4.2.2 para generar una primera TS. Esta primera TS está constituida en parte por paquetes MPEG-2-compatibles de los datos principales des-aleatorizados. En tanto que el descodificador RS 72 sea capaz, corrige los paquetes de datos aleatorizados de 187-byte de decisión firme que suministra al des-aleatorizador de datos 73. La señal de salida desde el des-aleatorizador de datos 73 reproduce la TS multiplex de servicio principal.

La porción de FIGURA 7B del receptor M/H 2000 incluye una puerta PCCC 74 conectada para extraer la señal PCCCd dentro de cada Grupo M/H y reproducir la señal PCCCd para aplicación como una señal de entrada a un descodificador de un cuarto de velocidad 75 para descodificación PCCC de un cuarto de velocidad. El descodificador de un cuarto de velocidad 75 reproduce una señala aleatorizada descodificada (posiblemente con ciertos errores) a partir de la descodificación PCCC de un cuarto de velocidad, y es conectada para suministrar esa señal aleatorizada como una señal de entrada a un des-aleatorizador de señalización 76. La puerta de código ATPC 77 es conectada parta extraer el contenido de código TPC desde una señal de salida des-aleatorizada desde el des-aleatorizador de señalización 76, y para reproducción del contenido de código TPC para aplicación como una señal de entrada a un descodificador RS 78 para codificación RS (18, 10). El descodificador 78 recupera información TPC y es conectado para suministrar la información TPC tanto a la unidad de control de descodificación de turbo código 69 y a una porción o porciones finales del receptor M/H 2000 de la FIGURA 7 A. Si la información TPC actual es transmitida en cada Grupo M/H, la unidad de control de descodificación de turbo código 69 es capaz de responder a la información TPC para controlar la selección de un tipo de descodificación convolucional externa para ser utilizada en porciones SCCC del Grupo M/H. La unidad de control de descodificación de turbo código 69 es capaz además de especificar una estructura aparente de un Cuadro RS que contendrá datos M/H recuperados a partir de la turbo descodificación del Grupo M/H o una porción del mismo.

La porción de la FIGURA 7B del receptor M/H 2000 incluye una puerta de código de FIC 79 conectada para extraer contenido de código de FIC byte-intercálado desde la salida de señal des-aleatorizada a partir del des-aleatorizador de señalización 76, y para reproducir ese contenido extraído para aplicación como una señal de entrada-escritura para una memoria de acceso aleatorio 80 operada como un des-intercalador de bloque (TNoG x 51 ) para segmentos intercalados por bloque de (51 , 37) señal de FIC Reed-Solomon-codificada. El des-intercalador de bloque (TNoG x 51 ) es de un tipo de matriz y complementa la intercalación de bloque efectuada por uno del banco 54 de intercaladores de símbolo del procesador de bloque 700 de la FIGURA 3. Se prefiere una construcción de puerto-dual de la RAM 80 para las ubicaciones de almacenamiento direccionadas que se hace a través del puerto de acceso aleatorio y con la lectura que es conducida a través del puerto de salida serial. La RAM 80 es conectada para suministrar la salida de código de FIC des-intercalada leída desde la misma hacia un déscodificador RS 81 para descodificación RS (51 , 37) como una señal de entrada para el mismo. El déscodificador 81 recupera información de FIC y es conectado para suministrar la información de FIC a una unidad de procesamiento de fragmento de FIC 82 que compila la información de FIC que es transmitida de manera iterativa durante un Cuadro M/H para aplicación a una porción o porciones posteriores del receptor M/H 2000 de la FIGURA 7A. Esta compilación involucra análisis de los fragmentos FIC, algunos de cuyos fragmentos-FIC son aptos para extenderse más de un sub-Cuadro de un Cuadro M/H, y combinación de código de fragmentos FIC transmitidos de manera repetida. (La FIGURA 7D muestra la información de FIC que es suministrada a partir de la unidad de procesamiento de fragmento-FIC 82 para que un procesador SMT-MH 109 sea integrado con información SMT-MH durante la generación de datos de mapa de servicio escritos dentro de una memoria 1 10 para almacenamiento temporal dentro de la misma.) La FIGURA 7B muestra un extractor 83 de número de sub-Cuadro M/H conectado para recibir como su señal de entrada la señal TPC que el déscodificador 78 para codificación RS (18, 10) que la suministra como una señal de salida desde el mismo. El extractor 83 del número de sub-Cuadro M/H es conectado además para suministrar la unidad de procesamiento de fragmento-FIC 82 con los números de sub-Cuadro M/H que el extractor 83 extrae desde las señales TPC. La unidad de procesamiento de fragmento-FIC 82 usa los números de sub-Cuadro M/H para ayudar a analizar los fragmentos FIC.

La FIGURA 7B muestra también un extractor TNoG 84 conectado para recibir como su señal de entrada la señal TPC que el descodificador 78 suministra como una señal de salida desde el mismo. El extractor TNoG 84 tiene una capacidad para extraer la información TNoG_minus_1 actual desde una señal TPC respectiva en cada| Grupo M/H. Es decir, puede extraer la información TNoG_minus_1 actual así como la siguiente información TNoG_minus_1 desde cada Grupo M/H transmitida en uno de los tres sub-Cuadros finales de un Cuadro M/H. El extractor de código TNoG 84 combina la información TNoG_minus_1 y agrega uno al resultado de combinación de código para generar información TNoG para aplicación a una unidad de control de lectura/escritura 85 como una señal de entrada de control para el mismo. La unidad de: control de lectura/escrita 85 incluye un generador de escritura-dirección y un generador de lectura-dirección para la RAM 80, cuyos generadores de dirección operan la RAM 80 como un des-intercalador de bloque (TNoG x 51 ) para segmentos intercalados por bloque de (51 , 37) la señal de FIC RS-codificada. La información TNoG que el extractor TNoG 84 suministra como una señal de entrada de control para la unidad de control de lectura/escritura 85 determina el número de segmentos-FIC (o claves de acceso RS de 51 -byte) escrito a través del puerto de acceso aleatorio de la RAM 80 para ubicaciones de almacenamiento de byte direccionado-columna respectiva en la RAM 80. Los bytes son almacenados de manera temporal en las ubicaciones de almacenamiento byte-direccionada-de columna en la RAM 80 para lectura direccionada por fila subsecuente a través del puerto de salida serial de la RAM 80.

La porción de la FIGURA 7C del receptor M/H 2000 incluye otro descodificador Trellis de 12-fases 86 conectado para recibir la salida desde la unidad cié filtrado de ecualización 66 de la FIGURA 7B. El descodificador Trellis 86 es conectado además como un descodificador interno de entrada-programada, salida-programada (SISO) en un ciclo de turbo descodificación que también incluye un descodificador externo SISO dentro de un banco 87 de descodificadores SISO para códigos convolucionales externos. El descodificador Trellis 86 y uno seleccionado del banco 87 de descodificadores SISO para códigos convolucionales externos son conectados junto con los elementos 88-92 en un aparato descodificador SCCC para responder a muestras digitales de una señal de banda base que comprende SCCC descriptiva de estructuras de datos de paquetes úe datos IP. Este aparato descodificador SCCC reproduce segmentos de paquetes de datos IP aleatorizados por datos en su respuesta, algunos de los cuales son paquetes SMT-MH aleatorizados por datos. Los procedimientos de turbo descodificación llevados a cabo en este aparato descodificador SCCC con frecuencia involucra iteraciones de descodificación del código convolucional interno y el código convolucional externo de la SCCC. El descodificador Trellis 86 es usado para descodificar un código convolucional interno de la SCCC, y el seleccionado del banco 87 de descodificadores externos SISO es usado para descodificar un código convolucional externo de la SCCC. El banco 87 de descodificadores externos SISO comprende descodificadores para codificación convolucional externa de velocidad media, un tercio de velocidad y un cuarto de velocidad. Solamente uno de estos descodificadores es acondicionado para descodificación actual mediante una señal de control recibida desde la unidad de control de descodificación de turbo código 69 a través de una conexión no mostrada de manera explícita en las FIGURAS 7A y 7B. El descodificador Trellis 86 incluye una memoria para almacenar la salida de la unidad de filtrado de ecualización 66 para ; actualización mediante la información extrínseca. Las operaciones de descodificación del descodificador Trellis 86 y los descodificadores en el banco 87 son escalonados en el tiempo. El descodificador Trellis 86 y los descodificadores en el banco 87 pueden ser de los tipos que usan el algoritmo Viterbi de salida programada (SOVA) para evaluar códigos Trellis, aunque de preferencia, aunque no necesariamente, son de tipos que usan el algoritmo a posteriori máximo logarítmico (log-MAP) para dichas evaluaciones. En cualquier caso, el descodificador Trellis 86 y cada uno de los descodificadores en el banco 87 comprenden una memoria respectiva para almacenamiento temporal de las decisiones programadas que generan respectivamente.

Una interfaz de entrada/salida (l/O) de codificación externa (1/0) 88 de la FIGURA 7C es conectada para acceder a porciones seleccionadas de la memoria para almacenamiento temporal de decisiones programadas en el descodificador Trellis 86 que contiene decisiones programadas relacionadas con la codificación convolucional externa intercalada de la SCCC. Esta interfaz 1/0 de codificación externa 88 incluye un generador de dirección de memoria, una operación del cual es controlada por la unidad de control de descodificación de turbo código 69. En respuesta al control de la unidad de control de descodificación de turbo código 69, la interfaz 1/0 de codificación externa 88 lee las decisiones programadas relacionadas con la codificación convolucional externa intercalada reproducida de la SCCC desde la memoria del descodificador Trellis 86 para un puerto de un desintercalador 89 de decisiones con respecto a un símbolo de dos-bit (o bits) a través de la interfaz 1/0 88. Esta decisiones programadas son suministradas también a un primer puerto de entrada de un procesador 90 para determinar la información extrínseca intercalada que será alimentada para los procedimientos de turbo descodificación. Estas decisiones programadas son almacenadas de manera temporal en el procesador 90 para comparación posterior con una salida de un intercalador 91 de decisión con respecto a símbolos de dos-bit (o bits) suministrada a un segundo puerto de entrada del procesador 90.

El des-intercalador [75] 89 es conectado para des-intercalar lá codificación convolucional externa intercalada de la SCCC y suministrar decisiones programadas relacionadas con la des-codificación convolucional externa intercalada para el seleccionado del banco 87 de descodificadores externos SISO. El seleccionado del banco 87 de descodificadores externos SISO es conectado para suministrar decisiones programadas concernientes a sus resultados de descodificación al intercalador de símbolo-de-dos-bit (o bits) 91 , el cual es complementario al des-intercalador 89. El procesador 90 compara los resultados de descodificación intercalados desde el intercalador 91 con los resultados almacenados temporalmente a partir del descodificador Trellis 86 para generar información extrínseca. Esta información extrínseca es alimentada a través de la interfaz l/O de codificación externa 88 para actualizar la salida de la unidad de filtrado de ecualización 66 que es almacenada de modo temporal [ en porciones seleccionadas de la memoria en el descodificador Trellis 86 que mantiene un Grupo o una porción del Grupo que está siendo turbo descodificada.

La porción de la FIGURA 7C del receptor M/H 2000 incluye el banco 87 de descodificadores externos SISO conectado para suministrar decisiones programadas a una interfaz de decisión firme 92 que genera decisiones firmes en respuesta a las decisiones programadas que le suministran a la misma. La interfaz de decisión firme 92 es conectada para suministrar su salida a un formador de byte de ocho bit 93 que forma bits a partir de la unidad de decisión firme 92 en bytes de ocho-bit. La filas de estos bytes de ocho-bit que serán utilizadas para reproducir cuadros RS son suministradas a un descodificador 94 para codificación CRC y a una memoria FIFO organizada por byte 95. En la conclusión de cada fila de los bytes de ocho-bit el descodificador 94 genera, un bit que indica si se encontró o no una fila que probablemente contenga un error. La memoria FIFO 95 reproduce cada fila de bytes de ocho-bit que recibe como retrasada por un intervalo de fila y suministra esos bytes de ocho-bit a un formador de byte extendido de nueve-bit 96. El formador de byte extendido 96 agrega a cada uno de los bytes de 8-bit (ocho) el bit que indica si el descodificador 94 encontró o no la fila que probablemente contiene un error.

Los bytes extendidos de nueve-bit son escritos fila por fila en filas respectivas de ubicaciones de almacenamiento de byte extendido en una RAM 97 operada para ejecutar un procedimiento de des-intercalación de bloque tipo matriz que es una primera etapa de una rutina de descodificación TRS. La RAM 97 lee de manera subsecuente una columna de bytes extendidos de nueve-bit a la vez para uno seleccionado de un banco 98 de descodificadores (235, 187), (223, 187) y (21 1 , 187) de códigos RS, respectivamente. Un descodificador apropiado es seleccionado por la unidad de control de descodificación de turbo código 69 que responde a la información extraída desde el TPC. Los bits de extensión que acompañan a los bytes de ocho-bit del código TRS son utilizados para ayudar a ubicar los errores de byte para el código TRS. Esto permite el uso de un algoritmo RS capaz de corregir más errores de byte que un algoritmo que debe ubicar los errores de byte y además corregirlos. Los bytes de datos de ocho-bit que han sido corregidos en tanto que sea posible mediante el seleccionado de los descodificadores en el banco 98 son escritos, columna por columna, en columnas respectivas de ubicaciones de almacenamiento de byte de una RAM 99. La RAM 99 es operada para ejecutar el procedimiento de re-intercalación de bloque tipo matriz para datos en etapas adicionales de la rutina de descodificación TRS. En una etapa final de la rutina de descodificación TRS, las ubicaciones de almacenamiento de byte en la RAM 99 son leídas fila por fila para un aleatorizador de datos M/H 100 mostrado en la FIGURA 7D.

La codificación TRS puede corregir pérdidas momentáneas en la intensidad de señal recibida de unos cuantos cientos de milisegundos de duración. La codificación TRS permite que los paquetes TS estén inmediatamente disponibles en tanto que no hay pérdida momentánea en la intensidad de señal recibida. Las sumas de verificación CRC en las filas de bytes en una memoria de imagen RS pueden ubicar las filas afectadas por pérdida momentánea de la intensidad de señal recibida, duplicando la capacidad de un código RS de una longitud de palabra determinada para corregir los errores de byte. Cuando se ha desarrollado un sistema M/H de la técnica relacionada, se utilizaron paquetes MPEG-2 en una TS, y las sumas de verificación CRC en los extremos de filas fueron utilizados para validar los paquetes TS en las filas de bytes en los cuadros RS. La TS IP será la TS empleada en el estándar M/H en lugar de la TS MPEG-2. Cuando se usa el IP, las sumas de verificación CRC en los extremos de las filas no son utilizados para validar los paquetes TS.

La codificación TRS es utilizada principalmente para beneficiar a los receptores móviles cuando se desplazan en una ruta que contiene pérdidas momentáneas en la intensidad de señal recibida. La codificación TRS no proporcionará un gran beneficio a un receptor estacionario que está en una región de baja intensidad de señal recibida. La descodificación TRS puede ser omitida en un receptor diseñado principalmente para un uso estacionario, tal como una computadora portátil. Como se describe en una nota en la parte inferior derecha de la FIGURA 7C, los elementos 93, 94, 95, 96, 97, 98 y 99 pueden ser omitidos en un receptor diseñado principalmente para un uso estacionario. Los datos aleatorizados suministrados desde la unidad de decisión firme 92 son aplicados después de manera directa al des-aleatorizador M/H 100 como datos de entrada para él mismo. La omisión de los elementos 93, 94, 95, 96, 97, 98 y 99 elimina el retraso latente asociado con estos documentos, lo cual acelerará un tiempo de adquisición de un sub-canal recientemente seleccionado.

La porción de la FIGURA 7D del receptor M/H 2000 incluye el des-aleatorizador de datos M/H 100 que des-aleatoriza los contenidos de bytes de datos al someterlos a OR-exclusivo con una PRBS prescrita. El des-aleatorizador de datos M/H 100 es conectado para suministrar los bytes des-aleatorizados de los datos M/H y sus bits de extensión acompañantes a una unidad de análisis de paquete IP 101 para analizar una corriente de datos dentro de los paquetes IP. La unidad de análisis de paquete IP 101 ejecuta este análisis en respuesta a los encabezados de fila de dos-byte transmitidos; de manera respectiva al inicio de cada fila de datos IP en un cuadro RS. Este encabezado de fila indica si el inicio previo de un paquete IP ocurre dentro de una fila de bytes de datos IP dentro del cuadro RS. Si un paquete IP pequeño está completamente contenido dentro de una fila del cuadro RS, la unidad de análisis de paquete IP 101 calcula un inicio de un paquete IP posterior procediendo a partir de la información de longitud de paquete contenida en un paquete IP anterior dentro de la misma fila del cuadro RS..

La unidad de análisis de paquete IP 101 es conectada para suministrar paquetes IP a un descodificador 102 para codificación CRC en los paquetes IP que son datagramas UDP/IP que usan el Protocolo de Datagrama de Usuario (UDP, por sus siglas en inglés). Cada paquete IP contiene una suma de verificación de 16-bit, dos-byte para codificación CRC de ese datagrama UDP/IP. El descodificador 102 es construido para prologar cada paquete IP que reproduce con un bit de prefijo que indica si se ha detectado o no error en ese paquete IP. El descodificador 102 es conectado para suministrar estos paquetes IP conforme son prologados a un detector 103 de una dirección SMT-MH "bien conocida" y a una unidad de retraso. 104. La unidad de retraso 104 retrasa los paquetes IP suministrado a un selector 105 separar los paquetes SMT-MH de los demás paquetes IP. La unidad de retraso 104 proporciona un retraso igual a la duración de un prefijo de paquete IP y una parte de un intervalo de encabezado de paquete IP. Este retraso es suficientemente grande para que el detector 103 determine si se detectó o no la dirección SMT-MH "bien conocida".

Si el detector 103 no detecta la dirección SMT-MH "bien conocida" en el paquete IP, una salida del detector 103 condiciona el selector 105 para reproducir el paquete IP para aplicación a un clasificador de paquete 106 como una señal de entrada para el mismo. El clasificador de paquete 106 clasifica los paquetes IP en los cuales el prólogo no proporciona indicación de error de codificación CRC para escritura a una memoria caché 107 para paquetes IP. El bit de prefijo de prólogo antes de cada uno de los paquetes IP que indica si hay error de código CRC en sus bytes respectivos es omitido cuando se escribe a la memoria caché 107. La memoria caché 107 almacena de modo temporal por lo menos aquellos paquetes IP no determinados para contener error de código para posible lectura futura para etapas posteriores 108 del receptor M/H 2000 de la FIGURA 7 A.

Si el detector 103 detecta la dirección SMT-MH "bien conocida" en el paquete IP, estableciéndolo como un paquete SMT-MH, una salida del detector 103 condiciona el selector 105 para reproducir un paquete SMT-MH para aplicación a un procesador SMT-MH 109, el cual incluye capacidad para generar señales de control para las últimas etapas 108 del receptor M/H 2000. La porción de la FIGURA 7D del receptor M/H 2000 incluye el procesador SMT-MH 109 conectado para recibir información de FIC desde la unidad de procesamiento de Fragmento-FIC 82 mostrado en la FIGURA 7B. El procesador SMT-MH 109 integra esta información de FIC con información de paquetes SMT-MH durante la generación de datos de mapa de servicio. El procesador SMT-MH 109 retrasa estos paquetes SMT-MH que tienen prefijos de bits que no indica error en los paquetes para una interfaz de usuario 1 10, la cual incluye una Guía de Servicio Electrónico (ESG, por sus siglas en inglés) y un aparato para exhibir de manera selectiva la ESG en una pantalla de visualización (no mostrada) del receptor M/H 2000. Un usuario seleccionará el servicio M/H que desea obtener, y la interfaz de usuario transmite una indicación de esa selección al procesador SMT-MH 109. El procesador SMT-MH 109 responde a esta indicación por información de FIC desde la unidad e procesamiento de Fragmento-FIC 82 para determinar los Conjuntos para ser descodificados por el aparato de turbo descodificación para SCCC. El procesador SMT-MH 109 es conectado para comandar la unidad de control de descodificación de turbo código 69 para controlar la descodificación de la SCCC en Grupos M/H seleccionados, la selección de los cuales se realiza de acuerdo con esas determinaciones de los Conjuntos que se van a descodificar se efectuó dentro del procesador SMT-MH 109. Los datos de mapa de servicio generados por el procesador SMT-MH 109 son escritos en una memoria 1 1 1 para almacenamiento temporal en la misma y subsecuente aplicación a la memoria caché 107 y a etapas posteriores 108 del receptor M/H 2000.

La FIGURA 8 es un diagrama de flujo que ilustra operaciones del procesador SMT-MH 109, la memoria serial para la señal SMT-MH y la memoria caché I07, todos los cuales se muestran en la FIGURA 7D. Esta explicación supone que cada una de las señales SMT-MH incluye un bit que indica si la señal es una repetición de la ¡señal SMT-MH previa o es una actualización que difiere en cierto grado de la señal SMT-MH previa. Sin embargo, dicho bit carece de las señales SMT-MH especificadas por A/153, Parte 3, como se publicaron en septiembre de 2009. Esta explicación supone además que una señal SMT-MH que difiere de la señal SMT-MH inmediatamente precedente será aplicada de inmediato a paquetes IP subsecuentes. Este modo de operación es una varianza de la operación descrita por A/153, Parte 3, como se publicó en septiembre de 2009.

Después de la etapa 120 de introducir el procesador SMT-MH 109, en la etapa 121 cada paquete SMT-MH libre de error desde el selector 105 es retrasado para la interfaz de usuario 107 para ser utilizado en la ESG. La etapa 120 de introducción del procesador SMT-MH 109 es seguida también por una de las etapas 122 y 123 para analizar un encabezado del paquete SMT-MH a fin de determinar si ese paquete SMT-MH es transmitido como una repetición de un paquete SMT-MH previo o como un paquete SMT-MH actualizado.

En la etapa 122, se analiza un encabezado de cualquier paquete SMT-MH erróneo suministrado al procesador SMT-MH 109 desde el selector 105. Este análisis se realizó para determinar si ese paquete SMT-MH fue transmitido como una repetición de un paquete SMT-MH previo o como un paquete SMT-MH actualizado, y un resultado de esa determinación es almacenado de forma temporal. El resultado de esa determinación fija un tiempo de referencia con respecto a que tanto el procesamiento anterior de acuerdo con un paquete SMT-MH de repetición posterior se puede extender poner en riesgo el procesamiento que se efectuó de acuerdo con una SMT inapropiada. La FIGURA 8 muestra la etapa 122 que incluye almacenamiento temporal del paquete SMT-MH erróneo, aunque esto no es necesario ni deseable si ya no se utiliza este paquete. El almacenamiento del paquete SMT-MH erróneo durante un tiempo puede ser útil para que el receptor M/H decida cuando el procedimiento alternativo para la etapa 125 es el mejor curso a seguir, por ejemplo. En una forma de implementación de la última etapa 125, el procesamiento se ejecutó utilizando un SM erróneo cuando no está disponible la SMT libre de error. Cuando las condiciones de recepción están saturadas por ruido, que combinan por código un número de paquetes SMT-MH sucesivos todos transmitidos como repeticiones idénticas pueden ser útiles para recuperación de un paquete SMT-MH libre de error.

En la etapa 123, se analiza el encabezado de cualquier paquete SMT-MH libre de error suministrado al procesador SMT-MH 109 desde el selector 105. Este análisis se realizó para determinar si ese paquete SMT-MH es transmitido como una repetición de un paquete SMT-MH previo o como un paquete SMT-MH actualizado. En una modalidad ilustrativa, la determinación de que ese paquete SMT-MH actual es una repetición de un paquete SMT-MH previo se confirmó mediante comparación de los dos paquetes. El resultado de la determinación es almacenada de forma temporal. Así el paquete SMT-MH libre de error, será utilizado para dirigir las operaciones subsecuentes en el receptor M/H.

En la etapa 124, si un paquete SMT-MH libre de error actual suministrado al procesador SMT-MH 109 desde el selector 105 es una repetición, ese paquete SMT-MH es usado para procesamiento o continuación de proceso de paquetes de datos IP iniciales almacenados en la memoria caché 107 que no preceden a un paquete SMT-MH previo que es una actualización. Sin embargo, si el paquete SMT-MH libre de error actual que es una repetición es un primer paquete SMT-MH libre de error recibido después de un cambio en la selección de sub-canal, la etapa 124 del procesamiento SMT-MH permite el procesamiento de al menos algunos, sino todos, de los paquetes IP que son recibidos en un cuadro RS parcial recibido después del cambio en la selección de sub-canal. La etapa 124 permite el procesamiento de paquetes IP previamente recibidos que se extienden hacia un paquete SMT-MH previo que fue una actualización, aunque este procesamiento es diferido hasta que se completa la etapa subsecuente 125 del procesamiento SMT-MH.

En la etapa 125, los paquetes de datos IP que se extienden antes de un paquete SMT-MH previo que fue una actualización son descartados, y esta operación se mueve a la etapa 126 del procesamiento SMT-MH. El descarte de estos paquetes IP reduce una oportunidad de recibir datos mutilados. A manera de ejemplo, el descarte de paquetes IP se puede hacer al no leerlos desde la memoria caché 107 y sobre-escribir las ubicaciones de almacenamiento que almacenan de forma temporal esos paquetes IP no utilizados con paquetes IP recientemente almacenados. La FIGURA 10 muestra las conexiones de señal de control desde la memoria 1 1 1 para almacenar SMTs para la memoria caché a fin de implementar esta clase de procedimiento. De modo alternativo, los paquetes IP que se van a descartar pueden ser leídos desde la memoria caché 107 como parte de un orden serial en que todos los paquetes IP son leídos desde la memoria caché 107, con el descarte de paquetes IP no utilizables que se efectúa en las etapas posteriores 108 del receptor M/H. La FIGURA 10 muestra las conexiones de señal de control desde la memoria 1 1 1 para almacenar SMTs para las etapas posteriores 108 del receptor M/H, y se considera que algunas de las señales de control desde la memoria 1 1 1 dirigen los procedimientos de descarte. En cualquier caso, las señales de control para implementar el descarte de los paquetes IP no son leídas directamente desde la memoria 1 1 1 , sino que son generadas por circuitos auxiliares que responden a los contenidos de la memoria 1 1 1. La FIGURA 10 no muestra de manera explícita esta circuitería auxiliar.

De modo alternativo, en la etapa 125, los paquetes de datos IP que se extienden antes de un paquete SMT-MH previo que es una actualización pueden ser procesados de acuerdo con ese paquete SMT-MH previo, con la oportunidad de que la actualización en el paquete SMT-MH sea lo suficientemente trivial para que los datos IP no sean severamente mutilados. Después, la operación pasa a la etapa 126 del procesamiento SMT-MH. En la etapa 126, los paquetes de datos IP subsecuentes a un paquete SMT-MH libre de error recibido de modo más común y cualquier repetición del mismo son procesados de acuerdo de acuerdo con aquel paquete libre de error recibido de modo más común hasta que se recibe un paquete SMT-MH que es una actualización.

Si en la etapa 123, el paquete SMT-MH libre de error actual suministrado al procesador SMT-MH 109 desde el selector 105 es una actualización, en vez de una repetición, la operación se mueve a la etapa 127 del procesamiento SMT-MH antes de pasar a la etapa 126. En la etapa 127, los paquetes de datos IP procesados de otra manera en la memoria caché 107 que fueron recibidos antes del paquete SMT-MH libre de error actual son procesados en una de las tres maneras. Una manera de procesarlos es procesar estos paquetes de datos IP de acuerdo con el paquete SMT-MH que lo precede de forma más inmediata si dicho paquete SMT-MH está disponible. Si dicho paquete SMT-MH no está disponible, estos paquetes de datos IP son procesados de acuerdo con los paquete SMT-MH libre de error actuales que son una actualización. Esto se hizo corriendo el riesgo de que la actualización en el paquete SMT-MH sea lo suficientemente trivial de manera que los paquetes de datos IP no sean severamente mutilados por el procesamiento con una SMT inadecuada. Esta forma de procesamiento de paquetes de datos IP que se presenta antes del primer paquete SMT-MH libre de error recibido después de un cambio en la selección de sub-canal permite aún el procesamiento de por lo menos algunos, sino todos, estos paquetes IP cuando ese primer paquete SMT-MH libre de error es una actualización.

Otra manera de procesar los paquetes de datos IP no procesados en la memoria caché 107 que fueron recibidos antes de que el paquete SMT-MH libre de error actual los procese también de acuerdo con el paquete SMT-MH que lo precede de modo más inmediato si dicho paquete SMT-MH está disponible. Sin embargo, si dicho paquete SMT-MH no está disponible, estos paquetes de datos IP no procesados sean descartados, lo cual reduce un riesgo de que los paquetes de datos IP sean mutilados por el procesamiento con una SMT inadecuada, suponiendo que las condiciones de recepción sean razonablemente apropiadas. Esta forma de procesamiento de paquetes de datos IP que se presenta antes del primer paquete SMT-MH libre de error recibido después de un cambio en la selección de sub-canal permite aún el procesamiento de por lo menos alguno de ellos que son recibidos en un Cuadro RS parcial cuando ese primer paquete SMT-MH libre de error es una actualización.

Otra manera más de procesamiento de los paquetes de datos IP no procesados en la memoria caché 107 que son recibidos antes que el paquete SMT-MH libre de error actual es simplemente descartarlos. Esto evita un riesgo de que los datos sean procesados de modo incorrecto en respuesta a una SMT inapropiada.

La FIGURA 9 es una unidad alternativa que puede reemplazar la porción de la FIGURA 7C del receptor M/H de la FIGURA 7A. Una unidad de desviación 1 12 es usada para desviar la descodificación TRS para un intervalo prescrito posterior a la selección de sub-canal. Durante el intervalo prescrito, los datos tomados directamente desde la unidad de decisión firme 92 son reproducidos por la unidad de desviación 1 12 para aplicación al des-aleatorizador de datos M/H 100 como una señal de entrada para el mismo. Después de ese intervalo prescrito, los datos leídos desde la RAM 99 son reproducidos por la unidad de desviación 1 12 para aplicación al des-aleatorizador de datos M/H 100 como una señal de entrada para el mismo.

La FIGURA 10 ilustra un diagrama esquemático detallado de la unidad de desviación 1 12, como se muestra en la FIGURA 9, para descodificación TRS durante un tiempo posterior a que un sub-canal es recién seleccionado, de acuerdo con una modalidad ilustrativa. Un detector 1 13 de selección de teclado de un sub-canal genera una señal SET para un circuito biestable de instalación-restauración 1 14, el cual responde para suministrar un ZERO (CERO) lógico a la puerta de tres estados 1 5 y para suministrar un ONE (UNO) lógico a una puerta de tres estados 1 16. Cada uno de los puertos de salida respectivos de la puerta de tres estados 1 15 y la puerta de tres estados 1 16 son conectados a un colector común 1 17 para suministrar el puerto de entrada del des-aleatorizador de datos M/H 100. El ZERO (CERO) lógico que el circuito biestable 1 14 suministra a la puerta de tres estados 1 15 la condiciona para reproducir desde una impedancia fuente relativamente elevada los datos leídos para ella desde la RAM 99. El ONE (UNO) lógico que el circuito biestable 1 14 suministra a la puerta de tres estados 1 16 la condiciona para reproducir a partir de una fuente de impedancia relativamente baja los datos que recibe como una señal de entrada desde la unidad de decisión firme 92. Esta establece los datos como la señal de entrada suministrada a través del colector común 1 17 para el puerto de entrada del des-aleatorizador de datos M/H 100 hasta el momento en que el circuito biestable 1 14 es restablecido.

El circuito biestable 1 14 es restablecido en un momento cuando se esperaría que un paquete SMT-MH válido sea leído desde la RAM 99 para la puerta de tres estados 1 15. El restablecimiento es controlado por el descodificador 102 para CRC en los paquetes IP y el detector 103 de paquetes SMT-MH mostrados en la FIGURA 7D. La FIGURA 10 muestra que una entrada de una puerta AND de dos entradas 1 18 recibe una indicación de ONE (UNO) lógico desde el descodificador 102 cuando encuentra que un paquete IP es correcto; de otro modo se suministra una indicación de ZERO (CERO) lógico desde el descodificador 102 para esta entrada de la puerta AND 1 18. La FIGURA 10 muestra que la otra entrada de la puerta AND 1 18 recibe una indicación de ONE (UNO) lógico desde el detector 103 cuando un paquete IP es un paquete SMT-MH; de otro modo se suministra una indicación de ZERO (CERO) lógico desde el detector 103 para esta otra entrada de la puerta AND 1 18. Una salida de la puerta AND 1 1!8 que es un ONE (UNO) lógico indica que se ha recibido un paquete SMT-MH correcto, o válido. La salida de ONE (UNO) lógico de la puerta AND 1 18 es retrasada por una unidad de retraso 1 19 para compensar el retraso latente de los procedimientos de descodificación en los elementos 93-99 de la FIGURA 1 C, y la salida de ONE (UNO) lógico retrasada de la puerta AND 1 18 es aplicada como señal RESET (RESTAURACIÓN) al circuito biestable de instalación-restauración 1 14.

La FIGURA 1 1 es un diagrama esquemático que explica que la RAM 97 y la RAM 99 mostradas ambas en la FIGURA 7C y en la FIGURA 9 pueden ser reemplazadas por una sola RAM 128, de acuerdo con una modalidad ilustrativa. Los bytes extendidos de nueve-bit desde el formador de byte extendido de nueve-bit 96 son escritos fila por fila en las filas respectivas de ubicaciones de almacenamiento de byte extendido en la RAM 128. La RAM 128 lee subsecuentemente una columna de los bytes extendidos de nueve-bit a la vez a uno seleccionado del banco 98 de descodificadores para códigos RS para ejecutar la des-intercalación de bloque tipo matriz que es una primera etapa de la rutina de descodificación TRS. Los bits de extensión que acompañan a los bytes de ocho-bit del código TRS son usados para ayudar a ubicar errores de byte para descodificación TRS mediante el seleccionado del banco 98 de descodificadores para códigos RS. Los bytes de datos de ocho-bit que han sido corregidos en la medida que es posible por el seleccionado de los descodificadores RS en el banco 98 son re-escritos, columna por columna, en columnas respectivas de las ubicaciones de almacenamiento de byte de la RAM 128, sobre-escribiendo el contenido de bytes de datos previos. En una etapa final de la rutina de descodificación TRS, las ubicaciones de almacenamiento de byte en la RAM 128 son leídas fila por fila para completar un procedimiento de re-intercalación de bloque tipo matriz para datos suministrados al aleatorizador de datos M/H 100. En modificaciones de la FIGURA 7C la unidad en la cual la RAM 128 reemplaza a la RAM 97 y la RAM 99, las ubicaciones de almacenamiento de byte en la RAM 128 son leídas fila por fila directamente para el aleatorizador de datos M/H 100. En modificaciones de la unidad de la FIGURA 9 en la cual la RAM 128 reemplaza a la RAM 97 y la RAM 99, las ubicaciones de almacenamiento de byte en la RAM 128 son leídas fila por fila para la unidad 108 para ser retrasadas para el des-aleatorizador de datos M/H 100.

La FIGURA 12 es una porción de receptor alternativa que reemplaza a la porción de la FIGURA 7D del receptor M/H de la FIGURA 7A en diseños de receptor M/H actualmente preferidos. En la FIGURA 12 la porción de receptor del procesador SMT-MH 109 de la porción de receptor de la FIGURA 7D es reemplazada con un procesador más complicado SMT-MH 129. Este reemplazo es parte de las modificaciones del receptor de la FIGURA 7D que aparece en la porción de receptor de la FIGURA 12, cuyas modificaciones se hicieron para acomodar el uso de las señales SMT-MH especificadas por A/153, Parte 3, como se publicó en septiembre de 2009. Otra de las modificaciones es que la memoria 1 1 1 usada para almacenar temporalmente las SMTs de modo serial en la porción de receptor de la FIGURA 7D es reemplazada en la porción de receptor de la FIGURA 12 por una memoria 130 que almacena de modo temporal las SMTs por sección de acuerdo con las direcciones formadas a partir del conjunto ID y los componentes de versión de FIC. Otra modificación más es que la porción de receptor FIGURA 12 del descodificador 102 para codificación CRC de UDP/paquetes IP, cuyo descodificador 102 fija un prefijo de información de error a cada UDP/paquete IP es inmediatamente seguido por una unidad 131 que extiende cada prefijo al agregar el conjunto ID y los componentes de versión de FIC. La unidad 31 suministra los UDP/paquetes IP con prefijos extendidos en su respuesta que proporciona señales de entrada para el detector 103 de una dirección SMT-MH "bien conocida" y para una unidad de retraso 132. La unidad de retraso 132 reemplaza la unidad de retraso 104 usada en la porción de receptor de la FIGURA 7D y proporciona un retraso de algún modo mayor para tomar en cuenta el prefijo extendido de cada paquete IP. La unida de retraso 132 retrasa los paquetes IP suministrados para un selector 105 para separar los paquetes SMT-MH de los demás paquetes IP. La unidad de retraso 132 proporciona retraso de la duración del prefijo de paquete IP y una parte de un intervalo de encabezado de paquete IP, cuyo retraso es lo suficientemente prolongado para que el detector 103 determine si se detecta o no la dirección SMT-MH "bien conocida".

La información de conjunto ID que la unidad 131 emplea para extender prefijos de paquete es suministrada desde el procesador SMT-MH 129 en respuesta a la información de conjunto ID que recibe desde la unidad de procesamiento de Fragmento-FIC 82 mostrada en la FIGURA 7B. El procesador SMT-MH 129 usa también la información de conjunto ID como una parte inicial del direccionamiento de escritura para las ubicaciones de almacenamiento en la memoria 130 que almacenan de modo temporal cada sección SMT-MH. La información de conjunto ID permanece igual a través de cada Cuadro RS descodificado durante los cinco sub-cuadros de un Cuadro M/H.

El número de versión FIC que la unidad 131 emplea para extender prefijos de paquete es extraída desde las señales TPC que se presentan durante los Grupos M/H, los contenidos SCCC de los cuales son turbo descodificados para llenar cada' Cuadro RS sucesivo en el(los) Conjuntos(s) que contienen el servicio M/H seleccionado por el usuario. Este número de versión FIC es suministrado también al procesador SMT-MH 129, el cual usa el número de versión FIC para generar una parte final del direccionamiento de escritura para las ubicaciones de almacenamiento en la memoria 130 que almacenan de modo temporal cada sección SMT-MH. El número de versión FIC es usado como está en la dirección de escritura de la memoria 130 si el siguiente bit indicador actual es fijado a en la sección SMT-MH para ser almacenado de modo temporal, indicando que esa sección SMT-MH es inmediatamente aplicable durante el procesamiento continuado. El número de versión FIC es incrementado en uno en dirección de escritura de la memoria 130 si el siguiente bit indicador es fijado a ?' en la sección SMT-MH para ser almacenado de modo temporal, indicando que la aplicación de esa sección SMT-MH para procesamiento será diferida hasta que ocurra un cambio en la versión FIC en la señal TPC, incrementando su valor en uno.

La FIGURA 12 muestra una manera representativa para obtener la corriente del número de versión FIC que la unidad 131 usa para extender prefijos de los paquetes IP. Un extractor 132 reproduce el número de versión FIC desde los 41 -45 de cada señal TPC descodificada por el descodificador RS 78 para (18, 10) codificación RS mostrado en la FIGURA 7B. El extractor 132 suministra los números de versión FIC en su respuesta como una señal de entrada para una unidad de procesamiento de versión FIC 133 que intenta corregir los números de versión FIC encontrados como incorrectos y suministra los resultados como señal de entrada para un registrador de desplazamiento en paralelo 134. La sincronización de desplazamiento para el registrador de desplazamiento PIPO 134 es regulada para conformar los retrasos latentes en la turbo codificación y la descodificación subsecuente de la codificación de error sin canal de retorno bidimensional utilizando codificación TRS y CRC.

La información de versión FIC puede cambiar durante el curso de un Cuadro M/H. La información de versión FIC comúnmente se incrementa en uno en la aritmética de módulo-32 con cada actualización en la versión FIC. El estándar A/153 requiere que, para cada Conjunto, las secciones SMT-MH que describen todos los servicios de ese Conjunto sean incluidas en ese Conjunto por lo menos una vez en cada Cuadro RS. Sin embargo, la información de versión FIC puede actualizarse en diferentes momentos en distintos Conjuntos y en intervalos irregulares dentro de un Conjunto. Una actualización de la información de versión FIC en las señales TPC, la cual ocurre en uno de los Grupos M/H que es turbo descodificado para escribir un Cuadro RS, estará precedida por una sección SMT-MH en la cual el bit current_next_indicator se fija a ?. El procesador SMT-MH 129 dirigirá el almacenamiento temporal de esa sección SMT-MH en ubicaciones de almacenamiento de la memoria 130 direccionadas por el conjunto ID apropiado y por un número de versión FIC uno superior al actual. Cuando el número de versión FIC extraído desde la señal TPC se incrementa en uno de manera que la dirección de prefijo de ciertos paquetes IP almacenados de modo temporal en la memoria caché 107 acopla con la dirección de las ubicaciones de almacenamiento de la memoria 130 que' almacena de modo temporal la sección en la cual el bit current_next_indicator es fijado a '?'. Esto permite la lectura de la sección SMT-MH desde la memoria 130 para controlar la disposición de los paquetes IP con dirección de prefijo coincidente que es leída desde la memoria caché 107.

El concepto subyacente es que a medida que los paquetes IP están siendo leídos desde la memoria caché, su dirección de prefijo aplicada como dirección leída para la memoria 130 ocasionará que la sección SMT-MH leída desde la memoria es aquella designada para ser aplicable a aquellos paquetes IP que son leídos desde! la memoria caché.

La FIGURA 13 es un diagrama de flujo que ilustra una manera én la que el procesador SMT-MH 129, la memoria 130 para señal SMT-MH y la memoria caché 107, I mostrados todos en la FIGURA 12, pueden ser colocados para operar. El! procesador SMT-MH 129 es dispuesto para operación utilizando las señales SMT-MH especificadas por A/153, Parte 3, como se publicó en septiembre de 2009. Las señales SMT-MH especificadas en ese estándar carecen de un bit específico que indica si esa señal es una repetición de la señal SMT-MH previa o es una actualización que difiere en cierto respecto de la señal SMT-MH previa. De este modo, es más complicado determinar si una señal SMT-MH es una repetición o una actualización. Las señales SMT-MH son especificadas por A/153 para incluir un bit current_next_indicator, el cual cuando se fija a '1 ' indicará que la Tabla de Mapa de Servicio (SMT) enviada es actualmente aplicable. Cuando el bit es fijado a ?', indicará que la SMT ya no es aplicable en el momento de su transmisión y será la siguiente SMT en tornarse válida. A/153 no impone un requerimiento de que tablas "siguientes" deben ser enviadas. A/153 especifica que la actualización para , la SMT actualmente aplicable será señalizada mediante el incremento del campo version_number en la señal SMT-MH. De este modo, la implementación de un método de operación de receptor que es sustancial equivalente de aquel descrito con la ayuda del diagrama de flujo de la FIGURA 8 en base a las señales SMT-MH especificadas por A/153, Parte 3, como se publicó en septiembre de 2009, requiere ciertas alteraciones de las etapas de procedimiento mostradas en el diagrama de flujo de la FIGURA 8. Una señal SMT-MH en la cual el bit current_next_indicator es fijado a esencialmente corresponde a una señal SMT-MH repetida de la clase supuesta para el método de operación ilustrado por el diagrama de flujo de la FIGURA 8. Una señal SMT-MH en la cual el bit current_next_indicator es fijado a '?' no corresponde a una señal SMT-MH repetida de la clase supuesta para el método de operación ilustrado por el diagrama de flujo de la FIGURA 8.

Las etapas 140-147 en el diagrama de flujo de la FIGURA 13 se describen en seguida. Después de la etapa 140 de introducción del procesador SMT-MH 129, en la etapa 141 cada paquete SMT-MH libre de error desde el selector 105 es retrasado para la interfaz del usuario 107 para ser usado en la Etapa de ESG 140 de introducción del procesador SMT-MH 129 que es seguida también por las etapas 142 y 143 para analizar un encabezado del paquete SMT-MH para determinar si ese paquete SMT-MH fue transmitido como un paquete SMT-MH para aplicación actual o como un paquete SMT-MH para la siguiente aplicación, cuya siguiente aplicación es susceptible a ser diferida. En tanto que la FIGURA 13 muestra las etapas 142 y 143 por ser ejecutadas de manera secuencial en un orden particular, de modo alternativo son ejecutadas en orden opuesto. Otra alternativa es aquella de las etapas 142 y 143 que es ejecutada subsecuente a una etapa de decisión del análisis del siguiente bit indicador actual en el paquete SMT-MH para determinar cuál de las etapas 142 y 143 se va a ejecutar.

En la etapa 142, el procesador SMT-MH 129 analiza un encabezado de cualquier paquete SMT-MH suministrado al mismo para determinar si el paquete SMT-MH fue transmitido como un paquete. SMT-MH para la siguiente aplicación. Si este es el caso, el procesador SMT-MH 129 genera una dirección de escritura para la ubicación en la memoria 130 que será utilizada para almacenar ese paquete SMT-MH. Esta dirección de escritura está compuesta del conjunto ID asociada con el Cuadro RS a partir del cual se originó el paquete SMT-MH y número de módulo-32 uno más el número de versión FIC del TPC para el Grupo M/H en el que fue recibido el paquete SMT-MH.

En la etapa 143, el procesador SMT-MH 129 analiza un encabezado de cualquier paquete SMT-MH suministrado al mismo para determinar si ese paquete SMT-MH fue transmitido como un paquete SMT-MH para aplicación actual. Si este es el caso, el procesador SMT-MH 129 genera una dirección de escritura para la ubicación en la memoria 130 que se empleará para almacenar ese paquete SMT-MH. Esta dirección de escritura está compuesta del conjunto ID asociado con el Cuadro RS a partir del cual se originó el paquete SMT-MH y el número de versión FIC del TPC para el Grupo M/H en el que fue recibido el paquete SMT-MH.

En la etapa 144, el procesador SMT-MH 129 determina a partir del prefijo de información de error de cualquier paquete SMT-MH suministrado al mismo para determinar si ese paquete SMT-MH va a ser escrito en la ubicación en la memoria 130 especificada por la dirección de escritura generada en una de las etapas anteriores 142 y 143. Sólo los paquetes SMT-MH libres de error son escritos a la memoria 130 para almacenamiento temporal dentro de la misma. El prefijo y las porciones del encabezado son eliminados del paquete SMT-MH libre de error antes de que el procesador SMT-MH 129 lo escriba a la memoria 130.

En la etapa 145, cada uno de los paquetes de datos IP con un prefijo respectivo compuesto del conjunto ID y la versión FIC son leídos desde la memoria caché 107 en el orden en que hayan sido escritos en la misma para almacenamiento temporal dentro de ella. Después, en la etapa 146 cada sucesión de paquetes IP con el mismo conjunto ID y prefijo de versión FIC es procesada de acuerdo con una S T libre de error que es leída desde las ubicaciones de almacenamiento dentro de la memoria 130 que son direccionadas de acuerdo con aquel conjunto ID y versión FIC como en el prefijo de cada uno de esa sucesión de paquetes IP.

De manera ocasional, la memoria 130 puede no tener un paquete SMT-MH libre de error en la ubicación que tiene la dirección especificada por el conjunto ID! y la versión FIC en el prefijo de cada uno de una sucesión de paquetes IP leídos desde la memoria caché. Esta eventualidad es resuelta en la etapa 147 del diagrama de flujo de la FIGURA 13. El procedimiento menos riesgoso en el grado posible para terminar con los datos alterados es simplemente descartar la sucesión de paquetes IP en cuestión, aunque esto resulta en considerable pérdida de datos M/H. Un procedimiento alternativo es procesar la sucesión de paquetes IP en cuestión usando un paquete SMT-MH libre de error almacenado en la ubicación que tiene la dirección especificada por el conjunto ID y una versión FIC superior en uno, suponiendo que los cambios desde la versión FIC previa para la versión FIC posterior son usualmente de naturaleza creciente y pueden ser tan ligeros que utilizando una versión FIC distinta de aquella específicamente prescrita, es improbable ocasionar consecuencias catastróficas para el procesamiento de los paquetes IP en cuestión.

La FIGURA 14 es un diagrama de flujo que ilustra otra manera de que el procesador SMT-MH 129, la memoria 130 para señal SMT-MH y la memoria caché 107, mostrados todos en la FIGURA 12, pueden ser colocados para operar. Esta manera de operación permite el procesamiento de sucesiones de paquetes IP de acuerdo con paquetes SMT-MH erróneos aplicables no estén disponibles por alguna razón. Las operaciones ilustradas en el diagrama de flujo de la FIGURA 14 supone que la memoria 130 es modificada para incluir dos bancos de ubicaciones de almacenamiento direccionadas para paquetes SMT-MH, un banco para almacenar los paquetes SMT-MH libres de error y el otro banco para almacenar paquetes SMT-MH erróneos. Las etapas 140, 141 , 142, 143, 145 y 146 de la operación ¡lustrada en el diagrama de flujo de la FIGURA 14 son las mismas o esencialmente las mismas que las etapas correspondientemente numeradas de la operación ilustrada en el diagrama de flujo de la FIGURA 13. La operación ilustrada en el diagrama de flujo de la FIGURA 14 difiere de la operación ilustrada en el diagrama de flujo de la FIGURA 13 en os siguientes aspectos.

La etapa 142 es reemplazada por una etapa 148 en la cual el paquete SMT-MH es escrito a una ubicación de almacenamiento direccionable en la memoria 130, como se seleccionó mediante una dirección que incluye la información de error así como el conjunto ID y los componentes de versión FIC del prefijo respectivo enviado hacia el procesador SMT-MH 129 con cada paquete SMT-MH que recibe desde el selector 105 para separar los paquetes SMT-MH de los demás paquetes IP. La información de error del prefijo de cada paquete SMT-MH es usada para seleccionar en cuál de los dos bancos de ubicaciones de almacenamiento direccionadas en la memoria 130 se escribirá ese paquete SMT-MH.

Un paquete SMT-MH en el que la información de error en su prefijo^ indica que es un paquete SMT-MH libre de error es escrito en la etapa 148 a una! ubicación de almacenamiento direccionada en el banco de la memoria 130 reservada para almacenamiento temporal de paquetes SMT-MH libres de error. La ubicación de almacenamiento particular en la que se escribe el paquete SMT-MH libre de error es especificada por el conjunto ID y los componentes de versión FIC del prefijo de ese paquete. El prefijo y porciones del encabezado son eliminados desde el paquete SMT-MH libre de error antes de que el procesador SMT-MH 129 lo escriba a la memoria 130. Excepto por la sub-etapa adicional de la selección de un banco particular de ubicaciones de almacenamiento en la memoria 130 para el almacenamiento temporal ¡del paquete SMT-MH libre de error, esta parte de la etapa 148 es muy similar a la etapa 142 de la operación ilustrada en el diagrama de flujo de la FIGURA 13.

La principal diferencia de la etapa 148 en relación con la etapa 142 de la operación ilustrada en el diagrama de flujo de la FIGURA 13 es con respecto a la manera en la que los paquetes SMT-MH erróneos son almacenados de manera temporal para; uso en una etapa posterior de operación. Un paquete SMT-MH en el que la información de error en su prefijo indica que es un paquete SMT-MH erróneo es escrito en la etapa 148 a una ubicación de almacenamiento direccionada en el banco de la memoria 130 reservada para almacenar temporalmente paquetes SMT-MH erróneos. La ubicación de almacenamiento particular en la que se escribe el paquete SMT-MH ¡ erróneo es especificada por el conjunto ID y componentes de versión FIC del prefijo de ese paquete. El prefijo y las porciones del encabezado son eliminados desde el paquete SMT-MH erróneo antes de que el procesador SMT-MH 129 lo escriba a la memoria 130; i La etapa 146 es ligeramente diferente de la etapa 146 mostrada en el diagrama de flujo de la FIGURA 13 en que los paquetes SMT-MH libres de error son leídos específicamente desde el banco particular de la memoria 130 reservado para almacenamiento temporal de paquetes SMT-MH libres de error.

La etapa 147 de la operación ilustrada en el diagrama de flujo de la FIGURA 13 es reemplazada en la operación ilustrada en el diagrama de flujo de la FIGURA 14 por una etapa 149 que recurre en ocasiones al uso de paquetes SMT-MH erróneos leídos desde la memoria 130. Se recurre a esto cuando no hay paquete SMT-MH libre de error almacenado de forma temporal en la memoria 130 en una dirección especificada por el conjunto ID y componentes de versión FIC del prefijo de cada uno de una sucesión de paquetes IP leídos o para ser leídos desde la memoria caché 107. En vez de descartar esta sucesión de paquetes IP por querer un paquete SMT-MH libre de error para dirigir el procesamiento de estos paquetes IP, la etapa 149 proporciona el procesamiento de esos paquetes IP como son dirigidos por un paquete SMT-MH erróneo leído desde la memoria 130. El paquete SMT-MH es leído desde una ubicación de almacenamiento direccionable en el banco de la memoria 130 reservada para almacenamiento de los paquetes SMT-MH erróneos, utilizando una dirección leída que corresponde al conjunto ID y componentes de versión FIC del prefijo de cada uno de una sucesión de paquetes IP leídos o para ser leídos desde la memoria caché 107.

Es probable que la necesidad del receptor M/H de recurrir a un paquete SMT-MH erróneo para dirigir el procesamiento de una sucesión de paquetes IP cada1 uno que tiene conjunto ID común y componentes de versión FIC en un prefijo de los mismos surja después de que se ha hecho un cambio en la selección del canal RF que se va a recibir o en la selección del servicio M/H particular para ser descodificado. Los riesgos del receptor de un error en paquete SMT-MH serán suficientemente reducidos por lo que al menos resultará en la recepción parcialmente satisfactoria de paquetes IP. De ser así, el sub-canal es seleccionado antes de lo que hubiera sido si el receptor hubiera esperado por la recepción de un paquete SMT-MH libre de error para iniciar el procesamiento de los paquetes IP. Si la recepción puede ser detectada como satisfactoria, los paquetes IP pueden ser re-procesados después de que se recibe un paquete SMT-MH libre de error apropiado. En variantes de la operación ilustrada por el diagrama de flujo de la FIGURA 14, la etapa 149 es reemplazada por una etapa que proporciona todos los procedimientos alternativos disponibles por separado en las etapas 142 y 149.

En modalidades alternativas de esos aspectos de la invención descritos con referencia a las FIGURAS 12, 13 y 14 los paquetes IP almacenados en la memoria caché tienen conjunto ID e información de versión FIC asociada con ellos por medios distintos a aquellos que colocan prefijos que especifican esa información. Una alternativa es dividir la memoria caché 107 en una pluralidad de bancos cada uno asociado con una dirección de banco respectiva compuesta del conjunto ID e información de versión FIC. Variantes de la porción de receptor de la FIGURA 12 invertirán el orden del conjunto ID e información de versión FIC en los prefijos de los paquetes IP y en el direccionamiento de las ubicaciones de almacenamiento en la memoria 130.

En otras variantes del receptor M/H 2000 descrito con anterioridad, las indicaciones de error de byte a partir de la descodificación TRS pueden ser enviadas con los paquetes IP enrutados hacia la memoria caché 107. Estas indicaciones pueden ser utilizadas para datos de recuperación desde ciertos tipos de paquetes IP, la descodificación CRC que indica que contienen error. Esto puede ser posible con ciertos tipos de paquetes IP que codifican señales de audio, por ejemplo.

Suponiendo que un paquete SMT es enviado sólo una vez en un cuadro RS, es preferible, aunque no necesario, que sea enviado tan tarde en la porción de datos del cuadro RS como sea posible, para mejorar una oportunidad de que sea recibido después de un cambio en la selección de sub-canal. Inmediatamente antes de un paquete SMT de actualización con un paquete SMT de repetición está un procedimiento de transmisión M/H que agiliza una adquisición de un sub-canal recientemente seleccionado en un receptor M/H construido de acuerdo con las modalidades ilustrativas.

En A/153 como se publicó en septiembre de 2009, los bytes de paridad generados por la codificación TRS son transmitidos a la conclusión de 187 longitudes iguales sucesivas de la corriente de datos M/H usada para generarlos. Si el código TRS es del tipo (235, 187), tanto como un sub-Cuadro completo que se extiende sobre 1/5 del Cuadro M/H puede faltar, y aún se puede reconstruir el cuadro RS. Si falta un poco más del Cuadro M/H desde su inicio, posiblemente sólo 3/4 de los bytes de datos en el cuadro RS pueden ser utilizables, ya que 1/5 del cuadro RS está compuesto por bytes de paridad, los cuales ya no son útiles. Si faltan 2/5 del Cuadro M/H desde su inicio, posiblemente sólo 1/2 de los bytes de datos en el Cuadro RS pueden ser utilizables. Si faltan 3/5 del Cuadro M/H desde su inicio, posiblemente sólo 1/4 de los bytes de datos en el Cuadro RS pueden ser utilizables. Si faltan 4/5 del Cuadro M/H desde su inicio, no se recibirá ninguno de los bytes de datos en el cuadro RS.

El presente concepto inventivo podría beneficiarse de manera sustancial si el estándar A/153 fuese rescrito para hacer la codificación TRS non-sistemática, con los bytes de paridad que son transmitidos al inicio de cada cuadro RS en vez de su conclusión. Si el código TRS es del tipo (235, 187), un sub-Cuadro completo que se extiende sobre 1/5 del Cuadro M/H podría faltar aún sin pérdida de datos, aunque no habría corrección disponible a partir de la descodificación TRS. Si faltan 2/5 del Cuadro M/H desde su inicio, posiblemente 3/4 (en lugar de sólo 1/2) de los bytes de datos en el cuadro RS pueden ser utilizables. Si faltan 3/5 del Cuadro M/H desde su inicio, posiblemente 1/2 (en vez de 1/4) de los bytes de datos en el cuadro RS pueden ser utilizables. Si faltan 4/5 del Cuadro M/H desde su inicio, posiblemente 1/4 de los bytes de datos en el cuadro RS pueden ser utilizables, en vez que ninguno de ellos sea recibido. En general, los datos SMT-MH podrían estar disponibles para visualización en una pantalla de receptor M/H 0.2 segundos antes, luego de un cambio en la selección de sub-canal.

Cuando los paquetes IP de vídeo comprimido son transmitidos, l-cuadros del vídeo comprimido son transmitidos cada segundo más o menos de manera asincrona con cuadros RS. Después de un cambio en la selección de sub-canal, el procesamiento del vídeo comprimido no puede proceder hasta que se recibe un l-cuadro. Si los bytes de paridad TRS son transmitidos al inicio de cada cuadro RS, un l-cuadro que se presenta cerca del inicio de la porción de datos del cuadro RS parcial recuperado justo después de un cambio en la selección de sub-canal es muy probable que se pierda. La recuperación de ese l-cuadro puede acelerar el vídeo que se proporciona tanto como en un segundo más o menos de duración de un grupo de imágenes (GoP).

Será evidente para aquellos con experiencia en la técnica y que conocen esta descripción que se pueden hacer varias modificaciones y variaciones a las modalidades ilustrativas descritas con anterioridad sin apartarse del espíritu o alcance del concepto inventivo. Por tanto, se pretende que este concepto inventivo comprende cualquiera de dichas modificaciones y variaciones que quedan dentro del alcance de las reivindicaciones adjuntas y sus equivalentes.

Claims (23)

REIVINDICACIONES

1. Un método mediante el cual los transmisores de televisión de modulación digital 8VSB de una onda portadora de radio-frecuencia individual transmiten datos móviles/portátiles (M/H) para recepción mediante radio receptores móviles, el método que comprende: codificar los datos M/H para generar datos codificados convolucionales concatenados (CCC); multiplexar por división de tiempo los datos CCC dentro de la modulación digital 8-VSB de manera que los datos CCC son transmitidos en una pluralidad de Grupos M/H colocados en ranuras respectivas dentro de sub-Cuadros de Cuadros M/H sucesivos, cada uno de los Cuadros M/H sucesivos que tiene una duración igual a aquella de veinte cuadros de símbolos 8-VSB y que es dividida en cinco sub-Cuadros sucesivos respectivamente, cada uno de los sub-Cuadros que es de una duración igual a la de los demás de ellos; y incorporar una respectiva de una pluralidad de señales de Canal de Parámetro de Transmisión (TPC) en cada uno de la pluralidad de Grupos M/H; en donde cada una de las señales TPC incluye una indicación TnoG_minus_l_plural-bit actual respectiva de un número total de otros Grupos M/H, además de uno respectivo de los Grupos M/H que incorporan cada una de las señales TPC, que están incluidas dentro de un mismo sub-Cuadro de uno de los Cuadros M/H sucesivos.

2. El método de conformidad con la reivindicación 1 , caracterizado porque cada una de las señales TPC que está incluida dentro de uno de la pluralidad de Grupos M/H transmitidos dentro de uno de los tres sub-Cuadros finales de uno de los Cuadros M/H sucesivos incluye una indicación TNoG_minus_l_plural-bit respectiva siguiente de uno menos que un número total de Grupos M/H incluidos dentro de cada sub-Cuadro del siguiente de los Cuadros M/H sucesivos.

3. El método de conformidad con la reivindicación 3, caracterizado porque la disposición de las indicaciones TNoG_minus_l_plural-bit actuales respectivas dentro de cada una de las señales TPC que están incluidas dentro de uno de la pluralidad de Grupos M/H transmitidos dentro de uno de los dos sub-Cuadros iniciales de uno de los Cuadros M/H sucesivos es similar a la disposición de las siguientes indicaciones TNoG_minus_l_plural-bit respectivas en cada una de las señales TPC que están incluidas dentro de uno de la pluralidad de Grupos M/H transmitidos dentro de uno de los tres sub-Cuadros finales de uno de los Cuadros M/H sucesivos.

4. El método de conformidad con la reivindicación 3, caracterizado porque la disposición de las indicaciones TNoG_minus_l_plural-b¡t actuales respectivas dentro de cada una de las señales TPC que están incluidas dentro de uno de la pluralidad de Grupos M/H transmitidos dentro de uno de los dos sub-Cuadros de uno de los Cuadros M/H sucesivos es diferente a la disposición de las indicaciones TNoG_minus_l_plural-bit actuales respectivas en cada una de las señales TPC que están incluidas dentro de uno de la pluralidad de Grupos M/H transmitidos dentro de uno de los tres sub-Cuadros finales de uno de los Cuadros M/H sucesivos. ¡

5. El método de conformidad con la reivindicación 1 , caracterizado porque la codificación de los datos M/H que genera los datos convolucionales concatenados (CCC) comprende: codificación con corrección de errores sin canal de retorno (FEC) bi-dimensional de los datos M/H para generar datos M/H FEC-codificados bi-dimensionalmente; codificación convolucional de los datos M/H FEC-codificados bi-dimensionalmente para generar codificación convolucional externa; intercalación de símbolos de dos-bit de la codificación convolucional externa para generar codificación de símbolo convolucional externa intercalada; y codificación Trellis 2/3 de la codificación de símbolo convolucional externa intercalada para generar datos CCC que corresponden a la codificación convolucional concatenada serial (SCCC).

6. Aparato transmisor para transmitir datos de servicio (M/H) móviles/portátiles para ser reproducidos en el receptor M/H sin adición a los datos de servicio principal para ser reproducidos en receptores de televisión digital, el aparato transmisor que comprende: un pre-procesador M/H para pre-procesar los datos de servicio M/H mediante aleatorización, codificación Reed-Solomon (RS), codificación de verificación de redundancia cíclica (CRC), codificación convolucional, intercalación de símbolo, desintercalación de byte y formación de paquetes de los datos de servicio M/H para generar paquetes de datos de servicio M/H pre-procesados; un multiplexor de paquete para generar una señal multiplex por división de tiempo (TDM) que multiplexa los paquetes de datos de servicio principal y los paquetes de datos de servicio M/H pre-procesados, el multiplexor de paquete que dispone los paquetes de datos de servicio M/H pre-procesados dentro de Grupos M/H, cada uno de los Grupos M/H es transmitido dentro de una respectiva de las 16 Ranuras dentro de, uno de los 5 sub-cuadros de uno de una sucesión de Cuadros M/H cada uno de una duración igual a aquella de 20 cuadros de datos 8-VSB; y un post-procesador M/H para procesar la señal TDM para generar símbolos de nivel-ocho para transmisión 8VSB, en donde el pre-procesador M/H comprende un codificador de señalización para codificar datos del Canal de Parámetro de Transmisión (TPC) y datos del Canal de Información Rápida (FIC) mediante codificación R-S, intercalación de bloque, aleatorización y codificación convolucional concatenada paralela (PCCC) sucesivamente de los datos TPC y los datos FIC, una señal de datos TPC codificados respectiva y un segmento codificado respectivo de un Fragmento de datos FIC que es suministrado desde el codificador de señalización para transmisión dentro de cada uno de dichos Grupos M/H, cada una de las señales TPC suministrada en dos sub-cuadros iniciales de cada uno de la sucesión de Cuadros M/H que incluyen en una primera posición de esa señal TPC una indicación TNoG_minus_l_plural-bit actual, cada una de las señales TPC suministradas en tres sub-cuadros finales de cada uno de la sucesión de Cuadros M/H que incluye en una segunda posición de esa señal TPC una indicación TNoG_minus_l_plural-bit actual.

7. El aparato transmisor de conformidad con la reivindicación 6, caracterizado porque cada una de las señales TPC suministrada en tres sub-cuadros finales de cada uno de dicha sucesión de Cuadros M/H que incluye en una primera posición de esa señal TPC una siguiente indicación TNoG_minus_l_plural-bit descriptiva de los cinco sub-cuadros en el siguiente de la sucesión de Cuadros M/H.

8. Un receptor de señales 8-VSB transmitidas en la modulación de ondas portadoras de radio-frecuencia (RF) respectivas dentro de canales de frecuencia asignados respectivos, algunas de las ondas portadoras RF respectivas moduladas por Grupos M/H sucesivos de símbolos digitales de nivel-ocho que ocupan al menos 16 Ranuras disponibles en cada uno de los cinco sub-Cuadros en cada uno de los Cuadros M/H sucesivos, símbolos digitales en cada uno de los Grupos M/H en momentos seleccionados que codifican bits aleatorizados de una señal de Canal de Parámetro de Transmisión (TPC) codificada Reed-Solomon (RS) respectiva seguida por un segmento respectivo de una señal de Canal de Información Rápida (FIC) codificada-RS desintercalada por bloque, la señal TPC codificada-RS en cada uno de los: Grupos M/H descriptiva de datos codificados convolucionales concatenados (CCC) cohtenidos en símbolos digitales del Grupo M/H distintos de aquellos que codifican la señal TPC codificada-RS respectiva seguida por el segmento respectivo de la señal FIC codificada-RS intercalada por bloque, los datos CCC generados por codificación convolucional externa seguidos por intercalación de símbolo y codificación Trellis a dos tercios de velocidad de 12-fases, en cada uno de los Grupos M/H, la señal TPC codificada-RS respectiva que incluye una secuencia de bits TNoG_minus_l actuales en una ubicación prescrita para cada uno de los cinco sub-Cuadros de cada uno de los Cuadros M/H sucesivos que incluyen el Grupo M/H, cada secuencia de los bits TNoG_minus_ I actuales que especifica un número total de los Grupos M/H que la acompañan dentro de un mismo sub-Cuadro, uno de los Grupos M/H en los cuales se codifica la señal TPC codificada-RS que contiene la secuencia de bits TNoG_minus_l actuales, los segmentos de señal FIC codificada-RS codificados dentro de uno de los Grupos M/H dentro de cada sub-Cuadro que es intercalado por bloque tipo matriz para todos los sub-Cuadros, el receptor de señales 8-VSB que comprende: aparato de conversión para recibir una seleccionada de las señales 8-VSB como se transmiten en la modulación 8-VSB de una onda portadora de radio-frecuencia (RF) dentro de un canal de radio-frecuencia respectivo y convertirla en muestras digitales de una señal de banda base; una conexión en cascada de descodificadores conectados para recibir muestras digitales de la señal de banda base y para reproducir la señal TPC codificada-RS respectiva seguida por el segmento respectivo de señal FIC codificada-RS intercalada por bloque codificada después de la aleatorización de bit dentro de cada uno de los Grupos M/H; un des-aleatorizador de bit conectado para suministrar una respuesta des- aleatorizada a los bits de las señales TPC Codificadas-Reed Solomon respectivas seguidas por segmentos respectivos de la señal FIC codificada-RS intercalada por bloque reproducida por la conexión en cascada de descodificadores; una puerta de código TPC conectada para seleccionar las séñales TPC codificadas-RS a partir de la respuesta des-aleatorizada del des-aleatorizadór de bit; un primer descodificador RS conectado para descodificar las señales TPC codificadas-RS seleccionadas por la puerta de código TPC y suministrar señales TPC descodificadas; un extractor TNoG conectado para responder a información TNoG_minus_1 actual a partir de cada una de las señales TPC descodificadas, el extractor TNoG conectado además para suministrar información TNoG que responde al menos én parte a la información TnoG_minus_1 actual; un des-intercalador de bloque para los segmentos de la señal FIC codificada-RS intercalada por bloque, cuyo des-intercalador de bloque incluye una memoria para almacenar de modo temporal los segmento de la señal FIC codificada-RS intercalada por bloque, y además, incluye una unidad de control de lectura/escritura conectada para controlar la escritura y lectura de la memoria de acuerdo con la información TNoG suministrada a la misma por medio del extractor TNoG; una puerta de código de FIC conectada para seleccionar los segmentos de la señal FIC codificada-RS intercalada por bloque a partir de la respuesta des-aleatorizada del des-aleatorizador de bit y suministrarlos al des-intercalador de bloque como una señal de entrada para el mismo, para ser escritos en la memoria y almacenados de modo temporal la memoria; y un segundo descodificador RS conectado para descodificar las señales FIC codificadas-RS como se leen en la forma des-intercalada a partir de la memoria y suministrar fragmentos descodificados de una señal FIC.

9. El receptor de conformidad con la reivindicación 8, que comprende además: un extractor de un número de sub-Cuadro M/H conectado para responder a algunas de las señales TPC descodificadas y para suministrar el número de sub-Cuadro M/H para cada uno de los cinco sub-Cuadros en cada uno de los Cuadros M/H sucesivos; y una unidad de procesamiento de Fragmento FIC conectada para recibir como una primera señal de entrada de los mismos los fragmentos descodificados de a señal FIC suministrada como la señal de salida del segundo descodificador RS, la unidad de procesamiento de Fragmento FIC conectada para recibir como una segunda señal de entrada para la misma el número de sub-Cuadro M/H actualmente suministrado desde el extractor del número de sub-Cuadro M/H, y la unidad de procesamiento de Fragmento-FIC conectada para suministrar una señal FIC procesada que resulta a partir del análisis y combinación de código de los fragmentos descodificados de la señal FIC dentro de la misma.

10. Un receptor de señales 8-VSB transmitidas en la modulación de ondas portadoras de radio-frecuencia (RF) respectivas dentro de canales de radio-frecuencia asignados respectivos, algunas de las ondas portadoras de RF respectivas moduladas por Grupos M/H sucesivos de símbolos digitales de nivel-ocho que ocupan por lo menos algunas de las 16 Ranuras disponibles en cada uno de los cinco sub-Cuadros en cada uno de los Cuadros M/H sucesivos, los símbolos digitales en cada uno de los Grupos M/H en momentos seleccionados que codifican bits aleatorizados de una señal Canal de Parámetro de Transmisión (TPC) codificada Reed-Solomon (RS) respectiva seguida por un segmento respectivo de una señal de Canal de Información Rápida (FIC) codificada-RS intercalada por bloque, la señal TPC codificada-RS respectiva en cada uno de los Grupos M/H descriptiva de datos codificados convolucionales concatenados (CCC) contenidos en símbolos digitales del Grupo M/H distintos de aquellos que codifican la señal TPC codificada-RS respectiva seguida por el segmento respectivo de la señal FIC codificada-RS intercalada por bloque, los datos CCC generados mediante codificación convolucional externa seguidos por intercalación de símbolo y codificación Trellis a dos tercios de velocidad de 12-fases, en cada uno de los Grupos M/H la señal TPC codificada-RS respectiva que incluye una secuencia de bits TNoG_minus_l actuales en una ubicación prescrita de cada uno de los cinco sub-Cuadros de cada uno de los Cuadros M/H sucesivos que incluye el Grupo M/H, cada secuencia de los bits TNoG_minus_l actuales que especifica un número total de los Grupos M/H que las acompañan dentro de un mismo sub-Cuadro de uno de los Grupos M/H en los cuales es codificada la señal TPC codificada-RS que contiene la secuencia de bits TNoG_minus_l actuales, los segmentos de señal FIC codificada-RS codificada dentro de uno de los Grupos M/H dentro de cada sub-Cuadro que es intercalado por bloque matriz para todos los sub-Cuadros, el receptor de señales 8-VSB que comprende: aparato de conversión para recibir una seleccionada de las señales 8-VSB como es transmitida en la modulación 8-VSB de una onda portadora de radio-frecuencia (RF) dentro de un canal de radio-frecuencia respectivo y convertirla a muestras digitales de una señal de banda de base; una conexión en cascada de descodificadores conectados para recibir muestras digitales de la señal de banda base y para reproducir la señal TPC codificada-RS respectiva seguida por el segmento respectivo de señal FIC codificada-RS intercalada por bloque codificada después de la aleatorización de bit dentro de cada uno de los Grupos M/H; un des-aleatorizador de bit conectado para suministrar una respuesta des- aleatorizada para los bits de las señales TPC Codificadas-Reed Solomon respectivas seguidas por segmentos respectivos de la señal FIC codificada-RS intercalada por bloque reproducida por la conexión en cascada de descodificadores; una puerta de código TPC conectada para seleccionar las señales TPC codif icadas-RS a partir de la respuesta des-aleatorizada del des-aleatorizador de bit; un primer descodificador RS conectado para descodificar las señales TPC codificadas-RS seleccionadas por la puerta de código TPC y suministrar las señales TPC descodificadas; un extractor del número de sub-Cuadro M/H conectado para responder a algunas de las señales TPC descodificadas y para suministrar el número de sub-Cuadro M/H para cada uno de los cinco sub-Cuadros en cada uno de los Cuadros M/H sucesivos; un des-intercalador de bloque para los segmentos de la señal FIC codificada-RS intercalada por bloque; una puerta de código de FIC conectada para seleccionar los segmentos de la señal FIC codificada-RS intercalada por bloque a partir de la respuesta des-aleatorizada del des-aleatorizador de bit y suministrarlos al des-intercalador de bloque como una señal de entrada para el mismo, para ser escritos en una memoria del des-intercalador de bloque y almacenados de modo temporal en la memoria; un segundo descodificador RS conectado para descodificar las señales FIC codificadas-RS como se leen en la forma des-intercalada desde la memoria y suministrar fragmentos descodificados de una señal FIC; y una unidad de procesamiento de Fragmento-FIC conectada para recibir como una primera señal de entrada para la misma los fragmentos descodificados de la señal FIC suministrada como la señal de salida del segundo descodificador RS, la unidad de procesamiento de Fragmento-FIC conectada para recibir como una segunda señal de entrada para la misma el número de sub-Cuadro M/H actualmente suministrado desde el extractor del número de sub-Cuadro M/H, y la unidad de procesamiento de Fragmento-FIC conectada para suministrar una señal FIC procesada que resulta a partir del análisis y combinación de código los fragmentos descodificados de la señal FIC dentro de la misma.

1 1 . Un receptor de señales 8-VSB transmitidas en la modulación de ondas portadoras de radio-frecuencia (RF) respectivas dentro de canales de radio frecuencia asignados respectivos, por lo menos una de las ondas portadoras RF respectivas en tiempos selectivos que son modulados por medio del código convolucional concatenado (CCC) descriptivo de paquetes de datos de protocolo de Internet (IP) aleatórizados por datos que incluyen entre ellos paquetes SMT-MH que contienen información de Tabla de Mapa de Servicio (SMT), conjuntos de los paquetes IP aleatorizadosi por datos descriptivos de diferentes servicios que controlan la modulación de una misma onda portadora RF durante diferentes segmentos de tiempo que definen sub-canales de un canal asignado de la misma onda portadora de radio-frecuencia, algunos de los paquetes SMT-MH que contienen información SMT actualizada y otros de los paquetes SMT-MH que contienen información SMT repetida, un encabezado respectivo de cada uno de los paquetes de datos IP que contiene una suma de verificación de dos-byte respectiva para codificación de verificación de redundancia cíclica (CRC) de uno particular de los paquetes de datos IP, el receptor que comprende: aparato de conversión para recibir una seleccionada de las señales 8-VSB como son transmitidas en la modulación 8-VSB de la onda portadora RF dentro del canal de frecuencia respectivo y convertirla en muestras digitales de una señal de banda base; descodificadores colocados para responder a las muestras digitales de la señal de banda base que comprende CCC descriptiva de los paquetes de datos IP para reproducir segmentos de los paquetes datos IP aleatórizados por datos, algunos de los cuales son paquetes SMT-MH aleatorizados por datos; un des-aleatorizador de datos para reproducir una respuesta desde el mismo a segmentos de los paquetes de datos IP que incluyen los paquetes SMT-MH en respuesta a los segmentos de los paquetes de datos IP aleatorizados por datos que incluyen los paquetes SMT-MH aleatorizados por datos reproducidos por el descodificador CCC; un analizador de paquete IP que separa los paquetes de datos IP que incluyen los paquetes SMT-MH a partir de la señal de entrada des-aleatorizada; un descodificador de verificación de redundancia cíclica (CRC) conectado para determinar si es probable o no que cada uno de los paquetes de datos IP que incluyen los paquetes SMT-MH separados por la circuitería de análisis de paquete IP tenga un error a partir de la codificación CRC de los mismos, el descodificador CRC conectado para suministrar una indicación de cada determinación que realiza; un selector para separar los paquetes SMT-MH de otros de los paquetes IP; un procesador SMT-MH para recibir los paquetes SMT-MH después de ser separados de los otros paquetes IP y generar Tablas de Mapa de Servicio (SMTs) para uso en el control del receptor; una memoria SMT para almacenar de modo temporal una actual de las SMTs generadas por el procesador SMT-MH; una memoria caché para almacenar de modo temporal por lo menos los demás paquetes IP para posible uso subsecuente en los que el descodificador CRC no encontró la probabilidad de un error; y una unidad de etapa posterior conectada para recibir lecturas desde la memoria caché que comprende los seleccionados de los demás paquetes IP para posible uso subsecuente.

12. El receptor de conformidad con la reivindicación 1 1 , caracterizado porque la unidad de etapa posterior es operable para utilizar aquellos paquetes IP almacenados de forma temporal en la memoria caché que son recibidos después de la recepción reciente de un sub-canal, pero antes de un paquete SMT-MH que contiene información SMT repetida acerca del sub-canal recientemente recibido. 3. Un receptor móvil/portátil que comprende: una unidad de entrada para recibir una señal de entrada transmitida en la modulación 8-VSB de una onda portadora de radio-frecuencia dentro de un canal de frecuencia seleccionado, la señal de entrada que comprende datos M/H aleatorizados por datos a partir de paquetes de datos de protocolo de Internet (IP), y los paquetes de datos IP que comprenden Tabla de Mapa de Servicio para paquetes (SMT-MH) de datos M/H; una unidad de descodificación para descodificar porciones de la señal de entrada que es codificada con codificación convolucional concatenada (CCC) para generar una señal de entrada descodificada que reproduce los datos M/H aleatorizados por datos; un des-aleatorizador de datos para des-aleatorizar los datos M/H aleatorizados por datos reproducidos en la señal de entrada descodificada; un analizador de paquete IP para separar los paquetes de datos IP que incluyen los paquetes SMT-MH a partir de la señal de entrada des-aleatorizada; un descodificador de verificación de redundancia cíclica (CRC) para determinar si cada uno de los paquetes de datos IP que incluyen los paquetes SMT-MH separados por el analizador de paquete IP tiene un error a partir de la codificación CRC de la señal de entrada; un procesador SMT-MH para responder a los paquetes SMT-MH para generar por lo menos una Tabla de Mapa de Servicio para uso en el control de operaciones del receptor M/H; una memoria SMT para almacenar de modo temporal dicha por lo menos una

Tabla de Mapa de Servicio generada por el procesador SMT-MH; una memoria caché para almacenar de modo temporal paquetes datos IP supuestamente no erróneos, en los cuales el descodificador CRC no ha determinado un error, entre los paquetes de datos IP que quedan después de que se clasifican los paquetes SMT-MH; y una unidad de etapa posterior para utilizar los paquetes de datos IP supuestamente no erróneos leídos desde la memoria caché.

14. El receptor M/H de conformidad con la reivindicación 13, caracterizado porque la unidad de etapa posterior es operable para utilizar esos paquetes IP supuestamente no erróneos almacenados en la memoria caché que son recibidos después de la recepción reciente de un sub-canal, pero antes de un paquete SMT-MH que contiene información SMT repetida acerca del sub-canal recientemente recibido.

15. El receptor M/H de conformidad con la reivindicación 13, que comprende además una interíaz de usuario para generar una Guía de Servicio Electrónico (ESG) en respuesta a uno de los paquetes SMT-MH suministrados a la misma, el procesador SMT-MH que es conectado para suministrar a la interfaz de usuario sólo los paquetes SMT-MH supuestamente no erróneos que el descodificador CRC ha determinado que no tienen error.

16. El receptor M/H de conformidad con la reivindicación 13, caracterizado porque el procesador SMT-MH determina si un primero de los paquetes SMT-MH supuestamente no erróneos que el descodificador CRC ha determinado que no tienen un error es transmitido como una repetición de un segundo paquete SMT-MH inmediatamente previo al mismo o como una actualización de un segundo paquete SMT-MH que difiere a partir del mismo; en donde, si el procesador SMT-MH determina que el primer paquete SMT-MH es la repetición del segundo paquete SMT-MH previo, el procesador SMT-MH almacena de forma temporal el primer paquete SMT-MH, el cual es usado para procesar paquetes de datos IP supuestamente no erróneos que el descodificador CRC ha determinado que no tienen error y que son almacenados en la memoria caché, aunque no preceden cualquier paquete SMT-MH previo que es transmitido como una actualización de un paquete SMT-MH inmediatamente previo difiere a partir de los mismos.

17. El receptor M/H de conformidad con la reivindicación 16, caracterizado porque si el procesador SMT-MH determina que el segundo paquete SMT-MH es una actualización que difiere del paquete SMT-MH previo al mismo, el procesador SMT-MH descarta los paquetes de datos IP que fueron recibidos en el receptor M/H antes del segundo paquete SMT-MH.

18. El receptor M/H de conformidad con la reivindicación 16, caracterizado porque si el primer paquete SMT-MH es recibido más actualmente en el receptor M/H, los paquetes de datos IP recibidos después del primer paquete SMT-MH y cualquier repetición del primer paquete MH son procesados de acuerdo con el primer paquete SMT-MH hasta que se recibe una actualización del primer paquete SMT-MH que difiere del mismo en el receptor M/H.

19. El receptor M/H de conformidad con la reivindicación 13, caracterizado porque el procesador SMT-MH determina si un primer paquete SMT-MH de los paquetes SMT-MH supuestamente no erróneos, que el descodificador CRC ha determinado que no tienen error, es transmitido como una actualización de un paquete SMT-MH previo que difiere de los mismos o como una repetición del paquete SMT-MH previo, y en donde, si se determina que el primer paquete SMT-MH es un paquete SMT-MH inicialmente recibido en el receptor M/H después de que se cambia el sub-canal, por lo menos algunos de los paquetes de datos IP recibidos antes del primer paquete SMT-MH son usados para reproducir los datos M/H.

20. El receptor M/H de conformidad con la reivindicación 13, caracterizado porque el procesador SMT-MH determina si un primer paquete SMT-MH de los paquetes SMT-MH supuestamente no erróneos, que el descodificador CRC ha determinado que no tienen error, es transmitido como una actualización de un paquete SMT-MH previo que difiere de los mismos o como una repetición del paquete SMT-MH previo, y en donde, si se determina que el primer paquete SMT-MH es un paquete SMT-MH ¡nicialmente recibido en el receptor M/H después de que se cambió el sub-canal, los paquetes de datos IP recibidos antes del primer paquete SMT-MH son descartados.

21 . El receptor M/H de conformidad con la reivindicación 13, caracterizado porque el procesador SMT-MH determina a partir de la siguiente información de indicador actual en cada uno de los paquetes SMT-MH si la aplica a los paquetes de datos IP recibidos inmediatamente después o será diferida en su aplicación para aplicarla a los paquetes de datos IP recibidos después de los paquetes de datos IP recibidos inmediatamente después.

22. El receptor M/H de conformidad con la reivindicación 21 , que comprende además: una unidad descodificadora para descodificar porciones adicionales de la señal de entrada que codifica señales de Canal de Parámetro de Transmisión (TPC) y fragmentos de información de Canal de Información Rápida (FIC); un unidad de procesamiento de fragmento FIC para procesar fragmentos de información de FIC descodificada por la unidad descodificadora adicional y extraer información con relación a marcas de conj nto-ID para servicios M/H que es enviada hacia el procesador SMT-MH; y un extractor de versión FIC para extraer marcas de versión a partir de las señales TPC asociadas con algunas de las porciones de la señal de entrada codificada con CCC, y enviar las marcas de versión FIC hacia dicho procesador SMT-MH.

23. El receptor M/H de conformidad con la reivindicación 22, caracterizado porque el almacenamiento temporal de los paquetes de datos IP no erróneos en la memoria caché les fija marcas de conjunto-ID apropiadas como son seleccionadas por dicho procesador SMT-MH en respuesta a una elección de servicio M/H desde la interfaz de usuario y marcas de versión FIC apropiadas para Conjuntos especificados por las marcas de conjunto-ID; en donde dicho procesador SMT-MH dirige el almacenamiento temporal de cada sección de por lo menos una Tabla de Mapa de Servicio que genera en una de las ubicaciones de almacenamiento direccionadas en la memoria SMT, y en donde una dirección para cada una de las ubicaciones de almacenamiento direccionadas en la memoria SMT es generada por dicho procesador SMT-MH en respuesta a una seleccionada apropiadamente de las marcas de conjunto-ID y una seleccionada adecuadamente de las marcas de versión FIC; y en donde la selección de por lo menos una Tabla de Mapa de Servicio almacenada de forma temporal en la memoria SMT para ser aplicada a paquetes IP leídos desde la memoria SMT es determinada por las marcas de conjunto-ID y las marcas de versión FIC fijadas a ellos.