KR20160145197A - 다중슬롯 링크 계층 플릿에서의 제어 메시징 - Google Patents

다중슬롯 링크 계층 플릿에서의 제어 메시징 Download PDF

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Abstract

링크 계층 메시지가 생성되고, 직렬 데이터 링크를 통해 디바이스에 송신될 플릿에 포함된다. 데이터 링크를 통해 송신되는 플릿은 복수의 슬롯을 포함한다. 일부 양태에서, 제어 메시지는 바이러스 경보 메시지, 포이즌 경보 메시지, 크레딧 반환 메시지, 및 확인응답 메시지를 포함할 수 있다.

Description

다중슬롯 링크 계층 플릿에서의 제어 메시징{CONTROL MESSAGING IN MULTISLOT LINK LAYER FLIT}
본 개시는 일반적으로 컴퓨터 개발의 분야에 관련되며, 보다 상세하게는 상호-의존적인 제한된 시스템의 협력(coordination of mutually-dependent constrained systems)을 포함하는 소프트웨어 개발에 관련된다.
반도체 처리 및 로직 디자인의 발전은 집적 회로 디바이스 상에 존재할 수 있는 로직의 양적 증가를 가능하게 해주었다. 결과적으로, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로로부터 개개의 집적 회로 상에 존재하는 복수의 코어, 복수의 하드웨어 스레드, 및 복수의 로직 프로세서뿐만 아니라 그러한 프로세서 내에 집적된 다른 인터페이스로 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의 개수의 코어, 하드웨어 스레드, 로직 프로세서, 인터페이스, 메모리, 제어기 허브 등을 포함할 수 있다.
더 작은 패키지 내에 더 많은 처리 능력을 맞추는 역량이 더 커짐에 따라, 소형의 컴퓨팅 디바이스의 인기가 높아지고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가되었다. 그러나, 이러한 소형 디바이스들은 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들어, 현대의 서버에서는 보통 복수 코어를 가진 단일 프로세서뿐만 아니라, 복수의 물리적 프로세서(다중 소켓이라고도 지칭함)가 컴퓨팅 성능을 높이기 위해 존재한다. 그러나 컴퓨팅 시스템에서 디바이스의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 디바이스 간의 통신이 더욱 중요해지고 있다.
실제로, 애초에 전기 통신을 취급하였던 전통적인 멀티-드롭 버스로부터 고속의 통신을 용이하게 해주는 완전히 발달한 인터커넥트 아키텍처에 이르기까지 인터커넥트 기술이 성장하였다. 불행하게도, 더욱 높은 속도로 소비하고자 하는 미래의 프로세서에 대한 요구에 따라, 이에 대응하는 요구는 기존의 인터커넥트 아키텍처의 역량에 놓여있다.
도 1은 일 실시예에 따른 컴퓨터 시스템에서 I/O 디바이스들을 접속시키기 위한 직렬 포인트-투-포인트 인터커넥트를 포함하는 시스템의 간략화한 블록도를 도시한다.
도 2는 일 실시예에 따른 계층화된 프로토콜의 간략한 블록도를 도시한다.
도 3은 직렬 포인트-투-포인트 링크의 일 실시예를 도시한다.
도 4는 잠재적 고성능 인터커넥트(High Performance Interconnect; HPI) 시스템 구성의 실시예를 도시한다.
도 5는 HPI와 연관되는 계층화된 프로토콜 스택의 일 실시예를 도시한다.
도 6은 일 예의 다중-슬롯 플릿의 표현을 도시한다.
도 7은 일 예의 8-레인 데이터 링크를 통해 전송되는 일 예의 플릿의 표현을 도시한다.
도 8은 일 예의 8-레인 데이터 링크를 통해 전송되는 일 예의 플릿의 표현을 도시한다.
도 9는 20-레인 데이터 링크를 통해 전송되는 일 예의 플릿의 표현을 도시한다.
도 10은 일 예의 바이러스 오류 제어 플릿의 표현을 도시한다.
도 11은 디버그 메시지를 포함하는 일 예의 다중-계층 플릿의 표현을 도시한다.
도 12는 일 예의 포이즌 오류 제어 플릿의 표현을 도시한다.
도 13은 크레딧 및 확인응답을 반환하기 위한 일 예의 슬롯 메시지의 표현을 도시한다.
도 14는 도 13의 일 예의 슬롯에서 사용하기 위한 크레딧 반환 포맷을 도시한다.
도 15는 일 예의 컴퓨팅 시스템의 블록의 일 실시예를 도시한다.
여러 도면에서 유사한 참조 부호 및 명칭은 유사한 구성요소를 나타낸다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처적 및 마이크로 아키텍처적 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 프로세서 파이프라인 스테이지, 특정 인터커넥트 계층, 특정 패킷/트랜잭션 구성, 특정 트랜잭션 이름, 특정 프로토콜 교환, 특정 링크 폭, 특정 구현, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 개시의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 인식될 수 있다. 다른 경우에서, 본 개시를 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 하위-레벨 인터커넥트 동작, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 공지된 컴포넌트 또는 방법에 관해서는 아주 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로 내의 에너지 보존, 에너지 효율, 및 프로세싱 효율 등에 관하여 기술될 수 있을지라도, 다른 실시예가 다른 방식의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 그러한 특징으로부터 이득을 얻을 수도 있는 다른 방식의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 기술된 실시예는 서버 컴퓨터 시스템, 데스크톱 컴퓨터 시스템, 랩톱, 울트라북TM으로 제한되지 않고, 휴대형 디바이스, 스마트폰, 태블릿, 다른 씬(thin) 노트북, 시스템 온 칩(SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 일부 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말(PDA), 및 휴대 PC를 포함한다. 여기서, 고성능 인터커넥트를 위한 유사 기술은 저전력 인터커넥트에서 성능(또는 심지어는 절전)을 높이는데 적용될 수 있다. 임베디드 애플리케이션은 통상적으로 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트(WAN) 스위치, 또는 아래에서 교시된 기능 및 동작을 수행할 수 있는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 기술된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 제한되지 않고, 에너지 보존 및 효율을 위한 소프트웨어 최적화에도 관련될 수 있다. 아래의 설명에서 쉽게 명백해지는 바와 같이, 본 명세서에서 기술된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든지) 성능 고려사항과 장차 균형을 이루는 "녹색 기술"에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 컴포넌트들 간을 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 뿐만 아니라, 다양한 세분된 시장은 제 각각의 시장에 어울리는 인터커넥트 아키텍처의 다양한 양태를 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는 반면, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 또한, 각종의 다양한 인터커넥트는 본 명세서에서 기술된 주제로부터 잠재적으로 혜택을 받을 수 있다. 예를 들어, 다른 예들 중에서 주변 소자 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express (PCIe)) 인터커넥트 패브릭 아키텍처 및 퀵패스 인터커넥트(QuickPath Interconnect (QPI)) 패브릭 아키텍처는 다른 예들 중에서 본 명세서에서 기술된 하나 이상의 원리에 따라서 잠재적으로 개선될 수 있다.
도 1은 도시된 하나의 세트의 컴포넌트들을 상호접속시키는 포인트-투-포인트 링크로 구성된 일 실시예를 도시한다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus (FSB))(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 기술되는 바와 같이 직렬 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준용하는 직렬의 다양한 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스들에 의해 액세스 가능한 랜덤 액세스 메모리(RAM), 비-휘발성(non-volatile (NV)) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(a double-data rate (DDR)) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 PCI 인터커넥트 계층에서와 같은 루트 허브, 루트 콤플렉스, 또는 루트 제어기를 포함할 수 있다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(a memory controller hub (MCH)), 노스브릿지, 인터커넥트 제어기 허브(an interconnect controller hub (ICH)), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 예를 들면 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 지칭하기도 한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 것과 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 불리는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI-투-PCI 브릿지 디바이스의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(a Network Interface Controller (NIC)), 애드-인 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(a Universal Serial Bus (USB)) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를 테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 디바이스를 지원하거나 그러한 디바이스에 의해 지원되는 패브릭을 상호접속시키는 브릿지(예를 들면, PCIe 대 PCI/PCI-X 브릿지)를 포함할 수 있다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 유사하게, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 도시된다. 계층화된 프로토콜 스택(200)은 QPI 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(a next generation high performance computing interconnect (HPI)) 스택, 또는 다른 계층화된 스택과 같은 임의 형태의 계층화된 통신 스택을 포함할 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함할 수 있다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스가 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
패킷은 컴포넌트들 사이에서 정보를 통신하는데 사용될 수 있다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 전송 컴포넌트로부터 수신 컴포넌트로 전달한다. 전송된 패킷이 다른 계층들을 통해 흐르기 때문에, 패킷은 패킷을 그러한 계층들에서 처리하는데 사용되는 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되고 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되며 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를 테면 데이터 링크 계층(210) 및 물리 계층(220) 사이에서 인터페이스를 제공할 수 있다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packets) 또는 TLPs)의 조립과 해체를 포함할 수 있다. 트랜잭션 계층(205)은 또한 TLP에 대하여 크레딧-기반 플로우 제어(Credit-based fIow control)을 관리할 수 있다. 일부 실시예에서, 스플릿 트랜잭션(split transactions), 즉 다른 예들 중에서, 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간에 의해 분리되어 있는 트랜잭션이 활용될 수 있다.
크레딧-기반 플로우 제어는 인터커넥트 패브릭을 활용하는 가상 채널 및 네트워크를 실현하기 위해 사용될 수 있다. 일 예에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 크레딧 수량을 광고할 수 있다. 도 1에서 제어기 허브(115)와 같은 링크의 반대편에 있는 외부 디바이스는 각각의 TLP의해 소비된 크레딧의 개수를 카운트할 수 있다. 트랜잭션은 그 트랜잭션이 크레딧 한계치를 초과하지 않으면 전송될 수 있다. 응답을 수신하면, 크레딧 수량이 복구된다. 그러한 크레딧 체계의 장점 중 한 가지 예는, 다른 잠재적인 장점들 중에서, 크레딧 제한에 처해지지 않으면, 크레딧 반환의 지연이 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함할 수 있다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 위치로/로부터 전달하는 읽기 요청 및 쓰기 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 이용할 수 있다. 구성 공간 트랜잭션은 인터커넥트에 접속된 각종 디바이스의 구성 공간에 액세스하는데 사용될 수 있다. 구성 공간에 대한 트랜잭션은 읽기 요청 및 쓰기 요청을 포함할 수 있다. 메시지 공간 트랜잭션(또는 간단히 메시지)는 또한 인터커넥트 에이전트들 간의 대역-내(in-band) 통신을 지원하는 것으로 정의될 수 있다. 그러므로, 일 예의 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립할 수 있다.
데이터 링크 계층(210)이라고도 지칭되는 링크 계층(210)은 트랜직션 계층(205)과 물리 계층(220) 사이의 중간 단계로 동작할 수 있다. 일 실시예에서, 데이터 링크 계층(210)의 의무는 링크 상에서 두 컴포넌트 사이에서 트랜잭션 계층 패킷들(Transaction Layer Packets (TLPs))을 교환하기 위한 신뢰할 수 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립된 TLP를 받아들이고, 패킷 시퀀스 식별자(211) 즉, 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 물리 계층을 통해 외부 디바이스로 전송하기 위해 수정된 TLP를 물리 계층(220)에 제공한다.
일 실시예에서, 물리 계층(220)은 패킷을 외부 디바이스에 물리적으로 전송하기 위한 논리 서브-블록(221) 및 전기 서브-블록(222)을 포함한다. 여기서 논리 서브-블록(221)은 물리 계층(220)의 "디지털" 기능에 대한 역할을 수행한다. 이와 관련하여, 논리 서브-블록은 전기 서브-블록(222)에 의해 전송하기 위한 발송 정보를 준비하는 전송 섹션과, 수신된 정보를 링크 계층(210)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신 섹션을 포함할 수 있다.
전기 서브 블록(222)은 송신기와 수신기를 포함한다. 송신기는 논리 서브-블록(221)에 의해, 송신기가 직렬화하여 외부 디바이스에 전송하는 심볼을 공급받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트-스트림으로 변환한다. 비트-스트림은 역직렬화되어 논리 서브-블록(221)에 공급된다. 일 예의 실시예에서, 8b/10b 전송 코드가 사용되고, 10-비트 심볼이 전송되고/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 게다가, 일 예에서, 수신기는 또한 수신하는 직렬 스트림으로부터 복구되는 심볼 클럭을 제공한다.
위에 기술된 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(220)이 (PCIe 프로토콜 스택과 같은) 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그것으로 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될수 있고 본 명세서에서 논의되는 특징을 채택할 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는 (1) 패킷을 조립하는 제 1 계층 즉, 트랜잭션 계층과, 패킷을 순차적으로 배열하는 제 2 계층 즉, 링크 계층과, 패킷을 전송하는 제 3 계층 즉, 물리 계층을 포함할 수 있다. 특정 예로서, 본 명세서에서 기술된 바와 같이, 고성능의 인터커넥트 계층화된 프로토콜이 활용된다.
다음으로 도 3을 참조하면, 직렬의 포인트-투-포인트 패브릭의 일 예의 실시예가 도시된다. 직렬의 포인트-투-포인트 링크는 데이터를 직렬로 전송하기 위한 임의의 전송 경로를 포함할 수 있다. 도시된 실시예에서, 링크는 두 개의 저전압의 차동 구동된 신호 쌍들, 즉 전송 쌍(306/311) 및 수신 쌍(312/307)을 포함할 수 있다. 따라서, 디바이스(305)는 데이터를 디바이스(310)로 전송하는 전송 로직(306) 및 데이터를 디바이스(310)로부터 수신하는 수신 로직(307)을 포함한다. 다시 말해서, 두 개의 전송 경로, 즉 경로(316 및 317), 및 두 개의 수신 경로, 즉 경로(318 및 319)가 링크의 일부 구현에 포함된다.
전송 경로는 전송 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이 데이터를 전송하기 위한 임의의 경로를 말한다. 두 디바이스, 이를 테면 디바이스(305)와 디바이스(310) 사이의 접속은 링크, 이를 테면 링크(315)라고 지칭된다. 링크는 하나의 레인(lane) - 각각의 레인은 하나의 세트의 상이한 신호 쌍(하나의 쌍은 전송 용, 하나의 쌍은 수신 용)을 나타냄 - 를 지원할 수 있다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인들을 묶을 수 있으며, 여기서 N은 임의의 지원된 링크 폭으로, 이를 테면 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 보다 넓다.
차동 쌍은 레인(316 및 317)과 같이 차동 신호를 전송하는 두 개의 전송 경로를 지칭할 수 있다. 예로서, 회선(316)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉, 상승 에지일 때, 회선(317)은 상위 로직 레벨에서 하위 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 다른 예의 장점들 중에서, 크로스-커플링, 전압 오버슈트/언더슈트, 링잉과 같은 더 우수한 전기적 특성을 보여준다. 이것은 더 우수한 타이밍 윈도우를 가능하게 해주며, 이는 통신 주파수를 더 빠르게 해줄 수 있다.
일 실시예에서, 신규의 고성능 인터커넥트(High Performance Interconnect (HPI))가 제공된다. HPI는 차세대 캐시-코히어런트, 링크-기반 인터커넥트를 포함할 수 있다. 일 예로서, HPI는 PCIe 또는 다른 인터커넥트 프로토콜이 통상 프로세서, 가속기, 및 I/O 디바이스 등을 접속시키는데 사용되는 시스템을 포함하여, 워크스테이션 또는 서버와 같은 고성능 컴퓨팅 플랫폼에서 활용될 수 있다. 그러나, HPI는 그것으로 제한되지 않는다. 그 대신, HPI는 본 출원에서 기술된 임의의 시스템이나 플랫폼에서 활용될 수 있다. 뿐만 아니라, 개발된 개개의 사상은 다른 인터커넥트 및 플랫폼, 이를 테면 PCIe, MIPI, QPI 등에 적용될 수 있다.
일 예의 구현예에서, 복수의 디바이스를 지원하기 위하여, HPI는 명령어 집합 아키텍처 관용성(Instruction Set Architecture (ISA) agnostic)을 포함할 수 있다(즉, HPI는 복수의 상이한 디바이스들에서 구현되는 것이 가능할 수 있다). 다른 시나리오에서, HPI는 바로 프로세서 또는 가속기가 아닌 고성능 I/O 디바이스를 접속시키는데도 활용될 수 있다. 예를 들면, 고성능 PCIe 디바이스는 적절한 변환 브릿지를 통해 HPI에 (즉, HPI대 PCIe) 연결될 수 있다. 더욱이, HPI 링크는 다양한 방식으로(예를 들면, 스타, 링, 메시 등), 프로세서와 같은 많은 HPI 기반 디바이스에 의해 활용될 수 있다. 도 4는 복수의 잠재적 멀티-소켓 구성의 일 예의 구현예를 도시한다. 도시된 바와 같이, 2-소켓 구성(405)은 두 개의 HPI 링크를 포함할 수 있으나, 다른 구현예에서, 하나의 HPI 링크가 활용될 수 있다. 토폴로지가 더 큰 경우, 다른 부가적이거나 대체적인 특징들 중에서, 식별자(ID)가 할당 가능하고 몇 가지 형태의 가상 경로가 존재하는 한 임의의 구성이 활용될 수 있다. 도시된 바와 같이, 네 개의 소켓 구성(410)은 각 프로세서로부터 다른 하나의 프로세스로의 HPI 링크를 갖고 있다. 그러나 구성(415)에서 도시된 여덟 소켓 구현예에서, 매 소켓이 HPI 링크를 통해 서로 직접 접속되는 것은 아니다. 그러나, 만일 가상 경로 또는 채널이 프로세서들 사이에서 존재하면, 그 구성이 지원된다. 지원된 프로세서들의 범위는 기본 도메인에서 2-32를 포함한다. 다른 예들 중에서, 복수개 도메인 또는 노드 제어기들 사이에 복수의 도메인 또는 다른 인터커넥트를 사용하여 프로세서를 더 많게 할 수 있다.
HPI 아키텍처는 몇몇 예에서, (코히어런트, 논-코히어런트, 및 옵션의, 여타 메모리 기반 프로토콜의) 프로토콜 계층들, 라우팅 계층, 링크 계층, 및 연관된 I/O 로직을 포함하는 물리 계층을 포함하는 계층화된 프로토콜 아키텍처의 정의를 포함한다. 뿐만 아니라, HPI는 다른 예들 중에서, (전력 제어 유닛(power control units (PCUs))과 같은) 전력 관리자, 테스트 및 디버그 용 디자인(design for test and debug (DFT)), 장애 관리, 레지스터, 보안에 관련된 개선된 것을 더 포함할 수 있다. 도 5는 일 예의 HPI 계층화된 프로토콜 스택의 실시예를 도시한다. 일부 구현예에서, 도 5에 도시된 계층들 중 적어도 일부는 옵션일 수 있다. 각각의 계층은 그 자체의 그래뉴러리티의 레벨 또는 정보의 퀀텀(quantum of information)을 처리한다(프로토콜 계층(505a,b)은 패킷(530)을 처리하고, 링크 계층(510a,b)은 플릿(flits)(535)을 처리하며, 물리 계층(505a,b)은 피트(phits)(540)를 처리한다). 일부 실시예에서, 구현예에 따라서 패킷은 부분적인 플릿, 단일의 플릿, 또는 복수의 플릿을 포함할 수 있다는 것을 주목하자.
제 1의 예로서, 피트(540)의 폭은 링크 폭 대 비트의 1 대 1 매핑을 포함한다(예를 들면, 20 비트 링크 폭은 20 비트의 피트를 포함한다. 기타 등등). 플릿은 184, 192 또는 200 비트와 같이 더 큰 크기를 가질 수 있다. 만일 피트(540)가 20 비트 폭이고 플릿(535)의 크기가 184 비트이면, 하나의 플릿(535)을 전송하기 위해 피트(540)를 분수로(예를 들면, 다른 예들 중에서, 184 비트의 플릿(535)을 전송하려면 20 비트로 9.2 피트 또는 192 비트 플릿을 전송하려면 20 비트로 9.6으로) 처리한다는 것을 주목하자. 물리 계층에서 기본 링크의 폭은 변할 수 있다는 것을 주목하자. 예를 들면, 방향 당 레인의 개수는 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24 등을 포함할 수 있다. 일 실시예에서, 링크 계층(510a,b)은 복수의 상이한 트랜잭션을 단일 플릿 내에 넣을 수 있으며, 하나 또는 복수의 헤더(예를 들면, 1, 2, 3, 4)가 플릿 내에 넣어질 수 있다. 일 예에서, HPI는 헤더들을 대응하는 슬롯들로 나누어서 플릿 내 복수의 메시지들이 여러 노드들을 향해 전달되게 할 수 있다.
일 실시예에서, 물리 계층(505a,b)은 (전기 또는 광 등의) 물리적 매체를 통한 고속의 정보 전달의 역할을 담당할 수 있다. 물리 링크는 계층(505a 및 505b)과 같은 두 개의 링크 계층 엔티티들 사이의 포인트-투-포인트일 수 있다. 링크 계층(510a,b)은 상위 계층으로부터 물리 계층(505a,b)을 이끌어 낼 수 있으며 데이터(뿐만 아니라 요청)를 신뢰 있게 전달하는 역량을 제공하고 직접적으로 접속된 두 엔티티들 사이에서 플로우 제어를 관리한다. 링크 계층은 또한 물리적 채널을 복수의 가상 채널 및 메시지 클래스로 가상화하는 역할을 담당할 수 있다. 프로토콜 계층(520a,b)은 링크 계층(510a,b)에 의존하여 프로토콜 메시지를 적절한 메시지 클래스 및 가상 채널로 매핑한 다음 이를 물리 계층(505a,b)으로 전달하여 물리 링크를 가로질러 전달한다. 링크 계층(510a,b)은 다른 예들 중에서, 요청, 스누프, 응답, 라이트백, 논-코히어런트 데이터와 같은 복수의 메시지를 지원할 수 있다.
도 5에 도시된 바와 같이, HPI의 물리 계층(505a,b)(또는 PHY)은 전기 계층(즉, 두 컴포넌트를 접속시키는 전기 전도체) 위 그리고 링크 계층(510a,b)의 아래에서 구현될 수 있다. 물리 계층 및 대응하는 로직은 각각의 에이전트에서 상주할 수 있으며 (예를 들면, 링크의 양측의 디바이스 상에서) 서로 분리되어 있는 두 에이전트(A 및 B) 상의 링크 계층들을 접속시킨다. 로컬 및 원격 전기 계층은 물리적 매체(예를 들면, 와이어, 전도체, 광학 등)에 의해 접속된다. 일 실시예에서, 물리 계층(505a,b)은 두 가지 주요한 단계, 즉 초기화 및 동작을 가지고 있다. 초기화 동안, 접속은 링크 계층에 불투명하며 시그널링은 시간 제한 상태(timed states)와 핸드쉐이크 이벤트의 조합을 포함할 수 있다. 동작 동안, 접속은 링크 계층에 투명하며 시그널링은 일정 속도로 진행되며, 이때 모든 레인이 함께 단일 링크로서 동작한다. 동작 단계 동안, 물리 계층은 플릿을 에이전트 A에서 에이전트 B로 그리고 에이전트 B에서 에이전트 A로 전달한다. 접속은 또한 링크라고 지칭되기도 하며 플릿 및 현재 구성(예를 들면, 폭)의 제어/상태를 링크 계층과 교환하면서 링크 계층으로부터 매체, 폭 및 속도를 포함하는 몇 가지 물리적인 양태를 이끌어 낸다. 초기화 단계는 하위 단계, 예를 들면 폴링(Polling), 구성(Configuration)을 포함한다. 운영 단계도 또한 하위 단계(예를 들면, 링크 전력 관리 상태)를 포함한다.
일 실시예에서, 링크 계층(510a,b)은 두 프로토콜 또는 라우팅 엔티티들 사이에서 신뢰 있는 데이터 전송을 제공하기 위해 구현될 수 있다. 링크 계층은 프로토콜 계층(520a,b)으로부터 물리 계층(505a,b)을 이끌어 낼 수 있고 두 프로토콜 에이전트(A, B) 사이에서 플로우 제어를 책임질 수 있으며, 가상 채널 서비스를 프로토콜 계층(메시지 클래스) 및 라우팅 계층(가상 네트워크)에 제공할 수 있다. 프로토콜 계층(520a,b)과 링크 계층(510a,b) 사이의 인터페이스는 통상적으로 패킷 레벨에서 수행될 수 있다. 일 실시예에서, 링크 계층에서 가장 작은 전송 단위는 192 비트 또는 일부 다른 단위 값과 같은 명시된 비트 수를 가진 플릿이라고 지칭된다. 링크 계층(510a,b)은 물리 계층(505a,b)에 의존하여 물리 계층(505a,b)의 전송 단위(피트)를 링크 계층(510a,b)의 전송 단위(플릿)로 구성한다. 게다가, 링크 계층(510a,b)은 논리적으로 두 부분, 즉 송신자 및 수신자로 나눠질 수 있다. 하나의 엔티티에서 송신자/수신자 쌍은 다른 하나의 엔티티 상의 송신자/수신자 쌍에 접속될 수 있다. 플로우 제어는 종종 플릿 및 패킷의 두 가지를 기반으로 하여 수행된다. 오류 검출 및 정정 또한 잠재적으로 플릿 레벨 기반으로 수행된다.
일 실시예에서, 라우팅 계층(515a,b)은 근원지로부터 목적지로 HPI 트랜잭션을 라우팅하는 유연하고 분산된 방법을 제공할 수 있다. 이 방식은 복수의 토폴로지에 필요한 라우팅 알고리즘이 각각의 라우터에서 프로그램 가능 라우팅 테이블을 통해 명시될 수 있기 때문에 유연성이 있다(일 실시예에서 프로그래밍은 펌웨어, 소프트웨어, 또는 이들의 조합에 의해 수행된다). 라우팅 기능은 분산될 수 있고, 라우팅은 일련의 라우팅 단계를 통해 이루어질 수 있는데, 각각의 라우팅 단계는 근원지, 중간지, 또는 목적지 라우터에서 테이블 룩업을 통해 정의된다. 근원지에서의 룩업은 HPI 패킷을 HPI 패브릭으로 주입하는데 사용될 수 있다. 중간지 라우터에서의 룩업은 HPI 패킷을 입력 포트로부터 출력 포트로 라우팅하는데 사용될 수 있다. 목적지 포트에서 룩업은 목적지 HPI 프로토콜 에이전트를 목표로하기 위해 사용될 수 있다. 일부 구현예에서, 라우팅 테이블, 및 그의 라우팅 알고리즘은 사양서에 의해 특별히 정의되어 있지 않기 때문에 라우팅 계층은 의존적(thin)일 수 있다는 것을 주목하여야 한다. 이것은 시스템 구현에 의해 정의되는 유연 플랫폼 아키텍처 토폴로지를 포함하는, 유연성 및 각종 사용 모델의 여지를 남겨 놓는다. 라우팅 계층(515a,b)은 링크 계층(510a,b)에 의존하여 세 개까지의(또는 그 이상의) 가상 네트워크(virtual networks (VNs)) - 일 예로, 각 가상 네트워크에서 정의된 여러 메시지 클래스를 가진 두 개의 교착 방지(deadlock free) VNs, VN0 및 VN1 - 의 사용을 제공한다. 공유된 적응적 가상 네트워크(shared adaptive virtual network (VNA))는 링크 계층에서 정의될 수 있지만, 다른 특징 및 예들 중에서, 각 메시지 클래스 및 가상 네트워크가 전용의 자원을 갖고 순방향 진행(forward progress)을 보장할 수 있기 때문에, 이러한 적응적 네트워크는 라우팅 개념으로 직접 드러내지 없을 수 있다.
일 실시예에서, HPI는 메모리로부터 데이터의 라인을 캐싱하는 지원 에이전트인 코히어런스 프로토콜 계층(520a,b)을 포함할 수 있다. 메모리 데이터를 캐시하려는 에이전트는 그의 캐시에 로드하는 데이터의 라인을 판독하는 코히어런트 프로토콜을 사용할 수 있다. 그의 캐시에서 데이터의 라인을 수정하려는 에이전트는 데이터를 수정하기 전에 라인의 소유권을 얻기 위해 코히어런스 프로토콜을 사용할 수 있다. 라인을 수정한 후, 에이전트는 외부 요청에 응답하여 라인을 다시 메모리에 기록하거나 라인을 포함할 때까지 그의 캐시 내에 라인을 유지하려는 프로토콜 요건에 따를 수 있다. 끝으로, 에이전트는 외부 요청을 이행하여 그의 캐시에서 라인을 무효화할 수 있다. 프로토콜은 모든 캐싱 에이전트가 따를 수 있는 규칙을 지시함으로써 데이터의 일관성을 보장한다. 이것은 또한 에이전트가 캐시 없이 메모리 데이터를 일관성 있게 판독하고 기록하는 수단을 제공한다.
HPI 코히어런스 프로토콜을 활용하여 트랜잭션을 지원하기 위해 두 가지 조건이 실시될 수 있다. 첫째, 프로토콜은 일 예로, 에이전트의 캐시들 내 데이터 사이에서 그리고 이러한 데이터와 메모리 내 데이터 사이에서 어드레스별 기준으로 데이터 일관성을 유지할 수 있다. 비공식적으로, 데이터 일관성은 데이터의 가장 최근 값을 나타내는 에이전트의 캐시 내 데이터의 각각의 유효 라인을 지칭할 수 있고, 코히어런스 프로토콜 패킷에서 전송되는 데이터는 데이터가 전송되었을 당시 데이터의 가장 최근 값을 나타낼 수 있다. 데이터의 어느 유효 사본도 캐시 또는 전송에 존재하지 않을 때, 프로토콜은 가장 최근의 데이터 값이 메모리에 있음을 보장할 수 있다. 둘째, 프로토콜은 요청에 대해 잘 정의된 책임 정도(commitment points)를 제공할 수 있다. 판독에 대한 책임 정도는 데이터가 유용할 때를 나타낼 수 있고, 기록에 대한 책임 정도는 기록된 데이터가 전역적으로 관찰가능하고 후속 판독에 의해 로드될 때를 나타낼 수 있다. 프로토콜은 코히어런트 메모리 공간에서 캐시가능한 요청 및 캐시불가능한(uncacheable (UC)) 요청 모두에 대해 이러한 책임 정도를 지원할 수 있다.
HPI 코히어런스 프로토콜은 또한 에이전트에 의해 코히어런트 메모리 공간 내 어떤 어드레스를 향해 행한 일관성 요청의 순방향 진행을 보장할 수 있다. 확실히, 트랜잭션은 적절한 시스템 동작을 위해 결국 이행되고 사라질 수 있다. 일부 실시예에서, HPI 코히어런스 프로토콜은 자원 할당 충돌을 해결하기 위한 재시도의 개념이 없을 수 있다. 따라서, 프로토콜 그 자체는 순환 자원 의존성을 포함하지 않는 것으로 정의될 수 있고 구현은 그 디자인에서 데드록을 초래할 수 있는 의존성을 도입하지 않도록 주의할 수 있다. 또한, 프로토콜은 디자인이 프로토콜 자원으로의 공정한 액세스를 제공할 수 있는 곳을 표시할 수 있다.
논리적으로, 일 실시예에서 HIP 코히어런스 프로토콜은 세 개의 아이템 즉, 코히어런스(또는 캐싱) 에이전트, 홈 에이전트, 및 에이전트들을 접속시키는 HPI 인터커넥트 패브릭을 포함할 수 있다. 코히어런스 에이전트 및 홈 에이전트는 함께 작업하여 인터커넥트를 통해 메시지를 교환함으로써 데이터 일관성을 이룰 수 있다. 링크 계층(510a,b) 및 그의 관련 설명은 본 출원에서 논의되는 코히어런스 프로토콜 요건을 고수하는 방법을 포함하여 인터커넥트 패브릭의 세부사항을 제공할 수 있다. (코히어런스 에이전트와 홈 에이전트로의 분리는 명료하게 하기 위한 것임을 주목할 수 있다. 디자인은 다른 예들 중에서, 소켓 내에 두 가지 유형의 복수의 에이전트를 포함할 수 있거나 또는 심지어 에이전트 행위를 단일 디자인 유닛에 연결할 수 있다).
일부 실시예에서, HPI는 삽입된 클록을 활용할 수 있다. 클록 신호는 인터커넥트를 이용하여 전송되는 데이터에 삽입될 수 있다. 클록 신호가 데이터에 삽입된 상태에서, 별도의 전용 클록 레인들이 생략될 수 있다. 이것은 예를 들면, 특히 핀에 필요한 공간을 구하기 힘든 시스템에서 디바이스의 더 많은 핀을 데이터 전송에 전용할 수 있게 해주기 때문에 유용할 수 있다.
링크 계층은 두 개의 프로토콜 또는 라우팅 엔티티들 사이에서 신뢰 있는 데이터 전송을 보장할 수 있다. 링크 계층은 프로토콜 계층으로부터 물리 계층을 이끌어 내고, 두 개의 프로토콜 에이전트 사이의 플로우 제어를 처리하고, 프로토콜 계층(메시지 클래스) 및 라우팅 계층(가상 네트워크)에 가상 채널 서비스를 제공할 수 있다.
일부 구현예에서, 링크 계층은 플릿이라고 하는 정보의 고정된 퀀텀을 처리할 수 있다. 일 예에서, 플릿은 192비트의 길이가 되도록 정의될 수 있다. 그러나 다양한 변형예에서 81-256 (또는 그 이상)과 같은 임의의 범위의 비트가 활용될 수 있다. 192비트와 같은 큰 플릿 크기는 포맷, 순환 중복 검사(cyclic redundancy check (CRC)), 및 다른 변경을 포함할 수 있다. 예를 들면, 더 큰 플릿 길이는 또한 더 큰 플리드 페이로드를 처리하기 위해 CRC 필드가 (예를 들면 16비트로) 확대되게 할 수 있다. 단일 플릿을 전송하기 위한 피트 또는 유닛 간격(unit intervals (UI))의 개수 (예를 들면, 단일 비트 또는 피트 등을 전송하는데 사용되는 시간)는 링크 폭에 따라 변할 수 있다. 예를 들면, 다른 잠재적 예들 중에서, 20 레인 또는 비트 링크 폭은 9.6 UI에서 단일 192 비트 플릿을 전송할 수 있고, 한편 8 레인 링크 폭은 동일한 플릿을 24 UI에서 전송한다. 링크 계층 크레딧팅 및 프로토콜 패킷화는 또한 플릿에 기초할 수 있다.
도 6은 8 레인 링크 폭에 대해 보편화된 플릿의 표현(600)을 도시한다. 표현(600)의 각각의 열은 링크 레인을 심볼화 할 수 있고, 각각의 행은 각각의 UI를 심볼화 할 수 있다. 일부 구현예에서, 단일 플릿은 둘 이상의 슬롯으로 세분될 수 있다. 별도의 메시지 또는 링크 계층 헤더는 각각의 슬롯에 포함되어, 잠재적으로 상이한 트랜잭션에 대응하는 복수의 별도 메시지, 그리고 일부의 경우에서는 독립적인 메시지를 단일 플릿으로 전송되게 할 수 있다. 또한, 단일 플릿의 슬롯에 포함되는 복수의 메시지는 또한 다른 예들 중에서, 상이한 목적지 노드에 도달되도록 예정될 수 있다. 예를 들면, 도 6의 예는 3 개의 슬롯을 구비하는 플릿 포맷을 도시한다. 음영 부분은 각각의 슬롯에 포함되는 플릿의 일부를 표현할 수 있다.
도 6의 예에서, "Hdr" 필드는 보통 플릿을 위해 제공될 수 있고 플릿용 헤더 표시를 표현한다. 일부 예에서, Hdr 필드는 플릿이 헤더 플릿인지 아니면 데이터 플릿인지를 나타낼 수 있다. 데이터 플릿에서, 플릿은 여전히 슬롯화 상태로 유지될 수 있지만, 특정 필드의 사용을 생략하거나 페이로드 데이터로 대체할 수 있다. 일부의 경우에서, 데이터 필드는 오피코드(opcode) 및 페이로드 데이터를 포함할 수 있다. 헤더 플릿의 경우, 다양한 헤더 필드가 제공될 수 있다. 도 6의 예에서, "Oc" 필드는 각각의 슬롯마다 제공될 수 있고, Oc 필드는 오피코드를 표현한다. 유사하게, 하나 이상의 슬롯은 그 슬롯이 그런 패킷 유형 등을 처리하도록 디자인되는 경우, 슬롯에 포함될 대응 패킷의 메시지 유형을 표현하는 대응하는 "msg" 필드를 가질 수 있다. 다른 잠재적 필드 중에서, "DNID" 필드는 목적지 노드 ID(a Destination Node ID)를 나타낼 수 있고, "TID" 필드는 트랜잭션 ID(a transaction ID)를 나타낼 수 있고, "RHTID" 필드는 요청자 노드 ID(a requestor node ID) 또는 홈 트래커 ID(a home tracker ID)를 나타낼 수 있다. 또한, 하나 이상의 슬롯은 페이로드 필드를 갖고 있을 수 있다. 또한, CRC 필드는 다른 예들 중에서, 플릿에 CRC 값을 제공하기 위해 플릿 내에 포함될 수 있다.
일부 구현예에서, 링크 폭은 링크의 수명 기간 동안 변할 수 있다. 예를 들면, 물리 계층은 링크 폭 상태들 사이에서 천이, 가령 전체 또는 원래 통로 폭 및 상이한 또는 부분적인 레인 폭으로 천이 및 이들 폭으로부터 천이할 수 있다. 예를 들면, 일부 구현예에서, 링크는 데이터를 20 개의 레인을 통해 전송하도록 초기화될 수 있다. 나중에, 링크는 많은 다른 잠재적 예들 중에서, 단지 8 레인만 활발히 사용되는 부분 폭 전송상태로 천이할 수 있다. 그러한 레인 폭 천이는 예를 들면 다른 예들 중에서, 하나 이상의 전력 제어 유닛(power control units (PCU))에 의해 관리되는 전력 관리 태스크와 관련하여 활용될 수 있다.
앞에서 언급한 바와 같이, 링크 폭은 플릿 처리율에 영향을 미칠 수 있다. 도 7은 8 레인 링크를 통해 전송되는 일 예의 192-비트 플릿의 표현으로서, 24 UI에서 플릿의 처리율의 결과를 가져온다. 또한, 도 7의 예에서 도시된 바와 같이, 플릿의 비트는 예를 들면 다른 예들 중에서, 전송의 초기에 시간에 더욱 민감한 필드(예를 들면, 플릿 유형 필드 (예를 들면, 데이터 또는 헤더 플릿), 오피코드 등)를 송신하고, 플릿에서 구체화되는 특정 오류 검출 또는 다른 기능을 보존 또는 도모하기 위하여 일부 인스턴스에서 비순차적으로 전송될 수 있다. 예를 들면, 도 7의 예에서, 비트(191, 167, 143, 119, 95, 71, 47, 및 23)는 전송의 제 1 UI(즉, UI0) 동안 레인(L7 내지 L0)을 통해 병렬로 전송되는 한편, 비트(168, 144, 120, 96, 72, 48, 24, 및 0)는 플릿 전송의 24번째 (또는 최종) UI(즉, UI23) 동안 전송된다. 다른 순서화 계획, 플릿 길이, 레인 폭 등은 다른 구현예들 및 예들에서 활용될 수 있다.
일부 예에서, 플릿의 길이는 활성 레인들의 개수의 배수일 수 있다. 그러한 예에서, 플릿은 모든 액티브 레인들을 통해 균등하게 전송될 수 있고 플릿의 전송은 깨끗한(즉, 겹치지 않는) 경계에서 실질적으로 동시에 종료할 수 있다. 예를 들면, 도 8의 표현에서 도시된 바와 같이, 플릿의 비트는 4비트의 연속 그루핑, 또는 "니블(nibbles)"로 전송되는 것으로 간주될 수 있다. 이 예에서, 192 비트 플릿은 8 레인 링크를 통해 전송될 것이다. 192는 8의 배수이므로, 전체 플릿은 24 UI에서 8 레인 링크를 통해 깨끗하게 전송될 수 있다. 다른 예에서, 플릿 폭은 활성 레인들의 개수의 배수가 아닐 수 있다. 예를 들면, 도 9는 20 개의 레인들을 통해 전송되는 일 예의 192 비트의 다른 표현을 도시한다. 192가 20으로 균등하게 나누어지지 않기 때문에, 전체 플릿의 전송은 비-정수의 간격(예를 들어, 9.6 UI)을 요구할 것이다. 그러한 경우, 전송의 제 10 UI 동안 활용되지 않는 "여분의(extra)" 레인들을 낭비하는 대신 제 2의 중복하는 플릿이 선행하는 플릿의 최종 비트와 함께 전송될 수 있다. 플릿의 그러한 중복(overlapping) 또는 혼합(swizzling)은 들쭉날쭉한 플릿 경계(jagged flit boundaries)를 초래할 수 있고 플릿 비트는 일부 구현예에서 비순차적으로 전송되는 결과를 초래할 수 있다. 전송을 위해 활용되는 패턴은 다른 고려 사항들 중에서, 플릿의 시간에 더욱 민감한 필드가 플릿에서 더 일찍 전송될 수 있게 하고 오류 검출 및 정정의 유지할 수 있도록 구성될 수 있다. 로직은 그러한 패턴에 따라 플릿 비트를 전송하고 현재의 링크 폭을 기반으로 패턴들 사이에서 동적으로 변하도록 물리 및 링크 계층들 중 하나 또는 둘 다에 제공될 수 있다. 또한, 로직은 다른 예들 중에서, 그와 같이 혼합되거나(swizzeld) 질서정연한(ordered) 비트 스트림으로부터 플릿을 재정리하거나 재구성하기 위해 제공될 수 있다.
일부 구현예에서, 플릿은 (예를 들면, 패킷 헤더 데이터를 갖는) 헤더 플릿 또는 (예를 들면, 패킷 페이로드 데이터를 갖는) 데이터 플릿으로 특징지어질 수 있다. 도 6을 다시 참조하면, 플릿 포맷은 세 개의 별도의 슬롯(예를 들면, 0, 1, 및 2)을 포함하여 최대 3 개까지의 헤더가 단일 플릿으로(예를 들면, 각각의 슬롯에서 하나의 헤더) 전송될 수 있게 하는 것으로 정의될 수 있다. 따라서, 각각의 슬롯은 제어 필드 및 페이로드 필드 모두를 가질 수 있다. 이것 이외에, 페이로드 필드가 각각의 헤더 (및 슬롯) 마다 정의될 수 있다. 또한, 이러한 슬롯 내 헤더 유형에 기초하여, 슬롯들 중 둘 이상의 (예를 들면, 슬롯 0 또는 슬롯 1의) 여분의 페이로드 길이로서 유연하게 사용될 수 있는 플로팅 페이로드 필드(a floating payload field)가 정의될 수 있다.
도 6과 관련하여 도시되는 것과 같은 일 실시예에서, 예를 들면, 두 개의 슬롯 슬롯 0 및 1은 균등한 크기의 페이로드 필드를 갖는 것으로 정의될 수 있는 한편, 슬롯 2는 그러한 더 큰 페이로드 필드의 사용이 부족한 헤더의 특정 서브셋에 의해 사용하기 위한 훨씬 작은 페이로드 필드를 갖는다. 또한, 일 예에서, 다른 잠재적 구현예들 중에서, 슬롯 1 및 2 제어 필드는 (슬롯 0과는 달리) 전체 메시지 클래스 인코딩을 전달할 수 없고, 슬롯 2는 전체 오피코드 인코딩을 전달할 수 없다.
앞에서 언급한 바와 같이, 일부 실시예에서, 슬롯팅 제한으로 인해 모든 비트가 활용되는 것이 아니기 때문에, 슬롯 1 및 2는 전체 메시지 클래스 인코딩을 전달하지 않을 수 있다. 슬롯 1은 메시지 클래스 비트 0을 전달할 수 있다. 여기서, 요청(request (REQ)) 및 스누프(snoop (SNP)) 패킷이 허용된다. 이 구현예에서, REQ 및 SNP 메시지 클래스 인코딩은 비트 0에 의해 구별된다. 그 결과, 만일 설계자가 부분 메시지 클래스 필드에서 상이한 메시지 클래스를 허용하기를 원하면, 상이한 비트 위치(즉, 메시지의 두 개의 상이한 유형을 구별하는 상위 비트)를 선택하거나 상이한 메시지 유형을 하위 순서 비트에 할당할 수 있다. 그러나, 여기서 상위 두 개의 비트는 0으로 암시되며, 하위 비트는 REQ와 SNP 사이를 구별한다. 이 예에서, 단지 응답(response(RSP)) (인코딩 2) 패킷만 들어갈 수 있기 때문에, 슬롯 2는 아무런 메시지 클래스 비트도 전달하지 않는다. 따라서, 슬롯 2에 대한 메시지 클래스 인코딩은 RSP-2이다. 슬롯 2는 또한 부분 오피코드를 전달할 수 있다. 위에서와 같이, 오피코드 비트들 중 하나 이상은 0인 것으로 추정될 수 있다. 그 결과, 활용될 수 있는 메시지 및 오피코드의 서브셋을 정의하는 부분 메시지 클래스 필드 및 부분 오피코드 필드가 활용될 수 있다. 오피코드 및 메시지 클래스의 복수의 세트가 정의될 수 있음을 주목하자. 여기서, 만일 메시지 클래스의 하위 차수 비트가 사용되면, 메시지 유형(즉, MSG 유형 1/MSG 유형 2)의 서브셋이 이용 가능하다. 그러나 다른 예들 중에서, 만일 2 비트가 사용되면, 더 큰 서브셋이 제공된다(예를 들면, 메시지 유형 1/메시지 유형 2/메시지 유형 3/메시지 유형 4).
메시지 클래스 인코딩은 플릿에 하나 이상의 정의된 슬롯을 포함(또는 활용)하도록 특정 헤더 유형에 대응할 수 있다. 예를 들면, 헤더는 복수의 크기를 가질 수 있다. 일 예에서, 헤더 유형에 기초하여, 잠재적으로 4 가지 크기의 헤더를 지원하는 세 개의 슬롯 플릿이 정의될 수 있다. 표 1은 잠재적 헤더 포맷 및 관련 크기의 일 예의 리스팅을 포함한다.
헤더 포맷 헤더 크기 설명
SA 단일 슬롯 요청
SA-S 단일 슬롯 스누프(플로팅 페이로드 필드를 통합)
SA-D 단일 슬롯 데이터 헤더
SR-U 소형 슬롯 데이터 없이 완료
SR-O 단일 슬롯 순서화
SR-C 단일 슬롯 충돌 해결
SR-D 단일 슬롯 데이터 헤더
PW 이중 슬롯 부분 기록
PR 이중 슬롯 부분 판독
P2P 이중 슬롯 피어-투-피어
NCM 이중 슬롯 논-코히어런트 메시징
슬롯-NULL 단일 슬롯(또는 연산코드만) 제어 플릿
LLCRD 소형 슬롯 제어 플릿
LLCTRL 전체 플릿 제어 플릿
소형 (또는 단일) 슬롯 헤더는 슬롯 2에 맞게 충분히 작은 메시지용일 수 있고, 게다가 이들을 슬롯 0에 밀어넣는 프로토콜 순서화 요건을 갖지 않는다. 만일 플릿에 대한 슬로팅 제한이 이것을 요구한다면, 소형 슬롯 헤더는 또한 슬롯 0에 배치될 수 있다. 단일 슬롯 헤더는 슬롯 0 또는 슬롯 1에 맞을 수 있는 페이로드를 가진 메시지용일 수 있다. 몇몇 단일 슬롯 헤더는 또한 플로팅 페이로드 필드를 활용할 수 있다. 예를 들면, 일 실시예에서, 표준 어드레스 스누프 헤더(Standard Address Snoop (SA-S) Headers)는 단지 하나의 HTID 또는 플로팅 필드가 존재하는 예에서 동일한 플릿의 슬롯 0 및 슬롯 1 모두에서 송신되지 않을 수 있다. 특정한 단일 슬롯 헤더는 프로토콜 순서화 요건에 따라 슬롯 0을 사용할 수 있다. 다른 예들 중에서, 이중 슬롯 헤더는 플로팅 페이로드 필드뿐만 아니라, 슬롯 0 및 슬롯 1 페이로드 필드 모두를 사용하기에 충분할 정도로 큰 메시지용일 수 있다.
슬롯 NULL 오피코드는 일 예에서 슬롯 0 또는 슬롯 1에서 사용될 수 있는 특수 오피코드를 포함할 수 있다. 일 예로서, 슬롯 0의 경우, 슬롯_NULL은 링크 계층이 슬롯 0에서 전송할 헤더가 없지만 슬롯 1 또는 2에서 전송할 헤더를 가질 때 사용될 수 있다. 다른 예들 중에서, 슬롯_NULL이 슬롯 0에서 사용될 때, 슬롯 0 페이로드는 예약된 것(RSVD)으로 간주된다. 일부 구현예에서, 슬롯_NULL은 두 가지 조건 하에서 잠재적으로 슬롯 1에서 활용될 수 있다. 첫 번째 조건은, 슬롯 0이 이중 슬롯 또는 특별한 제어 헤더를 인코딩하고, 그래서 슬롯 1 페이로드를 사용할 때이다. 그 경우 슬롯 1 오피코드는 슬롯_NULL로 설정될 수 있다. 두 번째 조건은 링크 계층이 슬롯 1에 전송할 것이 없지만 슬롯 0에 대한 유효 단일 슬롯 헤더 또는 슬롯 2에 대한 소형 슬롯 헤더를 가질 때이다. 이 조건 하에서, 다른 예들 중에서, 슬롯 1 오피코드는 슬롯_NULL로 설정될 수 있고 슬롯 1 페이로드는 예약된 것으로 간주될 수 있다.
일부 구현예에서, 소형 슬롯 2는 감소된 개수의 오피코드 비트를 포함할 수 있다. 링크 계층이 슬롯 2에서 전송할 것이 없을 때, 링크 계층 크레딧 오피코드와 같은 특정 오피코드를 인코딩하고 슬롯 2 페이로드 필드를 모두 0으로 설정함으로써 명시적 NULL(Implicit NULL)을 전송할 수 있다. 이러한 슬롯 2 인코딩의 수신기는 이것을 링크 계층 크레딧 메시지로서 처리할 수 있지만 (특별한 제어 플릿의 경우를 제외함), 전체 0 인코딩은 크레딧 및 확인응답 상태에 영향을 미치지 않을 것이다. 특별한 제어 플릿들의 경우에서, 이들이 전체 플릿을 사용할 수 있기 때문에, 슬롯 2 페이로드는 RSVD인 것으로 간주될 수 있고 묵시적 NULL은 무시될 것이다. 다른 예들 중에서, 링크 계층이 세 개의 슬롯과 CRD/ACK 필드 중 임의의 슬롯에서 송신할 것이 없을 경우, 링크 계층은 특별한 제어 널 메시지를 전송할 수 있다.
슬로팅 제한은 플릿의 정의된 슬롯들 중 하나 이상에 대해 정의될 수 있다. 일 실시예에서, 이중 슬롯 헤더는 슬롯 0에 위치하는 그들의 메시지 클래스 및 오피코드를 가질 수 있을 뿐이다. 슬롯 0이 이중 슬롯 헤더를 포함할 때, 슬롯 1 페이로드 필드가 슬롯 0 헤더에 의해 사용될 것이므로, 슬롯 1은 슬롯_NULL 오피코드를 인코딩할 수 있다. 슬롯 0이 슬롯_NULL, 단일 슬롯, 또는 소형 슬롯 헤더를 포함할 때, 슬롯 1 및 2는 모두 논-NULL 헤더를 인코딩할 수 있다. 단지 소형 슬롯 헤더만이 이러한 특정한 예(예를 들면, 도 6에 도시됨)에서 슬롯 2에서 허용된다. 슬롯 0 및 슬롯 1 모두가 단일 슬롯 헤더를 포함할 때, 하나는 플로팅 페이로드 필드를 사용하는 유형을 가질 수 있다. 만일 슬롯 0 또는 슬롯 1의 어느 것도 플로팅 페이로드 필드를 사용하는 헤더 유형을 포함하지 않으면, 필드는 RSVD로 간주될 수 있다.
또한, 일부 구현예에서, 링크 계층은 복수의 상이한 유형의 가상 네트워크 또는 가상 채널 크레딧을 활용할 수 있다. 일 예에서, 풀드 가상 네트워크 적응 크레딧(pooled virtuaI network adaptive (VNA) credits)이 지원될 수 있고, VNA 필드가 제공될 수 있다. 일 예의 구현예에서, VNA 필드가 논-VNA 플릿(예를 들면, 상이한 크레딧 풀을 활용하는 플릿)을 표시할 때, 헤더는 슬롯 0에 위치하도록 지정될 수 있다. 또한, 슬롯 2 오피코드는 이런 경우에서는 슬롯_2 크레딧을 포함할 수 있다. 또한, 다른 잠재적 구현예들 중에서, 슬롯 0이 특별한 제어 헤더를 인코딩할 때, 슬롯 1 및 슬롯 2 제어 필드는 모두 고정된 값으로 설정될 수 있고 어떤 헤더도 이러한 슬롯들에 배치되지 않을 수 있다.
앞에서 언급한 바와 같이, 각종의 상이한 필드가 도 6의 특정 예에서 도시된 바와 같은 대응하는 플릿 슬롯에 포함되도록 제공될 수 있다. 예를 통해 도시되고 기술되고 제공된 필드와 추가적인 또는 대체의 필드가 또한 포함될 수 있다는 것을 주목하자. 실제로 기술된 필드 중 일부는 다른 예들 중에서, 일부 구현예에서 옵션이며 생략될 수 있다.
일 예에서, 메시지 클래스(a message cIass (MC)) 필드뿐만 아니라 다른 필드가 제공될 수 있다. 일부 예에서, 프로토콜 계층은 메시지 클래스 필드를 사용하여 주요 오피코드 필드로서도 작용하는 프로토콜 클래스를 정의할 수 있다. 링크 계층은 가상 채널(virtuaI channel (VC)) 정의의 일부로서 메시지 클래스 필드를 사용할 수 있다. 일부 프로토콜 클래스/VC는 다른 예들 중에서, 인코딩될 오피코드의 개수로 인해 다중 메시지 클래스 인코딩을 사용할 수 있다. 예를 들면, 요청(Requests (REQ)), 스누프(Snoops (SNP)), 응답(Response (RSP)), 라이트백(write back), 논-코히어런트 바이패스, 및 논-코히어런트 표준 유형이 지원될 수 있다. 만일 각각의 유형이 16 동작을 인코딩할 경우, 96 동작의 오피코드 공간이 있을 것이다. 그리고 만일 다른 모드 비트 또는 다른 오피코드 공간이 각각의 유형마다 정의되면, 다른 96 동작이 제공될 수 있고, 등등이다.
일 예에서, 오피코드 필드가 추가적으로 제공될 수 있다. 프로토콜 계층은 완전한 오피코드를 형성하기 위해(즉, 그 내부에 메시지 클래스 유형 및 동작을 정의하기 위해) 메시지 클래스와 함께 오피코드를 사용할 수 있다. 일 예로서, REQ 메시지 유형을 갖는 동일한 오피코드는 제 1 요? 동작을 정의할 수 있는 한편, SNP 메시지 클래스를 갖는 동일한 오피코드는 다른 예들 중에서, 제 2의 상이한 SNP 동작을 정의할 수 있다. 링크 계층은 홈 에이전트 및 캐싱 에이전트가 동일한 노드 ID를 공유할 때 예를 들면, 패킷에 대해 홈 에이전트 타겟 또는 캐싱 에이전트 타겟 사이를 구별하기 위해 오피코드를 사용할 수 있다. 또한, 링크 계층은 또한 다른 잠재적 사용 중에서, 패킷 크기를 결정하기 위해 오피코드를 사용할 수 있다.
앞에서 언급한 바와 같이, 플릿 헤더는 가상 네트워크 적응(a VirtuaI network Adaptive (VNA) 필드를 더 포함할 수 있다. 일 예에서, VNA 필드가 제 1 값으로 설정될 때, 이 필드는 플릿이 VNA 크레딧을 사용하고 있다는 것을 표시할 수 있다. 제 2 값으로 설정될 때, 플릿은 다른 잠재적 구현예들 중에서, VN0 또는 VN1 크레딧을 사용한다. 일 실시예에서, 값은 플릿이 단일 슬롯 플릿이고 슬롯 1 및 2 코드가 NULL로 정의될 수 있음을 나타낼 수 있다.
만일 플릿 내 헤더가 가상 네트워크(VirtuaI Network (VN)) VN0 또는 VN1과 같은 특정한 가상 네트워크를 활용한다면, 가상 네트워크 필드가 또한 제공되어 플릿에 대해 표시할 수 있다. 이것은 크레딧 목적으로 사용될 수 있으며 그리고 VNA를 사용하는 경우라면 메시지가 어느 가상 네트워크를 통과하여야 하는가를 표시하기 위해 사용될 수 있다. 만일 하나의 VN 비트가 전체 플릿에 제공되면, 복수의 헤더를 포함하는 임의의 VNA 플릿은 그들 모두가 VN0으로 전송되고 있다거나 그들 모두가 VN1로 전송되고 있다는 것을 보장할 수 있다. 대안으로, 다중 VN 비트가 제공될 수 있다. 논 VNA 플릿의 경우, 단지 슬롯 0만이 논-제어 오피코드를 가질 수 있고, 따라서 VN은 그 헤더의 네트워크를 표시할 수 있다.
일부 구현예에서, 플릿 내 슬롯은 다른 것들 중에서, 크레딧 반환, ACK, NAK와 같은 소형 페이로드 메시지용으로 사용될 수 있다. 일 예에서, 크레딧 반환에서 사용하기 위해 인코딩될 수 있는 채널 필드가 제공될 수 있다. 이러한 인코딩은 가상 네트워크 필드와 연결하여, 신호 반환이 매핑하는 가상 채널을 제공할 수 있다. 메시지 클래스가 복수의 인코딩을 갖는 경우, 이들은 모두 크레딧을 위한 단일 채널 값으로 매핑할 수 있다. 크레딧 반환 유형이 VNA일 때, 채널 값은 무시될 수 있다. RSVD 인코딩의 사용은 수신 컴포넌트에 의해 오류로 처리될 수 있다. 표 2는 인코딩될 수 있는 여러 채널 옵션의 예를 포함한다. 비트들의 임의의 조합(또는 16진 값을 나타내는 비트들)이 활용될 수 있다는 것을 주목하자. 일 예로서, 3 비트 중 하위 차수가 인코딩을 위해 사용될 수 있다.
채널
REQ: 요청
SNP: 스누프
RSP: 응답
RSVD: 예약
WB: 라이트백
NCB: 논-코히어런트 바이패스
NCS: 논-코히어런트 표준
확인응답 또는 ACK, 필드는 또한 플릿 슬롯에 포함될 헤더 필드로서 제공될 수 있다. ACK 필드는 링크 계층에 의해 수신기로부터 송신기로 플릿의 수신 오류 없이 통신하기 위해 사용될 수 있다. 제 1 값은 갖는 ACK는 4, 8, 또는 12와 같은 복수의 플릿이 오류없이 수신되었다는 것을 나타낸다. 송신기가 ACK를 수신할 때, 링크 계층 재시도 큐(Link Layer Retry Queue)로부터 해당 플릿을 할당 해제할 수 있다. Ack 및 Ack 필드는 크레딧 반환 제어 플릿(예를 들면, LLCRD)에서 사용될 수 있고, 이때 반환되는 확인응답들의 총 개수는 다른 예들 중에서, 전체 확인응답 반환 값(확인응답 제 1 부분, ACK, 확인응답 제 2 부분)을 생성함으로써 결정된다.
앞에서 언급한 바와 같이, 헤더 표시 비트(Hdr)는 또한 일부 구현예에서 제공될 수 있고 하나 이상의 목적으로 사용될 수 있다. 예를 들면, Hdr 패킷은 패킷이 헤더 플릿인지 데이터 플릿인지 식별할 수 있고, 플릿이 새로운 패킷의 시작임을 나타낼 수 있고, 인터리빙된 링크 계층 제어 플릿의 시작을 나타낼 수 있다. Hdr은 모든 패킷들의 첫 번째 플릿에 대해 설정될 수 있다.
앞에서 언급한 바와 같이, 일부 구현예에서, 링크 계층 제어 플릿과 같은 특별한 플릿 유형이 제공될 수 있다. 그러한 제어 플릿은 그러한 제어 플릿을 사용하여 가능하게 될 제어 및 오류 관리 기능에 대응하는 특수 헤더 유형을 활용하면서, 여전히 플릿에 대해 정의되는 정의된 다중-슬롯 포맷을 활용할 수 있다. 예를 들면, 전체 플릿을 사용하는 특별한 헤더 유형이 제공될 수 있고 접속된 링크 계층들 사이의 통신을 위해 사용된다.
일 구현예에서, 특별한 제어 메시지는 링크 계층 제어 메시징을 위한 단일 메시지 클래스 플러스 오피코드 인코딩 하에 놓일 수 있다. 이러한 오피코드는 지정된 "LLCTRL"일 수 있고 모든 제어 메시지 유형은 오피코드의 이러한 서브-유형 하에 속할 수 있다. 이것은 일부 구현예에서, 다중-슬롯 플릿 포맷에 포함될 메시지 클래스 비트들의 수가 감소 되게 할 수 있다(예를 들면, 4 개의 메시지 클래스 비트에서 3 개로, 등등). 일부 구현예에서, 링크 계층 제어 플릿의 다른 형태는 제어 메시지의 서브세트를 처리하기 위해 제공될 수 있다. 예를 들면, LLCRD 오피코드는 다른 예들 중에서, 확인응답 및 크레딧 반환에 대해 정의될 수 있다. LLCTRL 오피코드의 경우에서, 다중-슬롯 플릿은 다중 슬롯 각각의 사용을 허용하는 대신, 전체 플릿 페이로드를 제어 메시지에 전용하게 하고 링크-투-링크 통신에 특별한 인코딩을 허용할 수 있다.
각종의 제어 플릿들이 (예를 들면, LLCTRL 하에서) 정의될 수 있다. 일 예에서, HPI 인터커넥트의 일부 구현예는 프로토콜 레벨 메시지에서 가상 상태 및 데이터 플릿에서 포이즌 상태의 전송을 포함할 수 있다. 일 실시예에서, HPI 프로토콜 레벨 메시지 및 포이즌 상태는 플릿을 제어하기 위해 이동될 수 있다. 이러한 비트들은 드물게 사용되기 때문에 (예를 들면, 오류의 경우에만), 프로토콜 레벨 메시지로부터 이들을 제거하는 것은 플릿 활용을 잠재적으로 증가시킨다. 제어 플릿을 사용하여 이들을 삽입(inject)하는 것은 여전히 오류를 방지하도록 할 수 있다.
바이러스 경보는 시스템의 즉각적인 셧다운이나 데이터 손상을 겪지 않고 오류 전파를 피하는 것이 어려운 치명적인 오류에서 비롯된 오류 방지 메커니즘을 포함할 수 있다. 바이러스 경보는 치명적인 오류에 관련되는 오류 전파 문제를 해결하여, 감염된 시스템이 정상적으로 셧다운될 수 있게 하고 그 과정에서 시스템 인터페이스 및 시스템 파티션을 통해 공유된 다른 자원을 청소할 수 있다.
바이러스 경보는 HPI 인터페이스가 동작하고 오류 표시를 전달하는데 사용될 수 있다는 추정에 따라 구현될 수 있다. HPI에서, 바이러스 경보는 특별한 바이러스 오류 제어 플릿을 사용하여 발행될 수 있다. 에이전트가 바이러스성으로 될 때, 아웃바운드 플릿을 선점하고 바이러스 플릿을 원격 에이전트에 보낼 것이다. 치명적 오류를 검출하거나 바이러스 상태를 나타내는 패킷을 수신하는 각각의 프로토콜 에이전트는 바이러스 상태로 천이할 수 있다. 일단 바이어스 상태가 설정되면, 이 상태는 에이전트가 리셋되거나(시스템 리셋) 또는 일부 다른 플랫폼 특수 메커니즘이 바이러스 상태를 청소하기 위해 사용될 때까지 지속할 수 있다. 일단 에이전트가 바이러스성으로 되면, 그 에이전트로부터의 모든 미래의 패킷들은 플랫폼이 오류의 강도를 결정할 수 있을 때까지 면역이 약화된 것으로 추정된다. 플랫폼은 시스템을 제어하는 역할을 수행할 수 있고 그래서 바이러스 전파를 방해하거나 바이러스 상태를 청소함으로써 오류 방지를 손상시키지 않는다. 예를 들면, I/O 프록시 엔티티는 그들이 바이러스 상태로 된 후 임의의 데이터를 영구 저장디바이스 또는 I/O 디바이스에 커미팅(committing)하는 것을 중단할 수 있다. 또한, 바이러스 상태에 있는 에이전트는 오류 처리 소프트웨어가 시스템 파티션을 정상적으로 셧다운할 수 있게 하는 새로운 요청을 생성할 수 있다. 정상적인 셧다운을 위해 시스템에 의해 사용되는 메커니즘은 플랫폼 구현예를 특정하고 본 명세서의 범위를 벗어날 수 있다.
바이러스 경보 메커니즘은 매 파티션마다 포괄적 상태일 수 있고 웜 리셋 및 콜드 리셋을 포함하는 모든 리셋 이벤트에서 클리어될 수 있다. 바이러스 경보 하에서, 다른 아웃바운드 플릿들은 바이러스 오류 제어 플릿(a Viral Error control flit)의 전송으로 선점된다. 도 10은 8 레인 링크에서 특별한 바이러스 오류 제어 플릿(1005)의 일 예의 표현을 도시한다. 이와 같은 특정 예에서 도시된 바와 같이, 플릿의 일반적인 다중-슬롯 포맷이 유지된다. 그러나 이 예에서, 슬롯 0의 메시지 헤더 필드는 바이러스 상태를 통신하도록 활용된다. 나머지 슬롯은 슬롯 NULL 및 페이로드(예를 들면, RSVD인 것으로 해석됨)일 수 있다.
일부 구현예에서, 링크 계층 로직은 바이러스 오류 제어 플릿이 링크 계층 재시도 큐에 포함되고 여기에 진입하는 것을 제한하도록 구성될 수 있다. 실제로, 특별한 제어 플릿이 식별되고 이 플릿이 우선권을 갖도록 다른 플릿과 상이하게 처리될 수 있다. 또한, 특별한 플릿의 구조는 도 10의 예에서와 같이 단순화 되어, 제어 플릿을 더 효율적으로 처리할 수 있다. 일 예로서, 바이러스 상태가 예를 들어, 바이러스 오류 플릿 상의 오류인 이벤트에서 유실되지 않도록 하기 위해, 바이러스 상태는 다른 특징 및 예들 중에서, LLCTRL-RETRY, Ack 메시지에서 전달될 수 있다.
일 실시예에서, 링크 계층은 세 개의 특별한 디버그 메시지 유형을 추가적으로 정의할 수 있다. 제 2의 개수의 표준 디버그 메시지 유형은 미래의 일반적인 디버그 패킷 유형 확대를 위해 예약될 수 있다. 디버그 메시지 유형의 지원은 구현 또는 디바이스 특정일 수 있다. 일 예에서, LLCTRL-DEBUG 플릿은 인에이블 디버그 제어 필드가 설정될 때 링크 계층에 의해 송신될 수 있다. 이러한 비트가 설정되지 않을 때, LLCTRL-DEBUG 플릿은 링크를 통해 전송되지 않을 수 있다. 디버그 패킷은 달리 액세스 불가능한 HIP에 의해 접속되는 디바이스의 내부 상태를 노출시키는데 중요할 수 있다. 디버그 패킷의 콘텐츠는 또한 구현 특정일 수 있다. 콘텐츠는 브랜치 정보(소스 및 타겟 IPs), 시간-스탬프, 내부 이벤트 트리거의 표시 등과 같은 것을 포함할 수 있다. 노출된 데이터는 예를 들어, 후처리 및 고장 분석을 위한 로직 분석기와 같은 디바이스를 모니터링함으로써 노출될 수 있다. 디버그 메시지 유형의 일 예의 플릿 인코딩은 도 11에 도시된다.
HPI는 특별한 플릿을 사용하여 포이즌 오류의 통신을 포함하여 더 지원할 수 있다. 일 예로서, 도 12의 예에 도시되는 것(예를 들면, 1205)과 같은 특별한 포이즌 오류 제어 플릿은 포이즌을 데이터 패킷의 데이터 페이로드에 삽입하도록 사용될 수 있고 사전에-전송된 데이터가 손상된 것으로 결정되었음을 표시하거나 또는 그렇지 않으면 오류를 보유하고 있다는 것을 표시할 수 있다. 일부 예에서, 포이즌 오류 제어 플릿은 동일한 링크 상에서 바로 선행하는 플릿에 적용할 수 있다. 특별한 포이즌 오류 제어 플릿은 포이즌 정보가 링크 오류의 이벤트에서 유실되지 않도록 보장하기 위해 재시도할 수 있다. 데이터가 포이즌될 때, 링크 계층 제어 포이즌 오류 플릿은, 만일 제 1의 32 바이트가 포이즌될 필요가 있다면, 패킷의 제 1 데이터 플릿과 제 2 데이터 플릿 사이에 삽입된다. 만일 제 2의 32 바이트가 포이즌될 필요가 있다면, 포이즌 오류 플릿은 제 2 데이터 플릿과 제 3 데이터 플릿 사이에 삽입되고, 등등이다.
도 12의 특정 예에서, 포이즌 오류 플릿(1205)은 슬롯 0의 오피코드에서 포이즌 상태를 인코딩할 수 있고, 나머지 슬롯들 (및 해당 필드들)은 슬롯_NULL로 인코딩된다. 또한, 바이러스 오류 제어 플릿의 예에서와 같이, 페이로드 필드는 제로 또는 널일 수 있고 RSVD 필드로 간주될 수 있다.
소형 슬롯 필드는 일부 링크 계층 제어 메시지에서 활용될 수 있다. 예를 들면, 크레딧(CRD) 및 확인응답(ACK) 비트는 8과 같은 사전에-매핑된 개수의 크레딧들, 또는 8과 같은 개수의 ACK들의 반환을 가능하게 하기 위해 플릿의 소형 슬롯에 포함될 수 있다. 일부 구현예에서, 크레딧 및 확인응답 필드는 크레딧 또는 확인응답의 임의의 명칭을 지정하도록 완전히 인코딩될 수 있다. 일 예로서, 완전히 인코딩된 크레딧 필드에서, 비트는 슬롯이 링크-계층 크레딧 메시지(a link-layer credit (LLCRD) message)를 포함한다는 것을 나타내도록 인코딩될 때 크레딧[n] 및 확인응답[n]으로서 활용될 수 있다. 일부 예에서, 전체 인코딩 크레딧 반환 필드는 임의의 플릿이 총 2비트만을 사용하여 크레딧의 수와 확인응답의 수를 반환할 수 있게 함으로써 효율을 잠재적으로 개선할 수 있지만, 완전히 인코딩된 LLCRD 반환이 사용될 때 이들의 정의가 또한 일관성 있게 유지할 수 있게 해준다.
일 예에서, 플로우 제어를 위해, 크레딧/확인응답 정보는 논-LLCTRL 메시지의 일부로서 흐를 수 있다. 예를 들면, 일 구현예에서, 모든 헤더 플릿이 벌크 크레딧 반환 또는 벌크 확인응답용 메커니즘으로서 작용하는 단일 비트 필드를 포함하는 HPI가 제공될 수 있다. 예를 들어, 그러한 필드를 "1"로ㅍ설정하는 것은 8 VNA 크레딧(CRD 필드의 경우) 또는 8 ACK(ACK 필드의 경우)의 반환을 나타낼 수 있다. 이것은 전송되는 임의의 헤더 플릿에서 크레딧 반환을 허용할 수 있다(일부 구현예에서, LLCTRL 메시지는 제외함).
다른 한편, 일부 벌크 또는 사전-정의된 양(예를 들면, 8) 이외의 크레딧/확인응답 반환 증가를 해결하기 위해 그리고 한정된 세트의 반환 증가를 통해 도입될 수 있는 비효율성을 해결하기 위해, LLCRD 오피코드가 제공될 수 있다. LLCRD 오피코드는 헤더 플릿 내 가장 작은 슬롯(예를 들면, 슬롯 2)을 활용하고 인코딩하여 크레딧 및 ACK 반환을 하나 이상의 포맷으로 통신할 수 있다. 예를 들어, 일 예에서, 단일 메시지 클래스에 대해 VN0 또는 VN1 크레딧의 임의의 양(예를 들면, 0-7)의 반환과, VN0/1 크레딧 반환을 위한 전용 비트(예를 들면 8비트), ACK 반환을 위한 다른 전용 비트(예를 들면, 7비트)를 통한 ACK의 임의의 양(예를 들면, 0-255)의 반환을 가능하게 하고 예를 들면 8 비트 필드를 구성하기 위해 헤더 플릿의 "ACK" 비트를 확인응답[2]으로서 활용하는 제 1 포맷이 제공될 수 있다. VNA 크레딧의 임의의 양(예를 들면, 0-255) 및 VNA 반환을 위해 전용 비트(예를 들면 7비트)를 통한 ACKs의 임의의 양(예를 들면 0-255)의 반환을 가능하게 하고, 헤더 플릿의 "CRD" 비트를 예를 들어, 8 비트 필드를 구성하기 위해 크레딧[2]으로서 활용하는 제 2 포맷이 제공될 수 있다. 마찬가지로, 전용 비트(예를 들면, 7 비트)는 ACK 반환을 위해 제공될 수 있으며, 헤더 플릿의 "ACK" 비트는 예를 들어, 8 비트 필드를 구성하기 위해 활용될 수 있다. 이러한 크고 완전히 인코딩된 필드는 송신기가 단일 메시지에서 축적된(예를 들면 버퍼링된) 모든 크레딧 또는 확인응답을 반환할 수 있게 할 수 있다. 이것은 일부 구현예에서, 예를 들면 어큐뮬레이터(accumulator) 상의 디크리멘터(decrementer) 대신, 누산된 크레딧 카운트 로직을 간단한 "클리어(clear)"로 단순화할 수 있다.
도 13에 도시된 하나의 특별한 예에서, 도 6의 예에서 정의되는 것과 같은 포맷을 갖는 플릿이 LLCRD 메시지를 지원하도록 활용될 수 있다. 예를 들어, 특정 예에서, LLCRD 메시지는 VN0, VN1, 및 VNA 크레딧뿐만 아니라, 링크 계층 재시도 큐에 대한 ACK를 반환하기 위해 사전에-지정된 오피코드를 갖는 슬롯 2에서 사용될 수 있다. (예를 들면, "값 1"에 포함되는) 링크 계층 크레딧(Link Layer Credits (LLCRD)) 필드는 LLCRD 페이로드 필드의 포맷(예를 들면, 다른 잠재적 필드 포맷들 중에서 아래의 도 14의 예)을 나타낼 수 있다.
도 13은 LLCRD 메시징에서 슬롯의 포괄적 포맷을 도시한다. 도 14는 슬롯 2에서 지원될 수 있는 두 개의 상이한 LLCRD 크레딧 반환 메시지(1405, 1410)의 포맷을 도시한다. 예를 들면, LLCRD 포맷 헤더는VN0/1 크레딧 반환 (예를 들면, 1405) 및 VNA 크레딧 반환 (예를 들면, 1410) 모두를 위해 제공될 수 있다. 크레딧 반환(Credit Return (CRD)) 필드는 링크를 통해 VNA 크레딧을 반환하는데 사용될 수 있다. 제 1 값으로 설정될 때, 이 필드는 4, 8, 또는 12와 같은 복수의 VNA 크레딧의 반환을 나타낸다. 크레딧 및 크레딧 반환(Credit and Credit Return (CRDCRC)) 필드가 또한 제공되어, VN 크레딧 반환 및 VNA 반환 모두에 대해, LLCRD 포맷에서 사용될 수 있다. VN LLCRD 반환 포맷에서, 크레딧 부분은 가상 네트워크 및 메시지 클래스의 반환되는 크레딧들의 총계를 나타낼 수 있다. VNA LLCRD 반환 포맷에서, 반환되는 VNA 크레딧들의 총계는 전체 VNA 반환 값(예를 들면, 크레딧의 일부분, CRD, 그리고 크레딧의 제 2 부분)을 생성함으로써 결정될 수 있다.
도 14의 예에서와 같은 특정한 일 예에서, VN0/1 LLCRD 반환 포맷(예를 들면, 1405)에서, 크레딧[N:0]은 가상 네트워크 및 메시지 클래스의 반환되는 크레딧들의 총계를 나타낸다. VNA LLCRD 반환 포맷 (예를 들면, 1410)에서, 반환되는 VNA 크레딧들의 총계는 Full_VNA[A:0] 반환 값을 생성함으로써 결정되고, 여기서 Full_VNA [A:0]={Credit[A:B], CRD, Credit [C:0]}이다. 일부 예에서, CRD 필드는 또한 링크를 통해 VNA 크레딧을 반환하는데 사용될 수 있다. 1로 설정될 때, 이 필드는 8 VNA 크레딧의 반환을 나타낸다. 슬롯 2가 VNA LLCRD 반환 유형을 인코딩할 때, 반환되는 VNA 크레딧들의 총계는 아래에 기술되는 바와 같다.
링크 계층 크레딧 반환의 일부 구현예에서, 채널 필드는 크레딧 반환에서 사용하기 위한 채널을 인코딩하기 위해 사용될 수 있다. 이러한 인코딩은 가상 네트워크 필드와 연결하여, 크레딧 반환이 매핑하는 가상 채널을 식별하기 위해 사용될 수 있다. 메시지 클래스가 복수의 인코딩을 갖는 경우, 이들은 모두 크레딧에 대하여 단일 채널 값으로 맵핑할 것이다. 크레딧 반환 유형이 NVA일 때, 채널 값은 무시될 수 있다.
도 14의 예에서 도시된 바와 같이, ACK 필드는 또한 링크 계층 메시지에 크레딧 반환 필드와 함께 포함될 수 있다. ACK 필드는 링크 계층에 의해 플릿의 수신 오류 없이 수신기로부터 송신기로 통신하도록 사용될 수 있다. 일 예로서, ACK=1은 복수의 플릿이 오류 없이 수신되었다는 것을 나타낼 수 있다. 송신기가 ACK를 수신할 때, 이것은 링크 계층 재시도 큐로부터 대응하는 플릿을 할당할 수 있다. 도 14의 예에서, AcknowIedge[A:B] 및 AcknowIedge[C:0]은 Full_AcknowIedge [A:0] 반환 값을 생성함으로써 반환되는 확인응답들의 총계를 결정하도록 사용될 수 있고, 여기서 Full_AcknowIedge[A:0]={AcknowIedge[A:B], ACK, AcknowIedge [C:0]} 이다.
일부 구현예에서, 일부 필드는 미리 정의된 특정 증분에서 반환만을 허용하도록 정의될 수 있다. 예를 들면, 일 예에서 증분은 다른 예들 중에서, (VN0/1 의 경우) 1, (VNA의 경우) 2/8/16, 및 (확인응답의 경우) 8이라고 정의될 수 있다. 이것은 계류중인 큰 개수의 크레딧 또는 확인응답을 반환하는 것이 여러 반환 메시지를 사용할 수 있다는 것을 의미한다. 이것은 또한 VNA 및 확인응답을 위한 홀수 개의 반환 값들이 균등하게 분할 가능한 값을 누적 중인 상태로 남겨질 수 있다는 것을 의미한다. HPI의 일부 구현예는 크레딧 및 ACK 반환 필드를 완전히 인코딩하여, 에이전트가 단일 메시지를 갖는 풀 동안 모든 어큐뮬레이트된 크레딧 또는 ACK를 반환할 수 있게 한다. 이것은 잠재적으로 링크 효율을 개선하고, 또한 로직 구현을 잠재적으로 단순화한다(반환 로직은 전체 디크리멘터 대신 "클리어" 신호를 구현할 수 있다.).
일부 구현예에서, VN0 및 VN1에서 버퍼에 대한 크레딧은 각각의 메시지 클래스에 대한 패킷별 기준으로 반환될 수 있다. 따라서, VN0/VN1에서 각각의 크레딧에 대해 각각의 버퍼는 크레딧을 사용할 수 있는 최대 패킷 크기에 대한 버퍼 요구사항을 커버하는 크기를 가질 수 있다. 일부 예에서, 이것은 이러한 채널에 대한 크레딧 반환의 가장 효율적인 방법을 제공할 수 있다.
일부 구현예에서, 할당/할당 해제될 수 있는 공유된 자원 및 각종의 메시지 크기로 인해, VNA의 패킷 크레딧/부채를 사용하는 것이 효율적이지 않을 수 있다. 그 대신, 일부 예에서 VNA의 플릿 크레딧/부채 체계가 사용될 수 있다. 각각의 플릿은 수신기 버퍼 공간의 1 플릿을 나타낼 수 있고, 이 때 크레딧은 VNA 을 통해 전송할 수 있는 모든 메시지 클래스에 의해 공유된다. 크레딧 반환을 위한 인코딩은 "LLCRD-유형"과 관련하여 기술될 수 있다. 또한, 앞에서 언급한 바와 같이, VNA를 사용하여 송신되는 플릿은 일부 구현예에서 최대 세 개까지의 헤더(슬롯당 하나)를 포함할 수 있다. 수신기는 전체 3 개의 슬롯이 다른 잠재적 상태들 또는 구현예들 중에서, 수신기 큐로부터 벗어날 때까지 VNA 크레딧을 반환하지 않을 수 있다.
HPI는 다를 예들 중에서, 메인프레임, 서버 시스템, 개인용 컴퓨터, 모바일 컴퓨터(예를 들면, 태블릿, 스마트폰, 개인용 디지털 시스템 등), 스마트 기기, 게이밍 또는 엔터테인먼트 콘솔, 및 셋톱 박스를 포함하는 임의의 다양한 컴퓨팅 디바이스 및 시스템에 통합될 수 있다. 예를 들어, 도 15는 일부 구현예에 따른 일 예의 컴퓨터 시스템(1500)을 도시한다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트-투-포인트 인터커넥트 시스템이고, 포인트-투-포인트 인터커넥트(1550)를 통해 연결되는 제 1 프로세서(1570) 및 제 2 프로세서(1580)를 포함한다. 각각의 프로세서(1570 및 1580)는 프로세서의 일부 버전일 수 있다. 일 실시예에서, (1552 및 1554)는 고성능 아키텍처와 같은 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 결과로서, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(1570, 1580)만이 도시되어 있지만, 본 발명의 범위는 이것으로 제한되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 주어진 프로세서에서 존재할 수 있다.
프로세서(1570, 1580)는 각기 통합된 메모리 제어기 유닛(1572 및 1582)을 포함하는 것으로 도시된다. 프로세서(1570)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(1576 및 1578)를 포함하며, 유사하게 제 2 프로세서(1580)는 P-P 인터페이스(1586 및 1588)를 포함한다. 프로세서(1570, 1580)는 포인트-투-포인트(P-P) 인터페이스 회로(1578, 1588)를 이용하는 P-P 인터페이스(1550)를 통해 정보를 교환할 수 있다. 도 15에 도시된 바와 같이, IMC(1572 및 1582)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 논리적으로 부착되는 메인 메모리의 일부일 수 있는 메모리(1532) 및 메모리(1534)에 연결한다.
프로세서(1570, 1580)는 각기 포인트-투-포인트 인터페이스 회로(1576, 1594, 1586, 1598)를 이용하는 개개의 P-P 인터페이스(1552, 1554)를 통해 칩셋(1590)과 정보를 교환한다. 칩셋(1590)은 또한 고성능 그래픽 인터커넥트(1539)를 따라서 놓인 인터페이스 회로(1592)를 통해 고성능 그래픽 회로(1538)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서의 외부에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서들과 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서들의 로컬 캐시 정보 중 하나 또는 모두 공유 캐시에 저장될 수 있게 한다.
칩셋(1590)은 인터페이스(1595)를 통해 제 1 버스(1516)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 제한되지 않지만, 제 1 버스(1516)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 15에 도시된 바와 같이, 각종 I/O 디바이스(1514)는 제 1 버스(1516)를 제 2 버스(1520)에 연결하는 버스 브릿지(1518)와 함께 제 1 버스(1516)에 연결된다. 일 실시예에서, 제 2 버스(1520)는 적은 핀수(low pin count (LPC)) 버스를 포함한다. 예를 들면, 일 실시예에서 키보드 및/또는 마우스(1522), 통신 디바이스(1527) 및 종종 명령어/코드 및 데이터(1530)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(1528)을 비롯한 각종 디바이스는 제 2 버스(1520)에 연결된다. 또한, 오디오 I/O(1524) 는 제 2 버스(1520)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하여야 한다. 예를 들면, 도 15의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 참 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 시뮬레이션을 위한 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 시뮬레이션에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로, 통신 제공자 또는 네트워크 제공자는 유형의 머신-판독가능한 매체 상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응된 코드를 저장하는 비-일시적인 매체와 연관되는 마이크로컨트롤러와 같은 하드웨어를 포함한다. 그러므로, 일 실시예에서, 모듈이라고 언급하는 것은 비-일시적 매체 상에 보유되는 코드를 인식 및/또는 실행하도록 구체적으로 구성된 하드웨어를 말하는 것이다. 뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로컨트롤러에 의해 실행되어 기설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비-일시적 매체를 말한다. 또한 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로컨트롤러와 비-일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '로 구성된'이라는 문구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 연결되고, 및/또는 상호접속된다면 그 지정된 작업을 수행하도록 구성된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 발생하여 클럭을 인에이블시키게 하는 몇 가지 방식으로 연결된 로직 게이트이다. 되풀이하면 '로 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이 때 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 문구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이 때 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 상위 로직 레벨을 말하며 0은 하위 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리 값이나 여러 논리 값을 보유할 수 있다. 그러나, 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진 값 및 16진 문자 A로서 표현될 수도 있다. 그러므로, 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 활용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신-액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비-일시적 머신-액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비-일시적인 머신-액세스 가능한 매체는 정적 랜덤 액세스 메모리(RAM) 또는 동적 RAM(DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스, 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비-일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그램하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터-판독가능한 매체에 의해 분산될 수 있다. 그래서 머신-판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 즉 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향, 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신-판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터-판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신-판독가능한 매체를 포함한다.
다음의 예들은 본 명세서에 따른 실시예와 관련된다. 하나 이상의 실시예는 직렬 데이터 링크를 통해 디바이스에 송신될 플릿에 포함되는 링크 계층 제어 메시지를 생성하기 위한 장치, 시스템, 머신 판독가능한 저장장치, 머신 판독가능한 매체 및 방법을 제공할 수 있고, 여기서 데이터 링크를 통해 송신되는 플릿은 복수의 슬롯을 포함하고 링크 계층 제어 메시지와 함께 플릿을 송신한다.
적어도 하나의 예에서, I/O 로직은 물리 계층 로직, 링크 계층 로직, 및 프로토콜 계층 로직을 포함하는 계층화된 스택을 포함한다.
적어도 하나의 예에서, 제어 메시지는 슬롯 중 특정 슬롯에서 인코딩되고, 어느 다른 메시지도 플릿에 포함되지 않는다.
적어도 하나의 예에서, 다른 슬롯은 널 슬롯으로 인코딩된다.
적어도 하나의 예에서, 제어 메시지는 특정 플릿의 오피코드(opcode)의 인코딩으로부터 적어도 부분적으로 식별가능하다.
적어도 하나의 예에서, 제어 메시지는 바이러스 경보 메시지를 포함한다.
적어도 하나의 예에서, 제어 메시지는 포이즌 경보 메시지를 포함한다.
적어도 하나의 예에서, 제어 메시지는 크레딧 반환 및 확인응답 중 적어도 하나를 포함한다.
적어도 하나의 예에서, 제어 메시지는 복수의 슬롯 중 특정 슬롯에서 인코딩되고, 특정 슬롯은 복수의 슬롯 중 가장 작은 슬롯이다.
적어도 하나의 예에서, 복수의 슬롯은 세 개의 정의된 슬롯으로 구성된다.
적어도 하나의 예에서, 특정 슬롯은 세 개의 슬롯 중 제 3 슬롯이고, 세 개의 슬롯 중 제 1 슬롯은 72개 비트를 포함하고, 세 개의 슬롯 중 제 2 슬롯은 70개 비트를 포함하고, 제 3 슬롯은 18개 비트를 포함한다.
적어도 하나의 예에서, 제어 메시지는 가상 네트워크 크레딧 반환의 전용 비트 및 확인응답 반환용 전용 비트를 포함한다.
적어도 하나의 예에서, 크레딧 반환을 위한 전용 비트는 0과 7 사이의 크레딧 반환 값으로 인코딩되도록 적응되는 세 개의 비트를 포함한다.
적어도 하나의 예에서, 크레딧 반환을 위한 전용 비트는 0과 255 사이의 크레딧 반환 값으로 인코딩되도록 적응되는 7개의 비트를 포함한다.
적어도 하나의 예에서, 크레딧 반환은 공유된 적응 가상 네트워크(shared adaptive virtuaI network (VNA)) 크레딧 풀(credit pool)로의 크레딧 반환을 포함한다.
하나 이상의 실시예는 직렬 데이터 네트워크를 통해 플릿을 수신 - 플릿은 복수의 슬롯을 포함함 - 하고, 플릿으로부터 링크 계층 제어 메시지를 식별하기 위한 장치, 시스템, 머신 판독가능 저장장치, 머신 판독가능 매체, 및 방법을 제공할 수 있다.
적어도 하나의 예에서, 제어 메시지는 슬롯 중 특정 슬롯에서 인코딩되고 어느 다른 메시지도 플릿에 포함되지 않는다.
적어도 하나의 예에서, 제어 메시지는 바이러스 경보 메시지를 포함한다.
적어도 하나의 예에서, 제어 메시지는 포이즌 경보 메시지를 포함한다.
적어도 하나의 예에서, 제어 메시지는 적어도 하나의 크레딧 반환 및 확인응답 반환을 포함한다.
적어도 하나의 예에서, 제어 메시지는 복수의 슬롯 중 특정 슬롯에서 인코딩되고, 여기서 특정 슬롯은 복수의 슬롯 중 가장 작은 슬롯이다.
적어도 하나의 예에서, 제어 메시지는 가상 네트워크 크레딧 반환용 전용 비트 및 확인응답 반환용 전용 비트를 포함하는 포맷을 갖는다.
적어도 하나의 예에서, 제어 메시지를 식별하는 것은 하나의 세트의 누적된 확인응답을 식별하는 것을 포함하며, 제어 메시지는 확인응답을 반환한다.
적어도 하나의 예에서, 제어 메시지를 식별하는 것은 반환될 하나의 세트의 누적된 크레딧을 식별하는 것을 포함하며, 제어 메시지는 특정 가상 네트워크의 크레딧을 반환한다.
적어도 하나의 예에서, 제어 메시지는 제 1 디바이스와 제 2 디바이스 사이에서 통신될 수 있다. 제 1 및 제 2 디바이스는 마이크로프로세서, 그래픽 가속기, 또는 다른 디바이스일 수 있다.
하나 이상의 예는 적어도 링크 계층 및 물리 계층을 포함하는 계층화된 프로토콜 스택을 더 제공할 수 있고, 계층화된 프로토콜 스택은 직렬의 상이한 링크에 연결되도록 구성되고, 계층화된 프로토콜 스택은 링크를 통해 포이즌 상태를 포함하는 제어 플릿을 전송하도록 더 구성된다.
적어도 하나의 예에서, 제어 플릿은 링크 계층 크레딧(link layer credit (LLCRD)) 메시지 인코딩을 포함한다.
적어도 하나의 예에서, 제어 플릿은 링크 계층 제어(link layer control (LLCTRL)) 메시지 인코딩을 포함한다.
적어도 하나의 예에서, 제어 플릿은 완전히 인코딩된 크레딧 반환 필드를 포함한다.
하나 이상의 예는 적어도 링크 계층 및 물리 계층을 포함하는 계층화된 프로토콜 스택을 더 제공할 수 있고, 계층화된 프로토콜 스택은 직렬의 차동 링크에 연결되도록 구성되고, 계층화된 프로토콜 스택은 반환되는 제 1 개수의 크레딧과 제 2 개수의 확인응답을 나타내도록 연결된 크레딧 및 확인응답을 포함하는 단일 플릿을 전송하도록 더 구성된다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라는 언급은 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 언급하는 것은 아니다. 뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정한 예시적인 실시예를 참조하여 제공되었다. 그러나, 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 정신 및 범주를 벗어나지 않으면서 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 반드시 동일한 실시예 또는 동일한 예를 언급하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 언급할 수 있다.

Claims (35)

  1. I/O 로직을 포함하는 장치로서,
    상기 I/O 로직은,
    직렬 데이터 링크를 통해 디바이스에 송신되는 플릿(a flit)에 포함될 링크 계층 제어 메시지를 생성 - 상기 직렬 데이터 링크를 통해 송신되는 플릿은 복수의 슬롯을 포함하고, 상기 복수의 슬롯은 상기 플릿 내의 복수의 구분된 헤더의 인코딩을 가능하게 함 - 하고,
    상기 링크 계층 제어 메시지와 함께 상기 플릿을 송신하는
    장치.
  2. 제 1 항에 있어서,
    상기 I/O 로직은 물리 계층 로직, 링크 계층 로직, 및 프로토콜 계층 로직을 포함하는 계층화된 스택을 포함하는
    장치.
  3. 제 1 항에 있어서,
    상기 제어 메시지는 상기 슬롯 중 특정 슬롯에서 인코딩되고, 어떠한 다른 메시지도 상기 플릿에 포함되지 않는
    장치.
  4. 제 3 항에 있어서,
    다른 슬롯은 널 슬롯(null slot)으로 인코딩되는
    장치.
  5. 제 3 항에 있어서,
    상기 제어 메시지는 상기 플릿의 오피코드(opcode)의 인코딩을 통해 적어도 부분적으로 식별가능한
    장치.
  6. 제 3 항에 있어서,
    상기 제어 메시지는 바이러스 경보 메시지(a viral alert message)를 포함하는
    장치.
  7. 제 3 항에 있어서,
    상기 제어 메시지는 포이즌 경보 메시지(a poison alert message)를 포함하는
    장치.
  8. 제 1 항에 있어서,
    상기 제어 메시지는 크레딧 반환(credit returns) 및 확인응답(acknowledgements) 중 적어도 하나를 포함하는
    장치.
  9. 제 8 항에 있어서,
    상기 제어 메시지는 상기 복수의 슬롯 중 특정 슬롯에서 인코딩되고, 상기 특정 슬롯은 상기 복수의 슬롯 중 가장 작은 슬롯인
    장치.
  10. 제 9 항에 있어서,
    상기 복수의 슬롯은 3개의 정의된 슬롯으로 구성되는
    장치.
  11. 제 10 항에 있어서,
    상기 특정 슬롯은 상기 3개의 슬롯 중 제 3 슬롯이고, 상기 3개의 슬롯 중 제 1 슬롯은 72개 비트를 포함하고, 상기 3개의 슬롯 중 제 2 슬롯은 70개 비트를 포함하고, 상기 제 3 슬롯은 18개 비트를 포함하는
    장치.
  12. 제 8 항에 있어서,
    상기 제어 메시지는 가상 네트워크 크레딧 반환을 위한 전용 비트 및 확인응답 반환을 위한 전용 비트를 포함하는
    장치.
  13. 제 12 항에 있어서,
    크레딧 반환을 위한 상기 전용 비트는 0과 7 사이의 크레딧 반환 값으로 인코딩되도록 적응되는 세 개의 비트를 포함하는
    장치.
  14. 제 12 항에 있어서,
    크레딧 반환을 위한 상기 전용 비트는 0과 255 사이의 크레딧 반환 값으로 인코딩되도록 적응되는 7개의 비트를 포함하는
    장치.
  15. 제 14 항에 있어서,
    상기 크레딧 반환은 공유된 적응 가상 네트워크 크레딧 풀(a shared adaptive virtual network (VNA) credit pool)로의 크레딧 반환을 포함하는
    장치.
  16. I/O 로직을 포함하는 장치로서,
    상기 I/O 로직은,
    직렬 데이터 네트워크를 통해 플릿을 수신 - 상기 플릿은 정의된 플릿 포맷에 따른 복수의 슬롯을 포함함 - 하고,
    상기 플릿의 상기 복수의 슬롯 중 하나 이상의 슬롯에서 인코딩된 데이터로부터 링크 계층 제어 메시지를 식별하는
    장치.
  17. 제 16 항에 있어서,
    상기 제어 메시지는 상기 슬롯 중 특정 슬롯에서 인코딩되고 어느 다른 메시지도 상기 플릿에 포함되지 않는
    장치.
  18. 제 17 항에 있어서,
    상기 제어 메시지는 바이러스 경보 메시지를 포함하는
    장치.
  19. 제 17 항에 있어서,
    상기 제어 메시지는 포이즌 경보 메시지를 포함하는
    장치.
  20. 제 16 항에 있어서,
    상기 제어 메시지는 크레딧 반환 및 확인응답 반환 중 적어도 하나를 포함하는
    장치.
  21. 제 20 항에 있어서,
    상기 제어 메시지는 상기 복수의 슬롯 중 특정 슬롯에서 인코딩되고, 상기 특정 슬롯은 상기 복수의 슬롯 중 가장 작은 슬롯인
    장치.
  22. 제 20 항에 있어서,
    상기 제어 메시지는 가상 네트워크 크레딧 반환을 위한 전용 비트 및 확인응답 반환을 위한 전용 비트를 포함하는 포맷을 갖는
    장치.
  23. 다른 디바이스에 송신될 링크 계층 제어 메시지를 식별하는 단계와,
    상기 링크 계층 제어 메시지를 포함하는 플릿을 생성하는 단계 - 상기 플릿은 상기 플릿에 포함되는 복수의 슬롯을 정의하는 정의된 포맷을 가지며 상기 제어 메시지는 상기 복수의 슬롯 중 적어도 하나의 슬롯에서 인코딩됨 - 와,
    링크 전송 상태 동안 상기 플릿을 직렬 데이터 링크를 통해 상기 다른 디바이스에 송신하는 단계를 포함하는
    방법.
  24. 제 23 항에 있어서,
    상기 제어 메시지를 식별하는 단계는 하나의 세트의 누적된(accumulated) 확인응답을 식별하는 단계를 포함하고 상기 제어 메시지는 상기 확인응답을 반환하는
    방법.
  25. 제 24 항에 있어서,
    상기 제어 메시지를 식별하는 단계는 반환될 하나의 세트의 누적된 크레딧을 식별하는 단계를 포함하고 상기 제어 메시지는 특정 가상 네트워크의 크레딧을 반환하는
    방법.
  26. 제 25 항에 있어서,
    상기 제어 메시지는 상기 복수의 슬롯 중 가장 작은 슬롯에서 인코딩되는
    방법.
  27. 제 26 항에 있어서,
    다른 메시지가 상기 플릿의 상기 복수의 슬롯 내 다른 슬롯에 포함되는
    방법.
  28. 제 25 항에 있어서,
    상기 제어 메시지는 가상 네트워크 크레딧 반환을 위한 전용 비트 및 확인응답 반환을 위한 전용 비트를 포함하는 포맷을 갖는
    방법.
  29. 제 23 항에 있어서,
    상기 제어 메시지는 바이러스 경보 메시지를 포함하는
    방법.
  30. 제 23 항에 있어서,
    상기 제어 메시지는 포이즌 경보 메시지를 포함하는
    방법.
  31. 시스템으로서,
    제 1 디바이스와,
    직렬 데이터 링크를 사용하여 상기 제 1 디바이스와 통신 가능하게 연결되며, 적어도 하나의 프로세서에 의해 실행되는 링크 계층 모듈을 포함하는 제 2 디바이스를 포함하되,
    상기 링크 계층 모듈은,
    상기 제 1 디바이스에 송신될 링크 계층 제어 메시지를 식별하고,
    상기 링크 계층 제어 메시지를 포함하는 플릿을 생성 - 상기 플릿은 복수의 슬롯을 포함하고 상기 제어 메시지는 상기 복수의 슬롯 중 적어도 하나의 슬롯에서 인코딩됨 - 하고,
    링크 전송 상태 동안 상기 직렬 데이터 링크를 통해 상기 플릿을 상기 제 1 디바이스에 송신하는
    시스템.
  32. 제 31 항에 있어서,
    상기 제 1 디바이스는 마이크로프로세서를 포함하는
    시스템.
  33. 제 32 항에 있어서,
    상기 제 2 디바이스는 제 2 마이크로프로세서를 포함하는
    시스템.
  34. 제 32 항에 있어서,
    상기 제 2 디바이스는 그래픽 가속기를 포함하는
    시스템.
  35. 제 31 항에 있어서,
    상기 제 1 디바이스는 링크 계층 로직을 포함하며, 상기 링크 계층 로직은,
    상기 데이터 링크를 통해 상기 플릿을 수신하고,
    상기 플릿으로부터 상기 제어 메시지를 식별하고,
    상기 제어 메시지를 처리하는
    시스템.
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KR101861312B1 (ko) 2018-05-28
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JP6139689B2 (ja) 2017-05-31
WO2014065873A8 (en) 2014-07-10
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WO2014065873A1 (en) 2014-05-01
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DE112013005086T5 (de) 2015-09-03
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US9378171B2 (en) 2016-06-28
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CN108055214A (zh) 2018-05-18
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