KR20150059775A - 다중슬롯 링크층 플릿 - Google Patents

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Abstract

트랜잭션 데이터가 식별되고 3개 이상의 슬롯 및 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함하는 플릿이 생성된다. 3개 이상의 슬롯에 적어도 부분적으로 기초하여, 플릿은 직렬 데이터 링크를 통해 프로세싱용 디바이스로 전송된다.

Description

다중슬롯 링크층 플릿{MULTISLOT LINK LAYER FLIT}
분야
본 개시는 일반적으로 컴퓨터 개발의 분야에 관한 것으로, 특히, 상호 의존적 구속 시스템(mutually-dependent constrained system)의 협력을 수반하는 소프트웨어 개발에 관한 것이다.
배경
반도체 프로세싱과 로직 설계에서의 발전은 집적 회로 디바이스 상에 존재할 수 있는 로직의 양에서의 증가를 허용하였다. 그 결과로서, 컴퓨터 시스템 구성은 시스템의 단일의 또는 다수의 집적 회로로부터, 개개의 집적 회로 상에 존재하는 다수의 코어, 다수의 하드웨어 스레드, 및 다수의 논리적 프로세서뿐만 아니라, 이러한 프로세서 내에 집적된 다른 인터페이스로 진화하였다. 프로세서 또는 집적 회로는 통상적으로 단일의 물리적 프로세서 다이를 포함하고, 프로세서 다이는 임의의 수의 코어, 하드웨어 스레드, 논리적 프로세서, 인터페이스, 메모리, 컨트롤러 허브 등을 포함할 수도 있다.
더 많은 프로세싱 능력을 더 작은 패키지에 끼워 넣는 더 큰 능력의 결과로서, 더 작은 컴퓨팅 디바이스의 인기가 증가하고 있다. 스마트폰, 태블릿, 울트라씬 노트북, 및 다른 유저 기기가 지수적으로 증가하고 있다. 그러나, 이들 더 작은 디바이스는 폼팩터를 초과하는 복잡한 프로세싱 및 데이터 저장 둘 다에 대해서는 서버에 의존한다. 결과적으로, 고성능 컴퓨팅 시장(즉, 서버 공간)에서의 수요도 또한 증가하고 있다. 예를 들면, 현대의 서버에서는, 컴퓨팅 능력을 증가시키기 위해, 다수의 코어를 갖는 단일의 프로세서뿐만 아니라, 다수의 물리적 프로세서(다수의 소켓으로도 칭해짐)도 통상적으로 존재한다. 그러나, 컴퓨팅 시스템에서의 디바이스들의 수와 함께 프로세싱 능력이 증가함에 따라, 소켓과 다른 디바이스 사이의 통신은 더 중요해진다.
실제, 인터커넥트는, 전기적 통신을 주로 처리하는 더 전통적인 다중 드랍 버스로부터, 고속 통신을 용이하게 하는 만개한(full blown) 인터커넥트 아키텍처로 성장하였다. 불행히도, 더 높은 레이트에서 소비할 미래의 프로세서에 대한 수요로서, 대응하는 수요는 기존의 인터커넥트 아키텍처의 성능 상에 있다.
도 1은 일 실시형태에 따른 컴퓨터 시스템에서 I/O 디바이스를 연결하기 위한 직렬의 점대점 인터커넥트(serial point-to-point interconnect)를 포함하는 시스템의 단순화된 블록도를 예시한다.
도 2는 일 실시형태에 따른 계층화된 프로토콜 스택(layered protocol stack)의 단순화된 블록도를 예시한다.
도 3은 직렬의 점대점 링크의 실시형태를 예시한다.
도 4는 고성능 인터커넥트(High Performance Interconnect; HPI) 시스템의 실시형태를 예시한다.
도 5는 HPI와 관련된 계층화된 프로토콜 스택의 실시형태를 예시한다.
도 6은 예시적인 다중 슬롯 플릿(multi-slot flit)의 표현을 나타낸다.
도 7은 예시적인 8개 레인의 데이터 링크를 통해 전송되는 예시적인 플릿의 표현을 예시한다.
도 8은 예시적인 8개 레인의 데이터 링크를 통해 전송되는 예시적인 플릿의 표현을 예시한다.
도 9는 예시적인 8개 레인의 데이터 링크를 통해 전송되는 예시적인 플릿의 표현을 예시한다.
도 10은 예시적인 다중 슬롯 플릿의 예시적인 플로팅 페이로드 필드(floating payload field)의 사용의 표현을 예시한다.
도 11은 예시적인 컴퓨팅 시스템에 대한 블록의 실시형태를 예시한다.
여러 도면들에서 유사한 도면 부호 및 지시는 유사한 엘리먼트를 가리킨다.
상세한 설명
하기의 설명에서, 본 발명의 완전한 이해를 제공하기 위해, 다수의 특정 상세, 예컨대 시스템 구성과 프로세서의 특정 타입, 특정 하드웨어 구조, 특정 아키텍처와 마이크로 아키텍처의 상세, 특정 레지스터 구성, 특정 명령 타입, 특정 시스템 컴포넌트, 특정 프로세서 파이프라인 스테이지, 특정 인터커넥트층, 특정 패킷/트랜잭션 구성, 특정 트랜잭션 명칭, 특정 프로토콜 교환, 특정 링크폭, 특정 구현, 및 동작 등의 예가 설명된다. 그러나, 당업자에게는, 본 개시의 주제를 실시하는 데 이들 특정 상세가 반드시 활용될 필요가 없음이 명백할 수도 있다. 다른 예에서, 본 개시를 불필요하게 모호하게 하는 것을 방지하기 위해, 공지의 컴포넌트 또는 방법, 예컨대 특정한 그리고 대안적인 프로세서 아키텍처, 설명되는 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 저레벨 인터커넥트 동작, 특정 로직 구성, 특정 제조 기술과 재료, 특정 컴파일러 구현, 알고리즘의 특정 코드 표현, 특정 전력 차단 및 게이팅 기술/컴퓨터 시스템의 로직 및 다른 특정 동작 상세의 자세한 설명은 생략되었다.
하기의 실시형태가 특정 집적 회로에서의, 예컨대 컴퓨팅 플랫폼 또는 마이크로프로세서에서의 에너지 절약, 에너지 효율성, 프로세싱 효율성 등을 참조로 설명될 수도 있지만, 다른 실시형태는 다른 타입의 집적 회로와 로직 디바이스에 적용가능하다. 본원에서 설명되는 실시형태의 유사한 기술과 교시는, 이러한 특징으로부터 또한 이익을 얻을 수도 있는 다른 타입의 회로 또는 반도체 디바이스에 적용될 수도 있다. 예를 들면, 개시된 실시형태는 서버 컴퓨터 시스템, 데스크탑 컴퓨터 시스템, 랩탑, UltrabooksTM에 제한되는 것이 아니며, 다른 디바이스, 예컨대 핸드헬드 디바이스, 스마트폰, 태블릿, 다른 씬 노트북, 시스템 온 칩(SOC; systems on a chip), 및 임베딩된 애플리케이션에서 또한 사용될 수도 있다. 핸드헬드 디바이스의 몇몇 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant; 개인 휴대 정보 단말기), 핸드헬드 PC를 포함한다. 여기서, 저전력 인터커넥트에서의 성능(또는 전력 절약)을 향상시키기 위해 고성능 인터커넥트에 대한 유사한 기술이 적용될 수도 있다. 임베딩된 애플리케이션은 통상적으로 마이크로컨트롤러, 디지털 신호 프로세서(DSP; digital signal processor), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋탑 박스, 네트워크 허브, 광역망(WAN; wide area network) 스위치, 또는 하기에서 교시되는 기능 및 동작을 수행할 수 있는 임의의 다른 시스템을 포함한다. 또한, 본원에서 설명되는 장치, 방법, 및 시스템은 물리적 컴퓨팅 디바이스에 제한되는 것이 아니라, 에너지 절약 및 효율성을 위한 소프트웨어 최적화에도 또한 관련될 수도 있다. 하기의 설명에서 쉽게 명백해질 수도 있는 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 그 조합의 어느 것을 참조하든지 간에) 본원에서 설명되는 방법, 장치, 및 시스템의 실시형태는 성능 고려사항과 균형을 맞춘 "녹색 기술" 미래에 필수적인 것으로 간주될 수도 있다.
컴퓨팅 시스템이 발전함에 따라, 그 내부의 컴포넌트도 더 복잡해지고 있다. 대역폭 수요가 최적의 컴포넌트 동작에 대해 충족되는 것을 보장하기 위해, 컴포넌트 사이의 커플링 및 통신을 위한 인터커넥트 아키텍처도 또한 복잡성이 증가했다. 또한, 상이한 시장 부분은 각각의 시장에 맞추기 위해 상이한 양태의 인터커넥트 아키텍처를 요구한다. 예를 들면, 서버는 고성능을 요구하는 반면, 모바일 에코시스템은 때때로 전력 절약을 위해 전체적인 성능을 희생할 수 있다. 여전히, 최대의 전력 절약으로 최고의 가능한 성능을 제공하는 것이 대부분의 패브릭(fabric)의 유일한 목적이다. 또한, 다양하고 상이한 인터커넥트가 본원에서 설명되는 주제로부터 잠재적으로 이익을 얻을 수 있다. 예를 들면, 다른 예 중에서도, 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect; PCI) 익스프레스(PCI Express; PCIe) 인터커넥트 패브릭 아키텍처와 퀵패스 인터커넥트(QPI; QuickPath Interconnect) 패브릭 아키텍처가, 다른 예 중에서도, 본원에서 설명되는 하나 이상의 원리들에 따라 향상될 수 있다.
도 1은 컴포넌트의 세트를 상호접속하는(interconnect) 점대점 링크로 구성된 패브릭의 일 실시형태를 예시한다. 시스템(100)은 컨트롤러 허브(115)에 커플링된 시스템 메모리(110)와 프로세서(105)를 포함한다. 프로세서(105)는 임의의 프로세싱 엘리먼트, 예컨대 마이크로프로세서, 호스트 프로세서, 임베딩된 프로세서, 코프로세서, 또는 다른 프로세서를 포함할 수 있다. 프로세서(105)는 프론트 사이드 버스(FSB; front-side bus; 106)를 통해 컨트롤러 허브(115)에 커플링된다. 일 실시형태에서, FSB(106)는 하기에 설명되는 바와 같은 직렬의 점대점 인터커넥트이다. 다른 실시형태에서, 링크(106)는, 상이한 인터커넥트 표준을 준수하는 직렬의 상이한 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 임의의 메모리 디바이스, 예컨대 랜덤 액세스 메모리(random access memory; RAM), 불휘발성(non-volatile; NV) 메모리, 또는 시스템(100)의 디바이스에 의해 액세스될 수 있는 다른 메모리를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 컨트롤러 허브(115)에 커플링된다. 메모리 인터페이스의 예는 더블 데이터 레이트(DDR; double-data rate) 메모리 인터페이스, 듀얼 채널 DDR 메모리 인터페이스, 및 다이내믹 RAM(dynamic RAM; DRAM) 메모리 인터페이스를 포함한다.
일 실시형태에서, 컨트롤러 허브(115)는, 예컨대 PCIe 상호접속 계층에서와 같이, 루트 허브, 루트 컴플렉스, 또는 루트 컨트롤러를 포함할 수 있다. 컨트롤러 허브(115)의 예는 칩셋, 메모리 컨트롤러 허브(memory controller hub; MCH), 노스브리지, 인터커넥트 컨트롤러 허브(interconnect controller hub; ICH), 사우스브리지, 및 루트 컨트롤러/허브를 포함한다. 종종, 용어 칩셋은 2개의 물리적으로 분리된 컨트롤러 허브, 예를 들면, ICH(인터커넥트 컨트롤러 허브)에 커플링된 MCH(메모리 컨트롤러 허브)를 지칭한다. 현재의 시스템은 종종 프로세서(105)와 통합된 MCH를 포함하는 반면, 컨트롤러(115)는, 하기에 설명된 바와 유사한 방식으로, I/O 디바이스와 통신할 것임을 주목하라. 몇몇 실시형태에서, 루트 컴플렉스(115)를 통해 피어 투 피어 라우팅이 옵션적으로 지원된다.
여기서, 컨트롤러 허브(115)는 직렬 링크(119)를 통해 스위치/브리지(120)에 커플링된다. 인터페이스/포트(117/121)로도 또한 칭해질 수도 있는 입력/출력 모듈(117 및 121)은, 컨트롤러 허브(115)와 스위치(120) 사이의 통신을 제공하기 위해 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시형태에서, 다수의 디바이스는 스위치(120)에 커플링될 수 있다.
스위치/브리지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 컴플렉스를 향해서 계층 위로, 컨트롤러 허브(115)로 라우팅하고 패킷/메시지를 프로세서(105) 또는 시스템 메모리(110)로부터 다운스트림으로, 즉 루트 컨트롤러로부터 멀어지게 계층 아래로, 디바이스(125)로 라우팅한다. 스위치(120)는, 일 실시형태에서, 다수의 가상 PCI 대 PCI 브리지 디바이스(virtual PCI-to-PCI bridge device)의 논리적 어셈블리로 칭해진다. 디바이스(125)는 전자 시스템에 커플링될 임의의 내부 또는 외부 디바이스 또는 컴포넌트, 예컨대 I/O 디바이스, 네트워크 인터페이스 컨트롤러(Network Interface Controller; NIC), 애드인(add-in) 카드, 오디오 프로세서, 네트워크 프로세서, 하드 드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 휴대형 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(Universal Serial Bus; USB) 디바이스, 스캐너, 및 다른 입력/출력 디바이스를 포함한다. 종종, PCIe 용어로, 예컨대 디바이스는 엔드포인트로 지칭된다. 구체적으로 도시되진 않았지만, 디바이스(125)는, 레거시 또는 다른 버전의 디바이스를 지원하기 위해 또는 이러한 디바이스에 의해 지원되는 패브릭을 상호접속하기 위해 브리지(예를 들면 PCIe 대 PCI/PCI-X 브리지(PCIe to PCI/PCI-X bridge))를 포함할 수도 있다.
직렬 링크(132)를 통해 컨트롤러 허브(115)에 그래픽 가속기(130)가 또한 커플링될 수 있다. 일 실시형태에서, 그래픽 가속기(130)는, ICH에 커플링된 MCH에 커플링된다. 그 다음, 스위치(120)와, 그에 따라 I/O 디바이스(125)가 ICH에 커플링된다. I/O 모듈(131 및 118)은 그래픽 가속기(130)와 컨트롤러 허브(115) 사이에서 통신하기 위해 계층화된 프로토콜 스택과 관련 로직을 또한 구현할 것이다. 상기의 MCH 논의와 유사하게, 그래픽 컨트롤러 또는 그래픽 가속기(130) 자체가 프로세서(105)에 통합될 수도 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시형태가 예시된다. 계층화된 프로토콜 스택(200)은 임의의 형태의 계층화된 통신 스택, 예컨대 QPI 스택, PCIe 스택, 차세대 고성능 통신 인터커넥트(HPI) 스택, 또는 다른 계층화된 스택을 포함할 수 있다. 일 실시형태에서, 프로토콜 스택(200)은 트랜잭션층(205), 링크층(210), 및 물리층(220)을 포함할 수 있다. 인터페이스, 예컨대 도 1의 인터페이스(117, 118, 121, 122, 126, 및 131)는 통신 프로토콜 스택(200)으로서 표현될 수도 있다. 통신 프로토콜 스택으로서의 표현은 프로토콜 스택을 구현/포함하는 인터페이스 또는 모듈로서 또한 지칭될 수도 있다.
패킷은 컴포넌트 사이에서 정보를 통신하기 위해 사용될 수 있다. 송신 컴포넌트로부터 수신 컴포넌트로 정보를 반송하기 위해 패킷은 트랜잭션층(205)과 데이터 링크층(210)에 형성될 수 있다. 송신되는 패킷이 다른 층을 통해 흐르기 때문에, 패킷은 그들 층에서 패킷을 핸들링하기 위해 사용되는 추가 정보로 확장된다. 수신측에서는, 반대의 프로세스가 발생하고 패킷은 그들의 물리층(220) 표현으로부터 데이터 링크층(210) 표현으로 그리고 최종적으로는 (트랜잭션층 패킷을 위해) 수신 디바이스의 트랜잭션층(205)에 의해 프로세싱될 수 있는 형태로 변환된다.
일 실시형태에서, 트랜잭션층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처(예컨대 데이터 링크층(210)과 물리층(220)) 사이에 인터페이스를 제공할 수 있다. 이와 관련하여, 트랜잭션층(205)의 주 역할은 패킷(즉, 트랜잭션층 패킷(transaction layer packet), 또는 TLP)의 조립과 분해를 포함할 수 있다. 트랜잭션층(205)은 TLP에 대한 크레디트 기반의 흐름(credit-based flow)을 또한 관리할 수 있다. 몇몇 구현예에서, 분할 트랜잭션, 즉 시간에 의해 요청과 응답이 분리된 트랜잭션이 활용될 수 있어서, 다른 예 중에서도, 타겟 디바이스가 응답에 대한 데이터를 수집하는 동안 링크가 다른 트래픽을 반송하는 것을 허용하게 된다.
크레디트 기반의 흐름 제어는 인터커넥트 패브릭을 활용하는 가상의 채널과 네트워크를 실현하기 위해 사용될 수 있다. 일 예에서, 트랜잭션층(205)의 수신 버퍼의 각각에 대한 크레디트의 초기 양을 디바이스가 광고할 수 있다. 링크의 반대 단에 있는 외부 디바이스, 예컨대 도 1의 컨트롤러 허브(115)는 각각의 TLP에 의해 소비되는 크레디트의 수를 카운트할 수 있다. 트랜잭션이 크레디트 한계를 초과하지 않으면 트랜잭션은 송신될 수도 있다. 응답 수신시, 크레디트의 양은 복원된다. 다른 잠재적인 이점 중에서도, 이러한 크레디트 방식의 이점의 한 예는, 크레디트 한계가 조우되지 않으면, 크레디트 리턴의 레이턴시가 성능에 영향을 끼치지 않는다는 것이다.
일 실시형태에서, 4개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함할 수 있다. 메모리 공간 트랜잭션은, 메모리 매핑된 위치로/로부터 데이터를 전송하기 위한 판독 요청 및 기록 요청 중 하나 이상을 포함한다. 일 실시형태에서, 메모리 공간 트랜잭션은 2개의 상이한 어드레스 포맷, 예를 들면, 32비트 어드레스와 같은 짧은 어드레스 포맷, 또는 64비트 어드레스와 같은 긴 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 인터커넥트에 접속된 다양한 디바이스의 구성 공간에 액세스하기 위해 사용될 수 있다. 구성 공간에 대한 트랜잭션은 판독 요청과 기록 요청을 포함할 수 있다. 메시지 공간 트랜잭션(또는, 단순히 메시지)은 인터커넥트 에이전트 사이의 인밴드 통신(in-band communication)을 지원하기 위해 또한 정의될 수 있다. 따라서, 하나의 예시적인 실시형태에서, 트랜잭션층(205)은 패킷 헤더/페이로드(206)를 조립할 수 있다.
데이터 링크층(210)으로도 또한 칭해지는 링크층(210)은, 트랜잭션층(205)과 물리층(220) 사이에서 중간 스테이지로서 작용할 수 있다. 일 실시형태에서, 데이터 링크층(210)의 역할은, 링크 상의 2개의 컴포넌트 사이에서 트랜잭션층 패킷(Transaction Layer Packet; TLP)을 교환하기 위한 신뢰성 있는 메커니즘을 제공하는 것이다. 데이터 링크층(210)의 일 측은 트랜잭션층(205)에 의해 조립된 TLP를 받아들이고, 패킷 시퀀스 식별자(211), 즉 식별 번호 또는 패킷 번호를 적용하고, 에러 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 물리층을 가로지른 외부 디바이스로의 송신을 위해 수정된 TLP를 물리층(220)에 제출한다.
일 실시형태에서, 물리층(220)은 패킷을 외부 디바이스로 물리적으로 송신하기 위해 논리적 서브 블록(221)과 전기적 서브 블록(222)을 포함한다. 여기서, 논리적 서브 블록(221)은 물리층(221)의 "디지털" 기능을 담당한다. 이와 관련하여, 논리적 서브 블록은 물리적 서브 블록(222)에 의한 송신을 위한 유출 정보(outgoing information)를 준비하기 위한 송신 섹션, 및 수신된 정보를 링크층(210)으로 전달하기 이전에 그것을 식별하여 준비하기 위한 수신기 섹션을 포함할 수 있다.
물리적 블록(222)은 송신기 및 수신기를 포함한다. 송신기는, 송신기가 직렬화하여 외부 디바이스로 송신하는 심볼을 논리적 서브 블록(221)에 의해 제공받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 제공받고 수신된 신호를 비트스트림으로 변환한다. 비트스트림은 탈직렬화되고(de-serialized) 논리적 서브 블록(221)으로 제공된다. 하나의 예시적인 실시형태에서, 8b/10b 송신 코드가 활용되며, 10비트 심볼이 송신/수신된다. 여기서, 프레임(223)으로 패킷을 프레임화하기 위해 특별 심볼이 사용된다. 또한, 일 예에서, 수신기는 유입(incoming) 직렬 스트림으로부터 복원된 심볼 클록을 또한 제공한다.
위에서 언급된 바와 같이, 트랜잭션층(205), 링크층(210), 및 물리층(220)이 프로토콜 스택(예컨대 PCIe 프로토콜 스택)의 특정 실시형태를 참조로 논의되지만, 계층화된 프로토콜 스택은 그렇게 제한되지는 않는다. 실제, 임의의 계층화된 프로토콜이 포함/구현될 수도 있고 본원에서 논의된 특징을 채택할 수도 있다. 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는: (1) 패킷을 조립하기 위한 제1의 층, 즉, 트랜잭션층; 패킷을 시퀀스화하기 위한 제2의 층, 즉 링크층; 및 패킷을 송신하기 위한 제3의 층, 즉 물리층을 포함할 수 있다. 특정 예로서, 고성능 인터커넥트의 계층화된 프로토콜이, 본원에서 설명되는 바와 같이, 활용된다.
이제 도 3을 참조하면, 직렬의 점대점 패브릭의 예시적인 실시형태가 예시된다. 직렬의 점대점 링크는 직렬 데이터를 송신하기 위한 임의의 송신 경로를 포함할 수 있다. 도시된 실시형태에서, 링크는 2개의 저전압의 차동 구동되는 신호 쌍: 송신 쌍(306/311) 및 수신 쌍(312/307)을 포함할 수 있다. 따라서, 디바이스(305)는 데이터를 디바이스(310)로 송신하기 위한 송신 로직(306)과 디바이스(310)로부터 데이터를 수신하기 위한 수신 로직(307)을 포함한다. 다시 말하면, 2개의 송신 경로, 즉 경로(316 및 317), 및 2개의 수신 경로, 즉 경로(318 및 319)는 링크의 몇몇 구현예에 포함된다.
송신 경로는 데이터를 송신하기 위한 임의의 경로, 예컨대 송신선, 구리선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로를 지칭한다. 2개의 디바이스, 예컨대 디바이스(305)와 디바이스(310) 사이의 접속은 링크, 예컨대 링크(315)로 칭해진다. 링크는 하나의 레인을 지원할 수도 있으며 - 각각의 레인은 차동 신호 쌍의 세트(송신을 위한 하나의 쌍, 수신을 위한 하나의 쌍)를 나타낸다. 대역폭을 스케일링하기 위해, 링크는 N으로 표기된 다수의 레인을 모을 수도 있고, 여기서 N은, 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 이상과 같은 임의의 지원되는 링크폭이다.
차동 쌍은, 차동 신호를 송신하기 위한 2개의 송신 경로, 예컨대 라인(316 및 317)을 지칭할 수 있다. 예로서, 라인(316)이 저전압 레벨로부터 고전압 레벨로 토글되면, 즉, 상승 에지이면, 라인(317)은 하이 로직 레벨로부터 로우 로직 레벨로 구동한다, 즉, 하강 에지이다. 차동 신호는, 다른 예시적인 이점 중에서도, 더 나은 신호 무결성과 같은 더 나은 전기적 특성, 즉, 크로스 커플링, 전압 오버슈트/언더슈트, 링잉(ringing)을 잠재적으로 나타낸다. 이것은 더 나은 타이밍 윈도우를 허용하고, 더 나은 타이밍 윈도우는 더 빠른 송신 주파수를 가능하게 한다.
일 실시형태에서, 신규의 고성능 인터커넥트(HPI)가 제공된다. HPI는 차세대 캐시 코히어런트 링크 기반 인터커넥트(next-generation cache-coherent, link-based interconnect)를 포함할 수 있다. 일 예로서, HPI는, 프로세서, 가속기, I/O 디바이스 등을 접속하기 위해 PCIe 또는 다른 인터커넥트 프로토콜이 일반적으로 사용되는 시스템을 포함해서, 워크스테이션 또는 서버와 같은 고성능 컴퓨팅 플랫폼에서 활용될 수도 있다. 그러나, HPI는 그렇게 제한되지는 않는다. 대신, HPI는 본원에서 설명되는 플랫폼 또는 시스템의 임의의 것에서 활용될 수도 있다. 또한, 개발되는 개개의 아이디어는 다른 인터커넥트 및 플랫폼, 예컨대 PCIe, MIPI, QPI 등에 적용될 수도 있다.
다수의 디바이스를 지원하기 위해, 하나의 예시적인 구현예에서는, HPI는 명령 세트 아키텍처(Instruction Set Architecture; ISA)에 독립적일 수 있다(즉, HPI는 다수의 상이한 디바이스에서 구현될 수 있다). 다른 시나리오에서, HPI는, 단지 프로세서 또는 가속기뿐만 아니라, 고성능 I/O 디바이스를 접속하기 위해 또한 활용될 수도 있다. 예를 들면, 고성능 PICe 디바이스는 적절한 변환 브리지(즉 HPI 대 PCIe)를 통해 HPI에 커플링될 수도 있다. 또한, HPI 링크는 많은 HPI 기반 디바이스, 예컨대 프로세서에 의해, 다양한 방식(예를 들면, 스타, 링, 메시 등)으로 활용될 수도 있다. 도 4는 다수의 잠재적인 다중 소켓 구성의 예시적인 구현예를 예시한다. 묘사된 바와 같은 2개의 소켓 구성(405)은 2개의 HPI 링크를 포함할 수 있지만; 그러나, 다른 구현예에서는, 하나의 HPI 링크가 활용될 수도 있다. 더 큰 토폴로지에 대해, 다른 추가적인 또는 대체 특징들 중에서도, 식별자(ID)가 할당가능하고 몇몇 형태의 가상 경로가 존재하는 한, 임의의 구성이 활용될 수도 있다. 도시된 바와 같이, 하나의 예에서, 4개의 소켓 구성(410)은, 각각의 프로세서로부터 다른 것으로의 HPI 링크를 구비한다. 그러나, 구성(415)에서 도시된 8개의 소켓 구현예에서는, 모든 소켓이 HPI 링크를 통해 서로 직접적으로 연결되지는 않는다. 그러나, 프로세서 사이에 가상 경로 또는 채널이 존재하면, 그 구성은 지원된다. 지원되는 프로세서의 범위는 네이티브 도메인에 2-32개를 포함한다. 다른 예 중에서도, 노드 컨트롤러 사이에서의 다수의 도메인 또는 다른 인터커넥트의 사용을 통해 더 많은 수의 프로세서가 도달될 수도 있다.
HPI 아키텍처는, 몇몇 예에서, 프로토콜층(코히어런트 프로토콜, 넌코히어런트 프로토콜 및, 옵션적으로, 다른 메모리 기반 프로토콜), 라우팅층, 링크층, 및 관련 I/O 로직을 포함하는 물리층을 포함해서, 계층화된 프로토콜 아키텍처의 정의를 포함한다. 또한, HPI는, 다른 예 중에서도, 전력 관리기(예컨대 전력 제어 유닛(power control unit; PCU)), 테스트 및 디버그(test and debug; DFT)용 설계, 고장 핸들링, 레지스터, 보안에 관련된 향상을 더 포함할 수 있다. 도 5는 예시적인 HPI의 계층화된 프로토콜 스택의 실시형태를 예시한다. 몇몇 구현예에서, 도 5에 도시된 층들 중 적어도 몇몇은 옵션적일 수도 있다. 각 층은 자기 고유의 레벨의 정보의 양자(quantum) 또는 단위(granularity)를 처리한다(프로토콜층(505a, 505b)은 패킷(530)을 처리하고, 링크층(510a, 510b)은 플릿(535)을 처리하고, 물리층(505a, 505b)은 피트(phit; 540)를 처리한다). 몇몇 실시형태에서, 패킷은 구현예에 기초하여 부분적인 플릿, 단일의 플릿, 또는 다수의 플릿을 포함할 수도 있음을 주목한다.
제1의 예로서, 피트(540)의 폭은 비트에 대해 1대1 매핑의 링크폭을 포함한다(예를 들면, 20비트 링크폭은 20비트 피트를 포함하는 등). 플릿은 더 큰 사이즈, 예컨대 184, 192 또는 200비트를 가질 수도 있다. 피트(540)가 20비트 폭이고 플릿(535)의 사이즈가 184비트이면, 하나 플릿(535)을 송신하는 것은 소수(fractional number)의 피트(540)를 취하는 것을 주목한다(예를 들면, 다른 예 중에서도, 184비트 플릿(535)을 송신하기 위해 20비트에서 9.2 피트 또는 192비트 플릿을 송신하기 위해 20비트에서 9.6). 물리층에서의 기본 링크의 폭은 변할 수도 있음을 주목한다. 예를 들면, 방향 당 레인의 수는 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24 등을 포함할 수도 있다. 일 실시형태에서, 링크층(510a, 510b)은 단일의 플릿에 다수의 조각의 상이한 트랜잭션을 임베딩할 수 있고, 하나 또는 다수의(예를 들며, 1, 2, 3, 4) 헤더가 플릿 내에 임베딩될 수도 있다. 일 예에서, HPI는 헤더를 대응하는 슬롯으로 분할하여 플릿 내의 다수의 메시지가 상이한 노드로 목적지가 정해지는 것을 가능하게 한다.
물리층(505a, 505b)은, 일 실시형태에서, 물리적 매체 상에서의 (전기적 또는 광학적 등등의) 정보의 고속 전송을 담당할 수 있다. 물리적 링크는, 층(505a 및 505b)와 같은 2개의 링크층 엔티티 사이에서 점대점일 수 있다. 링크층(510a, 510b)은 물리층(505a, 505b)을 상위 층으로부터 추상화하여 데이터(뿐만 아니라 요청)를 신뢰성 있게 전송하는 능력을 제공하고 2개의 직접적으로 접속된 엔티티 사이의 흐름 제어를 관리할 수 있다. 링크층은 물리적 채널을 다수의 가상 채널 및 메시지 클래스로 가상화하는 것을 또한 담당할 수 있다. 프로토콜층(520a, 520b)은 물리적 링크를 가로지르는 전송을 위해 프로토콜 메시지를 물리층(505a, 505b)에 건네주기 이전에 프로토콜 메시지를 적절한 메시지 클래스와 가상의 채널로 매핑하기 위해 링크층(510a, 510b)에 의존한다. 링크층(510a, 510b)은 다수의 메시지, 예컨대, 다른 예 중에서도, 요청, 스누프, 응답, 라이트백(writeback), 넌코히어런트 데이터를 지원할 수도 있다.
HPI의 물리층(505a, 505b)(또는 PHY)은, 도 5에 예시된 바와 같이, 전기층(즉, 2개의 컴포넌트를 연결하는 전기적 도체) 위에서 그리고 링크층(510a, 510b) 아래에서 구현될 수 있다. 물리층과 대응하는 로직은 각각의 에이전트 상에 상주할 수 있고 서로 분리된 2개의 에이전트(A와 B) 상의(예를 들면 링크 양쪽 상의 디바이스 상의) 링크층을 접속한다. 로컬 및 원격 전기층은 물리적 매체(예를 들면, 와이어, 도체, 광 등등)에 의해 접속된다. 물리층(505a, 505b)은, 일 실시형태에서, 2개의 주요 페이즈인 초기화 및 동작을 구비한다. 초기화동안, 접속은 링크층에 대해 불투명하고 시그널링은 타이밍이 맞춰진 상태(timed state)와 핸드쉐이크 이벤트의 조합을 수반할 수도 있다. 동작 동안, 접속은 링크층에 투명하고, 시그널링은, 모든 레인이 단일 링크로서 함께 동작하는 속도에 있다. 동작 페이즈 동안, 물리층은 플릿을 에이전트 A로부터 에이전트 B로 그리고 에이전트 B로부터 에이전트 A로 전송한다. 접속은 링크로서도 또한 칭해지며, 현재 구성(예를 들면, 폭)의 제어/상태와 플릿을 링크층과 교환하는 동안, 매체, 폭 및 링크층으로부터의 속도를 포함하는 몇몇 물리적 양태를 추상화한다. 초기화 페이즈는 마이너 페이즈 예를 들면 폴링, 구성을 포함한다. 동작 페이즈도 마이너 페이즈(예를 들면, 링크 전력 관리 상태)를 또한 포함한다.
일 실시형태에서, 링크층(510a, 510b)은 2개의 프로토콜 또는 라우팅 엔티티 사이에서 신뢰성 있는 데이터 전송을 제공하도록 구현될 수 있다. 링크층은 프로토콜층(520a, 520b)으로부터 물리층(505a, 505b)을 추상화할 수 있고, 2개의 프로토콜 에이전트(A, B) 사이의 흐름 제어를 담당할 수 있고, 프로토콜층(메시지 클래스)과 라우팅층(가상 네트워크)에 대해 가상 채널 서비스를 제공할 수 있다. 프로토콜층(520a, 520b)과 링크층(510a, 510b) 사이의 인터페이스는 통상적으로 패킷 레벨에 있을 수 있다. 일 실시형태에서, 링크층에서의 최소 전송 단위는 플릿으로 칭해지고 이것은 특정 수의 비트, 예컨대 192비트 또는 어떤 다른 단위이다. 물리층(505a, 505b)의 전송 단위(피트)를 링크층(510a, 510b)의 전송 단위(플릿)로 프레임화하기 위해, 링크층(510a, 510b)은 물리층(505a, 505b)에 의존한다. 또한, 링크층(510a, 510b)은 두 개의 부분, 전송기 및 수신기로 논리적으로 나누어질 수도 있다. 하나의 엔티티 상의 전송기/수신기 쌍은 다른 엔티티 상의 수신기/전송기에 접속될 수도 있다. 흐름 제어는 종종 플릿과 패킷 둘 다에 기반하여 수행된다. 또한, 에러 검출 및 보정은 플릿 레벨 기반으로 잠재적으로 수행된다.
일 실시형태에서, 라우팅층(515a, 515b)은 HPI 트랜잭션을 소스에서 목적지로 라우팅하기 위한 유연하고 분산형 방법을 제공할 수 있다. 다수의 토폴로지에 대한 라우팅 알고리즘이 각각의 라우터에서 프로그램가능한 라우팅 테이블을 통해 특정될 수도 있기 때문에 그 방식은 유연하다(일 실시형태에서의 프로그래밍은 펌웨어, 소프트웨어, 또는 이들의 조합에 의해 수행된다). 라우팅 기능성은 분산될 수도 있다: 라우팅은 일련의 라우팅 단계들을 통해 수행될 수도 있고, 각각의 라우팅 단계는 소스 라우터, 중간 라우터, 또는 목적지 라우터 중 어느 하나에서의 테이블의 룩업을 통해 정의된다. 소스에서의 룩업은 HPI 패킷을 HPI 패브릭으로 주입하기 위해 사용될 수도 있다. 중간 라우터에서의 룩업은 HPI 패킷을 입력 포트에서 출력 포트로 라우팅하기 위해 사용될 수도 있다. 목적지 포트에서의 룩업은 목적지 HPI 프로토콜 에이전트를 타겟으로 하기 위해 사용될 수도 있다. 라우팅 테이블과, 그러므로 라우팅 알고리즘이 명세에 의해 구체적으로 정의되지 않기 때문에, 라우팅층은, 몇몇 구현예에서, 얇을 수도 있음을 주목한다. 이것은, 시스템 구현에 의해 정의될 유연한 플랫폼 아키텍처 토폴로지를 포함해서, 유연성과 다양한 사용 모델을 허용한다. 3개(또는 그 이상)까지의 가상 네트워크(VN)(일 예에서는, 각각의 가상 네트워크에서 정의된 여러 개의 메시지 클래스를 갖는 2개의 데드락이 없는 VN(VN0 및 VN1))의 사용을 제공하기 위해 라우팅층(515a, 515b)은 링크층(510a, 510b)에 의존한다. 공유된 적응적 가상 네트워크(VNA)가 링크층에서 정의될 수도 있지만, 이 적응적 네트워크는 라우팅 개념에 직접적으로 노출되지 않을 수도 있는데, 그 이유는 각각의 메시지 클래스와 가상 네트워크가, 다른 특징과 예들 중에서도, 전용 리소스와 보장된 순방향 진행을 구비할 수도 있기 때문이다.
일 실시형태에서, HPI는, 메모리로부터의 데이터의 라인을 캐싱하는 에이전트를 지원하기 위해 코히어런스 프로토콜층(520a, 520b)을 포함할 수 있다. 메모리 데이터를 캐싱하기를 원하는 에이전트는 데이터의 라인을 판독하여 자신의 캐시로 로딩하기 위해 코히어런스 프로토콜을 사용할 수도 있다. 자신의 캐시에 있는 데이터의 라인을 수정하기를 원하는 에이전트는 데이터를 수정하기 이전에 라인의 소유권을 획득하기 위해 코히어런스 프로토콜을 사용할 수도 있다. 라인을 수정한 이후, 에이전트가 라인을 다시 메모리로 기록하거나 외부 요청에 대한 응답에 그 라인을 포함시킬 때까지 에이전트는 라인을 자신의 캐시에 유지하는 프로토콜 요건을 추종할 수도 있다. 마지막으로, 에이전트는 외부 요청을 이행하여 자신의 캐시에 있는 라인을 무효화할 수도 있다. 프로토콜은 모든 캐싱 에이전트가 추종할 수도 있는 규칙을 지시하는 것에 의해 데이터의 코히어런스를 보장한다. 그것은 또한, 캐시가 없는 에이전트에 대해 메모리 데이터를 코히어런트하게 판독 및 기록하기 위한 수단을 제공한다.
HPI 코히어런스 프로토콜을 활용하는 트랜잭션을 지원하기 위해 2개의 조건이 강제될 수도 있다. 먼저, 프로토콜은, 예로서, 어드레스 단위 기반으로, 에이전트의 캐시에서의 데이터 중에서 그리고 그들 데이터와 메모리의 데이터 사이에서 데이터 일관성을 유지할 수 있다. 비공식적으로, 데이터 일관성은 데이터의 가장 최신 값을 나타내는 에이전트의 캐시의 데이터의 각각의 유효 라인을 참조할 수도 있고 코히어런스 프로토콜 패킷에서 송신된 데이터는 그것이 전송되었던 시간에서의 데이터의 가장 최신 값을 나타낼 수 있다. 캐시에 또는 송신에 데이터의 유효한 카피가 존재하지 않는 경우, 프로토콜은 데이터의 가장 최신의 값이 메모리에 존재하는 것을 보장할 수도 있다. 둘째로, 프로토콜은 요청에 대해 잘 정의된 위임 지점(commitment point)을 제공할 수 있다. 판독에 대한 위임 지점은, 데이터가 사용가능한 때를 나타낼 수도 있고; 기록에 대해서는 위임 지점은 기록된 데이터가 전역적으로(globally) 관측될 수 있고 후속 판독에 의해 로딩될 때를 나타낼 수도 있다. 코히어런트 메모리 공간에서의 캐시가능한 그리고 캐시불가능한(uncacheable; UC) 요청 둘 다에 대해 프로토콜은 이들 위임 지점을 지원할 수도 있다.
HPI 코히어런스 프로토콜은, 에이전트에 의해 이루어진 코히어런스 요청의, 코히어런트 메모리 공간의 어드레스로의 순방향 진행을 보장할 수도 있다. 확실히, 트랜잭션은 결국에는 만족될 수도 있고 적절한 시스템 동작을 위해 종료될 수도 있다. HPI 코히어런스 프로토콜은, 몇몇 실시형태에서, 리소스 할당 충돌을 해결하기 위한 재시도의 어떠한 개념도 가지지 않을 수도 있다. 따라서, 프로토콜 그 자체는 어떠한 원형의 리소스 의존성도 포함하지 않도록 정의될 수도 있으며, 구현예는 데드락으로 귀결될 수 있는 의존성을 그들의 설계에 도입하지 않도록 주의할 수도 있다. 추가적으로, 프로토콜은 설계가 프로토콜 리소스에 대해 공정한 액세스를 제공할 수 있는 곳을 나타낼 수도 있다.
논리적으로, HPI 코히어런스 프로토콜은, 일 실시형태에서, 3개의 아이템을 포함할 수 있다: 코히어런스(또는 캐싱) 에이전트, 홈 에이전트, 및 에이전트를 접속시키는 HIP 인터커넥트 패브릭. 코히어런스 에이전트와 홈 에이전트는 인터커넥트를 통해 메시지를 교환하는 것에 의해 데이터 일관성을 달성하도록 함께 작동할 수도 있다. 링크층(510a, 510b)과 그 관련 설명은, 본원에서 논의되는, 인터커넥트 패브릭이 코히어런스 프로토콜 요건을 고수하는 방법을 포함하는 인터커넥트 패브릭의 상세를 제공할 수 있다. (코히어런스 에이전트와 홈 에이전트로의 분할은 명확화를 위한 것임을 알 수도 있을 것이다. 설계는, 다른 예 중에서도, 소켓 내에 양 타입의 다수의 에이전트를 포함할 수도 있고 심지어 에이전트의 거동을 단일의 설계 유닛에 결합할 수도 있다.)
몇몇 구현예에서, HPI는 임베딩된 클록을 활용할 수 있다. 클록 신호는 인터커넥트를 사용하여 송신되는 데이터에 임베딩될 수 있다. 클록 신호가 데이터에 임베딩되면, 별개의 그리고 전용의 클록 레인은 생략될 수 있다. 이것은 유용한데, 그 이유는, 예를 들면, 핀에 대한 공간이 최적인 시스템에서 특히, 디바이스의 더 많은 핀이 데이터 전송에 전용되는 것을 허용할 수 있기 때문이다.
링크층은 2개의 프로토콜 또는 라우팅 엔티티 사이에서의 신뢰성 있는 데이터 전송을 보장할 수 있다. 링크층은 프로토콜층으로부터 물리층을 추상화할 수 있고, 2개의 프로토콜 에이전트 사이의 흐름 제어를 핸들링할 수 있고, 프로토콜층(메시지 클래스)과 라우팅층(가상 네트워크)에 대해 가상 채널 서비스를 제공할 수 있다.
몇몇 구현예에서, 링크층은, 플릿으로 칭해지는 정보의 고정된 양자(quantum)를 처리할 수 있다. 일 예에서, 플릿은 길이가 192비트이도록 정의될 수 있다. 그러나, 81-256(또는 그 이상)과 같은 임의의 범위의 비트가 상이한 변형예에서 활용될 수도 있다. 192비트와 같은 큰 플릿 사이즈는 포맷, 순환 중복 검사(cyclic redundancy check; CRC), 및 다른 변화를 포함할 수도 있다. 예를 들면, 더 큰 플릿 길이는 더 큰 플릿 페이로드를 핸들링하도록 CRC 필드가 (예를 들면 16비트로) 확장되는 것을 또한 허용할 수 있다. 단일의 플릿을 전송하기 위한 피트 또는 단위 인터벌(unit interval; UI)(예를 들면, 단일의 비트 또는 피트 등을 전송하기 위해 사용되는 시간)의 수는 링크폭과 함께 변할 수 있다. 예를 들면, 다른 잠재적인 예 중에서도, 20 레인 또는 비트 링크폭은 9.6 UI에서 단일의 192비트 플릿을 전송할 수 있는 반면, 8 레인의 링크폭은 동일한 플릿을 24 UI에서 전송한다. 링크층 크레디트화 및 프로토콜 패킷화는 플릿에 또한 기초할 수 있다.
도 6은 8 레인의 링크폭에 대한 일반화된 플릿의 표현(600)을 예시한다. 표현(600)의 각 칼럼은 링크 레인을 심볼화할 수 있고 각각의 로우는 각각의 UI를 심볼화할 수 있다. 몇몇 구현예에서, 단일의 플릿은 2개 이상의 슬롯으로 세분될 수 있다. 별개의 메시지 또는 링크층 헤더는 각각의 슬롯에 포함될 수 있어서, 잠재적으로 상이한 트랜잭션에 대응하는 다수의 별개의, 그리고 몇몇 경우에서는, 독립적인 메시지가 단일의 플릿에서 전송되는 것을 허용하게 된다. 또한, 단일의 플릿의 슬롯에 포함된 다수의 메시지는, 다른 예 중에서도, 상이한 목적지 노드를 또한 목적지로 할 수도 있다. 예를 들면, 도 6의 예는 3개의 슬롯을 갖는 플릿 포맷을 예시한다. 음영 부분은 각각의 슬롯에 포함되는 플릿의 부분을 나타낼 수 있다.
도 6의 예에서는, 3개의 슬롯인 슬롯 1, 슬롯 1, 및 슬롯 2가 제공된다. 슬롯 0은 72비트 플릿 공간을 제공받을 수 있고, 그 중 22비트는 메시지 헤더 필드에 그리고 50비트는 메시지 페이로드 공간에 전용된다. 슬롯 1은 70비트 플릿 공간을 제공받을 수 있고, 그 중 20비트는 메시지 헤더 필드에 그리고 50비트는 메시지 페이로드 공간에 전용된다. 메시지 헤더 필드 공간 사이에서의 차이는, 슬롯 0(예를 들면, 여기서는 더 많은 메시지 헤더 인코딩이 활용된다)에서의 포함을 위해 소정의 메시지 타입이 지정될 것임을 제공하도록 최적화될 수 있다. 슬롯 0 및 슬롯 1보다 실질적으로 더 적은 공간을 차지하는 제3의 슬롯인 슬롯 2가 제공될 수 있는데, 이 경우에서는 18비트 플릿 공간을 활용한다. 슬롯 2는, 더 큰 메시지 페이로드를 활용하지 않는 수신확인, 크레디트 리턴 등과 같은 이들 메시지를 핸들링하도록 최적화될 수 있다. 추가적으로, 슬롯 0 또는 슬롯 1 중 어느 하나의 페이로드 필드를 보충하도록 추가적인 11비트가 대안적으로 적용되는 것을 허용하는 플로팅 페이로드 필드가 제공될 수 있다.
도 6의 특정 예에서 계속하여, 다른 필드는 플릿에 대해 전역적일 수 있다(즉, 특정 슬롯에 적용되는 것이 아니라 플릿에 걸쳐 적용된다). 예를 들면, 헤더 비트는, 다른 예 중에서도, 이러한 정보를 플릿의 가상 네트워크로서 지정하고 플릿이 어떻게 인코딩될지를 식별하기 위해 사용될 수 있는 4비트 플릿 제어 필드와 함께 제공될 수 있다. 추가적으로, 에러 제어 기능성이, 다른 잠재적인 예 중에서도, 예컨대 16비트 순환 CRC 필드를 통해 제공될 수 있다.
플릿 포맷은 링크층 상의 메시지의 스루풋을 최적화하도록 정의될 수 있다. 몇몇 전통적인 프로토콜은 슬롯화되지 않은 더 작은 플릿을 활용했다. 예를 들면, QPI에서는, 80비트 플릿이 활용되었다. 더 큰(예를 들면, 192비트) 플릿의 플릿 스루풋이 더 낮을 수도 있지만, 메시지 또는 패킷 스루풋은 플릿 데이터의 사용을 최적화하는 것에 의해 증가될 수 있다. 예를 들면, QPI의 몇몇 구현예에서는, 메시지 사이즈 또는 타입과 무관하게 전체 80비트 플릿 공간이 활용되었다. 더 큰 플릿을 미리 결정된 길이와 필드의 슬롯으로 세분함으로써, 192 플릿 길이는 최적화될 수 있어서 하나 이상의 가용 슬롯이 때때로 사용되지 않는 경우에서도 더 높은 효율성을 실현하게 된다. 실제, 링크층 트래픽은, 가변 헤더 길이와 필드를 갖는 패킷과 메시지를 포함해서, 많은 상이한 타입의 메시지와 트래픽을 포함하도록 가정될 수 있다. 플릿에서 정의된 슬롯의 각각의 길이와 편제(organization)는 이들 메시지의 요구와 다양한 메시지의 통계적 또는 예상 빈도와 대응하도록 정의될 수 있다. 예를 들면, 2개의 더 큰 슬롯은 모든 작은 슬롯에 대해, 다른 예 중에서도, 이들 더 큰 메시지 타입과 헤더 길이를 사용하는 메시징의 예상된 통계적 빈도를 수용하도록 정의될 수 있다. 또한, 도 6의 예에서와 같이, 예컨대 플로팅 페이로드 필드를 통해, 변경된 트래픽을 더 수용하도록 유연성이 또한 제공될 수 있다. 몇몇 경우에서, 플릿의 특정 슬롯에 전용되는 비트를 포함해서, 플릿 포맷은 고정될 수 있다.
도 6의 예에서, "Hdr" 필드가 플릿에 대해 일반적으로 제공될 수 있고 플릿에 대한 헤더 표시를 나타낼 수 있다. 몇몇 경우에서, Hdr 필드는 플릿이 헤더 플릿인지 또는 데이터 플릿인지를 나타낼 수 있다. 데이터 플릿에서, 플릿은 여전히 슬롯화될 수 있지만, 페이로드 데이터를 갖는 소정의 필드를 생략하거나 대체할 수 있다. 몇몇 경우에서, 데이터 필드는 옵코드(opcode) 및 페이로드 데이터를 포함할 수도 있다. 헤더 플릿의 경우, 다양한 헤더 필드가 제공될 수 있다. 도 6의 예에서, 각각의 슬롯에 대해 "Oc" 필드가 제공될 수 있고, Oc 필드는 옵코드를 나타낸다. 마찬가지로, 하나 이상의 슬롯은 슬롯에 포함될 대응하는 패킷의 메시지 타입을 나타내는 대응하는 "msg" 필드를, 슬롯이 이러한 패킷 타입 등을 핸들링하도록 설계되면, 가질 수 있다. 다른 잠재적 필드 중에서도, "DNID" 필드는 목적지 노드 ID를 나타낼 수 있고, "TID" 필드는 트랜잭션 ID를 나타낼 수 있고, "RHTID" 필드는 요청자 노드 ID 또는 홈 트래커 ID 중 어느 하나를 나타낼 수 있다. 또한, 하나 이상의 슬롯이 페이로드 필드를 구비할 수 있다. 추가적으로, 다른 예 중에서도, 플릿에 대한 CRC 값을 제공하기 위해 CRC 필드가 플릿 내에 포함될 수 있다.
몇몇 구현예에서, 링크폭은 링크의 수명 동안 변할 수 있다. 예를 들면, 물리층은 링크폭 상태들 사이에서, 예컨대 전체(full) 또는 원래의 레인폭과 상이한 부분적인 레인폭 사이에서 전환할 수 있다. 예를 들면, 몇몇 구현예에서, 링크는 20 레인에 걸쳐 데이터를 전송하도록 초기화될 수 있다. 나중에, 그 링크는, 많은 다른 잠재적인 예 중에서도, 단지 8레인만이 활성적으로 사용되는 부분적인 폭의 송신 상태로 전환할 수 있다. 이러한 레인 폭 전환은, 예를 들면, 다른 예 중에서도 하나 이상의 전력 제어 유닛(power control unit; PCU)에 의해 통제되는 전력 관리 작업과 연계하여 활용될 수 있다.
위에서 언급된 바와 같이, 링크폭은 플릿 스루풋 레이트에 영향을 끼칠 수 있다. 도 7은 8레인의 링크에 걸쳐 전송되어 24UI에서의 플릿의 스루풋으로 귀결되는 예시적인 192비트 플릿의 표현이다. 또한, 도 7의 예에서 도시된 바와 같이, 예를 들면, 시간에 더 민감한 필드(예를 들면, 플릿 타입 필드(예를 들면, 데이터 또는 헤더 플릿), 옵코드 등)를 전송에서 더 빨리 전송하고, 플릿에서 구체화되는 특정한 에러 검출 또는 다른 기능성을 보전하거나 용이하게 하기 위해, 플릿의 비트는 몇몇 경우에서 순서에 맞지 않게 전송될 수 있다. 예를 들면, 도 7의 예에서, 비트(191, 167, 143, 119, 95, 71, 47, 및 23)는 전송의 제1의 UI(즉, UI0) 동안 레인(L7 내지 L0) 상에서 병렬로 전송되는 반면, 비트(168, 144, 120, 96, 72, 48, 24, 및 0)는 플릿 전송의 24번째(또는 최종) UI(즉, UI23) 동안 전송된다. 다른 구현예와 예들에서 다른 순서화 방식, 플릿 길이, 레인 폭 등이 활용될 수 있음을 이해해야 한다.
몇몇 경우에서, 플릿의 길이는 활성 레인의 수의 배수일 수 있다. 이러한 경우에서, 플릿은 모든 활성 레인 상에서 균등하게 송신될 수 있고 플릿의 전송은 클린(즉, 중첩이 없는) 경계에서 실질적으로 동시에 종료할 수 있다. 예를 들면, 도 8의 표현에서 도시된 바와 같이, 플릿의 비트는 4비트 연속 그루핑(grouping) 또는 "니블"에서 송신되는 것으로 간주될 수 있다. 이 예에서, 192비트 플릿은 8 레인의 링크에 걸쳐 전송될 것이다. 192가 8의 배수이기 때문에, 전체 플릿은 24UI에서 8개의 레인에 걸쳐 클린하게 전송될 수 있다. 다른 예에서, 플릿 폭은 활성 레인의 수의 배수가 아닐 수도 있다. 예를 들면, 도 9는 20레인에 걸쳐 전송되는 예시적인 192비트의 다른 표현을 도시한다. 192가 20에 의해 균등하게 나누어질 수 없기 때문에, 전체 플릿의 전송은 비정수(non-integer number)의 인터벌(예를 들면, 9.6UI)을 필요로 할 것이다. 이러한 경우에서, 전송의 10번째 UI 동안 활용되지 않은 "여분의" 레인을 낭비하는 대신, 제2의 중첩 플릿이 선행 플릿의 최종 비트와 함께 전송될 수 있다. 플릿의 이러한 중첩, 또는 혼합(swizzling)은 몇몇 구현예에서 들쭉날쭉한 플릿 경계 및 순서에 맞지 않게 전송되는 플릿 비트로 나타날 수 있다. 전송을 위해 활용된 패턴은, 다른 고려 사항 중에서도, 플릿의 시간에 더 민감한 필드가 플릿에서 더 빨리 전송되는 것, 에러 검출 및 정정의 보전을 허용하도록 구성될 수 있다. 현재의 링크폭에 기초하여 패턴 사이의 동적 변화와 이러한 패턴에 따라 플릿 비트를 전송하기 위해 로직은 물리층과 링크층 중 하나 또는 양자에 제공될 수 있다. 추가적인 로직은, 다른 예 중에서도, 이러한 혼합된 또는 순서화된 비트 스트림으로부터 비트를 재정렬하고 재구성하기 위해 제공될 수 있다.
몇몇 구현예에서, 플릿은 헤더 플릿(예를 들면, 패킷 헤더 데이터를 지님) 또는 데이터 플릿(예를 들면, 패킷 페이로드 데이터를 지님)으로서 특징지어질 수 있다. 도 6으로 돌아가서, 3개의 별개의 슬롯(예를 들면, 0, 1, 및 2)을 포함하는 파일 포맷이 정의될 수 있어서, 3개까지의 헤더가 단일의 플릿(예를 들면, 각각의 슬롯의 하나의 헤더)에서 전송되는 것을 허용하게 된다. 따라서, 각각의 슬롯은 제어 필드와 페이로드 필드 둘 다를 구비할 수 있다. 이들에 추가하여, 페이로드 필드는 각각의 헤더(및 슬롯)에 대해 정의될 수 있다. 또한, 이들 슬롯에서의 헤더 타입에 기초하여, (예를 들면, 슬롯 0 또는 슬롯 1 중 어느 하나에 의해) 슬롯 중 2개 이상에 대한 여분의 페이로드 길이로서 유연하게 사용될 수 있는 플로팅 페이로드 필드가 정의될 수 있다. 플로팅 필드는, 일 구현예에서, 슬롯 0 또는 슬롯 1 중 어느 하나에 대한 페이로드의 11개의 여분의 비트를 인에이블할 수 있다. 더 큰 플릿을 정의하는 구현예에서 많은 플로팅 비트가 사용될 수도 있고 더 적은 플릿에서 더 적은 플릿 비트가 제공될 수도 있음을 주목한다.
몇몇 구현예에서, 2개의 슬롯 사이에서 필드가 플로팅하는 것을 허용하는 것에 의해, 미리 정의된 플릿 길이(예를 들면, 192 비트) 내에서 여전히 유지되면서 그리고 대역폭의 활용을 최대화하면서, 소정의 메시지에 대해 필요될 때 여분의 비트가 제공될 수 있다. 도 10의 예를 참조하면, 예시적인 192비트 플릿의 2개의 예(1005, 1010)가 8개의 레인 데이터 링크 상에서 도시되며, 일 예에서, 플릿(예를 들면, 1005)은 3개의 슬롯(슬롯 0, 슬롯 1, 및 슬롯 2)을 포함할 수 있다. 슬롯 0 및 슬롯 1의 각각은 50비트 페이로드 필드를 포함할 수 있다. 플로팅 필드는 플로팅 필드의 필드 길이(예를 들면, 11비트)만큼 슬롯 0 또는 슬롯 1 중 어느 하나의 페이로드 필드를 대안적으로 확장하기 위해 제공될 수 있다. 플로팅 필드의 사용은 정의된 다중 슬롯 플릿 포맷을 통해 제공되는 효율성 이득을 더 확장할 수 있다. 플릿 내에서의 슬롯의 사이징, 및 각각의 슬롯에 놓일 수 있는 메시지의 타입은, 감소된 플릿 레이트에서도 증가된 대역폭을 잠재적으로 제공할 수 있다.
도 6의 특정 예에서, 슬롯 1 및 슬롯 2를 사용할 수 있는 메시지는 최적화될 수 있어서, 이들 슬롯의 옵코드를 인코딩하기 위해 확보되어야 할 비트의 수를 감소시키게 된다. 슬롯 0가 제공할 수 있는 것보다 더 많은 비트를 갖는 헤더가 링크층에 진입하면, 추가적인 공간을 위해 슬롯 0이 슬롯 1 페이로드 비트를 인계받는 것을 허용하기 위해 슬롯화 알고리즘(slotting algorithm)이 제공될 수 있다. 특수 제어(예를 들면, LLCTRL) 플릿이 또한 제공될 수 있으며, 특수 제어 플릿은 자신의 요구에 대해 모두 3개의 슬롯의 가치가 있는 비트를 소비한다. 슬롯화 알고리즘은, 링크가 부분적으로 사용 중인 경우, 다른 슬롯이 정보를 반송하지 않는 동안 개개의 슬롯이 활용되는 것을 허용하기 위해 또한 존재할 수도 있다.
도 10의 특정 예에서는, 플로팅 플릿 필드의 예시적인 사용이 도시된다. 예를 들면, 표준 어드레스 스누프(Standard Address Snoop; SA-S) 헤더의 경우, 단일의 SA-S 메시지(및 헤더)만이 동일한 플릿에서 전송되도록 허용될 수도 있다(예를 들면, 충돌을 방지하기 위해 또는 SA-S 페이로드가 50 비트보다 더 큰 페이로드를 활용하는 경우 등). 결과적으로, 이러한 예에서, SA-S는 이러한 경우 동일한 플릿의 슬롯 0 또는 슬롯 1 중 어느 하나에서만 전송될 수도 있다. 플릿(1005)의 예에서, SA-S 헤더는 슬롯 0에 포함되고 플로팅 필드를 사용할 것이다. 결과적으로, 플릿(1005)의 예에서, 플로팅 필드의 사용은 슬롯 0의 페이로드의 페이로드를 확장시키도록 전용된다. 다른 예에서는, 플릿(1010) 중, SA-S 헤더가 슬롯 1을 차지할 것이다. 플릿(1010)의 예에서는, 슬롯 1의 페이로드를 확장하는 데 플로팅 필드가 대신 전용된다. 다른 잠재적인 예는 도 6 및 도 10의 특정 예에서 설명되는 원칙을 활용하는 슬롯화된 플릿의 플로팅 페이로드 필드를 통해 제공되는 유연성을 또한 사용할 수 있다.
도 6과 연계하여 예시된 것과 같은 일 실시형태에서, 2개의 슬롯인 슬롯 1과 슬롯 1은 동일하게 크기가 정해진 페이로드 필드를 갖는 것으로 정의될 수 있는 반면, 슬롯 2는, 예를 들면, 이러한 더 큰 페이로드 필드를 사용하지 않는 헤더의 특정 서브셋에 의한 사용을 위해 훨씬 더 적은 페이로드 필드를 갖는다. 또한, 일 예에서, 다른 잠재적인 구현예 중에서도, 슬롯 1 및 슬롯 2 제어 필드는 (슬롯 0과는 달리) 전체 메시지 클래스 인코딩을 반송하지 않을 수도 있고, 슬롯 2는 전체 옵코드 인코딩을 반송하지 않을 수도 있다.
위에서 언급된 바와 같이, 몇몇 구현예에서, 슬롯화 제한으로 인해 모든 비트가 활용되는 것은 아니기 때문에, 슬롯 1과 슬롯 2는 전체 메시지 클래스 인코딩을 반송하지 않을 수도 있다. 슬롯 1은 메시지 클래스 비트 0을 반송할 수 있다. 여기서 요청(REQ)과 스누프(SNP) 패킷이 허용된다. 이 구현예에서, REQ와 SNP 메시지 클래스 인코딩은 비트 0에 의해 구별된다. 결과적으로, 설계자가 부분적인 메시지 클래스 필드 내에 상이한 메시지 클래스를 허용하기를 원하는 경우, 그들은 상이한 비트 위치(즉, 2개의 상이한 타입의 메시지를 구별 짓는 상위 비트)를 선택하든지 또는 상이한 메시지 타입을 하위 비트에 할당할 수 있을 것이다. 그러나, 여기서 상위 2비트는 0으로 암시되고 하위 비트가 REQ와 SNP 사이를 구별한다. 이 예에서, 슬롯 2는 어떠한 매시지 클래스 비트도 반송하지 않고, 그 안에는 응답(RSP)(인코딩 2) 패킷만이 허용된다. 따라서, 슬롯 2에 대한 메시지 클래스 인코딩은 RSP-2이다. 슬롯 2는 부분적인 옵코드를 또한 반송할 수 있다. 위에서와 같이, 옵코드 비트 중 하나 이상이 0인 것으로 가정될 수 있다. 결과적으로, 활용될 수도 있는 옵코드와 메시지의 서브셋을 정의하는 부분적인 메시지 클래스 필드와 부분적인 동작 코드 필드가 활용될 수도 있다. 다수의 세트의 옵코드와 메시지 클래스가 정의될 수도 있음을 주목한다. 여기서, 메시지 클래스의 하위 비트가 사용되면, 메시지 타입의 서브셋(즉, MSG 타입 1/MSG 타입 2)이 이용 가능하다. 그러나, 다른 예 중에서도, 2 비트가 사용되면, 더 큰 서브셋(예를 들면, 메시지 타입 1/메시지 타입 2/메시지 타입 3/메시지 타입 4)이 제공된다.
메시지 클래스 인코딩은 플릿의 하나 이상의 정의된 슬롯에 포함될(또는 활용할) 특정 헤더 타입에 대응할 수 있다. 예를 들면, 헤더는 다수의 사이즈를 가질 수도 있다. 일 예에서, 3개의 슬롯 플릿은, 헤더 타입에 기초하여, 잠재적으로 4개의 사이즈의 헤더를 지원하도록 정의될 수 있다. 표1은 잠재적인 헤더 포맷과 관련 사이즈의 예시적인 리스팅을 포함한다:
표 1
Figure pct00001
작은(또는 단일의) 슬롯 헤더는, 슬롯 2에 맞도록 충분히 작은 메시지 중 그 메시지를 슬롯 0으로 강제하는 프로토콜 순서화 요건을 갖지 않는 메시지에 대한 것일 수 있다. 플릿에 대한 슬롯화 제한이 호출하면, 작은 슬롯 헤더는 슬롯 0에 또한 놓일 수 있다. 단일의 슬롯 헤더는 슬롯 0 또는 슬롯 1에 맞을 수 있는 페이로드를 갖는 메시지에 대한 것일 수 있다. 몇몇 단일의 슬롯 헤더는 플로팅 페이로드 필드를 또한 사용할 수도 있다. 예를 들면, 표준 어드레스 스누프(SA-S) 헤더는, 일 실시형태에서, 단지 하나의 HTID 또는 필드가 존재하는 예에서 동일한 플릿의 슬롯 0 및 슬롯 1 둘 다에서 전송되지 않을 수도 있다. 어떤 단일의 슬롯 헤더는 프로토콜 순서화 요건에 기초하여 슬롯 0을 사용할 수도 있다. 듀얼 슬롯 헤더는 메시지 중, 다른 예 중에서도, 플로팅 페이로드 필드 외에, 슬롯 0 및 슬롯 1 페이로드 필드 둘 다를 소비할 충분히 큰 메시지에 대한 것일 수 있다.
슬롯 NULL 옵코드는, 일 예에서, 슬롯 0 또는 슬롯 1 중 어느 하나에서 사용될 수 있는 특수 옵코드를 포함할 수도 있다. 슬롯 0에 대해, Slot_NULL은, 링크층이 슬롯 0에서 송신할 헤더가 없지만, 슬롯 1 또는 슬롯 2에서 송신할 헤더를 갖는 경우에 사용될 수도 있다. 다른 예 중에서도, Slot_NULL이 슬롯 0에서 사용되면, 슬롯 0 페이로드는 예약된(RSVE) 것으로 간주된다. 몇몇 구현예에서, Slot_NULL은 2개의 조건 하에서 잠재적으로 슬롯 1에서 활용될 수도 있다. 먼저, 슬롯 0이 듀얼 슬롯 또는 특수 제어 헤더를 인코딩하고 있어서, 슬롯 1 페이로드를 소비하고 있는 경우이다. 이러한 경우에서, 슬롯 1 옵코드는 Slot_NULL로 설정될 수 있다. 제2의 조건은 링크층이 슬롯 1에서 전송할 것이 없고, 슬롯 0에 대해 유효한 단일의 슬롯 헤더를 갖거나 또는 슬롯 2에 대해 작은 슬롯 헤더를 갖는 경우이다. 이 조건 하에서는, 다른 잠재적인 예 중에서도, 슬롯 1 옵코드는 Slot_NULL로 설정될 수 있고 슬롯 1 페이로드는 예약으로 간주될 수 있다.
몇몇 구현예에서, 작은 슬롯 2는 감소된 수의 옵코드 비트를 포함할 수도 있다. 링크층이 슬롯 2에서 전송할 것이 아무 것도 없는 경우, 링크층 크레디트 옵코드와 같은 특정 옵코드를 인코딩하고 슬롯 2 페이로드 필드를 모두 제로로 설정하는 것에 의해 링크층은 "암시적 NULL"을 전송할 수도 있다. 이 슬롯 2 인코딩의 수신기는 (특수 제어 플릿의 경우를 제외하고) 그것을 링크층 크레디트 메시지로서 프로세싱할 수 있지만, 모든 제로 인코딩은 크레디트 및 수신확인 상태에 대해 어떠한 영향도 끼치지 않을 것이다. 특수 제어 플릿의 경우, 그들이 전체 플릿을 소비할 수 있기 때문에, 슬롯 2 페이로드는 RSVD로 간주될 수 있고 암시적 NULL은 무시될 것이다. 링크층이 3개의 슬롯과 CRD/ACK 필드 중 어느 것에서도 전송할 것이 없는 경우, 링크층은, 다른 예 중에서도, 특수 제어 널 메시지를 송신할 수도 있다.
슬롯화 제한은 플릿의 정의된 슬롯 중 하나 이상에 대해 정의될 수 있다. 일 실시형태에서, 듀얼 슬롯 헤더는 그들의 메시지 클래스와 옵코드만 슬롯 0에 배치되게 할 수도 있다. 슬롯 0이 듀얼 슬롯 헤더를 포함하는 경우, 슬롯 1 페이로드 필드가 슬롯 0 헤더에 의해 소비될 것이기 때문에, 슬롯 1은 Slot_NULL 옵코드를 인코딩할 수도 있다. 슬롯 0이 Slot_NULL을 포함하는 경우, 단일의 슬롯, 또는 작은 슬롯 헤더인 슬롯 1 및 슬롯 2 둘 다는 비-NULL(non-NULL) 헤더를 인코딩할 수도 있다. 이 특정 예(예를 들면, 도 6에 예시됨)에서는 작은 슬롯 헤더만이 슬롯 2에서 허용된다. 슬롯 0 및 슬롯 1 둘 다가 단일의 슬롯 헤더를 포함하는 경우, 하나는 플로팅 페이로드 필드를 소비하는 타입을 가질 수도 있다. 슬롯 0 또는 슬롯 1 중 어느 것도, 플로팅 페이로드 필드를 소비하는 헤더 타입을 포함하지 않으면, 필드는 RSVD로 간주될 수도 있다.
추가적으로, 몇몇 구현예들에서, 링크층은 다수의 상이한 타입의 가상 네트워크 또는 가상 채널 크레디트를 활용할 수 있다. 일 예에서, 풀링된 가상 네트워크 적응(virtual network adaptive; VNA) 크레디트가 지원될 수 있고 VNA 필드가 제공될 수 있다. 한 예시적인 구현예에서, VNA 필드가 비-VNA 플릿(예를 들면, 상이한 크레디트 풀을 활용하는 플릿)을 나타내면, 헤더는 슬롯 0에 배치되도록 지정될 수도 있다. 또한, 슬롯 2 옵코드는 이 경우 슬롯 2 크레디트를 포함할 수도 있다. 또한, 다른 잠재적인 구현예 중에서도, 슬롯 0이 특수 제어 헤더를 인코딩하는 경우, 슬롯 1 및 슬롯 2 제어 필드 둘 다는 고정된 값으로 설정될 수도 있고, 어떠한 헤더도 이들 슬롯에 배치되지 않을 수도 있다.
위에서 언급된 바와 같이, 헤더 플릿에서, 여러 가지 상이한 필드는, 도 6의 특정 예에서 예시된 바와 같이, 대응하는 플릿 슬롯에 통합되도록 제공될 수 있다. 다른 예 중에서도, 예시되고 설명된 필드는 예로서 제공되고 추가 필드 또는 대체 필드가 또한 통합될 수 있으며, 게다가, 설명되는 필드 중 몇몇은 옵션적일 수도 있으며 몇몇 구현예에서는 생략될 수도 있음을 주목하라.
일 예에서, 메시지 클래스(message class; MC) 필드뿐만 아니라, 다른 필드도 제공될 수 있다. 몇몇 예에서, 프로토콜층은, 메이저 옵코드 필드로서 또한 작용하는 프로토콜 클래스를 정의하기 위해 메시지 클래스 필드를 사용할 수 있다. 링크층은 가상 채널(virtual channel; VC) 정의의 일부로서 메시지 클래스 필드를 사용할 수 있다. 몇몇 프로토콜 클래스/VC는, 다른 예들 중에서도, 인코딩될 옵코드의 수로 인해 다수의 메시지 클래스 인코딩을 사용할 수 있다. 예를 들면, 요청(REQ), 스누프(SNP), 응답(RSP), 라이트백, 넌코히어런트 바이패스, 및 넌코히어런트 표준 타입이 지원될 수 있다. 각각의 타입이 16개의 동작을 인코딩하면, 96개 동작의 옵코드 공간이 존재할 것이다. 그리고 다른 모드 비트 또는 다른 옵코드 공간이 각각의 타입에 대해 정의되면, 다른 96개의 동작이 제공될 수 있을 것이고; 등등이다.
일 예에서, 옵코드 필드는 추가적으로 제공될 수 있다. 프로토콜층은 완전한 옵코드를 형성(즉, 메시지 클래스 타입과 그 내부의 동작을 정의)하기 위해 메시지 클래스와 연계하여 옵코드를 사용할 수도 있다. 일 예로서, 다른 예 중에서도, REQ 메시지 타입을 갖는 동일한 옵코드는 제1의 요청 동작을 정의할 수도 있는 반면, 한편 SNP 메시지를 갖는 동일한 옵코드는 제2의 상이한 SNP 동작을 정의할 수도 있다. 링크층은, 예를 들면, 홈 에이전트와 캐싱 에이전트가 동일한 NodeID를 공유하는 경우 홈 에이전트 타겟 또는 캐싱 에이전트 타겟 사이를 구별하기 위해 옵코드를 사용할 수도 있다. 추가적으로, 링크층은, 다른 잠재적인 사용 중에서도, 패킷 사이즈를 결정하기 위해 옵코드를 또한 사용할 수도 있다.
위에서 언급된 바와 같이, 플릿 헤더는 가상 네트워크 적응(VNA) 필드를 더 포함할 수 있다. 일 예에서, VNA 필드가 제1의 값으로 설정되면, 그 필드는 플릿이 VNA 크레디트를 사용하고 있음을 나타낼 수 있다. 제2의 값으로 설정되면, 플릿은, 다른 잠재적인 구현예 중에서도, VN0 또는 VN1 크레디트를 사용하고 있다. 일 실시형태에서, 플릿이 단일의 슬롯 플릿이고 슬롯 1과 슬롯 2 코드가 NULL로서 정의될 수 있다는 것을 한 값이 나타낼 수도 있다.
가상 네트워크(VN) 필드가 또한 제공될 수 있고 플릿에 대해 플릿의 헤더(들)가 특정 가상 네트워크, 예컨대 가상 네트워크(VN0 또는 VN1)를 활용하고 있는지를 나타낼 수 있다. 이것은 크레디트화 목적 및 VNA를 사용하면 메시지가 어떤 가상 네트워크로 배출되어야 하는지를 나타내는 것 둘 다를 위해 사용될 수도 있다. 전체 플릿에 대해 하나의 VN 비트가 제공되면, 다수의 헤더를 포함하는 임의의 VNA 플릿은, 그들 모두가 VN0로 배출되고 있거나 또는 그들 모두가 VN1로 배출되고 있음을 보장할 수 있다. 대안적으로, 다수의 VN 비트가 제공될 수도 있다. VNA 플릿이 없는 경우, 슬롯 0만이 비제어 옵코드를 갖도록 허용될 수도 있어서, VN은 헤더의 네트워크를 나타낼 수도 있다.
몇몇 구현예에서, 플릿의 슬롯은, 다른 것 중에서도, 크레디트 리턴, ACK, NAK와 같은 작은 페이로드 메시지에 대해 사용될 수 있다. 일 예에서, 크레디트 리턴에서의 사용을 위해 인코딩될 수 있는 채널 필드가 제공될 수 있다. 이 인코딩은, 가상 네트워크 필드와 연계하여, 크레디트 리턴이 매핑하는 가상 채널을 제공할 수도 있다. 메시지 클래스가 다수의 인코딩을 갖는 경우, 그들 모두는 크레디트화를 위해 단일의 채널로 매핑될 수도 있다. 크레디트 리턴 타입이 VNA인 경우, 채널 값은 무시될 수 있다. RSVD 인코딩의 사용은 수신 컴포넌트에 의해 에러로서 처리될 수도 있다. 표 2는 인코딩될 수 있는 상이한 채널 옵션의 예를 포함한다. 비트(또는 16진수 값을 나타내는 비트)의 임의의 조합이 활용될 수도 있음을 주목한다. 예로서, 하위 3 비트는 인코딩을 위해 사용될 수 있다.
표 2
Figure pct00002
수신확인, 또는 AC 필드는 플릿 슬롯에 포함될 헤더로서 또한 제공될 수 있다. ACK 필드는 수신기로부터 전송기로 플릿의 무에러 수신을 통신하기 위해 링크층에 의해 사용될 수도 있다. 제1의 값을 갖는 ACK는, 4, 8 또는 12와 같은 다수의 플릿이 에러 없이 수신된 것을 나타낸다. 전송기가 ACK를 수신하면, 그것은 링크층 재시도 큐로부터의 대응하는 플릿을 할당해제할 수도 있다. 다른 예 중에서도, Ack와 Ack 필드는 크레디트 리턴 제어 플릿(예를 들면, LLCRD)에서 사용될 수 있고, 리턴되는 수신확인의 전체 수는, 전체 수신확인 리턴 값(수신확인 제1의 부분, ACK, 수신확인 제2의 부분)을 생성하는 것에 의해 결정된다.
위에서 언급된 바와 같이, 헤더 표시 비트(Hdr)는 몇몇 구현예에서 또한 제공될 수 있고 하나 이상의 목적을 위해 사용될 수 있다. 예를 들면, Hdr 패킷은, 패킷이 헤더인지 또는 데이터 플릿인지를 식별할 수 있고, 플릿이 새로운 패킷의 시작인지를 나타낼 수 있을 뿐만 아니라, 인터리빙된 링크층 제어 플릿의 시작을 나타낼 수도 있다. Hdr은 모든 패킷의 제1의 플릿에 대해 설정될 수 있다. 또한, 어드레스 필드는 전역 시스템 어드레스를 식별하기 위해 제공될 수 있다. 모든 코히어런트 트랜잭션은 할당된 바이트의 수일 수도 있고 데이터의 바이트의 수를 리턴할 수도 있어서, 어드레스 비트의 어떤 부분에 대한 필요성을 제거하게 된다(예를 들면, 64바이트에서, 하위 6비트가 생략될 수도 있다). 어떤 다른 패킷에 대해, 전체 바이트 레벨의 어드레스가 활용될 것이다. 몇몇 예에서, 부분적 판독을 행하고 있는 임의의 트랜잭션에 대해 요청된 데이터의 길이를 바이트로 나타내기 위해 길이 필드가 제공될 수 있다. 부분적 판독은 오프셋(예를 들면, 위에서 생략된 어드레스 비트의 하위 부분) 및 길이를 특정한다. 다른 예 중에서도, 트랜잭션이 1 미만으로 정렬되는 바이트의 수에 대해 유효 길이는 0이다.
추가적인 필드가 포함될 수 있다. 몇몇 경우에서, 부분적인 기록을 행하고 있는 임의의 트랜잭션에 대한 유효 바이트를 나타내기 위해, 바이트 인에이블 필드가 제공될 수 있다. 바이트 인에이블 필드는 트랜잭션이 1미만으로 정렬되는 바이트의 수에 대해 임의의 수의 0을 가질 수도 있다. 단일의 프로토콜 에이전트로부터의 상이한 요청을 고유하게 식별하기 위해 요청 TID(RTID) 필드가 사용될 수 있다. 스누프와 그 응답이 관련될 트랜잭션의 홈 트래커 ID를 나타내기 위해, 스누프 패킷과 스누프 응답 패킷에서 홈 트래커 ID(Home tracker ID; HTID) 필드가 사용될 수 있다. 몇몇 구현예에서 RHTID 필드가 또한 제공될 수 있고, 옵코드에 따라, RTID 또는 HTID를 유연하게 구체화할 수 있다. 예를 들면, 스누프에 대해, 스누프가 명시적인 HTID 필드를 가질 때, RHTID는 RTID로 해석될 수 있다. 한편, 홈 에이전트를 타겟으로 하는 응답 패킷에 대해서는, RHTID가 HTID로 해석될 수 있다. 추가적으로, 캐시 에이전트를 타겟으로 하는 응답 패킷에 대해, 다른 예 중에서도, RHTID는 FwdCnfltO를 제외한 옵코드에 대해 RTID로 해석될 수 있다. 몇몇 구현예에서, 다른 메시지 타입은 RTID로 해석되도록 디폴트값이 정해질 수 있다.
몇몇 구현예에서, 목적지 노드 ID(Destination Node ID; DNID) 필드, 요청자 노드 ID(Requestor Node ID; RNID) 필드, 충돌 노드 ID(Conflict Node ID; CNID) 필드, 및 소스 노드 ID(Source Node ID; SNID) 필드와 같은 추가 필드가 제공될 수 있다. DNID는 패킷의 목적지를 식별할 수 있다. 그것은 프로토콜층에 의해 제공될 수 있고 패킷을 그들의 목적지로 가이드하기 위해 링크층과 라우팅층에 의해 사용될 수 있다. RNID 필드는 트랜잭션의 원래의 요청자/개시자를 식별할 수 있고 프로토콜층에 의해 제공될 수 있다. CNID는, 스누프가 충돌을 경험한 그리고 FwdCnfltO가 전송되어야 하는 에이전트의 노드 ID(node ID; NID)를 나타내기 위해 RspCnflt 패킷에서 사용될 수 있다. SNID 필드는 SR-D 패킷을 송신하는 에이전트의 노드 ID를 나타내기 위해 SR-D 패킷에서 사용될 수 있다.
추가적으로, 피어 캐싱 에이전트에서 또는 홈 노드에서 캐시 라인이 발견되었던 경우 캐시 라인의 상태를 인코딩하기 위해 사전 캐시 라인 상태(Prior Cache Line State; PCLS) 필드가 제공될 수 있다. 예를 들면, 캐시 라인이 F 상태에서 피어 노드에 의해 제공되면, 그 필드는 제1의 값으로 설정되어야 한다. 캐시 라인이 홈 노드에 의해 전송되면, 홈 노드는, 홈 노드가 수신한 스누프 응답에 따라 I 상태 또는 S 상태 중 어느 하나를 반영하도록 필드를 설정해야 한다. 에이전트가 이 필드를 지원하지 않으면 그것은 항상 디폴트 값으로 인코딩되어야 한다. PCLS 필드는 성능 모니터링/튜닝을 위해 사용될 수도 있음을 주목한다. 넌코히어런트 보호 필드(Non-Coherent Protected field)는 요청이 보통 공간에 대한 것인지 또는 보호 공간에 대한 것인지를 나타낼 수 있다. 인코딩을 위해 하기의 표를 참조하라.
몇몇 구현예에서, HPI 링크층은, 위에서 설명된 것과 같은 명시적인 필드뿐만 아니라 암시적인 필드를 갖는 다중 슬롯 플릿을 지원할 수 있다. 예를 들면, 슬롯 메시지 인코딩과 옵코드는 암시적인 것으로 간주될 수 있다. 예를 들면, 몇몇 경우에서, 슬롯화 제한으로 인해, 모든 비트가 필요하지 않기 때문에, 슬롯 1과 슬롯 2는 전체 메시지 클래스 인코딩을 반송하지 않을 수도 있다. 슬롯 1은 메시지 클래스 비트 0만을 반송하고, REQ 및 SNP 패킷만이 이 슬롯에서 허용될 수도 있다. REQ 및 SNP 메시지 클래스 인코딩은 비트 0에 의해 구별될 수 있고, 상위 2비트는 0으로 암시될 수 있다. RSP(인코딩 2) 패킷만이 이 슬롯에서 허용되기 때문에, 슬롯 2는 메시지 클래스 비트를 반송하지 않을 수도 있다. 따라서, 슬롯 2에 대한 메시지 클래스 인코딩은 RSP-2일 수도 있다. 슬롯 2는 옵코드의 일부만을 반송할 수 있고, 옵코드의 제2의 부분은 디폴트 값인 것으로 가정된다. 이것은, 디폴트 값을 유지하는 제2의 부분을 갖는 RSP-2 패킷이 슬롯 2에서 허용된다는 것을 의미한다. 또한, 일 실시형태에서, 전체 메시지 클래스를 전체 옵코드 필드와 결합하여 완전한 옵코드 필드를 형성하는 것에 의해 완전한 옵코드 필드가 생성될 수 있다.
암시적인 필드의 추가 예는 패킷 길이를 포함할 수 있고, 패킷 길이는 옵코드에 의해 암시될 수 있다. 또한, 전역적 고유 트랜잭션 ID(Unique Transaction ID; UTID)는 요청자 노드ID를 요청자 트랜잭션 ID와 결합하는 것에 의해 형성될 수도 있다. P2P와 비P2P 트랜잭션 사이의 RTID 공간에 중첩이 존재할 수도 있음을 주목한다. 예를 들면, 전역적 P2P 고유 트랜잭션 ID(P2P Unique Transaction ID; P2PUTID)는 요청자 노드ID를 요청자 트랜잭션 ID와 결합하는 것에 의해 형성될 수도 있다.
도 6의 예에서 예시된 것과 같은 몇몇 구현예에서, 플릿의 구조는 11비트의 플릿 공간을 활용하는 트랜잭션 ID(TID)를 허용할 수 있다. 결과적으로, 분산된 홈 에이전트의 사전 할당 및 인에이블화는 제거될 수도 있다. 또한, 11비트의 사용은, 몇몇 구현예에서, 확장된 TID 모드를 사용하지 않으면서 TID가 사용되는 것을 허용한다.
링크층 로직은 링크의 각 사이드 상의 각각의 에이전트 상에 제공될 수 있다. 에이전트 또는 디바이스의 송신기는 고위층(예를 들면, 프로토콜 또는 라우팅층)으로부터 데이터를 수신할 수 있고 그 데이터를 원격 에이전트의 수신기로 전송하기 위해 하나 이상의 플릿을 생성할 수 있다. 에이전트는 2개 이상의 슬롯을 갖는 플릿을 생성할 수 있고, 몇몇 경우에서, 에이전트는 다수의 메시지 또는 패킷을, 정의된 슬롯을 활용하는 단일의 플릿 내에서 결합하도록 시도할 수 있다.
링크층 로직은, 몇몇 구현예에서, 각각의 정의된 슬롯에 대응하는 전용 경로를 포함할 수 있다. 경로는 하드웨어와 소프트웨어 중 어느 하나 또는 둘 다에서 구체화될 수 있다. 에이전트의 수신기는 (물리층을 사용하여 재구성된) 플릿을 수신할 수 있고 링크층 로직은 슬롯의 각각을 식별할 수 있고 각각의 슬롯의 각각의 경로를 사용하여 슬롯을 프로세싱할 수 있다. 링크층은 플릿, 및 각 슬롯에 포함된 데이터를, 플릿의 하나 이상의 인코딩된 필드, 예컨대 제어 필드, 헤더 필드, CRC 필드 등에 따라 프로세싱할 수 있다.
일 예시적인 예에서, 송신기는 제1의 트랜잭션과 관련된 기록 요청, 다른 제2의 트랜잭션과 관련된 스누프 요청, 및 송신기가 다른 장치로(를 통해) 전송할 수 있는 하나 이상의 수신확인 또는 크레디트 리턴을 수신할 수 있다. 송신기는 단일의 플릿을 인터커넥트의 직렬 데이터 링크를 통해 다른 디바이스로 전송할 수 있고, 그 단일의 플릿은 기록 요청, 스누프, 및 수신확인(예를 들면, 완료)의 각각에 대한 헤더를 포함하고, 각각의 헤더는 (도 6의 예에서 예시된 3개의 슬롯의 구현예에서와 같은) 각각의 플릿 슬롯을 점유한다. 송신기는 자신이 수신한 데이터를 버퍼링하고 다수의 메시지를 단일의 플릿에서 전송할 기회를 식별한다. 수신기는, 다른 잠재적인 예 중에서도, 컴파일된 플릿을 수신하고 각각의 슬롯을 병렬로 프로세싱하여 3개의 메시지의 각각의 식별하고 프로세싱할 수 있다.
몇몇 구현예에서, 다수의 헤더는 단일의 플릿을 사용하여 다수의 메시지를 전송하도록 다중 슬롯 플릿에 포함될 수 있다. 몇몇 예에서, 각각의 헤더는 각각 완전히 독립적인 트랜잭션에 관련될 수 있다. 몇몇 구현예에서, 플릿의 유연성은, 각각의 플릿이 특정 가상 네트워크로 지향된 메시지만을 포함하도록 제한될 수 있다. 다른 구현예는 이러한 조건을 금지할 수도 있다.
슬롯 메시지 모두가 복수의 가상 네트워크 중 공통의 네트워크로 적용되어야 하는 경우에, 슬롯의 각각의 가상 네트워크의 식별을 위해 전통적으로 예약되어야 했을 비트는 다른 용도로 전용될 수 있고, 몇몇 구현예에서는, 잠재적인 다른 이점 중에서도, 플릿 포맷에 의해 도입된 효율성 이득을 더 증가시킬 수 있다. 일 예에서, 다중 슬롯 헤더 플릿의 모든 슬롯은, VNA에만, VN0에만, 또는 VN1에만 등과 같이 단일의 가상 네트워크에만 정렬될 수도 있다. 이것을 강제하는 것에 의해, 가상 네트워크를 나타내는 슬롯당 비트는 제거될 수 있다. 이것은, 다른 예 중에서도, 10 비트에서 11비트 TID로 확장할 때, 플릿 비트 활용의 효율성을 증가시키고 이러한 다른 특징을 잠재적으로 가능하게 한다. 11비트 TID로 확장하는 것은, 몇몇 구현예에서, 확장된 TID 모드를 사용하지 않으면서 TID가 사용되는 것을 허용할 수 있다.
HPI는, 다른 예 중에서도, 메인프레임, 서버 시스템, 퍼스널 컴퓨터, 모바일 컴퓨터(예컨대 태블릿, 스마트폰, 퍼스널 디지털 시스템 등), 스마트 기기, 게임용 또는 엔터테인먼트 콘솔과 셋탑 박스를 포함해서, 임의의 다양한 컴퓨팅 디바이스와 시스템에 통합될 수 있다. 예를 들면, 도 11은 몇몇 구현예에 따른 예시적인 컴퓨터 시스템(1100)을 예시한다. 도 11에 도시된 바와 같이, 다중프로세서 시스템(1100)은 점대점 인터커넥트 시스템이고, 점대점 인터커넥트(1150)를 통해 커플링된 제1의 프로세서(1170) 및 제2의 프로세서(1180)를 포함한다. 프로세서(1170 및 1180) 각각은 프로세서의 어떤 버전일 수도 있다. 일 실시형태에서, 1152와 1154는, 고성능 아키텍처와 같은, 직렬의 점대점 코히어런트 인터커넥트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수도 있다.
단지 2개의 프로세서(1170, 1180)만을 가지고 도시되었지만, 본 발명의 범위는 그렇게 제한되지 않음이 이해되어야만 한다. 다른 실시형태에서, 하나 이상의 추가적인 프로세서가 주어진 프로세서 내에 존재할 수도 있다.
프로세서(1170 및 1180)는 집적된 메모리 컨트롤러 유닛(1172 및 1182)을 각각 포함하여 도시된다. 프로세서(1170)는 그 버스 컨트롤러 유닛의 일부로서 점대점(P-P) 인터페이스(1176 및 1178)를 또한 포함하며; 마찬가지로, 제2의 프로세서(1180)는 P-P 인터페이스(1186 및 1188)를 포함한다. 프로세서(1170, 1180)는 P-P 인터페이스 회로(1178, 1188)를 사용하는 점대점(P-P) 인터페이스(1150)를 통해 정보를 교환할 수도 있다. 도 11에 도시된 바와 같이, IMC(1172 및 1182)는 프로세서를, 각각의 메모리, 즉 각각의 프로세서에 로컬하게 부착된 메인 메모리의 일부일 수도 있는, 메모리(1132) 및 메모리(1134)에 커플링한다.
프로세서(1170, 1180) 각각은 점대점 인터페이스 회로(1176, 1194, 1186, 1198)를 사용하는 개개의 P-P 인터페이스(1152, 1154)를 통해 칩셋(1190)과 정보를 교환한다. 칩셋(1190)은 고성능 그래픽 인터커넥트(1139)를 따른 인터페이스 회로(1192)를 통해 고성능 그래픽 회로(1138)와 정보를 또한 교환한다.
공유된 캐시(도시되지 않음)는 어느 하나의 프로세서 내에 또는 양 프로세서 밖에 포함될 수도 있고; P-P 인터커넥트를 통해 프로세서와 여전히 연결될 수도 있어서, 프로세서가 저전력 모드에 놓여지면 어느 하나의 또는 양 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수도 있게 된다.
칩셋(1190)은 인터페이스(1196)를 통해 제1의 버스(1116)에 커플링될 수도 있다. 일 실시형태에서, 제1의 버스(1116)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수도 있지만, 본 발명의 범위는 그렇게 제한되는 것은 아니다.
도 11에 도시된 바와 같이, 다양한 I/O 디바이스(1114)는, 제1의 버스(1116)를 제2의 버스(1120)에 커플링하는 버스 브리지(1118)와 함께, 제1의 버스(1116)에 커플링된다. 일 실시형태에서, 제2의 버스(1120)는 로우 핀 카운트(low pin count: LPC) 버스를 포함한다. 예를 들면, 키보드 및/또는 마우스(1122), 통신 디바이스(1127) 및, 일 실시형태에서, 명령 코드 및 데이터(1130)를 종종 포함하는 디스크 드라이브 또는 다른 대용량 디바이스와 같은 저장 유닛(1128)을 포함하는 다양한 디바이스가 제2의 버스(1120)에 커플링된다. 또한, 오디오 I/O(1124)가 제2의 버스(1120)에 커플링되어 도시된다. 포함되는 컴포넌트와 인터커넥트 아키텍처가 변경되는 경우, 다른 아키텍처도 가능함을 주목한다. 예를 들면, 도 11의 점대점 아키텍처 대신, 시스템은 다중 드랍 버스 또는 다른 이러한 아키텍처를 구현할 수도 있다.
본 발명이 제한된 수의 실시형태와 함께 설명되었지만, 당업자는 그 실시형태의 다양한 수정예들 및 변경예들을 알 수 있을 것이다. 첨부된 특허청구범위는 본 발명의 진정한 취지와 범위 내에 있는 한, 이러한 모든 수정예 및 변경예를 포괄하도록 의도된다.
설계는 작성으로부터 시뮬레이션으로 그리고 제조로의 다양한 스테이지들을 통과할 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 표현할 수도 있다. 먼저, 시뮬레이션에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어 또는 다른 기능적 기술 언어를 사용하여 표현될 수도 있다. 추가적으로, 로직 및/또는 트랜지스터 게이트를 갖는 회로 레벨 모델이 설계 프로세스의 어떤 스테이지에서 생성될 수도 있다. 또한, 대부분의 설계는, 어떤 스테이지에서, 하드웨어 모델의 다양한 디바이스의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 나타내는 데이터는, 집적 회로를 생성하기 위해 사용되는 마스크에 대해 상이한 마스크 층 상에서의 다양한 특징의 존재 또는 부재를 특정하는 데이터일 수도 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 기계판독가능 매체에 저장될 수도 있다. 디스크와 같은 자기 또는 광학 스토리지 또는 메모리는, 정보를 송신하기 위해 변조된 또는 다르게는 생성된 광학적 또는 전기적 파를 통해 송신되는 이러한 정보를 저장하기 위한 머신 판독가능 매체일 수도 있다. 코드 또는 설계를 나타내거나 반송하는 전기적 반송파가, 전기적 신호의 복제, 버퍼링, 또는 재송신이 수행된 결과 송신되는 경우, 새로운 카피가 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 유형의 머신 판독가능 매체 상에, 적어도 일시적으로, 본 발명의 실시형태의 기술을 구현하는, 반송파로 인코딩된 정보와 같은 아티클(article)을 저장할 수도 있다.
본원에서 사용된 바와 같은 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 지칭한다. 예로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응된 코드를 저장하기 위해 비일시적 매체와 관련된 마이크로컨트롤러와 같은 하드웨어를 포함한다. 따라서, 모듈에 대한 참조는, 일 실시형태에서, 비일시적 매체 상에 유지되는 코드를 인식 및/또는 실행하도록 특히 구성된 하드웨어를 지칭한다. 또한, 다른 실시형태에서, 모듈의 사용은, 미리 결정된 동작을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 특히 적응된, 코드를 포함하는 비일시적 매체를 지칭한다. 그리고 추론될 수 있는 바와 같이, 또 다른 실시형태에서, 용어 모듈은 (본 실시형태에서) 마이크로컨트롤러와 비일시적 매체의 조합을 지칭할 수도 있다. 종종, 별개로 예시된 모듈 경계는 일반적으로 변하고 잠재적으로 중첩한다. 예를 들면, 제1 및 제2의 모듈은, 몇몇 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 잠재적으로 유지하면서, 하드웨어, 소프트웨어, 펌웨어, 또는 이의 조합을 공유할 수도 있다. 일 실시형태에서, 용어 로직의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래밍 가능한 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시형태에서, 구 '하도록 구성된'의 사용은, 지정되거나 결정된 작업을 수행하기 위한 장치, 하드웨어, 로직, 또는 엘리먼트를 배열, 조립, 제조, 구매 제안, 수입 및/또는 설계하는 것을 나타낸다. 이 예에서, 동작하고 있지 않은 장치 또는 그 엘리먼트는 지정된 작업을 수행하기 위하여 설계, 커플링, 및/또는 상호접속되는 경우에 여전히 지정된 작업을 수행하도록 구성된다. 순전히 예시적인 예에서, 로직 게이트는 동작 동안 0 또는 1을 제공할 수도 있다. 그러나, 클럭에 인에이블 신호를 제공'하도록 구성된' 로직 게이트는 1 또는 0을 제공할 수도 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 대신, 로직 게이트는 동작 동안 1 또는 0 출력이 클럭을 인에이블하도록 하는 어떤 방식으로 커플링된 것이다. 용어 '하도록 구성된'의 사용은 동작을 필요로 하는 것이 아니라, 대신 장치, 하드웨어, 및/또는 엘리먼트의 잠복 상태(latent state)에 초점을 맞춘다는 것을 다시 한번 주목하고, 잠복 상태에서는, 장치, 하드웨어, 및/또는 엘리먼트가 동작하고 있을 때 그 장치, 하드웨어, 및/또는 엘리먼트는 특정 작업을 수행하도록 설계된다.
또한, 구 '하도록', '할 수 있는' 및/또는 '하도록 동작 가능한'의 사용은, 일 실시형태에서, 특정 방식으로 장치, 로직, 하드웨어, 및/또는 엘리먼트의 사용을 가능하게 하는 방식으로 설계된 어떤 장치, 로직, 하드웨어, 및/또는 엘리먼트를 나타낸다. 상기와 같이, 하도록, 할 수 있는 또는 하도록 동작 가능한의 사용은, 일 실시형태에서, 장치, 로직, 하드웨어, 및/또는 엘리먼트의 잠복 상태를 지칭함을 주목해야 하는데, 잠복 상태에서는 그 장치, 로직, 하드웨어, 및/또는 엘리먼트는 특정 방식으로 장치의 사용을 가능하게 하는 방식으로 동작하는 것이 아니라 설계된 것이다.
값은, 본원에 사용된 바와 같이, 수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 로직 레벨, 로직 값, 또는 논리 값의 사용은 이진 로직 상태를 간단하게 표현하는 1과 0으로도 참조된다. 예를 들면, 1은 하이 로직 레벨을 가리키고 0은 로우 로직 레벨을 가리킨다. 일 실시형태에서, 트랜지스터 또는 플래시 셀과 같은 스토리지 셀은 단일 논리 값 또는 다수의 논리 값을 유지할 수도 있다. 그러나, 컴퓨터 시스템에서는 값의 다른 표현이 사용되었다. 예를 들면, 십진수 10은 1010의 이진값으로서 그리고 16진수 문자 A로서 또한 표현될 수도 있다. 그러므로, 값은 컴퓨터 시스템에 유지될 수 있는 정보의 임의의 표현을 포함한다.
또한, 상태는 값 또는 값의 일부에 의해 표현될 수도 있다. 예로서, 논리 1과 같은 제1의 값은 디폴트 또는 초기 상태를 나타낼 수도 있는 반면, 논리 0과 같은 제2의 값은 넌디폴트 상태(non-default state)를 나타낼 수도 있다. 또한, 용어 리셋 또는 세트는, 일 실시형태에서, 각각 디폴트 및 업데이트된 값 또는 상태를 나타낸다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉, 리셋을 포함하는 반면, 업데이트된 값은 잠재적으로 로우 논리 값, 즉, 세트를 포함한다. 값의 임의의 조합은 임의의 수의 상태를 나타내는 데 활용될 수도 있음을 주목한다.
상술된 방법, 하드웨어, 소프트웨어, 펌웨어, 또는 코드의 실시형태는 프로세싱 엘리먼트에 의해 실행 가능한 머신 액세스가능, 머신 판독가능, 컴퓨터 액세스가능, 또는 컴퓨터 판독가능 매체 상에 저장된 명령 또는 코드를 통하여 구현될 수도 있다. 비일시적 머신 액세스가능/판독가능 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독 가능한 형태로 정보를 제공하는(즉, 저장 및/또는 송신하는) 임의의 메커니즘을 포함한다. 예를 들어, 비일시적 머신 액세스가능 매체는 랜덤 액세스 메모리(random-access memory; RAM), 예컨대 스테틱 램(static RAM; SRAM) 또는 다이내믹 램(DRAM); 리드 온리 메모리(read only memory; ROM); 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기적 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적 (전파) 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 유지하기 위한 다른 형태의 저장 디바이스; 등을 포함하며, 이들은 정보가 수신될 수도 있는 비일시적 매체와는 구별되어야 한다.
본 발명의 실시형태를 수행하기 위한 로직을 프로그래밍하는 데 사용되는 명령은 DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은, 시스템 내의 메모리 내에 저장될 수도 있다. 또한, 명령은 네트워크를 통하여 또는 다른 컴퓨터 판독가능 매체를 경유하여 분배될 수 있다. 따라서, 머신 판독가능 매체는 플로피 디스켓, 광 디스크, CD-ROM (compact disc read only memory), 자기-광 디스크, ROM, RAM, EPROM(Erasable Programmable Read-Only Memory; 소거 가능하고 프로그래밍 가능한 ROM), EEPROM(Electrically Erasable Programmable Read-Only Memory; 전기적으로 소거 가능하고 프로그래밍 가능한 ROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향, 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통한 인터넷을 경유한 정보의 전송에서 사용되는 유형의 머신 판독가능 스토리지를 포함하지만, 이에 제한되지 않는, 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함할 수 있다. 따라서, 컴퓨터 판독가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자적 명령 또는 정보를 저장 또는 송신하는 데 적합한 임의의 타입의 유형의 머신 판독가능 매체를 포함한다.
하기의 예는 이 본 명세서에 따른 실시형태에 관련된다. 하나 이상의 실시형태는, 트랜잭션 데이터를 식별하고, 3개 이상의 슬롯 및 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함하는 플릿을 생성하고, 그 플릿을 송신하도록 그 플릿을 전송하기 위한 장치, 시스템, 머신 판독가능 스토리지, 머신 판독가능 매체, 및 방법을 제공할 수도 있다.
적어도 일 예에서, I/O 로직은 물리층 로직, 링크층 로직, 및 프로토콜층 로직을 포함하는 계층화된 스택을 포함한다.
적어도 일 예에서, 3개 이상의 슬롯은 3개의 정의된 슬롯으로 이루어진다.
적어도 일 예에서, 플릿은 192비트를 포함한다.
적어도 일 예에서, 3개의 슬롯 중 제1의 것은 72비트를 포함하고, 3개의 슬롯 중 제2의 것은 70비트를 포함하고, 제3의 슬롯은 18비트를 포함한다.
적어도 일 예에서, 제1의 슬롯과 제2의 슬롯은 각각은 각각 50비트 페이로드 필드를 포함한다.
적어도 일 예에서, 플로팅 필드는 제1의 슬롯 또는 제2의 슬롯 중 어느 하나의 페이로드 필드를 11비트만큼 확장할 것이다.
적어도 일 예에서, 제3의 슬롯은 수신확인 및 크레디트 리턴 중 하나 이상으로 인코딩되도록 적응된다.
적어도 일 예에서, 플릿은 16비트 순환 중복 검사(CRC) 필드를 더 포함한다.
적어도 일 예에서, 플릿은 11비트 트랜잭션 식별자(transaction identifier; TID) 필드를 더 포함한다.
적어도 일 예에서, 각각의 슬롯은 별개의 메시지의 헤더를 포함할 것이다.
적어도 일 예에서, 각각의 메시지는 특정 가상 네트워크 내에서의 각각의 트랜잭션과 관련된다.
적어도 일 예에서, 플릿은 특정 가상 네트워크를 식별하기 위한 가상 네트워크 식별자를 더 포함한다.
적어도 일 예에서, 상이한 가상 네트워크에서의 트랜잭션과 관련되는 메시지 헤더는 별개의 플릿에 포함될 것이다.
하나 이상의 실시형태는 플릿을 수신하기 위한 장치, 시스템, 머신 판독가능 스토리지, 머신 판독가능 매체, 및 방법을 제공할 수도 있고, 플릿은 플릿 내에 포함될 3개 이상의 슬롯들 및 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함하고, 하나 이상의 트랜잭션에 관련되는 하나 이상의 헤더를 식별하도록 각각의 슬롯을 프로세싱할 것이다.
적어도 일 예에서, 하나 이상의 헤더는 3개 이상의 헤더를 포함한다.
적어도 일 예에서, 헤더의 각각은 상이한 각각의 트랜잭션과 관련된 각각의 메시지에 대응한다.
적어도 일 예에서, 트랜잭션의 각각은 특정 가상 네트워크에 포함된다.
적어도 일 예에서, 제1 및 제2의 슬롯 중 어느 것을 플로팅 필드가 확장할 것인지가 식별될 수 있다.
적어도 일 예에서, 제3의 슬롯은 수신확인 및 크레디트 리턴 중 하나 이상으로 인코딩되도록 적응된다.
적어도 일 예에서, 플릿은 제1의 디바이스에서 제2의 디바이스로 데이터 링크를 거쳐 전송될 수 있다. 제1 및 제2의 디바이스는 마이크로프로세서, 그래픽 가속기, 및 다른 디바이스를 포함할 수 있다.
하나 이상의 예는, 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 더 제공할 수 있고, 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 계층화된 프로토콜 스택은 직렬의 상이한 링크를 통해 192비트 플릿을 송신하도록 더 구성된다.
적어도 일 예에서, 192비트 플릿은 16비트 CRC를 포함한다.
하나 이상의 예는, 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 더 제공할 수 있고, 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 계층화된 프로토콜 스택은 직렬의 상이한 링크를 통해 플릿을 송신하도록 더 구성되고, 플릿은 11비트 트랜잭션 식별자 필드를 포함한다.
하나 이상의 예는, 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 더 제공할 수 있고, 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 계층화된 프로토콜 스택은 복수의 슬롯을 포함하는 헤더 플릿을 조립하도록 더 구성된다.
적어도 일 예에서, 복수의 페이로드 슬롯은 3개의 슬롯을 포함한다.
적어도 일 예에서, 3개의 슬롯 중 제1 및 제2의 슬롯은 사이즈가 동일하고 3개의 슬롯 중 제3의 슬롯은 제1의 슬롯보다 더 작다.
적어도 일 예에서, 특수 제어 플릿은 모두 3개의 슬롯을 소비할 수도 있다.
적어도 일 예에서, 192비트 플릿은 16비트 CRC를 포함한다.
본 명세서 전반에 걸친 "일 실시형태" 또는 "실시형태"에 대한 언급은, 실시형태와 연계하여 설명된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 장소들에서의 구 "일 실시형태에서" 또는 "실시형태에서"의 출현들이 반드시 모두 동일한 실시형태를 가리키는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수도 있다.
상기의 명세서에서, 상세한 설명이 특정의 예시적인 실시형태를 참조로 주어졌다. 그러나, 첨부된 특허청구범위에서 설명되는 바와 같은 본 발명의 더 넓은 취지와 범위로부터 벗어나지 않으면서, 실시형태에 대해 다양한 수정예와 변경예가 이루어질 수도 있음은 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로서 간주되어야 한다. 또한, 실시형태와 다른 예시적인 언어의 상기 사용은 반드시 동일한 실시형태 또는 동일한 예를 가리키는 것은 아니며, 상이한 그리고 별개의 실시형태뿐만 아니라 잠재적으로 동일한 실시형태를 가리킬 수도 있다.

Claims (40)

  1. I/O 로직을 포함하는 장치로서,
    상기 I/O 로직은,
    트랜잭션 데이터를 식별하고,
    3개 이상의 슬롯, 및 상기 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함하는 플릿을 생성하고,
    상기 플릿을 송신하는
    장치.
  2. 제1항에 있어서,
    상기 I/O 로직은 물리층 로직, 링크층 로직, 및 프로토콜층 로직을 포함하는 계층화된 스택을 포함하는
    장치.
  3. 제1항에 있어서,
    상기 3개 이상의 슬롯은 3개의 정의된 슬롯으로 구성되는
    장치.
  4. 제3항에 있어서,
    상기 플릿은 192개의 비트를 포함하는
    장치.
  5. 제4항에 있어서,
    상기 3개의 슬롯 중 제1의 슬롯은 72개의 비트를 포함하고, 상기 3개의 슬롯 중 제2의 슬롯은 70개의 비트를 포함하고, 제3의 슬롯은 18개의 비트를 포함하는
    장치.
  6. 제5항에 있어서,
    상기 제1의 슬롯과 상기 제2의 슬롯 각각은 50개 비트의 페이로드 필드를 포함하는
    장치.
  7. 제6항에 있어서,
    상기 플로팅 필드는 상기 제1의 슬롯 또는 상기 제2의 슬롯 중 어느 하나의 상기 페이로드 필드를 11개 비트만큼 확장하는
    장치.
  8. 제5항에 있어서,
    상기 제3의 슬롯은 수신확인(acknowledgement) 및 크레디트 리턴 중 하나 이상으로 인코딩되도록 구성되는
    장치.
  9. 제5항에 있어서,
    상기 플릿은 16개 비트의 순환 중복 검사(cyclic redundancy check; CRC) 필드를 더 포함하는
    장치.
  10. 제5항에 있어서,
    상기 플릿은 11개 비트의 트랜잭션 식별자(transaction identifier; TID) 필드를 더 포함하는
    장치.
  11. 제1항에 있어서,
    각각의 슬롯은 별개의 메시지의 헤더를 포함하는
    장치.
  12. 제11항에 있어서,
    각각의 메시지는 특정 가상 네트워크 내에서 각각의 트랜잭션과 관련되는
    장치.
  13. 제12항에 있어서,
    상기 플릿은 상기 특정 가상 네트워크를 식별하기 위한 가상 네트워크 식별자를 더 포함하는
    장치.
  14. 제12항에 있어서,
    상이한 가상 네트워크에서 트랜잭션과 관련된 메시지 헤더는 별개의 플릿에 포함되는
    장치.
  15. I/O 로직을 포함하는 장치로서,
    상기 I/O 로직은,
    플릿 - 상기 플릿은 상기 플릿에 포함될 3개 이상의 슬롯 및 상기 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함함 - 을 수신하고,
    하나 이상의 트랜잭션에 관련되는 하나 이상의 헤더를 식별하도록 각각의 슬롯을 프로세싱하는
    장치.
  16. 제15항에 있어서,
    상기 하나 이상의 헤더는 3개 이상의 헤더를 포함하는
    장치.
  17. 제16항에 있어서,
    상기 헤더의 각각은 상이한 각각의 트랜잭션과 관련된 각각의 메시지에 대응하는
    장치.
  18. 제17항에 있어서,
    상기 트랜잭션의 각각은 특정 가상 네트워크에 포함되는
    장치.
  19. 제15항에 있어서,
    상기 3개 이상의 슬롯은 3개의 정의된 슬롯으로 구성되는
    장치.
  20. 제19항에 있어서,
    상기 플릿은 192개의 비트를 포함하는
    장치.
  21. 제20항에 있어서,
    상기 3개의 슬롯 중 제1의 슬롯은 72개의 비트를 포함하고, 상기 3개의 슬롯 중 제2의 슬롯은 70개의 비트를 포함하고, 제3의 슬롯은 18개의 비트를 포함하는
    장치.
  22. 제21항에 있어서,
    상기 플로팅 필드는 상기 제1의 슬롯 또는 상기 제2의 슬롯 중 어느 하나의 상기 페이로드 필드를 확장하는
    장치.
  23. 제22항에 있어서,
    상기 I/O 로직은, 상기 플로팅 필드가 상기 제1의 슬롯과 상기 제2의 슬롯 중 어느 슬롯을 확장할지를 더 식별하는
    장치.
  24. 제21항에 있어서,
    상기 제3의 슬롯은 수신확인 및 크레디트 리턴 중 하나 이상으로 인코딩되도록 구성되는
    장치.
  25. 직렬 데이터 링크 상에서 디바이스로 전송될 트랜잭션 데이터를 식별하는 단계와,
    상기 트랜잭션 데이터로부터 하나 이상의 플릿 - 각각의 플릿은 3개 이상의 슬롯, 및 상기 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함함 - 을 생성하는 단계와,
    상기 직렬 데이터 링크를 통해 상기 디바이스로 상기 플릿을 전송하는 단계를 포함하는
    방법.
  26. 제25항에 있어서,
    상기 플릿은 192개의 비트를 포함하고, 상기 슬롯 중 제1의 슬롯은 72개의 비트를 포함하고, 상기 슬롯 중 제2의 슬롯은 70개의 비트를 포함하고, 상기 슬롯 중 제3의 슬롯은 18개의 비트를 포함하는
    방법.
  27. 제25항에 있어서,
    상기 플로팅 필드는 11개의 비트를 포함하는
    방법.
  28. 시스템으로서,
    제1의 디바이스와,
    직렬 데이터 링크를 사용하여 상기 제1의 디바이스에 통신적으로 커플링된 제2의 디바이스를 포함하되,
    상기 제2의 디바이스는,
    상기 직렬 데이터 링크 상에서 상기 제1의 디바이스로 전송될 트랜잭션 데이터를 식별하고,
    상기 트랜잭션 데이터로부터, 하나 이상의 플릿 - 각각의 플릿은 상기 플릿에 포함될 3개 이상의 슬롯, 및 상기 슬롯의 2개 이상 중 임의의 하나의 확장으로서 사용될 플로팅 필드를 포함함 - 을 생성하고,
    상기 직렬 데이터 링크를 통해 상기 제1의 디바이스로 상기 플릿을 전송하도록,
    적어도 하나의 프로세서에 의해 실행되는 링크층 모듈을 포함하는
    시스템.
  29. 제28항에 있어서,
    상기 제1의 디바이스는 마이크로프로세서를 포함하는
    시스템.
  30. 제29항에 있어서,
    상기 제2의 디바이스는 제2의 마이크로프로세서를 포함하는
    시스템.
  31. 제29항에 있어서,
    상기 제2의 디바이스는 그래픽 가속기를 포함하는
    시스템.
  32. 제28항에 있어서,
    상기 제1의 디바이스는,
    상기 직렬 데이터 링크를 통해 상기 플릿을 수신하고,
    하나 이상의 트랜잭션에 관련되는 하나 이상의 헤더를 식별하도록 각각의 슬롯을 프로세싱하는
    링크층 로직을 포함하는
    시스템.
  33. 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 포함하되,
    상기 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 상기 계층화된 프로토콜 스택은 상기 직렬의 상이한 링크를 통해 192개 비트의 플릿을 송신하도록 더 구성되는
    장치.
  34. 제33항에 있어서,
    상기 192개 비트의 플릿은 16개 비트의 CRC를 포함하는
    장치.
  35. 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 포함하되,
    상기 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 상기 계층화된 프로토콜 스택은 상기 직렬의 상이한 링크를 통해 플릿을 송신하도록 더 구성되고, 상기 플릿은 11개 비트의 트랜잭션 식별자 필드를 포함하는
    장치.
  36. 적어도 링크층과 물리층을 포함하는 계층화된 프로토콜 스택을 포함하되,
    상기 계층화된 프로토콜 스택은 직렬의 상이한 링크에 커플링되도록 구성되고, 상기 계층화된 프로토콜 스택은 복수의 슬롯을 포함하는 헤더 플릿을 조립하도록 더 구성되는
    장치.
  37. 제36항에 있어서,
    상기 복수의 페이로드 슬롯은 3개의 슬롯을 포함하는
    장치.
  38. 제36항 또는 제37항에 있어서,
    상기 3개의 슬롯 중 제1의 슬롯 제2의 슬롯은 사이즈가 동일하고 상기 3개의 슬롯 중 제3의 슬롯은 상기 제1의 슬롯보다 더 작은
    장치.
  39. 제36항 내지 제38항 중 어느 한 항에 있어서,
    특수 제어 플릿이 3개의 슬롯 모두를 소비할 수 있는
    장치.
  40. 제36항 내지 제39항 중 어느 한 항에 있어서,
    상기 플릿은 16개 비트의 CRC를 포함하는
    장치.
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