CN106681938B - 用于控制多时隙链路层微片中的消息收发的装置和系统 - Google Patents

用于控制多时隙链路层微片中的消息收发的装置和系统 Download PDF

Info

Publication number
CN106681938B
CN106681938B CN201710043551.XA CN201710043551A CN106681938B CN 106681938 B CN106681938 B CN 106681938B CN 201710043551 A CN201710043551 A CN 201710043551A CN 106681938 B CN106681938 B CN 106681938B
Authority
CN
China
Prior art keywords
link layer
flit
slot
slots
link
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710043551.XA
Other languages
English (en)
Other versions
CN106681938A (zh
Inventor
J·维利
R·G·布朗肯希普
J·C·斯旺森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106681938A publication Critical patent/CN106681938A/zh
Application granted granted Critical
Publication of CN106681938B publication Critical patent/CN106681938B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0808—Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/71—Version control; Configuration management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/77—Software metrics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/466—Transaction processing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/254—Distributed memory
    • G06F2212/2542—Non-uniform memory access [NUMA] architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G06F2212/622—State-only directory, i.e. not recording identity of sharing or owning nodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/73—Program documentation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4641—Virtual LANs, VLANs, e.g. virtual private networks [VPN]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

本发明涉及控制多时隙链路层微片中的消息收发。产生链路层控制消息，并将其包括在要在串行数据链路上发送给设备的微片中。在数据链路上发送的微片包括多个时隙。在一些方面，控制消息可以包括病毒警报消息、毒害警报消息、信用返回消息和确认。

Description

用于控制多时隙链路层微片中的消息收发的装置和系统
本申请是申请日为2013年3月15日申请号为第201380049212.2号发明名称为“控制多时隙链路层微片中的消息收发”的中国专利申请的分案申请。
领域
本公开内容通常涉及计算机开发的领域，且尤其涉及相互依赖的约束系统的协调的软件开发。
背景
半导体处理和逻辑设计的进步已经允许可以出现在集成电路设备上的逻辑的数量的增加。作为必然的结果，计算机系统配置已经从一个系统中的单个或多个集成电路进化成出现在单个集成电路上的多核、多硬件线程和多逻辑处理器，以及集成在这样的处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中枢等等。
作为在更小的封装中提供更多的处理能力的更大能力的结果，更小的计算设备已经普遍增加。智能电话、平板、超薄笔记本和其他用户设备已经指数性增长。然而，这些更小的设备依赖于服务器以便得到超过形状因子的数据存储和复杂处理。因此，高性能计算市场(即服务器空间)的需求也已经增加。举例来说，在现代服务器中，通常不仅存在具有多个核的单个处理器，而且也存在多个物理处理器(也称为多个插槽)以便增加计算能力。但是，随着处理能力随着计算系统中的设备的数量增长，在各插槽和其他设备之间的通信变得更加重要。
事实上，互连已经从主要处理电通信的较传统的多点式总线发展到促进快速通信的完全成熟的互连架构。不幸的是，由于对未来处理器以甚至更高速率消耗的需求，对现有的互连架构的能力提出了相应的需求。
附图简述
图1阐释根据一种实施例包括连接计算机系统中的I/O设备的串行点对点互连的系统的简化框图。
图2阐释根据一种实施例的分层协议栈的简化框图。
图3阐释串行点对点链路的实施例。
图4阐释潜在的高性能互连(HPI)系统配置的各实施例。
图5阐释与HPI相关联的分层协议栈的实施例。
图6阐释示例多时隙微片(flit)的表示。
图7阐释在示例八通道数据链路上发送的示例微片的表示。
图8阐释在示例八通道数据链路上发送的示例微片的表示。
图9阐释在示例二十通道数据链路上发送的示例微片的表示。
图10阐释示例病毒错误控制微片的表示。
图11阐释包括调试消息的示例多层微片的表示。
图12阐释示例毒害错误控制微片的表示。
图13阐释用于返回信用(credit)和确认的示例时隙消息的表示。
图14阐释在图13的示例时隙中使用的信用返回格式。
图15阐释示例计算系统的块的实施例。
在各图中，相同的标号和名称表示相同的元素。
详细描述
在下列描述中，陈述了众多特定的细节，例如特定类型的处理器和系统配置、特定的硬件结构、特定的架构和微架构细节、特定的寄存器配置、特定的指令类型、特定的系统组件、特定的处理器管线阶段、特定的互连层、特定的分组/事务配置、特定的事务名称、特定的协议切换、特定的链路宽度、特定的实现和操作等等的示例，以便提供对本发明的透彻理解。然而，本领域中的技术人员可以明显看出，实践本公开内容的主题并不必定需要使用这些特定的细节。在其他实例中，已经避免了对已知的组件或方法的十分详细的描述，例如计算机系统的特定的和备选的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、低级互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、利用代码的算法的特定表示、特定的断电和门控技术/逻辑和其他特定的操作细节，以免不必要地模糊本公开内容。
尽管可以在特定的集成电路中例如在计算平台或微处理器中参考节能、能量效率、处理效率等等描述下列实施例，但其他实施例适用于其他类型的集成电路和逻辑设备。在此描述的各实施例的类似的技术和教导可以应用到也可以受益于这样的特征的其他类型的电路或半导体设备。例如，所公开的实施例不限于服务器计算机系统、台式计算机系统、膝上型计算机、超极本TM，而是也可以用于其他设备，例如手持式设备、智能电话、平板、其他轻薄笔记本、片上系统(SOC)设备和嵌入式应用。手持式设备的一些示例包括蜂窝式电话、因特网协议设备、数码相机、个人数字助理(PDA)和手持式PC。在这里，可以应用用于高性能互连的类似技术以便在低功率互连中增加性能(或甚至节省功率)。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中枢、广域网(WAN)交换机或可以执行下面教导的功能和操作的任何其他系统。此外，在此描述的装置、方法和系统不限于物理计算设备，而是也可以涉及用于节能和效率的软件优化。在下面的描述中可以明显看出，在此描述的方法、装置和系统的各实施例(无论是否引用硬件、固件、软件或其组合)可以被认为是对与性能考虑平衡的“绿色技术”未来至关重要。
随着计算系统的进步，其中的组件变得更加复杂。在各组件之间耦合和通信的互连架构的复杂度也已经增加，以便确保满足最优组件操作的带宽需求。此外，不同的市场区隔需要互连架构的不同方面以便适应各自的市场。例如，服务器要求较高的性能，而移动生态系统有时可以牺牲总体性能以便节能。然而，对大多数组织结构的唯一目标是以最大的功率节省提供最高可能性能。进一步，各种不同的互连可以潜在地受益于在此讨论的本主题。举例来说，根据在此描述的一个或多个原理以及其他示例，可以潜在地改善外围组件互连(PCI)高速(PCIe)互连组织结构架构和QuickPath互连(QPI)组织结构架构以及其他示例。
图1阐释由互连一组组件的点对点链路组成的组织结构的一种实施例。系统100包括耦合到控制器中枢115的处理器105和系统存储器110。处理器105可以包括任何处理元件，例如微处理器、主处理器、嵌入式处理器、协处理器或其他处理器。处理器105通过前端总线(FSB)106耦合到控制器中枢115。在一种实施例中，FSB 106是如下面描述的串行点对点互连。在另一实施例中，链路106包括与不同的互连标准兼容的串行差分互连架构。
系统存储器110包括任何存储器设备，例如随机存取存储器(RAM)、非易失性(NV)存储器或可由系统100中的设备访问的其他存储器。系统存储器110通过存储器接口116耦合到控制器中枢115。存储器接口的示例包括双倍数据率(DDR)存储器接口、双通道道DDR存储器接口和动态RAM(DRAM)存储器接口。
在一种实施例中，控制器中枢115可以包括根中枢、根联合体或根控制器，例如在PCIe互连分层结构中。控制器中枢115的示例包括芯片组、存储器控制器中枢(MCH)、北桥、互连控制器中枢(ICH)、南桥和根控制器/中枢。通常，术语芯片组是指两个物理上分离的控制器中枢，例如耦合到互连控制器中枢(ICH)的存储器控制器中枢(MCH)。注意，当前的系统常常包括与处理器105集成的MCH，而控制器115以类似于下面描述的方式与I/O设备通信。在一些实施例中，通过根复合物115可选地支持对等路由。
在这里，控制器中枢115通过串行链路119耦合到交换机/桥120。输入/输出模块117和121也可以称为接口/端口117和121，可以包括/实现分层协议栈，以便在控制器中枢115和交换机120之间提供通信。在一种实施例中，多个设备能够耦合到交换机120。
交换机/桥120把分组/消息从上游的设备125路由(即在分层结构上朝向根复合物)到控制器中枢115和下游(即沿着分层结构下行离开根控制器)，从处理器105或系统存储器110到设备125。在一种实施例中，交换机120被称为多个虚拟PCI到PCI桥接设备的逻辑组合。设备125包括耦合到电子系统的任何内部或外部设备或组件，例如I/O设备、网络接口控制器(NIC)、内插卡、音频处理器、网络处理器、硬盘驱动、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪和其他输入/输出设备。通常，在PCIe术语中，例如，设备被称为端点。尽管不具体地示出，但设备125可以包括桥(例如，PCIe到PCI/PCI-X的桥)以便支持遗留或其他版本的设备或这样的设备所支持的互连组织结构。
图形加速器130也可以通过串行链路132耦合到控制器中枢115。在一种实施例中，图形加速器130耦合到MCH，MCH耦合到ICH。然后，交换机120耦合到ICH，并且以及相应地I/O设备125耦合到ICH。I/O模块131和118也实现在图形加速器130和控制器中枢115之间通信的分层协议栈和关联的逻辑。类似于上面讨论的MCH，图形控制器或图形加速器130本身可以集成在处理器105中。
转到图2，阐释分层协议栈的实施例。分层协议栈200可以包括任何形式的分层通信栈，例如QPI栈、PCIe栈、下一代高性能计算互连(HPI)栈或其他分层栈。在一种实施例中，协议栈200可以包括事务层205、链路层210和物理层220。诸如图1中的接口117、118、122、126和131之类的接口可以被表示为通信协议栈200。表示为通信协议栈也可以被称为实现/包括协议栈的模块或接口。
分组可以用来在各组件之间传输信息。可以在事务层205和数据链路层210中形成分组以便把信息从发送组件携带到接收组件。当所发送的分组流过其他层时，借助于用来处理那些层的分组的附加信息来扩展它们。在接收方，发生相反的过程，且将分组从分组的物理层220表示变换成数据链路层210表示，且最终(对于事务层分组)变换成可以由接收设备的事务层205处理的形式。
在一种实施例中，事务层205可以提供在设备的处理核和诸如数据链路层210和物理层220之类的互连架构之间的接口。在这点上，事务层205的主要责任可以包括分组(即，事务层分组或TLP)的组装和分解。转换层205也可以管理用于TLP的基于信用的流量控制。在一些实现中，可以利用拆分的事务，即，带有按时间拆分的请求和响应的事务，在目标设备收集用于响应的数据的同时允许链路携带其他通信量，以及其他示例。
基于信用的流量控制可以被用来利用互连组织结构实现虚拟信道和网络。在一个示例中，设备可以为事务层205中的接收缓冲器中的每一个广播初始量的信用。在该链路的相反端部的外部设备例如图1中的控制器中枢115可以计数每一TLP消费的信用的数量。如果事务不超过信用限制，则可以发送事务。在接收到响应时，恢复信用量。这样的信用方案的优点之一是，假定没有遭遇到信用限制则信用返回的延迟时间不影响性能，还有其他潜在的优点。
在一种实施例中，四个事务地址空间可以包括配置地址空间、存储器地址空间、输入/输出地址空间和消息地址空间。存储器空间事务包括读请求和写请求中的一个或多个，以便传输去往/来自存储器映射位置的数据。在一种实施例中，存储器空间事务能够使用两种不同的地址格式，例如，诸如32位地址之类的短地址格式，或诸如64位地址之类的长地址格式。配置空间事务可以被用来访问连接到该互连的各种设备的配置空间。配置空间的事务可以包括读请求和写请求。消息空间事务(或者，简单称为消息)也可以被定义为支持在互连代理之间的带内通信。因此，在一个示例实施例中，事务层205可以组装分组报头/有效载荷206。
链路层210，也被称为数据链路层210，可以充当在事务层205和物理层220之间的中间级。在一种实施例中，数据链路层210的责任是为在链路上两个组件之间交换事务层分组(TLP)提供可靠机制。数据链路层210的一侧接受由事务层205组装的TLP，应用分组序列标识符211，即标识号或分组号，计算和应用错误检测代码，即CRC 212，并把经修改的TLP提交给物理层，以便跨越物理传输到外部设备。
在一个示例中，物理层220包括逻辑子块221和电气子块222以便物理上把分组发送给外部设备。在这里，逻辑子块负责物理层221的“数字”功能。在这点上，逻辑子块可以包括发送部分以及接收器部分，发送部分准备传出信息以供由物理子块222传送，接收器部分在把所接收的信息传送给链路层210之前标识和准备所接收的信息。
物理块222包括发送器和接收器。发送器由逻辑子块221提供符号，发送器把符号串行化并将其发送给外部设备。向接收器提供来自外部设备的串行化符号，且接收器把所接收的信号变换成比特流。解串行化比特流并将其提供给逻辑子块221。在一个示例实施例中，采用了8b/10b传送码，其中发送/接收十比特符号。在这里，使用特殊符号以借助于帧223使分组成帧。另外，在一个示例中，接收器也提供从传入串行流恢复的符号时钟。
如上所述，尽管参考协议栈(例如PCIe协议栈)的特定实施例讨论了事务层205、链路层210和物理层220，但分层协议栈不限于此。事实上，可以包括/实现任何分层协议并采用在此讨论的特征。作为示例，被表示成分层协议的端口/接口可以包括：(1)组装分组的第一层，即事务层；序列化分组的第二层，即链路层；以及发送分组的第三层，即物理层。作为特定示例，利用了在此描述的高性能互连分层协议。
接下来参见图3，阐释了串行点对点组织结构的示例实施例。串行点对点链路可以包括用于发送串行数据的任何传输路径。在所示出的实施例，链路可以包括两个低电压差分驱动信号对：发送对306/311和接收对312/307。相应地，设备305包括把数据发送给设备310的发送逻辑306和从设备310接收数据的接收逻辑307。换句话说，在链路的一些实现中包括两个发送路径(即路径316和317)和两个接收路径(即路径318和319)。
传输路径是指用于发送数据的任何路径，例如传输线、铜缆、光缆、无线通信信道、红外通信链路或其他通信路径。诸如设备305和设备310之类的在两个设备之间连接被称为链路，例如链路315。链路可以支持一个通道，每一通道表示一组差分信号对(一对用于传送，一对用于接收)。为了扩展带宽，链路可以集合由xN表示的多个通道，其中N是任何所支持的链路宽度，例如1、2、4、8、12、16、32、64或更宽。
差分对可以是指发送差分信号的两个传输路径，例如线路316和317。作为示例，在线路316从低电压电平切换到高电压电平时，即上升沿，线路317从高逻辑电平驱动到低逻辑电平，即下降沿。差分信号潜在地展现出更好的电气特性，例如更好的信号完整性，即交叉耦合、电压过冲/下冲、振铃，以及其他示例优点。这允许更好计时窗口，而这又允许更快的传送频率。
在一种实施例中，提供了新的高性能互连(HPI)，HPI可以包括下一代缓存一致性的基于链路的互连。作为一个示例，HPI可以用于高性能计算平台，例如工作站或服务器，在各系统中包括其中通常使用PCle或另一互连协议来连接处理器、加速器、I/O设备等等。然而，HPI不限于此。相反，HPI可以用于在此描述的任何系统或平台。此外，所开发的各种创意可以应用到其他互连和平台，例如PCIe、MIPI、QPI等等。
为了支持多个设备，在一个示例实现中，HPI可以包括不确定的指令集架构(ISA)(即可以在多个不同的设备中实现HPI)。在另一场景中，HPI也可以用于连接高性能I/O设备，而不只是处理器或加速器。例如，高性能PCIe设备可以通过适当的变换桥(即HPI到PCIe)耦合到HPI。此外，HPI链路可以由诸如处理器之类的多种基于HPI的设备以各种方式(例如星型、环型、网格等等)使用。图4阐释多个潜在多插槽配置的示例实现。如所叙述的，双插槽配置405可以包括两个HPI链路；然而，在其他实现中，可以利用一个HPI链路。对于更大的拓扑，只要标识符(ID)可分配且存在某种形式的虚拟路径以及其他附加的或备选的特征，就可以利用任何配置。正如所示出的，在一个示例中，四插槽配置410具有从每一处理器到另一处理器的HPI链路。但在如配置415中所示出的八插槽实现中，并非每一插槽通过HPI链路直接相互连接。然而，如果在各处理器之间存在虚拟路径或信道，则支持该配置。所支持处理器的范围包括本机域中2-32个。通过使用多个域或在节点控制器之间的其他互连以及其他示例，可以实现更大数量的处理器。
HPI架构包括分层协议架构的定义，在一些示例中包括，协议层(一致性、非一致性和可选地其他基于存储器的协议)，路由层、链路层和包括关联I/O逻辑的物理层。此外，HPI还可以包括与功率管理器相关的(例如功率控制单元(PCU))、用于测试和调试(DFT)的设计、故障处理、寄存器、安全以及其他示例的增强功能。图5阐释示例HPI分层协议栈的实施例。在一些实现中，图5中所阐释的各层中的至少一些可以是可选的。每一层处理其自己级别的粒度或量子的信息(协议层505a、b处理分组530，链路层510a、b处理微片535，且物理层505a、b处理物理片(phit)540)。注意，在一些实施例中，基于该实现，分组可以包括微片的部分、单个微片或多个微片。
作为第一示例，物理片540的宽度包括链路宽度到比特的1对1映射(例如20位链路宽度包括20比特的物理片等等)。微片可以具有更大的尺寸，例如184、192或200比特，注意，如果物理片540是20比特宽，且微片535的大小是184比特，那么，采用物理片540的分数来发送一个微片535(例如用9.2个20比特的物理片发送184位微片535，或9.6个20比特的的物理片发送192位微片，以及其他示例)，注意，在物理层，基本链路的宽度可以改变。例如，每个方向的通道数量可以包括2、4、6、8、10、12、14、16、18、20、22等等。在一种实施例中，链路层510a、b能够在单个微片中嵌入多片的不同事务，且一个或多个报头(例如1、2、3、4)可以被嵌入在该微片内。在一个示例中，HPI把报头分割成相应的时隙以便允许微片中的多个消息去往不同的节点。
在一种实施例中，物理层505a、b可以负责在物理介质(电或光等等)上快速传输信息。物理链路可以是在诸如层505a和505b之类的两个链路层实体之间的点对点链路。链路层510a、b可以从上层抽象出物理层505a、b并提供在两个直接连接的实体之间可靠传输数据(以及请求)并管理流量控制的能力。链路层也可以负责把物理信道虚拟化成多个虚拟信道和消息类。在把协议消息提交给物理层505a、b以便跨越物理链路传输之前，协议层520a、b依赖于链路层510a、b来把协议消息映射成适当的消息类和虚拟信道。链路层510a、b可以支持多个消息，例如请求、监听、响应、写回、非一致性数据，以及其他示例。
可以在电气层(即连接两个组件的电导体)上面和在链路层510a、b下面实现HPI的物理层505a、b(或PHY)，正如图5中所阐释的。物理层和相应逻辑可以驻留在每一代理上，且连接相互分离的两个代理(A和B)上的链路层(例如链路的任一侧上的设备)。本地和远程电气层由物理介质(例如线路、导体、光缆等等)连接。在一种实施例中，物理层505a、b具有两个主要阶段，即初始化和工作。在初始化期间，连接对链路层不透明，且信令可以涉及定时状态和握手事件的组合。在工作期间，连接对链路层透明，且信令处于一种速度，且所有通道与单个链路一起工作。在工作阶段期间，物理层把微片从代理A传输到代理B且从代理B传输到代理A。连接也被称为链路，且在与链路层交换微片和当前配置的控制/状态(例如宽度)的同时从链路层抽象一些物理方面，包括介质、宽度和速度。初始化阶段包括次要阶段，例如轮询、配置。工作阶段也包括次要阶段(例如链路功率管理状态)。
在一种实施例中，链路层510a、b可以被实现为在两种协议或路由实体之间提供可靠数据传输。链路层可以从协议层520a、b抽象物理层505a、b，且可以负责在两个协议代理(A、B)之间的流量控制，并向协议层(消息类)和路由层(虚拟网络)提供虚拟信道服务。在协议层520a、b和链路层510a、b之间接口通常可以处于分组级。在一种实施例中，链路层的最小传输单元被称为微片(flit)，微片特定数量的比特，例如192比特或某种其他数量。链路层510a、b依赖于物理层505a、b来把物理层505a、b的传输单元(物理片)分帧成链路层510a、b的传输单元(微片)。另外，链路层510a、b可以逻辑上分成两个部分，即发送器和接收器。一个实体上的发送器/接收器对可以连接到另一实体上的接收器/发送器对。通常在微片和分组的基础上执行流量控制。也可能基于微片级执行错误检测和修正。
在一种实施例中，路由层515a、b可以提供把HPI事务从源路由到目的地的灵活的和分布式的方法。该方案是灵活的，这是由于可以通过每一路由器处的可编程路由表指定用于多种拓扑的路由算法(在一种实施例中，由固件、软件或其组合执行编程)。路由功能可以是分布式的；可以通过一系列路由步骤完成路由，通过源路由器、中间路由器或目的地路由器处的查表定义每一路由步骤。在源处的查找可以用来把HPI分组注入到HPI组织结构。中间路由器处的查找可以用来把HPI分组从输入端口路由到输出端口。在目的地端口处的查找可以用来把目的地HPI协议代理确定为目标。注意，在一些实现中，由于路由表，路由层可以是瘦的，且因此路由算法没有由规范具体定义。这允许灵活性和各种使用模型，包括由系统实现定义的灵活平台架构拓扑。路由层515a、b依赖于链路层510a、b提供对高达三个(或更多)虚拟网络(VN)的使用——在一个示例中，两个免死锁VN即带有每一虚拟网络中定义的若干消息类的VN0和VN1。可以在链路层中定义共享的自适应虚拟网络(VNA)，但是在路由概念可以不直接暴露这种自适应网络，这是由于每一消息类和虚拟网络可以具有专用的资源和有保证的转发进度，以及其他特征和示例。
在一种实施例中，HPI可以包括一致性协议层520a、b，一致性协议层520a、b是缓存来自存储器的数据行的支持代理。希望缓存存储器数据的代理可以使用一致性协议来读取数据行以便加载到其缓存中。希望修改其缓存中的数据行的代理可以使用一致性协议来在修改数据之前获取该行的所有权。在修改一行之后，代理可以遵循将其保存在其缓存中直到它把该行写回到存储器或将该行包括在对外部请求的响应中的协议要求。最后，代理可以履行验证其缓存中的行的外部请求。该协议通过指定所有缓存代理可以遵循的规则来确保数据的一致性。它也提供供不带有缓存的代理一致性地读取和写入存储器数据的手段。
可以强加两个条件以便支持利用HPI一致性协议的事务。首先，作为示例，按照逐个地址的方式，协议可以维持在代理的缓存中的哪些数据当中以及在那些数据和存储器中的数据之间的数据一致性。通俗地说，数据一致性可以是指表示数据的多个最新值的代理的缓存中的每一有效数据行，且一致性协议分组中所发送的数据可以表示在发送数据时该数据的最新值。当缓存中不存在数据的有效副本或者没有传送数据的有效副本时，该协议可以确保数据的最新值驻留在存储器中。第二，该协议可以为请求提供良好界定的提交点。读取的提交点可以指示数据何时可用；并且，对于写入，它们可以指示所写入的数据何时全面可见且将由随后的读取载入。该协议可以支持用于一致性存储器空间中的可缓存和不可缓存(UC)请求两者的这些提交点。
HPI一致性协议也可以确保由代理对一致性的存储器空间中的地址作出的一致性请求的转发进度。无疑，各事务最终可以得到满足且引退到适当的系统操作。在一些实施例中，HPI一致性协议可以对用于解决资源分配冲突的重试没有概念。因而，协议本身可以被定义为不包含循环资源依赖性，且各实现可以在它们的设计中小心避免引入可能引起死锁的依赖性。另外，该协议可以指示各设计可以在何处提供对协议资源公平访问。
逻辑上，在一种实施例中，HPI一致性协议可以包括三项：一致性(或缓存)代理、本地代理和连接各代理的HPI互连组织结构，一致性代理和本地代理可以一起工作以便通过在该互连上交换消息来实现数据一致性。链路层510a、b及其相关描述可以提供互连组织结构的细节，包括它如何遵守在此讨论的一致性协议的要求。(应注意，分成一致性代理和本地代理是为了清晰起见。设计可以在插槽内包含两种类型的多个代理，或者甚至把代理行为组合成单个设计单元，以及其他示例。)
在一些实现中，HPI可以利用嵌入式时钟。时钟信号可以被嵌入在使用该互连发送的数据中。借助于嵌入在数据中的时钟信号，可以省略不同的和专用的时钟通道。这是有用的，例如，由于它可以允许更多设备的针脚专用于数据传输，在其中用于针脚的空间非常稀缺的系统中尤其如此。
链路层可以保证在两种协议或路由实体之间的可靠数据传输。链路层可以从协议层抽象物理层，处理在两个协议代理之间的流量控制，并向协议层(消息类)和路由层(虚拟网络)提供虚拟信道服务。
在一些实现中，链路层可以处理率固定量子的信息，称为微片。在一个示例中，微片可以被定义为192比特长。然而，在不同的变种中可以利用任何范围的比特，例如81-256(或更多)。大的微片大小例如192比特可以包括格式、循环冗余码校验(CRC)和其他改变。例如，更大的微片大小也可以准许扩大CRC字段(例如，扩大到16比特)以便处理更大的微片有效载荷。物理片的数量或传输单个微片的单元间隔(UI)(例如，用来传输单个比特或物理片等等的时间)可以随链路宽度改变。举例来说，20通道或比特链路宽度可以在9.6个UI中传输单个192比特微片，而8通道链路宽度在24个UI中传输相同的微片，以及其他可能的示例。链路层信用和协议分组化也可以基于微片。
图6阐释用于8通道链路宽度的通用化微片的表示600。表示600的每一列可以表示链路通道且每一行表示各自的UI。在一些实现中，单个微片可以被细分成两个或更多个时隙。不同的消息或链路层报头可以被包括在每一时隙中，允许多个不同的且在一些情况中是独立的消息对应于要在单个微片中发送更大潜在不同的事务。进一步，单个微片的时隙中所包括的多个消息也可以去往不同的目的地节点，以及其他示例。举例来说，图6的示例阐释具有三个时隙的微片格式。阴影部分可以表示各自的时隙中所包括的微片的部分。
在图6的示例中，通常可以为微片提供“Hdr”字段，且“Hdr”字段表示该微片的报头指示。在一些实例中，Hdr字段可以指示微片是报头微片还是数据微片。在数据微片中微片可以仍然保持时隙化，但是省略使用某些字段或使用有效载荷数据代替了某些字段。在一些情况中，数据字段可以包括操作码和有效载荷数据。在报头微片的情况中，可以提供各种报头字段。在图6的示例中，可以为每一时隙提供“Oc”字段，该Oc字段表示操作码。类似地，一个或多个时隙可以具有相应的“msg”字段，其表示时隙中包括的相应分组的消息类型，假定时隙被设计为处理这样的分组类型，等等。“DNID”字段可以表示目的地节点ID，“TID”字段可以表示事务ID，“RHTID”字段可以表示请求者节点ID或本地跟踪器ID，以及其他可能的字段。进一步，一个或多个时隙可以配备有有效载荷字段。另外，CRC字段可以被包括在微片内，以便为该微片提供CRC值，以及其他示例。
在一些实现中，链路宽度可以在链路寿命期间改变。举例来说，物理层可以在链路宽度状态之间转变，例如转变到不同的或部分的通道宽度和完全的或原始的通道宽度，以及从完全的或原始的通道宽度好不同的或部分的通道宽度转变。例如，在一些实现中，链路可以被初始化为在20通道上传输数据。后来，链路可以转变到其中仅主动使用8通道的部分宽度发送状态，以及多种可能的示例。例如，结合由一个或多个功率控制单元(PCU)管理的功率管理任务使用这样的通道宽度转变，以及其他示例。
如上所述，链路宽度可以影响微片吞吐率。图7是在8通道链路上发送的示例192比特微片的表示，得到24UI的微片吞吐量。进一步，如图7中的示例所示出，在一些实例中，可以乱序发送各微片的比特，例如，以便在该传输的早期发送更多时敏字段(例如，微片类型字段(例如，数据微片或报头微片)、操作码等等)，保持或促进具体的错误检测或微片中实现其他功能，以及其他示例。举例来说，在图7的示例中，在传输的第一UI(即，UI0)期间在通道L7到L0上并行发送比特191、167、143、119、95、71、47和23，而在微片传输的第24个(或最后)UI(即，UI23)期间发送比特168、144、120、96、72、48、24和0。应明白，在其他实现和示例中可以利用其他排序方案、微片长度、通道宽度等等。
在一些实例中，微片的长度可以是活动通道的数量的倍数。在这样的实例中，可以在所有活动通道上均匀地发送微片，且微片的传输可以在清晰(即，非重叠)边界处几乎同时地结束。例如，如图8的表示中所示出，微片的比特可以被认为以相继的4比特编组或半字节发送。在这一示例中，在8通道链路上传输192比特微片。由于192是8的倍数，可以在24个UI中在8通道链路上干净利索地传输整个微片。在其他实例中，微片宽度可以不是活动通道的数量的倍数。举例来说，图9示出在20通道上传输的示例192比特的另一表示。由于192是不能被20整除，完整微片的传输将要求非整数数量的间隔(例如，9.6个UI)。在这样的情况中，不是浪费在传输的第10个UI期间未利用的“额外”通道，而是可以与前面微片的最后比特一起传输第二重叠微片。微片的这样的重叠或混合可以得到参差不齐的微片边界，且在一些实现中无序发送微片比特。用于传输的模式可以被配置为允许在微片中较早传输较为时敏的微片字段，保留错误检测和修正，以及其他考虑。可以在物理层和链路层中的一个或两个中提供根据这样的模式传输微片比特并基于当前链路宽度在各模式之间动态地改变的逻辑。进一步，可以提供从这样的经混合或排序的比特流重新排序和重构微片的逻辑，以及其他示例。
在一些实现中，微片可以被表征为报头微片(例如，承载分组报头数据)或数据微片(例如，承载分组有效载荷数据)。返回到图6，可以定义包括三(3)个不同时隙(例如，0、1和2)的微片格式，允许在单个微片传输最多三个报头(例如，每一时隙中一个报头)。相应地，每一时隙可以具有控制字段和有效载荷字段两者。除此之外，可以为每一报头(和时隙)定义有效载荷字段。进一步，可以定义浮置有效载荷字段，基于各时隙中的报头类型，该浮置有效载荷字段可以灵活地用作这些时隙中的两个或更多个(例如由时隙0或时隙1)的额外有效载荷长度。
在一种实施例中，例如结合图6阐释的实施例，例如，两个时隙即时隙0和1可以被定义为具有同等大小的有效载荷字段，而时隙2具有小得多的有效载荷字段，以供由没有使用这样的较大有效载荷字段的报头的特定子集使用。进一步，在一个示例中，时隙1和2控制字段可以不携带完整的消息类编码(不同于时隙0)，且时隙2可以不携带完整的操作码编码，以及其他可能的实现。
如上所述，在一些实现中，时隙1和2可以不携带完整的消息类编码，这是因为，由于时隙划分(slotting)限制，并非利用了所有比特。时隙1可以携带消息类比特0。在这里，允许请求(REQ)和监听(SNP)分组。在这种实现中，REQ和SNP消息类编码由比特0区分。结果，如果设计者想要在部分消息类字段中允许不同的消息类，他们可以选择不同的比特位置(即区分两种不同类型的消息的高比特)或把不同的消息类型指派给低阶比特。然而，在这里暗示高两个比特为0，且低比特区分REQ和SNP。在这一示例中，时隙2不携带消息类比特，这是由于仅允许响应(RSP)(编码2)分组进入。因此，时隙2的消息类编码是RSP-2。时隙2也可以携带部分的操作码。如上所述，可以假设一个或多个操作码比特是0。结果，可以利用定义可以利用的消息和操作码的子集的部分消息类字段和部分操作码字段。注意，可以定义多组操作码和消息类。在这里，如果使用了消息类的低阶比特，那么消息类型的子集(即MSG类型1/MSG类型2)可用。然而，如果使用了2比特，那么，提供更大的子集(例如消息类型1/消息类型2/消息类型3/消息类型4)，以及其他示例。
消息类编码可以对应于微片中包括(或利用)一个或多个被定义时隙的具体报头类型。举例来说，报头可以具有多种大小。在一个示例中，基于报头类型，三个时隙的微片可以被定义为潜在支持四种尺寸的报头。表1包括可能的报头格式和关联的大小的示例性列表：
表1
Figure GDA0002364981240000141
小(或单)时隙报头可以用于小到足以适应时隙2的那些消息以及没有强制它们进入时隙0的协议顺序要求的那些消息。如果该时隙划分限制调用小时隙报头，则小时隙报头也可以被放置在时隙0中。单时隙报头可以用于带有可以置于时隙0或时隙1中的有效载荷的那些消息。一些单时隙报头也可以利用浮动有效载荷字段。举例来说，在一种实施例中，在其中存在仅一个HTID或浮置字段的示例中，在相同微片的时隙0和时隙1两者中可以不发送标准地址监听(SA-S)报头。基于协议排序要求，某些单时隙报头可以使用时隙0。双时隙报头可以用于除了浮置有效载荷字段之外还使用时隙0和时隙1有效载荷字段两者的足够大的那些消息，以及其他示例。
Slot NULL(时隙-空)操作码可以包括专用操作码，在一个示例中，该专用操作码可以用于时隙0或时隙1。作为示例，对于时隙0，在链路层没有要在时隙0中发送的报头但确实具有要在时隙1或2中发送的报头时，可以使用Slot_NULL。在Slot_NULL用于时隙0时，认为保留(RSVD)时隙0有效载荷，以及其他示例。在一些实现中，Slot_NULL可能在两种条件下可用于时隙1。第一条件是在时隙0编码双时隙或专用控制报头且因而使用时隙1有效载荷的时候。在这样的实例中，时隙1操作码可以被设置为Slot_NULL。第二条件是在链路层在时隙1中没有东西要发送但确实具有用于时隙0的有效单时隙报头或用于时隙2的小时隙报头的时候。在这一条件下，时隙1操作码可以被设置为Slot_NULL，可以认为时隙1有效载荷被保留，以及其他可能的示例。
在一些实现中，小时隙2可以包括减少数量的操作码比特。当链路层在时隙2中没有东西要发送时，它可以通过编码诸如链路层信用操作码之类的特定的操作码并把时隙2有效载荷字段设置为全零来发送“隐含空(NULL)”。这一时隙2编码的接收器可以将它处理为链路层信用消息(除了在专用控制微片的情况之外)，但是全零编码将不影响信用和确认状态。在专用控制微片的情况中，因为它们可以使用整个微片，时隙2有效载荷可以被认为是RS VD，且将忽略隐含空(NULL)。当链路层在三个时隙和CRD/ACK字段中没有东西要发送时，链路层可以发送专用控制空消息，以及其他示例。
可以为微片的已定义时隙中的一个或多个定义时隙划分限制。在一种实施例中，双时隙报头可以仅使得它们的消息类和操作码被放置在时隙0中。在时隙0包含双时隙报头时，时隙1可以编码Slot_NULL操作码，这是由于时隙1有效载荷字段将由时隙0报头使用。在时隙0包含Slot_NULL、单时隙或小时隙报头时，时隙1和2两者都可以编码非空报头。在一这具体示例中(例如，图6中阐释)，时隙2中仅允许小时隙报头。当时隙0和时隙1两者都包含单时隙报头时，其中一个可以属于使用浮置有效载荷字段的类型。如果时隙0和时隙1都不包含使用浮动有效载荷字段的报头类型，则可以认为该字段是RSVD。
另外，在一些实现中，链路层可以利用多种不同类型的虚拟网络或虚拟信道信用。在一个示例中，可以支持汇聚式虚拟网络自适应(VNA)信用且可以提供VNA字段。在一个示例实现中，在VNA字段指示非VN微片(例如，利用不同的信用池的微片)时，可以将报头指派为放置在时隙0中。进一步，在这种情况中，时隙2操作码可以包括时隙2信用。进一步，当时隙0编码专用控制报头时，时隙1和时隙2控制字段两者可以被设定为固定值，且在这些时隙中不可以放置报头，以及其他可能的实现。
如上所述，在报头微片中，可以提供各种不同的字段以便合并在相应的微片时隙中，如图6中的具体示例中所阐释的。注意，也可以合并作为示例阐释、描述和提供字段附加的或替换的字段。在一些实现中，实际上，所描述的字段中的一些可以是可选的，且可以忽略，以及其他示例。
在一个示例中，可以提供消息类(MC)字段以及其他字段。在一些示例中，协议层可以使用消息类字段来定义也充当主要操作码字段的协议类。链路层可以把消息类字段用作虚拟信道(VC)定义的一部分。由于要编码的操作码的数量，一些协议类/VC可以使用多个消息类编码，以及其他示例。举例来说，可以支持请求(REQ)、监听(SNP)、响应(RSP)、写回、非一致性旁路和非一致性标准类型。如果每一类型编码十六种操作，那么可以存在96种操作的操作码空间。并且，如果为每一类型定义另一模式比特或其他操作码空间，那么可以提供另外的96种操作；等等。
在一个示例中，可以另外提供操作码字段。协议层可以联合消息类使用操作码以便形成完整操作码(即定义消息类类型和其中的操作)。作为示例，带有REQ消息类型的相同操作码可以定义第一请求操作，而带有SNP消息类的相同操作码可以定义第二种不同SNP操作，以及其他示例。在本地代理和缓存代理共享相同的NodelD时，链路层可以使用操作码来区分分组的本地代理目标或缓存代理目标。另外，链路层也可以使用操作码以判断分组大小，以及其他可能的用途。
如上所述，微片报头还可以包括虚拟网络自适应(VNA)字段。在一个示例中，当VNA字段被设置为第一值时，该字段可以指示微片正在使用VNA信用。在被设置为第二值时，微片正在使用VN0或VN1信用，以及其他可能的实现。在一种实施例中，值可以指示微片是单时隙微片且时隙1和2码可以被定义为空。
也可以提供虚拟网络(VN)字段，且其指示，对于微片，微片中的(多个)报头是否正在利用具体的虚拟网络，例如虚拟网络VN0或VN1。这可以用于信用目的并指示如果使用VNA则消息应流出到哪些虚拟网络。如果为整个微片提供一个VN比特，则包含多个报头的任何VNA微片可以确保它们全部流出到VN0或它们全部流出到VN1。替代地，可以提供多个VN比特。对于非VNA微片，仅可以允许时隙0具有非控制操作码，因此VN可以指示该报头的网络。
在一些实现中，微片中的时隙可以用于小有效载荷消息，例如信用返回、ACK、NAK以及其他。在一个示例中，可以提供可以被编码为用于信用返回的信道字段。这种编码与虚拟网络字段组合，可以提供信用返回映射到其的虚拟信道，其中消息类具有多个编码，它们可以全部映射到用于信用的单个信道值。当信用返回类型是VNA时，可以忽略该信道值。RSVD编码的使用可以被接收组件看作是错误。表2包括可以编码的不同的信道选项的示例。注意，可以利用各比特的任何组合(或表示十六进制值的比特)。作为示例，低阶的3个比特可以用于编码。
表2
信道
REQ：请求
SNP：监听
RSP：响应
RSVD：保留
WB：写回
NCB：非一致性旁路
NCS：非一致性标准
也可以作为报头字段提供确认或ACK字段以便包括在微片时隙中。ACK字段可以由链路层用来从接收器向发送器传输微片的无错误接收。具有第一值的ACK指示已经接收多个微片例如4、8或12而没有错误。在发送器接收到ACK时，它可以从链路层重试队列释放相应的微片。Ack和Ack字段可以用于信用返回控制微片(例如，LLCRD)，且通过创建完整的确认返回值(确认第一部分，ACK，确认第二部分)判断返回的确认的总数，以及其他示例。
如上所述，在一些实现中也可以提供报头指示位(Hdr)且可以用于一种或多种目的，举例来说，Hdr分组可以标识分组是报头微片还是数据微片，可以指示微片是新分组的开始，并且指示交替链路层控制微片的开始。可以为所有分组的第一微片设置Hdr。
如上所述，在一些实现中，可以提供诸如链路层控制微片之类的专用微片类型。这样的控制微片可以仍然利用为时隙定义的已定义多时隙格式，同时利用对应于使用这样的控制微片来促进的控制和错误管理功能的专用报头类型。例如，可以提供使用整个微片且用于在所连接的链路层之间通信的专用报头类型。
在一种实现中，专用控制消息可以被放置在用于链路层控制消息收发的单个消息类加上操作码编码下。这种操作码可以被称为“LLCTRL”，且所有控制消息类型可以落在这种操作码的子类型中。这可以，在一些实现中，允许减少多时隙微片格式中所包括的消息类比特的数量(例如，从四个消息类比特减少到三个，等等)。在一些实现中，也可以提供另一形式的链路层控制微片，以便处理控制消息的子集。举例来说，可以为确认和信用返回定义LLCRD操作码，以及其他示例。在LLCTRL操作码的情况中，多时隙微片，不是准许使用多个时隙中的每一个，而是可以使得整个微片有效载荷专用于控制消息且准许用于链路到链路的通信的专用编码。
可以定义各种控制微片(例如，在LLCTRL下)。在一个示例中，HPI互连的一些实现可以包括传送协议级消息中的病毒状态和数据微片中的毒害状态。在一种实施例中，可以移动HPI协议级消息和毒害状态以便控制微片。由于不经常使用这些比特(例如，仅在错误的情况下使用)，从协议级消息移除它们可能增加微片利用率。使用控制微片注入它们仍然可以允许遏制错误。
在难以在无需立即关闭系统或不会遭受数据破坏的前提下避免错误传播的场合，病毒警报可以包括由致命错误引起的错误遏制机制。病毒警报可以解决涉及致命错误的错误传播问题，允许优雅地关闭已感染的系统，并且在该过程中清理系统接口和其他跨越系统分区共享的资源。
可以根据HPI接口是运行的且可以用来递送错误指示的假设实现病毒警报。在HPI中，可以使用专用病毒错误控制微片发出病毒警报。在代理变得带病毒时，它将抢占输出的微片并向远程代理发送病毒微片。检测到致命错误或接收到指示病毒条件的分组的每一协议代理可以转换成病毒条件。一旦设定了病毒条件，该条件可以持续，直到复位了该代理(系统复位)或使用某种其他平台专用机制用来清除病毒条件。一旦代理变得带病毒，那么，假设来自该代理的所有未来分组受到危害，直到平台可以确定该错误的严重性。该平台可以负责控制系统，以使得屏蔽病毒传播或清除病毒状态不会危害错误遏制。举例来说，I/O代理实体可以在它们已经变得带病毒之后停止把任何数据提交给永久存储或I/O设备。另外，处于病毒状态的(多个)代理可以产生允许错误处理软件优雅地关闭系统分区的新请求。由系统用于优雅关闭的机制可以是平台实现特异的，且在本说明书的范围之外。
病毒警报机制可以是逐个分区的全局状态，且在包括热复位和冷复位的所有复位事件时可以清除掉。在病毒警报下，借助于发送病毒错误控制微片，抢占其他输出的微片。图10阐释8通道链路上的专用病毒错误控制微片1005的示例的表示。如这一具体示例中所示出的，维护微片的通用多时隙格式。然而，在这一示例中，时隙0的消息报头字段被用来传输病毒条件。剩余的时隙可以是Slot_NULL以及有效载荷(例如，被解释成是RSVD)。
在一些实现中，链路层逻辑可以被配置为限制病毒错误控制微片被包括在链路层重试队列中以及进入链路层重试队列。实际上，可以与其他微片不同地标识并处理专用控制微片，以使得该微片取得优先级。进一步，可以简化专用微片的结构，如图10的示例，以便使得控制微片的处理更加高效。作为示例，为了确保在病毒错误微片上的错误的事件中不失去病毒状态，例如，也可以在LLCTRL-RETRY.Ack消息中携带病毒状态，以及其他特征和示例。
在一种实施例中，链路层可以另外定义三种专用的调试消息类型。可以为将来的通用调试分组类型扩展保留第二数量的标准调试消息类型。调试消息类型的支持可以对实现或设备来说是特异的。在一个示例中，在设置了允许调试控制字段时，可以通过链路层发送LLCTRL-DEBUG微片。在没有设置这一比特时，可以不在链路上发送LLCTRL-DEBUG微片。调试分组对暴露通过HPI连接的设备的内部状态来说很重要，否则这些设备的内部状态不可访问。调试分组的内容也可以对实现来说是特异的。内容可以包括像分支信息(源IP和目标IP)、时间戳、内部事件触发器的指示等等的事物。所暴露的数据可以例如用于诸如逻辑分析器之类的监视设备，以供后处理和故障分析。图11中阐释了调试消息类型的示例微片编码。
HPI可以进一步支持包括使用专用微片的毒害错误的通信。举例来说，专用毒害错误控制微片，例如图12的示例中所阐释的那个(例如，1205)，可以被用来把毒害注射到数据分组的数据有效载荷，并指示已经确定先前所发送的数据受到毁坏，或者具有错误。在一些实例中，毒害错误控制微片可以应用到相同链路上的紧接在前的微片。专用毒害错误控制微片可以是可重试的，以便保证在链路错误的事件中不丢失毒害信息。当数据受到毒害时，如果需要毒害前32个字节，则链路层控制毒害错误微片插入在分组的第一数据微片和第二数据微片之间。如果需要毒害第二组32个字节，则毒害错误微片插入在第二数据微片和第三数据微片，等等。
在图12的具体示例中，毒害错误微片1205可以在时隙0的操作码中编码毒害条件，且用Slot_NULL编码剩余的时隙(和相应的字段)。进一步，作为病毒错误控制微片的示例，有效载荷字段可以置零或空，且被认为是RSVD字段。
小时隙字段可以用于一些链路层控制消息。举例来说，信用(CRD)和确认(ACK)比特可以被包括在微片的小时隙中，以便允许返回信用的预先映射的数量的(例如8个)或ACK的数量(例如8个)，以及多种其他示例。在一些实现中，可以完全地编码信用和确认字段，以便指派信用或确认的任何数量。作为示例，在时隙被编码为指示它包括链路层信用(LLCRD)消息时，在完全编码的信用字段中，各比特可以被用作信用[n]和确认[n]。在一些实例中，通过允许任何微片使用总共仅2个比特返回信用的数量和确认的数量，但也允许它们的定义与使用完全编码的LLCRD返回时保持一致，完全编码信用返回字段可以潜在地提高效率。
在一个示例中，对于流量控制，信用/确认信息可以作为非LLCTRL消息的一部分流动。举例来说，在一种实现中，HPI可以使得每一报头微片包括充当用于成批信用返回或成批确认的机制的单个比特字段。举例来说，把这样的字段设置为“1”可以指示8个VNA信用(在CRD字段的情况下)或8个ACK(在ACK字段的情况下)的退还。这可以允许在正在发送的任何报头微片进行信用退还(在一些实现中，具有LLCTRL消息的例外情况)。
另一方面，为了解决信用/确认返回增量不同于某种成批的或预先定义的量(例如，8)，并且为了处理通过有限一组的返回增量引入的低效率，可以提供LLCRD操作码。LLCRD操作码可以利用和编码报头微片中的最小时隙(例如，时隙2)来以一种或多种格式传输信用和ACK返回。举例来说，在一个示例中，可以提供第一格式，通过专用于VN0/1信用返回的比特(例如，3个比特)，专用于ACK返回的其他比特(例如，7个比特)，并把报头微片的“ACK”比特用作确认[2]以便构建例如8比特字段，该第一个格式允许用于单个消息类的返回任何量(例如，从0到7)的VN0或VNl信用以及任何量的ACK(例如，从0到255)。可以提供第二格式，通过用于VNA返回的专用比特(例如，7个比特)，并把报头微片的“CRD”比特用作信用[2]以便构建例如8比特字段，该第二格式允许返回任何量(例如，从0到255)的VNA信用和任何量的ACK(例如，从0到255)。同样地，可以为ACK返回提供专用比特(例如，7个比特)，且可以利用报头微片的“ACK”比特来构建例如8比特字段。这些大的完全编码的字段可以允许发送器退还单个消息中已经累积(例如，缓冲)的所有信用或确认。在一些实现中，这可以把所累积的信用计数逻辑简化成简单的“清除”，而不是累加器上的递减器。
在图13中所阐释的一个具体示例中，可以利用具有诸如在图6的示例中定义的格式的微片来支持LLCRD消息。举例来说，在这种具体的示例中，LLCRD消息可以在带有预先指定的操作码的时隙2中用来返回VN0、VN1和VNA信用，以及用于链路层重试队列的ACK。链路层信用(LLCRD)字段(例如，被包括在“值1”中)可以指示用于LLCRD有效载荷字段的格式(例如，下面的图14的示例，以及其他可能的字段格式)。
图13示出用于LLCRD消息收发中的时隙的通用格式。图14阐释用于时隙2中可以支持的两种不同的LLCRD信用退还消息1405、1410的格式。例如，可以为VN0/1信用返回(例如，1405)和VNA信用返回(例如，1410)两者提供LLCRD格式报头。信用返回(CRD)字段可以被用来跨越链路退还VNA信用。当被设置为第一值时，这一字段指示退还多个VNA信用，例如4、8或12。也可以提供信用和信用返回(CRDCRC)字段，且可以在LLCRD格式报头中将其用于VN信用返回和VNA返回两者。在VN LLCRD返回格式中，信用部分可以指示对于虚拟网络和消息类所返回的信用的总数。在VNA LLCRD返回格式中，可以通过创建完全VNA返回值(例如信用的一部分、CRD和信用的第二部分)确定所返回的VNA信用的总数。
在一个具体示例中，例如在图14的示例中，在VN0/1LLCRD返回格式(例如，1405)中，信用[N:0]指示对于虚拟网络和消息类所返还的信用的总数。在VNA LLCRD返回格式(例如，1410)中，通过创建Full_VNA[A:0]返回值确定所返回的VNA信用的总数，其中Full_VNA[A:0]＝{信用[A:B],CRD,信用[C:0]}。在一些实例中，CRD字段也可以被用来跨越链路退还VNA信用。在被设置为1时，这一字段指示退还8个VNA信用。当时隙2正在编码VNA LLCRD返回类型时，所返还的VNA信用的总数如下面所描述。
在链路层信用返回的一些实现中，信道字段可以被用来编码信道以供用于信用返回。这种编码与虚拟网络字段组合，可以被用来标识信用返回映射到其的虚拟信道。在消息类具有多个编码的场合，它们将全部映射到用于信用的单个信道值。当信用返回类型是VNA时，可以忽略该信道值。
如图14的示例中所示出，在链路层消息中也可以连同信用返回字段一起包括ACK字段。ACK字段可以由链路层用来把微片的无错误收条从接收器传输到发送器。作为示例，ACK＝1可以指示已经接收多个微片而没有错误。在发送器接收ACK时，它可以从链路层重试队列释放相应的微片。在图14的示例中，通过创建Full_Acknowledge[A:0]返回值，确认[A:B]和确认[C:0]可以被用来确定所返回的确认的总数，其中Full_Acknowledge[A:0]＝(确认[A:B],ACK,确认[C:0]}。
在一些实现中，一些字段可以被定义为仅允许以特定预定义增量返回。举例来说，在一个示例中，增量可以被定义为1(用于VN0/1)、2/8/16(用于VNA)和8(用于确认)，以及其他示例。这意味着返回大量的待决信用或确认可以使用多个返回消息。也意味着可以使得用于VNA和确认的奇数编号的返回值搁浅，使得可整除值的积累待决。HPI的一些实现可以具有完全编码的信用和ACK返回字段，允许代理借助于单个消息返回一个池的所有累积的信用或ACK。这潜在地改善链路效率且也潜在地简化逻辑实现(返回逻辑可以实现“清除”信号而不是完整递减器)。
在一些实现中，可以逐个分组为每一消息类返回用于VN0和VN1中的缓冲器的信用。因此，VN0/VN1中的每一信用的每一缓冲器的大小被设定为可以覆盖可以使用该信用的最大分组大小的缓冲器要求。在一些实例中，这可以为这些信道提供最高效的信用返回方法。
在一些实现中，因为可以分配/释放的共享资源和各种消息大小，使用VNA的分组信用/借记(debit)可能不是高效的。相反，在一些实例中，微片信用/借记方案可以用于VNA。每一微片可以表示带有可以在VNA上发送的所有消息类共享的信用的接收器缓冲器空间的1个微片。可以相对于“LLCRD-Type”描述信用返回的编码。进一步，如上所述，在一些实现中，使用VNA发送的微片可以包含最多3个报头(每个时隙一个)。接收器可以不返回VNA信用，直到已经从接收器队列释放所有三个时隙，以及其他可能的条件或实现。
HPI可以被合并在任何种类的计算设备和系统中，包括大型机、服务器系统、个人计算机、移动计算机(例如平板、智能电话、个人数字系统等等)、智能家电、游戏或娱乐控制台和机顶盒，以及其他示例。举例来说，图15阐释根据一些实现的示例计算机系统1500。如图15中所示出，多处理器系统1500是点对点互连系统，且包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理器1570和1580中的每一个可以是某种版本的处理器。在一种实施例中，1552和1554是诸如高性能架构之类的串行、点对点一致性互连组织结构的一部分。结果，本发明可以在QPI架构内实现。
尽管借助于仅两个处理器1570、1580示出，但应理解，本发明的范围不限于此。在其他实施例中，一个或多个附加的处理器可以出现在给定的处理器中。
处理器1570和1580被示出为分别包括集成存储器控制器单元1572和1582。处理器1570也包括作为其总线控制器单元的一部分的点对点(P-P)接口1576和1578；类似地，第二处理器1580包括P-P接口1586和1588。处理器1570、1580可以使用P-P接口电路1578、1588经由点对点(P-P)接口1550交换信息。如图15中所示出，IMC 1572和1582把处理器耦合到各自的存储器，即存储器1532和存储器1534，它们可以是本地附加到各自的处理器的主存储器的一部分。
处理器1570、1580均使用点对点接口电路1576、1594、1586、1598经由各个P-P接口1552、1554与芯片组1590交换信息。芯片组1590也经由接口电路1592以及高性能图形互连1539与高性能图形电路1538交换信息。
共享缓存(未示出)可以被包括在任一个处理器中或者在两个处理器外；然而经由P-P互连与处理器连接，以使得如果处理器被置于低功率模式则任一个或两个处理器的本地缓存信息可以被存储在共享缓存中。
芯片组1590可以经由接口1596耦合到第一总线1516。在一种实施例中，第一总线1516可以是外围组件互连(PCI)总线，或诸如PCI EXPRESS总线之类的总线或另一第三代I/O互连总线，但本发明的范围不限于此。
如图15中所示出，各种I/O设备1514耦合到第一总线1516以及总线桥1518，总线桥1518把第一总线1516耦合到第二总线1520。在一种实施例中，第二总线1520包括低引脚数(LPC)总线。在一种实施例中，各种设备耦合到第二总线1520，这些设备包括例如键盘和/或鼠标1522、通信设备1527和诸如盘驱动器或其他大容量存储设备之类的存储单元1528，其常常包括指令/代码和数据1530。进一步，音频I/O 1524被示出为耦合到第二总线1520。注意，其他架构是可能的，其中所包括的组件和互连架构改变。例如，代替图15的点对点架构，系统可以实现多点式总线或其他这样的架构。
尽管已经相对于有限数量的实施例描述了本发明，但本领域中的技术人员将明白源于其的众多修改和变更。预期所附权利要求覆盖落在本发明的真实精神和范围内的所有这样的修改和变更。
一种设计可以经历从创建到仿真到制造的多个阶段。表示设计的数据可以以多种方式表示设计。首先，可以使用硬件描述语言或另一功能描述语言表示硬件，这在仿真中是有用的。另外，在设计过程的一些阶段可以产生带有逻辑和/或晶体管门的电路级模型。此外，在某种阶段，大多数设计到达表示各种设备在管芯硬件模型中的物理放置的数据的级别。在使用常规半导体制造技术的情况中，表示硬件模型的数据可以是指定各种特征在被用来生产集成电路掩膜的不同掩膜层上的存在或不存在的数据。在设计的任何表示中，数据可以被存储在任何形式的机器可读介质中。存储器或诸如盘之类的磁存储或光存储可以是机器可读介质存储经由光波或电波发送的信息，光波或电波被调制或被产生为发送这样的信息。当发送指示或携带代码或设计的电载波，在执行电信号的复制、缓冲或再次传送的范围内，制作新的副本。因而，通信提供商或网络提供商可以至少临时地把制品例如被编码到载波中的信息存储在有形机器可读介质中，实现本发明的各实施例的技术。
在此所使用的模块是指硬件、软件和/或固件的任何组合。作为示例，模块包括诸如微控制器之类的硬件，该硬件与存储适于由微控制器执行的代码的非暂态介质相关联。因此，在一种实施例中，对模块的引用是指硬件，该硬件被具体配置为识别和/或执行保存在非暂态介质上的代码。此外，在另一实施例中，模块的使用是指包括代码的非暂态介质，该代码具体地适于由微控制器执行，以便执行预先确定的操作。并且可以推断，在又一个实施例中，术语模块(在这一示例中)可以是指微控制器和非暂态介质的组合。通常，被阐释为分离的模块边界往往改变并可能重叠。例如，第一模块和第二模块可以共享硬件、软件、固件或其组合，同时可能保留一些独立的硬件、软件或固件。在一种实施例中，术语逻辑的使用包括硬件，例如晶体管、寄存器或诸如可编程逻辑设备之类的其他硬件。
在一种实施例中，短语‘被配置为’的使用是指排列、放置在一起、制造、提供销售、引入和/或设计一种装置、硬件、逻辑或元素，以便以执行所指派的或已确定的任务。在这一示例中，如果不是正在操作的装置或其元素被设计、被耦合和/或被互连为到执行所指派的任务，则不是正在操作的装置或其元素仍然‘被配置为’执行所述所指派的任务。作为纯粹说明性的示例，逻辑门可以在操作期间提供0或1。但是，‘被配置为’向时钟提供允许信号的逻辑门不包括可以提供1或0的每一可能逻辑门。相反，逻辑门是以某种方式耦合的逻辑门，在操作期间，1或0输出允许时钟。再次应当注意，术语‘被配置为’的使用不要求操作，而是聚焦于装置、硬件、和/或元素的潜伏状态，其中在该潜伏状态中，该装置、硬件和/或元素被设计为在装置、硬件和/或元素正在操作时执行具体的任务。
此外，在一种实施例中，短语‘要’、‘能够/应’和/或‘可操作为’的使用是指以这样的方式设计某种装置、逻辑、硬件和/或元素，以便允许以指定的方式使用该装置、逻辑、硬件和/或元素。如上所述，应注意，在一种实施例中，要、能够或可操作为是指装置、逻辑、硬件和/或元素的潜伏状态，其中该装置、逻辑、硬件和/或元素不是正在操作而是以这样的方式设计，以便允许以指定的方式使用装置。
在此所使用的值包括数量、状态、逻辑状态或二进制逻辑状态的任何已知表示。逻辑电平、逻辑值或逻辑值的使用通常也被称为l和0，它们简单地表示二进制逻辑状态。例如，1是指高逻辑电平且0是指低逻辑电平。在一种实施例中，诸如晶体管或闪存单元之类的存储单元能够保存单个逻辑值或多个逻辑值。然而，已经使用计算机系统中的值的其他表示。例如十进制数字十也可以被表示成1010的二进制值和十六进制字母A。因此，能够在计算机系统中保存包括信息的任何表示的值。
此外，状态可以由各值或各值的部分表示。作为示例，诸如逻辑一个之类的第一值可以表示默认的或初始的状态，而诸如逻辑零之类的第二值可以表示非默认状态。另外，在一种实施例中，术语复位和设置分别是指默认的和更新的值或状态。例如，默认值潜在地包括高逻辑值，即复位(reset)，而更新值潜在地包括低逻辑值，即设置(set)。注意，可以利用各值的任何组合来表示任何数量的状态。
可以经由存储在机器可访问的、机器可读的、计算机可访问的或计算机可读的介质上的指令或代码实现上面陈述的各方法、硬件、软件、固件或代码的实施例，这些指令或代码可由处理元件执行。非暂态机器可访问/可读介质包括以可由机器读取的形式提供(即，存储和/或发送)信息的任何机制，例如计算机或电子系统。例如，非暂态机器可访问介质包括随机存取存储器(RAM)，例如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪速存储器设备；电存储设备；光存储设备；声存储设备；用于保存从暂态(传播)信号(例如，载波、红外信号、数字信号)接收到的信息的其他形式的存储设备；等等，它们是不同于可以从中接收信息的非暂态介质。
被用来编程逻辑以执行本发明的各实施例的指令可以被存储在该系统中的存储器内，例如DRAM、缓存、闪速存储器或其他存储。此外，可以经由网络或作为其他计算机可读介质分发指令。因而，机器可读介质可以包括用于以可由机器(例如，计算机)读取的形式存储或发送信息的任何机制，但不限于软盘、光盘、紧致盘、只读存储器(CD-ROM)和磁-光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁或光卡、闪速存储器或用于经由电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等等)在因特网上传输信息的有形机器可读存储。因此，计算机可读介质包括适用于以可由机器(例如，计算机)读取的形式存储或发送电子指令或信息的任何类型的有形机器可读介质。
下列示例涉及根据本说明书的实施例。一个或多个实施例可以提供产生链路层控制消息的装置、系统、机器可读存储、机器可读介质和方法，该链路层控制消息被包括要在串行数据链路上发送给设备的微片中，其中，在数据链路上发送的微片包括多个时隙；以及发送带有链路层控制消息的微片。
在至少一个示例中，I/O逻辑包括分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑。
在至少一个示例中，控制消息被编码在各时隙中的特定一个中，且微片中不包括其他消息。
在至少一个示例中，其他时隙被编码为空时隙。
在至少一个示例中，至少部分地可以从具体的微片的操作码的编码识别控制消息。
在至少一个示例中，控制消息包括病毒警报消息。
在至少一个示例中，控制消息包括毒害警报消息。
在至少一个示例中，控制消息包括信用返回和确认中的至少之一。
在至少一个示例中，要在所述多个时隙中的特定一个中编码控制消息，其中特定时隙是所述多个时隙中的最小者。
在至少一个示例中，所述多个时隙由三个已定义时隙组成。
在至少一个示例中，具体的时隙是三个时隙中的第三个，三个时隙中的第一个包括72个比特，三个时隙中的第二个包括70个比特，且第三个时隙包括18个比特。
在至少一个示例中，控制消息包括用于虚拟网络信用返回的专用比特和用于确认返回的专用比特。
在至少一个示例中，用于信用返回的专用比特包括适于用在0和7之间的信用返回值编码的三个比特。
在至少一个示例中，用于信用返回的专用比特包括适于用在0和255之间的信用返回值编码的七个比特。
在至少一个示例中，信用返回包括到共享自适应虚拟网络(VNA)信用池的信用返回。
一个或多个实施例可以提供在串行数据网络上接收微片的装置、系统、机器可读存储、机器可读介质和方法，其中，微片包括多个时隙，且从微片标识链路层控制消息。
在至少一个示例中，控制消息被编码在各时隙中的特定一个中，微片不包括其他消息。
在至少一个示例中，控制消息包括病毒警报消息。
在至少一个示例中，控制消息包括毒害警报消息。
在至少一个示例中，控制消息应包括信用返回和确认返回中的至少之一。
在至少一个示例中，在多个时隙中的特定一个中编码控制消息，其中，该特定时隙是多个时隙中的最小者。
在至少一个示例中，控制消息属于包括用于虚拟网络信用返回的专用比特和用于确认返回的专用比特的格式。
在至少一个示例中，标识控制消息包括标识一组累积确认，且控制消息要返回确认。
在至少一个示例中，标识控制消息包括标识要返回的一组累积信用，且控制消息要返回具体的虚拟网络的信用。
在至少一个示例中，可以在第一设备和第二设备之间传输控制消息。第一设备和第二设备可以是微处理器、图形加速器或其他设备。
一个或多个示例还可以提供至少包括链路层和物理层的分层协议栈，该分层协议栈被配置为耦合到串行差分链路，其中，该分层协议栈还被配置为在链路上发送包括毒害状态的控制微片。
在至少一个示例中，控制微片包括链路层信用(LLCRD)消息编码。
在至少一个示例中，控制微片包括链路层控制(LLCTRL)消息编码。
在至少一个示例中，控制微片包括完全编码的信用返回字段。
一个或多个示例还可以提供至少包括链路层和物理层的分层协议栈，该分层协议栈被配置为耦合到串行差分链路，其中，该分层协议栈还被配置为发送包括组合的信用和确认的单个微片，以便表示第一数量的返回信用和第二数量的确认。
贯穿本说明书对“一种实施例”或“一个实施例”的引用意味着结合该实施例描述的具体的特征、结构或特性被包括在本发明的至少一种实施例中。因而，贯穿本说明书在各种场合出现短语“在一种实施例中”或“在一个实施例中”并不必定都是指相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合各具体特征、结构或特性。
在前面的说明书中，已经参考特定的示例性的实施例给出了详细描述。然而，将明显看出，可以在不偏离所附权利要求陈述的本发明的宽广精神和范围的前提下对其做出各种修改和改变。因此，以说明性的意义而不是限制性的意义看待说明书和附图。此外，前面对实施例和其他示例性语言的使用并不必定是指相同的实施例或相同的示例，而是可以是指不同的和独特的实施例并且可能是指相同的实施例。

Claims (25)

1.一种用于传送数据的装置，包括：
处理器；以及
包括指令的链路层逻辑单元，所述指令可由所述处理器执行以生成包括链路层控制消息的微片，其中所述微片具有定义所述微片内的多个时隙的微片格式，所述多个时隙中的第一时隙能够用第一报头来编码，所述多个时隙中的第二时隙能够用第二报头来编码，
其中所述链路层控制消息要使用整个微片，所述多个时隙中的第一时隙要用数据来编码以标识所述链路层控制消息的类型。
2.如权利要求1所述的装置，其特征在于，所述链路层控制消息的类型包括毒害控制消息。
3.如权利要求1所述的装置，其特征在于，所述链路层控制消息的类型包括病毒控制消息。
4.如权利要求1所述的装置，其特征在于，所述链路层控制消息的类型包括调试控制消息。
5.如权利要求1所述的装置，其特征在于，所述多个时隙包括三个时隙。
6.如权利要求5所述的装置，其特征在于，所述三个时隙中的第三时隙能用第三报头来编码。
7.如权利要求5所述的装置，其特征在于，所述数据要在所述第一时隙中被编码。
8.如权利要求6所述的装置，其特征在于，所述第一时隙包括至少72比特，所述第二时隙包括至少70比特，所述第三时隙包括至少18比特。
9.如权利要求8所述的装置，其特征在于，所述微片包括循环冗余码校验CRC字段。
10.如权利要求9所述的装置，其特征在于，所述CRC字段包括16比特。
11.如权利要求8所述的装置，其特征在于，所述微片包括192比特。
12.一种处理器设备，包括：
物理层逻辑单元，用于接收多个物理层传输单元；以及
链路层逻辑单元，用于标识通过所述多个物理层传输单元发送的包括链路层控制消息的链路层流控制单元，
其中所述链路层流控制单元具有定义所述链路层流控制单元内的多个时隙的微片格式，所述多个时隙中的每个时隙能够用不同的报头编码，所述链路层控制消息使用整个链路层流控制单元，且所述多个时隙中的第一时隙用链路层控制报头编码以标识所述链路层控制消息的类型。
13.如权利要求12的处理器设备，其特征在于还包括：处理器节点。
14.如权利要求12的处理器设备，其特征在于，所述多个时隙包括三个时隙。
15.如权利要求14的处理器设备，其特征在于，所述三个时隙中的每个时隙能够用不同的报头来编码。
16.如权利要求12的处理器设备，其特征在于，所述链路层控制消息的类型是在协议中定义的多个类型之一。
17.如权利要求16的处理器设备，其特征在于，所述协议包括缓存一致性多层协议。
18.如权利要求16的处理器设备，其特征在于，所述多个类型包括病毒控制消息、调试控制消息以及毒害控制消息。
19.一种用于传送数据的装置，所述装置包括：
与第一处理器相关联的控制器，其中所述控制器用于在所述第一处理器和第二处理器之间接口，所述第一处理器用于识别第一指令集，所述第二处理器用于识别与所述第一指令集不同的第二指令集，所述控制器包括协议层逻辑单元、链路层逻辑单元和物理层逻辑单元，其中所述链路层逻辑单元用于：
生成包括链路层控制消息的微片，其中所述微片具有定义所述微片内的多个时隙的微片格式，所述多个时隙中的第一时隙能够用第一报头来编码，所述多个时隙中的第二时隙能够用第二报头来编码，
其中所述链路层控制消息要使用整个微片，所述多个时隙中的第一时隙要用数据来编码以标识所述链路层控制消息的类型。
20.如权利要求19所述的装置，其特征在于，所述第一时隙要用所述数据编码以标识所述链路层控制消息的类型。
21.如权利要求19所述的装置，其特征在于，所述链路层控制消息的类型是多个类型之一。
22.如权利要求21所述的装置，其特征在于，所述多个类型包括病毒控制消息、调试控制消息以及毒害控制消息。
23.一种用于传送数据的系统，所述系统包括：
第一处理器设备；以及
使用串行数据链路与所述第一处理器设备耦合的第二处理器设备，其中所述第二处理器设备包括：
链路层逻辑单元，所述链路层逻辑单元可执行以生成包括链路层控制消息的链路层流控制单元，所述链路层流控制单元具有包括所述链路层流控制单元内的多个时隙的微片格式，所述多个时隙中的第一时隙能够用第一报头来编码，所述多个时隙中的第二时隙能够用第二报头来编码，所述链路层控制消息使用整个链路层流控制单元，所述多个时隙中的第一时隙被编码以标识所述链路层控制消息的类型；以及
物理层逻辑单元，用于将所述链路层流控制单元发送至所述第一处理器设备。
24.如权利要求23所述的系统，其特征在于，所述物理层逻辑单元和链路层逻辑单元符合已定义的缓存一致性多层协议。
25.如权利要求24所述的系统，其特征在于，所述第一处理器设备包括符合所述缓存一致性多层协议的物理层逻辑单元和链路层逻辑单元。
CN201710043551.XA 2012-10-22 2013-03-15 用于控制多时隙链路层微片中的消息收发的装置和系统 Active CN106681938B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261717091P 2012-10-22 2012-10-22
US61/717,091 2012-10-22
CN201380049212.2A CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201380049212.2A Division CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发

Publications (2)

Publication Number Publication Date
CN106681938A CN106681938A (zh) 2017-05-17
CN106681938B true CN106681938B (zh) 2020-08-18

Family

ID=50485278

Family Applications (26)

Application Number Title Priority Date Filing Date
CN201380016955.XA Active CN104380269B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201380049066.3A Active CN104737147B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710038234.9A Active CN106815151B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201710038141.6A Active CN106776364B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和系统
CN201810011011.8A Active CN108055214B (zh) 2012-10-22 2013-03-15 用于对数据进行通信的装置和系统
CN201410582176.2A Active CN104391816B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049212.2A Active CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发
CN201380049203.3A Active CN104969206B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710043763.8A Active CN107045479B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710093224.5A Active CN107015924B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201810337297.9A Active CN108614783B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380049199.0A Pending CN104969207A (zh) 2012-10-22 2013-03-15 高性能互连一致性协议
CN201380049062.5A Active CN104756097B (zh) 2012-10-22 2013-03-15 一致性协议表
CN202010633738.7A Active CN111737167B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和系统
CN201711159546.1A Active CN108228495B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710043551.XA Active CN106681938B (zh) 2012-10-22 2013-03-15 用于控制多时隙链路层微片中的消息收发的装置和系统
CN201380016998.8A Active CN104335196B (zh) 2012-10-22 2013-03-15 用于传送数据的方法、装置和系统
CN201380055335.7A Active CN104737142B (zh) 2012-10-22 2013-03-16 多时隙链路层流控制单元
CN201710067578.2A Active CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201810095156.0A Active CN108132892B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380049075.2A Active CN104995614B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710243776.XA Active CN107092565B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201410751146.XA Active CN104536933B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380017285.3A Active CN104487958B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380016778.5A Active CN104303166B (zh) 2012-10-22 2013-03-28 高性能互连链路层
CN201711267378.8A Active CN107968756B (zh) 2012-10-22 2013-03-28 高性能互连链路层

Family Applications Before (15)

Application Number Title Priority Date Filing Date
CN201380016955.XA Active CN104380269B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201380049066.3A Active CN104737147B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710038234.9A Active CN106815151B (zh) 2012-10-22 2013-03-15 高性能互连相干协议
CN201710038141.6A Active CN106776364B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和系统
CN201810011011.8A Active CN108055214B (zh) 2012-10-22 2013-03-15 用于对数据进行通信的装置和系统
CN201410582176.2A Active CN104391816B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201380049212.2A Active CN104769570B (zh) 2012-10-22 2013-03-15 控制多时隙链路层微片中的消息收发
CN201380049203.3A Active CN104969206B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710043763.8A Active CN107045479B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201710093224.5A Active CN107015924B (zh) 2012-10-22 2013-03-15 高性能互连物理层
CN201810337297.9A Active CN108614783B (zh) 2012-10-22 2013-03-15 一致性协议表
CN201380049199.0A Pending CN104969207A (zh) 2012-10-22 2013-03-15 高性能互连一致性协议
CN201380049062.5A Active CN104756097B (zh) 2012-10-22 2013-03-15 一致性协议表
CN202010633738.7A Active CN111737167B (zh) 2012-10-22 2013-03-15 用于高性能互连物理层的装置、方法和系统
CN201711159546.1A Active CN108228495B (zh) 2012-10-22 2013-03-15 高性能互连物理层

Family Applications After (10)

Application Number Title Priority Date Filing Date
CN201380016998.8A Active CN104335196B (zh) 2012-10-22 2013-03-15 用于传送数据的方法、装置和系统
CN201380055335.7A Active CN104737142B (zh) 2012-10-22 2013-03-16 多时隙链路层流控制单元
CN201710067578.2A Active CN107102960B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201810095156.0A Active CN108132892B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380049075.2A Active CN104995614B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201710243776.XA Active CN107092565B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201410751146.XA Active CN104536933B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380017285.3A Active CN104487958B (zh) 2012-10-22 2013-03-27 高性能互连物理层
CN201380016778.5A Active CN104303166B (zh) 2012-10-22 2013-03-28 高性能互连链路层
CN201711267378.8A Active CN107968756B (zh) 2012-10-22 2013-03-28 高性能互连链路层

Country Status (9)

Country Link
US (20) US9378171B2 (zh)
EP (2) EP3410304B1 (zh)
JP (2) JP6139689B2 (zh)
KR (27) KR101686359B1 (zh)
CN (26) CN104380269B (zh)
BR (1) BR112015006432A2 (zh)
DE (14) DE112013005086T5 (zh)
RU (2) RU2599971C2 (zh)
WO (11) WO2014065878A1 (zh)

Families Citing this family (210)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104081722B (zh) * 2012-01-13 2018-05-22 英特尔公司 SoC构造中的高效对等通信支持
US8943255B2 (en) * 2012-05-29 2015-01-27 Lsi Corporation Methods and structure for accounting for connection resets between peripheral component interconnect express bridges and host devices
US9355058B2 (en) 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
CN104380269B (zh) 2012-10-22 2018-01-30 英特尔公司 高性能互连相干协议
US9280507B2 (en) 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
US9479196B2 (en) 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
US9367474B2 (en) * 2013-06-12 2016-06-14 Apple Inc. Translating cache hints
US20150006962A1 (en) * 2013-06-27 2015-01-01 Robert C. Swanson Memory dump without error containment loss
CN104579605B (zh) * 2013-10-23 2018-04-10 华为技术有限公司 一种数据传输方法及装置
US9325449B2 (en) 2013-12-06 2016-04-26 Intel Corporation Lane error detection and lane removal mechanism to reduce the probability of data corruption
US9397792B2 (en) 2013-12-06 2016-07-19 Intel Corporation Efficient link layer retry protocol utilizing implicit acknowledgements
US9306863B2 (en) * 2013-12-06 2016-04-05 Intel Corporation Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets
JP6221717B2 (ja) * 2013-12-12 2017-11-01 富士通株式会社 ストレージ装置、ストレージシステム及びデータ管理プログラム
WO2015099724A1 (en) * 2013-12-26 2015-07-02 Intel Corporation Pci express enhancements
CN105765544B (zh) * 2013-12-26 2019-04-09 英特尔公司 多芯片封装链路
US9594719B2 (en) 2014-02-03 2017-03-14 Valens Semiconductor Ltd. Seamless addition of high bandwidth lanes
US9628382B2 (en) 2014-02-05 2017-04-18 Intel Corporation Reliable transport of ethernet packet data with wire-speed and packet data rate match
CN105095147B (zh) * 2014-05-21 2018-03-13 华为技术有限公司 片上网络的Flit传输方法及装置
RU2608881C2 (ru) 2014-05-28 2017-01-25 Общество С Ограниченной Ответственностью "Яндекс" Способ и система для управления турборежимом
US9696920B2 (en) 2014-06-02 2017-07-04 Micron Technology, Inc. Systems and methods for improving efficiencies of a memory system
US9619214B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Compiler optimizations for vector instructions
US9571465B1 (en) * 2014-09-18 2017-02-14 Amazon Technologies, Inc. Security verification by message interception and modification
US9904645B2 (en) * 2014-10-31 2018-02-27 Texas Instruments Incorporated Multicore bus architecture with non-blocking high performance transaction credit system
US10082538B2 (en) * 2014-11-14 2018-09-25 Cavium, Inc. Testbench builder, system, device and method
US9665505B2 (en) 2014-11-14 2017-05-30 Cavium, Inc. Managing buffered communication between sockets
US9870328B2 (en) * 2014-11-14 2018-01-16 Cavium, Inc. Managing buffered communication between cores
US20160173398A1 (en) * 2014-12-12 2016-06-16 Intel Corporation Method, Apparatus And System For Encoding Command Information In a Packet-Based Network
US9921768B2 (en) * 2014-12-18 2018-03-20 Intel Corporation Low power entry in a shared memory link
US9444551B2 (en) * 2014-12-19 2016-09-13 Intel Corporation High performance optical repeater
US10025746B2 (en) * 2014-12-20 2018-07-17 Intel Corporation High performance interconnect
US9740646B2 (en) * 2014-12-20 2017-08-22 Intel Corporation Early identification in transactional buffered memory
US9632862B2 (en) * 2014-12-20 2017-04-25 Intel Corporation Error handling in transactional buffered memory
US9785556B2 (en) * 2014-12-23 2017-10-10 Intel Corporation Cross-die interface snoop or global observation message ordering
US20160188519A1 (en) * 2014-12-27 2016-06-30 Intel Corporation Method, apparatus, system for embedded stream lanes in a high-performance interconnect
CN104536929A (zh) * 2015-01-14 2015-04-22 浪潮(北京)电子信息产业有限公司 一种物理层初始化方法及客户端
US9998434B2 (en) * 2015-01-26 2018-06-12 Listat Ltd. Secure dynamic communication network and protocol
US20160285624A1 (en) * 2015-03-26 2016-09-29 Intel Corporation Pseudorandom bit sequences in an interconnect
US9946676B2 (en) 2015-03-26 2018-04-17 Intel Corporation Multichip package link
US9639276B2 (en) * 2015-03-27 2017-05-02 Intel Corporation Implied directory state updates
US10282315B2 (en) 2015-03-27 2019-05-07 Cavium, Llc Software assisted hardware configuration for software defined network system-on-chip
US9720838B2 (en) 2015-03-27 2017-08-01 Intel Corporation Shared buffered memory routing
US9619396B2 (en) * 2015-03-27 2017-04-11 Intel Corporation Two level memory full line writes
US9760515B2 (en) 2015-04-06 2017-09-12 Qualcomm Incorporated Shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY)
US10417128B2 (en) 2015-05-06 2019-09-17 Oracle International Corporation Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches
US20160353357A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Methods and systems for multiplexed communication in dense wireless environments
EP3297220B1 (en) * 2015-06-10 2019-04-17 Huawei Technologies Co. Ltd. Signal transmission method, controller and signal transmission system
US9697145B2 (en) * 2015-06-12 2017-07-04 Apple Inc. Memory interface system
US20160371222A1 (en) * 2015-06-22 2016-12-22 Qualcomm Incorporated COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER
US10089275B2 (en) 2015-06-22 2018-10-02 Qualcomm Incorporated Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system
KR102485999B1 (ko) * 2015-07-01 2023-01-06 삼성전자주식회사 마스터-사이드 필터를 포함하는 캐시 코히런트 시스템과 이를 포함하는 데이터 처리 시스템
US9692589B2 (en) * 2015-07-17 2017-06-27 Intel Corporation Redriver link testing
CN107924378B (zh) * 2015-07-30 2020-12-18 瓦伦斯半导体有限责任公司 高带宽通道的无缝添加
JP6674085B2 (ja) * 2015-08-12 2020-04-01 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9990291B2 (en) * 2015-09-24 2018-06-05 Qualcomm Incorporated Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols
US20200244397A1 (en) * 2015-09-26 2020-07-30 Intel Corporation Stream identifier lane protection
US9720439B2 (en) 2015-09-26 2017-08-01 Intel Corporation Methods, apparatuses, and systems for deskewing link splits
CN112612731B (zh) * 2015-09-26 2024-09-03 英特尔公司 多芯片封装链路错误检测
DE112015006953T5 (de) 2015-09-26 2018-06-14 Intel Corporation Training einer gültigen lane
US10671476B2 (en) * 2015-09-26 2020-06-02 Intel Corporation In-band margin probing on an operational interconnect
GB2543745B (en) * 2015-10-15 2018-07-04 Advanced Risc Mach Ltd An apparatus and method for operating a virtually indexed physically tagged cache
US10198384B2 (en) 2016-03-01 2019-02-05 Qorvo Us, Inc. One wire bus to RFFE translation system
US10128964B2 (en) 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US9779028B1 (en) 2016-04-01 2017-10-03 Cavium, Inc. Managing translation invalidation
CN105933286B (zh) * 2016-04-05 2019-08-02 浪潮电子信息产业股份有限公司 一种验证协议的方法及装置
RU2643620C2 (ru) * 2016-05-11 2018-02-02 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") Способ планирования задач предобработки данных Интернета Вещей для систем анализа
US10713202B2 (en) * 2016-05-25 2020-07-14 Samsung Electronics Co., Ltd. Quality of service (QOS)-aware input/output (IO) management for peripheral component interconnect express (PCIE) storage system with reconfigurable multi-ports
US10503641B2 (en) * 2016-05-31 2019-12-10 Advanced Micro Devices, Inc. Cache coherence for processing in memory
US11144691B2 (en) * 2016-06-02 2021-10-12 Siemens Industry Software Inc. Virtual Ethernet mutable port group transactor
TWI613547B (zh) * 2016-06-16 2018-02-01 新漢股份有限公司 具有pci-e增強器的電腦系統，及其pci-e增強器的設定方法
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US10484361B2 (en) * 2016-06-30 2019-11-19 Intel Corporation Systems, methods, and apparatuses for implementing a virtual device observation and debug network for high speed serial IOS
US10303605B2 (en) * 2016-07-20 2019-05-28 Intel Corporation Increasing invalid to modified protocol occurrences in a computing system
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10379904B2 (en) * 2016-08-31 2019-08-13 Intel Corporation Controlling a performance state of a processor using a combination of package and thread hint information
RU2016137176A (ru) * 2016-09-16 2018-03-19 Оракл Интернэйшнл Корпорейшн Связывание преобразованного исходного кода с первоначальным исходным кодом с помощью метаданных
US10255181B2 (en) * 2016-09-19 2019-04-09 Qualcomm Incorporated Dynamic input/output coherency
WO2018057039A1 (en) * 2016-09-26 2018-03-29 Hewlett-Packard Development Company, L. Update memory management information to boot an electronic device from a reduced power mode
US10846258B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Voltage modulated control lane
US10152446B2 (en) * 2016-10-01 2018-12-11 Intel Corporation Link-physical layer interface adapter
CN108121842B (zh) * 2016-11-30 2021-04-27 深圳市中兴微电子技术有限公司 多处理器系统芯片的低功耗工作方式的验证方法和装置
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和系统
TWI610179B (zh) * 2016-12-07 2018-01-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
CN108170370B (zh) 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
TWI633777B (zh) * 2016-12-13 2018-08-21 威盛電子股份有限公司 傳輸介面晶片以及其測試方法
KR20180071598A (ko) 2016-12-20 2018-06-28 주식회사 포스코 중장비 위치 추적 시스템
KR101946135B1 (ko) * 2017-01-11 2019-02-08 울산과학기술원 비휘발성 메모리를 이용하는 데이터베이스 관리 시스템 및 방법
US11159636B2 (en) * 2017-02-08 2021-10-26 Arm Limited Forwarding responses to snoop requests
US11182315B2 (en) 2017-02-10 2021-11-23 Intel Corporation Apparatuses, methods, and systems for hardware control of processor performance levels
US10572434B2 (en) 2017-02-27 2020-02-25 International Business Machines Corporation Intelligent certificate discovery in physical and virtualized networks
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
CN107491407B (zh) * 2017-07-03 2019-07-12 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输系统
US11030126B2 (en) * 2017-07-14 2021-06-08 Intel Corporation Techniques for managing access to hardware accelerator memory
US11249808B2 (en) * 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
CN107678854A (zh) * 2017-08-31 2018-02-09 郑州云海信息技术有限公司 一种解决计算机缓存一致性冲突的方法
US10474611B2 (en) 2017-09-19 2019-11-12 International Business Machines Corporation Aligning received bad data indicators (BDIS) with received data on a cross-chip link
CN107589698B (zh) * 2017-09-20 2021-05-25 友达光电股份有限公司 应用于物联网中的感测装置及控制方法
US20190095273A1 (en) * 2017-09-27 2019-03-28 Qualcomm Incorporated Parity bits location on i3c multilane bus
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
WO2019100238A1 (zh) * 2017-11-22 2019-05-31 深圳市大疆创新科技有限公司 一种断链恢复的方法及飞行器
CN107894963B (zh) * 2017-11-27 2021-07-27 上海兆芯集成电路有限公司 用于系统单芯片的通信控制器与通信方法
US10466911B2 (en) * 2017-12-18 2019-11-05 Western Digital Technologies, Inc. Method using logical based addressing for latency reduction
US10853212B2 (en) * 2018-01-08 2020-12-01 Intel Corporation Cross-talk generation in a multi-lane link during lane testing
WO2019140049A1 (en) * 2018-01-10 2019-07-18 Lumeova, Inc. Method, devices and system for wireless communication channels fso
US20190227971A1 (en) * 2018-01-23 2019-07-25 Qualcomm Incorporated Architecture for consolidating multiple sources of low-bandwidth data over a serial bus
US20190294777A1 (en) * 2018-03-26 2019-09-26 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Systems and methods for managing access to host computing devices by external devices
US10534881B2 (en) * 2018-04-10 2020-01-14 Advanced Micro Devices, Inc. Method of debugging a processor
US20190042455A1 (en) * 2018-05-04 2019-02-07 Intel Corporation Globally addressable memory for devices linked to hosts
CN108563510B (zh) * 2018-05-04 2021-07-13 湖南大学 面向e级计算的体系结构感知优化方法
US20190356412A1 (en) * 2018-05-16 2019-11-21 Qualcomm Incorporated Fast termination of multilane double data rate transactions
CN108762747B (zh) * 2018-05-30 2022-02-18 郑州云海信息技术有限公司 数据处理方法以及计算机设备
WO2019237130A1 (en) * 2018-06-04 2019-12-12 Lightfleet Corporation Routing and control protocol for high-performance interconnect fabrics
CN110609866B (zh) * 2018-06-15 2023-08-11 伊姆西Ip控股有限责任公司 用于协商事务的方法、设备和计算机程序产品
US10693589B2 (en) * 2018-06-18 2020-06-23 Huawei Technologies Co., Ltd. Serdes with jitter injection self stress mechanism
US11301160B2 (en) * 2018-06-20 2022-04-12 Genesys Telecommunications Laboratories, Inc. System and method for a replication protocol in a real-time statistical engine
CN109144943A (zh) * 2018-06-26 2019-01-04 深圳市安信智控科技有限公司 基于高速串行通道互连的计算芯片与存储器芯片组合系统
GB2575294B8 (en) * 2018-07-04 2022-07-20 Graphcore Ltd Host Proxy On Gateway
US10841355B2 (en) * 2018-07-13 2020-11-17 Apple Inc. Methods and apparatus for streaming media conversion with reduced buffering memories
CN113039732A (zh) 2018-09-06 2021-06-25 诺基亚通信公司 Acqi解码置信度检测
US10541841B1 (en) * 2018-09-13 2020-01-21 Advanced Micro Devices, Inc. Hardware transmit equalization for high speed
CN109558122B (zh) * 2018-11-29 2022-08-19 湖南国科微电子股份有限公司 一种提升物理层兼容性的系统与方法
TWI706257B (zh) * 2018-12-13 2020-10-01 新唐科技股份有限公司 匯流排系統
US10761939B1 (en) * 2018-12-13 2020-09-01 Amazon Technologies, Inc. Powering-down or rebooting a device in a system fabric
US10771189B2 (en) * 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
KR102165860B1 (ko) * 2018-12-31 2020-10-14 성균관대학교산학협력단 슬로티드 페이지의 더블 헤더 로깅 방법 및 데이터베이스 장치
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11099991B2 (en) 2019-01-24 2021-08-24 Vmware, Inc. Programming interfaces for accurate dirty data tracking
US11068400B2 (en) * 2019-01-24 2021-07-20 Vmware, Inc. Failure-atomic logging for persistent memory systems with cache-coherent FPGAs
US11940483B2 (en) 2019-01-31 2024-03-26 Tektronix, Inc. Systems, methods and devices for high-speed input/output margin testing
DE112020000640T5 (de) 2019-01-31 2021-11-25 Tektronix, Inc. Systeme, Verfahren und Vorrichtungen für Hochgeschwindigkeits-Eingangs-/Ausgangs-Margin-Tests
US10713209B2 (en) * 2019-02-08 2020-07-14 Intel Corporation Recalibration of PHY circuitry for the PCI Express (PIPE) interface based on using a message bus interface
US10802966B2 (en) * 2019-02-14 2020-10-13 International Business Machines Corporation Simultaneous, non-atomic request processing within an SMP environment broadcast scope for multiply-requested data elements using real-time parallelization
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11099905B2 (en) 2019-02-26 2021-08-24 International Business Machines Corporation Efficient remote resource allocation within an SMP broadcast scope maintaining fairness between operation types
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
US20220147614A1 (en) * 2019-03-05 2022-05-12 Siemens Industry Software Inc. Machine learning-based anomaly detections for embedded software applications
CN109947551B (zh) * 2019-03-19 2021-04-23 中南大学 一种多轮次任务分配方法、边缘计算系统及其存储介质
US11055221B2 (en) * 2019-03-22 2021-07-06 Samsung Electronics Co., Ltd. Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory
EP3723345A1 (en) * 2019-04-10 2020-10-14 ABB Schweiz AG Aggregating server and method for forwarding node data
US10698842B1 (en) * 2019-04-10 2020-06-30 Xilinx, Inc. Domain assist processor-peer for coherent acceleration
IT201900005822A1 (it) * 2019-04-15 2020-10-15 Phoenix Ict S R L S Adattore di periferiche general purpose per computer
US11119958B2 (en) 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
CN110138761B (zh) * 2019-05-09 2021-10-15 豪威触控与显示科技(深圳)有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
US11296994B2 (en) 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
JP7259537B2 (ja) * 2019-05-16 2023-04-18 オムロン株式会社 情報処理装置
US10802967B1 (en) * 2019-06-28 2020-10-13 Intel Corporation Partial write management in a multi-tiled compute engine
US11144469B2 (en) * 2019-07-02 2021-10-12 Microsoft Technology Licensing, Llc Per-tenant incremental outward distributed proactive caching
US11444829B2 (en) * 2019-09-09 2022-09-13 Intel Corporation Link layer communication by multiple link layer encodings for computer buses
US11271860B1 (en) * 2019-11-15 2022-03-08 Xilinx, Inc. Compressed tag coherency messaging
CN114651426B (zh) * 2019-11-20 2023-08-18 三菱电机株式会社 光通信装置及通信系统
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
RU2738955C1 (ru) * 2019-11-27 2020-12-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Способ трёхкратного резервирования межсоединений
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
US11132321B2 (en) * 2020-02-26 2021-09-28 Quanta Computer Inc. Method and system for automatic bifurcation of PCIe in BIOS
US20230081394A1 (en) * 2020-02-28 2023-03-16 Arizona Board Of Regents On Behalf Of Arizona State University A software-defined board support package (sw-bsp) for stand-alone reconfigurable accelerators
US11115176B1 (en) * 2020-03-04 2021-09-07 Qualcomm Incorporated System and method for adjusting clock-data timing in a multi-lane data communication link
US11126585B1 (en) 2020-03-09 2021-09-21 Western Digital Technologies, Inc. Data storage device with improved interface transmitter training
US11886312B2 (en) 2020-04-07 2024-01-30 Intel Corporation Characterizing error correlation based on error logging for computer buses
CN111400232B (zh) * 2020-04-10 2024-01-16 芯启源(上海)半导体科技有限公司 一种基于数据位宽展开的scramble与descramble硬件实现方法
US11288225B2 (en) 2020-04-14 2022-03-29 Western Digital Technologies, Inc. Adapting transmitter training behavior based upon assumed identity of training partner
US11309013B2 (en) 2020-04-29 2022-04-19 Samsung Electronics Co., Ltd. Memory device for reducing resources used for training
US11513981B2 (en) * 2020-04-29 2022-11-29 Dell Products L.P. PCIe link management without sideband signals
LU101767B1 (en) * 2020-05-05 2021-11-05 Microsoft Technology Licensing Llc Recording a memory value trace for use with a separate cache coherency protocol trace
US11586446B1 (en) * 2020-05-20 2023-02-21 Marvell Asia Pte Ltd System and methods for hardware-based PCIe link up based on post silicon characterization
US11263137B2 (en) * 2020-05-27 2022-03-01 Arm Limited Core-to-core cache stashing and target discovery
US12061562B2 (en) * 2020-05-29 2024-08-13 Netlist, Inc. Computer memory expansion device and method of operation
US20210013999A1 (en) * 2020-06-04 2021-01-14 Intel Corporation Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses
WO2021247766A1 (en) * 2020-06-05 2021-12-09 William David Schwaderer Shapeshift data encryption methods and systems
KR102254337B1 (ko) * 2020-06-22 2021-05-21 한양대학교 산학협력단 Dc-밸런싱을 고려한 pam4 5b3q 코딩 방법 및 장치
US12056029B2 (en) 2020-07-27 2024-08-06 Intel Corporation In-system validation of interconnects by error injection and measurement
US11360906B2 (en) * 2020-08-14 2022-06-14 Alibaba Group Holding Limited Inter-device processing system with cache coherency
US11362939B2 (en) 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
US11580044B2 (en) * 2020-08-31 2023-02-14 Micron Technology, Inc. Network credit return mechanisms
US11588745B2 (en) 2020-08-31 2023-02-21 Micron Technology, Inc. Early credit return for credit-based flow control
CN112134859B (zh) * 2020-09-09 2021-07-06 上海沈德医疗器械科技有限公司 一种基于arm架构的聚焦超声治疗设备控制方法
US12061232B2 (en) 2020-09-21 2024-08-13 Tektronix, Inc. Margin test data tagging and predictive expected margins
DE102021121105A1 (de) * 2020-09-28 2022-03-31 Samsung Electronics Co., Ltd. Intelligente ablagespeichervorrichtung
TWI783293B (zh) * 2020-11-09 2022-11-11 瑞昱半導體股份有限公司 訊號傳輸裝置識別方法與訊號處理系統
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
TWI809570B (zh) 2020-11-24 2023-07-21 美商泰克特洛尼克斯公司 用於高速輸入／輸出裕度測試的系統、方法和裝置
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
CN112579479B (zh) * 2020-12-07 2022-07-08 成都海光微电子技术有限公司 在维护缓存一致性时维护事务次序的处理器及其方法
US20220182098A1 (en) * 2020-12-09 2022-06-09 Texas Instruments Incorporated Low power digital modes for duty-cycled integrated transceivers
US11636037B2 (en) 2020-12-21 2023-04-25 Nxp Usa, Inc. Methods and apparatuses involving radar system data paths
CN112953556A (zh) * 2021-02-05 2021-06-11 南京大学 基于斐波那契数列的抗串扰互联的编解码器及编码方法
CN112631989A (zh) * 2021-03-08 2021-04-09 南京蓝洋智能科技有限公司 一种小芯片间、芯片间、小芯片与芯片间的数据传输方法
US11431649B1 (en) * 2021-03-26 2022-08-30 Arm Limited Interconnect resource allocation
CN113019479A (zh) * 2021-03-31 2021-06-25 中国人民解放军空军军医大学 一种用于模拟井下工作环境的试验箱
IT202100008723A1 (it) 2021-04-08 2022-10-08 Phoenix ICT Sistema per la gestione in sicurezza dei documenti digitali
US11789658B2 (en) 2021-04-13 2023-10-17 SK Hynix Inc. Peripheral component interconnect express (PCIe) interface system and method of operating the same
KR102668564B1 (ko) 2021-06-01 2024-05-24 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
KR102518317B1 (ko) 2021-04-13 2023-04-06 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
US20220327074A1 (en) * 2021-04-13 2022-10-13 SK Hynix Inc. PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) SYSTEM AND METHOD OF OPERATING THE SAME
TWI773395B (zh) * 2021-06-22 2022-08-01 慧榮科技股份有限公司 記憶體控制器與連結識別方法
CN113971143B (zh) * 2021-10-22 2023-12-05 展讯半导体(成都)有限公司 一种内存控制器、物联网芯片及电子设备
US11755494B2 (en) * 2021-10-29 2023-09-12 Advanced Micro Devices, Inc. Cache line coherence state downgrade
US12092689B2 (en) 2021-12-08 2024-09-17 Qorvo Us, Inc. Scan test in a single-wire bus circuit
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit
CN114510268B (zh) * 2021-12-24 2022-09-20 中国人民解放军战略支援部队航天工程大学 一种基于gpu实现下变频中单精度浮点数累积误差控制方法
US20220342840A1 (en) * 2021-12-30 2022-10-27 Intel Corporation Die-to-die interconnect
US20220327084A1 (en) * 2021-12-30 2022-10-13 Intel Corporation Die-to-die interconnect protocol layer
US11907132B2 (en) 2022-03-23 2024-02-20 International Business Machines Corporation Final cache directory state indication
US11726660B1 (en) * 2022-04-15 2023-08-15 Dell Products L.P. Techniques for flexible physical drive expansion using a loop back connection
US12038853B2 (en) * 2022-04-22 2024-07-16 Western Digital Technologies, Inc. Reducing link up time in PCIe systems
CN114942814B (zh) * 2022-06-01 2023-07-11 咪咕视讯科技有限公司 页面组件的聚焦方法、系统、终端设备及介质
US11880686B2 (en) * 2022-06-16 2024-01-23 Ampere Computing Llc Devices transferring cache lines, including metadata on external links
CN115099356B (zh) * 2022-07-11 2024-08-09 大连理工大学 工业不平衡数据分类方法、装置、电子设备及存储介质
CN115238619B (zh) * 2022-09-20 2023-06-27 北京数字光芯集成电路设计有限公司 数字芯片的子模块后仿真方法和系统
US11914473B1 (en) * 2022-10-20 2024-02-27 Micron Technology, Inc. Data recovery using ordered data requests
KR102712015B1 (ko) * 2024-01-03 2024-09-30 주식회사 메타씨앤아이 디스플레이 장치에 사용되는 직렬 인터페이스 회로 장치 및 이를 제어하는 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959833A (en) * 1989-03-08 1990-09-25 Ics Electronics Corporation Data transmission method and bus extender
CN1179043A (zh) * 1996-09-20 1998-04-15 摩托罗拉公司 Tdm/tdma系统中离散可变的时隙宽度
CN1726737A (zh) * 2002-12-16 2006-01-25 英特尔公司 用于在sonet节点中通知时隙状态的系统、方法和装置
US7010607B1 (en) * 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
CN1951045A (zh) * 2004-04-30 2007-04-18 夏普株式会社 无线通信系统
CN101501679A (zh) * 2006-08-08 2009-08-05 皇家飞利浦电子股份有限公司 用于同步通信的电子装置和方法
WO2010096969A1 (zh) * 2009-02-27 2010-09-02 华为技术有限公司 无源光网络中发送上行传送帧的方法及设备
CN102084341A (zh) * 2008-07-01 2011-06-01 国际商业机器公司 用于在高速串行链路中使用的循环冗余码
CN102301701A (zh) * 2009-02-02 2011-12-28 Lg电子株式会社 发送/接收系统以及在发送/接收系统中处理数据的方法

Family Cites Families (264)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4191941A (en) 1978-04-03 1980-03-04 Rca Corporation Switch matrix for data transfers
US4716523A (en) 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator
US5537640A (en) * 1988-12-30 1996-07-16 Intel Corporation Asynchronous modular bus architecture with cache consistency
NZ232223A (en) * 1989-01-27 1993-03-26 British Telecomm Alternate burst communication for cordless phones re-established after channel failure
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
AU665521B2 (en) * 1990-10-03 1996-01-11 Thinking Machines Corporation Parallel computer system
US5222062A (en) 1991-10-03 1993-06-22 Compaq Computer Corporation Expandable communication system with automatic data concentrator detection
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
EP0600626A1 (en) * 1992-11-13 1994-06-08 Cyrix Corporation Coherency for write-back cache in a system designed for write-through cache
US5325360A (en) * 1992-12-09 1994-06-28 National Semiconductor Corporation Controllable PCM state machine user interface
US5394555A (en) * 1992-12-23 1995-02-28 Bull Hn Information Systems Inc. Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory
US5432775A (en) 1993-12-03 1995-07-11 Advanced Micro Devices, Inc. Auto negotiation system for a communications network
US5551005A (en) * 1994-02-25 1996-08-27 Intel Corporation Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches
US5572703A (en) * 1994-03-01 1996-11-05 Intel Corporation Method and apparatus for snoop stretching using signals that convey snoop results
US5383143A (en) 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
EP0706138A1 (en) * 1994-10-03 1996-04-10 International Business Machines Corporation Alternating data valid control signals for high performance data transfer
EP0707269A1 (en) * 1994-10-11 1996-04-17 International Business Machines Corporation Cache coherence network for a multiprocessor data processing system
DE69628493T2 (de) * 1995-03-31 2004-05-19 Sun Microsystems, Inc., Santa Clara Cache-kohärentes Computersystem, das Entwertungs- und Rückschreiboperationen minimiert
EP0735487B1 (en) * 1995-03-31 2001-10-31 Sun Microsystems, Inc. A fast, dual ported cache controller for data processors in a packet switched cache coherent multiprocessor system
US5898826A (en) * 1995-11-22 1999-04-27 Intel Corporation Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network
US5983326A (en) * 1996-07-01 1999-11-09 Sun Microsystems, Inc. Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode
US5991819A (en) * 1996-12-03 1999-11-23 Intel Corporation Dual-ported memory controller which maintains cache coherency using a memory line status table
US6249520B1 (en) * 1997-10-24 2001-06-19 Compaq Computer Corporation High-performance non-blocking switch with multiple channel ordering constraints
US6052760A (en) * 1997-11-05 2000-04-18 Unisys Corporation Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks
US5987056A (en) * 1997-11-13 1999-11-16 Lsi Logic Corporation PN sequence hopping method and system
US6163608A (en) * 1998-01-09 2000-12-19 Ericsson Inc. Methods and apparatus for providing comfort noise in communications systems
US6345339B1 (en) * 1998-02-17 2002-02-05 International Business Machines Corporation Pseudo precise I-cache inclusivity for vertical caches
US6334172B1 (en) * 1998-02-17 2001-12-25 International Business Machines Corporation Cache coherency protocol with tagged state for modified values
US6141733A (en) * 1998-02-17 2000-10-31 International Business Machines Corporation Cache coherency protocol with independent implementation of optimized cache operations
US6631448B2 (en) * 1998-03-12 2003-10-07 Fujitsu Limited Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol
US7471075B2 (en) 1998-04-17 2008-12-30 Unique Technologies, Llc Multi-test Arc fault circuit interrupter tester
US6430188B1 (en) * 1998-07-08 2002-08-06 Broadcom Corporation Unified table for L2, L3, L4, switching and filtering
ES2194287T3 (es) * 1998-09-30 2003-11-16 Cit Alcatel Metodo y disposicion para transicion entre un estado de baja potencia y un estado de plena otencia en un sistema de comunicacion.
GB2342823B (en) * 1998-10-16 2000-11-29 Marconi Comm Ltd Communication system
US6526481B1 (en) * 1998-12-17 2003-02-25 Massachusetts Institute Of Technology Adaptive cache coherence protocols
US6393529B1 (en) * 1998-12-21 2002-05-21 Advanced Micro Devices, Inc. Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write
US6556634B1 (en) * 1999-02-10 2003-04-29 Ericsson, Inc. Maximum likelihood rake receiver for use in a code division, multiple access wireless communication system
US6185250B1 (en) * 1999-03-10 2001-02-06 Lucent Technologies Inc. Training of level learning modems
WO2000074306A2 (en) 1999-05-28 2000-12-07 Basic Resources, Inc. Wireless transceiver network employing node-to-node data messaging
US6487621B1 (en) * 1999-08-17 2002-11-26 Compaq Information Technologies Group, L.P. Architecture, system and method for ensuring an ordered transaction on at least one of a plurality of multi-processor buses that experience a hit-to-modified snoop cycle
KR100566289B1 (ko) * 1999-09-03 2006-03-30 삼성전자주식회사 데이타 링크 맵을 이용한 브이5.2 계층 2의 비활성화 제어 방법 및 장치
US6754185B1 (en) * 1999-09-27 2004-06-22 Koninklijke Philips Electronics N.V. Multi link layer to single physical layer interface in a node of a data communication system
US6674720B1 (en) * 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6763034B1 (en) * 1999-10-01 2004-07-13 Stmicroelectronics, Ltd. Connection ports for interconnecting modules in an integrated circuit
US6320406B1 (en) 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
US6665832B1 (en) * 2000-03-31 2003-12-16 Qualcomm, Incorporated Slotted mode decoder state metric initialization
US6865231B1 (en) * 2000-06-20 2005-03-08 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated crossed differential pair correction
US6961347B1 (en) * 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
US7124252B1 (en) * 2000-08-21 2006-10-17 Intel Corporation Method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system
US6668335B1 (en) 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6892319B2 (en) 2000-09-08 2005-05-10 Hewlett-Packard Development Company, L.P. Method for verifying abstract memory models of shared memory multiprocessors
US7327754B2 (en) 2000-09-28 2008-02-05 Teridian Semiconductor, Corp. Apparatus and method for freezing the states of a receiver during silent line state operation of a network device
US7596139B2 (en) * 2000-11-17 2009-09-29 Foundry Networks, Inc. Backplane interface adapter with error control and redundant fabric
US7236490B2 (en) * 2000-11-17 2007-06-26 Foundry Networks, Inc. Backplane interface adapter
EP1211837A1 (en) * 2000-12-04 2002-06-05 Telefonaktiebolaget Lm Ericsson Unequal error protection in a packet transmission system
EP1217613A1 (fr) * 2000-12-19 2002-06-26 Koninklijke Philips Electronics N.V. Reconstitution de trames manquantes ou mauvaises en téléphonie cellulaire
US6859864B2 (en) * 2000-12-29 2005-02-22 Intel Corporation Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line
US20020161975A1 (en) * 2001-02-23 2002-10-31 Zilavy Daniel V. Cache to cache copying of clean data
US7231500B2 (en) * 2001-03-22 2007-06-12 Sony Computer Entertainment Inc. External data interface in a computer architecture for broadband networks
US6987947B2 (en) 2001-10-30 2006-01-17 Unwired Technology Llc Multiple channel wireless communication system
US20030093632A1 (en) * 2001-11-12 2003-05-15 Intel Corporation Method and apparatus for sideband read return header in memory interconnect
US6941425B2 (en) * 2001-11-12 2005-09-06 Intel Corporation Method and apparatus for read launch optimizations in memory interconnect
US7227845B2 (en) * 2001-12-11 2007-06-05 Motorola, Inc. Method and apparatus for enabling a communication resource reset
US7117311B1 (en) * 2001-12-19 2006-10-03 Intel Corporation Hot plug cache coherent interface method and apparatus
US7030737B2 (en) 2002-03-01 2006-04-18 Hewlett-Packard Development Company, L.P. Apparatus, system, and method for indicating a level of network activity
US7200186B2 (en) 2002-03-14 2007-04-03 Intel Corporation Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link
US7334047B1 (en) * 2002-03-18 2008-02-19 Cisco Technology, Inc. Method and system for selective link state advertisement blocking over a data network area
US7653790B2 (en) * 2002-05-13 2010-01-26 Glasco David B Methods and apparatus for responding to a request cluster
US7020729B2 (en) * 2002-05-16 2006-03-28 Intel Corporation Protocol independent data transmission interface
US6973545B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. System with a directory based coherency protocol and split ownership and access right coherence mechanism
US20040028074A1 (en) * 2002-07-26 2004-02-12 Gary Huff Physical layer device with line state encoding
US7093172B2 (en) * 2002-08-07 2006-08-15 Broadcom Corporation System and method for determining on-chip bit error rate (BER) in a communication system
US8037224B2 (en) * 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7720135B2 (en) * 2002-11-07 2010-05-18 Intel Corporation System, method and device for autonegotiation
US7505486B2 (en) * 2002-11-19 2009-03-17 Hewlett-Packard Development Company, L.P. Degradable network data path transmission scheme
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US20040174570A1 (en) 2002-12-02 2004-09-09 Plunkett Richard Thomas Variable size dither matrix usage
US6892283B2 (en) * 2002-12-05 2005-05-10 International Business Machines Corporation High speed memory cloner with extended cache coherency protocols and responses
US6922756B2 (en) * 2002-12-19 2005-07-26 Intel Corporation Forward state for use in cache coherency in a multiprocessor system
US7047475B2 (en) * 2003-02-04 2006-05-16 Hewlett-Packard Development Company, L.P. CRC encoding scheme for conveying status information
US7535836B2 (en) * 2003-02-12 2009-05-19 Broadcom Corporation Method and system to provide word-level flow control using spare link bandwidth
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US7136953B1 (en) 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7792118B2 (en) * 2003-06-19 2010-09-07 Polytechnic University Switch module memory structure and per-destination queue flow control for use in a switch
US7577727B2 (en) * 2003-06-27 2009-08-18 Newisys, Inc. Dynamic multiple cluster system reconfiguration
US20050027876A1 (en) * 2003-07-29 2005-02-03 Toshitomo Umei Data transmission method, data transmission system, and data transmission apparatus
CN1320464C (zh) * 2003-10-23 2007-06-06 英特尔公司 用于维持共享高速缓存一致性的方法和设备
US7146284B2 (en) * 2003-11-07 2006-12-05 Texas Instruments Incorporated Method of testing phase lock loop status during a Serializer/Deserializer internal loopback built-in self-test
US8606946B2 (en) * 2003-11-12 2013-12-10 Qualcomm Incorporated Method, system and computer program for driving a data signal in data interface communication data link
US8090857B2 (en) * 2003-11-24 2012-01-03 Qualcomm Atheros, Inc. Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US8009563B2 (en) * 2003-12-19 2011-08-30 Broadcom Corporation Method and system for transmit scheduling for multi-layer network interface controller (NIC) operation
US7631118B2 (en) 2003-12-31 2009-12-08 Intel Corporation Lane to lane deskewing via non-data symbol processing for a serial point to point link
JP4005974B2 (ja) * 2004-01-09 2007-11-14 株式会社東芝 通信装置、通信方法、および通信システム
US7856534B2 (en) * 2004-01-15 2010-12-21 Hewlett-Packard Development Company, L.P. Transaction references for requests in a multi-processor network
US7177987B2 (en) * 2004-01-20 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for responses between different cache coherency protocols
US7620696B2 (en) * 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US8176259B2 (en) * 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
US20050172091A1 (en) * 2004-01-29 2005-08-04 Rotithor Hemant G. Method and an apparatus for interleaving read data return in a packetized interconnect to memory
US20050262250A1 (en) * 2004-04-27 2005-11-24 Batson Brannon J Messaging protocol
US7210000B2 (en) * 2004-04-27 2007-04-24 Intel Corporation Transmitting peer-to-peer transactions through a coherent interface
US7716409B2 (en) * 2004-04-27 2010-05-11 Intel Corporation Globally unique transaction identifiers
US20050240734A1 (en) * 2004-04-27 2005-10-27 Batson Brannon J Cache coherence protocol
US7957428B2 (en) * 2004-05-21 2011-06-07 Intel Corporation Methods and apparatuses to effect a variable-width link
US7313712B2 (en) 2004-05-21 2007-12-25 Intel Corporation Link power saving state
US20060041696A1 (en) * 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect
US8046488B2 (en) 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
US7219220B2 (en) * 2004-05-21 2007-05-15 Intel Corporation Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection
CN1700639A (zh) * 2004-05-21 2005-11-23 华为技术有限公司 导出和导入无线局域网鉴别与保密基础结构证书信息方法
US20060041715A1 (en) * 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US7467358B2 (en) * 2004-06-03 2008-12-16 Gwangju Institute Of Science And Technology Asynchronous switch based on butterfly fat-tree for network on chip application
US7295618B2 (en) * 2004-06-16 2007-11-13 International Business Machines Corporation Automatic adaptive equalization method and system for high-speed serial transmission link
US7436836B2 (en) * 2004-06-30 2008-10-14 Cisco Technology, Inc. Method and apparatus for detecting support for a protocol defining supplemental headers
US8161429B1 (en) * 2004-08-20 2012-04-17 Altera Corporation Methods and apparatus for initializing serial links
KR100579053B1 (ko) 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US20060047862A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Automatic hardware data link initialization
US9727468B2 (en) * 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US7191255B2 (en) * 2004-10-27 2007-03-13 Intel Corporation Transaction layer link down handling for PCI express
CN100384118C (zh) * 2004-11-03 2008-04-23 上海贝尔阿尔卡特股份有限公司 处理通用成帧规程帧的方法和装置
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7761719B2 (en) 2005-03-28 2010-07-20 Akros Silicon Inc. Ethernet module
JP4791530B2 (ja) * 2005-04-13 2011-10-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子デバイス及びフロー制御方法
US7613864B2 (en) * 2005-04-22 2009-11-03 Sun Microsystems, Inc. Device sharing
US7564904B2 (en) 2005-05-03 2009-07-21 Texas Instruments Incorporated Apparatus for and method of detection of powered devices over a network
US7539801B2 (en) * 2005-05-27 2009-05-26 Ati Technologies Ulc Computing device with flexibly configurable expansion slots, and method of operation
US7694060B2 (en) * 2005-06-17 2010-04-06 Intel Corporation Systems with variable link widths based on estimated activity levels
US7620694B2 (en) * 2005-09-27 2009-11-17 Intel Corporation Early issue of transaction ID
US7633877B2 (en) 2005-11-18 2009-12-15 Intel Corporation Method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link
US20070239922A1 (en) * 2005-12-09 2007-10-11 Horigan John W Technique for link reconfiguration
US7924708B2 (en) * 2005-12-13 2011-04-12 Intel Corporation Method and apparatus for flow control initialization
US7606981B2 (en) * 2005-12-19 2009-10-20 Intel Corporation System and method for reducing store latency
CN1996782B (zh) * 2005-12-26 2010-05-05 中兴通讯股份有限公司 一种空域自适应链路的天线选择指示方法
US7430628B2 (en) * 2006-01-10 2008-09-30 Kabushiki Kaisha Toshiba System and method for optimized allocation of shared processing resources
US7543115B1 (en) * 2006-01-11 2009-06-02 Intel Corporation Two-hop source snoop based cache coherence protocol
US7512741B1 (en) * 2006-01-11 2009-03-31 Intel Corporation Two-hop source snoop based messaging protocol
JP4572169B2 (ja) * 2006-01-26 2010-10-27 エヌイーシーコンピュータテクノ株式会社 マルチプロセッサシステム及びその動作方法
US9390015B2 (en) * 2006-03-16 2016-07-12 International Business Machines Corporation Method for performing cacheline polling utilizing a store and reserve instruction
US7783959B2 (en) * 2006-03-23 2010-08-24 Intel Corporation Apparatus and method for reduced power consumption communications over a physical interconnect
US7681093B2 (en) * 2006-03-31 2010-03-16 Intel Corporation Redundant acknowledgment in loopback entry
US7743129B2 (en) 2006-05-01 2010-06-22 International Business Machines Corporation Methods and arrangements to detect a failure in a communication network
US20070260615A1 (en) * 2006-05-08 2007-11-08 Eran Shen Media with Pluggable Codec
US7721050B2 (en) * 2006-06-30 2010-05-18 Intel Corporation Re-snoop for conflict resolution in a cache coherency protocol
US7536515B2 (en) * 2006-06-30 2009-05-19 Intel Corporation Repeated conflict acknowledgements in a cache coherency protocol
US7506108B2 (en) * 2006-06-30 2009-03-17 Intel Corporation Requester-generated forward for late conflicts in a cache coherency protocol
US7986718B2 (en) 2006-09-15 2011-07-26 Itron, Inc. Discovery phase in a frequency hopping network
US7600080B1 (en) * 2006-09-22 2009-10-06 Intel Corporation Avoiding deadlocks in a multiprocessor system
GB2443465A (en) * 2006-11-06 2008-05-07 Fujitsu Ltd Communication systems
CN101715575A (zh) * 2006-12-06 2010-05-26 弗森多系统公司（dba弗森-艾奥） 采用数据管道管理数据的装置、系统和方法
WO2008087579A2 (en) * 2007-01-15 2008-07-24 Koninklijke Philips Electronics N.V. Method of generating low peak-to-average power ratio ( papr) binary preamble sequences for ofdm systems
DE102007007136B3 (de) 2007-02-09 2008-08-28 Siemens Ag Radelektronik und Verfahren zum Betreiben einer Radelektronik
US8428175B2 (en) * 2007-03-09 2013-04-23 Qualcomm Incorporated Quadrature modulation rotating training sequence
US7978635B2 (en) 2007-03-21 2011-07-12 Qualcomm Incorporated H-ARQ acknowledgment detection validation by re-decoding
EP1973254B1 (en) * 2007-03-22 2009-07-15 Research In Motion Limited Device and method for improved lost frame concealment
KR20100018085A (ko) * 2007-05-08 2010-02-16 인터디지탈 테크날러지 코포레이션 피기백 긍정 ａｃｋ/부정 ａｃｋ 필드 표시자 및 폴링 표시자를 제공하기 위한 방법 및 장치
US7827357B2 (en) * 2007-07-31 2010-11-02 Intel Corporation Providing an inclusive shared cache among multiple core-cache clusters
US7899111B2 (en) 2007-08-07 2011-03-01 Intel Corporation Link interface technique including data indicator symbols
US20090063889A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
US20090125363A1 (en) * 2007-10-22 2009-05-14 Nokia Siemens Networks Oy Method, apparatus and computer program for employing a frame structure in wireless communication
EP2063581A1 (en) * 2007-11-20 2009-05-27 STMicroelectronics (Grenoble) SAS Transferring a stream of data between first and second electronic devices via a network on-chip
US8392663B2 (en) * 2007-12-12 2013-03-05 Mips Technologies, Inc. Coherent instruction cache utilizing cache-op execution resources
US8179901B2 (en) * 2008-02-11 2012-05-15 Vitesse Semiconductor Corporation System and method for squelching a recovered clock in an ethernet network
WO2009108205A1 (en) 2008-02-29 2009-09-03 Hewlett-Packard Development Company, L.P. Modular system and retractable assembly for electronic devices
DE102008012979A1 (de) * 2008-03-06 2009-09-10 Gip Ag Verfahren und Programm zum Bereitstellen von Datenkohärenz in Netzwerken
US7492807B1 (en) 2008-04-07 2009-02-17 International Business Machines Corporation Pseudo-random bit sequence (PRBS) synchronization for interconnects with dual-tap scrambling devices and methods
US9037768B2 (en) * 2008-04-28 2015-05-19 Hewlett-Packard Development Company, L.P. Virtual-interrupt-mode interface and method for virtualizing an interrupt mode
US8762652B2 (en) * 2008-04-30 2014-06-24 Freescale Semiconductor, Inc. Cache coherency protocol in a data processing system
CN101599811B (zh) * 2008-06-02 2011-04-06 华为技术有限公司 一种数据处理装置,通信设备以及数据处理方法
US7769048B2 (en) 2008-06-25 2010-08-03 Intel Corporation Link and lane level packetization scheme of encoding in serial links
US8205045B2 (en) * 2008-07-07 2012-06-19 Intel Corporation Satisfying memory ordering requirements between partial writes and non-snoop accesses
US8250311B2 (en) * 2008-07-07 2012-08-21 Intel Corporation Satisfying memory ordering requirements between partial reads and non-snoop accesses
CN101325461B (zh) * 2008-07-25 2011-04-27 浙江大学 基于无速率码的认知无线电通信链路的建立和维护方法
CN102210143B (zh) * 2008-09-08 2014-12-31 三星电子株式会社 设计用于接收移动/手持信号的数字电视接收机中的子频道获取
US9119165B2 (en) * 2009-09-10 2015-08-25 Nextnav, Llc Coding in a wide area positioning system (WAPS)
CA2736768A1 (en) * 2008-09-10 2010-03-18 Commlabs, Inc. Wide area positioning system
US8265071B2 (en) * 2008-09-11 2012-09-11 Juniper Networks, Inc. Methods and apparatus related to a flexible data center security architecture
CN101430664B (zh) * 2008-09-12 2010-07-28 中国科学院计算技术研究所 一种多处理器系统及Cache一致性消息传输方法
EP2173066B1 (en) 2008-10-01 2012-05-16 STMicroelectronics Srl Method of exchanging information in a Network-on-Chip communication network, corresponding Network-on-Chip communication network and computer program product
WO2010096122A1 (en) * 2008-10-29 2010-08-26 Adapteva Incorporated Mesh network
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
US8706479B2 (en) * 2008-11-14 2014-04-22 Broadcom Corporation Packet loss concealment for sub-band codecs
CN101437033B (zh) * 2008-12-16 2012-07-11 杭州华三通信技术有限公司 一种支持可变速率的方法和网络设备
US8300571B2 (en) * 2008-12-17 2012-10-30 Viasat, Inc. Start of frame correlation for physical layer header synchronization
US8799582B2 (en) * 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US8026726B2 (en) * 2009-01-23 2011-09-27 Silicon Image, Inc. Fault testing for interconnections
KR20100092353A (ko) * 2009-02-12 2010-08-20 엘지전자 주식회사 트래픽 암호화 키 관리방법 및 장치
KR101133256B1 (ko) * 2009-02-27 2012-04-09 한국과학기술원 시그니처 정보를 이용한 물리계층에서의 타임스탬프 처리장치 및 그 방법
US20100228922A1 (en) 2009-03-09 2010-09-09 Deepak Limaye Method and system to perform background evictions of cache memory lines
US8401400B2 (en) * 2009-03-10 2013-03-19 Tyco Electronics Subsea Communications Llc Detection of data in signals with data pattern dependent signal distortion
CN101854331A (zh) * 2009-04-02 2010-10-06 天际微芯(北京)科技有限公司 训练序列结构及训练方法
US9690625B2 (en) * 2009-06-16 2017-06-27 Oracle America, Inc. System and method for out-of-order resource allocation and deallocation in a threaded machine
US8335911B2 (en) * 2009-05-21 2012-12-18 Oracle America, Inc. Dynamic allocation of resources in a threaded, heterogeneous processor
US8199759B2 (en) 2009-05-29 2012-06-12 Intel Corporation Method and apparatus for enabling ID based streams over PCI express
CN101561794B (zh) * 2009-06-05 2012-07-04 威盛电子股份有限公司 通用串行总线装置
US8239704B2 (en) * 2009-06-12 2012-08-07 Cray Inc. Global clock via embedded spanning tree
WO2010147264A1 (en) * 2009-06-16 2010-12-23 Lg Electronics Inc. Method of exchanging messages and transmitting and receiving devices
US8782347B2 (en) * 2009-06-26 2014-07-15 Intel Corporation Controllably exiting an unknown state of a cache coherency directory
US20100332877A1 (en) 2009-06-30 2010-12-30 Yarch Mark A Method and apparatus for reducing power consumption
US8831666B2 (en) * 2009-06-30 2014-09-09 Intel Corporation Link power savings with state retention
CN101695193A (zh) * 2009-09-27 2010-04-14 上海华为技术有限公司 一种下行数据发送和下行数据接收的方法和装置
US8799586B2 (en) 2009-09-30 2014-08-05 Intel Corporation Memory mirroring and migration at home agent
US8327228B2 (en) * 2009-09-30 2012-12-04 Intel Corporation Home agent data and memory management
US8819305B2 (en) * 2009-11-16 2014-08-26 Intel Corporation Directly providing data messages to a protocol layer
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US9100809B2 (en) * 2009-12-21 2015-08-04 Julia Olincy Olincy Automatic response option mobile system for responding to incoming texts or calls or both
US8301813B2 (en) * 2009-12-24 2012-10-30 Ati Technologies Ulc Method and device for disabling a higher version of a computer bus and interconnection protocol for interoperability with a device compliant to a lower version of the computer bus and interconnection protocol
US20120227045A1 (en) 2009-12-26 2012-09-06 Knauth Laura A Method, apparatus, and system for speculative execution event counter checkpointing and restoring
US8804960B2 (en) * 2010-02-22 2014-08-12 International Business Machines Corporation Implementing known scrambling relationship among multiple serial links
US8892820B2 (en) * 2010-03-19 2014-11-18 Netapp, Inc. Method and system for local caching of remote storage data
US8473567B2 (en) 2010-03-29 2013-06-25 Intel Corporation Generating a packet including multiple operation codes
US8514885B2 (en) * 2010-03-30 2013-08-20 International Business Machines Corporation Using variable length packets to embed extra network control information
US8539260B2 (en) * 2010-04-05 2013-09-17 Intel Corporation Method, apparatus, and system for enabling platform power states
CN101867401B (zh) * 2010-05-04 2013-11-20 西安交通大学 一种遮挡躲避的60GHz多天线系统及其信号处理方法
CN102238623B (zh) * 2010-05-06 2014-04-09 中兴通讯股份有限公司 加快无线链路控制窗口状态应答的方法及基站子系统
JP2011248814A (ja) * 2010-05-31 2011-12-08 Nec Corp ＰＣＩＥｘｐｒｅｓｓリンクエラー検出及び自動復旧機能を備えたデバイス
US9448938B2 (en) * 2010-06-09 2016-09-20 Micron Technology, Inc. Cache coherence protocol for persistent memories
CN101867452B (zh) 2010-06-10 2013-07-17 国网电力科学研究院 一种电力专用串行实时总线的通信方法
KR101323055B1 (ko) * 2010-06-17 2013-10-29 엘지디스플레이 주식회사 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치
CN102315917B (zh) * 2010-07-06 2014-12-17 瑞昱半导体股份有限公司 一种用于信号传输的省电方法及装置
US8402295B2 (en) * 2010-07-09 2013-03-19 Qualcomm Incorporated Techniques employing flits for clock gating
CN102377608B (zh) * 2010-08-12 2014-07-09 盛科网络（苏州）有限公司 物理层故障模拟系统及方法
US8656115B2 (en) * 2010-08-20 2014-02-18 Intel Corporation Extending a cache coherency snoop broadcast protocol with directory information
WO2012038546A1 (en) 2010-09-23 2012-03-29 St-Ericsson Sa Multi-lane data transmission de-skew
US9104793B2 (en) * 2010-09-24 2015-08-11 Intel Corporation Method and system of adapting communication links to link conditions on a platform
US8751714B2 (en) 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
US9146610B2 (en) 2010-09-25 2015-09-29 Intel Corporation Throttling integrated link
US8805196B2 (en) * 2010-09-30 2014-08-12 Teradyne, Inc. Electro-optical communications link
JP5597104B2 (ja) * 2010-11-16 2014-10-01 キヤノン株式会社 データ転送装置及びその制御方法
CN102142987B (zh) * 2010-12-09 2014-01-08 浪潮(北京)电子信息产业有限公司 一种高速串行总线设备及其传输数据的方法
JP2012146041A (ja) * 2011-01-11 2012-08-02 Hitachi Ltd 計算機装置及び信号伝送方法
JP2012155650A (ja) * 2011-01-28 2012-08-16 Toshiba Corp ルータ及びメニーコアシステム
EP2482196B1 (en) * 2011-01-31 2016-06-29 Canon Kabushiki Kaisha Image processing apparatus, printing apparatus and controlling method in image processing apparatus
US8924672B2 (en) * 2011-02-08 2014-12-30 Infineon Technologies Ag Device with processing unit and information storage
US8756378B2 (en) * 2011-02-17 2014-06-17 Oracle International Corporation Broadcast protocol for a network of caches
US8824489B1 (en) * 2011-04-26 2014-09-02 Marvell International Ltd. Physical layer (PHY) devices for use in automotive and industrial applications
US9189424B2 (en) 2011-05-31 2015-11-17 Hewlett-Packard Development Company, L.P. External cache operation based on clean castout messages
US8868955B2 (en) 2011-07-01 2014-10-21 Intel Corporation Enhanced interconnect link width modulation for power savings
US8788890B2 (en) * 2011-08-05 2014-07-22 Apple Inc. Devices and methods for bit error rate monitoring of intra-panel data link
US8514889B2 (en) * 2011-08-26 2013-08-20 Sonics, Inc. Use of common data format to facilitate link width conversion in a router with flexible link widths
US9208110B2 (en) * 2011-11-29 2015-12-08 Intel Corporation Raw memory transaction support
WO2013085501A1 (en) 2011-12-07 2013-06-13 Intel Corporation Multiple transaction data flow control unit for high-speed interconnect
CN103188059A (zh) 2011-12-28 2013-07-03 华为技术有限公司 快速通道互联系统中数据包重传方法、装置和系统
CN102571571A (zh) * 2011-12-28 2012-07-11 南京邮电大学 一种应用于时延容忍网络的多层次有效路由方法
CN102594745B (zh) * 2011-12-29 2015-02-04 东南大学 单载波频域均衡系统中的同步方法及其实现电路
US8892269B2 (en) 2012-03-30 2014-11-18 Intel Corporation Power down and quick start of thermal sensor
CN102685128B (zh) * 2012-05-09 2015-09-30 东南大学 一种基于状态机的协议构造方法
US9875204B2 (en) 2012-05-18 2018-01-23 Dell Products, Lp System and method for providing a processing node with input/output functionality provided by an I/O complex switch
US8856573B2 (en) * 2012-06-27 2014-10-07 Intel Corporation Setting a number (N) of fast training sequences (FTS) automatically to an optimal value
US9280504B2 (en) 2012-08-24 2016-03-08 Intel Corporation Methods and apparatus for sharing a network interface controller
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US8935578B2 (en) 2012-09-29 2015-01-13 Intel Corporation Method and apparatus for optimizing power and latency on a link
US8996757B2 (en) * 2012-09-29 2015-03-31 Intel Corporation Method and apparatus to generate platform correctable TX-RX
US9003091B2 (en) 2012-10-18 2015-04-07 Hewlett-Packard Development Company, L.P. Flow control for a Serial Peripheral Interface bus
US9479196B2 (en) * 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
US9600431B2 (en) 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
US9280507B2 (en) * 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
CN104380269B (zh) 2012-10-22 2018-01-30 英特尔公司 高性能互连相干协议
WO2014133527A1 (en) 2013-02-28 2014-09-04 Intel Corporation Leveraging an enumeration and/or configuration mechanism of one interconnect protocol for a different interconnect protocol
US9436244B2 (en) * 2013-03-15 2016-09-06 Intel Corporation Adaptive control loop protection for fast and robust recovery from low-power states in high speed serial I/O applications
CN105765544B (zh) * 2013-12-26 2019-04-09 英特尔公司 多芯片封装链路
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959833A (en) * 1989-03-08 1990-09-25 Ics Electronics Corporation Data transmission method and bus extender
CN1179043A (zh) * 1996-09-20 1998-04-15 摩托罗拉公司 Tdm/tdma系统中离散可变的时隙宽度
US7010607B1 (en) * 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
CN1726737A (zh) * 2002-12-16 2006-01-25 英特尔公司 用于在sonet节点中通知时隙状态的系统、方法和装置
CN1951045A (zh) * 2004-04-30 2007-04-18 夏普株式会社 无线通信系统
CN101501679A (zh) * 2006-08-08 2009-08-05 皇家飞利浦电子股份有限公司 用于同步通信的电子装置和方法
CN102084341A (zh) * 2008-07-01 2011-06-01 国际商业机器公司 用于在高速串行链路中使用的循环冗余码
CN102301701A (zh) * 2009-02-02 2011-12-28 Lg电子株式会社 发送/接收系统以及在发送/接收系统中处理数据的方法
WO2010096969A1 (zh) * 2009-02-27 2010-09-02 华为技术有限公司 无源光网络中发送上行传送帧的方法及设备

Also Published As

Publication number Publication date
WO2014065875A1 (en) 2014-05-01
CN104335196B (zh) 2017-10-13
CN108132892B (zh) 2022-02-11
CN108055214B (zh) 2021-04-13
CN104995614B (zh) 2018-04-06
US20180143937A1 (en) 2018-05-24
US20180203811A1 (en) 2018-07-19
US20240012772A1 (en) 2024-01-11
CN104536933B (zh) 2018-02-13
KR101861452B1 (ko) 2018-05-25
CN104737142B (zh) 2018-03-23
DE112013004094B4 (de) 2018-03-29
CN104303166A (zh) 2015-01-21
KR20140141616A (ko) 2014-12-10
US20170083476A1 (en) 2017-03-23
KR20170081728A (ko) 2017-07-12
CN107102960B (zh) 2021-07-09
EP2909728A1 (en) 2015-08-26
CN106681938A (zh) 2017-05-17
US20170109315A1 (en) 2017-04-20
KR20150052102A (ko) 2015-05-13
DE112013005086T5 (de) 2015-09-03
CN104995614A (zh) 2015-10-21
US20150261711A1 (en) 2015-09-17
KR20140137398A (ko) 2014-12-02
CN107045479B (zh) 2020-09-01
US11269793B2 (en) 2022-03-08
KR20150077398A (ko) 2015-07-07
CN106776364B (zh) 2020-07-17
CN104536933A (zh) 2015-04-22
US20140215112A1 (en) 2014-07-31
KR101696124B1 (ko) 2017-01-12
CN106776364A (zh) 2017-05-31
CN108614783A (zh) 2018-10-02
US20200356502A1 (en) 2020-11-12
KR101912074B1 (ko) 2018-10-25
CN107968756A (zh) 2018-04-27
CN107092565A (zh) 2017-08-25
KR20180018853A (ko) 2018-02-21
KR20150059775A (ko) 2015-06-02
RU2599971C2 (ru) 2016-10-20
KR101681509B1 (ko) 2016-12-01
KR101828756B1 (ko) 2018-02-12
DE112013002880T5 (de) 2015-03-05
CN104769570A (zh) 2015-07-08
KR101642086B1 (ko) 2016-07-22
WO2014065884A1 (en) 2014-05-01
KR20170005897A (ko) 2017-01-16
US20150081984A1 (en) 2015-03-19
KR101772037B1 (ko) 2017-08-28
KR20150070107A (ko) 2015-06-24
WO2014065876A1 (en) 2014-05-01
WO2014065877A1 (en) 2014-05-01
CN104391816B (zh) 2018-11-09
US20150067207A1 (en) 2015-03-05
KR101686359B1 (ko) 2016-12-13
WO2014065881A1 (en) 2014-05-01
KR20150047552A (ko) 2015-05-04
CN108614783B (zh) 2022-11-18
CN104737147B (zh) 2018-11-06
KR20170012581A (ko) 2017-02-02
KR101700545B1 (ko) 2017-01-26
KR101815178B1 (ko) 2018-01-04
JP2017188909A (ja) 2017-10-12
CN108228495A (zh) 2018-06-29
KR20170081730A (ko) 2017-07-12
CN104756097B (zh) 2018-05-15
KR20160150653A (ko) 2016-12-30
BR112015006432A2 (pt) 2017-07-04
DE112013002069B4 (de) 2022-12-01
DE112013001360T5 (de) 2014-11-27
CN104335196A (zh) 2015-02-04
KR20180049192A (ko) 2018-05-10
US9892086B2 (en) 2018-02-13
CN104969207A (zh) 2015-10-07
WO2014065879A1 (en) 2014-05-01
DE112013007767B3 (de) 2023-04-20
KR101691756B1 (ko) 2016-12-30
KR101861312B1 (ko) 2018-05-28
CN104769570B (zh) 2018-05-15
DE112013004105T5 (de) 2015-04-30
CN108228495B (zh) 2021-05-25
CN104380269B (zh) 2018-01-30
CN104969206A (zh) 2015-10-07
CN107092565B (zh) 2021-03-12
RU2014145179A (ru) 2016-05-27
DE112013007752B3 (de) 2023-04-27
US9378171B2 (en) 2016-06-28
KR20150047550A (ko) 2015-05-04
US10380046B2 (en) 2019-08-13
CN108055214A (zh) 2018-05-18
DE112013003723B4 (de) 2018-09-13
KR101686360B1 (ko) 2016-12-13
US9753885B2 (en) 2017-09-05
CN111737167A (zh) 2020-10-02
US20190347226A1 (en) 2019-11-14
DE112013002090T5 (de) 2015-01-15
CN104391816A (zh) 2015-03-04
KR101700261B1 (ko) 2017-01-26
KR101695340B1 (ko) 2017-01-11
WO2014065880A1 (en) 2014-05-01
WO2014065873A1 (en) 2014-05-01
KR20170042379A (ko) 2017-04-18
DE112013005093T5 (de) 2015-10-22
US20220114122A1 (en) 2022-04-14
US20170109286A1 (en) 2017-04-20
CN111737167B (zh) 2024-05-28
JP2016506548A (ja) 2016-03-03
WO2014065882A1 (en) 2014-05-01
KR101905055B1 (ko) 2018-10-08
DE112013004094T5 (de) 2015-07-23
WO2014065873A8 (en) 2014-07-10
DE112013001360B4 (de) 2023-03-23
JP6139689B2 (ja) 2017-05-31
JP6423040B2 (ja) 2018-11-14
CN107015924B (zh) 2020-10-30
RU2579140C1 (ru) 2016-03-27
US10204064B2 (en) 2019-02-12
KR101598746B1 (ko) 2016-02-29
KR20150059721A (ko) 2015-06-02
CN106815151B (zh) 2021-04-20
US10248591B2 (en) 2019-04-02
US20140201463A1 (en) 2014-07-17
CN106815151A (zh) 2017-06-09
KR20160144510A (ko) 2016-12-16
US20170097907A1 (en) 2017-04-06
KR101815180B1 (ko) 2018-01-04
WO2014065883A1 (en) 2014-05-01
US20190391939A1 (en) 2019-12-26
KR101755005B1 (ko) 2017-07-06
US9626321B2 (en) 2017-04-18
CN104487958A (zh) 2015-04-01
CN107045479A (zh) 2017-08-15
KR101815173B1 (ko) 2018-01-30
KR101754890B1 (ko) 2017-07-06
KR20160145197A (ko) 2016-12-19
CN104756097A (zh) 2015-07-01
CN104487958B (zh) 2018-05-22
KR20160089541A (ko) 2016-07-27
KR101831550B1 (ko) 2018-02-22
US20140215437A1 (en) 2014-07-31
CN104303166B (zh) 2018-01-09
US20180095927A1 (en) 2018-04-05
DE112013005090T5 (de) 2015-07-02
CN107968756B (zh) 2021-10-01
KR20150063044A (ko) 2015-06-08
DE112013002069T5 (de) 2015-01-08
US11741030B2 (en) 2023-08-29
CN108132892A (zh) 2018-06-08
KR20160046928A (ko) 2016-04-29
CN104737147A (zh) 2015-06-24
KR20170007523A (ko) 2017-01-18
KR101689998B1 (ko) 2016-12-26
US10216661B2 (en) 2019-02-26
KR20150003363A (ko) 2015-01-08
CN107102960A (zh) 2017-08-29
CN104969206B (zh) 2017-12-26
KR101615908B1 (ko) 2016-04-27
KR101985120B1 (ko) 2019-05-31
KR20150047551A (ko) 2015-05-04
CN104737142A (zh) 2015-06-24
EP3410304A1 (en) 2018-12-05
EP2909728A4 (en) 2016-06-22
WO2014065878A1 (en) 2014-05-01
WO2014065876A9 (en) 2015-02-26
DE112013003723T5 (de) 2015-04-16
US20210117350A1 (en) 2021-04-22
US9418035B2 (en) 2016-08-16
KR101599852B1 (ko) 2016-03-07
US10909055B2 (en) 2021-02-02
KR20150077397A (ko) 2015-07-07
EP3410304B1 (en) 2021-09-22
KR101847943B1 (ko) 2018-04-11
US20140112339A1 (en) 2014-04-24
KR20170007865A (ko) 2017-01-20
CN104380269A (zh) 2015-02-25
CN107015924A (zh) 2017-08-04
US9916266B2 (en) 2018-03-13
DE112013005104T5 (de) 2015-07-02
DE112013007751B3 (de) 2023-01-12

Similar Documents

Publication Publication Date Title
CN106681938B (zh) 用于控制多时隙链路层微片中的消息收发的装置和系统
US10380059B2 (en) Control messaging in multislot link layer flit
US10365965B2 (en) High performance interconnect link layer
CN110036380B (zh) 用于高速互连中低延迟的双模phy
JP6225154B2 (ja) 共有メモリリンクの低電力エントリ
CN107078850B (zh) 边带奇偶校验处理
Baier et al. High-Speed Torus Interconnect Using FPGAs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant