CN104737142B - 多时隙链路层流控制单元 - Google Patents
多时隙链路层流控制单元 Download PDFInfo
- Publication number
- CN104737142B CN104737142B CN201380055335.7A CN201380055335A CN104737142B CN 104737142 B CN104737142 B CN 104737142B CN 201380055335 A CN201380055335 A CN 201380055335A CN 104737142 B CN104737142 B CN 104737142B
- Authority
- CN
- China
- Prior art keywords
- time slot
- flow control
- control unit
- equipment
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0808—Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/71—Version control; Configuration management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/77—Software metrics
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
- G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/466—Transaction processing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/25—Using a specific main memory architecture
- G06F2212/254—Distributed memory
- G06F2212/2542—Non-uniform memory access [NUMA] architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/62—Details of cache specific to multiprocessor cache arrangements
- G06F2212/622—State-only directory, i.e. not recording identity of sharing or owning nodes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/73—Program documentation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/46—Interconnection of networks
- H04L12/4641—Virtual LANs, VLANs, e.g. virtual private networks [VPN]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Mathematical Physics (AREA)
- Computer Security & Cryptography (AREA)
- Computing Systems (AREA)
- Quality & Reliability (AREA)
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
标识事务数据,并生成流控制单元以包括三个或更多时隙以及要被用作所述时隙中的两个或更多个中的任何一个的扩展的浮动字段。至少部分地基于三个或更多个时隙,通过串行数据链路,将流控制单元发送设备,供进行处理。
Description
背景
本发明一般涉及计算机发展领域,具体而言,有关涉及互相依赖的受约束的系统的协调的软件开发。
半导体处理和逻辑设计的进步可使集成电路设备上可以存在的逻辑量增大。作为推论,计算机系统配置从系统中的单个或多个集成电路发展到单个集成电路上存在的多个核、多个硬件线程,以及多个逻辑处理器,以及集成在这样的处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯,其中,处理器管芯可包括任意数量的核、硬件线程、逻辑处理器、接口、存储器,控制器中枢等等。
作为在越来越小的封装中容纳越来越大的处理能力的能力越来越大的结果,较小的计算设备正变得愈加流行。智能电话、平板电脑、超薄笔记本,及其他用户设备按指数速率增长。然而,这些越来越小的设备依赖于服务器来进行超出形状因子的数据存储以及复杂的处理。因此,高性能计算市场中的需求(即,服务器空间)还增大。例如,在现代的服务器中,通常不仅有带有多个核的单个处理器,而且还有提高计算能力的多个物理处理器(也被称为多个插槽)。但是,随着处理能力随着计算系统中的设备的数量增多而增大,插槽及其他设备之间的通信变得更加关键。
事实上,互连已经从主要处理电通信的比较传统的多点分支总线发展到促进快速通信的完全成熟的互连架构。令人遗憾的是,随着对甚至更高的速率消耗的未来的处理器的需求,对现有的互连架构的能力也有对应的需求。附图简述
图1示出了根据一个实施例的包括串行点对点互连以连接计算机系统中的I/O设备的系统的简化框图;
图2示出了根据一个实施例的分层协议栈的简化框图;
图3示出了串行点对点链路的实施例。
图4示出了潜在的高性能互连(HPI)系统配置的各实施例。
图5示出了与HPI相关联的分层协议栈的实施例。
图6示出了示例多时隙流控制单元(flit)的表示。
图7示出了通过示例八通道发送的示例流控制单元的表示。
图8示出了通过示例八通道发送的示例流控制单元的表示。
图9示出了通过示例二十通道发送的示例流控制单元的表示。
图10示出了示例多时隙流控制单元的示例浮动有效负载字段的使用的表示。
图11示出了示例计算系统的框的实施例。
详细描述
各种附图中的相同的参考编号以及名称表示相同的元件。
在下面的描述中,阐述了很多具体细节,诸如特定类型的处理器和系统配置、特定硬件结构、特定体系结构和微体系结构细节、特定寄存器配置、特定指令类型、特定系统组件、特定处理器流水线级、特定互连层、特定分组/事务配置、特定事务名称、特定协议交换、特定链路宽度、特定实现和操作等等的示例,以便提供对本发明的全面的理解。然而,对本领域普通技术人员显而易见的是,可以不必使用这些具体细节来实施本发明的主题。在其他情况下,没有详细描述已知的组件或方法,诸如特定和替代处理器架构、特定逻辑电路/用于描述算法的代码、特定固件代码、低级互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、代码中的算法的特定表达、特定断电和选通技术/逻辑及计算机系统的其他特定操作细节,以避免对本发明造成不必要的模糊。
虽然可以参考特定集成电路(诸如在计算平台或微处理器中)中的节能、能效、处理效率、等等来描述下列实施例,但其他实施例也适用于其他类型的集成电路和逻辑设备。可以将此处所描述的各实施例的类似的技术和教示应用于也可以得益于这样的特征的其他类型的电路或半导体器件。例如,所公开的各实施例不仅限于服务器计算机系统、台式计算机系统、膝上型电脑、超极本TM,而且也可以用于诸如手持式设备、智能电话、平板电脑、其他薄笔记本电脑、片上系统(SOC)设备以及嵌入式应用之类的其他设备中。手持式设备的某些示例包括蜂窝电话、网际协议设备、数码相机、个人数字助理(PDA)以及手持式PC。这里,可以应用用于高性能的互连的类似的技术来提高低功率互连中的性能(或者甚至节能)。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、芯片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机,或能够执行下面教导的功能和操作的任何其他系统。此外,此处所描述的设备、方法,以及系统也不仅限于物理计算设备,但是,也可以涉及对于节能和效率的软件优化。如在下面的描述中可以显而易见地看出,此处所描述的方法、设备以及系统的各实施例(无论引用硬件、固件、软件或其组合)都可以被视为是与性能考虑平衡的未来的“绿色技术”所不可缺少的。随着计算系统的发展,其中的组件正在变为更加复杂。在各组件之间耦合并进行通信的互连架构的复杂性也增大,以确保为最佳组件操作,满足带宽需求。此外,不同的市场细分还需要互连架构的不同的方面适合相应的市场。例如,服务器要求较高性能,而移动生态系统有时能够为电能节省而牺牲总体性能。大多数结构提供带有最大功率节省的最高可能的性能是单一的目的。进一步,各种不同的互连可以潜在地得益于此处所描述的主题。例如,根据此处所描述的一个或多个原理,以及其他示例,可以潜在地改善外围组件互连(PCI)Express(快速)(PCIe)互连结构架构和QuickPath(快速路径)互连(QPI)结构架构,以及其他示例。
图1示出了由互连一组组件的点对点链路组成的结构的一个实施例。系统100包括耦合到控制器中枢115的处理器105和系统存储器110。处理器105可包括任何处理元件,诸如微处理器、主机处理器、嵌入式处理器、协处理器,或其他处理器。处理器105通过前侧总线(FSB)106耦合到控制器中枢115。在一个实施例中,FSB 106是如下面所描述的串行点对点互连。在另一个实施例中,链路106包括与不同的互连标准兼容的串行、差分互连架构。
系统存储器110包括任何存储器设备,诸如随机存取存储器(RAM)、非易失性(NV)存储器,或由系统100中的设备可访问的其他存储器。系统存储器110通过存储器接口116耦合到控制器中枢115。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口,以及动态RAM(DRAM)存储器接口。
在一个实施例中,控制器中枢115可包括根中枢、根综合体,或根控制器,诸如在PCIe互连层次结构中。控制器中枢115的示例包括芯片组、存储器控制器中枢(MCH)、北桥、互连控制器中枢(ICH)、南桥,以及根控制器/中枢。术语“芯片组”常常是指两个在物理上分离的控制器中枢,例如,耦合到互连控制器中枢(ICH)的存储器控制器中枢(MCH)。注意,当前系统常常包括与处理器105集成的MCH,而控制器115将按如下面所描述的类似的方式与I/O设备进行通信。在某些实施例中,通过根综合体115,可任选地支持对等路由。
这里,控制器中枢115通过串行链路119耦合到交换机/桥120。还可以被称为接口/端口117以及121的输入/输出模块117和121可包括/实现分层协议栈,用以在控制器中枢115和交换机120之间提供通信。在一个实施例中,多个设备能够耦合到交换机120。
交换机/桥120从设备125向上游路由分组/消息,即,朝根综合体(root complex)沿着层次结构向上,向控制器中枢115,以及向下游路由,即,远离根控制器,沿着层次结构向下,从处理器105或系统存储器110到设备125。在一个实施例中,交换机120被称为多个虚拟PCI到PCI桥设备的逻辑组件。设备125包括耦合到电子系统的任何内部或外部设备或组件,诸如I/O设备、网络接口控制器(NIC)、插入式卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线(Firewire)设备、通用串行总线(USB)设备、扫描仪,及其他输入/输出设备。常常在PCIe方言(vernacular)中,诸如设备,被称为端点。虽然未具体地示出,但是,设备125可包括支持旧式设备或设备的其他版本或互连由这样的设备支持的结构的桥(例如,PCIe到PCI/PCI-X桥)。
图形加速器130也可以通过串行链路132耦合到控制器中枢115。在一个实施例中,图形加速器130耦合到MCH,该MCH耦合到ICH。交换机120,以及相应地I/O设备125,耦合到ICH。I/O模块131和118还实现分层协议栈以及相关联的逻辑,用以在图形加速器130和控制器中枢115之间进行通信。类似于以上的MCH讨论,图形控制器或图形加速器130本身可以集成在处理器105中。
转向图2,示出了分层协议栈的实施例。分层协议栈200可包括任何形式的分层的通信栈,诸如QPI栈、PCIe栈、下一代高性能计算互连(HPI)栈,或其他分层的栈。在一个实施例中,协议栈200可包括事务层205、链路层210,以及物理层220。诸如图1中的接口117、118、121、122、126,以及131之类的接口可以被表示为通信协议栈200。作为通信协议栈的表示还可以被称为实现/包括协议栈的模块或接口。
可以使用分组来在各组件之间传递信息。分组可以在事务层205以及数据链路层210中形成,以从传输组件向接收组件携带信息。随着传输的分组流过其他层,它们通过用于在那些层处理分组的额外的信息来扩展。在接收侧,发生逆过程,分组被从它们的物理层220表示变换为数据链路层210表示,最后(对于事务层分组),变换为可以由接收设备的事务层205处理的形式。
在一个实施例中,事务层205可以在设备的处理核和互连架构(诸如数据链路层210和物理层220)之间提供接口。关于这一点,事务层205的主要职责可包括分组(即,事务层分组,或TLP)的组装(assembly)和拆解(disassembly)。转换层205也可以管理对于TLP的基于信用的流控制。在某些实现中,可以使用拆分的事务,即,带有按时间分离的请求和响应的事务,从而当目标设备收集用于响应的数据时,允许链路携带其他通信,还有其他示例。
可以使用基于信用的流控制来实现使用互连结构的虚拟信道和网络。在一个示例中,设备可以广告事务层205中的接收缓冲区中的每一个的信用的初始量。链路的相对端处的外部设备,诸如图1中的控制器中枢115,可以计数由每一个TLP消耗的信用的数量。如果事务不超出信用限额,则可以传输事务。在接收到响应时,恢复信用量。这样的信用方案的优点的一个示例是,信用返回的等待时间不会影响性能——假设不会遇到信用限额,还有其他潜在的优点。
在一个实施例中,四个事务地址空间可包括配置地址空间、存储器地址空间、输入/输出地址空间,以及消息地址空间。存储器空间事务包括向/从存储器映射的位置传输数据的读取请求和写入请求中的一个或多个。在一个实施例中,存储器空间事务能够使用两个不同的地址格式,例如,短地址格式,诸如32比特地址,或长地址格式,诸如64比特地址。可以使用配置空间事务来访问连接到互连的各种设备的配置空间。到配置空间的事务可包括读取请求和写入请求。也可以定义消息空间事务(或简单地,消息)以支持互连代理之间的带内通信。因此,在一个示例实施例中,事务层205可以组装分组标头/有效负载206。
也被称为数据链路层210的链路层210,可以充当事务层205和物理层220之间的中间阶段。在一个实施例中,数据链路层210的职责是提供用于在链路上的两个组件之间交换事务层分组(TLP)的可靠机制。数据链路层210的一侧接受由事务层205组装的TLP,应用分组序列标识符211,即,标识号码或分组编号,计算并应用错误检测代码,即,CRC 212,并将修改过的TLP提交到物理层220,用于跨物理层传输到外部设备。
在一个示例中,物理层220包括逻辑子块221和电气子块222以在物理上将分组传输到外部设备。这里,逻辑子块221负责物理层221的“数字”功能。在这方面,逻辑子块可包括准备用于通过物理子块222传输的传出信息的传输部分,以及在将接收到的信息传给链路层210之前标识并准备接收到的信息的接收器部分。
物理块222包括传输器和接收器。传输器被逻辑子块221提供符号,传输器序列化符号,并将它们传输到外部设备。给接收器提供了来自外部设备的序列化的符号,接收器将接收到的信号转换为比特流。将比特流解串行化,并提供给逻辑子块221。在一个示例实施例中,使用8b/10b传输代码,其中,传输/接收十比特符号。这里,特殊符号用于利用帧223使分组成帧。另外,在一个示例中,接收器也提供从传入的串行流恢复的符号时钟。
如上所述,虽然是参考协议栈(诸如PCIe协议栈)的特定的实施例讨论了事务层205、链路层210,以及物理层220,但是,分层协议栈不受限制。事实上,可以包括/实现任何分层协议,它们可采用此处所讨论的特征。作为示例,被表示为分层协议的端口/接口可包括:(1)用于组装分组的第一层,即,事务层;用于排序分组的第二层,即,链路层;以及,用于传输分组的第三层,即,物理层。作为具体示例,使用如此处所描述的高性能互连分层协议。
接下来参考图3,示出了串行点对点的结构的示例实施例。串行点对点链路可包括用于传输串行数据的任何传输路径。在所示出的实施例中,链路可包括两个低电压差分驱动信号对:传输对306/311以及接收对312/307。相应地,设备305包括用于将数据传输到设备310的传输逻辑306,以及从设备310接收数据的接收逻辑307。换言之,两个传输路径,即,路径316以及317,以及两个接收路径,即,路径318以及319,被包括在链路的某些实现中。
传输路径是指用于传输数据的任何路径,诸如传输线路、铜线、光线、无线通信信道、红外通信链路,或其他通信路径。两个设备(诸如设备305和设备310)之间的连接被称为链路,诸如链路315。链路可以支持一个巷道(lane)——每一个巷道都表示一组差分信号对(一对用于传输,一对用于接收)。为扩展带宽,链路可以聚集通过xN表示的多个巷道,其中,N是任何支持的链路宽度,诸如1,2,4,8,12,16,32,64,或更宽。
差分对可以是指传输差分信号的两个传输路径,诸如线316以及317。作为示例,当线316从低电压电平切换到高电压电平时,即,上升沿,线317从高逻辑电平驱动到低逻辑电平,即,下降沿。差分信号潜在地表现更好的电特性,诸如更好的信号完整性,即,交叉耦合,电压过冲(overshoot)/下冲(undershoot),振铃(ringing),还有其他示例优点。这允许更好的定时窗口,该更好的定时窗口允许更快的传输频率。
在一个实施例中,提供了新的高性能互连(HPI)。HPI可包括下一代缓存一致的基于链路的互连。作为一个示例,HPI可以用于高性能计算平台中,诸如工作站或服务器中,包括在其中PCIe或另一互连协议通常用于连接处理器、加速器、I/O设备,等等的系统中。然而,HPI不受限制。相反,HPI可以用于此处所描述的系统或平台中的任何一个中。此外,还可以将开发的单个思想应用于其他互连以及平台,诸如PCIe,MIPL QPL等等。
为支持多个设备,在一个示例实现中,HPI可包括指令集架构(ISA)不可知论的(即,HPI能够在多个不同的设备中实现)。在另一情况下,HPI还可以用于连接高性能I/O设备,而不只是处理器或加速器。例如,高性能PCIe设备可以通过合适的转换桥(即HPI到PCIe),耦合到HPI。此外,HPI链路可以被许多基于HPI的设备(诸如处理器)以各种方式(例如,星形、环形、网格等等)使用。图4示出了多个潜在的多插槽配置的示例实现。如所描述的,两插槽配置405,可包括两个HPI链路;然而,在其他实现中,可以使用一个HPI链路。对于较大的拓扑,可以使用任何配置,只要标识符(ID)是可分配的,并有某种形式虚拟路径,还有其他额外的或替换特征。如图所示,在一个示例中,四个插槽配置410具有从每一个处理器到另一处理器的HPI链路。但是,在配置415所示出的八插槽实现中,并非每一个插槽都通过HPI链路彼此直接连接。然而,如果在各处理器之间存在虚拟路径或信道,则支持该配置。受支持的处理器的范围包括本机域中的2-32。可以通过使用多个域或节点控制器之间的其他互连,取得较高数量的处理器,还有其他示例。
HPI架构包括分层协议架构的定义,在某些示例中,包括协议层(一致的,非一致的,以及,可任选地,其他基于存储器的协议)、路由层、链路层,以及包括相关联的I/O逻辑的物理层。此外,HPI还可以包括与功率管理器(诸如功率控制单元(PCU))相关的增强,用于测试和调试的设计(DFT)、错误处理、寄存器、安全性,还有其他示例。图5示出了示例HPI分层协议栈的实施例。在某些实现中,图5中所示出的至少某些层可以是可选的。每一层都处理其自己的信息粒度或量的级别(带有分组530的协议层505a,b,带有流控制单元535的链路层510a,b,以及带有物理单元(phit)540的物理层505a,b)。注意,在某些实施例中,基于实现,分组可包括部分流控制单元、单个流控制单元,或多个流控制单元。
作为第一示例,物理单元540的宽度包括链路宽度与比特的一一映射(例如,20比特链路宽度包括20比特的物理单元等等)。流控制单元可以具有更大的大小,诸如184,192,或200比特。注意,如果物理单元540是20比特宽,流控制单元535的大小是184比特,那么,需要花分数数量的物理单元540来传输一个流控制单元535(例如,在20比特,9.2个物理单元用于传输184比特流控制单元535,或在20比特,9.6个物理单元用于传输192比特流控制单元,还有其他示例)。注意,物理层中的基本链路的宽度可以不同。例如,每个方向的巷道的数量可包括2,4,6,8,10,12,14,16,18,20,22,24等等。在一个实施例中,链路层510a,b能够在单个流控制单元中嵌入多块不同的事务,并且一个或多个标头(例如,1,2,3,4)可以嵌入在流控制单元内。在一个示例中,HPI将标头拆分为对应的时隙,以允许流控制单元中的多个消息发往不同的节点。
在一个实施例中,物理层505a,b可以负责有关物理介质(电气或光学等等)的信息的快速传输。物理链路可以是诸如层505a以及505b之类的两个链路层实体之间的点对点。链路层510a,b可以从上层提取物理层505a,b,并提供在两个直接连接的实体之间可靠地传输数据(以及请求)并管理流控制的功能。链路层也可以负责将物理信道虚拟化为多个虚拟信道和消息类别。协议层520a,b依赖于链路层510a,b将协议消息映射到合适的消息类和虚拟信道,然后,将它们交给物理层505a,b,用于跨物理链路传输。链路层510a,b可以支持多个消息,诸如请求、嗅探、响应、写回,非一致的数据,还有其他示例。
HPI的物理层505a,b(或PHY)可以在电气层(即,连接两个组件的电导体)上方和链路层510a,b下方实现,如图5所示。物理层和对应的逻辑可以驻留在每一个代理上,并连接彼此分离的两个代理(A和B)上的链路层(例如,在链路的任一侧的设备上)。本地和远程电气层通过物理介质(例如,导线、导体、光学等等)连接。在一个实施例中,物理层505a,b具有两个主要阶段,初始化和操作。在初始化过程中,连接对链路层不透明,而信令可以涉及定时的状态和握手事件的组合。在操作过程中,连接对链路层是透明的,信令处于某一速度,所有巷道都一起作为单链路操作。在操作阶段,物理层将流控制单元从代理A传输到代理B,并从代理B传输到代理A。连接也被称为链路,并在与链路层交换流控制单元和当前配置的控制/状态(例如,宽度)时,从链路层提取某些物理方面,包括介质,宽度和速度。初始化阶段包括小的阶段,例如,轮询,配置。操作阶段也包括小的阶段(例如,链路功率管理状态)。
在一个实施例中,链路层510a,b可以被实现,以便在两个协议或路由实体之间提供可靠的数据传输。链路层可以从协议层520a,b提取物理层505a,b,并可以负责两个协议代理(A,B)之间的流控制,并向协议层(消息类)和路由层(虚拟网络)提供虚拟信道服务。协议层520a,b和链路层510a,b之间的接口可以通常处于分组级别。在一个实施例中,链路层上的最小的传送单位被称为流控制单元,这是指定数量的比特,诸如192比特或某种其他单位。链路层510a,b依赖于物理层505a,b,使物理层505a,b的传输单位(物理单元)成帧为链路层510a,b传输单位(流控制单元)。另外,链路层510a,b可以被逻辑地分为两个部分,发送器和接收器。一个实体上的发送器/接收器对可以连接到另一实体上的接收器/发送器对。流控制常常在流控制单元和分组两者的基础上执行。也可以在流控制单元级别潜在地执行错误检测和校正。
在一个实施例中,路由层515a,b可以提供从一个源向目的地路由HPI事务的灵活并且分布式方法。该方案是灵活的,因为可以通过每一个路由器上的可编程路由表来指定多个拓扑的路由算法(在一个实施例中,编程通过固件、软件,或其组合来执行)。路由功能可以是分布式的;路由可以通过一系列路由步骤来完成,每一个路由步骤都通过对源、中间,或者目的地路由器上的表的查询来定义。可以使用源中的查询来将HPI分组注入到HPI结构中。可以使用中间路由器中的查询来将HPI分组从输入端口路由到输出端口。可以使用目的地端口中的查询来指向目的地HPI协议代理。注意,在某些实现中,路由层,可以是瘦的(thin),因为路由表以及因此的路由算法,没有由规范具体地定义。这允许灵活性以及各种使用模型,包括要由系统实现定义的灵活平台架构拓扑。路由层515a,b依赖于链路层510a,b来提供最多三个(或更多)虚拟网络(VN)的使用——在一个示例中,两个无死锁的VN,VN0和VN1,且在每一个虚拟网络中定义几个消息类。可以在链路层中定义共享自适应虚拟网络(VNA),但是,此自适应网络可能不直接在路由概念中暴露,因为每一个消息类和虚拟网络都可以具有专用的资源和有保证的转发进度,还有其他特征和示例。
在一个实施例中,HPI可包括支持来自存储器的数据的代理缓存线的一致性协议层520a,b。希望缓存存储器数据的代理可以使用一致性协议来读取数据的线以加载到其缓存中。希望修改其缓存中的数据线的代理可以使用一致性协议来在修改数据之前获取线的所有权。在修改线之后,代理可以遵循将它保留在其缓存中的协议要求,直到它将线写回到存储器,或者将该线包括在对外部请求的响应中。最后,代理可以满足外部请求以使其缓存中的线作废。协议通过规定所有缓存代理可以遵循的规则,确保数据的一致性。它还为代理提供没有缓存的连贯地读写存储器数据的装置。
可以实施两个条件以使用HPI一致性协议来支持事务。首先,作为示例,协议可以在代理的缓存中的数据之间以及在那些数据和存储器中的数据之间每个地址地维护数据一致性。非正式地,数据一致性可以是指表示数据的最新的值的代理的缓存中的数据的每一个有效线,在一致性协议分组中传输的数据可以表示当它被发送时数据的最新的值。当在缓存中或在传输中没有数据的有效副本存在时,协议可以确保数据的最新的值驻留在存储器中。其次,协议可以为请求提供定义明确的提交点。对于读取,提交点可以指出数据何时可使用;而对于写入,它们可以指出被写入的数据何时全局性地可观察到,并将由随后的读取加载。在一致的存储器空间中,协议可以对于可缓存的以及不可缓存的(UC)请求,支持这些提交点。
HPI一致性协议还可以确保由代理向一致的存储器空间中的地址作出的一致性请求的转发进度。当然,对于适当的系统操作,最终可以满足以及淘汰事务。在某些实施例中,HPI一致性协议可能没有用于解决资源分配冲突的重试的概念。如此,协议本身可以被定义为不包含循环的资源依赖关系,各实现在它们的设计中要小心不引入会导致死锁的依赖关系。另外,协议还可以指出设计在哪里能够提供对协议资源的合理的访问。
逻辑地,在一个实施例中,HPI一致性协议可包括三个项目:一致性(或缓存)代理、归属代理,以及连接代理的HPI互连结构。一致性代理以及归属代理可以一起工作,以通过借助于互连交换消息,来实现数据一致性。链路层510a,b以及其相关的描述可以提供互连结构的细节,包括它如何遵循一致性协议的要求——此处所讨论的。(应该注意,为清楚起见,分割为一致性代理和归属代理。设计可以在一个插槽内包含两种类型的多个代理,或者甚至将代理行为组合为单个设计单元,还有其他示例。)
在某些实现中,HPI可以使用嵌入式时钟。时钟信号可以被嵌入在使用互连传输的数据中。在时钟信号嵌入在数据中的情况下,可以省略不同的和专用的时钟通道。这可以是有用的,例如,因为它可以允许设备的更多销专门用于数据传输,特别是在其中引脚的空间非常宝贵的系统中。
链路层可以保证两个协议或路由实体之间的可靠的数据传输。链路层可以从协议层提取物理层,处理两个协议代理之间的流控制,并向协议层(消息类)和路由层(虚拟网络)提供虚拟信道服务。
在某些实现中,链路层可以处理固定的信息量(被称为“流控制单元”)。在一个示例中,流控制单元可以被定义为长度是192比特。然而,在不同的变体中,可以使用任何比特范围,诸如81-256(或更多)。大的流控制单元大小,诸如192比特,可包括格式,循环冗余校验(CRC),及其他变化。例如,较大的流控制单元长度也可以准许CRC字段被扩展(例如,到16比特),以处理较大的流控制单元有效负载。用于传输单个流控制单元的物理单元或单元间隔(UI)(例如,用于传输单个比特或物理单元所使用的时间等等)的数量可以随着链路宽度变化而变化。例如,20巷道或比特链路宽度可以在9.6UI内传输单个192比特流控制单元,而8巷道链路宽度在24UI内传输相同流控制单元,还有其他潜在示例。链路层信用评定和协议分组化也可以基于流控制单元。
图6示出了8巷道链路宽度的一般化的流控制单元的表示600。表示600的每一列都可以符号化链路巷道,且每一行符号化相应的UI。在某些实现中,单个流控制单元可以被细分为两个或更多时隙。不同的消息或链路层标头可以被包括在每一时隙中,从而允许多个不同的,并且在某些情况下,对应于潜在地不同的事务的独立消息在单个流控制单元中发送。进一步,单个流控制单元的时隙中所包括的多个消息还可以发往发往不同的目的地节点,还有其他示例。例如,图6的示例示出了带有三个时隙的流控制单元格式。阴影部分可以表示流控制单元的相应的时隙中所包括的部分。
在图6的示例中,提供了三个时隙,时隙0,1,以及2。可以给时隙0提供72比特的流控制单元空间,其中22比特专门用于消息标头字段,50比特专门用于消息有效负载空间。可以给时隙1提供70比特的流控制单元空间,其中20比特专门用于消息标头字段,50比特专门用于消息有效负载空间。可以优化消息标头字段空间中之间的差异,以规定将指定某些消息类型用于包括在时隙0中(例如,在使用更多消息标头编码的情况下)。可以提供比时隙0以及1占用少得多的空间的第三时隙,即,时隙2,在此情况下,使用18比特的流控制单元空间。可以优化时隙2,以处理那些消息,诸如不使用较大的消息有效负载的确认,信用返回,等等。另外,还可以提供浮动有效负载字段,该字段允许可另选地应用额外的11比特,以补充时隙0或者时隙1的有效负载字段。
继续图6的具体示例,其他字段可以对流控制单元是全局性的(即,跨流控制单元应用,但不应用于特定时隙)。例如,可以与4比特流控制单元控制字段一起提供标头比特,该流控制单元控制字段可以被用来指定诸如流控制单元的虚拟网络之类的信息,标识如何编码流控制单元,还有其他示例。另外,还可以提供错误控制功能,诸如通过16比特循环CRC字段,还有其他潜在的示例。
流控制单元格式可以被定义以便优化链路层上的消息的吞吐量。某些传统的协议使用了不分时隙的较小流控制单元。例如,在QPI中,使用了80比特流控制单元。尽管较大的(例如,192比特流控制单元)的流控制单元吞吐量可以较低,但是,可以通过优化流控制单元数据的使用,来增大消息或分组吞吐量。例如,在QPI的某些实现中,使用整个80比特流控制单元空间,不管消息大小或类型如何。通过将较大的流控制单元细分为预定的长度和字段的时隙,可以优化192流控制单元长度,从而实现较高效率,甚至在有时未使用可用的时隙中的一个或多个的情况下。实际上,可以认为链路层通信包括许多不同类型的消息和通信,包括带有不同的标头长度和字段的消息和分组。在流控制单元中定义的时隙的相应的长度和组织可以被定义,以便对应于各种消息的统计的或预计的频率以及这些消息的需求。例如,可以为每个小时隙定义两个较大的时隙,以适应使用这些较大的消息类型和标头长度的消息传送的预期的统计频率,还有其他示例。进一步,也可以提供灵活性以进一步适应变化的通信量,诸如通过浮动有效负载字段,如在图6的示例中。在某些情况下,流控制单元格式可以是固定的,包括专用于流控制单元中的特定时隙的比特。
在图6的示例中,可以提供“Hdr”字段一般性地用于流控制单元,它表示流控制单元的标头指示。在某些情况下,Hdr字段可以指出流控制单元是否是标头流控制单元或数据流控制单元。在数据流控制单元中,流控制单元仍可以保持有时隙,但是省略或将某些字段的使用替换为有效负载数据。在某些情况下,数据字段可包括操作码和有效负载数据。在标头流控制单元的情况下,可以提供各种标头字段。在图6的示例中,可以为每一时隙提供“Oc”字段,Oc字段表示操作码。类似地,一个或多个时隙可以具有对应的“msg”字段,表示要被包括在时隙中的对应的分组的消息类型——假设时隙被设计成处理这样的分组类型等等。“DNID”字段可以表示目的地节点ID,“TID”字段可以表示事务ID,“RHTID”字段可以表示请求者节点ID或者归属跟踪器ID,还有其他潜在的字段。进一步,可以给一个或多个时隙提供有效负载字段。另外,CRC字段也可以被包括在流控制单元内,以提供流控制单元的CRC值,还有其他示例。
在某些实现中,链路宽度可以在链路的寿命内变化。例如,物理层可以在链路宽度状态之间转换,诸如往返于完全或原始巷道宽度和不同的或部分通道宽度。例如,在某些实现中,链路可以被初始化,以通过20个巷道传输数据。稍后,链路可以转换到其中只有8个巷道被活跃地使用的部分宽度传输状态,还有许多其他潜在示例。这样的通道宽度转换可以,例如,与由一个或多个功率控制单元(PCU)管辖功率管理任务一起使用,还有其他示例。
如上文所指出的,链路宽度会影响流控制单元吞吐率。图7是通过8巷道链路发送(导致流控制单元的吞吐量为24UI)的示例192比特流控制单元的表示。进一步,如图7的示例所示,在某些情况下,流控制单元的比特可以不按顺序发送,例如,在传输的早期发送更加对时间敏感的字段(例如,流控制单元类型字段(例如,数据或标头流控制单元),操作码,等等),节省或促进流控制单元中实现的特定错误检测或其他功能,还有其他示例。例如,在图7的示例中,在传输的第一UI(即,UI0),并行地在巷道L7到L0上发送比特191,167,143,119,95,71,47,以及23,而在流控制单元传输的第24(或最终)UI(即,UI23),发送比特168,144,120,96,72,48,24,以及0。应该理解,在其他实现以及示例中,可以使用其他排序方案、流控制单元长度、巷道宽度,等等。
在某些情况下,流控制单元的长度可以是活跃的巷道的数量的倍数。在这样的情况下,流控制单元可以均匀地在所有活跃的巷道上传输,流控制单元的传输可以基本上同时在清洁的(即,不相重叠的)边界上结束。例如,如图8的表示所示,流控制单元的比特可以被视为在4比特的连续的组(或“四位字节”)中传输。在此示例中,192比特流控制单元将通过8巷道链路传输。由于192是8的倍数,整个流控制单元可以在24UI中通过8巷道链路干净地传输。在其他情况下,流控制单元宽度可能不是活跃的巷道的数量的倍数。例如,图9示出了通过20巷道传输的示例192比特的另一表示。由于192不能均匀地被20除尽,因此,完全流控制单元的传输将要求非整数的间隔(例如,9.6UI)。在这样的情况下,并非浪费在传输的第10UI未使用的“额外的”巷道,可以利用前面的流控制单元的最后的比特传输第二重叠的流控制单元。流控制单元的这样的重叠的,或搅和(swizzling)会导致锯齿状的流控制单元边界,在某些实现中,流控制单元比特不按顺序发送。用于传输的模式可以被配置成允许流控制单元的更加对时间敏感的字段在流控制单元的早期传输,节省错误检测和校正,还有其他考虑。可以在物理以及链路层中的一层或两层中提供逻辑,以根据这样的模式传输流控制单元比特,并基于当前链路宽度,在各模式之间动态地变化。可以提供进一步的逻辑,以从这样的经搅和或排序的比特流重排序并重新构建流控制单元,还有其他示例。
在某些实现中,流控制单元可以被表征为标头流控制单元(例如,携带分组标头数据)或数据流控制单元(例如,携带分组有效负载数据)。返回到图6,流控制单元格式可以被定义为包括三个不同的时隙(例如,0,1,以及2),从而允许最多三个标头在单个流控制单元中传输(例如,在每一时隙中,有一个标头)。相应地,每一时隙都可以具有控制字段以及有效载荷字段。除这些之外,还可以为每一个标头(以及时隙)定义有效负载字段。进一步,可以定义浮动有效负载字段,该浮动有效负载字段可以被灵活地用作两个或更多时隙的额外的有效负载长度(例如,被时隙0或者时隙1)(基于这些时隙中的标头类型)。在一种实现中,浮动字段可以允许11个额外的比特的有效负载用于时隙0或者时隙1。注意,在定义较大的流控制单元的各实现中,可以使用较多浮动比特,在较小流控制单元中,可以提供较少浮动比特。
在某些实现中,通过允许字段在两个时隙之间浮动,可以根据某些消息的需要,提供额外的比特,而仍保持在预定义的流控制单元长度(例如,192比特)内,并最大化带宽的利用。转向图10的示例,在8巷道数据链路上示出了示例192比特流控制单元的两种情况1005,1010。在一种情况下,流控制单元(例如,1005)可包括三个时隙,时隙0,1,以及2。时隙0以及1中的每一个都可包括50比特有效负载字段。可以提供浮动字段,以可另选地将时隙0或者时隙1有效负载字段扩展浮动字段的字段长度(例如,11比特)。浮动字段的使用还可以扩展通过定义的多时隙流控制单元格式提供的效益增益。流控制单元内的时隙的大小,以及可以被置于每一时隙中的消息类型,可以潜在地甚至在缩小的流控制单元速率下,提供增大的带宽。
在图6的特定示例中,可以优化可以使用时隙1以及2的消息,缩小要被预留以编码这些时隙的操作码的比特的数量。当具有时隙0可以提供的较多比特的标头进入链路层时,可以提供分时隙算法,以允许它为额外的空间接管时隙1有效负载比特。还可以提供特殊控制(例如,LLCTRL)流控制单元,它们消耗所有三个时隙,相当于它们的需要的比特。还可以存在分时隙算法,以允许单个时隙被使用,而对于链路部分繁忙的情况,其他时隙不携带信息。
在图10的特定示例中,示出了浮动流控制单元字段的示例使用。例如,在标准地址嗅探(SA-S)标头的情况下,只可以允许单个SA-S消息(以及标头)在相同流控制单元中发送(例如,为防止冲突或在SA-S有效负载使用大于50比特有效负载的情况下,等等)。因此,在这样的示例中,在这样的情况下,SA-S可以只在同一流控制单元的时隙0或者时隙1中发送。在流控制单元1005的示例中,SA-S标头被包括在时隙0中,将利用浮动字段。因此,在流控制单元1005的示例中,使用浮动字段专门用于扩展时隙0的有效负载。在流控制单元1010的另一个示例中,SA-S标头将占用时隙1。在流控制单元1010的示例中,浮动字段专门用于扩展时隙1的有效负载。其他潜在示例也可以利用通过分时隙的流控制单元的浮动有效负载字段提供的灵活性,使用在图6和10的特定示例中所示出的原理。
在一个实施例中,诸如与图6一起示出的实施例,两个时隙,时隙0和1,可以被定义为具有一样大小的有效负载字段,而时隙2具有小得多的有效负载字段,以供例如缺乏这样的较大的有效负载字段的使用的标头的特定子集使用。进一步,在一个示例中,时隙1和2控制字段可以不携带完全消息类编码(与时隙0不同),而时隙2可以不携带完全操作码编码,还有其他潜在实现。
如上文所指出的,在某些实现中,时隙1和2可以不携带完全消息类编码,因为由于分时隙限制,并非所有的比特都被使用。时隙1可以携带消息类别比特0。这里,请求(REQ)和嗅探(SNP)分组被允许。在此实现中,REQ和SNP消息类编码差别在于比特0。结果,如果设计人员希望在部分消息类字段中允许不同的消息类,则它们可以选择不同的比特位置(即,区分两种不同类型的消息的上比特),或者向下阶比特指定不同的消息类型。然而,这里,两个上比特被暗示为0,带有区别REQ和SNP的下比特。在此示例中,时隙2不携带消息类比特,因为只有响应(RSP)(编码2)分组才被允许。因此,对于时隙2的消息类编码是RSP-2。时隙2也可以携带部分操作码。如上所述,可以假设操作码比特中的一个或多个为0。结果,可以使用部分消息类字段和部分操作代码字段,它们定义可以使用的消息和操作码的子集。注意,可以定义多组操作码和消息类。这里,如果使用消息类的低阶比特,那么,消息类型(即,MSG类型1/MSG类型2)的子集可用。然而,如果使用2个比特,那么,提供较大的子集(例如,消息类型1/消息类型2/消息类型3/消息类型4),还有其他示例。
消息类编码可以对应于要被包括在(或使用)流控制单元中的一个或多个定义的时隙中的特定标头类型。例如,标头可以具有多个大小。在一个示例中,可以基于标头类型,定义三时隙流控制单元,以支持潜在地四个大小的标头。表1包括潜在的标头格式和相关联的大小的示例性列表:
表1
小(或单)时隙标头可以用于那些足够小以容纳在时隙2,并且没有强制它们放入时隙0的协议排序要求的消息。小时隙标头也可以被置于时隙0,如果流控制单元的分时隙限制要求的话。单时隙标头可以用于那些带有可以容纳在时隙0或时隙1的有效负载的消息。某些单时隙标头还可以利用浮动有效负载字段。例如,在只有一个HTID或浮动字段存在的示例中,在一个实施例中,标准地址嗅探(SA-S)标头可以不在同一流控制单元的时隙0和时隙1两者中发送。基于协议排序要求,某些单时隙标头可以使用时隙0。双时隙标头可以用于那些足够大,以至于除浮动有效负载字段之外还将消耗时隙0和时隙1有效负载字段两者的消息,还有其他示例。
时隙NULL(空)操作码可包括特殊操作码,在一个示例中,该特殊操作码可以用于时隙0或者时隙1。对于时隙0,当链路层没有标头要在时隙0中传输时,可以使用Slot_NULL(时隙_空),但是,它具有要在时隙1或2传输的标头。当Slot_NULL用于时隙0中时,时隙0有效负载被视为预留(RSVD),还有其他示例。在某些实现中,在两个条件下,时隙NULL可以潜在地用于时隙1中。首先,当时隙0正在编码双时隙或特殊控制标头时,如此,消耗时隙1有效负载。在这样的情况下,时隙1操作码可以被设置为时隙NULL。第二条件是当链路层在时隙1中没有什么可发送,但是,具有用于时隙0的有效单时隙标头或用于时隙2的小时隙标头时。在此条件下,时隙1操作码可以被设置为时隙NULL,时隙1有效负载可以被视为预留,还有其他潜在的示例。
在某些实现中,小时隙2,可包括缩小的数量的操作码比特。当链路层在时隙2没有什么可发送时,它可以通过编码特定的操作码,诸如链路层信用操作码并将时隙2有效负载字段设置为全部零,发送“隐式NULL”。此时隙2编码的接收器可以作为链路层信用消息来处理它(特殊控制流控制单元的情况除外),但是,全部零编码将对信用和确认状态没有影响。在特殊控制流控制单元的情况下,由于它们会消耗整个流控制单元,因此,时隙2有效负载可以被视为RSVD,而隐式NULL将被忽略。在链路层在三个时隙中的任何一个以及CRD/ACK字段中没有什么可发送的情况下,链路层可以传输特殊控制虚消息,还有其他示例。
可以为流控制单元的定义的时隙中的一个或多个定义分时隙限制。在一个实施例中,双时隙标头可以将它们的消息类以及操作码置于时隙0中。当时隙0包含双时隙标头时,时隙1可以编码Slot_NULL操作码,因为时隙1有效负载字段将被时隙0标头消耗。当时隙0包含Slot_NULL时,单时隙,或小时隙标头,时隙1和2两者都可以编码非NULL的标头。在此特定示例中(例如,图6中所示出的),只有小时隙标头在时隙2中被允许。当时隙0和时隙1两者都包含单时隙标头时,一个可以是消耗浮动有效负载字段的类型。如果时隙0或时隙1两者都不包含消耗浮动有效负载字段的标头类型,则该字段可以被视为RSVD。
另外,在某些实现中,链路层可以使用多种不同类型的虚拟网络或虚拟信道信用。在一个示例中,可以支持池化(pooled)虚拟网络自适应(VNA)信用,并可以提供VNA字段。在一个示例实现中,当VNA字段指出非VNA流控制单元(例如,使用不同的信用池的流控制单元)时,可以指定标头被置于时隙0中。进一步,在此情况下,时隙2操作码可包括时隙2信用。进一步,当时隙0编码特殊控制标头时,时隙1和时隙2两者都可以被设置为固定值,没有标头可以被置于这些时隙中,还有其他潜在的实现。
如上文所指出的,在标头流控制单元中,各种不同的字段可以被包含在对应的流控制单元时隙中,诸如图6的特定示例中所示出的。注意,所示出的并描述的字段是作为示例提供的,也可以包括额外的或替换的字段。实际上,在某些实现中,所描述的某些字段可以是可选的,并可以省略,还有其他示例。
在一个示例中,可以提供消息类(MC)字段,以及其他字段。在某些示例中,协议层可以使用消息类字段来定义协议类别,该协议类别还充当主要操作码字段。链路层可以使用消息类字段,作为虚拟信道(VC)定义的一部分。由于要被编码的操作码的数量,某些协议类别/VC可以使用多个消息类编码,还有其他示例。例如,可以支持请求(REQ)、嗅探(SNP)、响应(RSP)、写回,非一致的绕过,以及非一致的标准类型。如果每一类型都编码了十六个操作,那么,将有96个操作的操作码空间。如果为每一种类型定义了另一模式比特或其他操作码空间,那么,可以提供另一96个操作;等等。
在一个示例中,可以另外提供操作码字段。协议层可以和消息类别一起使用操作码,以形成完整的操作码(即,定义消息类类型以及操作)。作为示例,带有REQ消息类型的相同操作码可以定义第一请求操作,而带有SNP消息类的相同操作码可以定义第二不同的SNP操作,还有其他示例。当归属代理和缓存代理共享相同NodeID(节点ID)时,链路层可以使用操作码来区别例如分组的归属代理目标或缓存代理目标。另外,链路层还可以使用操作码来确定分组大小,还有其他潜在的用途。
如上文所指出的,流控制单元标头还可以包括虚拟网络自适应(VNA)字段。在一个示例中,当VNA字段被设置为第一值时,该字段可以指出,流控制单元正在使用VNA信用。当设置为第二值时,流控制单元正在使用VN0或VN1信用,还有其他潜在的实现。在一个实施例中,值可以指出流控制单元是单个时隙流控制单元,时隙1和2代码可以被定义为NULL。
也可以提供虚拟网络(VN)字段,它指出,对于流控制单元,流控制单元中的标头是否正在使用特定虚拟网络,诸如虚拟网络VN0或VN1。这可以用于两个信用评定目的,并且如果正在使用VNA,则指出消息应该发送到哪一个虚拟网络。如果为整个流控制单元提供一个VN比特,则包含多个标头的任何VNA流控制单元都可以确保它们中的全部正在排放到VN0或它们中的全部正在排放至VN1。可另选地,可以提供多个VN比特。对于非VNA流控制单元,只有时隙0可以被允许具有非控制操作码,如此,VN可以指出该标头的网络。
在某些实现中,流控制单元中的时隙可以用于诸如信用返回、ACK、NAK等等之类的小有效负载消息。在一个示例中,可以提供信道字段,该字段可以被编码,用于信用返回中。结合虚拟网络字段,此编码可以提供信用返回映射到的虚拟信道。在消息类别具有多个编码的情况下,它们可以全部映射到用于信用评定的单个信道值。当信用返回类型是VNA时,可以忽略信道值。RSVD编码的使用可以被接收组件视为错误。表2包括可以被编码的不同的信道选项的示例。注意,可以使用比特(或表示十六进制值的比特)的任何组合。作为示例,3比特的下顺序可以用于编码。
表2
信道 |
REQ:请求 |
SNP:嗅探 |
RSP:响应 |
RSVD:预留 |
WB:写回 |
NCB:非一致的绕过 |
NCS:非一致的标准 |
也可以作为要被包括在流控制单元时隙中的标头字段,提供确认,或ACK字段。ACK字段可以被链路层用来从接收器向发送器传递流控制单元的无差错的接收。具有第一值的ACK指出,已经无错误地接收若干个流控制单元,诸如4,8,或12。当发送器接收到ACK时,它可以从链路层重试队列中解除分配对应的流控制单元。Ack和Ack字段可以用于信用返回控制流控制单元(例如,LLCRD),通过创建完全确认返回值(确认第一部分,ACK,确认第二部分),确定正在返回的确认的总数,还有其他示例。
如上文所指出的,在某些实现中,也可以提供标头指示比特(Hdr),它可以用于一种或多种目的。例如,Hdr分组可以标识分组是标头还是数据流控制单元,可以指出流控制单元是新分组的开始,以及指出交错的链路层控制流控制单元的开始。可以为所有分组的第一流控制单元设置Hdr。进一步,可以提供地址字段,以标识全局系统地址。所有一致的事务都可以是若干个对准的字节,并可以返回数据的字节的数量,从而消除对地址比特的某些部分的需要(例如,在64字节,可以省略下6个比特)。对于某些其他分组,将使用完全字节级别地址。在某些示例中可以提供“长度”字段,以指出正在执行部分读取的任何事务的以字节为单位的所请求的数据的长度。部分读取指定偏移(例如,上面省略的地址比特的下部部分)以及长度。有效长度是0到事务被对准到的字节数量减1,还有其他示例。
可以包括额外的字段。在某些情况下可以提供字节启用字段,以指出用于任何事务执行部分写入的有效字节。“字节启用”字段可以具有任何数量0到事务被对准到的字节数量减1。请求TID(RTID)字段可以被用来唯一地标识来自单个协议代理的不同的请求。归属跟踪器ID(HTID)字段可以用于嗅探分组和嗅探响应分组中,以指出嗅探和其响应将关联到的事务的归属跟踪器ID。在某些实现中,也可以提供RHTID字段,并且取决于操作码,它灵活地实现RTID或HTID。例如,对于嗅探,RHTID可以被解释为RTID,因为嗅探具有显式HTID字段。另一方面,对于响应分组,针对归属代理,RHTID可以被解释为HTID。另外,对于针对缓存代理的响应分组,对于FwdCnfltO除外的操作码,RHTID可以被解释如RTID,还有其他示例。在某些实现中,其他消息类型可以默认成被解释为RTID。
在某些实现中,可以提供额外的字段,诸如目的地节点ID(DNID)字段、请求者节点ID(RNID)字段、冲突节点ID(CNID)字段,以及源节点ID(SNID)字段。DNID可以标识分组的目的地。它可以由协议层提供,并被链路和路由层用来将分组引导到它们的目的地。RNID字段可以标识事务的原始请求者/启动者,并可以由协议层提供。CNID可以用于RspCnflt分组中,以指出嗅探遇到冲突并且应该发送FwdCnfltO的代理的节点ID(NID)。SNID字段可以用于SR-D分组中,以指出传输SR-D分组的代理的节点ID。
另外,还可以提供以前的缓存线状态(PCLS)字段,来编码缓存线的状态,在对等缓存代理或者在归属节点中发现它。例如,如果通过F状态下的对等节点来提供缓存线,则字段应该被设置为第一值。如果缓存线是由归属节点发送的,则归属节点应该设置该字段,以反映I状态或者S状态,这取决于它接收到的嗅探响应。如果代理不支持此字段,则它应该始终被编码为默认值。注意,PCLS字段可以用于性能监视/调节。非一致的受保护字段可以表示请求是正常的还是受保护的空间。有关编码,参见下面的表。
在某些实现中,HPI链路层可以支持带有显式的字段(诸如上文所描述的那些)以及隐式字段的多时隙流控制单元。例如,时隙消息编码和操作码可以被视为隐式的。例如,时隙1和2可以不携带完全消息类编码,因为在某些情况下,由于分时隙限制,并非所有的比特都是必需的。时隙1仅携带消息类比特0,在此时隙中仅允许REQ和SNP分组。REQ和SNP消息类别编码可以按比特0来区分,上两个比特可以被暗示为0。时隙2可以不携带消息类比特,因为在此时隙中仅允许RSP(编码2)分组。因此,对于时隙2的消息类编码可以是RSP-2。时隙2也可以仅携带操作码的一部分,操作码的第二部分被认为是默认值。这意味着,带有保存默认值的第二部分的RSP-2在时隙2中被允许。进一步,在一个实施例中,完整的操作码字段可以通过将完全消息类与完全操作码字段组合来创建,从而形成完整的操作码。
隐式字段的额外的示例可包括可以由操作码暗示的分组长度。进一步,可以通过组合请求者NodelD与请求者事务ID,来形成全局唯一事务ID(UTID)。注意,在P2P和非P2P事务之间的RTID空间中可能有重叠。例如,可以通过组合请求者NodelD与请求者事务ID,来形成全局P2P唯一事务ID(P2PUTID)。
在某些实现中,诸如图6的示例中所示出的那些,流控制单元的结构可以准许使用流控制单元空间的11比特的事务ID(TID)。结果,可以删除分布式归属代理的预先分配和启用。此外,在某些实现中,11比特的使用,允许使用TID,无需用于扩展的TID模式。
可以在链路的每一侧的每一个代理上提供链路层逻辑。代理或设备的传输器可以从较高层(例如,协议层或路由层)接收数据,并生成一个或多个流控制单元,以将数据传输到远程代理的接收器。代理可以生成带有两个或更多时隙的流控制单元。在某些情况下,代理可以试图使用定义的时隙,将多个消息或分组组合在单个流控制单元内。
在某些实现中,链路层逻辑可包括对应于每一个定义的时隙的专用的路径。路径可以以硬件和软件中的任何一个或者两者来实现。代理的接收器可以接收流控制单元(使用物理层重新构建的),链路层逻辑可以标识时隙中的每一个,并使用每一个时隙的相应的路径,处理时隙。链路层可以根据流控制单元的一个或多个编码的字段,诸如控制字段、标头字段、CRC字段等等,处理流控制单元,以及每一个时隙中所包括的数据。
在一个说明性示例中,传输器可以接收与第一事务相关联的写入请求、与另一第二事务相关联的嗅探请求,以及它可以发送到另一设备的一个或多个确认或信用返回。传输器可以通过互连的串行数据链路将单个流控制单元发送到其他设备,单个流控制单元包括写入请求、嗅探,以及确认(例如,完成)中的每一项的标头,每一个标头都占用相应的流控制单元时隙(诸如在图6的示例中所示出的3时隙实现中)。传输器可以缓冲它接收到的数据,并标识在单个流控制单元中发送多个消息的机会。接收器可以接收编译的流控制单元,并行地处理每一个时隙以标识,并处理三个消息中的每一个,还有许多其他潜在的示例。
在某些实现中,多个标头可以被包括在多时隙流控制单元中,以便使用单个流控制单元来发送多个消息。在某些示例中,相应的标头可以每一个都涉及完全独立事务。在某些实现中,可以约束流控制单元的灵活性,以便每一个微片仅包含被指向特定虚拟网络的消息。其他实现可以避免这样的状况。
在时隙消息将全部应用于多个虚拟网络中的共同的虚拟网络的情况下,传统上为时隙的相应的虚拟网络的标识预留的比特可以专用于其他用途,在某些实现中,这些其他用途进一步提高由流控制单元格式引入的效益增益,还有其他潜在的优点。在一个示例中,多时隙标头流控制单元中的全部时隙可以被对准到单个虚拟网络,诸如仅VNA、仅VN0,或仅VN1等等。通过实施此,可以删除指出虚拟网络的每个时隙比特。这会提高流控制单元bit利用的效率,并潜在地实现诸如从10比特TID扩展到11比特TID之类的其他特征,还有其他示例。在某些实现中,扩展为11比特TID可以允许使用TID,而无需用于扩展的TID模式。
HPI可以被包含在各种计算设备和系统中,包括大型机、服务器系统、个人计算机、移动计算机(诸如平板电脑、智能电话、个人数字系统,等等)、智能电器、游戏或娱乐控制台和机顶盒,还有其他示例。例如,图11示出了根据某些实现的示例计算机系统1100。如图11所示,多处理器系统1100是点对点互连系统,并包括通过点对点互连1150耦合的第一处理器1170和第二处理器1180。处理器1170和1180中的每一个都可以是处理器900的某种版本。在一个实施例中,1152和1154是诸如高性能的架构之类的串行,点对点一致的互连结构的一部分。结果,本发明可以在QPI架构内实现。
尽管只利用两个处理器1170、1180来示出,但是,可以理解,本发明的范围不仅限于此。在其他实施例中,一个或多个额外的处理器可以存在于给定处理器中。
处理器1170和1180被示为分别包括集成存储器控制器单元1172和1182。处理器1170还包括作为其总线控制器单元的一部分的点对点(P-P)接口1176和1178;类似地,第二处理器1180包括点对点接口1186和1188。处理器1170、1180可以使用点对点(P-P)接口电路1178、1188经由P-P接口1150来交换信息。如图11所示,IMC 1172和1182将处理器耦合到相应的存储器,即存储器1132和存储器1134,它们可以是本地连接到相应的处理器的主存储器的一部分。
处理器1170、1180可各自经由使用点对点接口电路1176、1194、1186、1198的各个P-P接口1152、1154与芯片组1190交换信息。芯片组1190还通过沿着高性能的图形互连1139的接口电路1192与高性能的图形电路1138交换信息。
共享缓存(未示出)可以被包括在任一处理器之内,或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接,从而如果将某处理器置于低功率模式时,可将任一处理器或两个处理器的本地缓存信息存储在该共享缓存中。
芯片组1190可经由接口1196耦合至第一总线1116。在一个实施例中,第一总线1116可以是外围组件互连(PCI)总线,或诸如PCI Express总线或其它第三代I/O互连总线之类的总线,但本发明的范围并不受此限制。
如图11所示,各种I/O设备1114耦合到第一总线1116,以及将第一总线1118耦合到第二总线1120的总线桥接器1118。在一个实施例中,第二总线1120可以是低管脚数(LPC)总线。在一个实施例中,各种设备耦合到第二总线1120,包括例如键盘和/或鼠标1122、通信设备1127和存储单元1128(诸如磁盘驱动器或常常包括指令/代码和数据1130的其他大容量存储设备)。进一步地,音频I/O 1124被示为耦合到第二总线1120。注意,其中被包括的组件和互连架构变化的其他架构也是可以的。例如,代替图11的点对点架构,系统可以实现多点分支总线或其他这样的架构。
尽管是参考数量有限的实施例来描述本发明的,但是,那些精通本技术的人将从其中理解很多修改和变体。所附权利要求书涵盖所有这样的修改和变体都将在本发明的真正的精神和范围内。
设计可以经过各个阶段,从创建到模拟到制造。表示设计的数据可以以若干种方式表示设计。首先,如对模拟有用的,硬件可以使用硬件描述语言或另一种功能描述语言来表示。另外,可以在设计过程的某些阶段产生带有逻辑和/或晶体管门的电路级别的模型。此外,在某些阶段,大多数设计还可以到达表示硬件模型中的各种设备的物理布局的数据的级别。在使用常规半导体制造技术的情况下,表示硬件模型的数据可以是指定用于生产集成电路的掩膜的不同的掩膜层上各种特征的存在或不存在的数据。在设计的任何表示中,数据可以存储在任何形式的机器可读的介质中。存储器或诸如盘之类的磁性或光存储器可以是存储通过光学或电波调制的或为传输信息以别的方式生成的传输的信息的机器可读介质。当传输表示或携带代码或设计的电的载波时,就执行电信号的复制、缓冲或重新传输而言,可以制作新副本。如此,通信提供商或网络提供商可以在有形的,机器可读介质上至少临时存储诸如被编码到载波中的信息之类的制品,实现本发明的各实施例的技术。
如此处所使用的模块是指硬件、软件,和/或固件的任何组合。作为示例,模块包括与非瞬时的介质相关联的存储被配置为由微控制器执行的代码的诸如微控制器之类的硬件。因此,在一个实施例中,对模块的引用,是指具体地被配置成识别和/或执行非瞬时的介质上保存的代码的硬件。此外,在另一个实施例中,模块的使用是指包括代码的非瞬时的介质,该代码具体地被配置为由微控制器执行以执行预定的操作。可以推断,在再一个实施例中,术语“模块”(在此示例中)可以引用微控制器和非瞬时的介质的组合。被示为分离的模块边界常常变化并潜在地重叠。例如,第一和第二模块可以共享硬件、软件、固件,或其组合,而潜在地保持某种独立硬件、软件,或固件。在一个实施例中,术语“逻辑”的使用包括诸如晶体管、寄存器之类的硬件,或诸如可编程逻辑器件之类的其他硬件。
在一个实施例中,短语“被配置成”是指排列、置于一起、制造、准备销售、进口和/或设计设备、硬件、逻辑,或元件以执行指定的或确定的任务。在此示例中,不正在操作的其设备或元件仍“被配置成”执行指定的任务,如果它被设计、耦合,和/或互连以执行所述指定的任务。作为纯粹的说明性示例,在操作过程中,逻辑门可以提供0或1。但是,“被配置成”向时钟提供启用信号的逻辑门不包括可以提供1或0的每个潜在的逻辑门。相反,逻辑门是以某种方式耦合的逻辑门,在操作过程中,1或0输出将启用时钟。再次注意,术语“被配置成”的使用不要求操作,而是,相反,专注于设备、硬件,和/或元件的潜在的状态,其中,在潜在的状态,设备、硬件,和/或元件被设计成当设备,硬件,和/或元件正在操作时执行特定任务。
此外,在一个实施例中,短语“以”、“能够”,和/或“可操作以”的使用是指以这样的方式设计以允许以指定的方式使用设备、逻辑、硬件,和/或元件的某些设备、逻辑、硬件,和/或元件。如上文所使用的,在一个实施例中,短语“以”、“能够”,和/或“可操作以”的使用是指设备、逻辑、硬件,和/或元件的潜在的状态,其中,设备、逻辑、硬件,和/或元件不正在操作,而是被以这样的方式设计,以允许以指定的方式使用设备。
如此处所使用的,值包括数字、状态、逻辑状态,或二进制逻辑状态的任何已知表示。逻辑电平、逻辑值的使用还被称为简单地表示二进制逻辑状态的1和0。例如,1是指高逻辑电平,0是指低逻辑电平。在一个实施例中,诸如晶体管或闪存单元之类的存储单元,可以能够保存单个逻辑值或多个逻辑值。然而,使用了计算机系统中的值的其他表示。例如,十进制数十还可以被表示为二进制值1010和十六进制字母A。因此,值包括能够被保存在计算机系统中的信息的任何表示。
此外,状态可以通过值或值的某些部分来表示。作为示例,诸如逻辑1之类的第一值,可以表示默认或初始状态,而诸如逻辑0之类的第二值,可以表示非默认状态。另外,在一个实施例中,术语“复位”和“设置”,分别是指默认和更新的值或状态。例如,默认值潜在地包括高逻辑值,即,复位,而更新的值潜在地包括低逻辑值,即,设置。注意,可以使用值的任何组合来表示任意数量的状态。
上文阐述的方法、硬件、软件、固件或代码的各实施例可以通过存储在机器可访问的、机器可读的、计算机可访问的,或计算机可读介质中的可由处理元件执行的指令或代码来实现。非瞬时的机器可访问的/可读取的介质包括以可由诸如计算机或电子系统之类的机器读取的形式提供(即,存储和/或传输)信息的任何机制。例如,非瞬时的机器可访问的介质包括随机存取存储器(RAM),诸如静态RAM(SRAM)或动态RAM(DRAM);ROM;磁性或光存储介质;闪存设备;电存储设备;光存储设备;声音存储设备;其他形式的用于保存从瞬时的(传播的)信号(例如,载波、红外信号、数字信号)接收到的信息的存储设备;等等,它们将与可以从其接收信息的非瞬时介质区别开来。
用于编程逻辑以执行本发明的各实施例的指令可以存储在系统中的存储器内,诸如DRAM、缓存、闪存,或其他存储器。此外,指令还可以通过网络或通过其他计算机可读介质来分发。如此,机器可读的介质可以包括用于以机器(例如,计算机)可读的形式存储或传输信息的任何机制,但不仅限于,软盘、光盘、压缩光盘、只读存储器(CD-ROM),以及磁光盘、只读存储器(ROMs)、随机存取存储器(RAM)、可擦与可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、磁卡或光卡、闪存,或用于通过电的、光学的、声音或其他形式的传播信号(例如,载波、红外信号、数字信号等等)通过因特网来传输信息的有形的,机器可读的存储器。相应地,计算机可读介质包括适于以可由机器(例如,计算机)读取的形式来存储或传输电子指令或信息的任何类型的有形的机器可读介质。
下列示例涉及根据本说明书的各实施例。一个或多个实施例可以提供设备、系统、机器可读的存储器、机器可读的介质,以及方法,用于标识事务数据,生成流控制单元以包括三个或更多个时隙以及要被用作所述时隙中的两个或更多个中的任何一个的扩展的浮动字段,并发送所述流控制单元以传输所述流控制单元。
在至少一个示例中,所述I/O逻辑包括分层栈,包括物理层逻辑、链路层逻辑。
在至少一个示例中,三个或更多个时隙包括三个定义的时隙。
在至少一个示例中,流控制单元包括192个比特。
在至少一个示例中,所述三个时隙中的第一个包括72比特,所述三个时隙中的第二个包括70比特,以及第三时隙包括18比特。
在至少一个示例中,所述第一时隙以及第二时隙各自都包括相应的50比特有效负载字段。
在至少一个示例中,所述浮动字段将把所述第一插槽或者所述第二插槽的所述有效负载字段扩展十一比特。
在至少一个示例中,所述第三时隙适于被编码为有确认以及信用返回中的一个或多个。
在至少一个示例中,所述流控制单元进一步包括16比特循环冗余校验(CRC)字段。
在至少一个示例中,所述流控制单元进一步包括11比特事务标识符(TID)字段。
在至少一个示例中,每一个时隙都将包括不同的消息的标头。
在至少一个示例中,每一个消息都与特定虚拟网络内的相应的事务相关联。
在至少一个示例中,所述流控制单元进一步包括标识所述特定虚拟网络的虚拟网络标识符。
在至少一个示例中,其中与不同的虚拟网络中的事务相关联的消息标头将被包括在不同的流控制单元中。
一个或多个实施例可以提供接收流控制单元的设备、系统、机器可读存储器、机器可读介质,以及方法,其中所述流控制单元将包括要被包括在所述流控制单元中的三个或更多个时隙以及要被用作所述时隙中的两个或更多个中的任何一个的扩展的浮动字段,并处理每一时隙以标识涉及一个或多个事务的一个或多个标头。
在至少一个示例中,一个或多个标头包括三个或更多个标头。
在至少一个示例中,每一个标头都对应于与不同的相应的事务相关联的相应的消息。
在至少一个示例中,每一个事务都被包括在特定虚拟网络中。
在至少一个示例中,可以标识浮动字段将扩展第一和第二时隙中的哪一个。
在至少一个示例中,所述第三时隙适于被编码为有确认以及信用返回中的一个或多个。
在至少一个示例中,可以通过数据链路,将流控制单元从第一设备发送到第二设备。第一和第二设备可包括微处理器、图形加速器,及其他设备。
一个或多个示例还可以提供包括至少链路层和物理层的分层协议栈,所述分层协议栈被配置成耦合到串行微分链路,其中所述分层协议栈进一步被配置成通过所述串行微分链路,传输192比特流控制单元。
在至少一个示例中,192比特流控制单元包括16比特CRC。
一个或多个示例还可以提供包括至少链路层和物理层的分层协议栈,所述分层协议栈被配置成耦合到串行差分链路,其中所述分层协议栈进一步被配置成通过所述串行差分链路,传输流控制单元,所述流控制单元包括11比特事务标识符字段。
一个或多个示例还可以提供包括至少链路层和物理层的分层协议栈,所述分层协议栈被配置成耦合到串行差分链路,其中所述分层协议栈进一步被配置成组装包括多个时隙的标头流控制单元。
在至少一个示例中,多个有效负载时隙包括3个时隙。
在至少一个示例中,3个时隙中的第一和第二时隙大小相等,3个时隙中的第三时隙小于第一时隙。
在至少一个示例中,特殊控制流控制单元可以消耗所有3个时隙。
在至少一个示例中,流控制单元包括16比特CRC。
说明书中对“一个实施例”、“实施例”的引用意味着结合该实施例所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此,在整个说明书的多个位置出现短语“在一个实施例中”或“在实施例中”不一定指的是同一实施例。此外,在一个或多个实施例中,特定特征、结构或特性可以以任何合适的方式组合起来。
在前述的说明书中,参考其特定示例性实施例给出了详细描述。然而,显而易见的是,在不偏离如在所附权利要求书中阐述的本发明的较广泛的精神和范围的情况下,可以作出各种修改方案和改变。相应地,说明书和附图应被视为说明性的,而不是限制性的。此外,前述的对实施例及其他示例性的语言的使用不一定引用相同实施例或相同示例,而是可以引用不同的实施例,以及潜在地相同的实施例。
Claims (28)
1.一种用于在数据链路上发送数据的设备,所述设备包括:
I/O逻辑,用于:
组装事务层分组的分组标头和有效载荷,所述组装表征为在所述分组标头和/或有效载荷中生成流控制单元以包括三个或更多个时隙以及要被用作所述时隙中的两个或更多个中的任何一个的扩展的浮动字段,其中每个时隙标识与一个或多个事务有关的一个或多个标头,并且其中每个时隙适于在单个流控制单元包括不同的标头;以及
传输包括所述流控制单元的所述事务层分组,
其中所述浮动字段允许补充所述时隙中的两个或更多个中的任何一个的有效负载字段,从而提供灵活性以进一步适应变化的通信量。
2.如权利要求1所述的设备,其特征在于,所述I/O逻辑包括分层栈,包括物理层逻辑、链路层逻辑,以及协议层逻辑。
3.如权利要求1所述的设备,其特征在于,所述三个或更多个时隙包括三个定义的时隙。
4.如权利要求3所述的设备,其特征在于,所述流控制单元包括192比特。
5.如权利要求4所述的设备,其特征在于,所述三个时隙中的第一个包括72比特,所述三个时隙中的第二个包括70比特,以及第三时隙包括18比特。
6.如权利要求5所述的设备,其特征在于,所述第一时隙以及第二时隙各自都包括相应的50比特有效负载字段。
7.如权利要求6所述的设备,其特征在于,所述浮动字段将把所述第一时隙或者所述第二时隙的所述有效负载字段扩展十一比特。
8.如权利要求5所述的设备,其特征在于,所述第三时隙适于被编码成有确认以及信用返回中的一个或多个。
9.如权利要求5所述的设备,其特征在于,所述流控制单元进一步包括16比特循环冗余校验(CRC)字段。
10.如权利要求5所述的设备,其特征在于,所述流控制单元进一步包括11比特事务标识符(TID)字段。
11.如权利要求1所述的设备,其特征在于,每一个消息都与特定虚拟网络内的相应的事务相关联。
12.如权利要求11所述的设备,其特征在于,所述流控制单元进一步包括用于标识所述特定虚拟网络的虚拟网络标识符。
13.如权利要求11所述的设备,其特征在于,与不同的虚拟网络中的事务相关联的消息标头将被包括在不同的流控制单元中。
14.一种用于在数据链路上发送数据的设备,所述设备包括:
I/O逻辑,用于:
通过串行数据链路接收事务层分组,所述事务层分组包括分组标头或分组有效载荷中的流控制单元,其中所述流控制单元具有定义的格式,并且所述格式定义要被包括在所述流控制单元中的三个或更多个时隙以及要被用作所述时隙中的两个或更多个中的任何一个的扩展的浮动字段;以及
处理每一个时隙以标识与一个或多个事务有关的一个或多个标头,其中每个时隙适于在单个流控制单元包括不同的标头,
其中所述浮动字段允许补充所述时隙中的两个或更多个中的任何一个的有效负载字段,从而提供灵活性以进一步适应变化的通信量。
15.如权利要求14所述的设备,其特征在于,所述一个或多个标头包括三个或更多个标头。
16.如权利要求15所述的设备,其特征在于,所述标头中的每一个都对应于与不同的、相应的事务相关联的相应的消息。
17.如权利要求16所述的设备,其特征在于,所述事务中的每一个都被包括在特定虚拟网络中。
18.如权利要求14所述的设备,其特征在于,所述三个或更多个时隙包括三个定义的时隙。
19.如权利要求18所述的设备,其特征在于,所述流控制单元包括192比特。
20.如权利要求19所述的设备,其特征在于,所述三个时隙中的第一个包括72比特,所述三个时隙中的第二个包括70比特,以及第三时隙包括18比特。
21.如权利要求20所述的设备,其特征在于,所述I/O逻辑进一步标识所述浮动字段将扩展所述第一和第二时隙中的哪一个。
22.如权利要求20所述的设备,其特征在于,所述第三时隙适于被编码成有确认以及信用返回中的一个或多个。
23.一种用于在数据链路上发送数据的方法,所述方法包括:
组装要在串行数据链路上被发送到设备的事务层分组的分组标头和有效载荷,所述组装表征为
从所述事务数据在所述分组标头和/或有效载荷中生成一个或多个流控制单元,每一个流控制单元具有定义的格式,其中所述格式定义要被包括在所述流控制单元中的三个或更多个时隙以及要被用作所述时隙中的两个或更多中的任何一个的扩展的浮动字段,其中每个时隙标识与一个或多个事务有关的一个或多个标头,并且其中每个时隙适于在单个流控制单元包括不同的标头;以及
通过所述串行数据链路,将所述流控制单元发送到所述设备,
其中所述浮动字段允许补充所述时隙中的两个或更多个中的任何一个的有效负载字段,从而提供灵活性以进一步适应变化的通信量。
24.如权利要求23所述的方法,其特征在于,所述流控制单元包括192比特,所述时隙中的第一个包括72比特、所述时隙中的第二个包括70比特,以及所述时隙中的第三个包括18比特。
25.如权利要求23所述的方法,其特征在于,所述浮动字段包括十一比特。
26.一种用于在数据链路上发送数据的设备,所述设备包括用于执行如权利要求23-25中任一项所述的方法的装置。
27.一种包括逻辑的设备,所述逻辑的至少一部分是硬件逻辑形式的,所述逻辑用于执行如权利要求23-25中任一项所述的方法。
28.一种或多种其上存储有指令的计算机可读介质,所述指令当由计算机处理器执行时使所述处理器执行如权利要求23至25中任一项所述的方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261717091P | 2012-10-22 | 2012-10-22 | |
US61/717,091 | 2012-10-22 | ||
PCT/US2013/032718 WO2014065881A1 (en) | 2012-10-22 | 2013-03-16 | Multislot link layer flit |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104737142A CN104737142A (zh) | 2015-06-24 |
CN104737142B true CN104737142B (zh) | 2018-03-23 |
Family
ID=50485278
Family Applications (26)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711159546.1A Active CN108228495B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380049212.2A Active CN104769570B (zh) | 2012-10-22 | 2013-03-15 | 控制多时隙链路层微片中的消息收发 |
CN201380049062.5A Active CN104756097B (zh) | 2012-10-22 | 2013-03-15 | 一致性协议表 |
CN202010633738.7A Active CN111737167B (zh) | 2012-10-22 | 2013-03-15 | 用于高性能互连物理层的装置、方法和系统 |
CN201380049066.3A Active CN104737147B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201710093224.5A Active CN107015924B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380016998.8A Active CN104335196B (zh) | 2012-10-22 | 2013-03-15 | 用于传送数据的方法、装置和系统 |
CN201710038234.9A Active CN106815151B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连相干协议 |
CN201710043551.XA Active CN106681938B (zh) | 2012-10-22 | 2013-03-15 | 用于控制多时隙链路层微片中的消息收发的装置和系统 |
CN201410582176.2A Active CN104391816B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201710043763.8A Active CN107045479B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380049203.3A Active CN104969206B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201810337297.9A Active CN108614783B (zh) | 2012-10-22 | 2013-03-15 | 一致性协议表 |
CN201380049199.0A Pending CN104969207A (zh) | 2012-10-22 | 2013-03-15 | 高性能互连一致性协议 |
CN201810011011.8A Active CN108055214B (zh) | 2012-10-22 | 2013-03-15 | 用于对数据进行通信的装置和系统 |
CN201710038141.6A Active CN106776364B (zh) | 2012-10-22 | 2013-03-15 | 用于高性能互连物理层的装置、方法和系统 |
CN201380016955.XA Active CN104380269B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连相干协议 |
CN201380055335.7A Active CN104737142B (zh) | 2012-10-22 | 2013-03-16 | 多时隙链路层流控制单元 |
CN201710243776.XA Active CN107092565B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201810095156.0A Active CN108132892B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201710067578.2A Active CN107102960B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380049075.2A Active CN104995614B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380017285.3A Active CN104487958B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201410751146.XA Active CN104536933B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380016778.5A Active CN104303166B (zh) | 2012-10-22 | 2013-03-28 | 高性能互连链路层 |
CN201711267378.8A Active CN107968756B (zh) | 2012-10-22 | 2013-03-28 | 高性能互连链路层 |
Family Applications Before (17)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711159546.1A Active CN108228495B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380049212.2A Active CN104769570B (zh) | 2012-10-22 | 2013-03-15 | 控制多时隙链路层微片中的消息收发 |
CN201380049062.5A Active CN104756097B (zh) | 2012-10-22 | 2013-03-15 | 一致性协议表 |
CN202010633738.7A Active CN111737167B (zh) | 2012-10-22 | 2013-03-15 | 用于高性能互连物理层的装置、方法和系统 |
CN201380049066.3A Active CN104737147B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201710093224.5A Active CN107015924B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380016998.8A Active CN104335196B (zh) | 2012-10-22 | 2013-03-15 | 用于传送数据的方法、装置和系统 |
CN201710038234.9A Active CN106815151B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连相干协议 |
CN201710043551.XA Active CN106681938B (zh) | 2012-10-22 | 2013-03-15 | 用于控制多时隙链路层微片中的消息收发的装置和系统 |
CN201410582176.2A Active CN104391816B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201710043763.8A Active CN107045479B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201380049203.3A Active CN104969206B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连物理层 |
CN201810337297.9A Active CN108614783B (zh) | 2012-10-22 | 2013-03-15 | 一致性协议表 |
CN201380049199.0A Pending CN104969207A (zh) | 2012-10-22 | 2013-03-15 | 高性能互连一致性协议 |
CN201810011011.8A Active CN108055214B (zh) | 2012-10-22 | 2013-03-15 | 用于对数据进行通信的装置和系统 |
CN201710038141.6A Active CN106776364B (zh) | 2012-10-22 | 2013-03-15 | 用于高性能互连物理层的装置、方法和系统 |
CN201380016955.XA Active CN104380269B (zh) | 2012-10-22 | 2013-03-15 | 高性能互连相干协议 |
Family Applications After (8)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710243776.XA Active CN107092565B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201810095156.0A Active CN108132892B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201710067578.2A Active CN107102960B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380049075.2A Active CN104995614B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380017285.3A Active CN104487958B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201410751146.XA Active CN104536933B (zh) | 2012-10-22 | 2013-03-27 | 高性能互连物理层 |
CN201380016778.5A Active CN104303166B (zh) | 2012-10-22 | 2013-03-28 | 高性能互连链路层 |
CN201711267378.8A Active CN107968756B (zh) | 2012-10-22 | 2013-03-28 | 高性能互连链路层 |
Country Status (9)
Country | Link |
---|---|
US (20) | US20140201463A1 (zh) |
EP (2) | EP3410304B1 (zh) |
JP (2) | JP6139689B2 (zh) |
KR (27) | KR101696124B1 (zh) |
CN (26) | CN108228495B (zh) |
BR (1) | BR112015006432A2 (zh) |
DE (14) | DE112013005086T5 (zh) |
RU (2) | RU2579140C1 (zh) |
WO (11) | WO2014065873A1 (zh) |
Families Citing this family (208)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013105967A1 (en) * | 2012-01-13 | 2013-07-18 | Intel Corporation | Efficient peer-to-peer communication support in soc fabrics |
US8943255B2 (en) * | 2012-05-29 | 2015-01-27 | Lsi Corporation | Methods and structure for accounting for connection resets between peripheral component interconnect express bridges and host devices |
US9479196B2 (en) | 2012-10-22 | 2016-10-25 | Intel Corporation | High performance interconnect link layer |
KR101696124B1 (ko) * | 2012-10-22 | 2017-01-12 | 인텔 코포레이션 | 고성능 인터커넥트 물리 계층 |
US9280507B2 (en) | 2012-10-22 | 2016-03-08 | Intel Corporation | High performance interconnect physical layer |
US9355058B2 (en) * | 2012-10-22 | 2016-05-31 | Intel Corporation | High performance interconnect physical layer |
US9367474B2 (en) * | 2013-06-12 | 2016-06-14 | Apple Inc. | Translating cache hints |
US20150006962A1 (en) * | 2013-06-27 | 2015-01-01 | Robert C. Swanson | Memory dump without error containment loss |
CN104579605B (zh) * | 2013-10-23 | 2018-04-10 | 华为技术有限公司 | 一种数据传输方法及装置 |
US9306863B2 (en) * | 2013-12-06 | 2016-04-05 | Intel Corporation | Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets |
US9325449B2 (en) | 2013-12-06 | 2016-04-26 | Intel Corporation | Lane error detection and lane removal mechanism to reduce the probability of data corruption |
US9397792B2 (en) | 2013-12-06 | 2016-07-19 | Intel Corporation | Efficient link layer retry protocol utilizing implicit acknowledgements |
JP6221717B2 (ja) * | 2013-12-12 | 2017-11-01 | 富士通株式会社 | ストレージ装置、ストレージシステム及びデータ管理プログラム |
KR101925694B1 (ko) * | 2013-12-26 | 2018-12-05 | 인텔 코포레이션 | 멀티칩 패키지 링크 |
EP3361390B1 (en) * | 2013-12-26 | 2020-04-01 | INTEL Corporation | Pci express enhancements |
US9594719B2 (en) | 2014-02-03 | 2017-03-14 | Valens Semiconductor Ltd. | Seamless addition of high bandwidth lanes |
US9628382B2 (en) | 2014-02-05 | 2017-04-18 | Intel Corporation | Reliable transport of ethernet packet data with wire-speed and packet data rate match |
CN105095147B (zh) * | 2014-05-21 | 2018-03-13 | 华为技术有限公司 | 片上网络的Flit传输方法及装置 |
RU2608881C2 (ru) | 2014-05-28 | 2017-01-25 | Общество С Ограниченной Ответственностью "Яндекс" | Способ и система для управления турборежимом |
US9747048B2 (en) * | 2014-06-02 | 2017-08-29 | Micron Technology, Inc. | Systems and methods for packing data in a scalable memory system protocol |
US9619214B2 (en) | 2014-08-13 | 2017-04-11 | International Business Machines Corporation | Compiler optimizations for vector instructions |
US9571465B1 (en) * | 2014-09-18 | 2017-02-14 | Amazon Technologies, Inc. | Security verification by message interception and modification |
US9904645B2 (en) * | 2014-10-31 | 2018-02-27 | Texas Instruments Incorporated | Multicore bus architecture with non-blocking high performance transaction credit system |
US9778315B2 (en) * | 2014-11-14 | 2017-10-03 | Cavium, Inc. | Testbench builder, system, device and method having agent loopback functionality |
US9870328B2 (en) * | 2014-11-14 | 2018-01-16 | Cavium, Inc. | Managing buffered communication between cores |
US9665505B2 (en) | 2014-11-14 | 2017-05-30 | Cavium, Inc. | Managing buffered communication between sockets |
US20160173398A1 (en) * | 2014-12-12 | 2016-06-16 | Intel Corporation | Method, Apparatus And System For Encoding Command Information In a Packet-Based Network |
US9921768B2 (en) * | 2014-12-18 | 2018-03-20 | Intel Corporation | Low power entry in a shared memory link |
US9444551B2 (en) * | 2014-12-19 | 2016-09-13 | Intel Corporation | High performance optical repeater |
US9740646B2 (en) * | 2014-12-20 | 2017-08-22 | Intel Corporation | Early identification in transactional buffered memory |
US10025746B2 (en) * | 2014-12-20 | 2018-07-17 | Intel Corporation | High performance interconnect |
US9632862B2 (en) * | 2014-12-20 | 2017-04-25 | Intel Corporation | Error handling in transactional buffered memory |
US9785556B2 (en) | 2014-12-23 | 2017-10-10 | Intel Corporation | Cross-die interface snoop or global observation message ordering |
US20160188519A1 (en) * | 2014-12-27 | 2016-06-30 | Intel Corporation | Method, apparatus, system for embedded stream lanes in a high-performance interconnect |
CN104536929A (zh) * | 2015-01-14 | 2015-04-22 | 浪潮(北京)电子信息产业有限公司 | 一种物理层初始化方法及客户端 |
US9998434B2 (en) * | 2015-01-26 | 2018-06-12 | Listat Ltd. | Secure dynamic communication network and protocol |
US20160285624A1 (en) * | 2015-03-26 | 2016-09-29 | Intel Corporation | Pseudorandom bit sequences in an interconnect |
US9946676B2 (en) * | 2015-03-26 | 2018-04-17 | Intel Corporation | Multichip package link |
US10282315B2 (en) | 2015-03-27 | 2019-05-07 | Cavium, Llc | Software assisted hardware configuration for software defined network system-on-chip |
US9639276B2 (en) * | 2015-03-27 | 2017-05-02 | Intel Corporation | Implied directory state updates |
US9720838B2 (en) * | 2015-03-27 | 2017-08-01 | Intel Corporation | Shared buffered memory routing |
US9619396B2 (en) * | 2015-03-27 | 2017-04-11 | Intel Corporation | Two level memory full line writes |
US9760515B2 (en) | 2015-04-06 | 2017-09-12 | Qualcomm Incorporated | Shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY) |
US10417128B2 (en) | 2015-05-06 | 2019-09-17 | Oracle International Corporation | Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches |
US20160353357A1 (en) * | 2015-05-27 | 2016-12-01 | Qualcomm Incorporated | Methods and systems for multiplexed communication in dense wireless environments |
CN106664236B (zh) * | 2015-06-10 | 2019-11-12 | 华为技术有限公司 | 一种信号传输方法、控制器和信号传输系统 |
US9697145B2 (en) * | 2015-06-12 | 2017-07-04 | Apple Inc. | Memory interface system |
US10089275B2 (en) | 2015-06-22 | 2018-10-02 | Qualcomm Incorporated | Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system |
US20160371222A1 (en) * | 2015-06-22 | 2016-12-22 | Qualcomm Incorporated | COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER |
KR102485999B1 (ko) * | 2015-07-01 | 2023-01-06 | 삼성전자주식회사 | 마스터-사이드 필터를 포함하는 캐시 코히런트 시스템과 이를 포함하는 데이터 처리 시스템 |
US9692589B2 (en) | 2015-07-17 | 2017-06-27 | Intel Corporation | Redriver link testing |
KR20180036758A (ko) * | 2015-07-30 | 2018-04-09 | 발렌스 세미컨덕터 엘티디. | 고 대역폭 레인들의 원활한 추가 |
JP6674085B2 (ja) * | 2015-08-12 | 2020-04-01 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US9990291B2 (en) * | 2015-09-24 | 2018-06-05 | Qualcomm Incorporated | Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols |
US9720439B2 (en) | 2015-09-26 | 2017-08-01 | Intel Corporation | Methods, apparatuses, and systems for deskewing link splits |
US10671476B2 (en) * | 2015-09-26 | 2020-06-02 | Intel Corporation | In-band margin probing on an operational interconnect |
US10461805B2 (en) | 2015-09-26 | 2019-10-29 | Intel Corporation | Valid lane training |
CN112612731B (zh) * | 2015-09-26 | 2024-09-03 | 英特尔公司 | 多芯片封装链路错误检测 |
CN107949995B (zh) * | 2015-09-26 | 2021-09-07 | 英特尔公司 | 用于数据通信的装置、方法和系统 |
GB2543745B (en) * | 2015-10-15 | 2018-07-04 | Advanced Risc Mach Ltd | An apparatus and method for operating a virtually indexed physically tagged cache |
US10198384B2 (en) | 2016-03-01 | 2019-02-05 | Qorvo Us, Inc. | One wire bus to RFFE translation system |
US10128964B2 (en) | 2016-03-10 | 2018-11-13 | Qualcomm Incorporated | Multiphase preamble data sequences for receiver calibration and mode data signaling |
US9779028B1 (en) | 2016-04-01 | 2017-10-03 | Cavium, Inc. | Managing translation invalidation |
CN105933286B (zh) * | 2016-04-05 | 2019-08-02 | 浪潮电子信息产业股份有限公司 | 一种验证协议的方法及装置 |
RU2643620C2 (ru) * | 2016-05-11 | 2018-02-02 | федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") | Способ планирования задач предобработки данных Интернета Вещей для систем анализа |
US10713202B2 (en) * | 2016-05-25 | 2020-07-14 | Samsung Electronics Co., Ltd. | Quality of service (QOS)-aware input/output (IO) management for peripheral component interconnect express (PCIE) storage system with reconfigurable multi-ports |
US10503641B2 (en) * | 2016-05-31 | 2019-12-10 | Advanced Micro Devices, Inc. | Cache coherence for processing in memory |
US11144691B2 (en) * | 2016-06-02 | 2021-10-12 | Siemens Industry Software Inc. | Virtual Ethernet mutable port group transactor |
TWI613547B (zh) * | 2016-06-16 | 2018-02-01 | 新漢股份有限公司 | 具有pci-e增強器的電腦系統,及其pci-e增強器的設定方法 |
US10103837B2 (en) * | 2016-06-23 | 2018-10-16 | Advanced Micro Devices, Inc. | Asynchronous feedback training |
US10484361B2 (en) * | 2016-06-30 | 2019-11-19 | Intel Corporation | Systems, methods, and apparatuses for implementing a virtual device observation and debug network for high speed serial IOS |
US10303605B2 (en) * | 2016-07-20 | 2019-05-28 | Intel Corporation | Increasing invalid to modified protocol occurrences in a computing system |
US10929059B2 (en) | 2016-07-26 | 2021-02-23 | MemRay Corporation | Resistance switching memory-based accelerator |
US10379904B2 (en) * | 2016-08-31 | 2019-08-13 | Intel Corporation | Controlling a performance state of a processor using a combination of package and thread hint information |
RU2016137176A (ru) * | 2016-09-16 | 2018-03-19 | Оракл Интернэйшнл Корпорейшн | Связывание преобразованного исходного кода с первоначальным исходным кодом с помощью метаданных |
US10255181B2 (en) * | 2016-09-19 | 2019-04-09 | Qualcomm Incorporated | Dynamic input/output coherency |
US10936045B2 (en) | 2016-09-26 | 2021-03-02 | Hewlett-Packard Development Company, L.P. | Update memory management information to boot an electronic device from a reduced power mode |
US10846258B2 (en) * | 2016-09-30 | 2020-11-24 | Intel Corporation | Voltage modulated control lane |
US10152446B2 (en) * | 2016-10-01 | 2018-12-11 | Intel Corporation | Link-physical layer interface adapter |
CN108121842B (zh) * | 2016-11-30 | 2021-04-27 | 深圳市中兴微电子技术有限公司 | 多处理器系统芯片的低功耗工作方式的验证方法和装置 |
CN106527576A (zh) * | 2016-12-01 | 2017-03-22 | 郑州云海信息技术有限公司 | 一种pcie设备的时钟分离设计方法和系统 |
CN108170370B (zh) | 2016-12-07 | 2021-01-26 | 慧荣科技股份有限公司 | 数据储存装置与数据传输速率控制方法 |
TWI610179B (zh) | 2016-12-07 | 2018-01-01 | 慧榮科技股份有限公司 | 主機裝置與資料傳輸速率控制方法 |
TWI633777B (zh) * | 2016-12-13 | 2018-08-21 | 威盛電子股份有限公司 | 傳輸介面晶片以及其測試方法 |
KR20180071598A (ko) | 2016-12-20 | 2018-06-28 | 주식회사 포스코 | 중장비 위치 추적 시스템 |
KR101946135B1 (ko) * | 2017-01-11 | 2019-02-08 | 울산과학기술원 | 비휘발성 메모리를 이용하는 데이터베이스 관리 시스템 및 방법 |
US11159636B2 (en) * | 2017-02-08 | 2021-10-26 | Arm Limited | Forwarding responses to snoop requests |
US11182315B2 (en) * | 2017-02-10 | 2021-11-23 | Intel Corporation | Apparatuses, methods, and systems for hardware control of processor performance levels |
US10572434B2 (en) | 2017-02-27 | 2020-02-25 | International Business Machines Corporation | Intelligent certificate discovery in physical and virtualized networks |
US10784986B2 (en) | 2017-02-28 | 2020-09-22 | Intel Corporation | Forward error correction mechanism for peripheral component interconnect-express (PCI-e) |
CN107491407B (zh) * | 2017-07-03 | 2019-07-12 | 西安空间无线电技术研究所 | 基于fpga内serdes的自适应高速传输系统 |
US11030126B2 (en) * | 2017-07-14 | 2021-06-08 | Intel Corporation | Techniques for managing access to hardware accelerator memory |
US11249808B2 (en) * | 2017-08-22 | 2022-02-15 | Intel Corporation | Connecting accelerator resources using a switch |
CN107678854A (zh) * | 2017-08-31 | 2018-02-09 | 郑州云海信息技术有限公司 | 一种解决计算机缓存一致性冲突的方法 |
US10474611B2 (en) | 2017-09-19 | 2019-11-12 | International Business Machines Corporation | Aligning received bad data indicators (BDIS) with received data on a cross-chip link |
CN107589698B (zh) * | 2017-09-20 | 2021-05-25 | 友达光电股份有限公司 | 应用于物联网中的感测装置及控制方法 |
US20190095273A1 (en) * | 2017-09-27 | 2019-03-28 | Qualcomm Incorporated | Parity bits location on i3c multilane bus |
US10963035B2 (en) * | 2017-10-11 | 2021-03-30 | Qualcomm Incorporated | Low power PCIe |
WO2019100238A1 (zh) * | 2017-11-22 | 2019-05-31 | 深圳市大疆创新科技有限公司 | 一种断链恢复的方法及飞行器 |
CN107894963B (zh) * | 2017-11-27 | 2021-07-27 | 上海兆芯集成电路有限公司 | 用于系统单芯片的通信控制器与通信方法 |
US10466911B2 (en) * | 2017-12-18 | 2019-11-05 | Western Digital Technologies, Inc. | Method using logical based addressing for latency reduction |
WO2019140049A1 (en) * | 2018-01-10 | 2019-07-18 | Lumeova, Inc. | Method, devices and system for wireless communication channels fso |
US20190227971A1 (en) * | 2018-01-23 | 2019-07-25 | Qualcomm Incorporated | Architecture for consolidating multiple sources of low-bandwidth data over a serial bus |
US20190294777A1 (en) * | 2018-03-26 | 2019-09-26 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Systems and methods for managing access to host computing devices by external devices |
US10534881B2 (en) * | 2018-04-10 | 2020-01-14 | Advanced Micro Devices, Inc. | Method of debugging a processor |
US20190042455A1 (en) * | 2018-05-04 | 2019-02-07 | Intel Corporation | Globally addressable memory for devices linked to hosts |
CN108563510B (zh) * | 2018-05-04 | 2021-07-13 | 湖南大学 | 面向e级计算的体系结构感知优化方法 |
US20190356412A1 (en) * | 2018-05-16 | 2019-11-21 | Qualcomm Incorporated | Fast termination of multilane double data rate transactions |
CN108762747B (zh) * | 2018-05-30 | 2022-02-18 | 郑州云海信息技术有限公司 | 数据处理方法以及计算机设备 |
WO2019237130A1 (en) * | 2018-06-04 | 2019-12-12 | Lightfleet Corporation | Routing and control protocol for high-performance interconnect fabrics |
CN110609866B (zh) * | 2018-06-15 | 2023-08-11 | 伊姆西Ip控股有限责任公司 | 用于协商事务的方法、设备和计算机程序产品 |
US10693589B2 (en) * | 2018-06-18 | 2020-06-23 | Huawei Technologies Co., Ltd. | Serdes with jitter injection self stress mechanism |
US11301160B2 (en) * | 2018-06-20 | 2022-04-12 | Genesys Telecommunications Laboratories, Inc. | System and method for a replication protocol in a real-time statistical engine |
CN109144943A (zh) * | 2018-06-26 | 2019-01-04 | 深圳市安信智控科技有限公司 | 基于高速串行通道互连的计算芯片与存储器芯片组合系统 |
GB2575294B8 (en) * | 2018-07-04 | 2022-07-20 | Graphcore Ltd | Host Proxy On Gateway |
US10841355B2 (en) * | 2018-07-13 | 2020-11-17 | Apple Inc. | Methods and apparatus for streaming media conversion with reduced buffering memories |
US12074694B2 (en) | 2018-09-06 | 2024-08-27 | Nokia Solutions And Networks Oy | ACQI decoding confidence detection |
US10541841B1 (en) * | 2018-09-13 | 2020-01-21 | Advanced Micro Devices, Inc. | Hardware transmit equalization for high speed |
CN109558122B (zh) * | 2018-11-29 | 2022-08-19 | 湖南国科微电子股份有限公司 | 一种提升物理层兼容性的系统与方法 |
US10761939B1 (en) * | 2018-12-13 | 2020-09-01 | Amazon Technologies, Inc. | Powering-down or rebooting a device in a system fabric |
TWI706257B (zh) * | 2018-12-13 | 2020-10-01 | 新唐科技股份有限公司 | 匯流排系統 |
US10771189B2 (en) * | 2018-12-18 | 2020-09-08 | Intel Corporation | Forward error correction mechanism for data transmission across multi-lane links |
KR102165860B1 (ko) | 2018-12-31 | 2020-10-14 | 성균관대학교산학협력단 | 슬로티드 페이지의 더블 헤더 로깅 방법 및 데이터베이스 장치 |
US10599601B1 (en) * | 2019-01-16 | 2020-03-24 | Qorvo Us, Inc. | Single-wire bus (SuBUS) slave circuit and related apparatus |
US11099991B2 (en) | 2019-01-24 | 2021-08-24 | Vmware, Inc. | Programming interfaces for accurate dirty data tracking |
US11068400B2 (en) * | 2019-01-24 | 2021-07-20 | Vmware, Inc. | Failure-atomic logging for persistent memory systems with cache-coherent FPGAs |
US11940483B2 (en) | 2019-01-31 | 2024-03-26 | Tektronix, Inc. | Systems, methods and devices for high-speed input/output margin testing |
KR20210119422A (ko) | 2019-01-31 | 2021-10-05 | 텍트로닉스 인코포레이티드 | 고속 입력/출력 마진 테스팅을 위한 시스템, 방법 및 디바이스 |
US10713209B2 (en) * | 2019-02-08 | 2020-07-14 | Intel Corporation | Recalibration of PHY circuitry for the PCI Express (PIPE) interface based on using a message bus interface |
US10802966B2 (en) * | 2019-02-14 | 2020-10-13 | International Business Machines Corporation | Simultaneous, non-atomic request processing within an SMP environment broadcast scope for multiply-requested data elements using real-time parallelization |
US11637657B2 (en) | 2019-02-15 | 2023-04-25 | Intel Corporation | Low-latency forward error correction for high-speed serial links |
US11099905B2 (en) | 2019-02-26 | 2021-08-24 | International Business Machines Corporation | Efficient remote resource allocation within an SMP broadcast scope maintaining fairness between operation types |
US11249837B2 (en) | 2019-03-01 | 2022-02-15 | Intel Corporation | Flit-based parallel-forward error correction and parity |
CN113508381B (zh) * | 2019-03-05 | 2024-03-01 | 西门子工业软件有限公司 | 用于嵌入式软件应用的基于机器学习的异常检测 |
CN109947551B (zh) * | 2019-03-19 | 2021-04-23 | 中南大学 | 一种多轮次任务分配方法、边缘计算系统及其存储介质 |
US11055221B2 (en) * | 2019-03-22 | 2021-07-06 | Samsung Electronics Co., Ltd. | Speculative DRAM read, in parallel with cache level search, leveraging interconnect directory |
EP3723345A1 (en) * | 2019-04-10 | 2020-10-14 | ABB Schweiz AG | Aggregating server and method for forwarding node data |
US10698842B1 (en) * | 2019-04-10 | 2020-06-30 | Xilinx, Inc. | Domain assist processor-peer for coherent acceleration |
IT201900005822A1 (it) * | 2019-04-15 | 2020-10-15 | Phoenix Ict S R L S | Adattore di periferiche general purpose per computer |
US11119958B2 (en) | 2019-04-18 | 2021-09-14 | Qorvo Us, Inc. | Hybrid bus apparatus |
US11226924B2 (en) | 2019-04-24 | 2022-01-18 | Qorvo Us, Inc. | Single-wire bus apparatus supporting slave-initiated operation in a master circuit |
CN110138761B (zh) * | 2019-05-09 | 2021-10-15 | 豪威触控与显示科技(深圳)有限公司 | 基于mipi协议的设备间通信方法及设备拓扑结构 |
US11296994B2 (en) | 2019-05-13 | 2022-04-05 | Intel Corporation | Ordered sets for high-speed interconnects |
JP7259537B2 (ja) * | 2019-05-16 | 2023-04-18 | オムロン株式会社 | 情報処理装置 |
US10802967B1 (en) * | 2019-06-28 | 2020-10-13 | Intel Corporation | Partial write management in a multi-tiled compute engine |
US11144469B2 (en) * | 2019-07-02 | 2021-10-12 | Microsoft Technology Licensing, Llc | Per-tenant incremental outward distributed proactive caching |
US11444829B2 (en) | 2019-09-09 | 2022-09-13 | Intel Corporation | Link layer communication by multiple link layer encodings for computer buses |
US11271860B1 (en) * | 2019-11-15 | 2022-03-08 | Xilinx, Inc. | Compressed tag coherency messaging |
WO2021100146A1 (ja) * | 2019-11-20 | 2021-05-27 | 三菱電機株式会社 | 光通信装置及び通信システム |
US11740958B2 (en) | 2019-11-27 | 2023-08-29 | Intel Corporation | Multi-protocol support on common physical layer |
RU2738955C1 (ru) * | 2019-11-27 | 2020-12-21 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) | Способ трёхкратного резервирования межсоединений |
US10983942B1 (en) | 2019-12-11 | 2021-04-20 | Qorvo Us, Inc. | Multi-master hybrid bus apparatus |
US11132321B2 (en) | 2020-02-26 | 2021-09-28 | Quanta Computer Inc. | Method and system for automatic bifurcation of PCIe in BIOS |
WO2021174222A1 (en) * | 2020-02-28 | 2021-09-02 | Riera Michael F | Halo: a hardware-agnostic accelerator orchestration software framework for heterogeneous computing systems |
US11115176B1 (en) * | 2020-03-04 | 2021-09-07 | Qualcomm Incorporated | System and method for adjusting clock-data timing in a multi-lane data communication link |
US11126585B1 (en) | 2020-03-09 | 2021-09-21 | Western Digital Technologies, Inc. | Data storage device with improved interface transmitter training |
US11886312B2 (en) | 2020-04-07 | 2024-01-30 | Intel Corporation | Characterizing error correlation based on error logging for computer buses |
CN111400232B (zh) * | 2020-04-10 | 2024-01-16 | 芯启源(上海)半导体科技有限公司 | 一种基于数据位宽展开的scramble与descramble硬件实现方法 |
US11288225B2 (en) | 2020-04-14 | 2022-03-29 | Western Digital Technologies, Inc. | Adapting transmitter training behavior based upon assumed identity of training partner |
US11513981B2 (en) * | 2020-04-29 | 2022-11-29 | Dell Products L.P. | PCIe link management without sideband signals |
US11309013B2 (en) | 2020-04-29 | 2022-04-19 | Samsung Electronics Co., Ltd. | Memory device for reducing resources used for training |
LU101767B1 (en) * | 2020-05-05 | 2021-11-05 | Microsoft Technology Licensing Llc | Recording a memory value trace for use with a separate cache coherency protocol trace |
US11586446B1 (en) * | 2020-05-20 | 2023-02-21 | Marvell Asia Pte Ltd | System and methods for hardware-based PCIe link up based on post silicon characterization |
US11263137B2 (en) * | 2020-05-27 | 2022-03-01 | Arm Limited | Core-to-core cache stashing and target discovery |
EP4158486A4 (en) * | 2020-05-29 | 2024-07-10 | Netlist Inc | COMPUTER MEMORY EXPANSION DEVICE AND OPERATION METHOD |
US20210013999A1 (en) * | 2020-06-04 | 2021-01-14 | Intel Corporation | Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses |
EP4162642A4 (en) * | 2020-06-05 | 2024-07-03 | William David Schwaderer | METHODS AND SYSTEMS FOR ENCRYPTION OF SHAPE SHIFT DATA |
KR102254337B1 (ko) * | 2020-06-22 | 2021-05-21 | 한양대학교 산학협력단 | Dc-밸런싱을 고려한 pam4 5b3q 코딩 방법 및 장치 |
US12056029B2 (en) | 2020-07-27 | 2024-08-06 | Intel Corporation | In-system validation of interconnects by error injection and measurement |
US11360906B2 (en) * | 2020-08-14 | 2022-06-14 | Alibaba Group Holding Limited | Inter-device processing system with cache coherency |
US11580044B2 (en) * | 2020-08-31 | 2023-02-14 | Micron Technology, Inc. | Network credit return mechanisms |
US11588745B2 (en) | 2020-08-31 | 2023-02-21 | Micron Technology, Inc. | Early credit return for credit-based flow control |
US11362939B2 (en) | 2020-08-31 | 2022-06-14 | Micron Technology, Inc. | Flow control for a multiple flow control unit interface |
CN112134859B (zh) * | 2020-09-09 | 2021-07-06 | 上海沈德医疗器械科技有限公司 | 一种基于arm架构的聚焦超声治疗设备控制方法 |
US12061232B2 (en) | 2020-09-21 | 2024-08-13 | Tektronix, Inc. | Margin test data tagging and predictive expected margins |
DE102021121105A1 (de) * | 2020-09-28 | 2022-03-31 | Samsung Electronics Co., Ltd. | Intelligente ablagespeichervorrichtung |
TWI783293B (zh) * | 2020-11-09 | 2022-11-11 | 瑞昱半導體股份有限公司 | 訊號傳輸裝置識別方法與訊號處理系統 |
US11409677B2 (en) | 2020-11-11 | 2022-08-09 | Qorvo Us, Inc. | Bus slave circuit and related single-wire bus apparatus |
JP2023550646A (ja) | 2020-11-24 | 2023-12-04 | テクトロニクス・インコーポレイテッド | 高速入出力マージン試験のためのシステム、方法及び装置 |
US11489695B2 (en) | 2020-11-24 | 2022-11-01 | Qorvo Us, Inc. | Full-duplex communications over a single-wire bus |
CN112579479B (zh) * | 2020-12-07 | 2022-07-08 | 成都海光微电子技术有限公司 | 在维护缓存一致性时维护事务次序的处理器及其方法 |
US20220182098A1 (en) * | 2020-12-09 | 2022-06-09 | Texas Instruments Incorporated | Low power digital modes for duty-cycled integrated transceivers |
US11636037B2 (en) | 2020-12-21 | 2023-04-25 | Nxp Usa, Inc. | Methods and apparatuses involving radar system data paths |
CN112953556A (zh) * | 2021-02-05 | 2021-06-11 | 南京大学 | 基于斐波那契数列的抗串扰互联的编解码器及编码方法 |
CN112631989A (zh) * | 2021-03-08 | 2021-04-09 | 南京蓝洋智能科技有限公司 | 一种小芯片间、芯片间、小芯片与芯片间的数据传输方法 |
US11431649B1 (en) * | 2021-03-26 | 2022-08-30 | Arm Limited | Interconnect resource allocation |
CN113019479A (zh) * | 2021-03-31 | 2021-06-25 | 中国人民解放军空军军医大学 | 一种用于模拟井下工作环境的试验箱 |
IT202100008723A1 (it) | 2021-04-08 | 2022-10-08 | Phoenix ICT | Sistema per la gestione in sicurezza dei documenti digitali |
US20220327074A1 (en) * | 2021-04-13 | 2022-10-13 | SK Hynix Inc. | PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) SYSTEM AND METHOD OF OPERATING THE SAME |
KR102668564B1 (ko) | 2021-06-01 | 2024-05-24 | 에스케이하이닉스 주식회사 | PCIe 인터페이스 장치 및 그 동작 방법 |
KR102518317B1 (ko) | 2021-04-13 | 2023-04-06 | 에스케이하이닉스 주식회사 | PCIe 인터페이스 장치 및 그 동작 방법 |
US11789658B2 (en) | 2021-04-13 | 2023-10-17 | SK Hynix Inc. | Peripheral component interconnect express (PCIe) interface system and method of operating the same |
TWI773395B (zh) * | 2021-06-22 | 2022-08-01 | 慧榮科技股份有限公司 | 記憶體控制器與連結識別方法 |
CN113971143B (zh) * | 2021-10-22 | 2023-12-05 | 展讯半导体(成都)有限公司 | 一种内存控制器、物联网芯片及电子设备 |
US11755494B2 (en) * | 2021-10-29 | 2023-09-12 | Advanced Micro Devices, Inc. | Cache line coherence state downgrade |
US12092689B2 (en) | 2021-12-08 | 2024-09-17 | Qorvo Us, Inc. | Scan test in a single-wire bus circuit |
US11706048B1 (en) | 2021-12-16 | 2023-07-18 | Qorvo Us, Inc. | Multi-protocol bus circuit |
CN114510268B (zh) * | 2021-12-24 | 2022-09-20 | 中国人民解放军战略支援部队航天工程大学 | 一种基于gpu实现下变频中单精度浮点数累积误差控制方法 |
US20220327084A1 (en) * | 2021-12-30 | 2022-10-13 | Intel Corporation | Die-to-die interconnect protocol layer |
US20220342840A1 (en) * | 2021-12-30 | 2022-10-27 | Intel Corporation | Die-to-die interconnect |
US11907132B2 (en) | 2022-03-23 | 2024-02-20 | International Business Machines Corporation | Final cache directory state indication |
US11726660B1 (en) * | 2022-04-15 | 2023-08-15 | Dell Products L.P. | Techniques for flexible physical drive expansion using a loop back connection |
US12038853B2 (en) | 2022-04-22 | 2024-07-16 | Western Digital Technologies, Inc. | Reducing link up time in PCIe systems |
CN114942814B (zh) * | 2022-06-01 | 2023-07-11 | 咪咕视讯科技有限公司 | 页面组件的聚焦方法、系统、终端设备及介质 |
US11880686B2 (en) * | 2022-06-16 | 2024-01-23 | Ampere Computing Llc | Devices transferring cache lines, including metadata on external links |
CN115099356B (zh) * | 2022-07-11 | 2024-08-09 | 大连理工大学 | 工业不平衡数据分类方法、装置、电子设备及存储介质 |
CN115238619B (zh) * | 2022-09-20 | 2023-06-27 | 北京数字光芯集成电路设计有限公司 | 数字芯片的子模块后仿真方法和系统 |
US11914473B1 (en) * | 2022-10-20 | 2024-02-27 | Micron Technology, Inc. | Data recovery using ordered data requests |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101878475A (zh) * | 2007-07-31 | 2010-11-03 | Netlogic微系统公司 | 向星形拓扑串行总线接口委托网络处理器操作 |
US7957428B2 (en) * | 2004-05-21 | 2011-06-07 | Intel Corporation | Methods and apparatuses to effect a variable-width link |
Family Cites Families (271)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4228496A (en) | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
US4191941A (en) | 1978-04-03 | 1980-03-04 | Rca Corporation | Switch matrix for data transfers |
US4716523A (en) | 1985-06-14 | 1987-12-29 | International Business Machines Corporation | Multiple port integrated DMA and interrupt controller and arbitrator |
US5537640A (en) * | 1988-12-30 | 1996-07-16 | Intel Corporation | Asynchronous modular bus architecture with cache consistency |
NZ232223A (en) * | 1989-01-27 | 1993-03-26 | British Telecomm | Alternate burst communication for cordless phones re-established after channel failure |
US4959833A (en) * | 1989-03-08 | 1990-09-25 | Ics Electronics Corporation | Data transmission method and bus extender |
CA2045756C (en) * | 1990-06-29 | 1996-08-20 | Gregg Bouchard | Combined queue for invalidates and return data in multiprocessor system |
EP0552288A1 (en) * | 1990-10-03 | 1993-07-28 | Thinking Machines Corporation | Parallel computer system |
US5222062A (en) | 1991-10-03 | 1993-06-22 | Compaq Computer Corporation | Expandable communication system with automatic data concentrator detection |
US5434993A (en) * | 1992-11-09 | 1995-07-18 | Sun Microsystems, Inc. | Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories |
EP0600626A1 (en) * | 1992-11-13 | 1994-06-08 | Cyrix Corporation | Coherency for write-back cache in a system designed for write-through cache |
US5325360A (en) * | 1992-12-09 | 1994-06-28 | National Semiconductor Corporation | Controllable PCM state machine user interface |
US5394555A (en) * | 1992-12-23 | 1995-02-28 | Bull Hn Information Systems Inc. | Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory |
US5432775A (en) | 1993-12-03 | 1995-07-11 | Advanced Micro Devices, Inc. | Auto negotiation system for a communications network |
US5551005A (en) * | 1994-02-25 | 1996-08-27 | Intel Corporation | Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches |
US5572703A (en) * | 1994-03-01 | 1996-11-05 | Intel Corporation | Method and apparatus for snoop stretching using signals that convey snoop results |
US5383143A (en) * | 1994-03-30 | 1995-01-17 | Motorola, Inc. | Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation |
EP0706138A1 (en) * | 1994-10-03 | 1996-04-10 | International Business Machines Corporation | Alternating data valid control signals for high performance data transfer |
EP0707269A1 (en) * | 1994-10-11 | 1996-04-17 | International Business Machines Corporation | Cache coherence network for a multiprocessor data processing system |
EP0735480B1 (en) * | 1995-03-31 | 2003-06-04 | Sun Microsystems, Inc. | Cache coherent computer system that minimizes invalidation and copyback operations |
EP0735487B1 (en) * | 1995-03-31 | 2001-10-31 | Sun Microsystems, Inc. | A fast, dual ported cache controller for data processors in a packet switched cache coherent multiprocessor system |
US5898826A (en) * | 1995-11-22 | 1999-04-27 | Intel Corporation | Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network |
US5983326A (en) * | 1996-07-01 | 1999-11-09 | Sun Microsystems, Inc. | Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode |
CN1179043A (zh) * | 1996-09-20 | 1998-04-15 | 摩托罗拉公司 | Tdm/tdma系统中离散可变的时隙宽度 |
US5991819A (en) * | 1996-12-03 | 1999-11-23 | Intel Corporation | Dual-ported memory controller which maintains cache coherency using a memory line status table |
US6249520B1 (en) * | 1997-10-24 | 2001-06-19 | Compaq Computer Corporation | High-performance non-blocking switch with multiple channel ordering constraints |
US6052760A (en) * | 1997-11-05 | 2000-04-18 | Unisys Corporation | Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks |
US5987056A (en) * | 1997-11-13 | 1999-11-16 | Lsi Logic Corporation | PN sequence hopping method and system |
US6163608A (en) * | 1998-01-09 | 2000-12-19 | Ericsson Inc. | Methods and apparatus for providing comfort noise in communications systems |
US6345339B1 (en) * | 1998-02-17 | 2002-02-05 | International Business Machines Corporation | Pseudo precise I-cache inclusivity for vertical caches |
US6334172B1 (en) * | 1998-02-17 | 2001-12-25 | International Business Machines Corporation | Cache coherency protocol with tagged state for modified values |
US6141733A (en) * | 1998-02-17 | 2000-10-31 | International Business Machines Corporation | Cache coherency protocol with independent implementation of optimized cache operations |
US6631448B2 (en) * | 1998-03-12 | 2003-10-07 | Fujitsu Limited | Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol |
US7471075B2 (en) | 1998-04-17 | 2008-12-30 | Unique Technologies, Llc | Multi-test Arc fault circuit interrupter tester |
US6430188B1 (en) * | 1998-07-08 | 2002-08-06 | Broadcom Corporation | Unified table for L2, L3, L4, switching and filtering |
ES2194287T3 (es) * | 1998-09-30 | 2003-11-16 | Cit Alcatel | Metodo y disposicion para transicion entre un estado de baja potencia y un estado de plena otencia en un sistema de comunicacion. |
GB2342823B (en) * | 1998-10-16 | 2000-11-29 | Marconi Comm Ltd | Communication system |
US6526481B1 (en) * | 1998-12-17 | 2003-02-25 | Massachusetts Institute Of Technology | Adaptive cache coherence protocols |
US6393529B1 (en) * | 1998-12-21 | 2002-05-21 | Advanced Micro Devices, Inc. | Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write |
US6556634B1 (en) * | 1999-02-10 | 2003-04-29 | Ericsson, Inc. | Maximum likelihood rake receiver for use in a code division, multiple access wireless communication system |
US6185250B1 (en) * | 1999-03-10 | 2001-02-06 | Lucent Technologies Inc. | Training of level learning modems |
WO2000074402A1 (en) | 1999-05-28 | 2000-12-07 | Afx Technology Group International, Inc. | Wireless transceiver network employing node-to-node data messaging |
US6487621B1 (en) * | 1999-08-17 | 2002-11-26 | Compaq Information Technologies Group, L.P. | Architecture, system and method for ensuring an ordered transaction on at least one of a plurality of multi-processor buses that experience a hit-to-modified snoop cycle |
KR100566289B1 (ko) * | 1999-09-03 | 2006-03-30 | 삼성전자주식회사 | 데이타 링크 맵을 이용한 브이5.2 계층 2의 비활성화 제어 방법 및 장치 |
US7010607B1 (en) * | 1999-09-15 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Method for training a communication link between ports to correct for errors |
US6754185B1 (en) * | 1999-09-27 | 2004-06-22 | Koninklijke Philips Electronics N.V. | Multi link layer to single physical layer interface in a node of a data communication system |
US6674720B1 (en) * | 1999-09-29 | 2004-01-06 | Silicon Graphics, Inc. | Age-based network arbitration system and method |
US6751698B1 (en) * | 1999-09-29 | 2004-06-15 | Silicon Graphics, Inc. | Multiprocessor node controller circuit and method |
US6763034B1 (en) * | 1999-10-01 | 2004-07-13 | Stmicroelectronics, Ltd. | Connection ports for interconnecting modules in an integrated circuit |
US6320406B1 (en) | 1999-10-04 | 2001-11-20 | Texas Instruments Incorporated | Methods and apparatus for a terminated fail-safe circuit |
US6665832B1 (en) * | 2000-03-31 | 2003-12-16 | Qualcomm, Incorporated | Slotted mode decoder state metric initialization |
US6961347B1 (en) * | 2000-06-20 | 2005-11-01 | Hewlett-Packard Development Company, L.P. | High-speed interconnection link having automated lane reordering |
US6865231B1 (en) * | 2000-06-20 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | High-speed interconnection adapter having automated crossed differential pair correction |
US7124252B1 (en) * | 2000-08-21 | 2006-10-17 | Intel Corporation | Method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system |
US6668335B1 (en) | 2000-08-31 | 2003-12-23 | Hewlett-Packard Company, L.P. | System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths |
US6892319B2 (en) * | 2000-09-08 | 2005-05-10 | Hewlett-Packard Development Company, L.P. | Method for verifying abstract memory models of shared memory multiprocessors |
US7327754B2 (en) | 2000-09-28 | 2008-02-05 | Teridian Semiconductor, Corp. | Apparatus and method for freezing the states of a receiver during silent line state operation of a network device |
US7596139B2 (en) * | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
US7236490B2 (en) * | 2000-11-17 | 2007-06-26 | Foundry Networks, Inc. | Backplane interface adapter |
EP1211837A1 (en) * | 2000-12-04 | 2002-06-05 | Telefonaktiebolaget Lm Ericsson | Unequal error protection in a packet transmission system |
EP1217613A1 (fr) * | 2000-12-19 | 2002-06-26 | Koninklijke Philips Electronics N.V. | Reconstitution de trames manquantes ou mauvaises en téléphonie cellulaire |
US6859864B2 (en) * | 2000-12-29 | 2005-02-22 | Intel Corporation | Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line |
US20020161975A1 (en) * | 2001-02-23 | 2002-10-31 | Zilavy Daniel V. | Cache to cache copying of clean data |
US7231500B2 (en) * | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
US6987947B2 (en) | 2001-10-30 | 2006-01-17 | Unwired Technology Llc | Multiple channel wireless communication system |
US20030093632A1 (en) * | 2001-11-12 | 2003-05-15 | Intel Corporation | Method and apparatus for sideband read return header in memory interconnect |
US6941425B2 (en) * | 2001-11-12 | 2005-09-06 | Intel Corporation | Method and apparatus for read launch optimizations in memory interconnect |
US7227845B2 (en) * | 2001-12-11 | 2007-06-05 | Motorola, Inc. | Method and apparatus for enabling a communication resource reset |
US7117311B1 (en) * | 2001-12-19 | 2006-10-03 | Intel Corporation | Hot plug cache coherent interface method and apparatus |
US7030737B2 (en) | 2002-03-01 | 2006-04-18 | Hewlett-Packard Development Company, L.P. | Apparatus, system, and method for indicating a level of network activity |
US7200186B2 (en) | 2002-03-14 | 2007-04-03 | Intel Corporation | Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link |
US7334047B1 (en) * | 2002-03-18 | 2008-02-19 | Cisco Technology, Inc. | Method and system for selective link state advertisement blocking over a data network area |
US7653790B2 (en) * | 2002-05-13 | 2010-01-26 | Glasco David B | Methods and apparatus for responding to a request cluster |
US7020729B2 (en) * | 2002-05-16 | 2006-03-28 | Intel Corporation | Protocol independent data transmission interface |
US6973545B2 (en) * | 2002-06-28 | 2005-12-06 | Sun Microsystems, Inc. | System with a directory based coherency protocol and split ownership and access right coherence mechanism |
US20040028074A1 (en) * | 2002-07-26 | 2004-02-12 | Gary Huff | Physical layer device with line state encoding |
US7093172B2 (en) * | 2002-08-07 | 2006-08-15 | Broadcom Corporation | System and method for determining on-chip bit error rate (BER) in a communication system |
US7720135B2 (en) * | 2002-11-07 | 2010-05-18 | Intel Corporation | System, method and device for autonegotiation |
US7505486B2 (en) * | 2002-11-19 | 2009-03-17 | Hewlett-Packard Development Company, L.P. | Degradable network data path transmission scheme |
US7203853B2 (en) * | 2002-11-22 | 2007-04-10 | Intel Corporation | Apparatus and method for low latency power management on a serial data link |
US20040174570A1 (en) | 2002-12-02 | 2004-09-09 | Plunkett Richard Thomas | Variable size dither matrix usage |
US6892283B2 (en) * | 2002-12-05 | 2005-05-10 | International Business Machines Corporation | High speed memory cloner with extended cache coherency protocols and responses |
US7525989B2 (en) * | 2002-12-16 | 2009-04-28 | Intel Corporation | System, method and device for time slot status messaging among SONET nodes |
US6922756B2 (en) * | 2002-12-19 | 2005-07-26 | Intel Corporation | Forward state for use in cache coherency in a multiprocessor system |
US7047475B2 (en) * | 2003-02-04 | 2006-05-16 | Hewlett-Packard Development Company, L.P. | CRC encoding scheme for conveying status information |
US7535836B2 (en) * | 2003-02-12 | 2009-05-19 | Broadcom Corporation | Method and system to provide word-level flow control using spare link bandwidth |
GB2399722A (en) * | 2003-03-21 | 2004-09-22 | Sony Uk Ltd | Data communication synchronisation |
US7464307B2 (en) * | 2003-03-25 | 2008-12-09 | Intel Corporation | High performance serial bus testing methodology |
US7136953B1 (en) | 2003-05-07 | 2006-11-14 | Nvidia Corporation | Apparatus, system, and method for bus link width optimization |
US7426597B1 (en) * | 2003-05-07 | 2008-09-16 | Nvidia Corporation | Apparatus, system, and method for bus link width optimization of a graphics system |
US7792118B2 (en) * | 2003-06-19 | 2010-09-07 | Polytechnic University | Switch module memory structure and per-destination queue flow control for use in a switch |
US7577727B2 (en) * | 2003-06-27 | 2009-08-18 | Newisys, Inc. | Dynamic multiple cluster system reconfiguration |
US20050027876A1 (en) * | 2003-07-29 | 2005-02-03 | Toshitomo Umei | Data transmission method, data transmission system, and data transmission apparatus |
CN1320464C (zh) * | 2003-10-23 | 2007-06-06 | 英特尔公司 | 用于维持共享高速缓存一致性的方法和设备 |
US7146284B2 (en) * | 2003-11-07 | 2006-12-05 | Texas Instruments Incorporated | Method of testing phase lock loop status during a Serializer/Deserializer internal loopback built-in self-test |
WO2005048562A1 (en) * | 2003-11-12 | 2005-05-26 | Qualcomm Incorporated | High data rate interface with improved link control |
US8090857B2 (en) * | 2003-11-24 | 2012-01-03 | Qualcomm Atheros, Inc. | Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks |
US7440468B2 (en) * | 2003-12-11 | 2008-10-21 | International Business Machines Corporation | Queue management of a global link control byte in an input/output subsystem |
US8009563B2 (en) * | 2003-12-19 | 2011-08-30 | Broadcom Corporation | Method and system for transmit scheduling for multi-layer network interface controller (NIC) operation |
US7631118B2 (en) | 2003-12-31 | 2009-12-08 | Intel Corporation | Lane to lane deskewing via non-data symbol processing for a serial point to point link |
JP4005974B2 (ja) * | 2004-01-09 | 2007-11-14 | 株式会社東芝 | 通信装置、通信方法、および通信システム |
US7856534B2 (en) * | 2004-01-15 | 2010-12-21 | Hewlett-Packard Development Company, L.P. | Transaction references for requests in a multi-processor network |
US7620696B2 (en) * | 2004-01-20 | 2009-11-17 | Hewlett-Packard Development Company, L.P. | System and method for conflict responses in a cache coherency protocol |
US8176259B2 (en) * | 2004-01-20 | 2012-05-08 | Hewlett-Packard Development Company, L.P. | System and method for resolving transactions in a cache coherency protocol |
US7177987B2 (en) * | 2004-01-20 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for responses between different cache coherency protocols |
US20050172091A1 (en) * | 2004-01-29 | 2005-08-04 | Rotithor Hemant G. | Method and an apparatus for interleaving read data return in a packetized interconnect to memory |
US7210000B2 (en) * | 2004-04-27 | 2007-04-24 | Intel Corporation | Transmitting peer-to-peer transactions through a coherent interface |
US20050240734A1 (en) * | 2004-04-27 | 2005-10-27 | Batson Brannon J | Cache coherence protocol |
US20050262250A1 (en) * | 2004-04-27 | 2005-11-24 | Batson Brannon J | Messaging protocol |
US7716409B2 (en) * | 2004-04-27 | 2010-05-11 | Intel Corporation | Globally unique transaction identifiers |
US8320493B2 (en) * | 2004-04-30 | 2012-11-27 | Sharp Kabushiki Kaisha | Wireless communication system |
US8046488B2 (en) * | 2004-05-21 | 2011-10-25 | Intel Corporation | Dynamically modulating link width |
US20060041696A1 (en) * | 2004-05-21 | 2006-02-23 | Naveen Cherukuri | Methods and apparatuses for the physical layer initialization of a link-based system interconnect |
US7313712B2 (en) * | 2004-05-21 | 2007-12-25 | Intel Corporation | Link power saving state |
US7219220B2 (en) | 2004-05-21 | 2007-05-15 | Intel Corporation | Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection |
CN1700639A (zh) * | 2004-05-21 | 2005-11-23 | 华为技术有限公司 | 导出和导入无线局域网鉴别与保密基础结构证书信息方法 |
US20060041715A1 (en) * | 2004-05-28 | 2006-02-23 | Chrysos George Z | Multiprocessor chip having bidirectional ring interconnect |
US7467358B2 (en) * | 2004-06-03 | 2008-12-16 | Gwangju Institute Of Science And Technology | Asynchronous switch based on butterfly fat-tree for network on chip application |
US7295618B2 (en) * | 2004-06-16 | 2007-11-13 | International Business Machines Corporation | Automatic adaptive equalization method and system for high-speed serial transmission link |
US7436836B2 (en) * | 2004-06-30 | 2008-10-14 | Cisco Technology, Inc. | Method and apparatus for detecting support for a protocol defining supplemental headers |
US8161429B1 (en) * | 2004-08-20 | 2012-04-17 | Altera Corporation | Methods and apparatus for initializing serial links |
KR100579053B1 (ko) | 2004-08-26 | 2006-05-12 | 삼성전자주식회사 | 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드 |
US20060047862A1 (en) * | 2004-09-02 | 2006-03-02 | International Business Machines Corporation | Automatic hardware data link initialization |
US9727468B2 (en) * | 2004-09-09 | 2017-08-08 | Intel Corporation | Resolving multi-core shared cache access conflicts |
US7191255B2 (en) * | 2004-10-27 | 2007-03-13 | Intel Corporation | Transaction layer link down handling for PCI express |
CN100384118C (zh) * | 2004-11-03 | 2008-04-23 | 上海贝尔阿尔卡特股份有限公司 | 处理通用成帧规程帧的方法和装置 |
US7738484B2 (en) * | 2004-12-13 | 2010-06-15 | Intel Corporation | Method, system, and apparatus for system level initialization |
US7761719B2 (en) | 2005-03-28 | 2010-07-20 | Akros Silicon Inc. | Ethernet module |
WO2006109207A1 (en) * | 2005-04-13 | 2006-10-19 | Koninklijke Philips Electronics N.V. | Electronic device and method for flow control |
US7613864B2 (en) * | 2005-04-22 | 2009-11-03 | Sun Microsystems, Inc. | Device sharing |
US7564904B2 (en) | 2005-05-03 | 2009-07-21 | Texas Instruments Incorporated | Apparatus for and method of detection of powered devices over a network |
US7539801B2 (en) * | 2005-05-27 | 2009-05-26 | Ati Technologies Ulc | Computing device with flexibly configurable expansion slots, and method of operation |
US7694060B2 (en) * | 2005-06-17 | 2010-04-06 | Intel Corporation | Systems with variable link widths based on estimated activity levels |
US7620694B2 (en) * | 2005-09-27 | 2009-11-17 | Intel Corporation | Early issue of transaction ID |
US7633877B2 (en) | 2005-11-18 | 2009-12-15 | Intel Corporation | Method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link |
US20070239922A1 (en) * | 2005-12-09 | 2007-10-11 | Horigan John W | Technique for link reconfiguration |
US7924708B2 (en) | 2005-12-13 | 2011-04-12 | Intel Corporation | Method and apparatus for flow control initialization |
US7606981B2 (en) * | 2005-12-19 | 2009-10-20 | Intel Corporation | System and method for reducing store latency |
CN1996782B (zh) * | 2005-12-26 | 2010-05-05 | 中兴通讯股份有限公司 | 一种空域自适应链路的天线选择指示方法 |
US7430628B2 (en) * | 2006-01-10 | 2008-09-30 | Kabushiki Kaisha Toshiba | System and method for optimized allocation of shared processing resources |
US7512741B1 (en) * | 2006-01-11 | 2009-03-31 | Intel Corporation | Two-hop source snoop based messaging protocol |
US7543115B1 (en) * | 2006-01-11 | 2009-06-02 | Intel Corporation | Two-hop source snoop based cache coherence protocol |
JP4572169B2 (ja) * | 2006-01-26 | 2010-10-27 | エヌイーシーコンピュータテクノ株式会社 | マルチプロセッサシステム及びその動作方法 |
US9390015B2 (en) * | 2006-03-16 | 2016-07-12 | International Business Machines Corporation | Method for performing cacheline polling utilizing a store and reserve instruction |
US7783959B2 (en) * | 2006-03-23 | 2010-08-24 | Intel Corporation | Apparatus and method for reduced power consumption communications over a physical interconnect |
US7681093B2 (en) * | 2006-03-31 | 2010-03-16 | Intel Corporation | Redundant acknowledgment in loopback entry |
US7743129B2 (en) | 2006-05-01 | 2010-06-22 | International Business Machines Corporation | Methods and arrangements to detect a failure in a communication network |
US20070260615A1 (en) * | 2006-05-08 | 2007-11-08 | Eran Shen | Media with Pluggable Codec |
US7506108B2 (en) * | 2006-06-30 | 2009-03-17 | Intel Corporation | Requester-generated forward for late conflicts in a cache coherency protocol |
US7536515B2 (en) * | 2006-06-30 | 2009-05-19 | Intel Corporation | Repeated conflict acknowledgements in a cache coherency protocol |
US7721050B2 (en) * | 2006-06-30 | 2010-05-18 | Intel Corporation | Re-snoop for conflict resolution in a cache coherency protocol |
JP2010500641A (ja) * | 2006-08-08 | 2010-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置及び通信同期方法 |
US7986718B2 (en) | 2006-09-15 | 2011-07-26 | Itron, Inc. | Discovery phase in a frequency hopping network |
US7600080B1 (en) * | 2006-09-22 | 2009-10-06 | Intel Corporation | Avoiding deadlocks in a multiprocessor system |
GB2443465A (en) * | 2006-11-06 | 2008-05-07 | Fujitsu Ltd | Communication systems |
WO2008070172A2 (en) * | 2006-12-06 | 2008-06-12 | Fusion Multisystems, Inc. (Dba Fusion-Io) | Apparatus, system, and method for remote direct memory access to a solid-state storage device |
CN101584176B (zh) * | 2007-01-15 | 2013-02-06 | 皇家飞利浦电子股份有限公司 | 为ofdm系统生成低峰均功率比(papr)二元前导序列的方法 |
DE102007007136B3 (de) | 2007-02-09 | 2008-08-28 | Siemens Ag | Radelektronik und Verfahren zum Betreiben einer Radelektronik |
US8428175B2 (en) * | 2007-03-09 | 2013-04-23 | Qualcomm Incorporated | Quadrature modulation rotating training sequence |
US7978635B2 (en) | 2007-03-21 | 2011-07-12 | Qualcomm Incorporated | H-ARQ acknowledgment detection validation by re-decoding |
DE602007001576D1 (de) * | 2007-03-22 | 2009-08-27 | Research In Motion Ltd | Vorrichtung und Verfahren zur verbesserten Maskierung von Rahmenverlusten |
TWM352844U (en) * | 2007-05-08 | 2009-03-11 | Interdigital Tech Corp | Apparatus for providing, supporting or detecting piggybacked positive acknowledgement or negative acknowledgement field indicator and polling indicator |
US7827357B2 (en) * | 2007-07-31 | 2010-11-02 | Intel Corporation | Providing an inclusive shared cache among multiple core-cache clusters |
US7899111B2 (en) * | 2007-08-07 | 2011-03-01 | Intel Corporation | Link interface technique including data indicator symbols |
CA2632031A1 (en) * | 2007-09-05 | 2009-03-05 | Faisal Dada | Aligning data on parallel transmission lines |
US20090125363A1 (en) * | 2007-10-22 | 2009-05-14 | Nokia Siemens Networks Oy | Method, apparatus and computer program for employing a frame structure in wireless communication |
EP2063581A1 (en) * | 2007-11-20 | 2009-05-27 | STMicroelectronics (Grenoble) SAS | Transferring a stream of data between first and second electronic devices via a network on-chip |
US8392663B2 (en) * | 2007-12-12 | 2013-03-05 | Mips Technologies, Inc. | Coherent instruction cache utilizing cache-op execution resources |
US8179901B2 (en) * | 2008-02-11 | 2012-05-15 | Vitesse Semiconductor Corporation | System and method for squelching a recovered clock in an ethernet network |
CN101960677A (zh) | 2008-02-29 | 2011-01-26 | 惠普开发有限公司 | 用于电子装置的模块系统和可缩回组件 |
DE102008012979A1 (de) * | 2008-03-06 | 2009-09-10 | Gip Ag | Verfahren und Programm zum Bereitstellen von Datenkohärenz in Netzwerken |
US7492807B1 (en) | 2008-04-07 | 2009-02-17 | International Business Machines Corporation | Pseudo-random bit sequence (PRBS) synchronization for interconnects with dual-tap scrambling devices and methods |
US9037768B2 (en) * | 2008-04-28 | 2015-05-19 | Hewlett-Packard Development Company, L.P. | Virtual-interrupt-mode interface and method for virtualizing an interrupt mode |
US8762652B2 (en) * | 2008-04-30 | 2014-06-24 | Freescale Semiconductor, Inc. | Cache coherency protocol in a data processing system |
CN101599811B (zh) * | 2008-06-02 | 2011-04-06 | 华为技术有限公司 | 一种数据处理装置,通信设备以及数据处理方法 |
US7769048B2 (en) * | 2008-06-25 | 2010-08-03 | Intel Corporation | Link and lane level packetization scheme of encoding in serial links |
US8201069B2 (en) * | 2008-07-01 | 2012-06-12 | International Business Machines Corporation | Cyclical redundancy code for use in a high-speed serial link |
US8250311B2 (en) * | 2008-07-07 | 2012-08-21 | Intel Corporation | Satisfying memory ordering requirements between partial reads and non-snoop accesses |
US8205045B2 (en) | 2008-07-07 | 2012-06-19 | Intel Corporation | Satisfying memory ordering requirements between partial writes and non-snoop accesses |
CN101325461B (zh) * | 2008-07-25 | 2011-04-27 | 浙江大学 | 基于无速率码的认知无线电通信链路的建立和维护方法 |
US8411761B2 (en) * | 2008-09-08 | 2013-04-02 | Samsung Electronics Co., Ltd. | Sub-channel acquisition in a digital television receiver designed to receive mobile/handheld signals |
US8917209B2 (en) * | 2009-09-10 | 2014-12-23 | Nextnav, Llc | Coding in a wide area positioning system (WAPS) |
CN102204396B (zh) * | 2008-09-10 | 2014-08-06 | 科姆拉布斯公司 | 广域定位系统 |
US8265071B2 (en) * | 2008-09-11 | 2012-09-11 | Juniper Networks, Inc. | Methods and apparatus related to a flexible data center security architecture |
CN101430664B (zh) * | 2008-09-12 | 2010-07-28 | 中国科学院计算技术研究所 | 一种多处理器系统及Cache一致性消息传输方法 |
EP2173066B1 (en) | 2008-10-01 | 2012-05-16 | STMicroelectronics Srl | Method of exchanging information in a Network-on-Chip communication network, corresponding Network-on-Chip communication network and computer program product |
WO2010096122A1 (en) * | 2008-10-29 | 2010-08-26 | Adapteva Incorporated | Mesh network |
KR100988809B1 (ko) * | 2008-11-06 | 2010-10-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 출력인에이블 신호 생성 방법 |
US8706479B2 (en) * | 2008-11-14 | 2014-04-22 | Broadcom Corporation | Packet loss concealment for sub-band codecs |
CN101437033B (zh) * | 2008-12-16 | 2012-07-11 | 杭州华三通信技术有限公司 | 一种支持可变速率的方法和网络设备 |
US8300571B2 (en) * | 2008-12-17 | 2012-10-30 | Viasat, Inc. | Start of frame correlation for physical layer header synchronization |
US8799582B2 (en) * | 2008-12-30 | 2014-08-05 | Intel Corporation | Extending cache coherency protocols to support locally buffered data |
US8026726B2 (en) * | 2009-01-23 | 2011-09-27 | Silicon Image, Inc. | Fault testing for interconnections |
KR101598093B1 (ko) * | 2009-02-02 | 2016-02-26 | 엘지전자 주식회사 | 송/수신 시스템 및 데이터 처리 방법 |
KR20100092353A (ko) * | 2009-02-12 | 2010-08-20 | 엘지전자 주식회사 | 트래픽 암호화 키 관리방법 및 장치 |
KR101133256B1 (ko) | 2009-02-27 | 2012-04-09 | 한국과학기술원 | 시그니처 정보를 이용한 물리계층에서의 타임스탬프 처리장치 및 그 방법 |
WO2010096969A1 (zh) * | 2009-02-27 | 2010-09-02 | 华为技术有限公司 | 无源光网络中发送上行传送帧的方法及设备 |
US20100228922A1 (en) | 2009-03-09 | 2010-09-09 | Deepak Limaye | Method and system to perform background evictions of cache memory lines |
US8401400B2 (en) * | 2009-03-10 | 2013-03-19 | Tyco Electronics Subsea Communications Llc | Detection of data in signals with data pattern dependent signal distortion |
CN101854331A (zh) * | 2009-04-02 | 2010-10-06 | 天际微芯(北京)科技有限公司 | 训练序列结构及训练方法 |
US8335911B2 (en) * | 2009-05-21 | 2012-12-18 | Oracle America, Inc. | Dynamic allocation of resources in a threaded, heterogeneous processor |
US9690625B2 (en) * | 2009-06-16 | 2017-06-27 | Oracle America, Inc. | System and method for out-of-order resource allocation and deallocation in a threaded machine |
US8199759B2 (en) | 2009-05-29 | 2012-06-12 | Intel Corporation | Method and apparatus for enabling ID based streams over PCI express |
CN101561794B (zh) * | 2009-06-05 | 2012-07-04 | 威盛电子股份有限公司 | 通用串行总线装置 |
US8239704B2 (en) * | 2009-06-12 | 2012-08-07 | Cray Inc. | Global clock via embedded spanning tree |
WO2010147264A1 (en) * | 2009-06-16 | 2010-12-23 | Lg Electronics Inc. | Method of exchanging messages and transmitting and receiving devices |
US8782347B2 (en) * | 2009-06-26 | 2014-07-15 | Intel Corporation | Controllably exiting an unknown state of a cache coherency directory |
US20100332877A1 (en) | 2009-06-30 | 2010-12-30 | Yarch Mark A | Method and apparatus for reducing power consumption |
US8831666B2 (en) * | 2009-06-30 | 2014-09-09 | Intel Corporation | Link power savings with state retention |
CN101695193A (zh) * | 2009-09-27 | 2010-04-14 | 上海华为技术有限公司 | 一种下行数据发送和下行数据接收的方法和装置 |
US8327228B2 (en) * | 2009-09-30 | 2012-12-04 | Intel Corporation | Home agent data and memory management |
US8799586B2 (en) | 2009-09-30 | 2014-08-05 | Intel Corporation | Memory mirroring and migration at home agent |
US8819305B2 (en) * | 2009-11-16 | 2014-08-26 | Intel Corporation | Directly providing data messages to a protocol layer |
US8621128B2 (en) * | 2009-12-04 | 2013-12-31 | St-Ericsson Sa | Methods and systems for reliable link startup |
US9100809B2 (en) * | 2009-12-21 | 2015-08-04 | Julia Olincy Olincy | Automatic response option mobile system for responding to incoming texts or calls or both |
US8301813B2 (en) * | 2009-12-24 | 2012-10-30 | Ati Technologies Ulc | Method and device for disabling a higher version of a computer bus and interconnection protocol for interoperability with a device compliant to a lower version of the computer bus and interconnection protocol |
US20120227045A1 (en) | 2009-12-26 | 2012-09-06 | Knauth Laura A | Method, apparatus, and system for speculative execution event counter checkpointing and restoring |
US8804960B2 (en) * | 2010-02-22 | 2014-08-12 | International Business Machines Corporation | Implementing known scrambling relationship among multiple serial links |
US8892820B2 (en) * | 2010-03-19 | 2014-11-18 | Netapp, Inc. | Method and system for local caching of remote storage data |
US8473567B2 (en) | 2010-03-29 | 2013-06-25 | Intel Corporation | Generating a packet including multiple operation codes |
US8514885B2 (en) * | 2010-03-30 | 2013-08-20 | International Business Machines Corporation | Using variable length packets to embed extra network control information |
US8539260B2 (en) * | 2010-04-05 | 2013-09-17 | Intel Corporation | Method, apparatus, and system for enabling platform power states |
CN101867401B (zh) * | 2010-05-04 | 2013-11-20 | 西安交通大学 | 一种遮挡躲避的60GHz多天线系统及其信号处理方法 |
CN102238623B (zh) * | 2010-05-06 | 2014-04-09 | 中兴通讯股份有限公司 | 加快无线链路控制窗口状态应答的方法及基站子系统 |
JP2011248814A (ja) * | 2010-05-31 | 2011-12-08 | Nec Corp | PCIExpressリンクエラー検出及び自動復旧機能を備えたデバイス |
US9448938B2 (en) * | 2010-06-09 | 2016-09-20 | Micron Technology, Inc. | Cache coherence protocol for persistent memories |
CN101867452B (zh) | 2010-06-10 | 2013-07-17 | 国网电力科学研究院 | 一种电力专用串行实时总线的通信方法 |
KR101323055B1 (ko) * | 2010-06-17 | 2013-10-29 | 엘지디스플레이 주식회사 | 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치 |
CN102315917B (zh) * | 2010-07-06 | 2014-12-17 | 瑞昱半导体股份有限公司 | 一种用于信号传输的省电方法及装置 |
US8402295B2 (en) * | 2010-07-09 | 2013-03-19 | Qualcomm Incorporated | Techniques employing flits for clock gating |
CN102377608B (zh) * | 2010-08-12 | 2014-07-09 | 盛科网络(苏州)有限公司 | 物理层故障模拟系统及方法 |
US8656115B2 (en) * | 2010-08-20 | 2014-02-18 | Intel Corporation | Extending a cache coherency snoop broadcast protocol with directory information |
WO2012038546A1 (en) * | 2010-09-23 | 2012-03-29 | St-Ericsson Sa | Multi-lane data transmission de-skew |
US9104793B2 (en) * | 2010-09-24 | 2015-08-11 | Intel Corporation | Method and system of adapting communication links to link conditions on a platform |
US8751714B2 (en) | 2010-09-24 | 2014-06-10 | Intel Corporation | Implementing quickpath interconnect protocol over a PCIe interface |
US9146610B2 (en) | 2010-09-25 | 2015-09-29 | Intel Corporation | Throttling integrated link |
US8805196B2 (en) * | 2010-09-30 | 2014-08-12 | Teradyne, Inc. | Electro-optical communications link |
JP5597104B2 (ja) * | 2010-11-16 | 2014-10-01 | キヤノン株式会社 | データ転送装置及びその制御方法 |
CN102142987B (zh) * | 2010-12-09 | 2014-01-08 | 浪潮(北京)电子信息产业有限公司 | 一种高速串行总线设备及其传输数据的方法 |
JP2012146041A (ja) * | 2011-01-11 | 2012-08-02 | Hitachi Ltd | 計算機装置及び信号伝送方法 |
JP2012155650A (ja) * | 2011-01-28 | 2012-08-16 | Toshiba Corp | ルータ及びメニーコアシステム |
EP2482196B1 (en) * | 2011-01-31 | 2016-06-29 | Canon Kabushiki Kaisha | Image processing apparatus, printing apparatus and controlling method in image processing apparatus |
US8924672B2 (en) * | 2011-02-08 | 2014-12-30 | Infineon Technologies Ag | Device with processing unit and information storage |
US8756378B2 (en) * | 2011-02-17 | 2014-06-17 | Oracle International Corporation | Broadcast protocol for a network of caches |
US8824489B1 (en) * | 2011-04-26 | 2014-09-02 | Marvell International Ltd. | Physical layer (PHY) devices for use in automotive and industrial applications |
US9189424B2 (en) | 2011-05-31 | 2015-11-17 | Hewlett-Packard Development Company, L.P. | External cache operation based on clean castout messages |
US8868955B2 (en) | 2011-07-01 | 2014-10-21 | Intel Corporation | Enhanced interconnect link width modulation for power savings |
US8788890B2 (en) * | 2011-08-05 | 2014-07-22 | Apple Inc. | Devices and methods for bit error rate monitoring of intra-panel data link |
US8514889B2 (en) * | 2011-08-26 | 2013-08-20 | Sonics, Inc. | Use of common data format to facilitate link width conversion in a router with flexible link widths |
WO2013081580A1 (en) * | 2011-11-29 | 2013-06-06 | Intel Corporation | Raw memory transaction support |
US9442879B2 (en) * | 2011-12-07 | 2016-09-13 | Intel Corporation | Multiple transaction data flow control unit for high-speed interconnect |
CN102571571A (zh) * | 2011-12-28 | 2012-07-11 | 南京邮电大学 | 一种应用于时延容忍网络的多层次有效路由方法 |
CN103188059A (zh) | 2011-12-28 | 2013-07-03 | 华为技术有限公司 | 快速通道互联系统中数据包重传方法、装置和系统 |
CN102594745B (zh) * | 2011-12-29 | 2015-02-04 | 东南大学 | 单载波频域均衡系统中的同步方法及其实现电路 |
US8892269B2 (en) | 2012-03-30 | 2014-11-18 | Intel Corporation | Power down and quick start of thermal sensor |
CN102685128B (zh) * | 2012-05-09 | 2015-09-30 | 东南大学 | 一种基于状态机的协议构造方法 |
US9875204B2 (en) | 2012-05-18 | 2018-01-23 | Dell Products, Lp | System and method for providing a processing node with input/output functionality provided by an I/O complex switch |
US8856573B2 (en) * | 2012-06-27 | 2014-10-07 | Intel Corporation | Setting a number (N) of fast training sequences (FTS) automatically to an optimal value |
US9280504B2 (en) | 2012-08-24 | 2016-03-08 | Intel Corporation | Methods and apparatus for sharing a network interface controller |
US8984313B2 (en) | 2012-08-31 | 2015-03-17 | Intel Corporation | Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator |
US8935578B2 (en) | 2012-09-29 | 2015-01-13 | Intel Corporation | Method and apparatus for optimizing power and latency on a link |
US8996757B2 (en) * | 2012-09-29 | 2015-03-31 | Intel Corporation | Method and apparatus to generate platform correctable TX-RX |
US9003091B2 (en) | 2012-10-18 | 2015-04-07 | Hewlett-Packard Development Company, L.P. | Flow control for a Serial Peripheral Interface bus |
KR101696124B1 (ko) | 2012-10-22 | 2017-01-12 | 인텔 코포레이션 | 고성능 인터커넥트 물리 계층 |
US9479196B2 (en) * | 2012-10-22 | 2016-10-25 | Intel Corporation | High performance interconnect link layer |
US9280507B2 (en) * | 2012-10-22 | 2016-03-08 | Intel Corporation | High performance interconnect physical layer |
US9600431B2 (en) * | 2012-10-22 | 2017-03-21 | Intel Corporation | High performance interconnect physical layer |
CN104956347B (zh) | 2013-02-28 | 2018-05-22 | 英特尔公司 | 将一种互连协议的枚举和/或配置机制用于不同的互连协议 |
US9436244B2 (en) * | 2013-03-15 | 2016-09-06 | Intel Corporation | Adaptive control loop protection for fast and robust recovery from low-power states in high speed serial I/O applications |
KR101925694B1 (ko) * | 2013-12-26 | 2018-12-05 | 인텔 코포레이션 | 멀티칩 패키지 링크 |
US9946676B2 (en) * | 2015-03-26 | 2018-04-17 | Intel Corporation | Multichip package link |
-
2013
- 2013-03-15 KR KR1020157007231A patent/KR101696124B1/ko active IP Right Grant
- 2013-03-15 CN CN201711159546.1A patent/CN108228495B/zh active Active
- 2013-03-15 KR KR1020147033103A patent/KR101847943B1/ko active IP Right Grant
- 2013-03-15 KR KR1020177000908A patent/KR101815180B1/ko active IP Right Grant
- 2013-03-15 WO PCT/US2013/032601 patent/WO2014065873A1/en active Application Filing
- 2013-03-15 DE DE112013005086.2T patent/DE112013005086T5/de active Pending
- 2013-03-15 US US13/976,954 patent/US20140201463A1/en not_active Abandoned
- 2013-03-15 KR KR1020187004227A patent/KR101861312B1/ko active IP Right Grant
- 2013-03-15 WO PCT/US2013/032708 patent/WO2014065879A1/en active Application Filing
- 2013-03-15 CN CN201380049212.2A patent/CN104769570B/zh active Active
- 2013-03-15 CN CN201380049062.5A patent/CN104756097B/zh active Active
- 2013-03-15 BR BR112015006432A patent/BR112015006432A2/pt not_active IP Right Cessation
- 2013-03-15 DE DE112013004105.7T patent/DE112013004105T5/de active Pending
- 2013-03-15 KR KR1020157007216A patent/KR101700261B1/ko active IP Right Grant
- 2013-03-15 CN CN202010633738.7A patent/CN111737167B/zh active Active
- 2013-03-15 KR KR1020157007221A patent/KR101686359B1/ko active IP Right Grant
- 2013-03-15 CN CN201380049066.3A patent/CN104737147B/zh active Active
- 2013-03-15 KR KR1020177018159A patent/KR101985120B1/ko active IP Right Grant
- 2013-03-15 CN CN201710093224.5A patent/CN107015924B/zh active Active
- 2013-03-15 DE DE112013007751.5T patent/DE112013007751B3/de active Active
- 2013-03-15 CN CN201380016998.8A patent/CN104335196B/zh active Active
- 2013-03-15 KR KR1020157007232A patent/KR101700545B1/ko active IP Right Grant
- 2013-03-15 KR KR1020167035979A patent/KR101815173B1/ko active IP Right Grant
- 2013-03-15 DE DE112013002069.6T patent/DE112013002069B4/de active Active
- 2013-03-15 WO PCT/US2013/032709 patent/WO2014065880A1/en active Application Filing
- 2013-03-15 CN CN201710038234.9A patent/CN106815151B/zh active Active
- 2013-03-15 WO PCT/US2013/032651 patent/WO2014065875A1/en active Application Filing
- 2013-03-15 KR KR1020177018169A patent/KR101905055B1/ko active IP Right Grant
- 2013-03-15 KR KR1020167034124A patent/KR101831550B1/ko active Application Filing
- 2013-03-15 CN CN201710043551.XA patent/CN106681938B/zh active Active
- 2013-03-15 CN CN201410582176.2A patent/CN104391816B/zh active Active
- 2013-03-15 US US13/976,971 patent/US9378171B2/en active Active
- 2013-03-15 WO PCT/US2013/032670 patent/WO2014065876A1/en active Application Filing
- 2013-03-15 DE DE112013003723.8T patent/DE112013003723B4/de active Active
- 2013-03-15 CN CN201710043763.8A patent/CN107045479B/zh active Active
- 2013-03-15 JP JP2015537687A patent/JP6139689B2/ja active Active
- 2013-03-15 KR KR1020157007228A patent/KR101686360B1/ko active IP Right Grant
- 2013-03-15 CN CN201380049203.3A patent/CN104969206B/zh active Active
- 2013-03-15 CN CN201810337297.9A patent/CN108614783B/zh active Active
- 2013-03-15 CN CN201380049199.0A patent/CN104969207A/zh active Pending
- 2013-03-15 CN CN201810011011.8A patent/CN108055214B/zh active Active
- 2013-03-15 KR KR1020147027189A patent/KR101598746B1/ko active IP Right Grant
- 2013-03-15 CN CN201710038141.6A patent/CN106776364B/zh active Active
- 2013-03-15 DE DE112013004094.8T patent/DE112013004094B4/de active Active
- 2013-03-15 KR KR1020177000400A patent/KR101754890B1/ko active IP Right Grant
- 2013-03-15 KR KR1020177009525A patent/KR101772037B1/ko active IP Right Grant
- 2013-03-15 US US13/976,960 patent/US9418035B2/en not_active Expired - Fee Related
- 2013-03-15 KR KR1020157007208A patent/KR101691756B1/ko active IP Right Grant
- 2013-03-15 WO PCT/US2013/032699 patent/WO2014065878A1/en active Application Filing
- 2013-03-15 DE DE112013005093.5T patent/DE112013005093T5/de active Pending
- 2013-03-15 KR KR1020167034107A patent/KR101755005B1/ko active IP Right Grant
- 2013-03-15 CN CN201380016955.XA patent/CN104380269B/zh active Active
- 2013-03-15 WO PCT/US2013/032690 patent/WO2014065877A1/en active Application Filing
- 2013-03-15 DE DE112013005090.0T patent/DE112013005090T5/de active Pending
- 2013-03-15 KR KR1020177001836A patent/KR101828756B1/ko active IP Right Grant
- 2013-03-16 WO PCT/US2013/032718 patent/WO2014065881A1/en active Application Filing
- 2013-03-16 EP EP18185062.9A patent/EP3410304B1/en active Active
- 2013-03-16 US US14/437,612 patent/US9753885B2/en active Active
- 2013-03-16 CN CN201380055335.7A patent/CN104737142B/zh active Active
- 2013-03-16 KR KR1020157010316A patent/KR101681509B1/ko active IP Right Grant
- 2013-03-16 EP EP13848818.4A patent/EP2909728A4/en not_active Withdrawn
- 2013-03-27 KR KR1020147032656A patent/KR101599852B1/ko active IP Right Grant
- 2013-03-27 KR KR1020167010386A patent/KR101861452B1/ko active IP Right Grant
- 2013-03-27 CN CN201710243776.XA patent/CN107092565B/zh active Active
- 2013-03-27 CN CN201810095156.0A patent/CN108132892B/zh active Active
- 2013-03-27 DE DE112013005104.4T patent/DE112013005104T5/de active Pending
- 2013-03-27 DE DE112013002090.4T patent/DE112013002090T5/de active Pending
- 2013-03-27 WO PCT/US2013/034188 patent/WO2014065883A1/en active Application Filing
- 2013-03-27 KR KR1020187012101A patent/KR101912074B1/ko active IP Right Grant
- 2013-03-27 CN CN201710067578.2A patent/CN107102960B/zh active Active
- 2013-03-27 DE DE201311002880 patent/DE112013002880T5/de active Pending
- 2013-03-27 CN CN201380049075.2A patent/CN104995614B/zh active Active
- 2013-03-27 DE DE112013007752.3T patent/DE112013007752B3/de active Active
- 2013-03-27 WO PCT/US2013/034153 patent/WO2014065882A1/en active Application Filing
- 2013-03-27 CN CN201380017285.3A patent/CN104487958B/zh active Active
- 2013-03-27 RU RU2014138917/08A patent/RU2579140C1/ru active
- 2013-03-27 KR KR1020157007226A patent/KR101695340B1/ko active IP Right Grant
- 2013-03-27 CN CN201410751146.XA patent/CN104536933B/zh active Active
- 2013-03-27 RU RU2014145179/08A patent/RU2599971C2/ru active
- 2013-03-27 KR KR1020177000322A patent/KR101815178B1/ko active IP Right Grant
- 2013-03-27 KR KR1020147027297A patent/KR101615908B1/ko active IP Right Grant
- 2013-03-28 WO PCT/US2013/034341 patent/WO2014065884A1/en active Application Filing
- 2013-03-28 DE DE112013001360.6T patent/DE112013001360B4/de active Active
- 2013-03-28 CN CN201380016778.5A patent/CN104303166B/zh active Active
- 2013-03-28 CN CN201711267378.8A patent/CN107968756B/zh active Active
- 2013-03-28 KR KR1020167019481A patent/KR101689998B1/ko active IP Right Grant
- 2013-03-28 KR KR1020157007215A patent/KR101642086B1/ko active IP Right Grant
- 2013-03-28 DE DE112013007767.1T patent/DE112013007767B3/de active Active
- 2013-10-22 US US14/060,191 patent/US9626321B2/en active Active
-
2014
- 2014-11-12 US US14/538,897 patent/US20150067207A1/en not_active Abandoned
- 2014-11-26 US US14/554,532 patent/US20150081984A1/en not_active Abandoned
-
2016
- 2016-06-27 US US15/193,697 patent/US9892086B2/en active Active
- 2016-08-15 US US15/237,291 patent/US9916266B2/en active Active
- 2016-12-28 US US15/393,153 patent/US10248591B2/en active Active
- 2016-12-29 US US15/393,577 patent/US20170109286A1/en not_active Abandoned
-
2017
- 2017-04-27 JP JP2017088878A patent/JP6423040B2/ja active Active
- 2017-08-31 US US15/692,613 patent/US10204064B2/en active Active
- 2017-11-22 US US15/821,401 patent/US10216661B2/en active Active
-
2018
- 2018-03-12 US US15/918,895 patent/US10380046B2/en active Active
-
2019
- 2019-02-25 US US16/285,035 patent/US20190391939A1/en not_active Abandoned
- 2019-07-29 US US16/525,454 patent/US10909055B2/en active Active
-
2020
- 2020-07-23 US US16/937,499 patent/US11269793B2/en active Active
- 2020-12-25 US US17/134,242 patent/US11741030B2/en active Active
-
2021
- 2021-12-20 US US17/556,853 patent/US20220114122A1/en active Pending
-
2023
- 2023-07-05 US US18/347,236 patent/US20240012772A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8037224B2 (en) * | 2002-10-08 | 2011-10-11 | Netlogic Microsystems, Inc. | Delegating network processor operations to star topology serial bus interfaces |
US7957428B2 (en) * | 2004-05-21 | 2011-06-07 | Intel Corporation | Methods and apparatuses to effect a variable-width link |
CN101878475A (zh) * | 2007-07-31 | 2010-11-03 | Netlogic微系统公司 | 向星形拓扑串行总线接口委托网络处理器操作 |
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104737142B (zh) | 多时隙链路层流控制单元 | |
US10365965B2 (en) | High performance interconnect link layer | |
US10380059B2 (en) | Control messaging in multislot link layer flit | |
CN105718390B (zh) | 共享存储器链路中的低功率进入 | |
CN112631959B (zh) | 用于一致性消息的高带宽链路层 | |
CN107430567A (zh) | 共享缓冲存储器路由 | |
CN107111576A (zh) | 发布的中断架构 | |
CN110442532A (zh) | 用于与主机相链接的设备的全球可存储存储器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |