JP2010500641A - 電子装置及び通信同期方法 - Google Patents

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Abstract

複数の処理ユニットと、これら処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトとを有する電子装置が提供される。ネットワークベースインターコネクトは、少なくとも1つの第1リンクと少なくとも1つの第2リンクとを有する。少なくとも1つの第2リンクは、N個のパイプラインステージを有する。少なくとも1つの第2リンクとN個のパイプラインステージを介した通信が、ワードアシンクロナス通信を構成する。

Description

本発明は、電子装置及び通信同期方法に関する。
新規なシステム・オン・チップは、互い通信することが必要なマイクロプロセッサ、周辺装置及びメモリなど、より多くのモジュールを使用する。マルチホップインターコネクトを備えたこれらのアーキテクチャのうち、ネットワーク・オン・チップ(NOC)は、スケーラブルなインターコネクトインフラストラクチャであることが示され、1以上のダイ(パッケージにおけるシステム(system in a package))又はチップ上にルータ(又はスイッチ)とネットワークインタフェース(NI又はアダプタ)とから構成される。しかしながら、提案されたアーキテクチャの少数しか、保証されたスループット、遅延又はジターなどの保証されたサービス(又はQoS(Quality of Service))を提供しない。
このようなアーキテクチャの一例は、E.Rijpkema,K.Goossens及びP.Wielageによる“A Router architecture for networks on silicon”(In Proceedings of Progress 2001,2nd Workshop on Embedded Systems,Veldhoven,the Netherlands,Oct.2001)により記載されるような分散TDMA又は競合フリーなルーティングを備えたイーサリアル(Ethereal)アーキテクチャである。イーサリアルネットワーク内では、フリット(flit)(フロー制御ユニット)が、基本的な通信ユニットとして使用される固定数のワードを有するシーケンスとして規定される。ネットワークのルータ及びネットワークインタフェースは、それらのすべてのリンクを介しそれらのフリットを同時に、すなわち、同一周波数で一定の位相差により送信する。フリット内で可能なものより少ないワードが通信されるべきである場合、追加的なワードはエンプティとマーク付けされる。他方、フリットに適合するより多くのワードが通信される場合、複数のフリットが構成及び通信される。NOCアーキテクチャのさらなる具体例として、M.Millberg,E.Nilsson,R.Thid及びA.Jantschによる“Guaranteed bandwidth using looped containers in temporally disjoint networks within the Nostrum network on chip”(In Proc.Design,Automation and Test in Europe Conference and Exhibition(DATE),2004)により示されるようなコンテナを有するホットポテトルーティングによるNostrumアーキテクチャである。
しかしながら、これらのNOCは、パケット投入をスケジューリングすることによって同期生(synchronicity)のグローバルな概念がNOCにおけるパケットの競合を回避するよう要求する。典型的には、これらのNOCは、同期的に実現されてきた(すなわち、1つのグローバルクロックにより100%シンクロナス又はメソクロナスに)。
他の多くのNOCは、時間に関するQoS(スループット、遅延、ジター)なしに報告されてきた。従って、これらは、その実現が同期的又は非同期的となるように同期生のグローバルな概念を要求しない。
従って、本発明の課題は、ネットワークベースのインターコネクトを備えた電子装置と、電子装置における通信同期方法とを提供することである。
本発明は、請求項1記載の電子装置、請求項7記載のシステム・オン・チップ及び請求項8記載の通信同期方法を提供する。従属項は、効果的な実施例を規定する。
このため、複数の処理ユニットと、これら処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトとを有する電子装置が提供される。ネットワークベースインターコネクトは、少なくとも1つの第1リンクと少なくとも1つの第2リンクとを有する。少なくとも1つの第2リンクは、N個のパイプラインステージを有する。少なくとも1つの第2リンクとN個のパイプラインステージを介した通信が、ワードアシンクロナス通信を構成する。
従って、フリットシンクロナスネットワークには、ネットワーク内の長いリンクを介したフリットの送信のためのアシンクロナスパイプラインが設けられる。このようなくみ早稲は、特に長いリンクが含まれる場合、リンク上のフリット遅延とスループットに関して大きなパフォーマンスの向上をもたらす。
本発明の一特徴によると、第1又は第2リンクを介した連続するフリットの送信を示すグローバルフリットクロック信号を生成するグローバルフリットクロックが設けられる。
本発明のさらなる特徴によると、少なくとも1つの第2リンクを介した通信が、アシンクロナス同期プロトコルを用いて実行される。
本発明のさらなる特徴によると、フリットの境界が到達する前に、連続するフリットがリンクを介し送信される。
さらに、いくつかのフリットがチェーン化することができる。Kより多くの連続するフリットのチェーンが、K個の連続するフリットスロット期間中に送信される。
本発明はまた、複数の処理ユニットと、これら処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトとを有するシステム・オン・チップに関する。ネットワークベースインターコネクトは、少なくとも1つの第1リンクト少なくとも1つの第2リンクとを有する。少なくとも1つの第2リンクは、N個のパイプラインステージを有する。少なくとも1つの第2リンクとN個のパイプラインステージを介した通信が、ワードアシンクロナス通信を構成する。
本発明はまた、複数の処理ユニットと、処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトとを有する電子装置及び/又はシステム・オン・チップ内の通信同期方法に関する。ネットワークベースインターコネクトは、少なくとも1つの第1リンクト少なくとも1つの第2リンクとを有する。少なくとも1つの第2リンクを介した通信は、少なくとも1つの第2リンクがN個のパイプラインステージを有するワードアシンクロナス通信に基づく。
本発明は、フリットシンクロナスネットワーク・オン・チップと部分的に非同期な実現形態とを組み合わせるというアイデアに関する。ルータやネットワークインタフェースなどのネットワーク要素は、非同期プロトコルに基づき単一のリンクを介し通信を同期させ、それのリンクのすべてにおける通信は、所定のプロトコル、すなわち、フリットシンクロナスプロトコルに基づく。長いリンクを介した通信は、ワードとフリットの同期の間の相違を有する非同期パイプラインに基づき実行される。すなわち、単一のリンクを介したワードの通信は非同期プロトコルに基づき実行され、フリットの通信は所定のプロトコルに基づき実行される。ワードアシンクロナスリンクを設けることは、パイプラインステージの個数が増大する場合に効果的である。従って、本発明の原理は、特に多数のモジュールを有する複雑なシステムについて効果的である。
本発明の上記及び他の特徴は、以降に記載される実施例を参照して明らかとなるであろう。
図1は、本発明によるNOCを備えたシステム・オン・チップの実施例のブロック図を示す。 図2は、第1実施例による図1のシステム・オン・チップの一部のブロック図を示す。 図3は、第2実施例による図1のシステム・オン・チップの一部を示す。 図4は、第3実施例による図1のシステム・オン・チップの一部のブロック図を示す。 図5は、本発明によるシステム・オン・チップの実施例のパフォーマンスを示すグラフを示す。
図1は、本発明によるネットワーク・オン・チップ(NOC)インターコネクトを備えたシステム・オン・チップ(又は電子装置)の実施例の基本構造を示す。複数のIPブロックIP1〜IP6が、ネットワーク・オン・チップNを介し互いに接続されている。ネットワークNは、IPブロックIPとネットワーク・オン・チップNとの間のインタフェースを提供するネットワークインタフェースNIを有する。ネットワーク・オン・チップNはさらに、複数のルータR1〜R5を有する。ネットワークインタフェースNI1〜NI6は、IPブロックからの情報をネットワーク・オン・チップNにより処理可能なプロトコルに変換し、またその反対の変換も行う。ルータRは、あるネットワークインタフェースNIから他のNIにデータを伝送する。ネットワークインタフェースNIの間の通信は、それらの間にあるルータRの個数だけでなくルータRのトポロジーにも依存する。ルータRは、完全接続、2次元メッシュ接続、リニアアレイ接続、トーラス接続、折り返されたトーラス接続、2分木接続、ファットツリー接続、カスタム若しくは非定形トポロジーにより接続されるかもしれない。IPブロックIPは、CPU、メモリ、デジタル信号プロセッサなどの特殊又は専用の機能を有するモジュール・オン・チップとして実現可能である。さらに、IP6とIP6との通信に供するネットワークインタフェースNI6とNI1との間の100MB/sなどの帯域幅を有するユーザ接続C又はユーザ通信パスが示される。
ネットワーク・オン・チップNを介し転送されるIPブロックIPからの情報は、ネットワークインタフェースNIにおいて潜在的に可変長のパケットに変換される。IPブロックIPからの情報は、典型的には、コマンドと、その後のアドレス及びネットワークを介し伝送される実データとを有する。ネットワークインタフェースNIは、IPブロックIPからの情報をパケットと呼ばれる各部分に分割し、パケットヘッダを各パケットに追加する。このようなパケットヘッダは、ネットワークを介したデータの送信を可能にする付加情報を有する(宛先アドレスやルーティングパス及びフロー制御情報など)。このため、各パケットは、ネットワーク・オン・チップを介し伝送可能なフリット(フロー制御ディジット)に分割される。フリットは、制御が実行される最小単位としてみなすことができる。エンド・ツーエンドフロー制御が、宛先バッファにおいて利用可能なスペースが十分でない場合、データが送信されないことを確実にすることが必要であるかもしれない。
IPブロックの間の通信は、接続に基づくものとすることが可能であるか、又は無接続(すなわち、マルチレイヤバス、AXIバス、スイッチベースバス、マルチチップインターコネクト又はマルチチップホップインターコネクトなどの非ブロードキャスト通信)に基づくものとすることが可能である。実際、ネットワークは、サブネットワーク又はサブインターコネクト構造の集合体であってもよく(階層的に構成されるかなど)、又は複数のダイ(システム・イン・パッケージなど)又は複数のチップ(複数のASIC、ASSP及びFPGAを含む)にわたるものであってもよい。
図2は、第1実施理恵による図1のシステム・オン・チップの一部のブロック図を示す。ここでは、好ましくはフリットシンクロナスネットワークであるネットワーク内に、ルータ又はネットワークインタフェースなどの4つのネットワークユニットNUが示されている。ネットワークユニットNUは、複数のリンクにより接続されている。これらのリンクのいくつかは、アシンクロナスにパイプライン化されている。リンクのパイプライン性質が線により示される。
ルータ又はネットワークインタフェースは、非同期プロトコルに基づき各リンク上でそれらのワードの通信を同期させる。リンク上のワードの同期化は、ロウバストなデータ伝送に関して効果的である。他方、フリットの通信は、同期的に、すなわち、フリット同期により実行される。
図3は、第2実施例による図1のシステム・オン・チップの一部のブロック図を示す。ここでは、リンクを介し接続されるルータやネットワークインタフェースなどの4つのネットワークユニットNUがまた示される。図2による構成に加えて、グローバルフリットクロック信号が提供される。グローバルフリットクロック信号は、以降のフリットがネットワークのリンクを介し送信される時点を示すのに供する。グローバルワードクロックの代わりにグローバルフリットクロックを使用することによって、クロックの周波数が、フリットサイズが少なくとも2ワードであるケースについて減少可能となる。
図4は、第3実施例による図1のシステム・オン・チップの一部のブロック図を示す。第3実施例によるシステム・オン・チップの一部の基本構成は、第1又は第2実施例によるシステム・オン・チップの構成と実質的に対応している。さらに、ネットワークユニットとそれらの対応する近隣とを同期させるための独立した非同期フリット同期化AFSが設けられる。これは、好ましくは、いわゆるMuller C−elementにより専用の近隣ハンドシェイクチャネル上の同期ハンドシェイクを用いて実行される。従って、グローバルフリット同期が分散的及び非同期的に確立されるため、グローバルフリットクロックが不要となる。
さらに、任意的には、以降のフリットにおける非エンプティワードの個数に関する情報が、フリットハンドシェイクに復号化可能である。このため、送信されるべき実データが存在しない場合、リンクにおける電力消費を低減できる。
第1、第2又は第3実施例に基づく本発明のさらなる実施例によると、フリットの境界はローカルに及び/又は一時的に破棄することが可能である。フリットの境界を破棄することによって、ネットワークにおける連続するフリットのグローバルな開始前に、リンク上の連続するフリットの送信が可能となる。さらに、フリットはチェーン化可能である。このため、いくつかのフリットは、第1フリットより大きなフリットサイズを有する単一のフリットとしてみなすことができる。このため、連続するフリット内の最初のワードのリンク遅延を回避することができる。
リンク内のチェーンの遅延は、以下のように定義することができる。
LTlink,chain=N・LTstage,word+(k・フリットサイズ−1)・CTstage,word=(N・c+k・フリットサイズ−1)・CTstage,word
ただし、kはチェーンにおけるフリットの個数であり、LTlink,chainはチェーンの遅延であり、LTstage,wordは当該段階におけるワードの遅延である。
すなわち、グローバルフリット同期性に基づくものより速くフリットのチェーンを送信する代わりに、Kより多くの連続するフリットのチェーンがK個の連続するフリットスロット期間中に送信可能である。従って、リンクのスループットがこのようなケースにおいて一時的に向上する。
図5は、本発明によるシステム・オン・チップの実施例のパフォーマンスを示すグラフを示す。左側には、リンクを介し通信されるフリットの個数が、破線により示されるフリットシンクロナス境界に揃えられる。右側には、何れかの中間的なフリットシンクロナス境界が破棄されるように、連続する5つのフリットがチェーン化される。
すなわち、パイプライン化されたリンクでのフリットのスループットは、フリットシンクロナスネットワーク内でパイプライン化されたリンクを非同期的に実現することによって向上させることができる。リンクがN個のパイプラインステージを有する場合、遅延LTとサイクル時間CTは以下の遅延をもたらす。
LTstage,word=c・CTstage,word
ただし、同期パイプラインに対してc=1であり、非同期パイプラインに対して0<c<1である。
このリンクを移動するフリットの遅延は、フリット内の連続する各ワードに対するステージのサイクル時間にフリット内の第1ワードの遅延を加えたものに対応する。すなわち、リンクを移動するフリットの遅延は、リンクを移動する第1ワードの遅延と残りのワードのステージのサイクル時間とに対応する。従って、リンク内のフリットの遅延は、
LTlink,flit=N・LTstage,word+(フリットサイズ−1)・CTstage,word=(N・c+フリットサイズ−1)・CTstage,word
となる。
一例として、リンクが4つのパイプラインステージを有し、伝送フリットのサイズが3であって、さらにシンクロナスパイプラインステージが0.8nsのサイクル時間を有する場合、リンク上のフリットの遅延は、LTlink,flit=(4・1+3−1)・0.8ns=4.8nsとなる。従って、最大フリットクロック周波数は、LTlink,flit −1=2.1・10フリット/sとなる。しかしながら、例えば、アシンクロナスパイプラインステージが0.8nsのサイクル時間を有し、遅延が0.25nsに対応する場合、リンク上のフリットの遅延は、LTlink,flit=(4・0.25/0.8+3−1)・0.8ns=2.6nsとなる。従って、LTlink,flit −1=3.8・10フリット/sの最大フリットクロック周波数が実現される。すなわち、85%のパフォーマンスの向上が達成される。
さらに、ワード同期性を破棄しながらフリット同期性に依存して、フリットサイズが少なくとも2である場合、フリットクロック信号はより低い周波数を有するかもしれない。本発明の原理によると、クロック信号はより低い電力消費とより緩和されたクロック配布を可能にする。リンク上のワード通信がフリット進捗を示すのに使用されないため、送信されるフリットがないとき、リンク上の動的な電力消費はゼロとなる。さらに、ワードの通信がすべてのリンク上で同期されるとき、より速くより安価なポイント・ツー・ポイントリンク同期が実現される。
本発明の上述した原理は、フリットシンクロナスネットワーク・オン・チップを有するシステム・オン・チップに適用可能である。このようなネットワークの一例は、イーサリアルネットワーク・オン・チップである。本発明の上述した原理は、特にリンクのパイプラインのステージの個数が増大するに従って、ワードアシンクロナスリンクが増加する場合に効果的である。
本発明が図面及び上記説明により詳細に図示及び説明されたが、このような図示及び説明は、例示的なものであり、限定的なものとしてみなされるべきでなく、本発明は開示された実施例に限定されるものでない。
開示された実施例の他の変形が、図面、開示及び添付した請求項を参照することにより、請求された発明を実現する当業者により理解及び実践可能である。
請求項において、“有する”という単語は他の要素又はステップを排除するものでなく、不定冠詞“ある”は複数を排除するものでない。単一又は他のユニットが、請求項に記載されたいくつかのアイテムの機能を実現するかもしれない。特定の手段が互いに異なる従属項に記載されるという事実は、これらの組み合わせが効果的に利用可能でないことを示すものでない。
請求項における参照符号は、その範囲を限定するものとして解釈されるべきでない。

Claims (8)

  1. 複数の処理ユニットと、
    前記処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトと、
    を有する電子装置であって、
    前記ネットワークベースインターコネクトは、少なくとも1つの第1リンクと少なくとも1つの第2リンクとを有し、
    前記少なくとも1つの第2リンクは、N個のパイプラインステージを有し、
    前記少なくとも1つの第2リンクを介した通信は、ワードアシンクロナス通信である電子装置。
  2. 前記ネットワークベースインターコネクトの第1又は第2リンク上の連続するフリットの送信を示すグローバスフリットクロック信号を生成するグローバルフリットクロックをさらに有する、請求項1記載の電子装置。
  3. 前記少なくとも1つの第2リンクを介した通信は、アシンクロナス同期プロトコルを用いて実行される、請求項1又は2記載の電子装置。
  4. 連続するフリットは、フリットの境界に到達する前にリンクを介し送信される、請求項3記載の電子装置。
  5. いくつかのフリットがチェーン化される、請求項4記載の電子装置。
  6. Kより多くの連続するフリットのチェーンが、連続するK個のフリットスロット期間中に送信される、請求項5記載の電子装置。
  7. 複数の処理ユニットと、
    前記処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトと、
    を有するシステム・オン・チップであって、
    前記ネットワークベースインターコネクトは、少なくとも1つの第1リンクと少なくとも1つの第2リンクとを有し、
    前記少なくとも1つの第2リンクは、N個のパイプラインステージを有し、
    前記少なくとも1つの第2リンクを介した通信は、ワードアシンクロナス通信であるシステム・オン・チップ。
  8. 複数の処理ユニットと、前記処理ユニットを接続し、少なくとも1つの第1リンクト少なくとも1つの第2リンクとを有するフリットシンクロナスネットワークベースインターコネクトとを有する電子装置及び/又はシステム・オン・チップ内の通信同期方法であって、
    ワードアシンクロナス通信に基づき前記少なくとも1つの第2リンクを介し通信するステップを有し、
    前記少なくとも1つの第2リンクは、N個のパイプラインステージを有する方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017504862A (ja) * 2013-12-12 2017-02-09 マーベル ワールド トレード リミテッド イントラチップ及びインターチップホッピングバスを介してシステムオンチップ内で及びこれらの間で情報を転送する方法及び装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8460597B2 (en) 2011-03-22 2013-06-11 The Procter & Gamble Company Method of producing color change in a substrate
CN102216920B (zh) * 2011-05-24 2013-08-28 华为技术有限公司 先进可扩展接口总线以及相应的数据传输方法
WO2014065873A1 (en) * 2012-10-22 2014-05-01 Jeff Willey Control messaging in multislot link layer flit
SG10201600276YA (en) * 2016-01-14 2017-08-30 Huawei Int Pte Ltd Device, method and system for routing global assistant signals in a network-on-chip

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496540B1 (en) * 1998-07-22 2002-12-17 International Business Machines Corporation Transformation of parallel interface into coded format with preservation of baud-rate
US7721060B2 (en) * 2003-11-13 2010-05-18 Intel Corporation Method and apparatus for maintaining data density for derived clocking
CN100437472C (zh) * 2004-04-27 2008-11-26 Nxp股份有限公司 流水线异步指令处理器电路
US7957428B2 (en) * 2004-05-21 2011-06-07 Intel Corporation Methods and apparatuses to effect a variable-width link
CN101133597A (zh) * 2005-03-04 2008-02-27 皇家飞利浦电子股份有限公司 用于仲裁共享资源的电子设备和方法
FR2883117B1 (fr) * 2005-03-08 2007-04-27 Commissariat Energie Atomique Architecture de noeud de communication dans un systeme de reseau sur puce globalement asynchrone.
US7804890B2 (en) * 2005-06-23 2010-09-28 Intel Corporation Method and system for response determinism by synchronization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017504862A (ja) * 2013-12-12 2017-02-09 マーベル ワールド トレード リミテッド イントラチップ及びインターチップホッピングバスを介してシステムオンチップ内で及びこれらの間で情報を転送する方法及び装置

Also Published As

Publication number Publication date
CN101501679A (zh) 2009-08-05
US20100158052A1 (en) 2010-06-24
WO2008018004A2 (en) 2008-02-14
WO2008018004A3 (en) 2008-05-22
EP2052330A2 (en) 2009-04-29

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