KR101765990B1 - 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스 - Google Patents

바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스 Download PDF

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Abstract

광자 검출 디바이스는 반도체 재료의 제 1 영역 내에 배치된 평면형 접합부(planar junction)를 갖는 포토다이오드를 포함한다. 깊은 트렌치 격리(DTI)구조물이 상기 반도체 재료 내에 배치된다. 상기 DTI 구조물은 상기 DTI 구조물의 일 측 상의 상기 반도체 재료의 제 1 영역을 상기 DTI 구조물의 다른 측 상의 상기 반도체 재료의 제 2 영역으로부터 격리한다. 상기 DTI 구조물은 상기 DTI 구조물의 내측 표면을 라이닝하는 유전체 층과, 상기 DTI 구조물 내측에서 상기 유전체 층 상에 배치된 도핑된 반도체 재료를 포함한다. 상기 DTI 구조물 내측에 배치된 상기 도핑된 반도체 재료는 상기 반도체 재료의 제 1 영역 내의 상기 포토다이오드를 상기 반도체 재료의 상기 제 2 영역으로부터 격리하도록 바이어스 전압에 접속된다.

Description

바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스{ENHANCED PHOTON DETECTION DEVICE WITH BIASED DEEP TRENCH ISOLATION}
본 발명은 전반적으로 포토다이오드들에 관한 것이며, 보다 구체적으로 본 발명은 광자센서들에서 활용되는 포토다이오드들에 관한 것이다.
이미지 캡처 디바이스는 이미지 센서 및 이미징 렌즈를 포함한다. 이 이미징 렌즈는 이미지를 형성하도록 이미지 센서 상으로 광을 포커싱하여서 이미지 센서는 이 광을 전기적 신호들로 변환한다. 이 전기적 신호들은 이미지 캡처 디바이스로부터 호스트 전자적 시스템의 다른 구성 요소들에 출력된다. 이 전자적 시스템은 예를 들어서 이동 전화, 컴퓨터, 디지털 카메라 또는 의료 장치일 수 있다.
이미지 센서들의 크기를 감소시켜서, 동일한 해상도를 갖는 이미지 센서에 대해서 보다 작은 화소 셀들을 가능토록 하는 계속적인 요구가 존재한다. 이미지 센서 또는 광자 검출기에서 사용될 수 있는 다른 타입의 포토검출기는 단일 광자 어밸런치 다이오드(single photon avalanche diode:SPAD)이다. SPAD는 조기 에지 항복(breakdown)및 인접하는 화소들 간의 간섭 문제를 극복하기 위해서 통상적으로 가드 링(guard ring) 또는 격리부(isolation)를 필요로 한다. 이러한 가드 링 또는 격리부를 생성하는 공지된 설계들은 각 화소 셀 면적을 증가시키고 필 팩터(fill factor)를 희생시킨다. 또한, 이미지 센서들이 소형화됨에 따라서, 그 내에 포함된 화소 셀들은 증가된 암전류(dark current) 레이트들을 경험한다.
본 발명의 비한정적 그리고 비배타적 실시예들이 다음의 도면들을 참조하여서 기술되며, 이 도면들에서 달리 특정되지 않은 이상 다양한 도면들에 걸쳐서 유사한 참조 부호는 유사한 요소들을 나타낸다.
도 1은 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된(enhanced) 광자 검출 디바이스들을 포함하는 예시적인 광자센서를 갖는 광자 감지 시스템의 일 실례를 나타내는 도면이다.
도 2는 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스의 일 실례를 나타내는 단면도이다.
도 3은 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스들을 포함하는 광자센서(302)의 일 실례의 일부의 평면도이다.
몇몇 도면들에 걸쳐서 대응하는 참조 부호들은 대응하는 구성 요소들을 나타낸다. 도면들에서 요소들은 단순성 및 명료성을 위해서 예시되며 축척대로 반드시 도시된 것이 아님을 본 기술 분야의 당업자는 이해할 것이다. 예를 들어서, 도면들에서 몇몇 요소들의 크기는 본 발명의 다양한 실시예들의 이해를 증진시키기 위해서 다른 요소들에 비해서 과장되었다. 또한, 상업적으로 구현 가능한 실시예에서 유용하거나 필요한 통상적이면서 잘 알려진 요소들은 본 발명의 다양한 실시예들을 모호하게 하지 않도록 하기 위해서 때로 도시되지 않는다.
다음의 설명에서, 다수의 특정 세부 사항들이 본 발명의 철저한 이해를 제공하기 위해서 제시된다. 그러나, 이러한 특정 세부 사항들은 본 발명을 실시하는데 반드시 사용되어야 하는 것이 아님은 본 기술 분야의 당업자에게 자명하다. 다른 경우로서, 잘 알려진 재료들 또는 방법들은 본 발명을 모호하게 하지 않도록 세부적으로 기술되지 않는다.
본 명세서에서 "일 실시예", "실시예", "일 실례" 또는 "실례"를 참조하는 바는 해당 실시예 또는 실례와 연관되어서 기술된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 다양한 곳에서 "일 실시예에서", "실시예에서", "일 실례에서" 또는 "실례에서"라는 용어가 나타나면 모두가 반드시 동일한 실시예 또는 실례를 말하는 것은 아니다. 또한, 이러한 특정 특징, 구조 또는 특성은 하나 이상의 실시예 또는 실례에서 임의의 적합한 조합 및/또는 하위조합으로서 조합될 수 있다. 특정 특징, 구조 및/또는 특성이 기술된 기능을 제공하는 집적 회로, 전자적 회로, 조합적 논리 회로, 또는 다른 적합한 구성 요소들 내에 포함될 수 있다. 또한, 본 명세서에서 제공된 도면들은 본 기술 분야의 당업자에게 설명을 위해서 제공된 것이며 도면들은 반드시 실제 축척대로 된 것은 아니다.
본 발명의 교시 사항들에 따른 실례들은 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스들을 포함하는 광자센서를 기술한다. 일 실례에서, 이 바이어스된 깊은 트렌치 격리 구조물은 용량성 타입 격리 구조물이다. 도시된 바와 같이, 다양한 실례들에서, 본 발명의 교시 사항들에 따른 광자 검출 디바이스들은 어떠한 가드 링도 필요하지 않는 P 증가된 단일 광자 어밸런치 다이오드(SPAD) 구조물을 사용한다. 또한, 다양한 실례들에서, 바이어스된 깊은 트렌치 격리 구조물(DTI 구조물)은 공지된 격리 기술에 비해서 매우 적은 면적을 사용하여 격리를 제공하므로 본 발명의 교시 사항에 따른 광자센서에서는 화소들이 함께 보다 서로 근접하여서 배치될 수 있다. 일 실례에서, DTI 구조물은 폴리실리콘으로 구성되며 본 발명의 교시 사항들에 따른 SPAD의 집광 구역(photo collection area)에서 암전류를 저감시키도록 바이어스될 수 있다. 또한, 본 발명의 교시 사항들에 따른 바이어스된 DTI 구조물을 사용하면, SPAD가 자신의 퀀칭 회로(quenching circuit)로부터 분리될 수 있으며 SPAD 및 퀀칭 회로의 웰들(wells)이 서로 다른 전압에서 바이어스될 수 있다.
도 1은 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스들을 포함하는 화소 셀들(110)을 갖는 예시적인 화소 어레이(102)를 포함하는 광자 감지 시스템(100)의 일 실례를 일반적으로 나타내는 도면이다. 일 실례에서, 화소 셀들(110) 내의 광자 검출 디바이스들은 후면측이 조사된다(illuminated). 다른 실례에서, 화소 셀들(110) 내의 광자 검출 디바이스들은 전면측이 조사된다. 도시된 실례에서, 화소 어레이(102)는 광자 검출기들 또는 화소 셀들(110)(예들 들어서, 화소들 P1,P2,...,Pn)의 2 차원 어레이이다. 예시된 바와 같이, 각 화소(110)는 행(예를 들어서, 행들 R1 내지 Ry)및 열(예를 들어서, 열들 C1 내지 Cx)으로 배열되어서 광자 데이터를 취득한다. 다른 실례에서, 화소 어레이(102)는 본 발명의 교시 사항들에 따른 광자 검출기들 또는 화소 셀들(110) 의 일 행을 포함하는 1 차원 어레이일 수 있다.
일 실례에서, 각 화소(110)는 광자 이벤트를 디지털 신호 펄스로 변환시킨다. 다양한 실례들에서, 각 화소(110)로부터의 광자 데이터는 도시된 바와 같이 판독 열들(112)을 통해서 판독 회로(104)에 의해서 판독될 수 있다. 다양한 실례들에서, 판독 회로(104)는 광자 데이터를 수신하도록 접속되어서 각 화소(110)로부터 수신된 디지털 신호 펄스들 내에 표시되어 있는 광자 이벤트들을 카운트하는 카운터 회로(105)를 포함한다. 다양한 실례들에서, 판독 회로(104)는 각 화소(110)로부터 수신된 광자 데이터 내의 광자 이벤트들과 연관된 광자 타이밍 정보를 기록하도록 카운터 회로(105)에 접속된 타임 대 디지털 변환기(TDC)회로(107)를 더 포함할 수 있다. 일 실례에서, 일 실례에서 카운트 및 타이밍 정보를 포함하는 광자 데이터가 이어서 함수 로직(106)에 전달된다. 이 함수 로직(106)은 광자 데이터를 단지 저장하거나 후속 처리 및/또는 분석을 수행함으로써 광자 데이터를 조작할 수 있다. 일 실례에서, 판독 회로(104)는 판독 열 라인들(미도시)을 따라서 한번에 광자 데이터 행(row)을 판독하거나 모든 화소들을 직렬 판독하거나 모든 화소들 전체를 병렬로 동시에 판독하는 것과 같은 다른 다양한 기술들(미도시)을 사용하여서 광자 데이터를 판독할 수 있다.
일 실례에서, 제어 회로(108)가 화소 어레이(102)에 접속되어서 화소 어레이(102)의 동작 특성을 제어할 수 있다. 예를 들어서, 제어 회로(108)는 광자 데이터 취득을 제어하기 위한 셔터 신호(shutter singal)를 생성할 수 있다. 일 실례에서, 이 셔터 신호는 단일 취득 윈도우 동안에 각각의 광자 데이터를 동시에 캡처하도록 화소 어레이(102)내의 모든 화소들을 동시에 인에이블링(enabling)하기 위한 글로벌 셔터 신호(global shutter signal)이다.
도 2는 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리 구조물을 갖는 개선된 광자 검출 디바이스(210)의 일 실례를 나타내는 단면도이다. 일 실례에서, 도 2의 광자 검출 디바이스(210)는 도 2의 화소 어레이(102)의 화소 셀들(110) 내에서 사용될 수 있다. 도 2의 실례에서 도시된 바와 같이, 광자 검출 디바이스(210)는 반도체 재료(216)의 제 1 영역(216A) 내에 배치된 평면형 접합부(240)를 갖는 포토다이오드(214)를 포함한다. 도시된 실례에서, 포토다이오드(214)는 도시된 바와 같은 P 타입 반도체 재료(216)내의 포토다이오드(214)의 P 도핑된 영역(242)와 N 도핑된 영역(244)간의 평편 접합부(240)에서 정의된 항복 접합부를 갖는 단일 광자 어밸런치 다이오드(SPAD)이다. 일 실례에서, P 도핑된 영역(242)은 본 발명의 교시 사항들에 따른 P 증가된 도핑 영역으로서 간주될 수 있다.
도시된 실례에서 나타난 바와 같이, 광자 검출 디바이스(210)는 반도체 재료(216)내에 배치된 하나 이상의 깊은 트렌치 격리(DTI)구조물들(222A, 222B, 222C)를 더 포함한다. 도 2에 도시된 바와 같이, DTI 구조물들(222A, 222B, 222C)각각은 유전체 박층으로 라이닝된다. 일 실례에서, 이 유전체 박층은 실리콘 이산화물(SiO2)또는 다른 적합한 절연성 재료를 포함한다. 특히, 도 2는 DTI 구조물(222A)은 이 DTI 구조물(222A)의 내측 표면을 라이닝하는 유전체 박층(224A)을 포함하며, DTI 구조물(222B)은 이 DTI 구조물(222B)의 내측 표면을 라이닝하는 유전체 박층(224B)을 포함하며, DTI 구조물(222C)은 이 DTI 구조물(222C)의 내측 표면을 라이닝하는 유전체 박층(224C)을 포함하는 것을 나타낸다.
또한, DTI 구조물들(222A, 222B, 222C)각각은 저도핑된 반도체 재료로 충진된다. 예를 들어서, 도 2는 DTI 구조물(222A)은 유전체 박층(224A)상의 도핑된 폴리실리콘(226A)으로 충진되고, DTI 구조물(222B)은 유전체 박층(224B)상의 도핑된 폴리실리콘(226B)으로 충진되고, DTI 구조물(222C)은 유전체 박층(224C)상의 도핑된 폴리실리콘(226C)으로 충진됨을 나타내고 있다.
도 2에 도시된 실례는 또한 DTI 구조물들(222A, 222B, 222C)각각이 바이어스 전압(232)으로 바이어스됨을 나타내고 있다. 특히, 도 2는 DTI 구조물(222A)은 금속(230A)을 통해서 바이어스 전압(232)에 접속되며, DTI 구조물(222B)은 금속(230B)을 통해서 바이어스 전압(232)에 접속되며, DTI 구조물(222C)은 금속(230C)을 통해서 바이어스 전압(232)에 접속됨을 나타낸다. 또한 DTI 구조물들(222A, 222B, 222C)각각이 상술한 바와 같이 유전체 박층에 의해서 상기 반도체 재료로부터 분리된 도핑된 반도체 재료로 충진된 경우에, 용량성 타입 격리 구조물들이 제공됨을 주목해야 한다.
동작 시에, 바이어스된 DTI 구조물들(222A, 222B, 222C)은 각각의 바이어스된 DTI 구조물의 대향 측면들 상의 반도체 재료(216)영역들 간에 격리를 제공함이 이해된다. 예를 들어 설명하면, 본 발명의 교시 사항들에 따라서, 상기 바이어스된 DTI 구조물(222B)은 도 2의 바이어스된 DTI 구조물(222B)의 좌측면 상에 위치한 반도체 재료(216)의 제 1 영역(216A)을 도 2의 바이어스된 DTI 구조물(222B)의 우측면 상에 위치한 반도체 재료(216)의 제 2 영역(216B)으로부터 격리시킨다. 바이어스된 DTI 구조물들(222A, 222B, 222C)은 다른 공지된 도핑 웰 격리 기술들에 비해서 매우 더 작은 면적을 필요로 한다. 따라서, 복수의 포토다이오드들(214)이 본 발명의 교시 사항들에 따른 바이어스된 DTI 구조물들(222A, 222B, 222C)를 사용하여서 반도체 재료(216)내에서 매우 더 서로 근접하게 배치될 수 있다. 일 실례에서, 바이어스된 DTI 구조물들(222A, 222B, 222C)은 본 발명의 교시 사항들에 따라서 포토다이오드(214)의 집광 구역에서 암전류를 제어 또는 저감시키도록 바이어스된다. 일 실례에서, 바이어스된 DTI 구조물을 바로 마주보는 반도체 재료는 본 발명의 교시 사항들에 따라서 암전류를 더 저감시키도록 더 도핑될 수 있다.
도시된 실례에서 나타난 바와 같이, 포토다이오드(214)는 반도체 재료(216)의 후면측(228)을 향하는 광(220)으로 조사되도록 구성된다. 다른 실례(미도시)에서, 포토다이오드(214)는 반도체 재료(216)의 전면측을 향하는 광(220)으로 조사되도록 구성될 수도 있다. 도 2에 도시된 실례에서, 광(220)이 후면측(228)으로부터 통과하는 상대적으로 큰 P 도핑 구역을 갖는 P 증가된 SPAD 포토다이오드(214)가 제공된다. P 증가된 SPAD 포토다이오드(214)의 항복 접합부는 P 도핑된 영역(242)과 N 도핑된 영역(244) 간의 평면 PN 접합부(240)에서 정의된다. 일 실례에서, N 도핑된 실리콘 영역(244) 내의 도핑 밀도는 N 도핑된 실리콘 영역(244)의 에지를 향하여서 점진적으로 감소되며, 이로써 평면 PN 접합부(240)의 에지들에서 항복 현상이 발생하는 바를 저감시키는 것을 돕는다. 동작 시에, 평면 PN 접합부(240)가 역방향 바이어스된다. 예시된 실례에서, 반도체 재료(216)의 제 1 영역(216A)은 P+ 바이어싱 노드(246A)를 통해서 바이어스 전압 -Vopt(234)로 바이어스되도록 접속되며, N 도핑된 영역(244)은 전압 Vdd(238)으로 바이어스되도록 접속된다. 따라서, SPAD에 대한 역방향 바이어스가 예시된 실례에서는 Vdd + Vopt이다. 이로써, 반도체 재료(216)의 후면측(228)을 통과하는 광(220)에 의해서 광생성되는 전자들(248)은 도시된 바와 같이 제 1 영역(216A)의 상대적으로 큰 P 도핑 구역을 통해서 상기 역방향 바이어스된 평면 PN 접합부(240)로 드리프트하며 이로써 본 발명의 교시 사항들에 따른 P 증가된 SPAD 포토다이오드(214)내에서 항복 현상을 트리거한다.
도 2에 도시된 실례에서, 퀀칭 회로(218)는 전술한 바이어스된 DTI 구조물(226B)을 사용하여서 반도체 재료(216)의 제 1 영역(216A)으로부터 격리된 반도체 재료(216)의 제 2 영역(216B)에 배치된다. 퀀칭 회로(218)는 P 증가된 SPAD 포토다이오드(214)와 접속되어서 P 증가된 SPAD 포토다이오드(214) 내의 애벌런치 전류를 제한한다. 그러나, 바이어스된 DIT 구조물(226B)이 제공된 격리부를 사용하여서, P 증가된 SPAD 포토다이오드(214)의 고 전계 영역들이 본 발명의 교시 사항들에 따라서 퀀칭 회로(218)로부터 격리된다.
도 2에 도시된 개선된 광자 검출 디바이스(210)의 다른 특징은 퀀칭 회로(218)로부터 상기 P 증가된 SPAD 포토다이오드(214)를 격리시키도록 바이어스된 DTI 구조물(226B)을 사용하여서 반도체 재료(216)의 P 도핑된 영역들(216A, 216B)이 상이한 전압들로 바이어스될 수 있다는 것이다. 예를 들어서 설명하면, 도 2에 도시된 실례에서 볼 수 있는 바와 같이, P 증가된 SPAD 포토다이오드(214)가 배치된 반도체 재료(216)의 제 1 영역(216A)은 P+ 바이어싱 노드(246A)를 통해서 음의 전압 -Vopt(234)에 접속된다. 퀀칭 회로(218)가 배치된 반도체 재료(216)의 제 2 영역(216B)은 도시된 바와 같이 전압 Vdd(238)으로 바이어스되도록 접속된다. 이로써, 본 발명의 교시 사항들에 따라서, P 증가된 SPAD 포토다이오드(214)에 대한 역방향 바이어스는 Vdd + Vopt이며 P 증가된 SPAD 포토다이오드(214)의 출력 신호는 퀀칭 회로(218)의 동작 전압과 양립한다.
도 3은 본 발명의 교시 사항들에 따른 바이어스된 깊은 트렌치 격리부를 갖는 개선된 광자 검출 디바이스들을 포함하는 예시적인 광자센서(302)의 일 실례의 후면측 부분을 나타내는 저면도이다. 도시된 실례에서 나타난 바와 같이, 광자센서(302)는 반도체 재료(316)내에 배치된 복수의 포토다이오드들(314A, 314B, 314C, 314D)를 포함한다. 일 실례에서, 도 3에 도시된 복수의 포토다이오드들(314A, 314B, 314C, 314D)각각은 도 2에서 상술한 P 증가된 SPAD 포토다이오드(214)와 실질적으로 유사하다. 이로써, 포토다이오드(314A)는 P 도핑된 반도체 재료(342A)와 N 도핑된 반도체 재료(344A) 간에 정의된 평면형 접합부를 포함하며, 포토다이오드(314B)는 P 도핑된 반도체 재료(342B)와 N 도핑된 반도체 재료(344B)간에 정의된 평면형 접합부를 포함하며, 포토다이오드(314C)는 P 도핑된 반도체 재료(342C)와 N 도핑된 반도체 재료(344C)간에 정의된 평면형 접합부를 포함하며, 포토다이오드(314D)는 P 도핑된 반도체 재료(342D)와 N 도핑된 반도체 재료(344D) 간에 정의된 평면형 접합부를 포함한다.
도시된 실례에서 볼 수 있는 바와 같이, 광자센서(302)는 도 2의 바이어스된 DTI 구조물들(222A, 222B, 222C)과 실질적으로 유사한 바이어스된 DTI 구조물(322)을 포함한다. 도 3에 도시된 실례에서, 바이어스된 DTI 구조물(322)은 본 발명의 교시 사항들에 따라서 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)각각의 고 전계 영역(high field region)을 격리시키도록 상기 반도체 재료(316)내에서 구성 및 바이어스된다. 특히, 본 발명의 교시 사항들에 따라서 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)각각이 이 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)중 인접하는 것 및 대응하는 지원 회로 요소들과 상기 바이어스된 DTI 구조물(322)에 의해서 격리되도록 이 바이어스된 DTI 구조물(322)은 상기 반도체 재료(316)내에서 구성된다.
도 3에 도시된 실례에서 예시된 바와 같은 광자센서(302)내에 포함된 다른 특징은 반도체 재료(316)내에 배치된 바이어싱 노드(346)가 본 발명의 교시 사항들에 따라서 상기 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)각각에 의해서 공유된다는 것이다. 이로써, 도 3에 도시된 실례에서, 상기 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)각각은 본 발명의 교시 사항들에 따라서 상기 공유된 바이어싱 노드(346)에 접속된 동일한 바이어스 전압을 갖도록 상기 반도체 재료(316)내에서 배치된다.
따라서, 도 3의 예시적인 P 증가된 SPAD 포토다이오드들(314A, 314B, 314C, 314D)(뿐만 아니라 도 2의 예시적인 P 증가된 SPAD 포토다이오드들(214))은 격리를 위해서 가드 링 또는 도핑된 웰을 사용하지 않음이 이해된다. 이로써, 광자센서(302)내의 화소 셀들 크기가 크게 감소할 수 있다. 이렇게 광자센서(302)의 각 화소 셀에 대해서 요구되는 면적이 감소하면 해상도가 증가하고 비용이 절감된다. 또한, STI(shallow trench isoation)과 DTI(deep trench isolation) 간의 공정 차이로 인해서, 본 명세서에서 기술된 예시적인 P 증가된 SPAD 포토다이오드들의 암전류는 본 발명의 교시 사항들에 따라서 본 명세서에서 기술된 바이어스된 DTI 구조물로 인해서 증가하지 않는다. 본 발명의 교시 사항들에 따라서 암전류가 감소하면 노이즈가 감소하며 광자에 대한 민감도가 더 높아지게 된다.
요약서에서 기술된 바를 포함하여서 본 발명의 예시된 실례들에 대한 상술한 바는 정확하게 개시된 형태로 본 발명을 한정하는 것으로 해석되지 말아야 한다. 본 발명의 특정 실시예들 및 특정 실례들이 예시적인 설명을 위해서 본 명세서에서 제공되었지만, 다양한 균등 수정 사항들이 본 발명의 보다 넓은 사상 및 범위 내에서 가능하다.
이러한 수정사항들은 상술한 설명의 조명 하에서 본 발명의 실례들에 대해서 이루어질 수 있다. 다음의 청구 범위에서 사용되는 용어들은 본 발명을 본 명세서 및 청구 범위에서 개시된 특정 실시예들로 한정하는 것으로 해석되지 말아야 한다. 이보다는, 본 발명의 범위는 다음의 청구 범위에 의해서만 전적으로 결정되며 다음의 청구 범위는 확립된 청구 범위 해석 원칙에 따라서 해석되어야 한다. 본 명세서 및 도면들은 따라서 한정적이기보다는 예시적으로 간주되어야 한다.

Claims (27)

  1. 광자 검출 디바이스로서,
    반도체 재료의 제 1 영역 내에 배치된 평면형 접합부(planar junction)를 갖는 포토다이오드와,
    상기 반도체 재료 내에 배치된 깊은 트렌치 격리(DTI) 구조물을 포함하되,
    상기 반도체 재료는 P 도핑된 실리콘을 포함하며, 상기 평면형 접합부는 상기 반도체 재료 내의 P 도핑된 실리콘 영역에 접하게 배치된 단일의 N 도핑된 실리콘 영역을 포함하고, 상기 단일의 N 도핑된 실리콘 영역 내의 도핑 밀도는 상기 단일의 N 도핑된 실리콘 영역의 에지를 향하여 점진적으로 감소하며, 상기 단일의 N 도핑된 실리콘 영역의 에지는 격리용 도핑된 웰 또는 가드 링(guard ring)을 이용하지 않고,
    상기 DTI 구조물은 상기 DTI 구조물의 일 측 상의 상기 반도체 재료의 제 1 영역을 상기 DTI 구조물의 다른 측 상의 상기 반도체 재료의 제 2 영역으로부터 격리시키며,
    상기 DTI 구조물은,
    상기 DTI 구조물의 내측 표면을 라이닝(lining)하는 유전체 층과,
    상기 DTI 구조물 내측에서 상기 유전체 층 상에 배치된 도핑된 반도체 재료를 포함하며,
    상기 DTI 구조물 내측에 배치된 상기 도핑된 반도체 재료는 상기 반도체 재료의 제 1 영역 내의 상기 포토다이오드를 상기 반도체 재료의 상기 제 2 영역으로부터 격리시키도록 바이어스 전압에 접속되는
    광자 검출 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 평면형 접합부는, 상기 반도체 재료 내의 P 도핑된 실리콘으로부터 상기 평면형 접합부 내로 전자가 드리프트하도록, 역방향 바이어스되도록 접속되는
    광자 검출 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 반도체 재료의 제 1 영역 내에 배치된 상기 평면형 접합부를 갖는 포토다이오드는 단일 광자 어밸런치 다이오드(SPAD)를 포함하며,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 SPAD의 집광 구역에서 암전류(dark current)를 저감시키도록 바이어스되는
    광자 검출 디바이스.
  6. 제 5 항에 있어서,
    상기 반도체 재료의 제 2 영역 내에 배치되고 상기 SPAD에 접속되어 상기 SPAD 내의 어밸런치 전류(an avalanche current)를 한정하는 퀀칭 회로(a quenching circuit)를 더 포함하되,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 SPAD의 고 전계 영역들(high field regions)을 상기 퀀칭 회로로부터 격리시키도록 바이어스되는
    광자 검출 디바이스.
  7. 제 6 항에 있어서,
    상기 반도체 재료의 제 1 영역은 상기 반도체 재료의 제 1 영역을 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되고,
    상기 반도체 재료의 제 2 영역은 상기 반도체 재료의 제 2 영역을 제 2 전압으로 바이어스하도록 상기 제 2 전압에 접속되는
    광자 검출 디바이스.
  8. 제 7 항에 있어서,
    상기 포토다이오드의 평면형 접합부는 제 3 전압에 접속되며,
    상기 포토다이오드의 평면형 접합부에서의 역방향 바이어스는 상기 제 1 영역에 접속된 상기 제 1 전압 및 상기 포토다이오드의 평면형 접합부에 접속된 상기 제 3 전압에 대한 응답성인(responsive)
    광자 검출 디바이스.
  9. 제 5 항에 있어서,
    상기 반도체 재료의 제 2 영역 내에 배치된 제 2 SPAD를 포함하는 제 2 포토다이오드를 더 포함하되,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 제 2 SPAD의 고 전계 영역들로부터 상기 SPAD의 고 전계 영역들을 격리시키도록 바이어스되는
    광자 검출 디바이스.

  10. 제 9 항에 있어서,
    상기 반도체 재료의 제 1 영역 및 제 2 영역은 상기 반도체 재료의 제 1 영역 및 제 2 영역을 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되는
    광자 검출 디바이스.
  11. 제 10 항에 있어서,
    상기 반도체 재료는 상기 반도체 재료의 제 1 영역 및 제 2 영역에 접속된 공유형 바이어싱 노드를 포함하며,
    상기 공유형 바이어싱 노드는 상기 반도체 재료의 제 1 영역 및 제 2 영역을 상기 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되는
    광자 검출 디바이스.
  12. 제 5 항에 있어서,
    상기 SPAD는 상기 반도체 재료의 후면측로부터 조사되도록 구성되는
    광자 검출 디바이스.

  13. 제 1 항에 있어서,
    상기 DTI 구조물의 내측 표면을 라이닝(lining)하는 유전체 층은 실리콘 이산화물을 포함하는
    광자 검출 디바이스.
  14. 제 1 항에 있어서,
    상기 DTI 구조물 내측에서 상기 유전체 층 상에 배치된 상기 도핑된 반도체 재료는 저도핑된(lightly doped) 폴리실리콘을 포함하는
    광자 검출 디바이스.
  15. 광자 감지 시스템으로서,
    복수의 화소 셀들을 갖는 화소 어레이와,
    상기 화소 어레이에 접속되어 상기 화소 어레이의 동작을 제어하는 제어 회로와,
    상기 화소 어레이에 접속되어 상기 복수의 화소 셀들로부터 광자 데이터를 판독하는 판독 회로를 포함하되,
    상기 복수의 화소 셀들 각각은,
    반도체 재료의 제 1 영역 내에 배치된 평면형 접합부를 갖는 포토다이오드와,
    상기 반도체 재료 내에 배치된 깊은 트렌치 격리(DTI) 구조물을 포함하며,
    상기 반도체 재료는 P 도핑된 실리콘을 포함하며, 상기 평면형 접합부는 상기 반도체 재료 내의 P 도핑된 실리콘 영역에 접하게 배치된 단일의 N 도핑된 실리콘 영역을 포함하고, 상기 단일의 N 도핑된 실리콘 영역 내의 도핑 밀도는 상기 단일의 N 도핑된 실리콘 영역의 에지를 향하여 점진적으로 감소하며, 상기 단일의 N 도핑된 실리콘 영역의 에지는 격리용 도핑된 웰 또는 가드 링(guard ring)을 이용하지 않고,
    상기 DTI 구조물은 상기 DTI 구조물의 일 측 상의 상기 반도체 재료의 제 1 영역을 상기 DTI 구조물의 다른 측 상의 상기 반도체 재료의 제 2 영역으로부터 격리시키며,
    상기 DTI 구조물은,
    상기 DTI 구조물의 내측 표면을 라이닝(lining)하는 유전체 층과,
    상기 DTI 구조물 내측에서 상기 유전체 층 상에 배치된 도핑된 반도체 재료를 포함하며,
    상기 DTI 구조물 내측에 배치된 상기 도핑된 반도체 재료는 상기 반도체 재료의 제 1 영역 내의 상기 포토다이오드를 상기 반도체 재료의 상기 제 2 영역으로부터 격리시키도록 바이어스 전압에 접속되는
    광자 감지 시스템.
  16. 제 15 항에 있어서,
    상기 판독 회로에 접속되어 상기 복수의 화소 셀들로부터 판독된 광자 데이터를 저장하는 함수 로직(funtion logic)을 더 포함하는
    광자 감지 시스템.
  17. 제 15 항에 있어서,
    상기 판독 회로는,
    상기 복수의 화소 셀들 각각으로부터 수신된 광자 데이터 내의 광자 이벤트들을 카운트하기 위해 상기 광자 데이터를 수신하도록 접속된 카운터 회로와,
    상기 카운터 회로에 접속되어 상기 광자 데이터 내의 광자 이벤트들과 연관된 광자 타이밍 정보를 기록하는 타임 대 디지털 변환기 회로(time to digital converter circuitry)를 포함하는
    광자 감지 시스템.
  18. 제 15 항에 있어서,
    상기 반도체 재료의 제 1 영역 내에 배치된 상기 평면형 접합부를 갖는 포토다이오드는 단일 광자 어밸런치 다이오드(SPAD)를 포함하며,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 SPAD의 집광 구역에서 암전류를 저감시키도록 바이어스되는
    광자 감지 시스템.
  19. 제 18 항에 있어서,
    상기 반도체 재료의 제 2 영역 내에 배치되고 상기 SPAD에 접속되어 상기 SPAD 내의 어밸런치 전류를 한정하는 퀀칭 회로를 더 포함하되,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 SPAD의 고 전계 영역들을 상기 퀀칭 회로로부터 격리시키도록 바이어스되는
    광자 감지 시스템.
  20. 제 19 항에 있어서,
    상기 반도체 재료의 제 1 영역은 상기 반도체 재료의 제 1 영역을 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되고,
    상기 반도체 재료의 제 2 영역은 상기 반도체 재료의 제 2 영역을 제 2 전압으로 바이어스하도록 상기 제 2 전압에 접속되는
    광자 감지 시스템.
  21. 제 20 항에 있어서,
    상기 포토다이오드의 평면형 접합부는 제 3 전압에 접속되며,
    상기 포토다이오드의 평면형 접합부에서의 역방향 바이어스는 상기 제 1 영역에 접속된 상기 제 1 전압 및 상기 포토다이오드의 평면형 접합부에 접속된 상기 제 3 전압에 대한 응답성인
    광자 감지 시스템.
  22. 제 18 항에 있어서,
    상기 반도체 재료의 제 2 영역 내에 배치된 제 2 SPAD를 포함하는 제 2 포토다이오드를 더 포함하되,
    상기 DTI 구조물 내에 배치된 상기 도핑된 반도체 재료는 상기 제 2 SPAD의 고 전계 영역들로부터 상기 SPAD의 고 전계 영역들을 격리시키도록 바이어스되는
    광자 감지 시스템.
  23. 제 22 항에 있어서,
    상기 반도체 재료의 제 1 영역 및 제 2 영역은 상기 반도체 재료의 제 1 영역 및 제 2 영역을 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되는
    광자 감지 시스템.
  24. 제 23 항에 있어서,
    상기 반도체 재료는 상기 반도체 재료의 제 1 영역 및 제 2 영역에 접속된 공유형 바이어싱 노드를 포함하며,
    상기 공유형 바이어싱 노드는 상기 반도체 재료의 제 1 영역 및 제 2 영역을 상기 제 1 전압으로 바이어스하도록 상기 제 1 전압에 접속되는
    광자 감지 시스템.
  25. 제 18 항에 있어서,
    상기 SPAD는 상기 반도체 재료의 후면측로부터 조사되도록 구성되는
    광자 감지 시스템.
  26. 제 16 항에 있어서,
    상기 DTI 구조물의 내측 표면을 라이닝하는 유전체 층은 실리콘 이산화물을 포함하는
    광자 감지 시스템.
  27. 제 16 항에 있어서,
    상기 DTI 구조물 내측에서 상기 유전체 층 상에 배치된 상기 도핑된 반도체 재료는 저도핑된 폴리실리콘을 포함하는
    광자 감지 시스템.
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