KR20190038353A - Spad 이미지 센서 및 연관 제조 방법 - Google Patents

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KR20190038353A
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유이치로 야마시타
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

단광자 애벌런치 다이오드(SPAD, single photon avalanche diode) 이미지 센서가 개시된다. SPAD 이미지 센서는, 전면(front surface)과 후면(back surface)을 갖고, 감지 영역을 포함하는 기판으로서, 상기 감지 영역은 제1 전도성 타입의 도펀트로 고농도로 도핑되는 공통 노드를 포함하고, 상기 공통 노드는 상기 기판 내에서 상기 기판의 후면에 접하는 것인 상기 기판과, 상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와, 상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함한다.

Description

SPAD 이미지 센서 및 연관 제조 방법{SPAD IMAGE SENSOR AND ASSOCIATED FABRICATING METHOD}
<관련 출원과의 상호 참조>
본 출원은 2017년 9월 29일에 출원한 미국 가출원 일련번호 제62/566,161호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
디지털 카메라 및 광 촬상 디바이스는 이미지 센서를 채택한다. 이미지 센서는 광학 이미지를, 디지털 이미지로서 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 광학 이미지를 전기 신호로 변환하기 위한 단위 디바이스인 픽셀 센서의 어레이를 포함한다. 픽셀 센서는 종종 CCD(charge-coupled device) 또는 CMOS(complementary metal oxide semiconductor) 디바이스로서 나타난다.
애벌런치 포토다이오드(APD)는 전통적인 CMOS 디바이스와 호환 가능한 솔리드 디바이스이다. 애벌런치 과정은 역바이어스된 p-n 정션이 입사 복사선에 의해 생성된 캐리어 등의 추가 캐리어를 받을 때에 트리거될 수 있다. 예를 들어, 강도가 낮은 복사선을 검출하기 위해, p-n 정션은 항복 전압보다 높게 바이어스되고, 그에 따라 단광자 생성 캐리어가 검출될 수 있는 애벌린치 전류를 트리거할 수 있다. 이 모드에서 동작하는 이미지 센서가 단광자 애벌런치 다이오드(SPAD, single photon avalanche diode) 이미지 센서 또는 가이거 모드 애벌런치 포토다이오드(G-APD)로서 알려져 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 제1 실시형태에 따라 함께 본딩된 CMOS(complementary metal-oxide-semiconductor) 칩과 촬상 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타내는 도면이다.
도 2는 본 개시내용의 제2 실시형태에 따라 함께 본딩된 CMOS 칩과 촬상 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타내는 도면이다.
도 3은 본 개시내용의 제3 실시형태에 따라 함께 본딩된 CMOS 칩과 촬상 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타내는 도면이다.
도 4는 도 2와 도 3에 도시한 실시형태의 부분에 대한 대역 다이어그램을 나타내는 도면이다.
도 5는 본 개시내용의 제4 실시형태에 따른 촬상 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타내는 도면이다.
도 6 내지 도 11은 본 개시내용의 바람직한 실시형태에 따른 다양한 제조 스테이지에 있어서의 도 1의 SPAD 이미지 센서의 단편적 단면도를 나타내는 도면이다.
도 12 내지 도 16은 본 개시내용의 바람직한 실시형태에 따른 다양한 제조 스테이지에 있어서의 도 3의 SPAD 이미지 센서의 단편적 단면도를 나타내는 도면이다.
이하의 설명에서는 본 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시내용의 넓은 범위를 설명하는 수치 범위 및 파라미터가 근사치임에도 불구하고, 특정 실시형태에 기재하는 수치 값은 가능한 한 정확하게 작성되었다. 그러나 모든 수치는 본질적으로 각각의 테스트 측정치에서 발견되는 표준 편차로 인해 필연적으로 발생하는 특정 오류를 포함한다. 또한, 여기에 사용하는 "약"이라는 용어는 일반적으로 주어진 값 또는 범위의 10 %, 5 %, 1 % 또는 0.5 % 이내를 의미한다. 한편, "약"이라는 용어는 당업자가 고려할 때 평균의 허용 가능한 표준 오차 이내를 의미한다. 동작/작업 예 이외에, 또는 달리 명시하지 않는 한, 재료의 양, 시간의 지속 기간, 온도, 동작 조건, 양의 비율, 및 여기에 개시하는 것의 동류 등의 모든 수치 범위, 양, 값 및 백분율은 모든 경우에 "약"이라는 용어로 변경되는 것으로서 이해되어야 한다. 따라서, 반대로 지시하지 않는 한, 본 개시내용 및 첨부하는 청구범위에 기재하는 수치 파라미터는 원하는 바에 따라 변할 수 있는 근사치이다. 최소한 각 수치 파라미터는 적어도, 작성된 유효 자릿수의 수를 고려하여 그리고 일반적인 반올림법을 적용하여 해석되어야 한다. 본 명세서에서 범위는 한 종점에서 다른 종점까지 또는 두 종점 사이에서 표현될 수 있다. 본 명세서에 개시하는 모든 범위는 달리 특정되지 않는다면 종점을 포함한다.
SPAD(single photon avalanche diode)는 강도가 매우 낮은 입사 복사선(예컨대, 단광자)을 검출할 수 있다. SPAD 이미지 센서는 어레이로 배열된 복수의 SPAD 셀을 포함한다. SPAD 셀은 각각 p-n 정션, ?치 회로 및 판독 회로를 포함한다. p-n 정션은 그것의 항복 전압보다 훨씬 높은 역바이어스에서 동작한다. 동작 중에, 광 생성 캐리어는 p-n 정션의 공핍 영역(즉, 증배 영역)으로 이동하고, 신호 전류가 검출될 수 있도록 애벌런치 효과를 트리거링한다. ?치 회로는 애벌런치 효과를 차단하고 SPAD 셀을 리셋시키는데 이용된다. 판독 회로는 신호 전류를 송수신한다.
기존의 평면형 SPAD 이미지 센서는 감지 노드와 공통 노드 사이에 보호 링을 포함하도록 구성된다. 감지 노드와 공통 노드 사이의 부근에 전계를 완화시키는 보호 링이 없으면, 광검출부에서 항복현상(breakdown)이 발생하기 전에 엣지 항복현상(edge breakdown)이 발생할 수도 있다. 먼저 엣지 항복현상이 발생하면, 전압의 상승에 의해서만 전류가 흐르기 때문에 광검출부에서 전계 강도를 충분히 상승시키는 것이 가능하지 않다. 특히, 광검출부에서의 항복 전압보다 낮은 전압에서 엣지 항복현상이 발생하면, 광검출부에서의 전계 강도가 충분히 상승할 수 없고 충분히 높은 광검출 감도를 확보할 수 없기 때문에 광검출부에서 충분한 증배율을 얻을 수 없고, 따라서 결과적으로 SPAD로서 충분히 기능하는 것이 가능하지 않다. 또한, 엣지 항복현상이 발생하면, 과도한 노이즈가 발생하여 이 역시 문제가 된다.
그러나, 보호 링은 큰 면적을 소비하고, 따라서 전체 픽셀 영역에 대한 포토다이오드 영역의 비율을 규정하는 파라미터인 필 팩터(fill factor)를 제한한다. 결과적으로, 기존의 SPAD 이미지 센서의 경우 픽셀 영역을 축소하면서 성능 유지를 달성하는 것이 어렵다. 본 개시내용은 SPAD 이미지 센서에 관한 것으로, 기존의 SPAD 이미지 센서에 비해 성능의 희생 없이 소면적을 소비한다.
도 1은 본 개시내용의 제1 실시형태에 따라 함께 본딩된 CMOS(complementary metal-oxide-semiconductor) 칩(103)과 촬상 칩(101)을 포함하는 SPAD 이미지 센서(100)의 단면도를 나타내는 도면이다. SPAD 이미지 센서(100)는 예시 목적으로 도 1에 도시하는 바와 같이 픽셀(101a 내지 101b)의 어레이를 포함한다. 많은 경우에, SPAD 이미지 센서(100)는 2개보다 더 많은 수의 픽셀을 포함할 수 있다. CMOS 칩(103)은 복수의 액티브 디바이스(105)를 구비한다. 일부 실시형태에서, CMOS 칩(103)은 기판(206) 위에 배치된 인터커넥트 구조(212)를 포함한다. 일부 실시형태에서, 인터커넥트 구조(212)는 층간 유전체(ILD)층(203) 내에 배치된 복수의 금속층(201)을 포함한다. 액티브 디바이스(105)는 적어도 기판(206) 내에 배치된다. 촬상 칩(101)은 CMOS 칩(103)의 인터커넥트 구조(212)와 촬상 칩(101)의 기판(109) 사이에 배치된 인터커넥트 구조(124)를 포함한다. 인터커넥트 구조(124)는 ILD층(128) 내에 배치된 복수의 금속층(111)을 포함한다.
각각의 픽셀(101a 및 101b)은 기판(109) 내에 배치된 SPAD 셀을 포함한다. 기판(109)은 인터커넥트 구조(124) 쪽을 향하는 전면(100a)과, 인터커넥트 구조(124)의 반대쪽을 향하는 후면(100b)을 포함한다. 유전체층(129)이 기판(109)과 인터커넥트 구조(124) 사이에 있다. 각각의 2개의 인접한 SPAD 셀은 트렌치 격리부(104)에 의해 분리된다. 일부 실시형태에서, 트렌치 격리부(104)는 전면(100a)으로부터 후면(100b) 쪽으로 연장된다. 많은 경우에, 트렌치 격리부(104)는 도 1에 도시하는 바와 같은 사다리꼴 프로파일을 가질 수도 있다. 그러나, 이것은 본 개시내용의 한정이 아니다. 많은 경우에, 트렌치 격리부(104)는 긴 직사각형 프로파일을 가질 수도 있다. 트렌치 격리부(104)의 제1 표면(104a)은 전면(100a)과 같은 높이이고, 트렌치 격리부(104)의 제2 표면(104b)은 기판(109) 내에 있으며 후면(100b)과 접촉하거나 겹치지 않는다.
트렌치 격리부(104)는 산화물(예컨대, 실리콘 산화물) 등의 유전체 재료, 질화물(예커대, 실리콘 질화물 또는 실리콘 산질화물), 로우-k 유전체, 및/또는 기타 적절한 유전체 재료로 형성될 수 있다.
기판(109)은 제1 전도성 타입, 예컨대 p타입의 도펀트로 도핑된 제1 층(114)을 포함할 수 있다. 제1 전도성 타입의 제1 층(114)의 도펀트 농도는 약 1e16/cm3의 레벨일 수 있다. 제1 층(114)은 트렌치 격리부(104)의 후면(104b)에 이웃한 트렌치 격리부의 적어도 일부를 둘러싼다. 기판(109)은 픽셀(101a 및 101b) 각각에 제2 층(102)을 더 포함할 수 있다. 제2 층(102)은 제1 층(114)의 전도성 타입과 반대의 제2 전도성 타입, 예컨대 n타입의 도펀트로 도핑될 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/cm3 내지 약 1e19/cm3의 레벨일 수 있다. 제2 층(102)은 제1 층(114)과 기판(109)의 전면(100a) 사이에 있다. 구체적으로, 제2 층(102)은 기판(109)의 전면(100a)과 트렌치 격리부(104)에 바로 접한다. 많은 경우에, 픽셀(101a)의 제2 층(102)은 트렌치 격리부(104)에 의해 픽셀(101b)의 제2 층(102)과 분리되며, 픽셀(101a)의 제2 층(102)은 픽셀(101b)의 제2 층(102)과 접촉하지 않는다. 일부 실시형태에서는, 제2 층(102)이 생략될 수도 있는데, 즉 제1 층(114)에 의해 대체된다.
각각의 픽셀(101a 및 101b)은 제2 층(102)의 전도성 타입과 동일한 제2 전도성 타입, 예컨대 n타입의 도펀트로 고농도로 도핑된 감지 노드(110)를 더 포함한다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에 있어서, 감지 노드(110)의 도펀트 농도 대 제2 층(102)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위 내일 수 있다. 일 실시형태에서, 감지 노드(110)의 도펀트 농도는 약 1e20/cm3의 레벨이다. 감지 노드(110)는 기판(109) 내에 형성되며, 기판(109)의 전면(100a)에 바로 접한다. 구체적으로, 감지 노드(110)는 제2 층(102) 내에 형성되고 제2 층(105)에 의해 둘러싸인다. 다시 말해, 감지 노드(110)는 제2 층(102)에 의해 제1 층(114)과 분리된다. 컨택 플러그(122)를 통해, 감지 노드(110)는 인터커넥트 구조(124)와 ILD층(203)을 거쳐 CMOS 칩(103)의 액티브 디바이스(105)에 결합될 수 있다. 일부 실시형태에 있어서, 액티브 디바이스(105)는 애벌런치 효과를 정지시키고 SPAD 셀의 바이어스를 리셋시키는 액티브 ?치 회로를 포함할 수도 있다. 액티브 디바이스(105)는 판독 회로, 및 기타 제어 또는 로직 회로도 포함할 수 있다. 예를 들어, 액티브 디바이스(105)는 게이트 구조(202)와 소스/드레인 영역(204)를 구비한 트랜지스터 디바이스를 포함할 수 있다. 감지 노드(110)는 컨택 플러그(208)를 통해 트랜지스터의 소스/드레인 영역(204)에 결합될 수 있다.
각각의 픽셀(101a 및 101b)은 제1 층(114)의 전도성 타입과 동일한 제1 전도성 타입, 예컨대 p타입의 도펀트로 도핑된 제3 층(112)을 더 포함할 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에 있어서, 제3 층(112)의 도펀트 농도 대 제1 층(114)의 도펀트 농도의 비는 약 1 내지 약 100의 범위 내일 수 있다. 일 실시형태에서, 제3 층(112)의 도펀트 농도는 약 1e17/cm3의 레벨일 수 있다. 제3 층(112)은 제1 층(114) 내에 형성되고 제2 층(105)에 바로 접한다. 구체적으로, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 구체적으로, 제3 층(112)은 제2 층(102)에 의해 감지 노드(110)와 분리된다.
기판(109)의 후면(100b)에 이웃한 제1 층(114)을 덮는 층으로서 공통 노드(116)가 형성된다. 많은 경우에, 공통 노드(116)는 기판(109)의 후면(100b)에 있으며, 약 0.5 ㎛ 미만의 두께(D2)를 갖는다. 공통 노드(116)는 제1 층(114) 및 제3 층(112)의 전도성 타입과 동일한 제2 전도성 타입, 예컨대 p타입의 도펀트로 고농도로 도핑될 수 있다. 공통 노드(116)의 도펀트 농도는 제1 층(114) 및 제3 층(112)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에 있어서, 공통 노드(116)의 도펀트 농도 대 제3 층(112)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위 내일 수 있다. 일 실시형태에서, 공통 노드(116)의 도펀트 농도는 약 5e18/cm3의 레벨일 수 있다. 구체적으로, 공통 노드(116)는 기판의 전면 또는 후면의 방향과 직각을 이루는 수직 방향에 대해 거리(D1)만큼 제2 층(102)과 떨어져 있다. 일부 실시형태에 있어서, 거리(D1)는 약 1 ㎛보다 클 수 있다.
공통 노드(116) 상에는 격자 구조(120)가 있다. 일부 실시형태에 있어서, 격자 구조(120)는 공통 노드(116)에 바로 접한다. 다시 말해, 격자 구조(120)는 기판(109)의 후면(100b)과 물리적으로 접촉할 수 있다. 격자 구조(120)는 금속 격자 라인을 포함할 수 있다. 일 실시형태에 따르면, 금속 격자 라인은 구리, 알루미늄, 탄탈, 티탄 질화물, 이들의 조합 등으로 구성될 수 있다. 격자 개구부가 금속 격자 라인 사이에 형성된다. 금속 격자 라인은 트렌치 격리부(104)의 적어도 일부와 겹치고, 평면도로 볼 경우 각각의 픽셀(101a 및 101b)을 둘러싼다. 각각의 격자 개구부는 픽셀 중 하나 위에 있고 그 하나에 정렬된다.
격자 구조(120)의 목적 중 하나는 공통 노드(116)가 흡수한 홀을 수집하는 것이다. 홀은 기준 전압 노드로 드레인되거나, 픽셀(101a 및 101b) 주위의 촬상 칩(101)의 주변 영역에서 기판 관통 비아(TSV) 및 컨택 플러그를 통해 CMOS 칩(103)의 액티브 디바이스(105)에 결합될 수 있다. 도 1에 도시하는 SPAD 이미지 센서(100)의 단면도로부터, 격자 구조(120)는 3개의 금속 격라 라인을 포함하는 직사각형 프로파일을 갖는다. 격자 구조(120)의 금속 격자 라인의 각각의 중심은 도 1에서 점선(L1 내지 L3)으로 표시하는 바와 같이 대응하는 트렌치 격리부(104) 각각의 중심과 겹친다. 이와 같이, 격자 구조(120)의 또 다른 목적은 인접한 픽셀들 사이의 크로스토크를 방지하는 것일 수 있다.
본 개시내용의 다양한 실시형태에 따르면, 원하는 항복 영역(119)이 도 1에는 제3 층(112)과 제2 층(102)의 계면 주위에 표시되어 있다. 원하는 항복 영역(119)이 픽셀(101b)에만 표시되어 있지만, 픽셀(101a)과 같은 다른 픽셀도 픽셀(101b)처럼 원하는 항복 영역을 포함한다는 것이 본 개시내용의 계획된 범위 내에 있다. 제3 층(112)과 제2 층(102) 사이의 거리가 공통 노드(116)와 제2 층(102) 사이의 수직 거리(D1)보다 짧기 때문에, 엣지 항복현상은 원하는 항복 영역(119)에서 발생하는 항복현상에 비해 발생 가능성이 낮다. 다시 말해, 공통 노드(116)와 제2 층(102) 사이의 수직 거리(D1)는 보호 링의 기능을 보상한다. 공통 노드(116)의 위치를 기판(109)의 전면(100a)으로부터 기판(109)의 후면(100b)으로 조정함으로써, 본래 감지 노드(110)과 공통 노드(116) 사이에서 전면(100a)에 있는 보호 링은 생략될 수 있다. 따라서, 본 개시내용의 필 팩터가 개선될 수 있다. 항복 영역(119)에서 항복현상이 성공적으로 발생하면, 전자가 감지 노드(110)로 흘러 감지 노드(110)에 의해 수집되고, 홀은 공통 노드(116)에 의해 흡수된다. 일 실시형태에서, 공통 노드(116) 및 격자 구조(120)는 모든 픽셀에 의해 공유된다.
일부 실시형태에서, 촬상 칩(101) 및 CMOS 칩(103)은 금속 대 금속 결합 및 유전체 대 유전체 결합을 포함하는 하이브리드 결합에 의해 서로 본딩된다. 금속 대 금속 결합(예컨대, 확산 결합)은 복수의 금속층(111)의 상부 금속층(126)과 복수의 금속층(201)의 상부 금속층(210) 사이에 있을 수 있다. 유전체 대 유전체 결합은 ILD층(128)과 ILD층(203)이 서로 직접 접촉하도록 ILD층(128)과 ILD층(203) 사이에 있을 수 있다. 상부 금속층(126 및 210)은 한 쌍의 본딩 패드로서 기능하고 재분배층(RDL, re-distribution layer)을 포함할 수 있다. 일부 실시형태에 있어서, 유전체 대 유전체 결합은 산화물 대 산화물 결합이다.
일부 실시형태에 있어서, 도 5에 도시하고 다음 단락에서 설명하겠지만, 촬상 칩(101)도 픽셀(101a 내지 101b)의 어레이 주위에서 기판(109)의 주변 영역 내에 복수의 액티브 디바이스를 구비할 수 있다. 예를 들어, 전술한 액티브 ?치 회로, 판독 회로, 및 기타 제어 또는 로직 회로 중 일부 또는 전부가 CMOS 칩(103) 대신에 촬상 칩(101)의 기판(109) 내에 배치될 수도 있다.
일부 실시형태에 있어서, SPAD 이미지 센서(100)는 기판(109)의 후면(100b)으로부터 SPAD 셀(107)로의 입사 광자(115)의 전송을 용이하게 하도록 구성되는, 후면(100b) 위에 배치된 하이-k 유전체층(214) 및/또는 반사방지 코팅(ARC)층(216)을 더 포함한다. 일부 실시형태에 있어서, 하이-k 유전체층(214)은 공통 노드(116)와 격자 구조(120)를 덮고, 격자 구조(120)의 금속 격자 라인들 사이의 갭을 충전한다. SPAD 이미지 센서(100)는 ARC층(216) 위에 컬러 필터층(217)을 더 포함할 수 있다. 많은 경우에, 컬러 필터층(217)은 입사 복사선이 통과하도록 배치되어 있는 복수의 컬러 필터를 포함한다. 컬러 필터는 컬러 스펙트럼(예컨대, 적색, 녹색 및 청색)에 대응하는, 입사 복사선의 특정 파장대를 필터링하는 염료계(또는 안료계) 폴리머 또는 수지를 포함한다. 복수의 마이크로 렌즈를 포함하는 마이크로 렌즈층(218)이 컬러 필터층(217) 위에 형성된다. 마이크로 렌즈(218)는 입사 복사선(115)을 SPAD 셀 쪽으로 지향시키고 포커싱한다. 마이크로 렌즈(218)는 그 마이크로 렌즈(218)에 이용되는 재료의 굴절률 및 센서 표면과의 거리에 따라 다양한 형상을 가질 수 있고 다양한 배열로 배치될 수 있다. 많은 경우에, 평면도로 볼 때에 각각의 마이크로 렌즈(218)의 중심이 각각의 대응하는 SPAD 셀의 중심과 겹친다.
도 2는 본 개시내용의 제2 실시형태에 따라 함께 본딩된 CMOS 칩(103)과 촬상 칩(201)을 포함하는 SPAD 이미지 센서(200)의 단면도를 나타내는 도면이다. 촬상 칩(210)은 촬상 칩(201)의 공통 노드(118)가 촬상 칩(101)의 공통 노드(116)와 실질적으로 동일한 도핑 농도를 갖거나 공통 노드보다 낮은 도핑 농도를 가질 수 있다는 것 외에는, 촬상 칩(101)과 동일하다. 일부 실시형태에 있어서, 공통 노드(118)의 도핑 농도는 약 1e17/cm3 내지 약 5e18/cm3의 범위 내에 있을 수 있다.
촬상 칩(201)과 촬상 칩(101)의 다른 차이는, 촬상 칩(201)이 격자 구조(120) 대신에 인듐 주석 산화물(ITO) 등의 투명 전도층(222)을 포함한다는 것이다. 투명 전도층(222)은 공통 노드(118) 위에 있다. 많은 경우에, 투명 전도층(222)은 기판(109)의 후면(100b)과 물리적으로 접촉한다. 일부 실시형태에 있어서, 투명 전도층(222)의 두께(D3)는 청색광 감도를 더 높이기 위해 약 1000 옹스트롬일 수 있다. 근적외(NIR) 광 용도에 적합한 실시형태에서는, 투명 전도층(222)의 두께(D3)가 약 5000 옹스트롬일 수도 있다. 투명 전도층(222)은 공통 노드(118)가 흡수한 홀을 수집한다. 홀은 기준 전압 노드로 드레인되거나, 픽셀(101a 및 101b) 주위의 촬상 칩(101)의 주변 영역에서 기판 관통 비아(TSV) 및 컨택 플러그를 통해 CMOS 칩(103)의 액티브 디바이스(105)에 결합될 수 있다.
도 3은 본 개시내용의 제3 실시형태에 따라 함께 본딩된 CMOS 칩(103)과 촬상 칩(301)을 포함하는 SPAD 이미지 센서(300)의 단면도를 나타내는 도면이다. 촬상 칩(310)은 촬상 칩(301)의 트렌치 격리부(304)가 촬상 칩(101)의 트렌치 격리부(104)와 상이하다는 것 외에는, 촬상 칩(201)과 동일하다. 트렌치 격리부(304)는 전면(100a)으로부터 공통 노드(118)를 통과하여 후면(100b)으로 연장된다. 보다 구체적으로, 트렌치 격리부(304)의 제1 표면(304a)은 전면(100a)과 같은 높이이고, 트렌치 격리부(304)의 제2 표면(304b)은 후면(100b)과 같은 높이이다. 많은 경우에, 트렌치 격리부(304)는 도 1에 도시하는 바와 같은 긴 직사각형 프로파일을 가질 수 있다. 그러나, 이것은 본 개시내용의 한정이 아니다. 많은 경우에, 트렌치 격리부(304)는 사다리꼴 프로파일을 가질 수도 있다. 트렌치 격리부(330)는 인접한 픽셀들 사이의 크로스토크를 방지하는데 더욱 효과적이다.
도 4는 도 2와 도 3에 도시한 실시형태의 부분에 대한 대역 다이어그램을 나타내는 도면이다. 구체적으로, 도 4는 감지 노드(110), 제2 층(102), 제3 층(112), 제1 층(114) 및 공통 노드(118)를 포함하는 기판(109)과 투명 전도층(222)(여기서는 예를 들어 ITO막)의 대역 다이어그램을 나타낸다. 제2 층(102)과 제3 층(112) 주위의 항복 영역(119)에서 항복현상이 성공적으로 발생하면, 전자가 감지 노드(110)로 흘러 감지 노드(110)에 의해 수집되고, 홀은 공통 노드(118)에 의해 흡수되어 ITO막으로 드레인된다. ITO막의 페르미 레벨은 전도대(EC)보다는 낮고 제1 층(114)과 공통 모드(118)의 가전자대(EV)보다는 높다. 이와 같이, 가능성 있는 설계 및 전하 재결합을 통해 기판(109)의 후면(100b)에 전자를 포획하는 것은 어렵다
전술한 바와 같이, 촬상 칩(101)도 픽셀(101a 내지 101b)의 어레이 주위에서 기판(109)의 주변 영역 내에 복수의 액티브 디바이스를 구비할 수 있다. 예를 들어, 전술한 액티브 ?치 회로, 판독 회로, 및 기타 제어 또는 로직 회로 중 일부 또는 전부가 CMOS 칩(103) 대신에 촬상 칩(101)의 기판(109) 내에 배치될 수도 있다. 많은 경우에, 액티브 ?치 회로, 판독 회로, 및 기타 제어 또는 로직 회로 전부와 픽셀이 동일한 기판에 집적되고, CMOS 칩(103)은 생략될 수도 있다. 도 5는 본 개시내용의 제4 실시형태에 따른 촬상 칩(501)을 포함하는 SPAD 이미지 센서(500)의 단면도를 나타내는 도면이다. 촬상 칩(501)은 촬상 칩(501)이 완충층(502)을 통해 캐리어 기판(504)에 본딩된다는 점 외에는 촬상 칩(101)과 동일하다. 완충층(502)은 실리콘 산화물 등의 유전체 재료를 포함할 수 있다. 이와 다르게, 완충층(502)은 선택적으로 실리콘 질화물을 포함할 수도 있다.
캐리어 기판(504)은 실리콘 재료를 포함할 수도 있다. 이와 다르게, 캐리어 기판(504)은 유리 기판 또는 기타 적절한 재료를 포함할 수도 있다. 캐리어 기판(504)은 분자력, 즉 직접 본딩 또는 광융착(optical fusion) 본딩이라고 알려진 기술에 의해 또는 금속 확산 또는 양극 본딩(anodic bonding) 등의, 해당 기술분야에 알려진 다른 본딩 기술에 의해, 완충층(502)에 본딩될 수도 있다. 완충층(502)은 기판(109)의 전면(100a) 상에 형성된 다양한 피처에 대해 전기 절연 및 보호를 제공한다. 캐리어 기판(504)은 또한 SPAD 이미지 센서(400)를 프로세싱하기 위한 기계적 강도 및 지지를 제공한다. 일부 실시형태에 있어서, 복수의 액티브 디바이스(505 및 508)가 촬상 칩(501)에 집적될 수 있다. 액티브 디바이스는 픽셀(101a 내지 101b)의 어레이 주위에서 기판(109)에 형성될 수도 있다. 예를 들어, 액티브 디바이스(506 및 508)는 액티브 ?치 회로, 판독 회로, 및 기타 제어 또는 로직 회로를 포함할 수 있다. 일부 실시형태에서는, 기판(109)을 통과하는 기판 관통 비아(TSV)(510)가 홀을 기판(109)의 전면으로 드레인하는데 이용될 수 있다.
도 6 내지 도 11은 본 개시내용의 바람직한 실시형태에 따른 다양한 제조 스테이지에 있어서의 SPAD 이미지 센서(100)의 단편적 단면도를 나타내는 도면이다. 도 6 내지 도 11은 본 개시내용의 발명 개념의 더 나은 이해를 위해 간략화되었으며 실측으로 작성될 수 없음을 이해할 것이다. 도 6을 참조하면, 기판(109)이 제공된다. 기판(109)은 제1 층(114)을 포함한다. 제1 층(114)은 제1 전도성 타입의 도펀트로 도핑될 수 있고, 약 1e16/cm3의 레벨의 도펀트 농도를 갖는다. 제1 층(114)은 기판(109)의 전면(100a)으로부터 후면으로(100b)으로 연장된다. 트렌치 격리부(107)가 전면(100a)에서 제1 층(114)에 형성되는데 각각 사다리꼴 형상, 직사각형 닮음꼴 형상, 또는 다른 적절한 형상을 갖는다. 각각의 트렌치 격리부(104)는 제1 표면(104a)과 제2 표면(104b)을 갖는다.
도 7을 참조하면, 기판(109)의 전면(100a)에 대해, 제1 층(114)의 전도성 타입과 반대의 제2 전도성 타입, 예컨대 n타입의 도펀트로 이온 주입을 수행하여 제2 층(102)을 형성할 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/cm3 내지 약 1e19/cm3의 레벨일 수 있다. 제2 층(102)은 트렌치 격리부(104) 사이에 있다. 구체적으로, 제2 층(102)은 기판(109)의 전면(100a)으로부터 기판(109)의 후면(100b)으로 연장되지만, 트렌치 격리부(104)의 제2 표면(104b)을 넘지는 않는다. 다시 말해, 제2 층(102)은 트렌치 격리부(104)의 측벽의 적어도 일부에 바로 접한다.
제2 층(102)에 후속하여, 제3 층(112)과 감지 모드(110)도 이온 주입에 의해 형성될 수 있다. 제3 층(112)은 제1 층(114)의 전도성 타입과 동일한 제1 전도성 타입, 예컨대 p타입의 도펀트로 도핑될 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에 있어서, 제3 층(112)의 도펀트 농도 대 제1 층(114)의 도펀트 농도의 비는 약 1 내지 약 100의 범위 내일 수 있다. 일 실시형태에서, 제3 층(112)의 도펀트 농도는 약 1e17/cm3의 레벨일 수 있다. 제3 층은 제1 층(114) 내에 형성되고 제2 층(105)에 바로 접한다. 구체적으로, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 감지 노드(110)는 제2 층(102)의 전도성 타입과 동일한 제2 전도성 타입, 예컨대 n타입의 도펀트로 고농도로 도핑될 수 있다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에 있어서, 감지 노드(110)의 도펀트 농도 대 제2 층(102)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위 내일 수 있다. 일 실시형태에서, 감지 노드(110)의 도펀트 농도는 약 1e20/cm3의 레벨이다. 감지 노드(110)는 기판(109) 내에 형성되고 기판(109)의 전면(100a)에 바로 접한다. 구체적으로, 감지 노드(100)는 제2 층(102) 내에 형성되고 제2 층(105)에 의해 둘러싸인다.
도 8을 참조하면, 감지 노드(110)에 대한 컨택 플러그(122)가 형성된다. 일부 실시형태에 있어서, 컨택 플러그(122)는 기판(109)의 전면(100a) 위에 유전체층(129)을 형성함으로써 형성될 수 있다. 이어서 유전체층(129)이 에칭되어 비아 홀 및/또는 금속 트렌치를 형성한다. 그런 다음 비아 홀 및/또는 금속 트렌치는 전도성 금속으로 충전되어 컨택 플러그(122)를 형성한다. 일부 실시형태에서, 컨택 플러그(122)는 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 기판(109) 위에 인터커넥트 구조(124)가 형성되어 촬상 칩(101)을 형성한다. 일부 실시형태에서, 인터커넥트 구조(124)는, 유전체층(129) 위에, ILD 재료의 하나 이상의 층을 포함하는 ILD층(128)을 형성함으로써 형성될 수 있다. 이어서 ILD층(128)이 에칭되어 비아 홀 및/또는 금속 트렌치를 형성한다. 그런 다음 비아 홀 및/또는 금속 트렌치는 전도성 금속으로 충전되어 복수의 금속층(111)을 형성한다. 일부 실시형태에 있어서, ILD층(128)은 물리적 기상 증착 기술(예컨대, PVD, CVD 등)을 이용해서 퇴적될 수 있다. 복수의 금속층(111)은 퇴적 공정 및/또는 도금 공정(예컨대, 전기도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시형태에서, 복수의 금속층(111)은 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시형태에서, 복수의 금속층(111) 중 최상부 금속층(126)은 ILD층(128)의 상부면과 정렬되는 상부면을 갖는다.
도 9를 참조하면, 촬상 칩(101)이 CMOS 칩(103)에 본딩된다. CMOS 칩(103)은 기판(206)을 포함한다. 액티브 디바이스(105)가 기판(206) 내에 형성된다. 다양한 실시형태에 있어서, 기판(206)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이 등의 임의 유형의 반도체 몸체부(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)와 함께, 그 위에 형성된/형성되거나 다른 식으로 그것과 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층을 포함할 수 있다. 일부 실시형태에 있어서, 액티브 디바이스(105)는 기판(206) 위에 게이트 구조(202)를 퇴적하고 주입 또는 에피택셜 성장에 의해 소스/드레인 영역(204)을 형성함으로써 형성된 트랜지스터를 포함할 수 있다. 기판(206) 위에 인터커넥트 구조(212)가 형성되어 촬상 칩(103)을 형성한다. 일부 실시형태에서, 인터커넥트 구조(212)는, 기판(206) 위에, ILD 재료의 하나 이상의 층을 포함하는 ILD층(203)을 형성함으로써 형성될 수 있다. 이어서 ILD층(203)이 에칭되어 비아 홀 및/또는 금속 트렌치를 형성한다. 그런 다음 비아 홀 및/또는 금속 트렌치는 전도성 금속으로 충전되어 복수의 금속층(201)을 형성한다. 일부 실시형태에 있어서, ILD층(203)은 물리적 기상 증착 기술(예컨대, PVD, CVD 등)을 이용해서 퇴적될 수 있다. 금속층(201)은 퇴적 공정 및/또는 도금 공정(예컨대, 전기도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시형태에서, 복수의 금속층(201)은 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시형태에서, 복수의 금속층(201) 중 최상부 금속층(210)은 ILD층(203)의 상부면과 정렬되는 상부면을 갖는다.
일부 실시형태에서는, 본딩 공정이 금속 대 금속 결합 및 유전체 대 유전체 결합을 포함하는 하이브리드 결합을 형성할 수 있다. 최상부 금속층(210)과 최상부 금속층(126)이 서로 직접 본딩될 수 있다. ILD층(128)과 ILD층(203)이 서로 접하여 하이브리드 결합의 유전체 대 유전체 결합을 규정할 수 있다. 일부 실시형태에 있어서, 유전체 대 유전체 결합은 산화물 대 산화물 결합이다. 일부 다른 실시형태에서는, 본딩 공정이 ILD층(128)과 ILD층(203) 사이에 배열된 중간 본딩 산화물(도시 생략)을 이용할 수도 있다.
도 10을 참조하면, 기판(109)의 일부를 후면(100b)에서 제거하기 위해, 산성 용액과 같은 에칭제를 수반하는 에칭이 수행될 수 있다. 다른 실시형태에 있어서, 기판(109)은 기판(109)의 후면(100b)을 기계적으로 연마함으로써 얇아질 수 있다. 약간 얇아진 기판(109)의 후면(100b)에 이온 주입 및 열 어닐링을 순차적으로 실시하여 공통 노드(116)를 형성한다. 다음으로, 도 11에 도시하는 바와 같이, CVD, PECVD, ALD, 전기 도금 및/또는 동류 등의 적절한 퇴적 공정을 이용하여 공통 노드(116) 상에 격자 구조(120)가 형성된다.
도 1을 다시 참조하면, 격자 구조(120)를 캡슐화하기 위해 기판(109)의 후면(100b) 위에 하이-k 유전체층(214)이 형성된다. 하이-k 유전체층(214) 위에는 ARC층(216)이 형성될 수 있다. 일부 실시형태에서는, 하이-k 유전체층(214) 및 ARC층(216)이 물리적 기상 증착 기술을 사용하여 퇴적될 수 있다.
기판(109)의 후면(100b) 위에 컬러 필터(217)가 형성될 수 있다. 일부 실시형태에서, 컬러 필터(217)는 컬러 필터층을 형성하고 컬러 필터층을 패터닝함으로써 형성될 수 있다. 컬러 필터층은 특정 범위의 파장을 갖는 복사선(예컨대, 광)의 투과는 허용하고 특정 범위를 벗어난 파장의 광을 차단하는 재료로 형성된다. 또한, 일부 실시형태에서는, 컬러 필터층이 형성 후에 평탄화된다. 마이크로 렌즈(218)도 컬러 필터(217) 위에 형성될 수 있다. 일부 실시형태에서, 마이크로 렌즈(218)는 복수의 컬러 필터 위에 마이크로 렌즈 재료를 퇴적함으로써(예컨대, 스핀온 방법 또는 퇴적 공정에 의해) 형성될 수 있다. 곡면의 상부면을 갖는 마이크로 렌즈 템플릿(도시 생략)이 마이크로 렌즈 재료 위에 패터닝된다. 일부 실시형태에서, 마이크로 렌즈 템플릿은 포토레지스트 재료를 포함할 수 있는데, 이 재료는 분배 노광 광량을 사용하여 노광되고(예컨대, 네거티트 포토레지스트의 경우 만곡부의 바닥에서 더 많이 노광되고 만곡부의 상부에서 더 적게 노광됨) 현상되어 라운드형 형상을 형성하도록 베이킹된다. 그런 다음, 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 재료를 선택적으로 에칭함으로써 마이크로 렌즈(218)가 형성된다.
도 12 내지 도 16은 본 개시내용의 바람직한 실시형태에 따른 다양한 제조 스테이지에 있어서의 SPAD 이미지 센서(300)의 단편적 단면도를 나타내는 도면이다. 도 12 내지 도 16은 본 개시내용의 발명 개념의 더 나은 이해를 위해 간략화되었으며 실측으로 작성될 수 없음을 이해할 것이다. 도 12를 참조하면, 기판(109)이 제공된 다음, 기판(109)의 전면(100a)에 이온 주입을 수행하여, 도 7과 실질적으로 동일하거나 유사한 방식으로 제2 층(102), 제3 층(112), 및 감지 노드(110)를 형성할 수 있다. 또한, 기판(109)의 전면(100a) 또는 후면(100b)에 이온 주입을 수행하여 제3 층(112)과 후면(100b) 사이에서 기판(109)에 공통 노드(118)을 형성할 수 있다.
도 13을 참조하면, 전면(100a)으로부터 후면(100b)으로 기판(109)을 통과하는 트렌치 격리부(104)가 기판(109)에 형성된다. 도 14를 참조하면, 촬상 칩(301)을 형성하기 위해 도 8과 실질적으로 동일하거나 유사한 방식으로 컨택 플러그(122)와 인터커넥트 구조(124)가 형성된다. 도 15를 참조하면, 도 9와 실질적으로 동일하거나 유사한 방식으로 촬상 칩(301)이 CMOS 칩(103)에 본딩된다. 도 16에 도시하는 바와 같이, 다음으로 투명 전도층(222)이 기판(109)의 후면(100b)의 정상부에 형성된다. 투명 전도층(222)의 바닥면은 기판(109)의 후면(100b) 및 트렌치 격리부(304)에 접촉할 수 있다. 후속 공정에서, 하이-k 유전체층(214), ARC층(216), 컬러 필터(217) 및 마이크로 렌즈(218) 등의 상부 구조가 형성되어 도 3의 SPAD 이미지 센서(300)가 얻어진다.
본 개시내용의 일부 실시형태는 단광자 애벌런치 다이오드(SPAD) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전면(front surface)과 후면(back surface)을 갖고, 감지 영역을 포함하는 기판으로서, 상기 감지 영역은 제1 전도성 타입의 도펀트로 고농도로 도핑되는 공통 노드를 포함하고, 상기 공통 노드는 상기 기판 내에서 상기 기판의 후면에 접하는 것인 상기 기판과, 상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와, 상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함한다.
본 개시내용의 일부 실시형태는 단광자 애벌런치 다이오드(SPAD) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전면과 후면을 갖는 기판과, 상기 기판의 후면에 있는 투명 전도층을 포함하고, 상기 기판은 감지 영역을 포함하며, 상기 감지 영역은, 제1 전도성 타입의 도펀트로 도핑되며, 상기 기판 내에서 상기 기판의 후면에 접하는 공통 노드와, 상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와, 상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함한다.
본 개시내용의 일부 실시형태는 단광자 애벌런치 다이오드(SPAD) 이미지 센서를 제조하는 방법을 제공한다. 상기 방법은, 전면과 후면을 갖는 기판을 수용하는 단계로서, 상기 기판은 상기 기판의 전면으로부터 후면으로 연장되는, 제1 전도성 타입의 도펀트로 도핑된 제1 층을 갖는 것인 상기 기판 수용 단계와, 상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 상기 기판의 전면에 이온 주입을 수행하여 상기 제1 층 내에 감지 노드를 형성하는 단계와, 상기 제1 전도성 타입의 도펀트로 상기 기판의 후면에 이온 주입을 수행하여 공통 노드를 형성하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 단광자 애벌런치 다이오드(SPAD, single photon avalanche diode) 이미지 센서에 있어서,
전면(front surface)과 후면(back surface)을 갖고, 감지 영역을 포함하는 기판으로서, 상기 감지 영역은 제1 전도성 타입의 도펀트로 고농도로 도핑되는 공통 노드를 포함하고, 상기 공통 노드는 상기 기판 내에서 상기 기판의 후면에 접하는 것인 상기 기판과,
상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와,
상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함하는 SPAD 이미지 센서.
2. 제1항에 있어서, 상기 기판은,
상기 제2 전도성 타입의 도펀트로 도핑되며, 상기 기판의 전면과 상기 제1 층 사이에 있는 제2 층과,
상기 제1 전도성 타입의 도펀트로 도핑되며, 상기 제1 층 내에서 상기 제2 층에 접하는 제3 층을 더 포함하는 것인 SPAD 이미지 센서.
3. 제1항에 있어서, 상기 공통 노드는 상기 감지 영역을 덮는 연속 층인 것인 SPAD 이미지 센서.
4. 제1항에 있어서, 상기 공통 노드의 두께는 약 0.5 ㎛ 미만인 것인 SPAD 이미지 센서.
5. 제1항에 있어서, 상기 기판의 후면 상에 금속 격자 라인을 포함한 격자 구조를 더 포함하는 SPAD 이미지 센서.
6. 제2항에 있어서, 상기 공통 노드의 도펀트 농도 대 상기 제3 층의 도펀트 농도의 비가 약 10 내지 약 1000 범위 내인 것인 SPAD 이미지 센서.
7. 제5항에 있어서, 상기 기판의 후면에 유전체층을 더 포함하고, 상기 유전체층은 상기 공통 노드와 상기 격자 구조를 덮고 상기 격자 구조의 금속 격자 라인 사이의 갭을 충전하는 것인 SPAD 이미지 센서.
8. 제7항에 있어서, 상기 기판의 후면에서 상기 유전체층 위에 렌즈를 더 포함하는 SPAD 이미지 센서.
9. 제1항에 있어서, 복수의 액티브 디바이스를 포함한 칩을 더 포함하고, 상기 칩은 상기 기판의 전면에 본딩되는 것인 SPAD 이미지 센서.
10. 제1항에 있어서, 상기 기판은 상기 감지 영역 주위에 주변 영역을 더 포함하고, 상기 주변 영역은 복수의 액티브 디바이스를 포함하는 것인 SPAD 이미지 센서.
11. 단광자 애벌런치 다이오드(SPAD) 이미지 센서에 있어서,
전면과 후면을 갖는 기판과,
상기 기판의 후면에 있는 투명 전도층을 포함하고,
상기 기판은 감지 영역을 포함하며, 상기 감지 영역은,
제1 전도성 타입의 도펀트로 도핑되며, 상기 기판 내에서 상기 기판의 후면에 접하는 공통 노드와,
상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와,
상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함하는 것인 SPAD 이미지 센서.
12. 제11항에 있어서, 상기 기판의 전면으로부터 상기 기판의 후면으로 연장되는 트렌치 격리부를 더 포함하고, 상기 트렌치 격리부는 제1 표면과, 상기 제1 표면에 대향하는 제2 표면을 가지며, 상기 제1 표면은 상기 기판의 전면과 같은 높이이고, 상기 제2 표면은 상기 기판의 후면으로부터 0보다 큰 거리만큼 이격되어 있는 것인 SPAD 이미지 센서.
13. 제11항에 있어서, 상기 기판의 전면으로부터 상기 기판의 후면으로 연장되며 상기 공통 노드를 통과하는 트렌치 격리부를 더 포함하고, 상기 트렌치 격리부는 제1 표면과, 상기 제1 표면에 대향하는 제2 표면을 가지며, 상기 제1 표면은 상기 기판의 전면과 같은 높이이고, 상기 제2 표면은 상기 기판의 후면과 같은 높이인 것인 SPAD 이미지 센서.
14. 제11항에 있어서, 상기 공통 노드와 상기 제2 층 사이의 거리는 약 1 ㎛보다 큰 것인 SPAD 이미지 센서.
15. 제11항에 있어서, 상기 기판의 제1 표면에 제1 층간 유전체(ILD)층을 더 포함하고, 상기 제1 ILD층은 복수의 금속층을 포함하는 SPAD 이미지 센서.
16. 제15항에 있어서, 칩을 더 포함하고, 상기 칩은 복수의 액티브 디바이스와 제2 ILD층을 포함하며, 상기 칩은 상기 제2 ILD층을 통해 상기 제1 ILD층에 본딩되는 것인 SPAD 이미지 센서.
17. 제11항에 있어서, 상기 투명 전도층은 인듐 주석 산화물(ITO)막인 것인 SPAD 이미지 센서.
18. 단광자 애벌런치 다이오드(SPAD) 이미지 센서의 제조 방법에 있어서,
전면과 후면을 갖는 기판을 수용하는 단계로서, 상기 기판은 상기 기판의 전면으로부터 후면으로 연장되는, 제1 전도성 타입의 도펀트로 도핑된 제1 층을 갖는 것인 상기 기판 수용 단계와,
상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 상기 기판의 전면에 이온 주입을 수행하여 상기 제1 층 내에 감지 노드를 형성하는 단계와,
상기 제1 전도성 타입의 도펀트로 상기 기판의 후면에 이온 주입을 수행하여 공통 노드를 형성하는 단계를 포함하는 SPAD 이미지 센서의 제조 방법.
19. 제18항에 있어서,
상기 기판의 후면 상에 금속 격자 라인을 포함한 격자 구조를 형성하는 단계를 더 포함하는 SPAD 이미지 센서의 제조 방법.
20. 제18항에 있어서, 상기 제1 전도성 타입의 도펀트로 상기 기판의 후면에 이온 주입을 수행하여 공통 노드를 형성하는 단계는,
약 0.5 ㎛ 미만의 두께를 갖는 공통 노드를 형성하는 단계를 포함하는 것인 SPAD 이미지 센서의 제조 방법.

Claims (10)

  1. 단광자 애벌런치 다이오드(SPAD, single photon avalanche diode) 이미지 센서에 있어서,
    전면(front surface)과 후면(back surface)을 갖고, 감지 영역을 포함하는 기판으로서, 상기 감지 영역은 제1 전도성 타입의 도펀트로 고농도로 도핑되는 공통 노드를 포함하고, 상기 공통 노드는 상기 기판 내에서 상기 기판의 후면에 접하는 것인 상기 기판과,
    상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와,
    상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층
    을 포함하는 SPAD 이미지 센서.
  2. 제1항에 있어서, 상기 기판은,
    상기 제2 전도성 타입의 도펀트로 도핑되며, 상기 기판의 전면과 상기 제1 층 사이에 있는 제2 층과,
    상기 제1 전도성 타입의 도펀트로 도핑되며, 상기 제1 층 내에서 상기 제2 층에 접하는 제3 층을 더 포함하는 것인 SPAD 이미지 센서.
  3. 제1항에 있어서, 상기 공통 노드는 상기 감지 영역을 덮는 연속 층인 것인 SPAD 이미지 센서.
  4. 제1항에 있어서, 상기 공통 노드의 두께는 0.5 ㎛ 미만인 것인 SPAD 이미지 센서.
  5. 제1항에 있어서, 상기 기판의 후면 상에 금속 격자 라인을 포함한 격자 구조를 더 포함하는 SPAD 이미지 센서.
  6. 제1항에 있어서, 복수의 액티브 디바이스를 포함한 칩을 더 포함하고, 상기 칩은 상기 기판의 전면에 본딩되는 것인 SPAD 이미지 센서.
  7. 제1항에 있어서, 상기 기판은 상기 감지 영역 주위에 주변 영역을 더 포함하고, 상기 주변 영역은 복수의 액티브 디바이스를 포함하는 것인 SPAD 이미지 센서.
  8. 단광자 애벌런치 다이오드(SPAD) 이미지 센서에 있어서,
    전면과 후면을 갖는 기판과,
    상기 기판의 후면에 있는 투명 전도층
    을 포함하고,
    상기 기판은 감지 영역을 포함하며, 상기 감지 영역은,
    제1 전도성 타입의 도펀트로 도핑되며, 상기 기판 내에서 상기 기판의 후면에 접하는 공통 노드와,
    상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 고농도로 도핑되며, 상기 기판 내에서 상기 기판의 전면에 접하는 감지 노드와,
    상기 공통 노드와 상기 감지 노드 사이에서 상기 제1 전도성 타입의 도펀트로 도핑되는 제1 층을 포함하는 것인 SPAD 이미지 센서.
  9. 제8항에 있어서, 상기 기판의 전면으로부터 상기 기판의 후면으로 연장되는 트렌치 격리부를 더 포함하고, 상기 트렌치 격리부는 제1 표면과, 상기 제1 표면에 대향하는 제2 표면을 가지며, 상기 제1 표면은 상기 기판의 전면과 같은 높이이고, 상기 제2 표면은 상기 기판의 후면으로부터 0보다 큰 거리만큼 이격되어 있는 것인 SPAD 이미지 센서.
  10. 단광자 애벌런치 다이오드(SPAD) 이미지 센서의 제조 방법에 있어서,
    전면과 후면을 갖는 기판을 수용하는 단계로서, 상기 기판은 상기 기판의 전면으로부터 후면으로 연장되는, 제1 전도성 타입의 도펀트로 도핑된 제1 층을 갖는 것인 상기 기판 수용 단계와,
    상기 제1 전도성 타입과 반대의 제2 전도성 타입의 도펀트로 상기 기판의 전면에 이온 주입을 수행하여 상기 제1 층 내에 감지 노드를 형성하는 단계와,
    상기 제1 전도성 타입의 도펀트로 상기 기판의 후면에 이온 주입을 수행하여 공통 노드를 형성하는 단계
    를 포함하는 SPAD 이미지 센서의 제조 방법.
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