KR101470938B1

KR101470938B1 - 구성가능한 디지털-아날로그 위상 동기 루프

Info

Publication number: KR101470938B1
Application number: KR1020127017816A
Authority: KR
Inventors: 제레미 디. 던워쓰; 게리 제이. 발란타인; 부샨 에스. 아수리
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-12-07
Filing date: 2010-12-07
Publication date: 2014-12-09
Also published as: TW201131988A; US8339165B2; EP2510621A1; CN102648581B; EP2510621B1; US20130181756A1; KR20120101536A; JP5661793B2; US20110133799A1; CN102648581A; JP2013513343A; WO2011071954A1; US8884672B2

Abstract

위상 동기 루프(PLL) 디바이스는 아날로그 위상 동기 루프 및 하이브리드 아날로그-디지털 위상 동기 루프로 구성가능하다. 아날로그 모드에서, 아날로그 루프를 형성하기 위해 적어도 위상 검출기, 아날로그 루프 필터 및 전압 제어 발진기(VCO)가 접속된다. 디지털 모드에서, 하이브리드 디지털-아날로그 루프를 형성하기 위해 적어도 위상 검출기, 전압 제어 발진기(VCO), 시간-디지털 변환기(TDC), 디지털 루프 필터 및 디지털 대 아날로그 변환기(DAC)가 접속된다.

Description

구성가능한 디지털-아날로그 위상 동기 루프{CONFIGURABLE DIGITAL-ANALOG PHASE LOCKED LOOP}

본 발명은 일반적으로 위상 동기 루프들에 관한 것으로, 더 구체적으로 하이브리드 아날로그-디지털 위상 동기 루프들에 관한 것이다.

위상-동기 루프들(PLLs)은 기준 신호에 관하여 신호들을 발생시킨다. 위상-동기 루프 회로는 기준 신호와 출력 신호의 위상 및/또는 주파수에서의 차이들에 기초하여 PLL 출력 신호의 주파수를 조정한다. 출력 신호의 주파수는 그 차이에 기초하여 증가하거나 감소한다. 따라서, 위상-동기 루프는 네거티브 피드백(negative feedback)을 이용하는 제어 시스템이다. 위상-동기 루프들은 라디오들, 통신 회로들 및 컴퓨터들뿐 아니라 다른 디바이스들과 같은 전자제품들에 이용된다.

PLL들은 종종 PLL 출력 신호를 발생시키기 위해 공진-튜닝된 전압 제어 발진기(VCO)를 이용한다. 공진 튜닝된 VCO는 종종 용량성 디바이스 및 공진 인덕터-커패시터(LC) 회로를 포함한다. 용량성 디바이스는 전형적으로 PLL 출력 신호의 주파수를 변경하기 위해 튜닝 전압에 응답하는 용량을 갖는 적어도 하나의 버랙터(varactor)를 포함한다.

일부 종래의 PLL은 하나 이상의 디지털 컴포넌트들을 포함한다. 그와 같은 PLL들은 일부 측면들에서 아날로그 루프들을 능가하는 장점들을 갖는다. 유감스럽게도, 이들 PLL들은 또한 일부 단점들을 갖는다. 따라서, 아날로그 및 디지털 루프들 둘 다의 장점들을 갖는 PLL이 필요하다.

도 1은 본 발명의 예시적인 실시예에 따른 하이브리드 아날로그-디지털 위상 동기 루프 디바이스(PLL 디바이스)의 블록도이다.
도 2는 스위칭 메커니즘이 디지털 모드 동안 적분기를 형성하기 위해 필터 엘리먼트들을 구성하는 PLL 디바이스의 블록도이다.
도 3은 스위칭 엘리먼트가 트랜지스터인 경우의 충전 펌프 및 전류 DAC에 접속되는 스위칭 메커니즘의 개략적 도시이다.
도 4는 스위칭 메커니즘이 아날로그 모드에 있을 때 형성되는 아날로그 루프 필터의 개략도이다.
도 5는 복소 평면에서의 예시적인 루프 필터의 필터 응답의 도식적 표현이다.
도 6은 스위칭 메커니즘이 디지털 모드에 있을 때 형성되는 적분기의 개략도이다.
도 7은 기준 경로에서 하위 주파수 포트를 갖는 2 포인트 변조를 이용한 듀얼 모드 PLL의 블록도이다.
도 8은 피드백 경로에서 하위 주파수 포트를 갖는 2 포인트 변조를 이용한 듀얼 모드 PLL의 블록도이다.
도 9는 피드백 경로에서 델타 신호 변조를 이용하는 하위 주파수 포트를 갖는 2 포인트 변조를 이용한 듀얼 모드 PLL의 블록도이다.
도 10은 본 발명의 예시적인 실시예에 따라 PLL 디바이스를 관리하는 방법의 흐름도이다.
도 11은 아날로그 모드에서 PLL 디바이스를 구성하는 방법의 흐름도이다.
도 12는 디지털 모드에서 PLL 디바이스를 구성하는 방법의 흐름도이다.
도 13은 전류 소스 출력 스테이지를 이용한 전류 스티어링 DAC의 개략적 표현이다.
도 14는 다른 구성에 따른 전류 소스 출력 스테이지를 이용한 전류 스티어링 DAC의 개략적 표현이다.
도 15는 전류 소스 출력 스테이지를 이용한 예시적인 전류 펄스 DAC의 개략적 표현이다.

용어 "예시적인"은 본 명세서에서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하도록 이용된다. “예시적인” 것으로서 본 명세서에 설명되는 임의의 실시예는 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.

도 1은 본 발명의 예시적인 실시예에 따른 구성가능한 아날로그-디지털 위상 동기 루프 디바이스(PLL 디바이스)(100)의 블록도이다. 도 1을 참조하여 논의되는 기능적 블록들은 디바이스들, 회로들 및/또는 코드의 임의의 적합한 조합을 이용하여 구현될 수 있다. 따라서, 블록들의 기능들은 하드웨어, 소프트웨어 및/또는 펌웨어로 구현될 수 있다. 여러 블록들의 기능들은 단일 회로 또는 디바이스에 의해 수행될 수 있으며 단일 블록에 의해 수행된 것으로 설명된 기능들은 여러 디바이스들 또는 회로들에 의해 수행될 수 있다.

PLL 디바이스는 PLL 디바이스(100)를 아날로그 PLL로 또는 디지털뿐 아니라 아날로그 신호들 및 컴포넌트들을 포함하는 하이브리드 디지털-아날로그 PLL로 구성하는 스위칭 메커니즘(102)을 포함한다. 아날로그 모드에 있을 때, PLL 디바이스(100)는 적어도 위상 검출기(104), 아날로그 루프 필터(106), 전압 제어 발진기(VCO)(108) 및 피드백(110)을 포함하는 PLL 루프로 구성된다. 디지털 모드에 있을 때, PLL 디바이스(100)는 적어도 위상 대 디지털 변환기(PDC)(112), 디지털 루프 필터(114), 디지털 대 아날로그 변환기(DAC)(116), VCO(108) 및 피드백(110)을 포함하도록 하이브리드 디지털-아날로그 루프에 구성된다. 예시적인 실시예에서, 검출기(117)는 위상 검출기(104) 및 PDC(112)를 포함하며, 여기서 PDC(112)는 위상 검출기(104) 및 시간-디지털 변환기(TDC)(118)에 의해 형성된다. 따라서, 검출기(117)는 디지털 모드에서 디지털 검출기로서 그리고 아날로그 모드에서 아날로그 검출기로서 구성된다. 검출기(117)에 의해 발생되는 정정 신호(120)는 아날로그 모드에서 업 신호(122) 및 다운 신호(124)를 포함하는 아날로그 신호이다. 디지털 모드 동안, 디지털 정정 신호(126)가 검출기(112)에 의해 제공된다. 예시적인 실시예에서, 디지털 정정 신호(126)를 형성하기 위해 아날로그 정정 신호(120)의 아날로그 업 및 다운 신호들(122, 124)은 TDC(118)에 의해 디지털 수로 변환된다. 일부 환경들에서 디지털 정정 신호(126)를 제공하기 위해 검출기(117)에 의해 다른 방법들이 이용될 수 있다.

위상 검출기(104)는 피드백(108)에 의해 제공되는 피드백 신호(130)와 기준 신호(128) 사이의 위상 차이에 따라 업 신호(122) 및 다운 신호(124)를 발생시킨다. PLL 디바이스(100)가 아날로그 모드에 있을 때 충전 펌프(132)는 업 및 다운 신호들(122, 124)에 기초하여 아날로그 루프 신호(134)를 발생시킨다. 충전 펌프(132) 및 아날로그 루프 필터(106)는 이들 블록들이 디지털 모드에서 이용되지 않음을 표시하기 위해 점선들을 갖는 블록들로 도시된다. 아날로그 모드에서, TDC(118), 디지털 필터(114) 및 DAC(116)가 사용되지 않는다.

스위칭 메커니즘(102)은 PLL 디바이스(100)를 부분적으로 디지털 루프(하이브리드 디지털-아날로그 루프) 또는 아날로그 루프로 구성하기 위해 제어 신호(136)에 응답한다. 스위칭 메커니즘(102)은 아날로그 모드 동안 아날로그 루프 필터(106)를 통해 루프 경로를 인에이블하고 디지털 모드 동안 디지털 루프 필터(114) 및 DAC(116)를 포함하는 루프 경로를 인에이블하는 적어도 하나의 스위칭 엘리먼트를 포함한다. 제어 신호(136)는 값들을 변경하는 단일 신호일 수 있거나 제어 신호는 다수의 신호들을 포함할 수 있다. 예시적인 실시예에서, 스위치 메커니즘(102)은 아날로그 모드에서 전력 다운, 접속차단 및/또는 그렇지 않으면 TDC(118) 및/또는 DAC(116)를 디스에이블한다. DAC(116)를 디스에이블하기 위한 적합한 기술의 일 예는 전류 기준 신호(도 13, 도 14 및 도 15에서 이하에 논의되는 IREF)를 중단시키거나 그렇지 않으면 스위칭 오프하는 것을 포함하고 트랜지스터들 및 스위치들을 개방 또는 하이 임피던스 상태로 설정한다. 일부 환경들에서, 다른 컴포넌트들은 디지털 또는 아날로그 모드 동안 디스에이블되거나 전력이 차단될 수 있다.

아날로그 모드 동안, 위상 검출기(104)는 충전 펌프(132)가 아날로그 루프 신호(134)를 발생시키게 하는 업 및 다운 신호들(122, 124)을 발생시킨다. 아날로그 루프 필터(106)는 VCO 제어 신호(138)를 VCO(108)에 제공하기 위해 아날로그 루프 신호(134)를 필터링한다. VCO 제어 신호(138)는 VCO 출력 신호(140)의 주파수를 조정한다. VCO 출력 신호(140)는 피드백(110)을 통해 위상 검출기(116)로 피드백된다. 피드백(110)은 피드백 신호(130)를 발생시키기 위해 VCO 출력 신호(140)를 분할, 스케일링 또는 프로세싱함으로써 VCO 출력 신호(140)를 변경시킬 수 있다. 피드백은 특정 환경들에 따라 아날로그 모드에서 디지털 모드와는 다른 구성을 가질 수 있다. 예를 들어, PLL이 일 모드로부터 다른 모드로 스위칭될 때 기준 주파수가 변화하고 그리고/또는 VCO 동작 주파수가 변화하는 모드들 사이에서 피드백에서의 분할기 비가 변경될 수 있다.

도 2는 PLL 디바이스(100)의 블록도이며, 여기서 스위칭 메커니즘(102)은 디지털 모드 동안 적분기(208)를 형성하기 위해 필터 엘리먼트들(202, 204, 206)을 접속하는 스위칭 엘리먼트(200)를 포함한다. 본 예에서 DAC(116)는 전류 소스 출력 스테이지(210)를 포함하는 전류 DAC이다. 적합한 전류 DAC들의 예들은 전류 스티어링 DAC들 및 전류 펄스 DAC들을 포함한다. 도 13, 도 14 및 도 15를 참조한 이하의 논의는 전류 DAC들의 예들을 설명한다. 전류 소스 출력 스테이지(210)는 아날로그 전류 신호(212)를 제공한다. 적분기(208)는 VCO 제어 전압 신호(138)를 VCO(108)에 제공하기 위해 전류 신호(212)를 적분한다. 아날로그 루프 필터(106)는 디지털 모드 동안 적분기(208)로서 구성되는 적어도 하나의 필터 엘리먼트(206)를 포함한다. 필터 엘리먼트(206)는 아날로그 모드 동안, 아날로그 루프 필터(106)를 형성하기 위해 다른 필터 엘리먼트들(202, 204)에 접속된다. 이하에 논의되는 바와 같이, 예를 들어, 아날로그 루프 필터(106)의 커패시터 형성부는 디지털 모드 동안 적분기(208)를 형성하기 위해 DAC(116)의 출력 및 접지에 접속될 수 있다.

아날로그 루프 필터(106)는 아날로그 모드에 있을 때 PLL 디바이스(100)의 특정 요건들에 따라 선택된 주파수 응답을 갖는다. 적합한 응답의 일 예는 복소 평면에서의 극-제로 플롯에 의해 표현될 때, 원점(origin)에서 제 1 극, 제 1 주파수에서 제로 및 제 1 주파수보다 큰 제 2 주파수에서 제 2 극을 갖는 것을 포함한다.

도 2의 예에서의 피드백(208)은 적절하게 분할된 피드백 신호(130)를 검출기에 발생시키는 수로 VCO 출력 신호를 분할하는 분수 분주형(fractional N) 분할기(214)를 포함한다. 상기에 논의된 바와 같이, 피드백은 반드시 모드들 사이에서 변화하지는 않지만 VCO 주파수 또는 기준 신호 주파수에서의 변경을 수용하기 위해 분할기 비가 변경될 수 있는 환경들이 존재한다.

스위칭 메커니즘(102)은 도 2의 예에서 제어기(216)에 의해 발생되는 제어 신호(136)에 응답한다. 제어기(216)는 PLL을 디지털 모드 및 아날로그 모드로 구성할 때를 결정하고 디지털 모드에서의 제 1 값 및 아날로그 모드에서의 제 2 값을 갖는 제어 신호(136)를 발생시킬 수 있는 하드웨어, 로직 및/또는 코드의 임의의 조합이다. 상기에 논의된 바와 같이, 제어 신호(136)는 일부 환경들에서 다수의 신호들을 포함할 수 있다. 따라서, 용어들 "제 1 제어 신호 값" 및 "제 2 제어 신호 값"은 적어도 단일 제어 신호의 2개의 값들 및 2개의 다른 제어 신호들의 값들을 포함한다. 제어기(216)는 PLL 디바이스(100)를 관리하는 기능들을 수행하는 프로세서, 마이크로프로세서 또는 프로세서 장치일 수 있다.

도 3은 충전 펌프(132) 및 전류 DAC(116)에 접속되는 스위칭 메커니즘(102)의 개략적 도시이며, 여기서 스위칭 엘리먼트(200)가 트랜지스터(300)이다. 트랜지스터(300)는 필터 엘리먼트들(202, 204, 206)에 접속되며, 여기서 필터 엘리먼트들이 레지스터(302), 제 1 커패시터(304) 및 제 2 커패시터(306)를 포함한다. 예를 들어, 트랜지스터(300)는 N-채널 필드 효과 트랜지스터(FET)이다. 트랜지스터들의 다른 타입들이 알려진 기술들에 따라 이용될 수 있다. 제어 신호(136)는 FET(300)의 게이트에 바이어스를 제공하며, 여기서 하나의 제어 신호 값이 레지스터(302)를 바이패스하기 위해 FET(300)가 접지(308)로 접속되게 하며, 제 2 제어 신호 값은 하이 임피던스(즉, 개방 회로)를 초래한다. 하이 임피던스(개방 회로)는 레지스터(302)를 통해 접지(308)에 접속되는 제 1 커패시터(304)를 포함하는 회로를 초래한다. 따라서, 하나의 제어 신호 값은 아날로그 루프 필터(106)를 형성하기 위해 필터 엘리먼트들을 접속하고 다른 제어 신호 값은 적분기(208)를 형성하기 위해 필터 엘리먼트들을 접속한다. 2개의 형성된 회로들은 도 4 및 도 6을 참조하여 이하에 논의된다. 대부분의 구현들에서, 접지로의 접속을 형성하기 위해 제어 신호가 FET의 게이트에서 바이어스를 제공할 때 FET 직렬 저항은 레지스터에 비해 비교적 작으며 커패시터에 고유한 직렬 저항과 같거나 더 작다.

도 4는 스위칭 메커니즘(102)이 아날로그 루프로 PLL 디바이스(100)를 구성할 때 형성되는 아날로그 루프 필터(106)의 개략도이다. 임의의 수의 필터 엘리먼트들 및 구성들은 아날로그 루프 필터(106)에 대해 이용될 수 있다. 예시적인 실시예에서, 아날로그 루프 필터(106)는 2개의 극들 및 제로를 갖는 것으로 복소 평면에서 표현될 수 있는 필터 응답을 형성하기 위해 2개의 커패시터들(304, 306) 및 레지스터(302)를 포함한다.

도 5는 복소 평면에서 예시적인 루프 필터의 필터 응답의 도식적 표현(500)이다. 필터 응답은 원점에서 제 1 극(502), 제 1 주파수에서 제로(504) 및 제 1 주파수보다 높은 제 2 주파수에서 제 2 극(506)을 포함한다.

도 6은 스위칭 메커니즘(102)이 하이브리드 디지털-아날로그 루프로 PLL 디바이스(100)를 구성할 때 형성되는 적분기(208)의 개략도이다. 제 1 커패시터(304) 및 제 2 커패시터(306)는 적분기(208)를 형성하는 병렬 용량을 제공하도록 병렬로 접속된다. 커패시터들(304, 306)은 전류 DAC에 의해 제공된 전류 신호(212)를 적분하여, VCO 제어 신호(138)를 형성한다.

도 7은 기준 경로에서 하위 주파수 포트(702)를 갖는 2 포인트 변조로 구성가능한 PLL 디바이스(100)의 블록도이다. PLL 디바이스(100)는 상술한 바와 같은 디지털 모드와 아날로그 모드 사이를 스위칭할 수 있다. 디지털 모드에 있을 때, VCO 출력 신호(140)를 변조하기 위해 2 포인트 변조가 이용될 수 있다. 2 포인트 변조 포트(700)는 하위 주파수 포트(702) 및 상위 주파수 포트(704)를 포함하며, 여기서 하위 주파수 포트(702)는 상위 주파수 포트(704)를 통한 변조를 위해 이용되는 데이터 신호 컴포넌트들의 주파수들보다 낮은 주파수들을 갖는 데이터 신호 컴포넌트들에 의한 변조를 제공한다. 도 7의 예에 대해, 하위 주파수 포트(702)는 기준 신호 경로 내에 있다. 데이터 신호 입력 데이터 신호(706)는 위상 검출기 이전에 기준 신호와 결합될 수 있다. 데이터 신호(706)는 임의의 공지된 기술을 이용하여 기준 신호(128)와 결합될 수 있다. 신호들을 결합하기 위한 적합한 기술의 일 예는 기준 신호와 데이터 신호를 믹싱하거나 변조하기 위해 믹서 또는 변조기를 이용하는 것을 포함한다. 신호들을 결합하기 위해 다른 기술들이 이용될 수 있다. 이 환경들에서, 신호는 예를 들어, 합산기를 이용하여 결합될 수 있다.

상위 주파수 포트(704)는 디지털 루프 필터(114)에 의해 제공되는 디지털 필터 출력 신호(708)와 입력 데이터(706)를 결합한다. 2개의 신호들은 예시적인 실시예에서 합산기(710)에 의해 결합된다. 데이터 신호(706)는 하위 주파수 포트(702) 및/또는 상위 주파수 포트(704)로의 주입 전에 프로세싱될 수 있다.

도 8은 피드백 경로에서 하위 주파수 포트(802)를 갖는 2 포인트 변조를 이용한 듀얼 모드 PLL의 블록도이다. PLL 디바이스(100)는 상술한 바와 같은 디지털 모드와 아날로그 모드 사이에서 스위칭할 수 있다. 디지털 모드에 있을 때, VCO 출력 신호(140)를 변조하기 위해 2 포인트 변조가 이용될 수 있다. 2 포인트 변조 포트는 상위 주파수 포트(704) 및 하위 주파수 포트(802)를 포함하며, 여기서 하위 주파수 포트(802)는 상위 주파수 포트(704)를 통한 변조를 위해 이용되는 데이터 신호 컴포넌트들의 주파수들보다 낮은 주파수들을 갖는 데이터 신호 컴포넌트들에 의한 변조를 제공한다. 도 8의 예에 대해, 하위 주파수 포트(802)는 피드백 경로 내에 있다. 데이터 신호(706)는 피드백 신호(130)를 변경하기 위해 이용된다. 하위 주파수 포트(802)를 구현하기 위한 적합한 기술의 일 예는 시그마-델타 변조기를 이용하는 것을 포함한다. 그와 같은 구현의 일 예는 도 9를 참조하여 더 상세하게 논의된다.

상위 주파수 포트(704)는 디지털 루프 필터(114)에 의해 제공되는 디지털 필터 출력 신호(708)와 입력 데이터(706)를 결합한다. 2개의 신호들은 예시적인 실시예에서 합산기(710)에 의해 결합된다. 데이터 신호(706)는 하위 주파수 포트(802) 및/또는 상위 주파수 포트(704)로의 주입 전에 프로세싱될 수 있다.

도 9는 피드백(110) 경로에서 시그마 델타 변조 하위 주파수 포트(902)를 갖는 2 포인트 변조를 포함하는 예시적인 실시예에 따른 PLL 디바이스(900)의 블록도이다. 입력 위상 데이터(706)는 입력 위상 데이터로부터 변조 VCO 출력으로의 모든 통과 전송 기능을 생성하는 PLL에서의 2개의 포인트들에 적용된다. 하위 주파수 변조 포트(902)는 피드백 분할기 델타 시그마 변조기(904)의 입력에 있다. 피드백(110)은 분수 분주형 분할기(214)를 포함한다. 입력 위상 데이터에 따라 피드백 분할비가 변화하게 함으로써, PLL의 대역폭 내의 입력 위상 변조가 VCO 출력(140)에 전송된다. 상위 주파수 변조 포트(704)는 이득 적응 및 정규화 디바이스(906)에 적용된다. 이득 적응 및 정규화 디바이스(906)는 전류 모드 DAC(116), 아날로그 적분기(208) 및 VCO 전압 대 주파수 이득의 실제 및 예상된 아날로그 이득들 사이의 변화를 추정하기 위해 디지털 루프 필터(114)로의 위상 에러 입력을 측정하며 입력 위상 데이터(706)에 스케일링 팩터를 적용한다. 위상 데이터를 포함하는 이득 조정 신호는 결합기(908)에서 디지털 루프 필터(114)의 출력과 결합된다. 이는 PLL의 대역폭 밖의 입력 위상 변조를 VCO 출력(140)에 전송하는 고주파수 변조 경로를 생성한다. 일부 환경들에서, 이득 적응 및 정규화 디바이스(906)에 적용되는 입력 위상 데이터는 필터 출력과 합산되기 전에 디지털적으로 구별된다. 예를 들어, 본 출원과 동시에 출원된 관련 출원에서 논의된 바와 같이, 적분기(208)에 의해 수행된 아날로그 적분을 보상하기 위해 디지털 루프 필터(114)에 디지털 미분(differentiation)이 포함될 수 있다. 그와 같은 배열에서, 이득 적응 및 정규화 디바이스(906)에 적용된 입력 위상 데이터는 디지털적으로 미분된 디지털 필터 출력과 합산되기 전에 디지털적으로 미분된다.

상위 주파수 포트(704)는 디지털 루프 필터(114)에 의해 제공된 디지털 필터 출력 신호(708)를 입력 데이터(706)와 결합한다. 2개의 신호들은 예시적인 실시예에 추가함으로써 결합된다. 데이터 신호는 하위 주파수 포트 및/또는 상위 주파수 포트로의 주입 전에 프로세싱될 수 있다.

도 10은 본 발명의 예시적인 실시예에 따라 PLL 디바이스(100)를 관리하는 방법의 흐름도이다. 방법은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합을 이용하여 구현될 수 있다. 예시적인 실시예에서, 제어기(216)는 PLL 디바이스(100)의 컴포넌트들을 관리하기 위해 제어 신호(들)(136)를 발생시킨다.

단계(1002)에서, 아날로그 루프를 형성하기 위해 적어도 위상 검출기(104), 아날로그 루프 필터(106) 및 전압 제어 발진기(VCO)(108)가 아날로그 모드에서 PLL 디바이스(100)를 구성하도록 접속된다. 예시적인 실시예에서, 아날로그 위상 동기 루프를 형성하기 위해 스위칭 메커니즘(102)은 PLL 디바이스(100)의 컴포넌트들을 접속한다. 스위칭 메커니즘(102)은 디바이스 컴포넌트들을 아날로그 루프에 접속하고 구성하기 위해 제어 신호(136)에 응답한다. 상술한 바와 같이, 적합한 스위칭 메커니즘(102)의 일 예는 FET(300)와 같은 스위칭 엘리먼트(200)를 포함한다.

단계(1004)에서, PLL 디바이스(100)가 디지털 모드에서 구성되어야 하는지가 결정된다. 디지털 필터를 이용하는 것이 아날로그 루프 필터링을 이용하는 것에 유리할 때 디지털 모드가 선택된다. 예시적인 실시예에서, 신호들의 전송을 위해 PLL이 이용되고 2 포인트 변조가 적용될 때, 또는 스퍼스(spurs)나 잡음을 감소시키기 위해 소거 신호들이 2 포인트 변조 포트들에 주입될 때 디지털 모드가 선택된다. PLL 디바이스(100)가 디지털 모드로 스위칭되어야 하는 것으로 결정되는 경우에, 방법은 단계(1006)에서 계속된다. 그렇지 않으면, 방법은 스위칭이 행해져야 하는지를 결정하기 위해 시스템을 계속해서 모니터링하도록 단계(1004)로 리턴한다.

단계(1006)에서, 하이브리드 디지털-아날로그 루프를 형성하기 위해 디지털 모드에서 PLL 디바이스(100)를 구성하도록 적어도 위상 검출기(104), 시간-디지털 변환기(TDC)(118), 디지털 루프 필터(114), 디지털 대 아날로그 변환기(DAC)(116) 및 VCO(108)가 접속된다. 예시적인 실시예에서, 스위칭 메커니즘(102)은 루프의 일부분이 디지털 신호들을 이용하여 동작하고 루프의 일부분이 아날로그 신호들을 이용하여 동작하는 하이브리드 디지털-아날로그 위상 동기 루프를 형성하기 위해 PLL 디바이스(100)의 컴포넌트들을 접속한다. 스위칭 메커니즘(102)은 디바이스 컴포넌트들을 하이브리드 디지털-아날로그 루프에 접속하고 구성하기 위해 제어 신호(136)에 응답한다.

단계(1008)에서, PLL 디바이스(100)가 아날로그 모드에서 구성되어야 하는지가 결정된다. 디지털 필터링을 이용하는 것이 유리하지 않을 때 아날로그 모드가 선택된다. 예시적인 실시예에서, 2 포인트 변조가 적용되는 신호들의 전송을 위해 PLL이 이용되지 않을 때, 또는 스퍼스나 잡음을 감소시키기 위해 소거 신호들이 2 포인트 변조 포트들로 주입될 때 PLL 디바이스(100)가 아날로그 모드에서 구성되어야 하는 것으로 결정된다. PLL 디바이스(100)가 아날로그 모드로 스위칭되어야 하는 것으로 결정되는 경우에, 방법은 단계(1002)로 리턴한다. 그렇지 않으면, 방법은 스위치가 이루어져야 하는지를 결정하기 위해 시스템을 계속해서 모니터링하도록 단계(1002)로 리턴한다.

도 11은 아날로그 모드에서 PLL 디바이스를 구성하는 방법의 흐름도이다. 따라서, 도 11을 참조하여 논의되는 방법은 도 10의 단계(1002)를 수행하기 위한 예시적인 방법을 제공한다.

단계(1102)에서, TDC(118)가 디스에이블된다. 예시적인 실시예에서, TDC(119)는 턴 오프되거나 그렇지 않으면 전력 소모를 감소시키거나 제거하도록 제어된다. 스위칭 메커니즘(102)은 전력을 TDC(118)에 접속하거나 접속차단하는 트랜지스터들 또는 다른 스위칭 엘리먼트들을 포함할 수 있다. TDC가 전력 소모를 제어하기 위한 스위칭 회로를 포함하는 경우에, 그와 같은 회로는 본 명세서의 논의를 위해 스위칭 메커니즘(102)의 일부분으로 고려될 수 있다. 제어기(216)는 TDC(118)를 디스에이블하기 위해 스위칭 메커니즘에 신호를 제공한다. 예시적인 실시예에서, TDC는 업 및 다운 신호들이 TDC에 진입하는 것을 차단함으로써 디스에이블된다. 적합한 기술의 일 예는 PFD로부터의 UP 및 DN 출력들이 토글링되더라도 TDC로의 UP 및 DN 입력들 상의 천이들이 존재하지 않게, TDC 인에이블 모드에서, AND 또는 MUX의 출력이 UP 및 DN이며, 충전 펌프 인에이블 모드에서, AND 또는 MUX의 출력이 "0"으로 설정되도록 AND 게이트들 또는 MUX들의 쌍을 통해 신호들을 지향시키는 것을 포함한다. 그와 같은 배열은 PFD로부터 나오는 UP 및 DN이 둘 다 로우일 때 모드들을 스위칭함으로써 및 TDC가 디스에이블될 때 TDC 링 발진기 VDD가 붕괴되게 함으로써 달성될 수 있다. 이는 TDC가 사용되지 않더라도, 링 발진기 구동으로 인해 TDC가 전력을 소모하는 상태가 되게 하는 것을 회피할 것이다.

단계(1104)에서, 아날로그 루프 필터(106)를 형성하기 위해 복수의 필터 엘리먼트들(202, 204, 206)이 접속된다. 제어 신호(136)에 응답하여, 하나 이상의 스위칭 엘리먼트들(200)은 충전 펌프(132)와 VCO(108) 사이에 아날로그 루프 필터(104)를 형성하기 위해 필터 엘리먼트들(202, 204, 206) 사이에 전기적 접속들을 설정한다. 예시적인 실시예에서, FET(300)는 2극, 단일 제로 필터를 생성하기 위해 레지스터(302) 양단에 개방 회로를 제공한다.

단계(1106)에서, 충전 펌프(132)는 위상 검출기(104)와 아날로그 루프 필터(106) 사이에 접속된다. 제어 신호(136)에 응답하여, 스위칭 메커니즘(102)은 충전 펌프(132)를 접속한다. 예시적인 실시예에서, 스위칭 메커니즘은 PFD 업 및 다운 신호들이 충전 펌프로부터 루프 필터로 전류를 전도하는 충전 펌프 출력 스위치들을 제어하게 허용하는 바이어스 전류를 충전 펌프에 인가하도록 회로를 작동시킨다. 일부 환경들에서, 단일 스위칭 엘리먼트(200)는 아날로그 루프로 PLL 디바이스(100)를 구성하는 다수의 단계들을 수행하기 위해 다수의 컴포넌트들을 접속할 수 있다. 예를 들어, 아날로그 루프 필터(106)의 형성은 또한 충전 펌프의 접속을 발생시킬 수 있다.

도 12는 디지털 모드에서 PLL 디바이스(100)를 구성하는 방법의 흐름도이다. 단계들(1202, 1204 및 1206)은 도 10의 단계(1006)를 수행하기 위한 예시적인 절차를 제공한다. 단계(1208)는 PLL 디바이스(100)가 하이브리드 디지털 아날로그 루프에 구성될 때 수행되는 도 10을 참조하여 논의되는 방법에 대한 추가적인 단계이다.

단계(1202)에서, TDC(118)가 인에이블된다. 예시적인 실시예에서, TDC는 PFD로부터의 업 및 다운 신호들이 TDC에 진입하게 허용함으로써 인에이블된다.

단계(1204)에서, 충전 펌프(132)는 접속차단된다. 충전 펌프로부터 바이어스 전류를 차단하고 PFD 업 및 다운 신호들을 차단함으로써 디지털 모드 동안 전력이 턴 오프되어서 충전 펌프 출력 스위치들이 항상 강제로 오프되게 하여, 충전 펌프 출력이 하이 임피던스로 적분 커패시터와 병렬로 나타나게 한다.

단계(1206)에서, DAC와 VCO 사이에 적분기를 형성하기 위해 복수의 필터 엘리먼트들(202, 204, 206)이 접속된다. 예시적인 실시예에서, FET는 커패시터를 접지에 직접 접속하기 위해 레지스터(302) 양단에 단락을 생성한다. 2개의 커패시터들은 적분기를 형성하는 병렬 용량을 발생시킨다.

단계(1208)에서, VCO 출력 신호(140)는 2 포인트 변조 포트를 통해 변조된다. 예시적인 실시예에서, 2 포인트 변조 포트는 상위 주파수 포트 및 하위 주파수 포트를 포함하며, 여기서 하위 주파수 포트는 피드백 경로 내에 접속되며 시그마-델타 변조를 이용한다. 상위 주파수 포트는 디지털 루프 필터와 DAC 사이에 접속된다. 다른 2 포인트 변조 기술들은 일부 환경들에서 이용될 수 있다. 예를 들어, 하위 주파수 포트는 데이터 신호가 기준 신호와 결합되도록 기준 신호 경로와 접속될 수 있다.

도 10, 도 11 및 도 12를 참조하여 상술한 방법 단계들은 설명된 것과 다른 순서로 수행될 수 있다. 단일 단계에서 수행된 바와 같이 설명된 태스크들은 부분적으로 다른 단계들에 의해 수행될 수 있다. 따라서, 단일 단계에서 수행된 바와 같이 설명된 태스크들은 어떤 상황들에서 다수의 단계들에 의해 수행될 수 있다. 또한, 일부 단계들은 도시되지 않는 추가적인 단계들에 의해 수행될 수 있는 여러 태스크들을 포함할 수 있다.

도 13은 전류 소스 출력 스테이지(1302)를 갖는 전류 스티어링 DAC(1300)의 개략적 표현이다. 예를 들어, 디지털 입력 워드는 DI<n:0>이다. MY는 PMOS 트랜지스터들 사이의 상대적인 크기를 나타내며 MX는 NMOS 트랜지스터들 사이의 상대적인 크기를 나타낸다. Iref는 입력 전류 바이어스이다. 예시적인 전류 소스 출력 스테이지(1302)는 트랜지스터들과 같은 활성 디바이스들을 이용하여 구현된다. 도 13을 참조하여 논의되는 출력 스테이지는 기준 입력 NMOS 트랜지스터(1306)를 갖는 전류 미러(1304)를 포함하며 여기서 기준 입력 NMOS 트랜지스터(1306)의 소스가 접지(1308)에 접속된다. 입력 기준 NMOS 트랜지스터의 드레인 및 게이트는 기준 전류 입력(1310)에 접속된다. 기준 입력 NMOS 트랜지스터(1306)는 드레인 및 게이트 노드들에서 기준 전압을 발생시킨다. 기준 전압은 복수의 NMOS 트랜지스터들(1312-1316)의 게이트들에 커플링된다. 일부의 상황들에서, 복수의 NMOS 트랜지스터들(1313-1316)은 접지에 접속되는 소스들 및 NMOS 차동 쌍들(1317-1320)의 소스들에 각각 개별적으로 접속되는 드레인들을 갖는다. 각 차동 쌍 중 하나의 드레인 출력은 DAC 출력(1322)에 접속되며 다른 하나의 드레인 출력은 파워 서플라이(1324)와 같은 덤프 노드에 접속될 수 있다. DAC 출력(1322)은 PMOS 전류 미러(1328)의 PMOS 전류 소스(1326)로 바이어스된다. PMOS 전류 미러는 전류 소스(1326) 및 기준 디바이스(1330)를 포함하며, 여기서 전류 소스(1326)는 모든 전류 소스들이 출력(1322)으로 스위칭될 때 NMOS 전류 소스들(1312-1316)에 의해 제공될 수 있는 최대 전류의 절반을 제공한다. 게이트 입력들을 차동 쌍들로 프로그래밍함으로써, DAC 출력(1322)으로 스위칭하기 위해 차동 쌍 출력들로 얼마나 많은 NMOS 전류 소스가 프로그래밍되는지에 따라 DAC 출력 값이 설정된다.

도 14는 다른 구성에 따른 전류 소스 출력 스테이지(1402)를 갖는 전류 스티어링 DAC(1400)의 개략적 표현이다. 본 예에 대해, 각 차동 쌍(1317-1320) 중 하나의 드레인 출력은 DAC 출력(1322)에 직접 접속되며 다른 하나의 드레인 출력은 PMOS 전류 미러(1328)의 기준 디바이스(1330)에 접속된다. PMOS 전류 미러의 디바이스들의 소스들은 포지티브 파워 서플라이(1324)에 접속된다. 기준 디바이스(1330)의 게이트 및 드레인 둘 모두는 DAC 출력(1322)에 직접 접속되지 않는 NMOS 차동 쌍 트랜지스터들의 드레인들에 접속된다. PMOS 전류 미러 기준 디바이스(1130)의 게이트 상에 발생된 전압은 DAC 출력(1322)에 접속된 드레인을 갖는 PMOS 전류 소스 트랜지스터(1326)에 인가된다. 결과적으로, DAC 출력(1322)은 DAC 디지털 입력 워드의 값에 따라 네거티브 또는 포지티브 전류들을 소싱(source)할 수 있다.

도 15는 전류 소스 출력 스테이지(1502)를 갖는 예시적인 전류 펄스 DAC(1500)의 개략적 표현이다. 그 예에 대해, 디지털 입력 워드는 DI<n:0>이며 필터링된 위상 에러가 포지티브인지 네거티브인지를 나타내는 부호 비트이다. 모든 트랜지스터들은 동일한 폭/길이 비를 갖는다.

전류 소스 출력 스테이지(1502)는 DAC 출력(1504)에 접속된 드레인, 접지(1308)에 접속되는 소스를 갖는 NMOS 트랜지스터(1508)의 드레인 및 게이트에 기준 전류(1506)를 인가함으로써 생성되는 기준 전압에 접속되는 게이트, 및 접지(1308)에 접속하는 스위치(1510)에 접속되는 소스를 갖는 단일 NMOS 트랜지스터(1502)로서 구현된다. DAC 출력 값은 DAC 입력 워드 DI<n:0>과 동일한 횟수로 스위치(1510) 온 및 오프를 펄싱함으로써 프로그램된다. 상보적인 전류 소스 출력 스테이지(1512)는 DAC 출력(1504)에 접속되는 드레인, 포지티브 파워 서플라이(1324)에 접속되는 소스를 갖는 PMOS 트랜지스터(1516)의 드레인 및 게이트에 NMOS 기준 전류의 카피를 인가함으로써 생성되는 기준 전압(1514)에 접속되는 게이트, 및 포지티브 파워 서플라이(1324)에 접속하는 스위치(1518)에 접속되는 소스를 갖는 단일 PMOS 트랜지스터(1512)로서 구현된다. NMOS(1502) 또는 PMOS 전류 소스(1504) 중 하나가 DAC 입력 워드의 부호 비트에 의해 활성화되도록 선택된다. 입력 워드가 부호 없는 경우에, DAC 입력의 최상위 비트가 부호 비트로서 이용될 수 있다. 링 발진기(1520)는 펄스 카운터(1522)를 구동하고, 카운터(1522)의 출력은 카운트와 DAC 디지털 입력 워드, 또는 디지털 입력 워드 마이너스 부호 없는 DAC 디지털 입력 워드들에 대한 최상위 비트를 비교하는 디지털 비교기(1524)를 구동한다. 카운트가 DAC 디지털 입력 워드보다 작을 때, 로직 회로(1526)는 NMOS 전류 소스 트랜지스터(1502) 또는 PMOS 전류 소스 트랜지스터(1512)의 소스에서의 스위치(1502, 1510)의 게이트 제어에 링 발진기 신호를 커플링하는 것 및 각 링 발진기 주기 동안 전류의 하나의 동등한 펄스를 생성하는 것을 적용한다. 카운트가 DAC 디지털 입력 워드를 초과할 때, 링 발진기 신호는 NMOS 또는 PMOS 전류 소스 스위치 트랜지스터의 게이트 제어로부터 차단된다. 카운터는 각 기준 주기의 시작에서 한번 제로로 리셋되어 다음의 DAC 입력 워드가 아날로그 전류 출력 샘플로 변환되는 것을 허용한다. 일부 환경들에서, 비교기 출력으로부터의 접속은 요구된 수의 펄스들을 카운팅한 후에 발진기가 디스에이블되도록 인에이블 신호를 고속 링 발진기에 제공한다. 본 예에 대한 DAC 출력은 샘플당 펄스들의 총 수가 DAC 입력 워드와 동일한 일련의 전류 펄스들이다.

아날로그 모드 동안 DAC를 디스에이블하기 위한 적합한 기술의 일 예는 바이어스 전류 신호(IREF)를 디스에이블하는 것과 FET들(1510, 1518)뿐만 아니라 DI<n:0>에 의해 제어되는 모든 스위치들을 개방 또는 하이 임피던스 상태로 설정하는 것을 포함한다.

당업자는 정보 및 신호들이 다양한 서로 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 상기 설명을 통해 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광 필드들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.

당업자는 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있음을 더 인식할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능적 관점에서 상기에 설명되었다. 그와 같은 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부과된 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그와 같은 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.

본 명세서에 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA) 또는 다른 프로그램가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 것들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그와 같은 구성으로 구현될 수 있다.

본 명세서에 개시된 실시예들과 관련하여 설명되는 알고리즘 또는 방법의 단계들은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 직접 구체화될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 휴대용 디스크, CD-ROM 또는 기술 분야에 알려진 저장 매체의 임의의 다른 형태에 존재할 수 있다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장매체는 ASIC에 존재할 수 있다. ASIC는 사용자 단말에 존재할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트들로서 존재할 수 있다.

개시된 실시예들의 이전의 설명은 임의의 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고서 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 본 명세서에 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 최광의의 범위에 부합할 것이다.

Claims

위상 동기 루프(PLL) 디바이스로서,
위상 검출기;
아날로그 루프 필터;
전압 제어 발진기(VCO);
시간-디지털 변환기(TDC);
디지털 루프 필터;
디지털 대 아날로그 변환기(DAC); 및
상기 PLL 디바이스를 상기 위상 검출기, 아날로그 루프 필터 및 VCO를 포함하는 아날로그 루프로 구성하도록 제 1 제어 신호 값에 응답하며 상기 PLL 디바이스를 상기 위상 검출기, TDC, DAC 및 VCO를 포함하는 하이브리드 디지털-아날로그 루프로 구성하도록 제 2 제어 신호 값에 응답하는 스위칭 메커니즘을 포함하고,
상기 스위칭 메커니즘은 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 TDC를 디스에이블하는, 위상 동기 루프(PLL) 디바이스.
삭제
제 1 항에 있어서,
상기 아날로그 루프 필터는 복수의 필터 엘리먼트들을 포함하고, 상기 스위칭 메커니즘은 상기 PLL 디바이스가 상기 하이브리드 디지털-아날로그 루프로 구성될 때 상기 DAC와 상기 VCO 사이에 적분기를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하도록 구성되는 스위칭 엘리먼트를 포함하는, 위상 동기 루프(PLL) 디바이스.
제 3 항에 있어서,
상기 DAC는 상기 PLL 디바이스가 상기 하이브리드 디지털-아날로그 루프로 구성될 때 상기 적분기에 접속되는 전류 소스 출력 스테이지를 포함하는, 위상 동기 루프(PLL) 디바이스.
제 3 항에 있어서,
상기 스위칭 엘리먼트는 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하도록 구성되는, 위상 동기 루프(PLL) 디바이스.
제 5 항에 있어서,
상기 스위칭 엘리먼트는 원점에서 제 1 극을, 제 1 주파수에서 제로를, 그리고 상기 제 1 주파수보다 큰 제 2 주파수에서 제 2 극을 포함하는 응답을 갖는 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하도록 구성되는, 위상 동기 루프(PLL) 디바이스.
제 5 항에 있어서,
상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 위상 검출기와 상기 아날로그 루프 사이에 접속되는 충전 펌프를 더 포함하는, 위상 동기 루프(PLL) 디바이스.
제 7 항에 있어서,
상기 스위칭 메커니즘은 상기 PLL 디바이스가 상기 하이브리드 디지털-아날로그 루프로 구성될 때 상기 충전 펌프를 디스에이블하는, 위상 동기 루프(PLL) 디바이스.
제 3 항에 있어서,
상기 위상 검출기에 의해 수신되는 기준 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 포트를 포함하는 듀얼 포인트 변조 포트를 더 포함하는, 위상 동기 루프(PLL) 디바이스.
제 3 항에 있어서,
상기 VCO와 상기 위상 검출기 사이의 피드백에 의해 제공되는 피드백 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 포트를 포함하는 듀얼 포인트 변조 포트를 더 포함하는, 위상 동기 루프(PLL) 디바이스.
제 10 항에 있어서,
상기 하위 주파수 변조 포트는 시그마 델타 변조를 이용하는, 위상 동기 루프(PLL) 디바이스.
위상 동기 루프(PLL) 디바이스로서,
위상 차이를 검출하기 위한 위상 검출기 수단;
아날로그 루프 필터링을 위한 아날로그 루프 필터 수단;
VCO 신호를 발생시키기 위한 전압 제어 발진기(VCO) 수단;
시간 기간을 디지털 수로 변환하기 위한 시간-디지털 변환기(TDC) 수단;
디지털 필터링을 위한 디지털 루프 필터 수단;
디지털 신호를 아날로그 신호로 변환하기 위한 디지털 대 아날로그 변환기(DAC) 수단; 및
제 1 제어 신호에 응답하여 상기 위상 검출기 수단, 아날로그 루프 필터 수단 및 VCO 수단을 포함하는 아날로그 루프로 상기 PLL 디바이스를 구성하고, 그리고 제 2 제어 신호에 응답하여 상기 위상 검출기 수단, TDC 수단, DAC 수단 및 VCO 수단을 포함하는 하이브리드 디지털-아날로그 루프로 상기 PLL 디바이스를 구성하기 위한 스위칭 수단을 포함하고,
상기 스위칭 수단은 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 TDC 수단을 디스에이블하기 위한 것인, 위상 동기 루프(PLL) 디바이스.
삭제
제 12 항에 있어서,
상기 아날로그 루프 필터 수단은 복수의 필터 엘리먼트 수단들을 포함하고, 상기 스위칭 수단은 상기 DAC 수단에 의해 발생되는 전류 신호를 적분하기 위한 적분기 수단을 형성하기 위해 상기 복수의 필터 엘리먼트 수단들을 접속하도록 구성되는 스위칭 엘리먼트 수단을 포함하며, 상기 적분기 수단은 상기 스위칭 수단이 상기 하이브리드 디지털-아날로그 루프로 상기 PLL 디바이스를 구성할 때 상기 DAC 수단과 상기 VCO 수단 사이에 접속되는, 위상 동기 루프(PLL) 디바이스.
제 14 항에 있어서,
상기 DAC 수단은 상기 PLL 디바이스가 상기 하이브리드 디지털-아날로그 루프로 구성될 때 상기 적분기 수단에 접속되는 전류 소스 출력 스테이지 수단을 포함하는, 위상 동기 루프(PLL) 디바이스.
제 14 항에 있어서,
상기 스위칭 엘리먼트 수단은 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 아날로그 루프 필터 수단을 형성하기 위해 상기 복수의 필터 엘리먼트 수단들을 접속하도록 구성되는, 위상 동기 루프(PLL) 디바이스.
제 16 항에 있어서,
상기 스위칭 엘리먼트 수단은 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 원점에서 제 1 극을, 제 1 주파수에서 제로를, 그리고 상기 제 1 주파수보다 큰 제 2 주파수에서 제 2 극을 포함하는 응답을 갖는 상기 아날로그 루프 필터 수단을 형성하기 위해 상기 복수의 필터 엘리먼트 수단들을 접속하도록 구성되는, 위상 동기 루프(PLL) 디바이스.
제 16 항에 있어서,
상기 위상 검출기 수단에 의해 제공되는 아날로그 정정 신호에 기초하여 아날로그 루프 신호를 발생시키기 위한 충전 펌프 수단을 더 포함하며, 상기 충전 펌프 수단은 상기 PLL 디바이스가 상기 아날로그 루프로 구성될 때 상기 위상 검출기 수단과 상기 아날로그 루프 필터 수단 사이에 접속되는, 위상 동기 루프(PLL) 디바이스.
제 18 항에 있어서,
상기 스위칭 수단은 상기 PLL 디바이스가 상기 하이브리드 디지털-아날로그 루프로 구성될 때 상기 충전 펌프를 디스에이블하기 위한 것인, 위상 동기 루프(PLL) 디바이스.
제 14 항에 있어서,
상기 VCO 출력 신호를 변조하기 위한 듀얼 포인트 변조 수단을 더 포함하며, 상기 듀얼 포인트 변조 수단은 상기 위상 검출기 수단에 의해 수신되는 기준 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 수단 및 상기 디지털 필터 수단에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 변조 포트 수단을 포함하는 듀얼 포인트 변조 수단을 포함하는, 위상 동기 루프(PLL) 디바이스.
제 14 항에 있어서,
상기 VCO 출력 신호를 변조하는 듀얼 포인트 변조 수단을 더 포함하며, 상기 듀얼 포인트 변조 수단은 상기 VCO 수단과 상기 위상 검출기 수단 사이의 피드백 수단에 의해 제공되는 피드백 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 수단 및 상기 디지털 필터 수단에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 포트 수단을 포함하는, 위상 동기 루프(PLL) 디바이스.
제 21 항에 있어서,
상기 하위 주파수 포트 수단은 시그마 델타 변조를 이용하는, 위상 동기 루프(PLL) 디바이스.
위상 동기 루프를 관리하기 위한 방법으로서,
제 1 제어 신호 값에 응답하여, 아날로그 루프로 PLL 디바이스를 구성하기 위해 적어도 위상 검출기, 아날로그 루프 필터 및 전압 제어 발진기(VCO)를 접속하는 단계;
제 2 제어 신호 값에 응답하여, 하이브리드 디지털-아날로그 루프로 상기 PLL 디바이스를 구성하기 위해 적어도 상기 위상 검출기, 시간-디지털 변환기(TDC), 디지털 루프 필터, 디지털 대 아날로그 변환기(DAC) 및 상기 VCO를 접속하는 단계를 포함하고,
상기 아날로그 루프를 형성하기 위한 접속 단계는 상기 TDC를 디스에이블하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
삭제
제 23 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속 단계는 상기 DAC와 상기 VCO 사이에 적분기를 형성하기 위해 상기 아날로그 루프 필터의 복수의 필터 엘리먼트들을 접속하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 25 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속 단계는 상기 DAC의 전류 소스 출력 스테이지를 상기 적분기에 접속하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 26 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속 단계는 충전 펌프를 디스에이블하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 25 항에 있어서,
상기 아날로그 루프를 형성하기 위한 접속 단계는 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 28 항에 있어서,
상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 단계는 원점에서 제 1 극을, 제 1 주파수에서 제로를, 그리고 상기 제 1 주파수보다 큰 제 2 주파수에서 제 2 극을 포함하는 응답을 갖는 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 단계를 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 25 항에 있어서,
상기 아날로그 루프를 형성하기 위한 접속 단계는 상기 위상 검출기와 상기 아날로그 루프 필터 사이에 충전 펌프를 접속하는 단계를 더 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 25 항에 있어서,
상기 위상 검출기에 의해 수신되는 기준 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 변조 포트를 포함하는 2 포인트 변조 포트를 통해 상기 VCO의 VCO 출력 신호를 변조하는 단계를 더 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 25 항에 있어서,
피드백을 통해 상기 VCO로부터 상기 위상 검출기에 의해 수신되는 피드백 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 변조 포트를 포함하는 2 포인트 변조 포트를 통해 상기 VCO의 VCO 출력 신호를 변조하는 단계를 더 포함하는, 위상 동기 루프를 관리하기 위한 방법.
제 32 항에 있어서,
상기 하위 주파수 변조 포트는 시그마 델타 변조를 이용하는, 위상 동기 루프를 관리하기 위한 방법.
컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체로서,
상기 컴퓨터-실행가능한 명령들의 실행은:
제 1 제어 신호 값에 응답하여, 아날로그 루프로 PLL 디바이스를 구성하기 위해 적어도 위상 검출기, 아날로그 루프 필터 및 전압 제어 발진기(VCO)를 접속하기 위한 것이고; 그리고
제 2 제어 신호 값에 응답하여, 하이브리드 디지털-아날로그 루프로 상기 PLL 디바이스를 구성하기 위해 적어도 상기 위상 검출기, 시간-디지털 변환기(TDC), 디지털 루프 필터, 디지털 대 아날로그 변환기(DAC) 및 상기 VCO를 접속하기 위한 것이며,
상기 아날로그 루프를 형성하기 위한 접속은 상기 TDC를 디스에이블하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
삭제
제 34 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속은 상기 DAC와 상기 VCO 사이에 적분기를 형성하기 위해 상기 아날로그 루프 필터의 복수의 필터 엘리먼트들을 접속하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 36 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속은 상기 DAC의 전류 소스 출력 스테이지를 상기 적분기에 접속하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 37 항에 있어서,
상기 하이브리드 디지털-아날로그 루프를 형성하기 위한 접속은 충전 펌프를 디스에이블하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 36 항에 있어서,
상기 아날로그 루프를 형성하기 위한 접속은 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 39 항에 있어서,
상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 것은 원점에서 제 1 극을, 제 1 주파수에서 제로를, 그리고 상기 제 1 주파수보다 큰 제 2 주파수에서 제 2 극을 포함하는 응답을 갖는 상기 아날로그 루프 필터를 형성하기 위해 상기 복수의 필터 엘리먼트들을 접속하는 것을 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 36 항에 있어서,
상기 아날로그 루프를 형성하기 위한 접속은 상기 위상 검출기와 상기 아날로그 루프 필터 사이에 충전 펌프를 접속하는 것을 더 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 36 항에 있어서,
상기 위상 검출기에 의해 수신되는 기준 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 변조 포트를 포함하는 2 포인트 변조 포트를 통해 상기 VCO의 VCO 출력 신호를 변조하는 것을 더 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 36 항에 있어서,
피드백을 통해 상기 VCO로부터 상기 위상 검출기에 의해 수신되는 피드백 신호와 데이터 신호를 결합하기 위한 하위 주파수 변조 포트 및 상기 디지털 필터에 의해 제공되는 디지털 필터 출력 신호와 상기 데이터 신호를 결합하기 위한 상위 주파수 변조 포트를 포함하는 2 포인트 변조 포트를 통해 상기 VCO의 VCO 출력 신호를 변조하는 것을 더 포함하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.
제 43 항에 있어서,
상기 하위 주파수 변조 포트는 시그마 델타 변조를 이용하는, 컴퓨터-실행가능한 명령들로 인코딩되는 컴퓨터-판독가능한 매체.