TW201131988A - Configurable digital-analog phase locked loop - Google Patents

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201131988 六、發明說明： 【發明所屬之技術領域】 本發明大體上係關於鎖相迴路 入相口 ❸且更特^之係、關於混 合類比數位鎖相迴路。 【先前技術】 鎖相迴路（PLL)相對於一參考作辨姦 可彳°唬產生仏戒。鎖相迴路 電路基於參考信號與PLL輸出信號在相位及/或頻率方面之 差異來調整該輸出信號之頻率。基於該差異而増加或減小 輸出信號之頻率。因此，鎖相迴路為使用負回饋之控制系 統。鎖相迴路用於諸如無線電裝置之電子裝置、電信電 路’及電腦以及其他裝置中。 PLL常常使用諧振調諧壓控振盪器（vc〇)以產生札L輸出 信二。諧振調諧VC0常常包括電容性裝置及諧振電感器· 電容器（LC)電路。電容性裝置通常包括具有回應調諸電壓 之電容的至少一可變電抗器，以改變pLL輸出信號之頻 率。 一些習知PLL包括一或多個數位組件。此等pLL在一些 方面優於類比迴路。不幸地，此等pLL亦具有一些缺點。 因此，需要具有類比迴路與數位迴路兩者之優點的pLL。 【發明内容】 一種鎖相迴路（PLL)裝置可以一類比鎖相迴路及一混合 類比數位鎖相迴路組態，在一類比模式中，至少連接一相 位偵測器、一類比迴路濾波器及一壓控振盪器（vc〇)以形 成一類比迴路。在一數位模式中，至少連接該相位偵測 152757.doc 201131988 益該壓控振盈器（vco)、一時間至數位轉換器（tdc)、 -數位迴路渡波器及—數位至類比轉換器（dac)以形成該 混合數位類比迴路。 【實施方式】 詞「例示性」在本文中用以意謂「充當一實例、例子或 說明」。本文中描述為「例示性」之任何實施例不必解釋 為比其他實施例較佳或有利。 圖1為根據本發明之一例示性實施例之可組態類比數位 鎖相坦路裝置（PLL裝置）ι〇〇的方塊圖。可使用裝置、電路 及/或程式碼之任何合適組合來實施參看圖1所論述之功能 區塊。因此，區塊之功能可以硬體、軟體及/或韌體實 施。若干區塊之功能可由單一電路或裝置執行，且描述為 由單一區塊執行之功能可由若干裴置或電路執行。 PLL裝置包括切換機構1〇2 ,切換機構1〇2將pLL裝置丄⑼ 組態成類比PLL，或組態成包括數位信號及組件以及類比 信號及組件之混合數位類比PLL。當處於類比模式中時， PLL裝置1〇〇以PLL迴路組態，該pLL迴路至少包括相位偵 測器104、類比迴路濾波器丨〇6、壓控振盪器（vc〇)丨〇8及回 饋110。當處於數位模式中時，PLL·裝置100以混合數位類 比迴路組態，以至少包括相位至數位轉換器（pDC)112、數 位迴路濾波器114、數位至類比轉換器（DAC)116、VCO 108及回饋11 〇。在該例示性實施例争，偵測器丨丨7包括相 位偵測器104及PDC 112，其中PDC 112由相位偵測器104 及時間至數位轉換器（TDC)118形成。因此，偵測器117在 152757.doc 201131988 數位模式中經組態為數位偵測器，且在類比模式中經組態 為類比偵測器。由偵測器】17所產生之校正信號12〇為在類 匕模式中包括上行彳§號12 2及下行信號12 4之類比信號。在 數位模式期間，數位校正信號126由偵測器112提供。在該 例不性實施例中，類比校正信號120之類比上行信號122及 類比下行化號124由TDC 11 8轉換成數位數，以形成數位校 正化號126。其他方法可由偵測器117用以在一些情況下提 供數位校正信號126。 相位偵測器104根據參考信號128與由回饋1〇8所提供之 回饋仏號130之間的相位差來產生上行信號122及下行信號 124。當PLL裝置1〇〇處於類比模式中時，電荷泵132基於上 行#號122及下行信號124產生類比迴路信號134。電荷果 132及類比迴路濾波器1 以具有虛線之區塊說明，以指示 此等區塊不用於數位模式中。在類比模式中，TDC 11 8、 數位濾波器114及DAC 116不使用。 切換機構1 02回應控制信號136，以將PLL裝置100組態 成部分數位迴路（混合數位類比迴路）或類比迴路。切換機 構102包括至少一切換元件，該至少一切換元件在類比模 式期間啟用通過類比迴路滤波器1 〇 6之迴路路徑，且在數 位模式期間啟用包括數位迴路濾波器114&DAC 116之迴路 路徑。控制信號136可為改變值之單一信號，或該控制信 號可包括多個信號。在該例示性實施例中，切換機構丨〇2 在類比模式中切斷電源、斷開連接及/或以其他方式停用 丁0(：118及/或0八(：116。用於停用0八(：116之合適技術之 152757.doc 201131988

一貫例包括撤回或 I 次乂其他方式關斷電流參考信號（下文在 圖13、圖14及圖15中八 执 所_述之IREF)，且將電晶體及開關 °又疋至斷開或高阻括邾能 士 柷狀I。在—些情況下，其他組件可在 數位模式㈣或類比模式_停用或斷開連接。 在類比模式期間，相位谓測器1〇4產生上行信號122及下 行信號124,上行信號122及下行信號124使得電荷㈣^ 生類比aQ路H 134。類比迴㈣波器1嘱類比迴路信號 134;慮波以將vc〇控制信號⑴提供至^⑺nvc〇控 制信號m調整vco輪出信號14〇之頻率。則輸出信號 140經由回饋110回饋至相位偵測器m。回饋11〇可藉由除 法運异、縮放或以其他方式處理該VCQ輸出信號140來變 更該VCO輸出信號140，以產生回饋信號⑽。回饋可視特 疋It况而在類比模式中具有不同於數位模式之組態。舉例 而〇回饋中之除法器比率可在模式之間改變，其中在 PLL自一個模式切換至另一模式日夺參考頻率改變及，或 VCO操作頻率改變。 圖2為PLL裝置100之方塊圖，其中切換機構1〇2包括切 換元件200，切換元件2〇〇在數位模式期間連接濾波器元件 202、204、206以形成積分器208。在此實例中，DAC 116 為包括電流源輸出級2 1 0之電流DAC。合適的電流DAC之 實例包括電流導引DAC及電流脈衝DAC。下文參看圖13、 圖14及圖15之論述描述電流DAC之實例。電流源輸出級 210提供類比電流信號212。積分器208對電流信號212進行 積分’以將VCO控制電壓信號138提供至VCO 108。類比 152757.doc 201131988 迴路滤波器1〇6包括在數位模式期間組態成積分器2〇8之至 少一濾波器元件206。在類比模式期間，遽波器元件2〇6連 接至其他濾波器元件202、204以形成類比迴路濾波器 1〇6。如下文所論述，例如，形成類比迴路渡波器ι〇6之部 分的電容器可在數位模式期間連接至DAC ιΐ6之輸出端且 連接至接地以形成積分器208。 當處於類比模式中時，類比迴路遽波器1〇6具有根據 L裝置1 〇〇之特疋要求所選擇之頻率回應。當由複數平面 中之極點零點圖來表示時，合適回應之—實例包括在原點 具有第一極點、在第一頻率處具有零點，且在大於該第一 頻率之第二頻率處具有第二極點。 圖2之實例中之回饋2〇8包括分_除法器214，該分率n 除法器2U以-個數來除vc〇輸出信號，以產生至偵測器 Mitt除法運算之回饋信號13〇。如上文所論述，回饋 不必在模式之間改變，但存在除法器比率可改變以適應 VCO頻率或參考信號頻率之改變的情況。 在圖之貫例中，切換機構i 02回應由控制器W所產生 之控制信號U6。控制器216為硬體、邏輯及/或程式碼之 可、、且σ其判定何時將PLL組態成數位模式與類比模 式且可產生在數位模式中具有第一值且在類比模式中具 有第值之控制k號136。如上文所論述，控制信號⑼可 在二：況下包括多個信號。因此，術語「第一控制信號 值」及帛一控制信號值」至少包括單一控制信號之兩個 及兩個不同控制信號之值°控制器216可為處理器、微 I52757.doc 201131988 處理器，或執行對PLL裝置loo之管理功能的處理器配置。 圖3為連接至電荷泵132及電流DAC】16之切換機構1〇2 的不意說明，其中切換元件2〇〇為電晶體300。電晶體300 連接至遽波器元件202、204、2G6，其中渡波器元件包括 電阻器302、第一電容器3〇4及第二電容器3〇6。對於該實 例，電晶體3〇〇為]^通道場效電晶體（FET)。可根據已知技 術使用其他類型之電晶體。控制信號丨在3⑽之閘極 處提供偏壓，其中一個控制信號值使得FET 300形成至接 地308之連接以繞過電阻器3〇2，且第二控制信號值導致高 (亦P開路）。咼阻抗（開路）產生包括經由電阻器3〇2 連接至接地308之第一電容器304的電路。因此，一個控制 仏號值連接濾波器元件以形成類比迴路濾波器1 〇6，且另 一控制信f虎值連接遽波器元件以形成積&器2 〇 8。在下文 中參看圖4及圖6而論述該兩個所形成電路。在大多數實施 中，當控制信號在FET之閘極處提供偏壓以形成至接地之 連接時’ FE丁串聯電阻與電阻器相比相對小且等於或小於 電容器中所固有的串聯電阻。 圖4為類比迴路濾波器1〇6之示意圖，類比迴路濾波器 1〇6在切換機構1〇2以類比迴路組態pLL裝置1〇〇時形成。任 何數目個濾波器元件及組態可用於類比迴㈣波器Μ。 在該例示性實施例中，比迴路濾波器1〇6包括兩個電容 器304、306及電阻器3()2，以形成可在複數平面中表示為 具有兩個極點及一個零點之濾波器回應。 圖5為在複數平面中之例示性迴路濾波器之濾波器回應 152757.doc 201131988 的圖形表示500。濾波器回應包括原點處之第一極點502、 第一頻率處之零點504’及高於該第一頻率之第二頻率處 的第二極點506。 圖6為積分器208之示意圖’積分器208在切換機構102以 混合數位類比迴路來組態PLL裝置1 〇〇時形成。第一電容器 304與第二電容器306並聯連接，以提供形成積分器2〇8之 並聯電容。電容器304、306對由電流DAC所提供之電流信 號212進行積分，以形成vc〇控制信號138。 圖7為可組態PLL裝置100之方塊圖’該可組態pLL裝置 1〇〇具有在參考路徑中具有下部頻率埠702之兩點調變。 PLL裝置丨00如上文所描述可在數位模式與類比模式之間切 換。當處於數位模式中時，兩點調變可用以調變vc〇輸出 信號140。兩點調變埠7〇〇包括下部頻率埠7〇2及上部頻率 埠704，其中下部頻率埠7〇2藉由如下資料信號分量來提供 調變：具有比用於經由上部頻率埠7〇4之調變之資料信號 分量的頻率低之頻率。對於圖7之實例，下部頻率埠7〇2係 在參考信號路㈣。資料信號輸人資料信號寫在相位偵 測器之前與參考信號組合。可使用任何已知技術來組合資 料信號706與參考信號128β用於組合信號之合適技術之一 實例包括使用混頻器以將參考信號與f料信號混頻，或使 用調變器來以㈣信號調變參考信號。其他技術可用以組 :七號。在多種情況下，例如，可使用求和器來組合信 上部頻率埠704將輸入資料鳩與由數位迴路據波器 152757.doc 201131988 所提供之數位遽波器輸出信號708組合。在該例示性實施 例中，該兩個信號由求和器7職合。f料信號7G6可在注 入至下部頻率埠7G2及/或上部鮮埠704中之前得以處 理。 圖8為雙重模式PLL之方塊目，該雙重模式PLL具有在回 饋路徑中具有下部頻率物2之兩點調變。pLL裝置⑽如 上文所描述可在數位模式與類比模式之間切換。當處於數 位模式中時，兩點調變可用以調變vc〇輸出信號14〇。兩 點調變埠包括上部頻率埠7〇4及下部頻率埠8〇2，其中下部 頻率埠802藉由如下資料信號分量來提供調變：具有比用 於經由上部頻率埠704之調變之資料信號分量的頻率低之 頻率。對於圖8之實例，下部頻率埠8〇2係在回饋路徑内。 資料信號706用以變更回饋信號13〇。用於實施下部頻率埠 8〇2之合適技術之一實例包括使用積分三角調變器。參看 圖9進一步詳細論述此類實施之一實例。 上部頻率埠704將輸入資料706與由數位迴路濾波器！ j 4 所提供之數位濾波器輸出信號708組合。在該例示性實施 例中’該兩個信號由求和器71 0組合。資料信號706可在注 入至下部頻率埠802及/或上部頻率埠704中之前得以處 理。 圖9為根據該例示性實施例之PLL裝置900之方塊圖， PLL裝置900包括在回饋110路徑中具有積分三角調變下部 頻率埠902之兩點調變。輸入相位資料706應用至PLL中之 兩個點，從而產生自輸入相位資料至調變VCO輸出的全通 152757.doc 201131988 (all pass)轉移函數。下部頻率調變埠9〇2處於回饋除法器 三角積分調變器904之輸入端處。回饋11〇包括分率N除法 器214。藉由使得回饋除法比率隨輸入相位資料而變化， PLL之頻寬内之輸入相位調變轉移至vc〇輸出14〇。上部頻 率調變埠704應用至增益調適及正規化裝置9〇6。增益調適 及正規化裝置906量測輸入至數位料渡波器114之相位誤 差，以將電流模式DAC 116、類比積分器2〇8及¥〇：〇電壓 之實際類比增益與預期類比增益之間的變化估計至頻率增 益，且將比例因子應用至輪入相位資料7〇6。包括相位^ 料之增益調整信號與數位迴路濾波器j! 4之輸出在組合器 908中組合。此情形產生高頻率調變路徑該高頻率調變 路徑將PLL之頻寬外部之輸入相位調變轉移至vc〇輸出 M0。在一些情況下，應用至增益調適及正規化裝置9〇6之 輸入相位資料在與遽波器輸出求和之前以數位方式微分。 舉例而。，如在與本申請案同時申請之相關申請案中所論 述’數位微分可包括於數位迴路濾波器114十以補償由積 ，器208所執行之類比積分。在此類配置中，應用至增益 調適及正規化裝置9〇6之輸入相位資料在與以數位方式微 分之數位隸諸出進行求和之前讀位方式微分。 上部頻率缚704將輸入資料7〇6與由數位迴路滤波器⑴ 所提供之數位遽波器輸出信號7〇8組合。在該例示性實施 例中’該兩個信號藉由加法而組合。資料信號可在注入至 下部頻率料/或上部頻料中之前得以處理。 圖10為根據本發明之例示性實施例的管理PLL裝置刚 152757.doc 12 201131988 之方法的流程圖。可使用硬體、軟體及/或勃體之任何組 合來實施該方法。在該例示性實施例中，控制器216產生 (多個）控制信號136以管理PLL裝置1〇〇之組件。 在步驟1002處，至少連接相位偵測器1〇4、類比迴路濾 波态106及壓控振盪器（Vc〇)i08，來以類比模式組態pLL 裝置100以形成類比迴路。在該例示性實施例中切換機 構102連接PLL裝置1〇〇之組件以形成類比鎖相迴路。切換 機構102回應控制信號136以將裝置組件連接且組態成類比 迴路。如上文所述，合適之切換機構丨〇2之一實例包括諸 如FET 300之切換元件200。 在步驟1004處，判定PLL裝置100是否應以數位模式組 態。當使用數位瀘、波器優於使用類比迴路遽波時，選擇數 位模式。在該例示性實施例中，當PLL用於信號傳輸且兩 點調變得以應用時，或當消除信號注入至兩點調變埠中以 減少雜波或雜訊時，選擇數位模式。若判定應將pLL裝置 1 〇〇切換至數位模式，則該方法在步驟丨006處繼續。否 則’ S玄方法返回至步驟1004來繼續監視系統以判定是否應 進行切換。 在步驟1 006處，至少連接相位偵測器丨〇4、時間至數位 轉換器（TDC) 118、數位迴路濾波器丨丨4、數位至類比轉換 器（DAC)l 16及VCO 108，來以數位模式組態PLL裝置1〇〇以 形成混合數位類比迴路。在該例示性實施例中，切換機構 102連接PLL裝置100之組件以形成混合數位類比鎖相迴 路’其中該迴路之一部分使用數位信號操作且該迴路之一 152757.doc •13- 201131988 部分使用類比信號操作^換機構丨咖應控制信號i36以 將裝置組件連接且組態成混合數位類比迴路。 在步驟1G08處，判定PLL裝置i⑽是否應以類比模式組 態。當使用數位遽波並不有利時，選擇類比模式。在該例 :性實施例中，當PLL將不用於信號傳輸時（其中兩點調變 知以應用），或當〉肖除信號注人至兩點調變琿中以減少雜 波或雜訊時’判定PLL裝置丨嶋以類比模式組態。若判定 應將PLL裝置_切換至類比模 <，則該方法返回至步驟 讀。否則’該方法返回至步驟刚2來繼續監視系統以判 定是否應進行切換。 圖11為以類比模式組態PLL裝置之方法的流程圖。因 此，參看圖11所論述之該方法提供用於執行圖10之步驟 1002之例示性方法。 在步驟1102處，停用TDC 118。在該例示性實施例中， TDC 119被關斷或以其他方式得以控制，以減少或除去功 率消耗。切換機構1〇2可包括將電源連接至TDC 118或將電 源自TDC 118斷開連接之電晶體或其他切換元件。在TDc 包括用於控制功率消耗之切換電路的情況下，針對本文中 之論述可將此等電路視作切換機構1〇2之部分。控制器216 將信號提供至切換機構以停用TDC 118。在該例示性實施 例中’藉由阻止上行信號及下行信號進入TDC來停用 TDC。合適技術之一實例包括指引信號通過一對AND閘或 MUX ’使得在TDC啟用模式中，AND或MUX之輸出為UP 及DN ’且在電荷泵啟用模式中，and或MUX之輸出設定 152757.doc •14- 201131988 至「〇」以使得至TDC之UP及DN輸入無轉變，即使來自 PFD之UP及DN輸出正雙態觸發亦如此。此類配置可在up 及DN兩者由PFD產生為低位準時藉由切換模式來實現，且 在TDC被停用時藉由使TDC環式振盪器VDD崩潰來實現。 此將避免使TDC處於如下狀態中：即使tdc未被使用，其 亦歸因於環式振盪器正執行而消耗功率。 在步驟1104處’連接該複數個濾波器元件2〇2、2〇4、 206以形成類比迴路渡波器1 〇6。回應於控制信號1 3 6，一 或多個切換元件200在濾波器元件202、2〇4、2〇6之間建立 電連接，以在電荷泵132與VC0 108之間形成類比迴路濾 波器104。在該例示性實施例中，fet 300提供跨越電阻器 3 02之開路，以產生兩極點、單零點濾波器。 在步驟1106處，在相位偵測器1〇4與類比迴路濾波器1〇6 之間連接電荷泵132。回應於控制信號136，切換機構丨〇2 連接電荷泵132。在該例示性實施例中，切換機構啟動電 路以將偏壓電流施加至電荷泵，此允許pFD上行及下行信 號控制電荷泵輸出開關，該等開關將電流自電荷泵傳導至 迴路濾波器。在一些情況下，單一切換元件2〇〇可連接多 個組件，以執行以類比迴路組態PLL裝置1〇〇之多個步驟。 舉例而言，形成類比迴路濾波器1〇6亦可造成連接電荷 泵。 圖12為以數位模式組態pLL裝置1〇〇之方法的流程圖。 步驟1202、12〇4及1206提供用於執行圖1〇之步驟1〇〇6之實 例程序。步驟1208為參看圖1〇所論述之方法的在pLL裝置 152757.doc 201131988 1 ο 0以混合數位類比迴路組態時所執行之額外步驟。 在步驟1202處，啟用TDC 118。在該例示性實施例t， TDC藉由允許來自PFD之上行信號及下行信號進入TDC而 得以啟用。 在步驟1204處’斷開連接電荷泵132。在數位模式期間 電源係藉由自電荷泵阻止偏壓電流及阻止pFD上行及下行 信號使得始終迫使電荷泵輸出開關斷開而關斷，從而使電 荷系輸出顯現為高阻抗與積分電容器並聯分路。 在步驟1206處，連接該複數個濾波器元件2〇2、2〇4、 2〇6以在DAC與VC〇之間形成積分器。在該例示性實施例 中FET產生跨越電阻器3〇2之短路，以將電容器直接連接 至接地。該兩個電容器產生形成積分器之並聯電容。 在步驟1208處，經由兩點調變璋調變vc〇輸出信號 14〇。在該例示性實施例中’兩點調料包含上部頻率蜂 及下部頻料，其中該下部頻料連接於回饋路徑内且使 用積分三角調變。該上部頻率遠 埠連接於數位迴路濾波器與 AC之間。可在一些情況 _ α他兩點調變技術。舉例 而吕，下部頻率崞可與參考信號路 與參考信额合。 ·使得資料信號 上文中參看ffiH)、圆叫㈣所描述 同於所描述之次序執行。描 0驟可以不 由其他步驟部分地執行。因此為二:㈣執行之任務可 任務在-些情形中可由多個步驟執行二驟執行之 包括可由未展示之額外步驟執行之若干任務：-些步驟可 152757.doc 201131988 圖13為具有電流源輸出級1302之電流導引DAC 1300之 示思表示。對於該實例’數位輸入字為DI<n:0>。MY指示 PMOS電晶體之間的相對大小且Μχ指示nm〇s電晶體之 間的相對大小。卜“為輸入電流偏壓。該例示性電流源輸 出級1302係使用諸如電晶體之主動裝置來實施。參看圖13 所論述之輸出級包括具有參考輸入NMOS電晶體1306之電 流鏡1304，其中參考輸入NMOS電晶體1306之源極連接至 接地1308。輸入參考NM〇s電晶體之汲極與閘極連接至參 考電流輸入1310。參考輸入NMOS電晶體1；3〇6在汲極及閘 極即點處產生參考電壓。參考電壓耦接至複數個nm〇s電 b曰體1 3 1 2至1 3 1 6之閘極。在一些情形中，該複數個NM〇s 電aa體1 3 1 3至1 3 1 6使源極連接至接地，且使汲極各自個別 地連接至NMOS差分對13 17至1320之源極。每一差分對之 一個汲極輸出連接至DAC輸出1322，且另一汲極輸出可連 接至傾印節點（諸如’電源供應器1 324)。DAC輸出1 322係 以PMOS電流鏡1328之PMOS電流源1326加偏壓。PM0S電 流鏡包括電流源1326及參考裝置1 330，其中提供最大電流 之一半的電流源1 326可在所有電流源切換至輸出1 3 22時由 NMOS電流源1312至1316提供。藉由程式化至差分對之閘 極輸入’根據經程式化以切換至DAC輸出1322的1^1^〇§電 流源至差分對之輸出的數目來設定DAC輸出值。 圖1 4為根據另一組癌之具有電流源輸出級14 〇 2之電流導 引DAC 1400的示意表示。對於此實例，每一差分對丨3丄7 至1320之一個汲極輸出直接連接至DAC輸出1322，且另一 152757.doc 201131988 沒極輸出連接至PMOS電流鏡1328之參考裝置133(^ PM〇s 電流鏡之裝置之源極連接至正電源供應器1324。參考裝置 1330之閘極及汲極皆連接至NMOS差分對電晶體的汲極， 該等及極未直接連接至DAC輸出1322。在PMOS電流鏡參 考裝置11 30之閘極上所產生之電壓施加至pM〇s電流源電 晶體1326，該PMOS電流源電晶體1326使汲極連接至DAC 輸出1322。結果，DAC輸出1322可視DAC數位輸入字之值 而發起負電流或正電流。 圖15為具有電流源輸出級1502之例示性電流脈衝DAC 15 00之示意表示。對於該實例，數位輸入字為〇1<11:〇>， 及用以指示經遽波之相位誤差是正或是負之正負號位元。 所有電晶體具有相同的寬度/長度比。 電流源輸出級1 5 02經實施為單一 NMOS電晶體1502，該 NMOS電晶體1502之沒極連接至DAC輸出1504，閘極連接 至藉由將參考電流1506施加至NMOS電晶體1508(其源極連 接至接地13 0 8)的汲極及閘極所產生之參考電壓，且源極 連接至開關1510(其連接至接地1308)。DAC輸出值係藉由 脈衝接通及脈衝斷開開關1 5 1 〇多次而得以程式化，該次數 等於DAC輸入字DI<n:0> »互補電流源輸出級1512經實施 為單一PMOS電晶體1512，該PMOS電晶體1512之汲極連接 至DAC輸出1504 ’閘極連接至藉由將NMOS參考電流之複 本施加至PMOS電晶體15 16(其源極連接至正電源供應器 1324)的汲極及閘極所產生之參考電壓丨5丨4，且源極連接 至開關15 18(其連接至正電源供應器1324)。NMOS 1502或 152757.doc -18· 201131988 PMOS電流源1504由DAC輸入字之正負號位元選擇為作用 中的。若輸入字為無正負號的，則Dac輸入之最高有效位 凡可用作正負號位元。環式振盪器152〇驅動脈衝計數器 1 522，汁數器丨522之輸出驅動數位比較器丨524，該數位比 較器1524將該計數與DAC數位輪入字比較，或與數位輸入 字減去用於無正負號之DAC數位輸入字之最高有效位元比 較。&计數小於DAC數位輸入字時，邏輯電路1526將環式 振盪器信號應用耦接至NM〇s電流源電晶體15〇2或pM〇s 電流源電晶體1512之源極中之開關15〇2、151〇的閘極控 制，且針對每一環式振盪器週期產生一個相等的電流脈 衝。當計數超過DAC數位輸入字時，環式振盪器信號自 NMOS或PMOS電流源開關電晶體之閘極控制被阻止。計 數器在每一參考週期開始時重設至零一次，從而允許下一 DAC輸入字轉換為類比電流輸出樣本。在一些情況下，來 自比較器輸出之連接將啟用信號提供至快速環式振盪器， 使付在對所需數目個脈衝計數之後停用該振盪器。用於此 實例之DAC輸出為一系列電流脈衝，其中每樣本之脈衝的 總數目等於DAC輸入字。 用於在類比模式期間停用DAC之合適技術之一實例包括 杇用偏壓電流號（IREF)，且將由DI<n:0>所控制之所有 開關，以及FET 1510、1518設定至斷開或高阻抗狀態。 熟習此項技術者應理解，可使用多種不同技術及技藝中 之任一者來表示資訊及信號.舉例而言，可藉由電壓、電 机、電磁波、磁場或磁粒子、光場或光學粒子，或其任何 152757.doc 19 201131988 組合來表示可遍及以上描述所參考之資料、指令、命令、 資訊、信號、位元、符號及碼片。 熟習此項技術者應進一步瞭解，結合本文中所揭示之實 施例所描述的各種說明性邏輯區塊、模組、電路及演算法 步驟可實施為電子硬體、電腦軟體，或兩者之組合。為清 楚地說明硬體與軟體之此可互換性，上文已大體上在功能 性方面描述各種說明性組件、區塊、模組、電路及步驟。 此功能性是實施為硬體或是軟體視特定應用及強加於整個 系統之設計約束而定。熟習此項技術者可針對每一特定應 用以不同方式來貫施所描述之功能性，但此等實施決策不 應被解譯為引起脫離本發明之範疇。 可藉由通用處理器、數位信號處理器（Dsp)、特殊應用 積體電路（ASIC)、場可程式化閘陣列（FPGA)或其他可程式 化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或其 經設計以執行本文中所述功能的任何組合來實施或執行結 合本文中所揭示之實施例所描述的各種說明性邏輯區塊、 模組及電路。通用處理器可為微處理器，但在替代例中， 該處理器可為任何習知之處理器、控制器、微控制器或狀 態機。處理器亦可實施為計算裝置之組合，例如，Dsp與 微處理器之組合、複數個微處理器、結合Dsp核心之一或 多個微處理器，或任何其他此組態。 結合本文中所揭示之實施例所描述之方法或演算法的步 驟可直接體現於硬體中、由處理器執行之軟體模組中，或 兩者之組合中。軟體模組可駐留於隨機存取記憶體 152757.doc -20· 201131988 (RAM)、快閃s己憶體、唯讀記憶體（r〇m)、電可程式化 R〇m(ePr〇m)、t可抹除可程式化R〇M(EEpR〇M)、暫存 器、硬碟、抽取式磁碟、CD_R〇M，或此項技術中已知之 #何其他形式的儲存媒體中。將-例示性儲存媒體耗接至 處理器，以使得該處理器可自該儲存媒體讀取資訊及將資 m寫人至該儲存㈣。在替代例中，儲存媒體可與處理器 成一體式。處理器及儲存媒體可駐留於ASIC中。該asic 可駐留於使用者終端機中。在替代例中，處理器及儲存媒 體可作為離散組件而駐留於使用者終端機中。 提供對所揭示實施例之先前描㉛，以4吏任何$ f此項技 術者能夠進行或使用本發明。對此等實施例之各種修改對 於熟％此項技術者將係易於顯而易見的，且在不脫離本發 明之精神或範缚的情況下，本文中所定義之一般原理可應 用於其他實施例。因此，本發明不欲限於本文中所展示之 實她例，而應符合與本文中所揭示之原理及新穎特徵一致 的最廣範鳴。 【圖式簡單說明】 圖1為根據本發明之一例示性實施例之混合類比數位鎖 相迴路裝置（PLL裝置）的方塊圖。 圖2為PLL裝置之方塊圖，其中切換機構在數位模式期 間組態濾波器元件以形成積分器。 圖3為連接至電荷泵及電流DAC之切換機構的示意說 明’其中切換元件為電晶體。 圖4為類比迴路濾波器之示意圖，該類比迴路濾波器在 152757.doc -21 - 201131988 切換機構處於類比模式中時形成。 圖5為在複數平面中之例示性迴路濾波器之濾波器回應 的圖形表示。 圖ό為積分器之示意圖，該積分器在切換機構處於數位 模式中時形成》 圖7為雙重模式Pll之方塊圖，該雙重模式PLL具有在參 考路徑中具有下部頻率埠之兩點調變。 圖8為雙重模式Pll之方塊圖，該雙重模式PLL具有在回 饋路徑中具有下部頻率埠之兩點調變。 圖9為雙重模式Pll之方塊圖，該雙重模式PLL具有在回 饋路徑中具有使用差量信號調變之下部頻率埠的兩點調 變。 圖1 〇為根據本發明之例示性實施例的管理PLL裝置之方 法的流程圖。 圖Π為以類比模式組態pll裝置之方法的流程圖。 圖12為以數位模式組態Pll裝置之方法的流程圖。 圖13為具有電流源輸出級之電流導引dac的示意表示。 圖14為根據另一組態之具有電流源輸出級之電流導引 DAC的示意表示。 圖1 5為具有電流源輸出級之例示性電流脈衝dac的示意 表示。 【主要元件符號說明】 100 可組態類比數位鎖相迴路裝置（PLL裝置） 102 切換機構 152757.doc •22- 201131988 104 相位偵測器 106 類比迴路濾波器 108 壓控振盪器（VCO) 110 回饋 112 相位至數位轉換器（PDC) 114 數位迴路濾波器 116 數位至類比轉換器（DAC) 117 偵測器 118 時間至數位轉換器（TDC) 120 類比校正信號 122 類比上行信號 124 類比下行信號 126 數位校正信號 128 參考信號 130 回饋信號 132 電荷泵 134 類比迴路信號 136 控制信號 138 壓控振盪器控制信號 140 壓控振盪器輸出信號 200 切換元件 202 渡波器元件 204 濾、波器元件 206 渡波器元件 152757.doc -23- 201131988 208 積分器/回饋 210 電流源輸出級 212 類比電流信號 214 分率N除法器 216 控制器 300 電晶體/N通道場效電晶體（FET) 302 電阻器 304 第一電容器 306 第二電容器 308 接地 500 迴路濾波器之濾波器回應的圖形表示 502 第一極點 504 零點 506 第二極點 700 兩點調變埠 702 下部頻率埠 704 上部頻率埠/上部頻率調變埠 706 輸入資料信號/輸入相位資料 708 數位濾波器輸出信號 710 求和器 802 下部頻率埠 900 PLL裝置 902 積分三角調變下部頻率埠/下部頻率調變埠 904 回饋除法器三角積分調變器 152757.doc -24- 201131988 906 增益調適及正規化裝置 908 組合器 1300 電流導引數位至類比轉換器 1302 電流源輸出級 1304 電流鏡 1306 N型金氧半導體（NM〇s)電晶體 1308 接地 1310 參考電流輸入 1312 至1316 N型金氧半導體（NMOS)電晶體/N型 金氧半導體（NMOS)電流源 1317 至1320 N型金氧半導體（NM〇S)差分對 1322 數位至類比轉換器輸出 1324 電源供應器 1326 P型金氧半導體（PMOS)電流源 1328 P型金氧半導體（PMOS)電流鏡 1330 參考裝置 1400 電流導引數位至類比轉換器 1402 電流源輸出級 1500 電流脈衝數位至類比轉換器 1502 電流源輪出級/N型金氧半導體（nm〇S)電晶 體/NMOS電流源電晶體 1504 數位至類比轉換器輸出/PMOS電流源 1506 參考電流 1508 N型金氧半導體（NMOS)電晶體 152757.doc •25- 201131988 1510 1512 1514 1516 1518 1520 1522 1524 1526 開關/場效電晶體（FET) 互補電流源輸出級/P型金氧半導體（PMOS) 電晶體/PMOS電流源電晶體 參考電壓 P型金氧半導體（PMOS)電晶體 開關/場效電晶體（FET) 環式振盪器 脈衝計數器 數位比較器 邏輯電路 152757.doc •26-

Claims (1)

1. 201131988 七、申請專利範圍： 1. 一種鎖相迴路（PLL)裝置，其包含： 一相位偵測器； 一類比迴路濾波器； 一壓控振盪器； 一時間至數位轉換器（TDC); 一數位迴路濾波器； 一數位至類比轉換器（DAC);及 一切換機構’其回應-第-控制信號值以將該PLL裝 置組態成—包含該相位制器、該類比迴《波器及該 vco之類比迴路，且回應一第二控制信號值以將該pLL 裝置組態成—包含該相位谓測器、該取、該DAC及該 VCO之混合數位類比迴路。 2. 3. 如請求項丨之凡!^裝置，其中該切換機構在該PLL裝置以 s玄類比迴路組態時停用該tdc。 如請求項1之PLL裝置，其中該㈣迴路遽波器包含複數 個濾波器元件，且該切換機構包含一切換元件，該切換 兀件經組態以在該P L L裝置以該混合數位類比模式組離 時連接該複數個濾、波器元件以在該DAC與該Vc〇之間： 成一積分器。 y 4. 如清求項1之PLL裝置，直中兮DAr白a 纽，锋一 H亥DAC包含-電流源輸出 ' Μ冰源輸出級在該PLL·裝置以該混合數位翻 路組態時連接至該積分器。 〖迴 5. 如„月求項3之pLL裝置，其中該切換元件經組態以在咳 152757.doc 201131988 !^1裝置以該類比迴路組態時連接該複數個濾波器元件 以形成該類比迴路濾波器。 6.如請求項5之PLL裝置，其中該切換元件經組態以連接該 複數個濾波器元件以形成具有一回應之該類比迴路濾波 器3玄回應包含一原點處之一第一極點、一第一頻率處 之零點，及一大於該第一頻率之第二頻率處的一第二 極點。 7. 如請求項5之PLL裝置，其在該pLL裝置以該類比迴路組 態：進-步包含一連接於該相位们則器與該類比迴路濾 波器之間的電荷泵。 8. 如請求項7之似裝置，其中該切換機構在該pa裝置以 該混合數位類比迴路組態時停用該電荷泵。 9·如明求項3之PLL裝置’其進一步包含一兩點調變埠，該 :點調變埠包含一用於將一資料信號與—由該相位偵測 斤接收之參考^號組合的下部頻率調變支皐，及一用於 將該資料信號與一由該數位廣 愿，皮盗所k供之數位濾波器 輪出k號組合的上部頻率埠。 10.如請求項3之PLL裝置， $ & m $ 步包含一兩點調變埠，該 …广 資料信號與-由-在該彻 邾相* _ 提供之回饋信號組合的下 口 Μ員率調變埠，及一用 用於將该貧料信號與一 波器所提供之數位遽波兮輪 “數位遽 n , s ^反裔輸出㈣組合的上部頻率埠。 U.如蚺求項〗〇之PLL·裝置，並中 分三角調變。 -中該下。㈣調變蟑使用積 I52757.doc 201131988 12. —種鎖相迴路（pLL)裝置，其包含： 一相位偵測器構件，其用於偵測一相位差； 一類比迴路濾波器構件，其用於類比迴路濾波； 壓控振盪器（VCO)構件，其用於產生一 vc〇信號； ’ 一時間至數位轉換器(TDC)構件，其用於將一時間週 ' 期轉換成一數位數； 一數位迴路濾波器構件’其用於數位濾波； 一數位至類比轉換器（DAC)構件，其用於將一數位信 號轉換成一類比信號；及 一切換構件’其用於回應於-第-控制信號以一類比 迴路組態该PLL裝置，該類比迴路包含該相位债測器構 件、該類比迴路渡波器構件及該vc〇構件，且用於回應 於第—控制k號以一混合數位類比迴路組態該pLL裝 置°玄此合數位類比迴路包含該相位偵測器構件、該 TDC構件、該DAC構件及該vc〇構件。 13. 如請求項122PLL裝置，其中該切換構件在該pLL裝置 以§亥類比迴路組態時停用該TDC構件。 K如請求項12之以裝置，其中該類比迴路據波器構件包 . 含複數個濾波器元件構件，且該切換構件包含—切換元 ' 件構件’該切換元件構件經組態以連接該複數個濾波器 元件構件以形成—用於積分一由該構件所產生之電 μ L號的積分器構件，該積分器構件在該切換構件以該 混合數位類比迴路組態該PLL裝置時連接於該Dac構件 與該VCO構件之間。 152757.doc 201131988 如請求項142PLL裝置，其中該DAC構件包含一電流源 輪出級構件，該電流源輸出級構件在該pLL裝置以該混 合數位類比迴路組態時連接至該積分器構件。 16·如請求们4之PLL裝置，其中該切換元件構件經組態以 在該PLL裝置以該類比迴路組態時連接該複數個濾波器 疋件構件以形成該類比迴路濾波器構件。 17·如請求項16之虹裝置，其中該切換元件構件經組態以 在該PLL裝置以該類比迴路組態時連接該複數個濾波器 元件構件以形成具有一回應之該類比迴路滤波器構件， 該回應包含一原點處之一第一㈣、—第一冑率處之一 零點，及一大於該第一頻率之第二頻率處的一第二極 18.如請:托項16之虹裝置’其進一步包含一電荷泵構件， 違電何㈣件用於基於-由該相㈣測^構件所提供之 類比校正信號來產生一類比迴路信號，該電荷泵構件在 該PLL裝置以該類比迴路組態時連接於該相則貞測器構 件與5亥類比迴路遽波器構件之間。 19. 20. 如請求項18之虹裝置’纟中該切換構件用於在該虹 裝置以該混合數位類比迴路組態時停㈣電荷系。 如請求項M之PLL裝置，其進—步包含-用於調變Vc〇 輸出信號之兩點調變構件，該兩點調變構件包含-用於 將-資料k號與-由該相位㈣器構件所接收之參考作 號組合的下部頻率調變埠構件，及一用於將該資料，號 與一由該數位濾波器構件所提供之數㈣波器輪出^ 152757.doc 201131988 組合的上部頻率調變埠構件。 21. 如請求項14之PLL裝置，其 丹進 乂包含一調變該vco輸 出信號之兩點調#槿杜，#工i 一 月又構件，该兩點調變構件包含一用於將 一資料彳5说與一由一 Jl ^ \r r\ ,,ι 在省V C Ο構件與該相位偵测器構件 之間的回饋構件所提供之回饋信號組合的下部頻率調變 琿構件，及—用於將該資料信號與—由該數位渡波器構 件所提供之數位遽波器輪出信號組合的上部頻率璋構件。 22. 如請求項21之PLL裝置’其中該下部頻率槔構件使用積 分三角調變。 23. —種用於管理一鎖相迴路之方法，該方法包含： 回應於第一控制信號值，至少連接一相位偵測器— 類比迴路濾波器及一壓控振盪器（ν c 〇)來以一類比迴路 組態PLL裝置； 回應於一第二控制信號值，至少連接該相位偵測器' 時間至數位轉換器（TDC)、一數位迴路渡波器、—數 位至類比轉換器（DAC)及該VCO來以一混合數位類比迴 路組態該PLL裝置。 24.如請求項23之方法，其中用以形成該類比迴路之該連接 包含停用該TDC。 25·如請求項24之方法’其中用以形成該混合數位類比迴路 之s玄連接包含連接該類比迴路濾波器之複數個渡波器元 件以在該DAC與該VCO之間形成一積分器。 26_如請求項25之方法，其中用以形成該混合數位類比迴路 之該連接包含將該DAC中之一電流源輸出級連接至該積 152757.doc 201131988 分器 27_如請求項26之方法，其中用以形成該混合數位類比迴路 之該連接包含停用一電荷果。 28_如請求項25之方法，其中用以形成該類比迴路之該連接 包含連接該複數個據波器元件以形成該類比迴路遽波 器。 〜 29. 如請求項28之方法，其中連接該複數個滤波器元件以形 成該類比迴路濾波器包含連接該複數㈣波以件以形 成具有-回應之該類比迴路渡波器，該回應包含一原點 處之一第一極點、一篦一相.玄，南* _ 第頻率處之—零點，及一大於哆 第一頻率之第二頻率處的一第二極點。 以 30. 如請求項25之方法，其中用以形成該類比迴路之該連接 進-步包含在該相幻貞測器與該類比迴輯波 接一電荷泵。 逆 31_如請求項25之方法，其進-步包含經由-兩點調變崞調 變該vcoevc◦輪出信號，該兩點㈣以含—心 將-資料信號與-由該相㈣測器所接收之參考信㈣且 合的下部頻率調變埠，及一用 儿、· 次用於將该貢料信號與一 數位濾波器所提供之激仞凊、士。。h , 、 ΟΛ 率調變谭。之―號組合的上部頻 ”·如請求項25之方法，其進一步包含經由一兩 變該VCO之-⑽輸出信號，_點調變蟑包含 將一資料信號與一由該相位偵測器經由一回饋。 所接收之回饋信號組合的下部頻率調變璋，及；於將 152757.doc 201131988 該資料信號與一由該數位濾波器所提供之數位濾波器輸 出信號組合的上部頻率調變谭。 33.如凊求項32之方法，其中該下部頻率調變埠使用積分三 角調變。 34. —種經編碼有電腦可執行指令之電腦可讀媒體，該等電 腦可執行指令之該執行用於： 回應於第-控制信號值，至少連接一相位偵測器、一 類比迴路濾波器及一壓控振盪器（Vc〇)來以一類比迴路 組態PLL裝置； 回應於一第二控制信號值，至少連接該相位债測器、 -時間至數位轉換器（TDC)、_數位迴路濾波器、一數 位至類比轉換器（DAC)及該vc〇來以—混合數位類比迴 路組態該PLL裝置。 ^如請求項34之電腦可讀媒體，其中用以形成該類比迴路 之δ玄連接包含停用該tdc。 36: = 34之電腦可讀媒體’其中用以形成該混合數位 =㈣之該連接包含連接該類比趣㈣波器 ==以在該DAC與該Vc〇之間形成一積分器。 37_如味求項36之電腦可讀媒 類比迴路之該連接包含將該DAC ^形㈣混合數位 接至該積分器。 電㈣輸出級連 以形成該混合數位 〇 以形成該類比迴路 38. 如請求項37之電腦可讀媒體，其中用 類比迴路之該連接包含停用—電荷泵 39. 如請求項36之電腦可讀媒體，其中用 152757.doc 201131988 之該連接包含連接該複數個濾波器元件以形成該類比迴 路濾波器。 40.如請求項39之電腦可讀媒體，其中連接該複數個濾波器 元件以开々成δ玄類比迴路渡波器包含連接該複數個渡波器 元件以形成具有一回應之該類比迴路濾波器，該回應包 含一原點處之一第一極點、一第一頻率處之一零點，及 一大於s亥第一頻率之第二頻率處的一第二極點。 4i•如請求項36之電腦可讀媒體，其中用以形成該類比迴路 之該連接進一步包含在該相位偵測器與該類比迴路濾波 器之間連接一電荷泵。 丹進一步包含經由 42.如请求項36之電腦可讀媒體 - ，一 口，、•工印一网點 調變蟫調變該㈣之-⑽輸出信號，該㈣調變淳包 含-用於將—資料信號與—由該相位偵測器所接收之夫 考信號組合的下部頻率調變崞，及一用於將該資料，號 與一由該數位遽波器所提供之數位遽波器輸出信號組‘ 的上部頻率調變埠。 A如請求項36之電腦可讀媒體’其進一步包含經由一兩點 Γ料調變該vc。之—⑽輪出信號，該兩點調變痒包 »—用於將一資料信號與一ώ ό — 琬興由该相位偵測器經由一回饋 自=0所接收之回饋信號組合的下部 :用於將該資料信號與一由該數位遽 二： 滤波器輸出信號組合的上部頻率調變蟑。“之數位 44.如請求項43之電腦可讀媒體 用積分三角調變。 、中该下彻調變埠使 152757.doc